KR102383185B1

KR102383185B1 - 수신 장치, 송신 장치, 및 통신 시스템

Info

Publication number: KR102383185B1
Application number: KR1020167036879A
Authority: KR
Inventors: 히로오 타카하시
Original assignee: 소니그룹주식회사
Priority date: 2014-07-07
Filing date: 2015-06-23
Publication date: 2022-04-06
Also published as: WO2016006178A1; TW201603503A; CN112073155A; US10516522B2; KR20170030497A; EP3167378A1; TWI708482B; EP3761185A2; CN106489140A; CN106489140B; JP2016019095A; CN112073155B; US11296859B2; US20200106596A1; EP3761185A3; JP6372202B2; US20170195111A1; EP3167378B1

Abstract

수신 장치는, 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 수신하도록 구성된 제1의 수신 회로를 포함하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함한다. 상기 제1의 수신 회로는 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 포함한다.

Description

수신 장치, 송신 장치, 및 통신 시스템{RECEIVER, TRANSMITTER, AND COMMUNICATION SYSTEM}

관련 출원의 상호 참조

본 출원은 2014년 7월 7일에 출원된 일본 우선권 특허출원 JP2014-139812의 이익을 주장하고, 그 전체 내용은 본원에 참고로서 인용된다.

본 개시는, 신호를 수신하는 수신 장치, 신호를 송신하는 송신 장치, 및 신호를 송수신하는 통신 시스템에 관한 것이다.

근래의 전자 기기의 고기능화 및 다기능화에 수반하여, 전자 기기에는, 반도체 칩, 센서, 표시 디바이스 등이 다양한 디바이스가 탑재된다. 이들의 디바이스 사이에서는, 많은 데이터의 교환이 행하여지고, 그 데이터량은, 전자 기기의 고기능화 및 다기능화에 응하여 많아져 오고 있다. 그래서, 종종, 예를 들면 수Gbps로 데이터를 송수신 가능한 고속 인터페이스를 이용하여, 데이터의 교환이 행하여진다.

고속 인터페이스에서의 통신 성능의 향상을 도모하기 위해, 종종 스큐(skew)가 조정된다. 예를 들면, 특허 문헌 1에는, 차동의 데이터 신호와, 차동의 클록 신호 사이의 스큐를 조정할 수 있는 스큐 조정회로가 개시되어 있다.

국제공개 제2012/147258호

이와 같이, 통신 시스템에서는, 높은 통신 성능이 요망되고 있고, 더한층의 통신 성능의 향상이 기대되고 있다.

본 개시는 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 통신 성능을 높일 수 있는 수신 장치, 송신 장치, 및 통신 시스템을 제공하는 것에 있다.

본 개시의 하나의 예시적인 측면에서, 수신 장치는, 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 수신하도록 구성된 제1의 수신 회로를 구비하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제1의 수신 회로는 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 포함한다.

본 개시의 이 예시적인 측면은, 제2의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제2의 심볼을 포함하는 제2의 데이터를 수신하도록 구성된 제2의 수신 회로와, 제3의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제3의 심볼을 포함하는 제3의 데이터를 수신하도록 구성된 제3의 수신 회로를 더 구비하고, 상기 제2의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제3의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함한다.

본 개시의 다른 예시적인 측면에서, 송신 장치는, 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 송신하도록 구성된 제1의 송신 회로를 구비하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제1의 송신 회로는 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 포함한다.

본 개시의 이 예시적인 측면은, 제2의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제2의 심볼을 포함하는 제2의 데이터를 송신하도록 구성된 제2의 송신 회로와, 제3의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제3의 심볼을 포함하는 제3의 데이터를 송신하도록 구성된 제3의 송신 회로를 더 구비하고, 상기 제2의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제3의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함한다.

본 개시의 또 다른 예시적인 측면에서, 통신 시스템은, 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 송신하도록 구성된 제1의 송신 회로를 포함하는 송신 장치와, 상기 제1의 데이터 레인을 통해 상기 제1의 데이터를 수신하도록 구성된 제1의 수신 회로를 포함하는 수신 장치와, 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 구비하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함한다.

또한, 본 개시의 이 예시적인 측면은, 제2의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제2의 심볼을 포함하는 제2의 데이터를 송신하도록 구성된 제2의 송신 회로와, 제3의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제3의 심볼을 포함하는 제3의 데이터를 송신하도록 구성된 제3의 송신 회로를 더 구비하고, 상기 제2의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제3의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함한다.

본 개시의 또 다른 예시적인 측면에서, 데이터 통신 방법은, 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 통신하고, 상기 3개의 신호 중 적어도 하나의 지연량을 조정하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함한다.

본 개시의 상술한 예시적인 측면은, 제1의 지연 회로, 제2의 지연 회로, 및 제3의 지연 회로를 더 포함한다.

본 개시의 상술한 예시적인 측면은, 상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로 중 적어도 하나의 지연량을 제어 및/또는 조정하도록 구성된 제어부를 더 포함한다.

본 개시의 상술한 예시적인 측면은, 캘리브레인션 모드에서 상기 3개의 신호 중 적어도 하나의 상대 지연량을 결정 및/또는 설정하기 위한 다양한 동작들을 수행하도록 동작할 수 있다.

본 개시의 상술한 예시적인 측면은, CMOS 이미지 센서를 또한 구비하는 촬상 시스템의 일부일 수 있다.

부가적으로 또는 대안적으로, 본 개시의 상술한 예시적인 측면은, 무선 통신 회로를 또한 구비하는 이동 통신 장치의 일부일 수 있다.

또한, 효과는 여기서 제한되지 않는다. 이 기술에 의해 달성되는 효과는 본 개시에서 설명된 하나 이상의 효과일 수 있다.

전술한 일반적인 설명 및 후술할 상세한 설명은 예시적인 것이며, 청구된 기술의 추가 설명을 제공하기 위하여 제공되는 것으로 이해하여야 한다.

첨부된 도면은 본 기술의 더 많은 이해를 제공하기 위해 포함되며, 본 명세서에 통합되어 명세서의 일부를 구성한다. 도면은 실시의 형태를 설명하고, 명세서와 함께, 본 기술의 원리를 설명하도록 제공된다.
도 1은 본 개시의 제1의 실시의 형태에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 2는 도 1에 도시한 통신 시스템이 송수신하는 패킷의 한 구성례를 도시하는 설명도.
도 3은 도 1에 도시한 통신 시스템이 송수신하는 신호의 전압 상태를 도시하는 설명도.
도 4는 도 1에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 5는 도 1에 도시한 통신 시스템이 송수신하는 심볼의 천이를 도시하는 설명도.
도 6은 도 4에 도시한 드라이버의 한 구성례를 도시하는 회로도.
도 7은 도 1에 도시한 수신부의 한 구성례를 도시하는 블록도.
도 8은 도 7에 도시한 수신부의 수신 동작의 한 예를 도시하는 설명도.
도 9는 도 1에 도시한 통신 시스템의 한 동작례를 도시하는 플로 차트.
도 10A는 도 1에 도시한 송신 장치의 실장례를 도시하는 설명도.
도 10B는 다른 송신 장치의 실장례를 도시하는 설명도.
도 11은 제1의 실시의 형태의 변형례에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 12는 도 11에 도시한 수신부의 한 구성례를 도시하는 블록도.
도 13은 도 11에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 14는 도 13에 도시한 드라이버의 한 구성례를 도시하는 회로도.
도 15는 제1의 실시의 형태의 다른 변형례에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 16은 도 15에 도시한 수신부의 한 구성례를 도시하는 블록도.
도 17은 도 15에 도시한 수신부의 한 구성례를 도시하는 블록도.
도 18은 도 15에 도시한 수신부의 다른 구성례를 도시하는 블록도.
도 19는 제2의 실시의 형태에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 20은 도 19에 도시한 통신 시스템이 송수신하는 패킷의 한 구성례를 도시하는 설명도.
도 21은 도 19에 도시한 수신부의 한 구성례를 도시하는 블록도.
도 22는 도 19에 도시한 통신 시스템의 한 동작례를 도시하는 플로 차트.
도 23은 제3의 실시의 형태에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 24는 도 23에 도시한 수신부의 한 구성례를 도시하는 블록도.
도 25는 도 23에 도시한 통신 시스템의 한 동작례를 도시하는 플로 차트.
도 26은 도 23에 도시한 통신 시스템에서의 신호의 한 예를 도시하는 파형도.
도 27은 도 23에 도시한 통신 시스템에서의 신호의 다른 예를 도시하는 파형도.
도 28은 도 23에 도시한 통신 시스템에서의 신호의 다른 예를 도시하는 파형도.
도 29는 도 23에 도시한 통신 시스템에서의 신호의 다른 예를 도시하는 파형도.
도 30은 도 23에 도시한 통신 시스템에서의 신호의 다른 예를 도시하는 파형도.
도 31은 도 23에 도시한 통신 시스템에서의 신호의 다른 예를 도시하는 파형도.
도 32는 실시의 형태에 관한 통신 시스템이 적용된 스마트 폰의 외관 구성을 도시하는 사시도.
도 33은 실시의 형태에 관한 통신 시스템이 적용된 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 34는 실시의 형태에 관한 통신 시스템이 적용된 이미지 센서의 한 구성례를 도시하는 블록도.
도 35는 변형례에 관한 수신부의 한 구성례를 도시하는 블록도.
도 36은 변형례에 관한 수신부의 한 구성례를 도시하는 블록도.

이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 제1의 실시의 형태

2. 제2의 실시의 형태

3. 제3의 실시의 형태

4. 적용례

<1. 제1의 실시의 형태>

(구성례)

(전체 구성례)

도 1은, 제1의 실시의 형태에 관한 수신 장치가 적용된 통신 시스템의 한 구성례를 도시하는 것이다. 통신 시스템(1)은, 수신 장치(1)가 스큐(skew)의 검출을 행함과 함께 스큐의 조정(디스큐(deskew))도 행하는 것이다. 통신 시스템(1)은, 송신 장치(10)와, 수신 장치(20)를 구비하고 있다.

송신 장치(10)는, 송신 데이터 생성부(14)와, 3개의 송신부(11, 12, 13)를 갖고 있다. 송신 데이터 생성부(14)는, 송신 데이터를 생성하고, 그 송신 데이터를 3개로 나누어, 송신부(11, 12, 13)에 각각 공급하는 것이다. 송신부(11)는, 데이터 레인(DL1)을 통하여 수신 장치(20)에 대해 데이터를 송신하는 것이고, 송신부(12)는 데이터 레인(DL2)을 통하여 수신 장치(20)에 대해 데이터를 송신하는 것이고, 송신부(13)는 데이터 레인(DL3)을 통하여 수신 장치(20)에 대해 데이터를 송신하는 것이다. 그때, 송신부(11, 12, 13)는, 각각, 패킷(PCT1)을 이용하여, 데이터를 송신하도록 되어 있다.

도 2는, 패킷(PCT1)의 한 구성례를 도시하는 것이다. 패킷(PCT1)은, SoT부(Start of Transmission)(P1), 헤더부(P2), 페이로드부(P3), 푸터부(P4), 및 EoT부(End of Transmission)(P5)를 포함하고 있다.

SoT부(P1)는, 패킷(PCT1)의 시작을 정의하는 것이고, 예를 들면, 프리앰블(P11)과, 동기 코드(P12)를 포함하는 것이다. 프리앰블(P11)은, 모든 패킷(PCT1)에 공통의 고정 패턴을 갖는 것이다. 동기 코드(P12)는, 통신 시스템(1)에서의 동기를 취하기 위한 것이고, 고정 패턴을 갖는 것이다.

헤더부(P2)는, 예를 들면, 에러 검출 코드(P21)를 포함하는 것이다. 에러 검출 코드(P21)는, 헤더부(P2)의 에러 체크를 행하기 위한 코드이고, 이 예에서는, 순회용장(巡回冗長) 검사(CRC ; Cyclic Redundancy Check) 코드이다. 또한, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면 허밍 부호용의 코드(hamming code)라도 좋고, 체크섬(check sum)용의 코드라도 좋다.

페이로드부(P3)는, 송신하는 데이터의 본체를 포함하는 것이다.

푸터부(P4)는, 예를 들면, 에러 검출 코드(P41)와, 필러(P42)를 포함하는 것이다. 에러 검출 코드(P41)는, 페이로드부(P3)의 에러 체크를 행하기 위한 코드이고, 이 예에서는, 순회용장 검사 코드이다. 필러(P42)는, 데이터 레인(DL1, DL2, DL3) 사이에서의 데이터량의 차를 조정하기 위한 것이고, 데이터 레인 단위로 필요에 응하여 삽입되도록 되어 있다.

EoT부(P5)는, 패킷(PCT1)의 종료를 정의하는 것이고, 예를 들면 포스트 코드(P51)를 포함하는 것이다. 포스트 코드(P51)는, 푸터부(P4)의 최후의 데이터에 응한 고정 패턴을 갖는 것이다.

송신부(11)는, 패킷(PCT1)을 수신 장치(20)에 대해 송신한다. 그 때, 송신부(11)는, 패킷(PCT1)을, 3개의 신호(SIG1A, SIG1B, SIG1C)를 이용하여, 수신 장치(20)에 대해 송신한다. 마찬가지로, 송신부(12)는, 패킷(PCT1)을, 3개의 신호(SIG2A, SIG2B, SIG2C)를 이용하여, 수신 장치(20)에 대해 송신한다. 또한, 송신부(13)는, 패킷(PCT1)을, 3개의 신호(SIG3A, SIG3B, SIG3C)를 이용하여, 수신 장치(20)에 대해 송신하도록 되어 있다. 이들의 신호를 전송하는 전송로(7A∼7C, 8A∼8C, 9A∼9C)의 특성 임피던스는, 이 예에서는 50[Ω]이다.

신호(SIG1A∼SIG1C, SIG2A∼SIG2C, SIG3A∼SIG3C)는, 각각, 3개의 전압 레벨(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL))의 사이에서 천이하는 것이다. 이하, 신호(SIG1A, SIG2A, SIG3A) 중의 어느 하나를 나타내는 것으로서 신호(SIGA)를 적절히 이용하고, 신호(SIG1B, SIG2B, SIG3B) 중의 어느 하나를 나타내는 것으로서 신호(SIGB)를 적절히 이용하고, 신호(SIG1C, SIG2C, SIG3C) 중의 어느 하나를 나타내는 것으로서 신호(SIGC)를 적절히 이용한다.

도 3은, 신호(SIGA, SIGB, SIGC)의 전압 상태를 도시하는 것이다. 송신부(11, 12, 13)의 각각은, 3개의 신호(SIGA, SIGB, SIGC)를 이용하여, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z"를 송신한다. 예를 들면, 심볼 "+x"를 송신하는 경우에는, 송신부(11)는, 신호(SIGA)를 고레벨 전압(VH)으로 하고, 신호(SIGB)를 저레벨 전압(VL)으로 하고, 신호(SIGC)를 중레벨 전압(VM)으로 한다. 심볼 "-x"를 송신하는 경우에는, 송신부(11)는, 신호(SIGA)를 저레벨 전압(VL)으로 하고, 신호(SIGB)를 고레벨 전압(VH)으로 하고, 신호(SIGC)를 중레벨 전압(VM)으로 한다. 심볼 "+y"를 송신하는 경우에는, 송신부(11)는, 신호(SIGA)를 중레벨 전압(VM)으로 하고, 신호(SIGB)를 고레벨 전압(VH)으로 하고, 신호(SIGC)를 저레벨 전압(VL)으로 한다. 심볼 "-y"를 송신하는 경우에는, 송신부(11)는, 신호(SIGA)를 중레벨 전압(VM)으로 하고, 신호(SIGB)를 저레벨 전압(VL)으로 하고, 신호(SIGC)를 고레벨 전압(VH)으로 한다. 심볼 "+z"를 송신하는 경우에는, 송신부(11)는, 신호(SIGA)를 저레벨 전압(VL)으로 하고, 신호(SIGB)를 중레벨 전압(VM)으로 하고, 신호(SIGC)를 고레벨 전압(VH)으로 한다. 심볼 "-z"를 송신하는 경우에는, 송신부(11)는, 신호(SIGA)를 고레벨 전압(VH)으로 하고, 신호(SIGB)를 중레벨 전압(VM)으로 하고, 신호(SIGC)를 저레벨 전압(VL)으로 하도록 되어 있다.

수신 장치(20)는, 3개의 수신부(21, 22, 23)를 갖고 있다. 수신부(21)는, 신호(SIG1A, SIG1B, SIG1C)를 수신하는 것이고, 수신부(22)는, 신호(SIG2A, SIG2B, SIG2C)를 수신하는 것이고, 수신부(23)는, 신호(SIG3A, SIG3B, SIG3C)를 수신하는 것이다.

(송신부(11, 12, 13))

도 4는, 송신부(11)의 한 구성례를 도시하는 것이다. 또한, 송신부(12, 13)에 관해서도 마찬가지이다. 송신부(11)는, 신호 생성부(15)와, 플립플롭(F/F)(16)과, 출력부(30)를 갖고 있다.

신호 생성부(15)는, 심볼(CS), 신호(TxF, TxR, TxP), 및 클록(TxCK)에 의거하여, 심볼(NS)을 구하는 것이다. 여기서, 심볼(CS, NS)은, 각각, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z" 중의 어느 하나를 나타내는 것이다. 심볼(CS)은 현재 송신하고 있는 심볼(현재의 심볼)이고, 심볼(NS)은 다음에 송신하는 심볼(다음의 심볼)이다.

도 5는, 신호 생성부(15)의 동작을 도시하는 것이다. 이 도 5는, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z"와, 그들 사이의 천이를 나타내고 있다.

신호(TxF)는, "+x"와 "-x"와의 사이에서 심볼을 천이시키고, "+y"와 "-y"와의 사이에서 심볼을 천이시키고, "+z"와 "-z"와의 사이에서 심볼을 천이시키는 것이다. 구체적으로는, 신호(TxF)가 "1"인 경우에는, 심볼의 극성을 변경하도록(예를 들면 "+x"로부터 "-x"로) 천이하고, 신호(TxF)가 "0"인 경우에는, 이와 같은 천이를 행하지 않도록 되어 있다.

신호(TxR, TxP)는, 신호(TxF)가 "0"인 경우에 있어서, "+x"와 "+x" 이외와의 사이, "+y"와 "+y" 이외와의 사이, "+z"와 "+z" 이외와의 사이에서 심볼을 천이시키는 것이다. 구체적으로는, 신호(TxR, TxP)가 "1", "0"인 경우에는, 심볼의 극성을 유지한 채로 도 5에서 우회전으로 (예를 들면 "+x"로부터 "+y"로) 천이하고, 신호(TxR, TxP)가 "1", "1"인 경우에는, 심볼의 극성을 변경함과 함께, 도 5에서 우회전으로 (예를 들면 "+x"로부터 "-y"로) 천이한다. 또한, 신호(TxR, TxP)가 "0", "0"인 경우에는, 심볼의 극성을 유지한 채로 도 5에서 좌회전으로 (예를 들면 "+x"로부터 "+z"로) 천이하고, 신호(TxR, TxP)가 "0", "1"인 경우에는, 심볼의 극성을 변경함과 함께, 도 5에서 좌회전으로 (예를 들면 "+x"로부터 "-z"로) 천이한다.

이와 같이, 신호 생성부(15)에서는, 신호(TxF, TxR, TxP)에 의해, 심볼의 천이의 방향이 특정된다. 따라서, 신호 생성부(15)는, 현재의 심볼(CS)과, 이들의 신호(TxF, TxR, TxP)에 의거하여, 다음의 심볼(NS)을 구할 수 있다. 그리고, 신호 생성부(15)는, 이 심볼(NS)을, 이 예에서는, 3비트의 신호(S1)를 이용하여 플립플롭(16)에 공급하도록 되어 있다.

플립플롭(16)은, 신호(S1)를, 클록(TxCK)의 1클록분 지연시켜, 3비트의 신호(S2)로서 출력하는 것이다. 즉, 플립플롭(16)은, 신호(S1)가 나타내는 다음의 심볼(NS)을 클록(TxCK)의 1클록분 지연시킴에 의해, 현재의 심볼(CS)을 생성하고 있다. 그리고, 플립플롭(16)은, 그 신호(S2)를, 신호 생성부(15) 및 출력부(30)에 공급하도록 되어 있다.

출력부(30)는, 신호(S2)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하는 것이다.

도 6은, 출력부(30)의 한 구성례를 도시하는 것이다. 출력부(30)는, 출력 제어부(31)와, 드라이버(32A, 32B, 32C)를 갖고 있다.

출력 제어부(31)는, 신호(S2)에 의거하여, 드라이버(32A, 32B, 32C)에 제어 신호를 공급하고, 드라이버(32A, 32B, 32C)의 동작을 제어하는 것이다.

드라이버(32A)는, 출력 제어부(31)로부터 공급된 제어 신호에 의거하여, 신호(SIGA)의 전압 상태를, 3개의 전압 레벨(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL)) 중의 어느 하나로 설정하는 것이다. 드라이버(32B)는, 출력 제어부(31)로부터 공급된 제어 신호에 의거하여, 신호(SIGB)의 전압 상태를, 3개의 전압 레벨 중의 어느 하나로 설정하는 것이다. 드라이버(32C)는, 출력 제어부(31)로부터 공급된 제어 신호에 의거하여, 신호(SIGC)의 전압 상태를, 3개의 전압 레벨 중의 어느 하나로 설정하는 것이다.

이 구성에 의해, 출력부(30)는, 신호(S2)가 나타내는 심볼(CS)에 의거하여, 신호(SIGA, SIGB, SIGC)를, 도 3에 도시한 바와 같이, 심볼(CS)에 대응한 3개의 전압 레벨로 설정할 수 있도록 되고 있다.

다음에, 출력부(30)의 드라이버(32A)에 관해 보다 상세히 설명한다. 또한, 드라이버(32B, 32C)에 관해서도 마찬가지이다.

드라이버(32A)는, 트랜지스터(35, 36)와, 저항 소자(37, 38)를 갖고 있다. 트랜지스터(35, 36)는, 이 예에서는, N채널 MOS(Metal Oxide Semiconductor)형의 FET(Field Effect Transistor)이다. 트랜지스터(35)의 게이트에는 출력 제어부(31)로부터 제어 신호가 공급되고, 드레인에는 전압(V1)이 공급되고, 소스는 저항 소자(37)의 일단에 접속되어 있다. 트랜지스터(36)의 게이트에는 출력 제어부(31)로부터 제어 신호가 공급되고, 드레인에는 저항 소자(38)의 일단에 접속되고, 소스는 접지되고 있다. 저항 소자(37, 38)는, 통신 시스템(1)에서의 종단 저항으로서 기능하는 것이다. 저항 소자(37)의 일단은 트랜지스터(35)의 소스에 접속되고, 타단은, 저항 소자(38)의 타단에 접속됨과 함께, 출력단자(ToutA)에 접속되어 있다. 저항 소자(38)의 일단은 트랜지스터(36)의 드레인에 접속되고, 타단은, 저항 소자(37)의 타단에 접속됨과 함께, 출력단자(ToutA)에 접속되어 있다.

예를 들면 신호(SIGA)를 고레벨 전압(VH)으로 설정하는 경우에는, 출력 제어부(31)는, 고레벨의 제어 신호를 트랜지스터(35)에 공급함과 함께, 저레벨의 제어 신호를 트랜지스터(36)에 공급한다. 이에 의해, 트랜지스터(35)가 온 상태가 됨과 함께 트랜지스터(36)가 오프 상태가 되고, 트랜지스터(35)를 통하여 출력 전류가 흐르고, 신호(SIGA)가 고레벨 전압(VH)으로 설정된다. 또한, 예를 들면 신호(SIGA)를 저레벨 전압(VL)으로 설정하는 경우에는, 출력 제어부(31)는, 저레벨의 제어 신호를 트랜지스터(35)에 공급함과 함께, 고레벨의 제어 신호를 트랜지스터(36)에 공급한다. 이에 의해, 트랜지스터(35)가 오프 상태가 됨과 함께 트랜지스터(36)가 온 상태가 되고, 트랜지스터(36)를 통하여 출력 전류가 흐르고, 신호(SIGA)가 저레벨 전압(VL)으로 설정된다. 또한, 예를 들면 신호(SIGA)를 중레벨 전압(VM)으로 설정하는 경우에는, 출력 제어부(31)는, 저레벨의 제어 신호를 트랜지스터(35, 36)에 공급한다. 이에 의해, 트랜지스터(35, 36)가 오프 상태가 되고, 수신부(21, 22, 23)의 저항 소자(41A, 41B, 41C)(후술)에 의해, 신호(SIGA)가 중레벨 전압(VM)으로 설정되도록 되어 있다.

(수신부(21, 22, 23))

도 7은, 수신부(21)의 한 구성례를 도시하는 것이다. 또한, 수신부(22, 23)에 관해서도 마찬가지이다. 수신부(21)는, 저항 소자(41A, 41B, 41C)와, 앰프(42A, 42B, 42C)와, 지연부(50A, 50B, 50C)와, 클록 생성부(43)와, 플립플롭(F/F)(44, 45)과, 신호 생성부(46)와, 패턴 검출부(47)와, 제어부(48)를 갖고 있다.

저항 소자(41A, 41B, 41C)는, 통신 시스템(1)에서의 종단 저항으로서 기능하는 것이다. 저항 소자(41A)의 일단은 입력단자(TinA)에 접속됨과 함께 신호(SIGA)가 공급되고, 타단은 저항 소자(41B, 41C)의 타단에 접속되어 있다. 저항 소자(41B)의 일단은 입력단자(TinB)에 접속됨과 함께 신호(SIGB)가 공급되고, 타단은 저항 소자(41A, 41C)의 타단에 접속되어 있다. 저항 소자(41C)의 일단은 입력단자(TinC)에 접속됨과 함께 신호(SIGC)가 공급되고, 타단은 저항 소자(41A, 41B)의 타단에 접속되어 있다.

앰프(42A, 42B, 42C)는, 각각, 정입력단자에서의 신호와 부입력단자에서의 신호의 차분에 응한 신호를 출력하는 것이다. 앰프(42A)의 정입력단자는, 앰프(42C)의 부입력단자 및 저항 소자(41A)의 일단에 접속됨과 함께 신호(SIGA)가 공급되고, 부입력단자는, 앰프(42B)의 정입력단자 및 저항 소자(41B)의 일단에 접속됨과 함께 신호(SIGB)가 공급된다. 앰프(42B)의 정입력단자는, 앰프(42A)의 부입력단자 및 저항 소자(41B)의 일단에 접속됨과 함께 신호(SIGB)가 공급되고, 부입력단자는, 앰프(42C)의 정입력단자 및 저항 소자(41C)의 일단에 접속됨과 함께 신호(SIGC)가 공급된다. 앰프(42C)의 정입력단자는, 앰프(42B)의 부입력단자 및 저항 소자(41C)의 일단에 접속됨과 함께 신호(SIGC)가 공급되고, 부입력단자는, 앰프(42A)의 정입력단자 및 저항 소자(41A)에 접속됨과 함께 신호(SIGA)가 공급된다.

이 구성에 의해, 앰프(42A)는, 신호(SIGA)와 신호(SIGB)와의 차분에 응한 신호를 출력하고, 앰프(42B)는, 신호(SIGB)와 신호(SIGC)와의 차분에 응한 신호를 출력하고, 앰프(42C)는, 신호(SIGC)와 신호(SIGA)와의 차분에 응한 신호를 출력하도록 되어 있다.

도 8은, 앰프(42A, 42B, 42C)의 한 동작례를 도시하는 것이다. 이 예에서는, 신호(SIGA)는 고레벨 전압(VH)이고, 신호(SIGB)는 저레벨 전압(VL)이다. 이 때, 신호(SIGC)의 전압은, 저항 소자(41A, 41B, 41C)에 의해, 중레벨 전압(VM)으로 설정된다. 이 경우에는, 입력단자(TinA), 저항 소자(41A), 저항 소자(41B), 입력단자(TinB)의 순서로 전류(Iin)가 흐른다. 그리고, 앰프(42A)의 정입력단자에는 고레벨 전압(VH)이 공급됨과 함께 부입력단자에는 저레벨 전압(VL)이 공급되고, 차분은 정이 되기 때문에, 앰프(42A)는 "1"을 출력한다. 또한, 앰프(42B)의 정입력단자에는 저레벨 전압(VL)이 공급됨과 함께 부입력단자에는 중레벨 전압(VM)이 공급되고, 차분은 부가 되기 때문에, 앰프(42B)는 "0"을 출력한다. 또한, 앰프(42C)의 정입력단자에는 중레벨 전압(VM)이 공급됨과 함께 부입력단자에는 고레벨 전압(VH)이 공급되고, 차분은 부가 되기 때문에, 앰프(42C)는 "0"을 출력하도록 되어 있다.

지연부(50A)는, 지연 제어 신호(CTLA)에 의거하여 지연량을 설정하고, 앰프(42A)의 출력 신호를 지연하여 출력하는 것이다. 지연부(50A)는, 지연 버퍼(51∼53)와, 셀렉터(54)를 갖고 있다. 지연 버퍼(51)의 입력단자는, 앰프(42A)의 출력단자에 접속됨과 함께 셀렉터(54)의 제1의 입력단자에 접속되고, 출력단자는 지연 버퍼(52)의 입력단자 및 셀렉터(54)의 제2의 입력단자에 접속되어 있다. 지연 버퍼(52)의 입력단자는, 지연 버퍼(51)의 출력단자 및 셀렉터(54)의 제2의 입력단자에 접속되고, 출력단자는 지연 버퍼(53)의 입력단자 및 셀렉터(54)의 제3의 입력단자에 접속되어 있다. 지연 버퍼(53)의 입력단자는, 지연 버퍼(52)의 출력단자 및 셀렉터(54)의 제3의 입력단자에 접속되고, 출력단자는 셀렉터(54)의 제4의 입력단자에 접속되어 있다. 셀렉터(54)는, 지연 제어 신호(CTLA)에 의거하여, 제1의 입력단자에 입력된 신호, 제2의 입력단자에 입력된 신호, 제3의 입력단자에 입력된 신호, 및 제4의 입력단자에 입력된 신호 중의 어느 하나를 선택하여 출력하는 것이다. 이 구성에 의해, 지연부(50A)는, 지연 제어 신호(CTLA)에 의거하여, 앰프(42A)의 출력 신호에 대한 지연량을 4단계로 조정하도록 되어 있다.

마찬가지로, 지연부(50B)는, 지연 제어 신호(CTLB)에 의거하여 지연량을 설정하고, 앰프(42B)의 출력 신호를 지연하여 출력하는 것이고, 지연부(50C)는, 지연 제어 신호(CTLC)에 의거하여 지연량을 설정하고, 앰프(42C)의 출력 신호를 지연하여 출력하는 것이다.

이 구성에 의해, 수신부(21)의 지연부(50A, 50B, 50C)는, 데이터 레인(DL1)에서의 신호(SIG1A, SIG1B, SIG1C)의 스큐를 조정하고, 수신부(22)의 지연부(50A, 50B, 50C)는, 데이터 레인(DL2)에서의 신호(SIG2A, SIG2B, SIG2C)의 스큐를 조정하고, 수신부(23)의 지연부(50A, 50B, 50C)는, 데이터 레인(DL3)에서의 신호(SIG3A, SIG3B, SIG3C)의 스큐를 조정하도록 되어 있다.

클록 생성부(43)는, 지연부(50A, 50B, 50C)의 출력 신호에 의거하여, 클록(RxCK)을 생성하는 것이다.

플립플롭(44)은, 지연부(50A, 50B, 50C)의 출력 신호를, 클록(RxCK)의 1클록분 지연시켜, 각각 출력하는 것이다. 즉, 플립플롭(44)의 출력 신호는, 현재의 심볼(CS2)을 나타내는 것이다. 여기서, 현재의 심볼(CS2)은, 심볼(CS, NS)과 마찬가지로, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z" 중의 어느 하나를 나타내는 것이다.

플립플롭(45)은, 플립플롭(44)의 3개의 출력 신호를, 클록(RxCK)의 1클록분 지연시켜, 각각 출력하는 것이다. 즉, 플립플롭(45)은, 현재의 심볼(CS2)을 클록(RxCK)의 1클록분 지연시킴에 의해, 심볼(PS2)을 생성하고 있다. 이 심볼(PS2)은, 전에 수신한 심볼(전(前)의 심볼)이고, 심볼(CS, NS, CS2)과 마찬가지로, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z" 중의 어느 하나를 나타내는 것이다.

신호 생성부(46)는, 플립플롭(44, 45)의 출력 신호, 및 클록(RxCK)에 의거하여, 신호(RxF, RxR, RxP)를 생성하는 것이다. 수신부(21)의 신호 생성부(46)가 생성한 신호(RxF, RxR, RxP)는, 송신부(11)에서의 신호(TxF, TxR, TxP)에 대응하고, 수신부(22)의 신호 생성부(46)가 생성한 신호(RxF, RxR, RxP)는, 송신부(12)에서의 신호(TxF, TxR, TxP)에 대응하고, 수신부(23)의 신호 생성부(46)가 생성한 신호(RxF, RxR, RxP)는, 송신부(13)에서의 신호(TxF, TxR, TxP)에 대응하는 것이다. 즉, 이들의 신호(RxF, RxR, RxP)는, 신호(TxF, TxR, TxP)와 마찬가지로, 심볼의 천이를 나타내는 것이다. 신호 생성부(46)는, 플립플롭(44)의 출력 신호가 나타내는 현재의 심볼(CS2)과, 플립플롭(45)의 출력 신호가 나타내는 전의 심볼(PS2)에 의거하여, 심볼의 천이(도 5)를 특정하고, 신호(RxF, RxR, RxP)를 생성하도록 되어 있다.

패턴 검출부(47)는, 신호(RxF, RxR, RxP)에 의거하여, 패턴 검출을 행하는 것이다. 구체적으로는, 패턴 검출부(47)는, 캘리브레이션 모드에서, 수신한 패킷(PCT1)의 SoT부(P1)에서의 동기 코드(P12)를 기지(旣知)의 패턴과 비교함과 함께, 헤더부(P2)에서의 에러 검출 코드(P21)를 이용하여 에러 검출을 행한다. 그리고, 패턴 검출부(47)는, 에러가 없는 경우에, 패턴의 비교 결과를, 신호(DET)를 통하여 제어부(48)에 통지하는 것이다. 즉, 동기 코드(P12)는, 각 패킷(PCT1)이 갖는 고정 패턴이고, 이미 알고 있다. 따라서, 패턴 검출부(47)는, 수신한 패킷(PCT1)의 동기 코드(P12)를 그와 같은 기지의 패턴과 비교한다. 그때, 지연부(50A, 50B, 50C)에서의 스큐 조정이 충분하면 패턴은 일치하고, 불충분하면 패턴은 불일치로 된다. 패턴 검출부(47)는, 이와 같은 비교 결과를, 제어부(48)에 통지하도록 되어 있다.

제어부(48)는, 캘리브레이션 모드에서, 지연부(50A, 50B, 50C)의 지연량을 결정하는 것이다. 구체적으로는, 제어부(48)는, 캘리브레이션 모드에서, 지연 제어 신호(CTLA, CTLB, CTLC)를 통하여, 지연부(50A, 50B, 50C)의 지연량을 순차적으로 설정하고, 패턴 검출부(47)에서의 비교 결과(신호(DET))에 의거하여, 지연부(50A, 50B, 50C)의 지연량을 결정한다. 캘리브레이션 모드는, 예를 들면, 통신 시스템(1)의 전원 투입시에 설정되도록 하여도 좋다. 또한, 정기적으로 캘리브레이션 모드가 되도록 구성하여도 좋다.

이와 같이, 통신 시스템(1)에서는, 캘리브레이션 모드에서, 수신부(21)의 지연부(50A, 50B, 50C)가 데이터 레인(DL1)에서의 신호(SIG1A, SIG1B, SIG1C)의 스큐를 조정하고, 수신부(22)의 지연부(50A, 50B, 50C)가, 데이터 레인(DL2)에서의 신호(SIG2A, SIG2B, SIG2C)의 스큐를 조정하고, 수신부(23)의 지연부(50A, 50B, 50C)가, 데이터 레인(DL3)에서의 신호(SIG3A, SIG3B, SIG3C)의 스큐를 조정한다. 이에 의해, 통신 시스템(1)에서는, 통신 성능을 높일 수 있도록 되고 있다.

여기서, 앰프(42A∼42C)는, 본 개시에서의 「제1의 앰프부」의 한 구체례에 대응한다. 지연부(50A∼50C)는, 본 개시에서의 「제1의 지연부」의 한 구체례에 대응한다. 플립플롭(44, 45), 신호 생성부(46), 패턴 검출부(47), 및 제어부(48)는, 본 개시에서의 「제어부」의 한 구체례에 대응한다.

(동작 및 작용)

계속해서, 본 실시의 형태의 통신 시스템(1)의 동작 및 작용에 관해 설명한다.

(전체 동작 개요)

우선, 도 1, 4, 7 등을 참조하여, 통신 시스템(1)의 전체 동작 개요를 설명한다. 송신 데이터 생성부(14)는, 송신 데이터를 생성하고, 그 송신 데이터를 3개로 나누어, 송신부(11, 12, 13)에 각각 공급한다. 송신부(11)는, 수신부(21)에 대해 신호(SIG1A, SIG1B, SIG1C)를 송신하고, 송신부(12)는, 수신부(22)에 대해 신호(SIG2A, SIG2B, SIG2C)를 송신하고, 송신부(13)는, 수신부(23)에 대해 신호(SIG3A, SIG3B, SIG3C)를 송신한다.

송신부(11, 12, 13)의 각각에서, 신호 생성부(15)는, 현재의 심볼(CS) 및 신호(TxF, TxR, TxP)에 의거하여, 다음의 심볼(NS)을 구하고, 신호(S1)로서 출력한다. 플립플롭(16)은, 신호(S1)를, 클록(TxCK)의 1클록분 지연시켜, 신호(S2)로서 출력한다. 출력부(30)는, 신호(S2)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성한다.

수신부(21, 22, 23)의 각각에서, 앰프(42A)는, 신호(SIGA)와 신호(SIGB)와의 차분에 응한 신호를 출력하고, 앰프(42B)는, 신호(SIGB)와 신호(SIGC)와의 차분에 응한 신호를 출력하고, 앰프(42C)는, 신호(SIGC)와 신호(SIGA)와의 차분에 응한 신호를 출력한다. 지연부(50A)는, 지연 제어 신호(CTLA)에 의거하여 지연량을 설정하여 앰프(42A)의 출력 신호를 지연하고, 지연부(50B)는, 지연 제어 신호(CTLB)에 의거하여 지연량을 설정하여 앰프(42B)의 출력 신호를 지연하고, 지연부(50C)는, 지연 제어 신호(CTLC)에 의거하여 지연량을 설정하여 앰프(42C)의 출력 신호를 지연한다. 클록 생성부(43)는, 지연부(50A, 50B, 50C)의 출력 신호에 의거하여, 클록(RxCK)을 생성한다. 플립플롭(44)은, 지연부(50A, 50B, 50C)의 출력 신호를, 클록(RxCK)의 1클록분 지연시켜, 각각 출력한다. 플립플롭(45)은, 플립플롭(44)의 3개의 출력 신호를, 클록(RxCK)의 1클록분 지연시켜, 각각 출력한다. 신호 생성부(46)는, 플립플롭(44, 45)의 출력 신호, 및 클록(RxCK)에 의거하여, 신호(RxF, RxR, RxP)를 생성한다. 패턴 검출부(47)는, 신호(RxF, RxR, RxP)에 의거하여, 패턴 검출을 행한다. 구체적으로는, 패턴 검출부(47)는, 캘리브레이션 모드에서, 수신한 패킷(PCT1)의 동기 코드(P12)를 기지의 패턴과 비교함과 함께, 에러 검출 코드(P21)를 이용하여 에러 검출을 행한다. 그리고, 패턴 검출부(47)는, 에러가 없는 경우에, 패턴의 비교 결과를, 신호(DET)를 통하여 제어부(48)에 통지한다. 제어부(48)는, 캘리브레이션 모드에서, 지연부(50A, 50B, 50C)의 지연량을 결정한다.

(수신부(21, 22, 23)의 상세 동작)

도 9는, 수신부(21)의 한 동작례를 도시하는 것이다. 또한, 수신부(22, 23)에 관해서도 마찬가지이다. 제어부(48)는, 캘리브레이션 모드에서, 지연 제어 신호(CTLA, CTLB, CTLC)를 순차적으로 전환함에 의해, 지연부(50A, 50B, 50C)의 지연량을 순차적으로 설정하고, 패턴 검출부(47)에서 비교 결과를 취득한다. 그리고, 제어부(48)는, 이 비교 결과에 의거하여, 지연부(50A, 50B, 50C)의 지연량을 결정한다. 이하에, 이 동작을 상세히 설명한다.

우선, 수신부(21)의 제어부(48)는, 동작 모드를 캘리브레이션 모드로 설정한다(스텝 S1).

다음에, 제어부(48)는, 지연부(50A, 50B, 50C)의 지연량을 최소로 설정한다(스텝 S2). 구체적으로는, 제어부(44)는, 지연 제어 신호(CTLA, CTLB, CTLC)를 이용하여, 지연부(50A, 50B, 50C)의 셀렉터(54)가, 제1의 입력단자에 입력된 신호를 선택하여 출력하도록 각각 제어한다.

다음에, 패턴 검출부(47)는, 패턴 비교를 행한다(스텝 S3). 구체적으로는, 패턴 검출부(47)는, 수신한 패킷(PCT1)의 동기 코드(P12)와 기지의 패턴과 비교함과 함께, 에러 검출 코드(P21)를 이용하여 에러 검출을 행한다. 그리고, 패턴 검출부(47)는, 에러가 없는 경우에, 패턴의 비교 결과를, 신호(DET)를 통하여 제어부(48)에 통지한다.

다음에, 제어부(48)는, 지연부(50A, 50B, 50C)의 지연량의 모든 조합을 설정하였는지의 여부를 확인한다(스텝 S4).

스텝 S4에서, 지연부(50A, 50B, 50C)의 지연량의 모든 조합을 아직 설정하지 않은 경우(스텝 S4에서 "N")에는, 제어부(48)는, 지연부(50A, 50B, 50C)의 지연량의 모든 조합 중, 아직 설정하지 않은 조합의 지연량을 설정하고(스텝 S5), 스텝 S3으로 되돌아온다. 그리고, 지연부(50A, 50B, 50C)의 지연량의 모든 조합을 설정할 때까지, 스텝 S3∼S5를 반복한다. 즉, 이 예에서는, 지연부(50A, 50B, 50C)의 각각은, 4단계로 지연량을 설정할 수 있기 때문에, 패턴 검출부(47)는, 64회 패턴 비교를 행한다.

스텝 S4에서, 지연부(50A, 50B, 50C)의 지연량의 모든 조합을 설정한 경우(스텝 S4에서 "Y")에는, 제어부(48)는, 지연부(50A, 50B, 50C)의 지연량을 결정한다(스텝 S6). 구체적으로는, 제어부(48)는, 스텝 S3∼S5에서 취득한 패턴 비교 결과에 의거하여, 동기 코드(P12)와 기지의 패턴이 일치하는 지연부(50A, 50B, 50C)의 지연량을 선택한다. 또한, 패턴이 일치하는 지연량의 조합이 복수 있는 경우에는, 제어부(48)는, 예를 들면, 온도 변동이나 전원 전압 변동 등에 의해 또한 스큐가 생겨도 그 스큐의 영향을 억제하면서 통신을 할 수 있다고 예상되는, 마진이 큰 조합을 선택한다. 그리고, 제어부(48)는, 지연부(50A, 50B, 50C)에 대해, 이 스텝 S6에서 결정한 지연량으로 입력 신호를 지연시키도록, 지연 제어 신호(CTLA, CTLB, CTLC)를 통하여 지시한다.

다음에, 제어부(44)는, 캘리브레이션 모드를 종료한다(스텝 S7).

이상으로 이 플로를 종료한다. 이 후, 지연부(50A, 50B, 50C)는, 스텝 S6에서 결정한 지연량으로, 신호(SIGA, SIGB, SIGC)를 지연한다. 이에 의해, 수신부(21, 22, 23)는, 송신부(11, 12, 13)로부터 송신된 데이터를, 스큐의 영향을 억제하면서 수신할 수 있다. 이에 의해, 통신 시스템(1)에서는, 통신 성능을 높일 수 있다.

또한, 통신 시스템(1)에서는, 수신한 패킷(PCT1)의 동기 코드(P12)를 이용하여 스큐를 조정하도록 하였기 때문에, 구성을 심플하게 할 수 있다. 즉, 일반적으로, 통신 시스템에서는, 동기 코드(P12)와 같은, 통신의 동기를 취하기 위한 고정 코드가 종종 사용된다. 통신 시스템(1)에서는, 이와 같은, 기존의 고정 코드를 이용하여 패턴 비교를 행하도록 하였기 때문에, 스큐 조정을 위한 특별한 코드를 생성하는 회로를 설치한 필요가 없기 때문에, 구성을 심플하게 할 수 있다.

또한, 통신 시스템(1)에서는, 이와 같이 스큐를 조정하도록 하였기 때문에, 송신 장치(10)의 프린트 기판(PCB ; Printed Circuit Board)이나, 수신 장치(20)의 프린트 기판 등의 부재를, 다양한 어플리케이션에 유용(流用)할 수 있다.

도 10A는, 송신 장치(10)의 실장례를 도시하는 것이다. 이 예에서는, 프린트 기판(100)상에, 송신 데이터 생성부(14)나 송신부(11, 12, 13) 등을 집적화한 칩(110)이 실장되어 있다. 프린트 기판(100)에는, 10개의 패턴 배선(101)이 형성되고 있다. 각 패턴 배선(101)의 일단은 칩(110)에 접속되어 있고, 타단에는 커넥터(102)가 실장되어 있다. 이 10개의 패턴 배선(101) 중의 9개는, 데이터 레인(DL1, DL2, DL3)에 대응하고 있다. 그리고, 이 예에서는, 나머지 1개는 미사용이다. 각 데이터 레인(DL1, DL2, DL3)에서의 3개의 패턴 배선의 길이는, 서로 동등한 것이 바람직하다.

도 10B는, 이 프린트 기판(100)을 이용한 다른 어플리케이션에 관한 송신 장치(200)의 실장례를 도시하는 것이다. 이 예에서는, 프린트 기판(100)에는, 칩(120)이 실장되어 있다. 이 칩(120)은, 이 예에서는 5조의 차동 신호(채널(CH1∼CH5))를 출력하는 회로가 집적화된 것이다. 각 채널(CH1∼CH5)에서, 2개의 패턴 배선의 길이는, 서로 동등한 것이 바람직하다.

도 10A, 10B에 도시한 바와 같이, 같은 프린트 기판(100)을 이와 같은 2개의 어플리케이션에 이용하는 경우, 예를 들면, 10개의 패턴 배선의 길이가 서로 동등한 것이 바람직하다. 그렇지만, 그와 같은 패턴 레이아웃은, 실제로는 어려운 일이 많다. 이와 같은 경우에는, 예를 들면, 도 10B에 도시한 어플리케이션을 우선하여, 각 채널(CH1∼CH5)에서, 2개의 패턴 배선의 길이를 서로 동등하게 하는 경우가 있다. 이와 같은 프린트 기판(100)을 송신 장치(10)에 이용한 경우에는, 각 데이터 레인(DL1, DL2, DL3)에서, 3개의 패턴 배선의 길이가 서로 동등하게 도지 않아, 스큐가 생기는 경우가 있다. 특히, 데이터 전송 레이트가 높은 경우에는, 이 스큐가 현저해진다. 통신 시스템(1)에서는, 상술한 바와 같이, 스큐를 조정하도록 하였기 때문에, 이와 같은 경우에도, 스큐의 영향을 억제하면서 통신을 행할 수가 있다.

또한, 이 예에서는, 프린트 기판(100)을 복수의 어플리케이션에 유용하도록 하였지만, 이것으로 한정되는 것이 아니다. 예를 들면, 칩(110)과 칩(120)의 양쪽의 기능을 전환하여 실현 가능한 칩을 준비한 경우에는, 이와 같은 칩을 프린트 기판(100)에 실장한 모듈도 또한 복수의 어플리케이션에 유용할 수 있다. 이와 같이, 다양한 부재를 다양한 어플리케이션에 유용할 수 있다.

(효과)

이상과 같이 본 실시의 형태에서는, 수신부에 3개의 지연부를 마련하였기 때문에, 통신 성능을 높일 수 있고, 또한, 다양한 어플리케이션에 프린트 기판 등의 부재를 유용할 수 있다.

본 실시의 형태에서는, 동기 코드를 이용하여 스큐를 조정하도록 하였기 때문에, 구성을 심플하게 할 수 있다.

(변형례 1-1)

상기 실시의 형태에서는, 수신부(21, 22, 23)에서의 스큐를 조정하였지만, 이것으로 한정되는 것이 아니고, 또한, 송신부에서 스큐를 조정하여도 좋다. 이하에, 본 변형례에 관해 상세히 설명한다.

도 11은, 본 변형례에 관한 통신 시스템(1A)의 한 구성례를 도시하는 것이다. 통신 시스템(1A)은, 수신 장치(20A)와, 송신 장치(10A)를 구비하고 있다.

수신 장치(20A)는, 수신부(21A, 21B, 21C)와, 지연량 정보 송신부(27A)를 갖고 있다. 수신부(21A)는, 신호(SIG1A, SIG1B, SIG1C)를 수신함과 함께, 지연량 정보(IS1)를 생성하는 것이다. 수신부(22A)는, 신호(SIG2A, SIG2B, SIG2C)를 수신함과 함께, 지연량 정보(IS2)를 생성하는 것이다. 수신부(23A)는, 신호(SIG3A, SIG3B, SIG3C)를 수신함과 함께, 지연량 정보(IS3)를 생성하는 것이다.

도 12는, 수신부(21A)의 한 구성례를 도시하는 것이다. 또한, 수신부(22A, 23A)에 관해서도 마찬가지이다. 수신부(21A)는, 제어부(48A)를 갖고 있다. 제어부(48A)는, 상기 실시의 형태에 관한 제어부(48)와 마찬가지로, 캘리브레이션 모드에서, 지연부(50A, 50B, 50C)의 지연량을 결정하는 것이다. 또한, 이 제어부(48A)는, 결정한 각 지연량에 관한 정보를, 지연량 정보(IS1)로서 출력하는 기능도 갖고 있다.

지연량 정보 송신부(27A)는, 수신부(21A, 22A, 23A)로부터 공급된 지연량 정보(IS1, IS2, IS3)를, 지연량 정보(IS)로서 송신 장치(10A)에 대해 송신하는 것이다. 지연량 정보(IS)는, 이와 같이 전용의 신호선을 준비하고, 그 신호선을 통하여 송신할 수 있다. 또한, 예를 들면, 데이터 레인(DL1∼DL3) 중, 사용하지 않는 데이터 레인을 통하여 송신하도록 하여도 좋다.

송신 장치(10A)는, 지연량 정보 수신부(17A)와, 송신부(11A, 12A, 13A)를 갖고 있다. 지연량 정보 수신부(17A)는, 수신 장치(20A)로부터 공급된 지연량 정보(IS)를 수신하고, 그 지연량 정보(IS)에 의거하여, 송신부(11A)의 지연부(33A, 33B, 33C)(후술)의 지연량을 지시하는 제어 신호(IT1)를 생성하고, 송신부(11B)의 지연부(33A, 33B, 33C)(후술)의 지연량을 지시하는 제어 신호(IT2)를 생성하고, 송신부(11C)의 지연부(33A, 33B, 33C)(후술)의 지연량을 지시하는 제어 신호(IT3)를 생성하는 것이다. 송신부(11A)는, 제어 신호(IT1)에 의거하여, 데이터 레인(DL1)을 통하여 수신부(21A)에 대해 데이터를 송신하는 것이고, 송신부(12A)는, 제어 신호(IT2)에 의거하여, 데이터 레인(DL2)을 통하여 수신부(22A)에 대해 데이터를 송신하는 것이고, 송신부(13A)는, 제어 신호(IT3)에 의거하여, 데이터 레인(DL3)을 통하여 수신부(23A)에 대해 데이터를 송신하는 것이다.

도 13은, 송신부(11A)의 한 구성례를 도시하는 것이다. 도 14는, 송신부(11A)의 출력부(30A)의 한 구성례를 도시하는 것이다. 또한, 송신부(12A, 13A)에 관해서도 마찬가지이다. 출력부(30A)는, 제어부(39)와, 지연부(33A, 33B, 33C)를 갖고 있다. 제어부(39)는, 제어 신호(IT1)에 의거하여, 지연부(33A, 33B, 33C)의 지연량을 제어하는 것이다. 지연부(33A)는, 출력 제어부(31)와 드라이버(32A)와의 사이에 삽입되고, 제어부(39)로부터 공급되는 지연 제어 신호에 의거하여, 출력 제어부(31)로부터 공급된 2개의 제어 신호를 지연하고, 드라이버(32A)에 공급하는 것이다. 지연부(33B)는, 출력 제어부(31)와 드라이버(32B)와의 사이에 삽입되고, 제어부(39)로부터 공급되는 지연 제어 신호에 의거하여, 출력 제어부(31)로부터 공급된 2개의 제어 신호를 지연하고, 드라이버(32B)에 공급하는 것이다. 지연부(33C)는, 출력 제어부(31)와 드라이버(32C)와의 사이에 삽입되고, 제어부(39)로부터 공급되는 지연 제어 신호에 의거하여, 출력 제어부(31)로부터 공급된 2개의 제어 신호를 지연하고, 드라이버(32C)에 공급하는 것이다. 이 예에서는, 지연부(33A, 33B, 33C)의 구성은, 지연부(50A) 등의 구성과 마찬가지이다. 이 구성에 의해, 송신부(11A)의 지연부(33A, 33B, 33C)는, 데이터 레인(DL1)에서의 신호(SIG1A, SIG1B, SIG1C)의 스큐를 조정하고, 송신부(12A)의 지연부(33A, 33B, 33C)는, 데이터 레인(DL2)에서의 신호(SIG2A, SIG2B, SIG2C)의 스큐를 조정하고, 송신부(13A)의 지연부(33A, 33B, 33C)는, 데이터 레인(DL3)에서의 신호(SIG3A, SIG3B, SIG3C)의 스큐를 조정한다.

이와 같이, 통신 시스템(1A)에서는, 수신부(21, 22, 23)뿐만 아니라, 송신부(11A, 12A, 13A)에서도 스큐를 조정하도록 하였기 때문에, 보다 큰 스큐에 대응할 수 있다. 구체적으로는, 예를 들면, 3개의 신호(SIGA, SIGB, SIGC)를 송신한 경로 길이의 차이에 기인하는 스큐에 더하여, 온도 변동이나 전원 전압 변동 등에 의해 또한 스큐가 생겨도, 그 스큐의 영향을 억제하면서 통신을 할 수 있다.

(변형례 1-2)

상기 실시의 형태에서는, 수신부(21, 22, 23)에서 스큐를 조정하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 송신부에 있어서 스큐를 조정하여도 좋다. 구체적으로는, 예를 들면, 변형례 1-1에 관한 통신 시스템(1A)(도 11∼14)에서, 수신부(21A, 22A, 23A)로부터, 지연부(50A, 50B, 50C)를 생략하여도 좋다. 이와 같이 구성하여도, 상기 실시의 형태에 관한 통신 시스템(1)과 같은 효과를 얻을 수 있다.

(변형례 1-3)

상기 실시의 형태에서는, 수신부(21)의 수신 결과에 의거하여 수신부(21)에서의 지연부(50A, 50B, 50C)의 지연량을 결정하고, 수신부(22)의 수신 결과에 의거하여 수신부(22)에서의 지연부(50A, 50B, 50C)의 지연량을 결정하고, 수신부(23)의 수신 결과에 의거하여 수신부(23)에서의 지연부(50A, 50B, 50C)의 지연량을 결정하였다. 그렇지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 수신부(21, 22, 23)에서의 지연부(50A, 50B, 50C)의 지연량을 결정한` 용장(冗長)의 수신부를 또한 구비하도록 하여도 좋다. 이하에, 본 변형례에 관한 통신 시스템(1C)에 관해 상세히 설명한다.

도 15는, 통신 시스템(1C)의 한 구성례를 도시하는 것이다. 통신 시스템(1C)은, 수신 장치(20C)를 구비하고 있다. 수신 장치(20C)는, 수신부(28C)와, 수신부(21C, 22C, 23C)를 갖고 있다. 수신부(28C)는, 신호(SIG1A∼SIG1C, SIG2A∼SIG2C, SIG3A∼SIG3C)에 의거하여, 지연량 정보(IS1, IS2, IS3)를 생성하는 것이다.

도 16은, 수신부(28C)의 한 구성례를 도시하는 것이다. 수신부(28C)는, 셀렉터(55A, 55B, 55C)와, 제어부(58C)를 갖고 있다.

셀렉터(55A)는, 데이터 레인 선택 신호(SEL)에 의거하여, 신호(SIG1A, SIG2A, SIG3A) 중의 하나를 선택하여 출력하는 것이다. 셀렉터(55B)는, 데이터 레인 선택 신호(SEL)에 의거하여, 신호(SIG1B, SIG2B, SIG3B) 중의 하나를 선택하여 출력하는 것이다. 셀렉터(55C)는, 데이터 레인 선택 신호(SEL)에 의거하여, 신호(SIG1C, SIG2C, SIG3C) 중의 하나를 선택하여 출력하는 것이다. 즉, 셀렉터(55A, 55B, 55C)는, 데이터 레인 선택 신호(SEL)에 의거하여, 데이터 레인(DL1∼DL3) 중의 하나의 데이터 레인에 관한 신호(SIGA, SIGB, SIGC)를 선택하도록 되어 있다.

제어부(58C)는, 데이터 레인 선택 신호(SEL)를 통하여, 데이터 레인(DL1, DL2, DL3) 중의 하나를 선택하고, 선택한 데이터 레인에 관한 3개의 신호에 의거하여, 상기 실시의 형태에 관한 제어부(48)와 마찬가지로, 지연부(50A, 50B, 50C)의 지연량을 결정하는 것이다. 그리고, 제어부(58C)는, 데이터 레인(DL1)에 관한 3개의 신호(SIG1A, SIG1B, SIG1C)에 의거하여 결정한 지연량을, 지연량 정보(IS1)로서 출력하고, 데이터 레인(DL2)에 관한 3개의 신호(SIG2A, SIG2B, SIG2C)에 의거하여 결정한 지연량을, 지연량 정보(IS2)로서 출력하고, 데이터 레인(DL3)에 관한 3개의 신호(SIG3A, SIG3B, SIG3C)에 의거하여 결정한 지연량을, 지연량 정보(IS3)로서 출력하도록 되어 있다.

수신부(21C)는, 지연량 정보(IS1)에 의거하여, 신호(SIG1A, SIG1B, SIG1C)를 수신하는 것이다. 수신부(22C)는, 지연량 정보(IS2)에 의거하여, 신호(SIG2A, SIG2B, SIG2C)를 수신하는 것이다. 수신부(23C)는, 지연량 정보(IS3)에 의거하여, 신호(SIG3A, SIG3B, SIG3C)를 수신하는 것이다.

도 17은, 수신부(21C)의 한 구성례를 도시하는 것이다. 또한, 수신부(22C, 23C)에 관해서도 마찬가지이다. 수신부(21C)는, 제어부(48C)를 갖고 있다. 제어부(48C)는, 상기 실시의 형태에 관한 제어부(48)와 마찬가지로, 캘리브레이션 모드에서, 지연부(50A, 50B, 50C)의 지연량을 결정하는 것이다. 또한, 이 제어부(48C)는, 통상 동작 모드에서, 스큐 정보(IS1)에 의거하여, 지연부(50A, 50B, 50C)의 지연량을 설정한 기능도 갖고 있다.

이 구성에 의해, 통신 시스템(1C)에서는, 우선, 수신부(21C, 22C, 23C)가, 전원 투입시에 있어서 캘리브레이션 모드로 동작하여 스큐를 조정한다. 그리고, 캘리브레이션 모드가 종료되면, 수신부(21C, 22C, 23C)는 통상 동작 모드로 동작하여, 송신부(11, 12, 13)로부터 송신된 데이터를 수신한다. 그리고, 수신부(28C)는, 데이터 레인(DL1, DL2, DL3) 중의 하나를 순차적으로 선택하고, 선택한 데이터 레인에 관한 3개의 신호에 의거하여, 지연부(50A, 50B, 50C)의 지연량을 결정하고, 지연량 정보(IS1, IS2, IS3)를 생성한다. 수신부(21C)는, 지연량 정보(IS1)에 의거하여 스큐를 재조정하고, 수신부(22C)는, 지연량 정보(IS2)에 의거하여 스큐를 재조정하고, 수신부(23C)는, 지연량 정보(IS3)에 의거하여 스큐를 재조정한다.

이와 같이, 통신 시스템(1C)에서는, 수신부(21C, 22C, 23C)가 송신부(11, 12, 13)로부터 송신된 데이터를 수신하고 있는 사이, 수신부(28C)는, 데이터 레인(DL1, DL2, DL3)의 각각에서의 3개의 신호의 스큐를 순차적으로 조사한다. 이에 의해, 통신 시스템(1C)에서는, 온도 변동이나 전원 전압 변동 등에 의해 스큐가 변화하여도, 통신을 정지하는 일 없이, 스큐의 조정을 행할 수가 있다.

또한, 이 예에서는, 수신부(21C, 22C, 23C)는, 캘리브레이션 모드에서, 스스로 스큐를 조정함과 함께, 캘리브레이션 모드 종료 후는, 지연량 정보(IS1, IS2, IS3)에 의거하여 스큐를 조정하도록 하였지만, 이것으로 한정되는 것이 아니다. 예를 들면, 캘리브레이션 모드를 마련하지 않고, 항상, 지연량 정보(IS1, IS2, IS3)에 의거하여 스큐를 조정하도록 하여도 좋다. 이 경우의 수신부(21D)의 한 구성례를 도 18에 도시한다. 또한, 수신부(22D, 23D)에 관해서도 마찬가지이다. 수신부(21D)는, 상기 변형례에 관한 수신부(21C)에서, 패턴 검출부(47)를 생략함과 함께, 제어부(48C)를 제어부(48D)로 치환하는 것이다. 제어부(48D)는, 스큐 정보(IS1)에 의거하여, 지연부(50A, 50B, 50C)의 지연량을 설정하는 것이다. 이 구성에서는, 수신부(21D, 22D, 23D)는, 스스로 스큐 조정을 하지 않고, 수신부(28C)가 생성한 지연량 정보(IS1, IS2, IS3)에 의거하여 스큐 조정을 행한다.

(변형례 1-4)

상기 실시의 형태에서는, 제어부(44)는, 3개의 지연부(50A, 50B, 50C)의 지연량을 순차적으로 변경하였지만, 이것으로 한정되는 것이 아니고, 예를 들면, 3개의 지연부(50A, 50B, 50C) 중의 1 또는 2개의 지연부만 지연량을 순차적으로 변경하여도 좋다. 즉, 예를 들면, 프린트 기판의 패턴 배선 중의 예를 들면 1개의 배선 길이가, 다른 패턴 배선의 배선 길이와 다른 경우에는, 그 1개의 배선 길이에 관한 지연부의 지연량만을 조정할 수 있다.

(변형례 1-5)

상기 실시의 형태에서는, 예를 들면 출력단자(Tout1)의 전압을 중레벨 전압(VM)으로 설정하는 경우에는, 트랜지스터(35, 36)를 오프 상태로 하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 트랜지스터(35, 36)를 함께 온 상태로 하여도 좋다. 이에 의해, 테브난 종단이 실현되어, 출력단자(Tout1)의 전압을 중레벨 전압(VM)으로 설정할 수 있다.

(기타의 변형례)

또한, 이들의 변형례 중의 2 이상을 조합시켜 좋다.

<2. 제2의 실시의 형태>

다음에, 제2의 실시의 형태에 관한 통신 시스템(2)에 관해 설명한다. 본 실시의 형태는, 스큐 조정을 위한 전용의 패킷을 마련하는 것이다. 또한, 상기 제1의 실시의 형태에 관한 통신 시스템(2)과 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.

도 19는, 통신 시스템(2)의 한 구성례를 도시하는 것이다. 통신 시스템(2)은, 송신 장치(60)와, 수신 장치(70)를 구비하고 있다. 송신 장치(60)는, 송신부(11A, 12A, 13A)와, 제어부(67)와, 송신 데이터 생성부(64)를 갖고 있다.

송신부(11A)는, 도 13, 14에 도시한 바와 같이, 제어 신호(IT1)에 의거하여 지연부(33A, 33B, 33C)의 지연량을 설정하고, 데이터 레인(DL1)을 통하여 수신 장치(70)에 대해 데이터를 송신하는 것이다. 마찬가지로, 송신부(12A)는, 제어 신호(IT2)에 의거하여 지연부(33A, 33B, 33C)의 지연량을 설정하고, 데이터 레인(DL2)을 통하여 수신 장치(70)에 대해 데이터를 송신하는 것이고, 송신부(13A)는, 제어 신호(IT3)에 의거하여 지연부(33A, 33B, 33C)의 지연량을 설정하고, 데이터 레인(DL3)을 통하여 수신 장치(70)에 대해 데이터를 송신하는 것이다.

제어부(67)는, 캘리브레이션 모드에서, 송신부(11A)의 지연부(33A, 33B, 33C)의 지연량을 지시하는 제어 신호(IT1)를 생성하고, 송신부(12A)의 지연부(33A, 33B, 33C)의 지연량을 지시하는 제어 신호(IT2)를 생성하고, 송신부(13A)의 지연부(33A, 33B, 33C)의 지연량을 지시하는 제어 신호(IT3)를 생성함과 함께, 이들의 지연량에 관한 정보를 포함하는 지연량 데이터(DD)를 생성하는 것이다. 또한, 제어부(67)는, 지연량 데이터(ID)에 의거하여, 이들의 제어 신호(IT1, IT2, IT3)를 생성하는 기능도 갖고 있다.

송신 데이터 생성부(64)는, 지연량 데이터(DD)에 의거하여, 송신부(11A)의 지연부(33A∼33C)의 지연량의 정보를 포함하는 송신 데이터를 생성하여 송신부(11A)에 공급하고, 송신부(12A)의 지연부(33A∼33C)의 지연량의 정보를 포함하는 송신 데이터를 생성하여 송신부(12A)에 공급하고, 송신부(13A)의 지연부(33A∼33C)의 지연량의 정보를 포함하는 송신 데이터를 생성하여 송신부(13A)에 공급하는 것이다.

이 구성에 의해, 송신부(11A, 12A, 13A)는, 통상 동작 모드에서는 패킷(PCT1)(도 2)를 이용하여 데이터를 송신하고, 캘리브레이션 모드에서는, 이 패킷(PCT1)과는 다른 패킷(PCT2)을 이용하여, 데이터를 송신하도록 되어 있다.

도 20은, 패킷(PCT2)의 한 구성례를 도시하는 것이다. SoT부(P1)는, 통상 동작 모드에서 동기 코드(P12) 대신에, 캘리브레이션 모드 고유의 동기 코드(P13)를 포함하고 있다. 또한, 페이로드부(P3)는, 송신부(11A, 12A, 13A) 중의, 그 패킷(PCT2)을 송신하는 송신부의 지연부(33A∼33C)의 지연량을 나타내는 지연량 데이터(P31)를 포함하고 있다.

수신 장치(70)는, 수신부(71∼73)와, 지연량 데이터 송신부(77)를 갖고 있다. 수신부(71)는, 신호(SIG1A, SIG1B, SIG1C)를 수신함과 함께, 지연량 데이터(ID1)를 생성하는 것이다. 수신부(72)는, 신호(SIG2A, SIG2B, SIG2C)를 수신함과 함께, 지연량 데이터(ID2)를 생성하는 것이다. 수신부(73)는, 신호(SIG3A, SIG3B, SIG3C)를 수신함과 함께, 지연량 데이터(ID3)를 생성하는 것이다.

도 21은, 수신부(71)의 한 구성례를 도시하는 것이다. 또한, 수신부(72, 73)에 관해서도 마찬가지이다. 수신부(71)는, 제1의 실시의 형태에 관한 수신부(21)(도 7)에서, 지연부(50A, 50B, 50C) 및 제어부(48)를 생략함과 함께, 패턴 검출부(47)를 패턴 검출부(79)로 치환한 것이다. 패턴 검출부(79)는, 수신한 패킷의 SoT부(P1)에서의 동기 코드가, 동기 코드(P12, P13)의 어느 것인지를 패턴 비교에 의해 검출한다. 그리고, 패턴 검출부(79)는, 동기 코드가 동기 코드(P13)인 경우에는, 그 수신한 패킷이 패킷(PCT2)이라고 판단하고, 페이로드부(P3)로부터 지연량 데이터(P31)를 취득하고, 지연량 데이터(ID1)로서 출력하도록 되어 있다.

지연량 데이터 송신부(77)는, 수신부(71, 72, 73)로부터 공급된 지연량 데이터(ID1, ID2, ID3)를, 지연량 데이터(ID)로서 송신 장치(60)에 대해 송신하는 것이다. 지연량 데이터(ID)는, 이와 같이 전용의 신호선을 준비하고, 그 신호선을 통하여 송신할 수 있다. 또한, 예를 들면, 데이터 레인(DL1∼DL3) 중, 사용하지 않는 데이터 레인을 통하여 송신하도록 하여도 좋다.

도 22는, 통신 시스템(2)의 한 동작례를 도시하는 것이다.

우선, 송신 장치(60)의 제어부(67)는, 동작 모드를 캘리브레이션 모드로 설정한다(스텝 S11).

다음에, 제어부(67)는, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B, 33C)의 지연량을 최소로 설정한다(스텝 S12).

다음에, 송신 장치(60)가 데이터를 송신한다(스텝 S13). 구체적으로는, 우선, 제어부(67)가, 송신부(11A)에서의 지연부(33A, 33B, 33C)의 지연량에 관한 정보와, 송신부(12A)에서의 지연부(33A, 33B, 33C)의 지연량에 관한 정보와, 송신부(12C)에서의 지연부(33A, 33B, 33C)의 지연량에 관한 정보를 포함하는 지연량 데이터(DD)를 생성한다. 그리고, 송신 데이터 생성부(64)가, 지연량 데이터(DD)에 의거하여, 송신부(11A)에서의 지연부(33A, 33B, 33C)의 지연량의 정보를 포함하는 송신 데이터를 생성하여 송신부(11A)에 공급하고, 송신부(12A)에서의 지연부(33A, 33B, 33C)의 지연량의 정보를 포함하는 송신 데이터를 생성하여 송신부(12A)에 공급하고, 송신부(13A)에서의 지연부(33A, 33B, 33C)의 지연량의 정보를 포함하는 송신 데이터를 생성하여 송신부(13A)에 공급한다. 그리고, 송신부(11A)가, 데이터 레인(DL1)을 통하여 수신부(71)에 대해 데이터를 송신하고, 송신부(11B)가, 데이터 레인(DL2)을 통하여 수신부(72)에 대해 데이터를 송신하고, 송신부(11C)가, 데이터 레인(DL3)을 통하여 수신부(73)에 대해 데이터를 송신한다. 이와 같이 하여, 송신부(11A, 12A, 13A)는, 도 20에 도시한 패킷(PCT2)을 이용하여, 데이터를 송신한다.

다음에, 수신부(71, 72, 73)의 각각에서의 패턴 검출부(79)가 패턴 검출을 행한다(스텝 S14). 구체적으로는, 각 패턴 검출부(79)는, 수신한 패킷의 SoT부(P1)에서의 동기 코드가, 동기 코드(P12, P13)의 어느 것인지를 패턴 비교에 의해 검출한다. 그리고, 각 패턴 검출부(79)는, 동기 코드가 동기 코드(P13)인 경우에는, 그 수신한 패킷이 패킷(PCT2)이라고 판단하고, 페이로드부(P3)로부터 지연량 데이터(P31)를 취득한다. 그리고, 수신부(71)의 패턴 검출부(79)는, 그 지연량 데이터(P31)를 지연량 데이터(ID1)로서 출력하고, 수신부(72)의 패턴 검출부(79)는, 그 지연량 데이터(P31)를 지연량 데이터(ID2)로서 출력하고, 출력부(73)의 패턴 검출부(79)는, 그 지연량 데이터(P31)를 지연량 데이터(ID3)로서 출력한다. 그리고, 지연량 데이터 송신부(77)는, 이들의 지연량 데이터(ID1, ID2, ID3)를, 지연량 데이터(ID)로서 송신 장치(60)에 대해 송신한다.

다음에, 송신 장치(60)의 제어부(67)는, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B, 33C)의 지연량의 모든 조합을 설정하였는지의 여부를 확인한다(스텝 S15).

스텝 S15에서, 지연부(33A, 33B, 33C)의 지연량의 모든 조합을 아직 설정하지 않은 경우(스텝 S15에서 "N")에는, 제어부(67)는, 지연부(33A, 33B, 33C)의 지연량의 모든 조합 중, 아직 설정하지 않은 조합의 지연량을 설정하고(스텝 S16), 스텝 S13으로 되돌아온다. 그리고, 지연부(33A, 33B, 33C)의 지연량의 모든 조합을 설정할 때까지, 스텝 S13∼S16을 반복한다. 즉, 이 예에서는, 지연부(33A, 33B, 33C)의 각각은, 4단계로 지연량을 설정할 수 있기 때문에, 64회 패턴 비교를 행한다.

스텝 S15에서, 지연부(33A, 33B, 33C)의 지연량의 모든 조합을 설정한 경우(스텝 S15에서 "Y")에는, 제어부(67)는, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B, 33C)의 지연량을 결정한다(스텝 S17). 구체적으로는, 제어부(67)는, 스텝 S13∼S16에서 취득한 지연량 데이터(ID)에 의거하여, 송신부(11A)의 지연부(33A∼33C)의 지연량을 결정하고, 송신부(12A)의 지연부(33A∼33C)의 지연량을 결정하고, 송신부(13A)의 지연부(33A∼33C)의 지연량을 결정한다. 그리고, 제어부(67)는, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B, 33C)에 대해, 이 스텝 S17에서 결정한 지연량으로 입력 신호를 지연시키도록, 제어 신호(IT1, IT2, IT3)를 통하여 지시한다.

다음에, 제어부(67)는, 캘리브레이션 모드를 종료한다(스텝 S18).

이상으로 이 플로를 종료한다. 이 후, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B, 33C)는, 스텝 S17에서 구한 지연량으로 신호를 지연한다. 이와 같이 하여, 송신부(11A, 11B, 11C)에서의 스큐 조정이 행하여진다. 이에 의해, 통신 시스템(2)에서는, 통신 성능을 높일 수 있다.

통신 시스템(2)에서는, 스큐 조정을 위한 전용의 패킷(PCT2)을 마련하도록 하였기 때문에, 예를 들면, 패킷(PCT2)의 페이로드부(P3)에 지연량 데이터(P31)를 포함할 수 있기 때문에, 스큐 조정의 자유도를 높일 수 있다.

이상과 같이 본 실시의 형태에서는, 스큐 조정을 위한 전용의 패킷을 마련하였기 때문에, 스큐 조정의 자유도를 높일 수 있다. 그 밖의 효과는, 상기 제1의 실시의 형태의 경우와 마찬가지이다.

(변형례2-1)

상기 실시의 형태에서는, 송신 장치(60)의 제어부(67)가, 지연량 데이터(ID)에 의거하여, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B, 33C)의 지연량을 구하였지만, 이것으로 한정되는 것이 아니다. 이에 대신하여, 예를 들면, 수신부(71)의 지연량 데이터 송신부(77)가, 지연량 데이터(ID1)에 의거하여 송신부(11A)의 지연부(33A, 33B, 33C)의 지연량을 결정하고, 지연량 데이터(ID2)에 의거하여 송신부(11B)의 지연부(33A, 33B, 33C)의 지연량을 결정하고, 지연량 데이터(ID3)에 의거하여 송신부(11C)의 지연부(33A, 33B, 33C)의 지연량을 결정하고, 결정한 그들의 지연량을 지연량 데이터(ID)로서 송신 장치(60)에 대해 송신하여도 좋다.

<3. 제3의 실시의 형태>

다음에, 제3의 실시의 형태에 관한 통신 시스템(3)에 관해 설명한다. 본 실시의 형태는, 패턴 비교와는 다른 방법으로 스큐의 검출을 행하는 것이다. 또한, 상기 제1의 실시의 형태 등에 관한 통신 시스템(1, 2)과 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.

도 23은, 통신 시스템(3)의 한 구성례를 도시하는 것이다. 통신 시스템(3)은, 송신 장치(80)와, 수신 장치(90)를 구비하고 있다.

송신 장치(80)는, 제어부(87)를 갖고 있다. 제어부(87)는, 캘리브레이션 모드에서, 수신 장치(90)로부터 공급된 위상 정보(IP)를 수신하고, 그 위상 정보(IP)에 의거하여, 송신부(11A)의 지연부(33A, 33B, 33C)의 지연량을 지시하는 제어 신호(IT1)를 생성하고, 송신부(11B)의 지연부(33A, 33B, 33C)의 지연량을 지시하는 제어 신호(IT2)를 생성하고, 송신부(11C)의 지연부(33A, 33B, 33C)의 지연량을 지시하는 제어 신호(IT3)를 생성하는 것이다.

수신 장치(90)는, 수신부(91, 92, 93)와, 위상 정보 송신부(97)를 갖고 있다. 수신부(91)는, 신호(SIG1A, SIG1B, SIG1C)를 수신함과 함께, 위상 정보(IP1)를 생성하는 것이다. 수신부(92)는, 신호(SIG2A, SIG2B, SIG2C)를 수신함과 함께, 위상 정보(IP2)를 생성하는 것이다. 수신부(93)는, 신호(SIG3A, SIG3B, SIG3C)를 수신함과 함께, 위상 정보(IP3)를 생성하는 것이다.

도 24는, 수신부(91)의 한 구성례를 도시하는 것이다. 또한, 수신부(92, 93)에 관해서도 마찬가지이다. 수신부(91)는, 제1의 실시의 형태에 관한 수신부(21)(도 7)에서, 패턴 검출부(47), 제어부(48), 및 지연부(50A, 50B, 50C)를 생략함과 함께, 위상 비교 회로(130)를 추가한 것이다.

위상 비교 회로(130)는, 이 예에서는, 앰프(42A)의 출력 신호(SAB)의 위상과, 앰프(42B)의 출력 신호(SBC)의 위상과, 앰프(42C)의 출력 신호(SCA)의 위상을 비교하는 것이다. 위상 비교 회로(130)는, 플립플롭(F/F)(131∼133, 136∼138)과, 논리곱회로(134, 139)를 갖고 있다. 플립플롭(131)의 데이터 입력단자는 앰프(42B)의 출력단자와 접속되고, 클록 단자는 앰프(42A)의 출력단자와 접속되고, 출력단자는 논리곱회로(134)의 제1의 입력단자 및 플립플롭(132)의 데이터 입력단자에 접속되어 있다. 플립플롭(132)의 데이터 입력단자는 플립플롭(131)의 출력단자 및 논리곱회로(134)의 제1의 입력단자에 접속되고, 클록 입력단자는 앰프(42A)의 출력단자와 접속되고, 출력단자는 논리곱회로(134)의 제2의 입력단자 및 플립플롭(133)의 데이터 입력단자에 접속되어 있다. 플립플롭(133)의 데이터 입력단자는 플립플롭(132)의 출력단자 및 논리곱회로(134)의 제2의 입력단자에 접속되고, 클록 입력단자는 앰프(42A)의 출력단자와 접속되고, 출력단자는 논리곱회로(134)의 제3의 입력단자에 접속되어 있다. 논리곱회로(134)는, 플립플롭(131∼133)의 출력 신호의 논리곱을 구하여 출력하는 것이다. 플립플롭(136)의 데이터 입력단자는 앰프(42C)의 출력단자와 접속되고, 클록 단자는 앰프(42A)의 출력단자와 접속되고, 출력단자는 논리곱회로(139)의 제1의 입력단자 및 플립플롭(137)의 데이터 입력단자에 접속되어 있다. 플립플롭(137)의 데이터 입력단자는 플립플롭(136)의 출력단자 및 논리곱회로(139)의 제1의 입력단자에 접속되고, 클록 입력단자는 앰프(42A)의 출력단자와 접속되고, 출력단자는 논리곱회로(139)의 제2의 입력단자 및 플립플롭(138)의 데이터 입력단자에 접속되어 있다. 플립플롭(138)의 데이터 입력단자는 플립플롭(137)의 출력단자 및 논리곱회로(139)의 제2의 입력단자에 접속되고, 클록 입력단자는 앰프(42A)의 출력단자와 접속되고, 출력단자는 논리곱회로(139)의 제3의 입력단자에 접속되어 있다. 논리곱회로(139)는, 플립플롭(136∼138)의 출력 신호의 논리곱을 구하여 출력하는 것이다. 그리고, 위상 비교 회로(130)는, 논리곱회로(134, 139)의 출력 신호를, 위상 정보(IP1)로서 출력하도록 되어 있다.

위상 정보 송신부(97)는, 수신부(91, 92, 93)로부터 공급된 위상 정보(IP1, IP2, IP3)를, 위상 정보(IP)로서 송신 장치(80)에 대해 송신하는 것이다. 위상 정보 송신부(97)는, 예를 들면, 위상 정보(IP1, IP2, IP3)의 어느 하나를 선택하여 출력하는 셀렉터를 포함하여 구성할 수 있다. 위상 정보(IP)는, 이와 같이 전용의 신호선을 준비하고, 그 신호선을 통하여 송신할 수 있다. 또한, 이것으로 한정되는 것이 아니고, 예를 들면 셀렉터를 마련하지 않고, 패럴렐 신호에 의해 송신하도록 하여도 좋다. 또한, 예를 들면, 데이터 레인(DL1∼DL3) 중, 사용하지 않는 데이터 레인을 통하여 송신하도록 하여도 좋다.

도 25는, 통신 시스템(3)의 한 동작례를 도시하는 것이다.

우선, 송신 장치(80)의 제어부(87)는, 동작 모드를 캘리브레이션 모드로 설정한다(스텝 S21).

다음에, 송신부(11A, 12A, 13A)의 각각은, 심볼 "+x", "-x"를 교대로 송신한다(스텝 S22). 구체적으로는, 예를 들면, 패킷(PCT1)의 포스트 코드(P51)를 이용하는 것이 가능하다. 즉, 이 포스트 코드(P51)는, 푸터부(P4)의 최후의 데이터에 응하여, 심볼 "+x", "-x"를 교대로 배치한 패턴이나, 심볼 "+y", "-y"를 교대로 배치한 패턴이나, 심볼 "+z", "-z"를 교대로 배치한 패턴을 갖는다. 송신부(11A, 12A, 13A)의 각각은, 예를 들면 이와 같은 포스트 코드(P51)를 이용하여, 심볼 "+x", "-x"를 교대로 송신할 수 있다.

다음에, 제어부(87)는, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B)의 지연량을 순차적으로 설정하여 위상 정보(IP)를 취득한다(스텝 S23).

도 26∼28은, 위상 비교 회로(130)의 위상 비교 동작을 도시하는 것이다. 도 26은, 신호(SIGA)의 위상이, 신호(SIGB)의 위상과 거의 일치하고 있는 경우를 나타내고, 도 27은, 신호(SIGA)의 위상이, 신호(SIGB)의 위상에 비하여 진전되어 있는 경우를 나타내고, 도 28은, 신호(SIGA)의 위상이, 신호(SIGB)의 위상에 비하여 지연되어 있는 경우를 나타낸다. 도 26∼28에서, (A)는 신호(SIGA)의 파형을 나타내고, (B)는 신호(SIGB)의 파형을 나타내고, (C)는 신호(SIGC)의 파형을 나타내고, (D)는 신호(SIGA)와 신호(SIGB)의 차분(SIGA-SIGB)을 나타내고, (E)는 신호(SIGB)와 신호(SIGC)의 차분(SIGB-SIGC)을 나타내고, (F)는 신호(SIGC)와 신호(SIGA)의 차분(SIGC-SIGA)을 나타내고, (G)는 신호(SAB)의 파형을 나타내고, (H)는 신호(SBC)의 파형을 나타내고, (I)는 신호(SCA)의 파형을 나타낸다. 도 26∼28에 도시한 바와 같이, 심볼 "+x", "-x"를 교대로 송신하면, 신호(SIGA)는, 고레벨 전압(VH)과 저레벨 전압(VL)과의 사이에서 교번(交番)하는 신호가 되고, 신호(SIGB)는, 이 신호(SIGA)를 반전한 신호가 되고, 신호(SIGC)는, 중레벨 전압(VM)을 유지한 직류 신호가 된다.

도 27에 도시한 바와 같이, 신호(SIGA)의 위상이, 신호(SIGB)의 위상에 비하여 진전되어 있는 경우에는, 신호(SAB)의 상승 타이밍에서, 신호(SBC)는 고레벨("1")이 되고(도 27(H)), 신호(SCA)는 저레벨("0")이 된다(도 27(I)). 따라서, 위상 비교 회로(130)의 플립플롭(131)은, 고레벨의 신호를 출력하고, 플립플롭(136)은, 저레벨의 신호를 출력한다. 그 결과, 논리곱회로(134)는 고레벨의 신호를 출력하고, 논리곱회로(139)는 저레벨의 신호를 출력한다.

또한, 도 28에 도시한 바와 같이, 신호(SIGA)의 위상이, 신호(SIGB)의 위상에 비하여 지연되어 있는 경우에는, 신호(SAB)의 상승 타이밍에서, 신호(SBC)는 저레벨("0")이 되고(도 28(H)), 신호(SCA)는 고레벨("1")이 된다(도 28(I)). 따라서, 위상 비교 회로(130)의 플립플롭(131)은, 저레벨의 신호를 출력하고, 플립플롭(136)은, 고레벨의 신호를 출력한다. 그 결과, 논리곱회로(134)는 저레벨의 신호를 출력하고, 논리곱회로(139)는 고레벨의 신호를 출력한다.

위상 정보 송신부(97)는, 위상 비교 회로(130)의 출력 신호에 의거하여 위상 정보(IP)를 생성하고, 송신 장치(80)의 제어부(87)에 공급한다. 그리고, 제어부(87)는, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B)의 지연량을 순차적으로 설정함에 의해, 신호(SIGA)의 위상 및 신호(SIGB)의 위상을 조정한다.

다음에, 제어부(87)는, 지연부(33A, 33B)의 지연량을 결정한다(스텝 S24). 구체적으로는, 제어부(87)는, 신호(SIGA)의 위상과 신호(SIGB)의 위상을 거의 일치시킬 수 있는 지연부(33A, 33B)의 지연량을 선택한다. 이와 같이, 통신 시스템(3)에서는, 포스트 코드(P51)가, 2개의 심볼(이 예에서는 심볼 "+x", "-x")을 교대로 배치한 기지의 패턴인 것을 이용하여, 위상 비교를 행한다. 그리고, 그 위상 비교 결과에 의거하여 지연부(33A, 33B)의 지연량을 순차적으로 설정함에 의해, 신호(SIGA)의 위상과 신호(SIGB)의 위상을 거의 일치시킬 수 있다.

다음에, 송신부(11A, 12A, 13A)의 각각은, 심볼 "+z", "-z"를 교대로 송신한다(스텝 S25). 구체적으로는, 송신부(11A, 12A, 13A)의 각각은, 스텝 S22와 마찬가지로, 예를 들면 포스트 코드(P51)를 이용하여, 심볼 "+z", "-z"를 교대로 송신한다.

다음에, 제어부(87)는, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33C)의 지연량을 순차적으로 설정하여 위상 정보(IP)를 취득한다(스텝 S26).

도 29∼31은, 위상 비교 회로(130)의 위상 비교 동작을 도시하는 것이다. 도 29는, 신호(SIGA)의 위상이, 신호(SIGC)의 위상과 거의 일치하고 있는 경우를 나타내고, 도 30은, 신호(SIGA)의 위상이, 신호(SIGC)의 위상에 비하여 진전되어 있는 경우를 나타내고, 도 31은, 신호(SIGA)의 위상이, 신호(SIGC)의 위상에 비하여 지연되어 있는 경우를 나타낸다. 도 29∼31에 도시한 바와 같이, 심볼 "+z", "-z"를 교대로 송신하면, 신호(SIGA)는, 고레벨 전압(VH)과 저레벨 전압(VL)과의 사이에서 교번하는 신호가 되고, 신호(SIGB)는, 중레벨 전압(VM)을 유지한 직류 신호가 되고, 신호(SIGC)는, 신호(SIGA)를 반전한 신호가 된다.

도 30에 도시한 바와 같이, 신호(SIGA)의 위상이, 신호(SIGC)의 위상에 비하여 진전되어 있는 경우에는, 신호(SAB)의 상승 타이밍에서, 신호(SBC)는 저레벨("0")이 되고(도 30(H)), 신호(SCA)는 고레벨("1")이 된다(도 30(I)). 따라서, 위상 비교 회로(130)의 플립플롭(131)은, 저레벨의 신호를 출력하고, 플립플롭(136)은, 고레벨의 신호를 출력한다. 그 결과, 논리곱회로(134)는 저레벨의 신호를 출력하고, 논리곱회로(139)는 고레벨의 신호를 출력한다.

또한, 도 31에 도시한 바와 같이, 신호(SIGA)의 위상이, 신호(SIGC)의 위상에 비하여 지연되어 있는 경우에는, 신호(SAB)의 상승 타이밍에서, 신호(SBC)는 고레벨("1")이 되고(도 31(H)), 신호(SCA)는 저레벨("0")이 된다(도 31(I)). 따라서, 위상 비교 회로(130)의 플립플롭(131)은, 고레벨의 신호를 출력하고, 플립플롭(136)은, 저레벨의 신호를 출력한다. 그 결과, 논리곱회로(134)는 고레벨의 신호를 출력하고, 논리곱회로(139)는 저레벨의 신호를 출력한다.

위상 정보 송신부(97)는, 위상 비교 회로(130)의 출력 신호에 의거하여 위상 정보(IP)를 생성하고, 송신 장치(80)의 제어부(87)에 공급한다. 그리고, 제어부(87)는, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33C)의 지연량을 순차적으로 설정함에 의해, 신호(SIGA)의 위상 및 신호(SIGC)의 위상을 조정한다.

다음에, 제어부(87)는, 지연부(33A, 33C)의 지연량을 결정한다(스텝 S27). 구체적으로는, 제어부(87)는, 신호(SIGA)의 위상과 신호(SIGB)의 위상을 거의 일치시킬 수 있는 지연부(33A, 33C)의 지연량을 결정한다.

다음에, 제어부(87)는, 캘리브레이션 모드를 종료한다(스텝 S28).

이상으로 이 플로를 종료한다. 이 후, 송신부(11A, 12A, 13A)의 각각에서의 지연부(33A, 33B, 33C)는, 스텝 S24, S27에서 결정한 지연량으로 신호를 지연한다. 이와 같이 하여, 송신부(11A, 11B, 11C)에서의 스큐 조정이 행하여진다. 이에 의해, 통신 시스템(3)에서는, 통신 성능을 높일 수 있다.

통신 시스템(3)에서는, 신호(SIGA, SIGB, SIGC) 사이의 위상 비교에 의해 스큐 검출을 행하도록 하였기 때문에, 제1의 실시의 형태 등의 경우와 같이 패턴 비교에 의해 스큐 검출을 행하는 경우와 비교하고, 보다 직접적으로 스큐를 파악할 수 있다.

이상과 같이 본 실시의 형태에서는, 신호(SIGA, SIGB, SIGC) 사이의 위상 비교에 의해 스큐 검출을 행하도록 하였기 때문에, 직접적으로 스큐를 파악할 수 있다. 그 밖의 효과는, 상기 제1의 실시의 형태의 경우와 마찬가지이다.

<4. 적용례>

다음에, 상기 실시의 형태 및 변형례에서 설명한 통신 시스템의 적용례에 관해 설명한다.

도 32는, 상기 실시의 형태 등의 통신 시스템이 적용되는 스마트 폰(700)(다기능 휴대 전화)의 외관을 도시하는 것이다. 이 스마트 폰(700)에는, 다양한 디바이스가 탑재되어 있고, 그들의 디바이스 사이에서 데이터의 교환을 행하기 위해, 상기 실시의 형태 등의 통신 시스템이 적용되고 있다.

도 33은, 스마트 폰(700)에 사용되는 어플리케이션 프로세서(710)의 한 구성례를 도시하는 것이다. 어플리케이션 프로세서(710)는, CPU(Central Processing Unit)(711)와, 메모리 제어부(712)와, 전원 제어부(713)와, 외부 인터페이스(714)와, GPU(Graphics Processing Unit)(715)와, 미디어 처리부(716)와, 디스플레이 제어부(717)와, MIPI(Mobile Industry Processor Interface) 인터페이스(718)를 갖고 있다. CPU(711), 메모리 제어부(712), 전원 제어부(713), 외부 인터페이스(714), GPU(715), 미디어 처리부(716), 디스플레이 제어부(717)는, 이 예에서는, 시스템 버스(719)에 접속되고, 이 시스템 버스(719)를 통하여, 서로 데이터의 교환을 할 수 있도록 되어 있다.

CPU(711)는, 프로그램에 따라, 스마트 폰(700)에서 취급되는 다양한 정보를 처리하는 것이다. 메모리 제어부(712)는, CPU(711)가 정보 처리를 행할 때에 사용하는 메모리(901)를 제어하는 것이다. 전원 제어부(713)는, 스마트 폰(700)의 전원을 제어하는 것이다.

외부 인터페이스(714)는, 외부 디바이스와 통신하기 위한 인터페이스이고, 이 예에서는, 무선 통신부(902) 및 이미지 센서(810)와 접속되어 있다. 이 외부 인터페이스(714)에는, 예를 들면, 상기 실시의 형태 등의 수신 장치가 적용된다. 무선 통신부(902)는, 휴대 전화의 기지국과 무선 통신을 하는 것이고, 예를 들면, 베이스밴드부나, RF(Radio Frequency) 프런트 엔드부 등을 포함하여 구성된다. 이미지 센서(810)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서를 포함하여 구성된다.

GPU(715)는, 화상 처리를 행하는 것이다. 미디어 처리부(716)는, 음성이나, 문자나, 도형 등의 정보를 처리하는 것이다. 디스플레이 제어부(717)는, MIPI 인터페이스(718)를 통하여, 디스플레이(904)를 제어하는 것이다. MIPI 인터페이스(718)는 화상 신호를 디스플레이(904)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(718)에는, 예를 들면, 상기 실시의 형태 등의 송신 장치가 적용된다.

도 34는, 이미지 센서(810)의 한 구성례를 도시하는 것이다. 이미지 센서(810)는, 센서부(811)와, ISP(Image Signal Processor)(812)와, JPEG(Joint Photographic Experts Group) 인코더(813)와, CPU(814)와, RAM(Random Access Memory)(815)과, ROM(Read Only Memory)(816)과, 전원 제어부(817)와, I²C(Inter-Integrated Circuit) 인터페이스(818)와, MIPI 인터페이스(819)를 갖고 있다. 이들의 각 블록은, 이 예에서는, 시스템 버스(820)에 접속되고, 이 시스템 버스(820)를 통하여, 서로 데이터의 교환을 할 수 있게 되어 있다.

센서부(811)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서에 의해 구성되는 것이다. ISP(812)는, 센서부(811)가 취득한 화상에 대해 소정의 처리를 행하는 것이다. JPEG 인코더(813)는, ISP(812)가 처리한 화상을 인코드하여 JPEG 형식의 화상을 생성하는 것이다. CPU(814)는, 프로그램에 따라 이미지 센서(810)의 각 블록을 제어하는 것이다. RAM(815)은, CPU(814)가 정보 처리를 행할 때에 사용하는 메모리이다. ROM(816)은, CPU(814)에서 실행되는 프로그램을 기억하는 것이다. 전원 제어부(817)는, 이미지 센서(810)의 전원을 제어하는 것이다. I²C 인터페이스(818)는, 어플리케이션 프로세서(710)로부터 제어 신호를 수취하는 것이다. 또한, 도시하지 않지만, 이미지 센서(810)는, 어플리케이션 프로세서(710)로부터, 제어 신호에 더하여 클록 신호도 수취하도록 되어 있다. 구체적으로는, 이미지 센서(810)는, 다양한 주파수의 클록 신호에 의거하여 동작할 수 있도록 구성되어 있다. MIPI 인터페이스(819)는, 화상 신호를 어플리케이션 프로세서(710)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(819)에는, 예를 들면, 상기 실시의 형태 등의 송신 장치가 적용된다.

이상, 실시의 형태 및 변형례, 및 전자 기기에의 적용례를 들어 본 기술을 설명하였지만, 본 기술은 이들의 실시의 형태 등으로는 한정되지 않고, 여러가지의 변형이 가능하다.

예를 들면, 상기한 각 실시의 형태에서는, 송신 장치(10) 등은, 3개의 데이터 레인(DL1∼DL3)을 이용하여 수신 장치(20) 등에 대해 데이터를 송신하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면 2개 이하의 데이터 레인을 이용하여도 좋고, 4개 이상의 데이터 레인을 이용하여도 좋다.

또한, 예를 들면, 상기한 각 실시의 형태에서는, 데이터 레인(DL1∼DL3)의 각각에서, 3개의 신호(SIGA, SIGB, SIGC)를 송신하는 것으로 하였지만, 이것으로 한정되는 것이 아니고, 4개 이상의 신호를 송신하여도 좋다.

또한, 예를 들면, 상기한 각 실시의 형태에서는, 제어부(48E)는, 지연부(50A, 50B, 50C)의 지연량을 제어하였지만, 이것으로 한정되는 것이 아니고, 예를 들면, 도 35에 도시하는 수신부(21E)와 같이, 클록(RxCK)의 위상도 제어하도록 하여도 좋다. 이 수신부(21E)는, 제어부(48E)와, 클록 생성부(43E)를 갖고 있다. 제어부(48E)는, 지연 제어 신호(CTLA, CTLB, CTLC)를 이용하여 지연부(50A, 50B, 50C)의 지연량을 제어함과 함께, 위상 제어 신호(CTLCK)를 이용하여 클록(RxCK)의 위상을 제어하는 것이다. 클록 생성부(43E)는, 위상 제어 신호(CTLCK)에 의거하여, 클록(RxCK)의 위상을 전환하는 기능을 갖고 있다. 이에 의해, 수신부(21E)에서는, 예를 들면 캘리브레이션 모드에서, 지연부(50A, 50B, 50C)의 지연량을 순차적으로 설정함과 함께, 클록(RxCK)의 위상을 순차적으로 설정하여, 최적인 설정을 결정한다. 이와 같이 구성하여도, 상기 각 실시의 형태의 경우와 같은 효과를 얻을 수 있다.

또한, 예를 들면, 상기한 각 실시의 형태에서는, 앰프(42A)의 후단에 지연부(50A)를 배치하고, 앰프(42B)의 후단에 지연부(50B)를 배치하고, 앰프(42C)의 후단에 지연부(50C)를 배치하였지만, 이것으로 한정되는 것이 아니다. 이에 대신하여, 예를 들면, 도 36에 도시하는 수신부(21F)와 같이, 앰프(42A)의 전단에 지연부(150A)를 배치하고, 앰프(42B)의 전단에 지연부(150B)를 배치하고, 앰프(42C)의 전단에 지연부(150C)를 배치하여도 좋다. 지연부(150A)는, 로우패스 필터(151∼153), 셀렉터(154)를 갖고 있다. 지연부(150B, 150C)에 관해서도 마찬가지이다. 로우패스 필터(151∼153)는, 예를 들면 저항 소자와 용량 소자를 포함하여 구성된 것이다. 셀렉터(154)는, 예를 들면, 아날로그 스위치를 포함하여 구성된 것이다. 이 구성에 의해, 지연부(150A, 150B, 150C)는, 로우패스 필터의 단수를 전환함에 의해, 지연량을 조정한다. 이와 같이 구성하여도, 상기 각 실시의 형태의 경우와 같은 효과를 얻을 수 있다.

또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니라, 또 다른 효과가 있어도 좋다.

또한, 본 기술은 이하와 같은 구성으로 할 수 있다.

(1) 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 수신하도록 구성된 제1의 수신 회로를 구비하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제1의 수신 회로는 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 포함하는 수신 장치.

(2) 상기 지연 조정 회로는, 상기 제1의 데이터에 포함된 동기 코드를 이용하여 상기 3개의 신호 중 적어도 하나의 상대 지연량 검출하도록 구성된 패턴 검출부를 포함하는 상기 (1)에 기재된 수신 장치.

(3) 상기 제1의 수신 회로는, 제1의 지연 회로, 제2의 지연 회로, 및 제3의 지연 회로를 포함하는 상기 (1) 또는 (2)에 기재된 수신 장치.

(4) 상기 제1의 수신 회로는, 제1의 앰프, 제2의 앰프, 및 제3의 앰프를 더 포함하고, 상기 제1의 앰프는, 상기 3개의 신호 중 제1의 신호 및 제2의 신호를 수신하고, 제1의 증폭 신호를 상기 제1의 지연 회로에 출력하도록 구성되고, 상기 제2의 앰프는, 상기 3개의 신호 중 상기 제2의 신호 및 제3의 신호를 수신하고, 제2의 증폭 신호를 상기 제2의 지연 회로에 출력하도록 구성되고, 상기 제3의 앰프는, 상기 3개의 신호 중 상기 제1의 신호 및 상기 제3의 신호를 수신하고, 제3의 증폭 신호를 상기 제3의 지연 회로에 출력하도록 구성되는 상기 (3)에 기재된 수신 장치.

(5) 상기 지연 조정 회로는, 제1의 지연 제어 신호를 이용하여 상기 제1의 지연 회로의 지연량을 조정하고, 제2의 지연 제어 신호를 이용하여 상기 제2의 지연 회로의 지연량을 조정하고, 제3의 지연 제어 신호를 이용하여 상기 제3의 지연 회로의 지연량을 조정하도록 구성된 제어부를 포함하는 상기 (3) 또는 (4)에 기재된 수신 장치.

(6) 상기 제1의 데이터 레인을 통해 상기 제1의 데이터를 수신하고, 상기 제1의 지연량 정보를 생성하고, 상기 제1의 지연량 정보를 상기 지연 조정 회로에 출력하도록 구성된 용장(冗長)의 수신부를 더 구비하는 상기 (1) 내지 (5)의 어느 하나에 기재된 수신 장치.

(7) 상기 제1의 수신 회로는, 캘리브레인션 모드에서, 송신 장치로부터 지연량 데이터를 포함하는 상기 제1의 데이터를 수신하고, 상기 제1의 데이터로부터 상기 지연량 데이터를 취득하도록 패턴 검출을 행하고, 상기 3개의 신호 중 적어도 하나의 상대 지연량을 결정하도록 구성되는 상기 (1) 내지 (6)의 어느 하나에 기재된 수신 장치.

(8) 상기 제1의 수신 회로는, 캘리브레인션 모드에서, 상기 3개의 신호 중 적어도 하나의 상기 상대 지연량을 상기 송신 장치에 송신하도록 더 구성되는 상기 (7)에 기재된 수신 장치.

(9) 제2의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제2의 심볼을 포함하는 제2의 데이터를 수신하도록 구성된 제2의 수신 회로와, 제3의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제3의 심볼을 포함하는 제3의 데이터를 수신하도록 구성된 제3의 수신 회로를 더 구비하고, 상기 제2의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제3의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하는 상기 (1) 내지 (8)의 어느 하나에 기재된 수신 장치.

(10) 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 송신하도록 구성된 제1의 송신 회로를 구비하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제1의 송신 회로는 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 포함하는 송신 장치.

(11) 상기 제1의 송신 회로는, 제1의 지연 회로, 제2의 지연 회로, 및 제3의 지연 회로를 포함하는 상기 (10)에 기재된 송신 장치.

(12) 상기 제1의 송신 회로는, 상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로 중 적어도 하나의 지연량을 제어하도록 구성된 제어부를 더 포함하는 상기 (11)에 기재된 송신 장치.

(13) 상기 제어부는, 상기 지연 조정 회로로부터 제어 신호를 수신하도록 구성되는 상기 (12)에 기재된 송신 장치.

(14) 상기 제1의 송신 회로는, 캘리브레인션 모드에서,

상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로의 각각의 지연량을 최소치로 설정하고,

지연량 데이터를 포함하는 상기 제1의 데이터를 수신 장치에 송신하고, 상기 수신 장치로부터 상기 지연량 데이터를 수신하고, 상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로의 상기 각각의 지연량을 상기 지연량에 근거한 보정치로 설정하도록 구성되는 상기 (11) 내지 (13)의 어느 하나에 기재된 송신 장치.

(15) 상기 지연 조정 회로는, 상기 송신 장치의 외부의 원점으로부터 수신된 지연량 정보 신호에 응답하여 상기 지연량을 조정하도록 구성되는 상기 (10) 내지 (14)의 어느 하나에 기재된 송신 장치.

(16) 제2의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제2의 심볼을 포함하는 제2의 데이터를 송신하도록 구성된 제2의 송신 회로와, 제3의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제3의 심볼을 포함하는 제3의 데이터를 송신하도록 구성된 제3의 송신 회로를 더 구비하고, 상기 제2의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고, 상기 제3의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하는 상기 (10) 내지 (15)의 어느 하나에 기재된 송신 장치.

(17) CMOS 이미지 센서와, 상기 (10) 내지 (16)의 어느 하나에 기재된 송신 장치를 구비하는 촬상 시스템.

(18) 무선 통신 회로와, 상기 (10) 내지 (17)의 어느 하나에 기재된 송신 장치를 구비하는 이동 통신 장치.

(19) 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 송신하도록 구성된 제1의 송신 회로를 포함하는 송신 장치와, 상기 제1의 데이터 레인을 통해 상기 제1의 데이터를 수신하도록 구성된 제1의 수신 회로를 포함하는 수신 장치와, 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 구비하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하는 통신 시스템.

(20) 상기 지연 조정 회로는 상기 수신 장치에 위치하는 상기 (19)에 기재된 통신 시스템.

(21) 상기 지연 조정 회로는 상기 송신 장치에 위치하는 상기 (19) 또는 (20)에 기재된 통신 시스템.

(22) 상기 지연 조정 회로는, 상기 수신 장치에 위치하는 제1의 지연 조정부, 및 상기 송신 장치에 위치하는 제2의 지연 조정부를 포함하는 상기 (19) 내지 (21)의 어느 하나에 기재된 통신 시스템.

(23) 상기 제1의 송신 회로는, 제1의 지연 회로, 제2의 지연 회로, 및 제3의 지연회로를 포함하는 상기 (19) 내지 (22)의 어느 하나에 기재된 통신 시스템.

(24) 캘리브레인션 모드에서, 상기 송신 장치는, 상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로의 각각의 지연량을 최소치로 설정하고, 지연량 데이터를 포함하는 상기 제1의 데이터를 상기 수신 장치에 송신하고, 상기 수신 장치로부터 상대 지연량을 수신하고, 상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로의 상기 각각의 지연량을 상기 지연량에 근거한 보정치로 설정하도록 구성되고, 상기 수신 장치는, 상기 송신 장치로부터 상기 제1의 데이터를 수신하고, 상기 제1의 데이터로부터 상기 지연량 데이터를 취득하도록 패턴 검출을 행하고, 상기 3개의 신호 중 적어도 하나의 상대 지연량을 결정하고, 상기 3개의 신호 중 적어도 하나의 상기 상대 지연량을 상기 송신 장치로 송신하는 상기 (23)에 기재된 통신 시스템.

(25) 제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 통신하고, 상기 3개의 신호 중 적어도 하나의 지연량을 조정하고, 상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하는 데이터 통신 방법.

또한, 본 기술은 이하와 같은 구성으로도 할 수 있다.

(1)

송신 장치로부터 송신되는 제1의 송신 신호, 제2의 송신 신호, 및 제3의 송신 신호 중, 상기 제1의 송신 신호 및 상기 제2의 송신 신호의 차분에 의거하여 제1의 신호를 생성하고, 상기 제2의 송신 신호 및 상기 제3의 송신 신호의 차분에 의거하여 제2의 신호를 생성하고, 상기 제3의 송신 신호 및 상기 제1의 송신 신호의 차분에 의거하여 제3의 신호를 생성하는 제1의 앰프부와,

지연량을 변경 가능하게 구성되고, 상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호를 각각 지연하는 제1의 지연부와,

상기 제1의 지연부에 의해 지연된 상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호에 의거하여, 상기 제1의 지연부에서의 상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호의 각 지연량을 설정하는 제어부를 구비한 수신 장치.

(2)

상기 송신 장치는, 상기 제1의 송신 신호, 상기 제2의 송신 신호, 및 상기 제3의 송신 신호를 이용하여 일련의 패킷을 송신하고,

각 패킷은, 제1의 부분, 페이로드 부분, 및 제2의 부분을 이 순서로 가지며,

상기 제어부는, 상기 제1의 지연부의 각 지연량을 순차적으로 변경하여, 상기 제1의 부분에 포함되는 소정의 패턴을 취득할 수 있는 지연량의 1 또는 복수의 조합을 구하고, 그 조합에 의거하여 각 지연량을 설정하는 상기 (1)에 기재된 수신 장치.

(3)

상기 소정의 패턴은, 동기 코드를 나타내는 패턴인 상기 (2)에 기재된 수신 장치.

(4)

상기 제어부는, 상기 소정의 패턴을 취득할 수 있고, 또한, 상기 제1의 부분에 에러가 없는 지연량의 1 또는 복수의 조합을 구하는 상기 (2) 또는 (3)에 기재된 수신 장치.

(5)

상기 제1의 송신 신호 및 상기 제2의 송신 신호의 차분에 의거하여 제4의 신호를 생성하고, 상기 제2의 송신 신호 및 상기 제3의 송신 신호의 차분에 의거하여 제5의 신호를 생성하고, 상기 제3의 송신 신호 및 상기 제1의 송신 신호의 차분에 의거하여 제6의 신호를 생성하는 제2의 앰프부와,

지연량을 변경 가능하게 구성되고, 상기 제4의 신호, 상기 제5의 신호, 및 상기 제6의 신호를 각각 지연하는 제2의 지연부를 또한 구비하고,

상기 제어부는, 상기 제2의 지연부에 의해 지연된 상기 제4의 신호, 상기 제5의 신호, 및 상기 제6의 신호에도 의거하여, 상기 제1의 지연부에서의 각 지연량을 조정하는 상기 (1)부터 (4)의 어느 하나에 기재된 수신 장치.

(6)

상기 송신 장치는, 상기 제1의 송신 신호, 상기 제2의 송신 신호, 및 상기 제3의 송신 신호 사이의 스큐를 조정 가능하게 구성되고,

상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호에 의거하여, 상기 제1의 송신 신호, 상기 제2의 송신 신호, 및 상기 제3의 송신 신호 사이의 스큐를 나타내는 스큐 정보를 생성하고, 상기 송신 장치에 공급하는 스큐 정보 생성부를 또한 구비한 상기 (1)부터 (5)의 어느 하나에 기재된 수신 장치.

(7)

상기 제1의 지연부에 의해 지연된 상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호에 의거하여 클록 신호를 생성하고, 그 클록 신호의 위상을 조정하여 출력하는 클록 생성부를 또한 구비하고,

상기 제어부는, 상기 제1의 지연부에 의해 지연된 상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호에 의거하여, 상기 클록 생성부에서의 상기 클록 신호의 위상의 조정량을 설정하는 상기 (1)부터 의 어느 하나(6)에 기재된 수신 장치.

(8)

상기 제1의 송신 신호, 상기 제2의 송신 신호, 및 상기 제3의 송신 신호는, 서로 다른 전압 레벨을 갖는 상기 (1)부터 (7)의 어느 하나에 기재된 수신 장치.

(9)

서로 다른 전압 레벨을 갖는 3 이상의 송신 신호 사이의 스큐를 조정 가능하게 구성된 송신 장치로부터 송신된 상기 3 이상의 송신 신호를 수신하는 수신부와,

상기 수신부의 수신 결과에 의거하여, 상기 3 이상의 송신 신호 사이의 스큐를 나타내는 스큐 정보를 생성하고, 상기 송신 장치에 공급하는 스큐 정보 생성부를 구비한 수신 장치.

(10)

상기 송신 장치는, 상기 3 이상의 송신 신호를 이용하여 일련의 패킷을 송신하고,

상기 스큐 정보 생성부는, 상기 수신부가 상기 제1의 부분에 포함되는 소정의 패턴을 취득할 수 있는 때에, 그 패킷의 페이로드 부분에 의거하여, 상기 스큐 정보를 생성하는 상기 (9)에 기재된 수신 장치.

(11)

상기 일련의 패킷 중의, 상기 제1의 부분에 상기 소정의 패턴을 포함하는 패킷은, 상기 송신 장치에서의 스큐의 설정을 나타내는 설정 정보를 페이로드 부분에 포함하는 상기 (10)에 기재된 수신 장치.

(12)

상기 스큐 정보 생성부는, 상기 수신부가 복수의 상기 패킷의 각각으로부터 상기 설정 정보를 취득하고, 그 복수의 상기 설정 정보를 상기 스큐 정보로서 상기 송신 장치에 공급하는 상기 (11)에 기재된 수신 장치.

(13)

상기 스큐 정보 생성부는, 상기 수신부가 복수의 상기 패킷의 각각으로부터 상기 설정 정보를 취득하고, 그 복수의 상기 설정 정보 중의 하나를 상기 스큐 정보로서 상기 송신 장치에 공급하는 상기 (11)에 기재된 수신 장치.

(14)

상기 3 이상의 송신 신호는, 제1의 송신 신호, 제2의 송신 신호, 및 제3의 송신 신호로 이루어지고,

상기 수신부는,

상기 제1의 송신 신호 및 상기 제2의 송신 신호의 차분에 의거하여 제1의 신호를 생성하고, 상기 제2의 송신 신호 및 상기 제3의 송신 신호의 차분에 의거하여 제2의 신호를 생성하고, 상기 제3의 송신 신호 및 상기 제1의 송신 신호의 차분에 의거하여 제3의 신호를 생성하는 제1의 앰프부와,

상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호의 천이 타이밍을 비교하는 비교부를 갖는 상기 (9)에 기재된 수신 장치.

(15)

상기 스큐 정보 생성부는, 상기 비교부가 상기 제2의 부분에 대응하는 상기 2개의 송신 신호 사이 천이 타이밍을 비교한 결과에 의거하여, 상기 스큐 정보를 생성하는 상기 (14)에 기재된 수신 장치.

(16)

상기 제2의 부분에서는, 상기 제1의 송신 신호, 상기 제2의 송신 신호, 및 상기 제3의 송신 신호 중의 2개의 송신 신호는, 2개의 전압 레벨 사이에서 교대로 천이하는 것인 상기 (15)에 기재된 수신 장치.

(17)

지연량을 변경 가능하게 구성되고, 송신 장치로부터 송신되는 서로 다른 전압 레벨을 갖는 3 이상의 송신 신호를 각각 지연하는 제1의 지연부와,

상기 제1의 지연부에 의해 지연된 상기 3 이상의 송신 신호에 의거하여, 상기 제1의 지연부에서의 상기 3 이상의 송신 신호의 각 지연량을 설정하는 제어부를 구비한 수신 장치.

(18)

서로 다른 전압 레벨을 갖는 3 이상의 송신 신호의 각각에 대응하는 지연부를 가지며, 복수의 상기 지연부에 의해 지연된 신호에 의거하여 상기 3 이상의 송신 신호를 생성하는 송신부와,

상기 3 이상의 송신 신호를 수신하는 수신 장치로부터 송신된, 상기 3 이상의 송신 신호 사이의 스큐를 나타내는 스큐 정보를 취득하는 스큐 정보 취득부를 구비하고,

상기 송신부는, 상기 스큐 정보에 의거하여 각 지연부에서의 지연량을 설정하는 송신 장치.

(19)

캘리브레이션 모드를 포함하는 복수의 동작 모드를 가지며,

상기 송신부는, 상기 캘리브레이션 모드에서, 각 지연부의 지연량을 순차적으로 변경하여 상기 3 이상의 송신 신호를 생성하는 상기 (18)에 기재된 송신 장치.

(20)

상기 송신부는, 상기 3 이상의 송신 신호를 이용하여 일련의 패킷을 송신하고,

상기 일련의 패킷 중의 어느 하나의 패킷은, 상기 제1의 부분에 소정의 패턴을 포함하고, 상기 페이로드 부분에 각 지연부의 지연량에 관한 정보를 포함하는 상기 (19)에 기재된 송신 장치.

(21)

송신 장치와

수신 장치를 구비하고,

상기 수신 장치는,

상기 송신 장치로부터 송신되는 제1의 송신 신호, 제2의 송신 신호, 및 제3의 송신 신호 중, 상기 제1의 송신 신호 및 상기 제2의 송신 신호의 차분에 의거하여 제1의 신호를 생성하고, 상기 제2의 송신 신호 및 상기 제3의 송신 신호의 차분에 의거하여 제2의 신호를 생성하고, 상기 제3의 송신 신호 및 상기 제1의 송신 신호의 차분에 의거하여 제3의 신호를 생성하는 제1의 앰프부와,

상기 제1의 지연부에 의해 지연된 상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호에 의거하여, 상기 제1의 지연부에서의 상기 제1의 신호, 상기 제2의 신호, 및 상기 제3의 신호의 각 지연량을 설정하는 제어부를 갖는 통신 시스템.

(22)

상기 송신 장치는, 화상 데이터를 취득하여 송신하는 이미지 센서이고,

상기 수신 장치는, 상기 화상 데이터를 수신하여, 그 화상 데이터에 의거하여 소정의 처리를 행하는 프로세서인 상기 (21)에 기재된 통신 시스템.

당업자에 의하여 첨부된 청구항 및 균등물의 범위 안에서 다양한 수정, 조합, 하위 조합 및 변경이 설계 요구 및 다른 요인에 따라 발생할 수 있음을 이해하여야 한다.

1∼3, 1A, 1C : 통신 시스템
7A∼7C, 8A∼8C, 9A∼9C : 전송로
10, 10A, 60, 80, 200 : 송신 장치
11∼13, 11A∼13A : 송신부
14, 64 : 송신 데이터 생성부
15 : 신호 생성부
16 : 플립플롭(F/F)
17A : 지연량 정보 수신부
20, 20A, 20C, 70, 90 : 수신 장치
21∼23, 21A∼23A, 21C∼23C, 21D∼23D, 21D∼23E, 21E∼23E, 71∼73, 91∼93 : 수신부
27A : 지연량 정보 송신부
28C : 수신부
30, 30A : 출력부
31 : 출력 제어부
32A, 32B, 32C : 드라이버
33A∼33C : 지연부
39 : 제어부
41A∼41C : 저항 소자
42A∼42C : 앰프
43, 43E : 클록 생성부
44, 45 : 플립플롭(F/F)
46 : 신호 생성부
47, 79 : 패턴 검출부
48, 48A, 48C, 48D, 48E, 58C : 제어부
50A∼50C, 150A∼150C : 지연부
51∼53 : 지연 버퍼
54 : 셀렉터
55A∼55C : 셀렉터
67 : 제어부
77 : 지연량 데이터 송신부
87 : 제어부
97 : 위상 정보 송신부
100 : 프린트 기판
101 : 패턴 배선
102 : 커넥터
110, 120 : 칩
130 : 위상 비교 회로
131∼133, 136∼138 : 플립플롭(F/F)
134, 139 : 논리곱회로
CH1∼CH5 : 채널
CS, NS : 심볼
CTLA∼CTLC : 지연 제어 신호
CTLCK : 위상 제어 신호
DD : 지연량 데이터
DET, SIGA∼SIGC, SIG1A∼SIG1C, SIG2A∼SIG2C, SIG3A∼SIG3C, RxF, RxR, RxP, S1, S2, TxF, TxR, TxP : 신호
DL1∼DL3 : 데이터 레인
ID, ID1∼ID3 : 지연량 데이터
IP, IP1∼IP3 : 위상 정보
IS, IS1∼IS3 : 지연량 정보
IT1∼IT3 : 제어 신호
P1 : SoT부
P2 : 헤더부
P3 : 페이로드
P4 : 푸터부
P5 : EoT부
P11 : 프리앰블
P12, P13 : 동기 코드
P21 : 에러 검출 코드
P31 : 지연량 데이터
P41 : 에러 검출 코드
P42 : 필러
P51 : 포스트 코드
PCT1, PCT2 : 패킷
RxCK, TxCK : 클록
SEL : 데이터 레인 선택 신호
TinA, TinB, TinC : 입력단자
ToutA, ToutB, ToutC : 출력단자
VH : 고레벨 전압
VM : 중레벨 전압
VL : 저레벨 전압

Claims

제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 수신하도록 구성된 제1의 수신 회로를 구비하고,
상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고,
상기 제1의 수신 회로는 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 포함하며,
상기 제1의 수신 회로는, 제1의 지연 회로, 제2의 지연 회로 및 제3의 지연 회로를 포함하며,
상기 제1의 수신 회로는, 제1의 앰프, 제2의 앰프, 및 제3의 앰프를 더 포함하고,
상기 제1의 앰프는, 상기 3개의 신호 중 제1의 신호 및 제2의 신호를 수신하고, 제1의 증폭 신호를 상기 제1의 지연 회로에 출력하도록 구성되고,
상기 제2의 앰프는, 상기 3개의 신호 중 상기 제2의 신호 및 제3의 신호를 수신하고, 제2의 증폭 신호를 상기 제2의 지연 회로에 출력하도록 구성되고,
상기 제3의 앰프는, 상기 3개의 신호 중 상기 제1의 신호 및 상기 제3의 신호를 수신하고, 제3의 증폭 신호를 상기 제3의 지연 회로에 출력하도록 구성되는 것을 특징으로 하는 수신 장치.
제1항에 있어서,
상기 지연 조정 회로는, 상기 제1의 데이터에 포함된 동기 코드를 이용하여 상기 3개의 신호 중 적어도 하나의 상대 지연량 검출하도록 구성된 패턴 검출부를 포함하는 것을 특징으로 하는 수신 장치.
삭제
삭제
제1항에 있어서,
상기 지연 조정 회로는, 제1의 지연 제어 신호를 이용하여 상기 제1의 지연 회로의 지연량을 조정하고, 제2의 지연 제어 신호를 이용하여 상기 제2의 지연 회로의 지연량을 조정하고, 제3의 지연 제어 신호를 이용하여 상기 제3의 지연 회로의 지연량을 조정하도록 구성된 제어부를 포함하는 것을 특징으로 하는 수신 장치.
제1항에 있어서,
상기 제1의 데이터 레인을 통해 상기 제1의 데이터를 수신하고, 상기 제1의 지연량 정보를 생성하고, 상기 제1의 지연량 정보를 상기 지연 조정 회로에 출력하도록 구성된 용장(冗長)의 수신부를 더 구비하는 것을 특징으로 하는 수신 장치.
제1항에 있어서,
상기 제1의 수신 회로는, 캘리브레인션 모드에서,
송신 장치로부터 지연량 데이터를 포함하는 상기 제1의 데이터를 수신하고,
상기 제1의 데이터로부터 상기 지연량 데이터를 취득하도록 패턴 검출을 행하고,
상기 3개의 신호 중 적어도 하나의 상대 지연량을 결정하도록 구성되는 것을 특징으로 하는 수신 장치.
제7항에 있어서,
상기 제1의 수신 회로는, 캘리브레인션 모드에서, 상기 3개의 신호 중 적어도 하나의 상기 상대 지연량을 상기 송신 장치에 송신하도록 더 구성되는 것을 특징으로 하는 수신 장치.
제1항에 있어서,
제2의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제2의 심볼을 포함하는 제2의 데이터를 수신하도록 구성된 제2의 수신 회로와,
제3의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제3의 심볼을 포함하는 제3의 데이터를 수신하도록 구성된 제3의 수신 회로를 더 구비하고,
상기 제2의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고,
상기 제3의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하는 것을 특징으로 하는 수신 장치.
제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 송신하도록 구성된 제1의 송신 회로를 구비하고,
상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고,
상기 제1의 송신 회로는 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 포함하고,
상기 제1의 송신 회로는, 제1의 지연 회로, 제2의 지연 회로 및 제3의 지연 회로를 더 포함하며,
상기 제1의 송신 회로는, 캘리브레인션 모드에서,
상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로의 각각의 지연량을 최소치로 설정하고,
지연량 데이터를 포함하는 상기 제1의 데이터를 수신 장치에 송신하고,
상기 수신 장치로부터 상기 지연량 데이터를 수신하고,
상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로의 상기 각각의 지연량을 상기 지연량에 근거한 보정치로 설정하도록 구성되는 것을 특징으로 하는 송신 장치.
삭제
제10항에 있어서,
상기 제1의 송신 회로는, 상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로 중 적어도 하나의 지연량을 제어하도록 구성된 제어부를 더 포함하는 것을 특징으로 하는 송신 장치.
제12항에 있어서,
상기 제어부는, 상기 지연 조정 회로로부터 제어 신호를 수신하도록 구성되는 것을 특징으로 하는 송신 장치.
삭제
제10항에 있어서,
상기 지연 조정 회로는, 상기 송신 장치의 외부의 원점으로부터 수신된 지연량 정보 신호에 응답하여 상기 지연량을 조정하도록 구성되는 것을 특징으로 하는 송신 장치.
제10항에 있어서,
제2의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제2의 심볼을 포함하는 제2의 데이터를 송신하도록 구성된 제2의 송신 회로와,
제3의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제3의 심볼을 포함하는 제3의 데이터를 송신하도록 구성된 제3의 송신 회로를 더 구비하고,
상기 제2의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고,
상기 제3의 데이터 레인은 3개의 신호에 각각 대응하는 3개의 신호선을 포함하는 것을 특징으로 하는 송신 장치.
CMOS 이미지 센서와,
제10항에 기재된 송신 장치를 구비하는 것을 특징으로 하는 촬상 시스템.
무선 통신 회로와,
제10항에 기재된 송신 장치를 구비하는 것을 특징으로 하는 이동 통신 장치.
제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 송신하도록 구성된 제1의 송신 회로를 포함하는 송신 장치와,
상기 제1의 데이터 레인을 통해 상기 제1의 데이터를 수신하도록 구성된 제1의 수신 회로를 포함하는 수신 장치와,
상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 구비하고,
상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하며,
상기 제1의 송신 회로는, 제1의 지연 회로, 제2의 지연 회로 및 제3의 지연회로를 포함하며,
캘리브레인션 모드에서,
상기 송신 장치는,
상기 제1의 지연 회로, 상기 제2의 지연 회로 및 상기 제3의 지연 회로의 각각의 지연량을 최소치로 설정하고,
지연량 데이터를 포함하는 상기 제1의 데이터를 상기 수신 장치에 송신하고,
상기 수신 장치로부터 상대 지연량을 수신하고,
상기 제1의 지연 회로, 상기 제2의 지연 회로, 및 상기 제3의 지연 회로의 상기 각각의 지연량을 상기 지연량에 근거한 보정치로 설정하도록 구성되고,
상기 수신 장치는,
상기 송신 장치로부터 상기 제1의 데이터를 수신하고,
상기 제1의 데이터로부터 상기 지연량 데이터를 취득하도록 패턴 검출을 행하고,
상기 3개의 신호 중 적어도 하나의 상대 지연량을 결정하고,
상기 3개의 신호 중 적어도 하나의 상기 상대 지연량을 상기 송신 장치로 송신하는 것을 특징으로 하는 통신 시스템.
제19항에 있어서,
상기 지연 조정 회로는 상기 수신 장치에 위치하는 것을 특징으로 하는 통신 시스템.
제19항에 있어서,
상기 지연 조정 회로는 상기 송신 장치에 위치하는 것을 특징으로 하는 통신 시스템.
제19항에 있어서,
상기 지연 조정 회로는, 상기 수신 장치에 위치하는 제1의 지연 조정부, 및 상기 송신 장치에 위치하는 제2의 지연 조정부를 포함하는 것을 특징으로 하는 통신 시스템.
삭제
삭제
제1의 데이터 레인을 통해 3개의 신호를 이용하여 송신된 제1의 심볼을 포함하는 제1의 데이터를 수신하도록 구성된 제1의 수신 회로를 구비하고,
상기 제1의 데이터 레인은 상기 3개의 신호에 각각 대응하는 3개의 신호선을 포함하고,
상기 제1의 수신 회로는 상기 3개의 신호 중 적어도 하나의 지연량을 조정하도록 구성된 지연 조정 회로를 포함하며,
상기 제1의 수신 회로는, 제1의 지연 회로, 제2의 지연 회로 및 제3의 지연 회로를 포함하며,
상기 제1의 수신 회로는, 제1의 앰프, 제2의 앰프 및 제3의 앰프를 더 포함하고,
상기 제1의 앰프는, 상기 3개의 신호 중 제1의 신호 및 제2의 신호를 수신하고, 제1의 증폭 신호를 상기 제1의 지연 회로에 출력하는 단계와,
상기 제2의 앰프는, 상기 3개의 신호 중 상기 제2의 신호 및 제3의 신호를 수신하고, 제2의 증폭 신호를 상기 제2의 지연 회로에 출력하는 단계와,
상기 제3의 앰프는, 상기 3개의 신호 중 상기 제1의 신호 및 상기 제3의 신호를 수신하고, 제3의 증폭 신호를 상기 제3의 지연 회로에 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 통신 방법.