KR20180117605A - 송신 장치, 송신 방법 및 통신 시스템 - Google Patents

송신 장치, 송신 방법 및 통신 시스템 Download PDF

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Abstract

본 개시의 송신 장치는, 각각이, 제1의 전압 상태, 제2의 전압 상태 및 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신하고, 각 전압 상태에서의 전압을 설정 가능하게 구성된 복수의 드라이버부와, 스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 복수의 드라이버부에 엠퍼시스를 행하게 하는 제어부를 구비한다.

Description

송신 장치, 송신 방법 및 통신 시스템
본 개시는, 신호를 송신하는 송신 장치, 그와 같은 송신 장치에서 이용되는 송신 방법 및, 그와 같은 송신 장치를 구비한 통신 시스템에 관한 것이다.
근래의 전자 기기의 고기능화 및 다기능화에 수반하여, 전자 기기에는, 반도체 칩 센서, 표시 디바이스 등의 다양한 디바이스가 탑재된다. 이들의 디바이스 사이에서는, 많은 데이터의 교환이 행하여지고, 그 데이터량은, 전자 기기의 고기능화 및 다기능화에 응하여 많아져 오고 있다. 그래서, 종종, 예를 들면 수Gbps로 데이터를 송수신 가능한 고속 인터페이스를 이용하여, 데이터의 교환이 행하여진다.
고속 인터페이스에서의 통신 성능의 향상을 도모하기 위해, 다양한 기술이 개시되어 있다. 예를 들면, 특허 문헌 1, 2에는, 3개의 전송로를 이용하여 3개의 차동 신호를 전송하는 통신 시스템이 개시되어 있다.
특허 문헌 1 : 일본 특개평06-261092호 공보 특허 문헌 2 : 미국 특허 제8064535호 명세서
이와 같이, 통신 시스템에서는, 통신 성능의 향상이 요망되고 있고, 한층 더 통신 성능의 향상이 기대되고 있다.
통신 성능을 높일 수 있는 송신 장치, 송신 방법 및 통신 시스템을 제공하는 것이 바람직하다.
본 개시의 한 실시의 형태에서의 송신 장치는, 복수의 드라이버부와, 제어부를 구비하고 있다. 복수의 드라이버부는, 각각이, 제1의 전압 상태, 제2의 전압 상태 및 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신하고, 각 전압 상태에서의 전압을 설정 가능하게 구성되는 것이다. 제어부는, 스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 복수의 드라이버부에 엠퍼시스를 행하게 하는 것이다.
본 개시의 한 실시의 형태에서의 송신 방법은, 복수의 드라이버부에, 제1의 전압 상태, 제2의 전압 상태 및 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신시키고, 스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 복수의 드라이버부에 엠퍼시스를 행하게 하는 것이다.
본 개시의 한 실시의 형태에서의 통신 시스템은, 송신 장치와, 수신 장치를 구비하고 있다. 송신 장치는, 복수의 드라이버부와, 제어부를 갖고 있다. 복수의 드라이버부는, 각각이, 제1의 전압 상태, 제2의 전압 상태 및 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신하고, 각 전압 상태에서의 전압을 설정 가능하게 구성되는 것이다. 제어부는, 스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 복수의 드라이버부에 엠퍼시스를 행하게 하는 것이다.
본 개시의 한 실시의 형태에서의 송신 장치, 송신 방법 및 통신 시스템에서는, 각 드라이버부에 의해, 제1의 전압 상태, 제2의 전압 상태 및 제3의 전압 상태를 이용하여 신호가 송신된다. 그때, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 복수의 드라이버부에 의해 엠퍼시스가 행하여진다. 이 엠퍼시스 전압은, 스큐 정보에 의거하여 설정된다.
본 개시의 한 실시의 형태에서의 송신 장치, 송신 방법 및 통신 시스템에 의하면, 스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정하도록 하였기 때문에, 통신 성능을 높일 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시중에 기재된 어느 효과가 있어도 좋다.
도 1은 본 개시의 한 실시의 형태에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 2는 제1의 실시의 형태에 관한 통신 시스템이 송수신하는 신호의 전압 상태를 도시하는 설명도.
도 3은 도 1에 도시한 통신 시스템이 송수신하는 신호의 전압 상태를 도시하는 설명도.
도 4는 도 1에 도시한 통신 시스템이 송수신하는 심볼의 천이를 도시하는 설명도.
도 5는 제1의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 6은 도 5에 도시한 송신 심볼 생성부의 한 동작례를 도시하는 표.
도 7은 도 5에 도시한 출력부의 한 구성례를 도시하는 블록도.
도 8은 도 7에 도시한 타이밍 제어부의 한 동작례를 도시하는 타이밍 파형도.
도 9는 도 7에 도시한 드라이버부의 한 구성례를 도시하는 블록도.
도 10은 도 7에 도시한 엠퍼시스 제어부의 한 동작례를 도시하는 표.
도 11A는 도 9에 도시한 드라이버부의 한 동작례를 도시하는 모식도.
도 11B는 도 9에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 11C는 도 9에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 12는 도 1에 도시한 수신부의 한 구성례를 도시하는 블록도.
도 13은 도 12에 도시한 수신부의 수신 동작의 한 예를 도시하는 설명도.
도 14는 도 1에 도시한 통신 시스템의 한 특성례를 모식적으로 도시하는 아이 다이어그램.
도 15A는 제1의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 타이밍 파형도.
도 15B는 제1의 실시의 형태에 관한 통신 시스템의 다른 동작례를 도시하는 타이밍 파형도.
도 15C는 제1의 실시의 형태에 관한 통신 시스템의 다른 동작례를 도시하는 타이밍 파형도.
도 15D는 제1의 실시의 형태에 관한 통신 시스템의 다른 동작례를 도시하는 타이밍 파형도.
도 15E는 제1의 실시의 형태에 관한 통신 시스템의 다른 동작례를 도시하는 다른 타이밍 파형도.
도 16A는 제1의 실시의 형태에 관한 통신 시스템의, 스큐가 있는 경우에 있어서 한 동작례를 도시하는 타이밍 파형도.
도 16B는 제1의 실시의 형태에 관한 통신 시스템의, 스큐가 있는 경우에 있어서 다른 동작례를 도시하는 타이밍 파형도.
도 17A는 스큐 정보에 의거하여 엠퍼시스 전압을 설정한 경우에 있어서 통신 시스템의 한 특성례를 도시하는 아이 다이어그램.
도 17B는 엠퍼시스 전압을 고정한 경우에 있어서 통신 시스템의 한 특성례를 도시하는 아이 다이어그램.
도 18은 제2의 실시의 형태에 관한 통신 시스템이 송수신하는 신호의 전압 상태를 도시하는 설명도.
도 19는 제2의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 20은 도 19에 도시한 출력부의 한 구성례를 도시하는 블록도.
도 21은 도 20에 도시한 엠퍼시스 제어부의 한 동작례를 도시하는 표.
도 22A는 도 20에 도시한 드라이버부의 한 동작례를 도시하는 모식도.
도 22B는 도 20에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 22C는 도 20에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 23A는 도 20에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 23B는 도 20에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 23C는 도 20에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 24A는 도 20에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 24B는 도 20에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 24C는 도 20에 도시한 드라이버부의 다른 동작례를 도시하는 모식도.
도 25A는 도 20에 도시한 출력부의 한 동작례를 도시하는 타이밍 파형도.
도 25B는 도 20에 도시한 출력부의 다른 동작례를 도시하는 타이밍 파형도.
도 25C는 도 20에 도시한 출력부의 다른 동작례를 도시하는 타이밍 파형도.
도 26A는 제2의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 타이밍 파형도.
도 26B는 제2의 실시의 형태에 관한 통신 시스템의 다른 동작례를 도시하는 타이밍 파형도.
도 26C는 제2의 실시의 형태에 관한 통신 시스템의 다른 동작례를 도시하는 타이밍 파형도.
도 26D는 제2의 실시의 형태에 관한 통신 시스템의 다른 동작례를 도시하는 타이밍 파형도.
도 26E는 제2의 실시의 형태에 관한 통신 시스템의 다른 동작례를 도시하는 타이밍 파형도.
도 27은 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 28은 도 27에 도시한 출력부의 한 구성례를 도시하는 블록도.
도 29는 다른 변형례에 관한 통신 시스템이 송수신하는 신호의 전압 상태를 도시하는 설명도.
도 30은 한 실시의 형태에 관한 통신 시스템이 적용되는 스마트 폰의 외관 구성을 도시하는 사시도.
도 31은 한 실시의 형태에 관한 통신 시스템이 적용되는 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 32는 한 실시의 형태에 관한 통신 시스템이 적용되는 이미지 센서의 한 구성례를 도시하는 블록도.
도 33은 한 실시의 형태에 관한 통신 시스템이 적용되는 차량 제어 시스템의 한 구성례를 도시하는 블록도.
이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1의 실시의 형태
2. 제2의 실시의 형태
3. 적용례
<1. 제1의 실시의 형태>
[구성례]
도 1은, 제1의 실시의 형태에 관한 통신 시스템(통신 시스템(1))의 한 구성례를 도시하는 것이다. 통신 시스템(1)은, 3개의 선로를 통하여 신호를 전송하는 것이고, 프리엠퍼시스에 의해 통신 성능의 향상을 도모하는 것이다.
통신 시스템(1)은, 송신 장치(10)와, 전송로(100)와, 수신 장치(30)를 구비하고 있다. 송신 장치(10)는, 3개의 출력 단자(ToutA, ToutB, ToutC)를 가지며, 전송로(100)는, 선로(110A, 110B, 110C)를 가지며, 수신 장치(30)는, 3개의 입력 단자(TinA, TinB, TinC)를 갖고 있다. 그리고, 송신 장치(10)의 출력 단자(ToutA) 및 수신 장치(30)의 입력 단자(TinA)는, 선로(110A)를 통하여 서로 접속되고, 송신 장치(10)의 출력 단자(ToutB) 및 수신 장치(30)의 입력 단자(TinB)는, 선로(110B)를 통하여 서로 접속되고, 송신 장치(10)의 출력 단자(ToutC) 및 수신 장치(30)의 입력 단자(TinC)는, 선로(110C)를 통하여 서로 접속되어 있다. 선로(110A∼110C)의 특성 임피던스는, 이 예에서는 약 50[Ω]이다.
송신 장치(10)는, 출력 단자(ToutA)로부터 신호(SIGA)를 출력하고, 출력 단자(ToutB)로부터 신호(SIGB)를 출력하고, 출력 단자(ToutC)로부터 신호(SIGC)를 출력한다. 그리고, 수신 장치(30)는, 입력 단자(TinA)를 통하여 신호(SIGA)를 수신하고, 입력 단자(TinB)를 통하여 신호(SIGB)를 수신하고, 입력 단자(TinC)를 통하여 신호(SIGC)를 수신한다. 신호(SIGA, SIGB, SIGC)는, 각각, 3개의 전압 상태(SH, SM, SL)를 취할 수 있는 것이다.
도 2는, 3개의 전압 상태(SH, SM, SL)를 나타내는 것이다. 전압 상태(SH)는, 2개의 고레벨 전압(VH)(VH0, VHminus)에 대응하는 상태이다. 고레벨 전압(VH0)은, 프리엠퍼시스 동작을 행하지 않은 경우에 있어서 고레벨 전압이고, 고레벨 전압(VHminus)은, 고레벨 전압(VH0)보다도 소정의 전압(엠퍼시스 전압(ΔVE))분만큼 낮은 전압이다. 전압 상태(SM)는, 3개의 중레벨 전압(VM)(VM0, VMplus, VMminus)에 대응하는 상태이다. 중레벨 전압(VM0)은, 프리엠퍼시스 동작을 행하지 않을 경우에 있어서 중레벨 전압이고, 중레벨 전압(VMplus)은, 중레벨 전압(VM0)보다도 엠퍼시스 전압(ΔVE)분만큼 높은 전압이고, 중레벨 전압(VMminus)은, 중레벨 전압(VM0)보다도 엠퍼시스 전압(ΔVE)분만큼 낮은 전압이다. 전압 상태(SL)는, 2개의 저레벨 전압(VL)(VL0, VLplus)에 대응하는 상태이다. 저레벨 전압(VL0)은, 프리엠퍼시스 동작을 행하지 않은 경우에 있어서 저레벨 전압이고, 저레벨 전압(VLplus)은, 저레벨 전압(VL0)보다도 엠퍼시스 전압(ΔVE)분만큼 높은 전압이다.
도 3은, 신호(SIGA, SIGB, SIGC)의 전압 상태를 도시하는 것이다. 송신 장치(10)는, 3개의 신호(SIGA, SIGB, SIGC)를 이용하여, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z"를 송신한다. 예를 들면, 심볼 "+x"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SH)로 하고 신호(SIGB)를 전압 상태(SL)로 하고 신호(SIGC)를 전압 상태(SM)로 한다. 심볼 "-x"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SL)로 하고 신호(SIGB)를 전압 상태(SH)로 하고 신호(SIGC)를 전압 상태(SM)로 한다. 심볼 "+y"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SM)로 하고 신호(SIGB)를 전압 상태(SH)로 하고 신호(SIGC)를 전압 상태(SL)로 한다. 심볼 "-y"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SM)로 하고 신호(SIGB)를 전압 상태(SL)로 하고 신호(SIGC)를 전압 상태(SH)로 한다. 심볼 "+z"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SL)로 하고 신호(SIGB)를 전압 상태(SM)로 하고 신호(SIGC)를 전압 상태(SH)로 한다. 심볼 "-z"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SH)로 하고 신호(SIGB)를 전압 상태(SM)로 하고 신호(SIGC)를 전압 상태(SL)로 하도록 되어 있다.
전송로(100)는, 이와 같은 신호(SIGA, SIGB, SIGC)를 이용하여, 심볼의 시퀀스를 전한다. 즉, 3개의 선로(110A, 110B, 110C)는, 심볼의 시퀀스를 전하는 하나의 레인으로서 기능하도록 되어 있다.
통신 시스템(1)에서는, 송신 장치(10)는, 수신 장치(30)에 대해, 전송로(100)를 통하여 신호(SIGA, SIGB, SIGC)를 전송한다. 그때, 송신 장치(10)는, 프리엠퍼시스 동작을 행함에 의해, 예를 들면 전송로(100)의 거리가 긴 경우에 있어서, 파형 품질을 높일 수 있도록 되어 있다. 또한, 송신 장치(10)는, 후술하는 바와 같이, 스큐 정보(INF)에 의거하여 엠퍼시스 전압(ΔVE)을 설정하는 기능도 갖고 있다. 즉, 일반적으로 복수의 선로를 통하여 신호를 전송하는 경우에는, 각 선로에서의 선로 길이의 차이나 특성 임피던스의 차이 등에 기인하여, 스큐가 생길 우려가 있다. 통신 시스템(1)에서는, 스큐 정보(INF)에 의거하여 엠퍼시스 전압(ΔVE)을 설정함에 의해, 스큐가 통신 성능에 미치는 영향을 저감할 수 있도록 되어 있다.
(송신 장치(10))
송신 장치(10)는, 도 1에 도시한 바와 같이, 클록 생성부(11)와, 처리부(12)와, 송신부(20)를 갖고 있다.
클록 생성부(11)는, 클록 신호(TxCK)를 생성하는 것이다. 클록 신호(TxCK)의 주파수는, 예를 들면 2.5[㎓]이다. 또한, 이것으로 한정되는 것이 아니고, 예를 들면, 송신 장치(10)에서의 회로를, 이른바 하프 레이트 아키텍처를 이용하여 구성한 경우에는, 클록 신호(TxCK)의 주파수를 1.25[㎓]에 할 수 있다. 클록 생성부(11)는, 예를 들면 PLL(Phase Locked Loop)을 이용하여 구성되고, 예를 들면 송신 장치(10)의 외부로부터 공급되는 리퍼런스 클록(도시 생략)에 의거하여 클록 신호(TxCK)를 생성한다. 그리고, 클록 생성부(11)는, 이 클록 신호(TxCK)를, 처리부(12) 및 송신부(20)에 공급하도록 되어 있다.
처리부(12)는, 소정의 처리를 행함에 의해, 천이 신호(TxF0∼TxF6, TxR0∼TxR6, TxP0∼TxP6)를 생성하는 것이다. 여기서, 1조(組)의 천이 신호(TxF0, TxR0, TxP0)는, 송신 장치(10)가 송신하는 심볼의 시퀀스에서의 심볼의 천이를 나타내는 것이다. 마찬가지로, 1조의 천이 신호(TxF1, TxR1, TxP1)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF2, TxR2, TxP2)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF3, TxR3, TxP3)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF4, TxR4, TxP4)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF5, TxR5, TxP5)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF6, TxR6, TxP6)는 심볼의 천이를 나타내는 것이다. 즉, 처리부(12)는, 7조의 천이 신호를 생성하는 것이다. 이하, 7조의 천이 신호 중의 임의의 1조를 나타내는 것으로 하여 천이 신호(TxF, TxR, TxP)를 적절히 이용한다.
도 4는, 천이 신호(TxF, TxR, TxP)와 심볼의 천이와의 관계를 도시하는 것이다. 각 천이에 붙인 3자릿수의 수치는, 천이 신호(TxF, TxR, TxP)의 값을 이 순서로 나타낸 것이다.
천이 신호(TxF)(Flip)는, "+x"와 "-x" 사이에서 심볼을 천이시키고, "+y"와 "-y" 사이에서 심볼을 천이시키고, "+z"와 "-z" 사이에서 심볼을 천이시키는 것이다. 구체적으로는, 천이 신호(TxF)가 "1"인 경우에는, 심볼의 극성을 변경하도록(예를 들면 "+x"로부터 "-x"로) 천이하고, 천이 신호(TxF)가 "0"인 경우에는, 이와 같은 천이를 행하지 않도록 되어 있다.
천이 신호(TxR(Rotation), TxP(Polarity))는, 천이 신호(TxF)가 "0"인 경우에 있어서, "+x"와 "-x" 이외(以外)의 사이, "+y"와 "-y" 이외의 사이, "+z"와 "-z" 이외의 사이에서 심볼을 천이시키는 것이다. 구체적으로는, 천이 신호(TxR, TxP)가 "1", "0"인 경우에는, 심볼의 극성을 유지한 채로, 도 3에서 우회전으로(예를 들면 "+x"로부터 "+y"로) 천이하고, 천이 신호(TxR, TxP)가 "1", "1"인 경우에는, 심볼의 극성을 변경함과 함께, 도 3에서 우회전으로(예를 들면 "+x"로부터 "-y"로) 천이한다. 또한, 천이 신호(TxR, TxP)가 "0", "0"인 경우에는, 심볼의 극성을 유지한 채로, 도 3에서 좌회전으로(예를 들면 "+x"로부터 "+z"로) 천이하고, 천이 신호(TxR, TxP)가 "0", "1"인 경우에는, 심볼의 극성을 변경함과 함께, 도 3에서 좌회전으로(예를 들면 "+x"로부터 "-z"로) 천이한다.
처리부(12)는, 이와 같은 천이 신호(TxF, TxR, TxP)를 7조 생성한다. 그리고, 처리부(12)는, 이 7조의 천이 신호(TxF, TxR, TxP)(천이 신호(TxF0∼TxF6, TxR0∼TxR6, TxP0∼TxP6))를 송신부(20)에 공급하도록 되어 있다.
송신부(20)는, 천이 신호(TxF0∼TxF6, TxR0∼TxR6, TxP0∼TxP6)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하는 것이다.
도 5는, 송신부(20)의 한 구성례를 도시하는 것이다. 송신부(20)는, 시리얼라이저(21F, 21R, 21P)와, 송신 심볼 생성부(22)와, 스큐 정보 기억부(13)와, 천이 검출부(25)와, 출력부(26)를 갖고 있다.
시리얼라이저(21F)는, 천이 신호(TxF0∼TxF6) 및 클록 신호(TxCK)에 의거하여, 천이 신호(TxF0∼TxF6)를 이 순서로 시리얼라이즈하여, 천이 신호(TxF9)를 생성하는 것이다. 시리얼라이저(21R)는, 천이 신호(TxR0∼TxR6) 및 클록 신호(TxCK)에 의거하여, 천이 신호(TxR0∼TxR6)를 이 순서로 시리얼라이즈하여, 천이 신호(TxR9)를 생성하는 것이다. 시리얼라이저(21P)는, 천이 신호(TxP0∼TxP6) 및 클록 신호(TxCK)에 의거하여, 천이 신호(TxP0∼TxP6)를 이 순서로 시리얼라이즈하여, 천이 신호(TxP9)를 생성하는 것이다.
송신 심볼 생성부(22)는, 천이 신호(TxF9, TxR9, TxP9) 및 클록 신호(TxCK)에 의거하여, 심볼 신호(Tx1, Tx2, Tx3)를 생성하는 것이다. 송신 심볼 생성부(22)는, 신호 생성부(23)와, 플립플롭(24)을 갖고 있다.
신호 생성부(23)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 현재의 심볼(NS)에 관한 심볼 신호(Tx1, Tx2, Tx3)를 생성하는 것이다. 구체적으로는, 신호 생성부(23)는, 심볼 신호(D1, D2, D3)가 나타내는 심볼(하나 전(前)의 심볼(DS))과, 천이 신호(TxF9, TxR9, TxP9)에 의거하여, 도 4에 도시한 바와 같이 현재의 심볼(NS)을 구하고, 심볼 신호(Tx1, Tx2, Tx3)로서 출력하도록 되어 있다.
플립플롭(24)은, 클록 신호(TxCK)에 의거하여 심볼 신호(Tx1, Tx2, Tx3)를 샘플링 하여, 그 샘플링 결과를 심볼 신호(D1, D2, D3)로서 각각 출력하는 것이다.
도 6은, 송신 심볼 생성부(22)의 한 동작례를 도시하는 것이다. 이 도 6은, 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)과 천이 신호(TxF9, TxR9, TxP9)에 의거하여 생성된 심볼(NS)을 나타내고 있다. 심볼(DS)이 "+x"인 경우를 예로 들어 설명한다. 천이 신호(TxF9, TxR9, TxP9)가 "000"인 경우에는, 심볼(NS)은 "+z"이고, 천이 신호(TxF9, TxR9, TxP9)가 "001"인 경우에는, 심볼(NS)은 "-z"이고, 천이 신호(TxF9, TxR9, TxP9)가 "010"인 경우에는, 심볼(NS)은 "+y"이고, 천이 신호(TxF9, TxR9, TxP9)가 "011"인 경우에는, 심볼(NS)은 "-y"이고, 천이 신호(TxF9, TxR9, TxP9)가 "1xx"인 경우에는, 심볼(NS)은 "-x"이다. 여기서, "x"는, "1", "0"의 어느 것이라도 좋음을 나타내고 있다. 심볼(DS)이 "-x"인 경우, "+y"인 경우, "-y"인 경우, "+z"인 경우, "-z"인 경우에 관해서도 마찬가지이다.
스큐 정보 기억부(13)는, 스큐 정보(INF)를 기억하는 것이다. 스큐 정보(INF)는, 예를 들면, 전송로(100)의 선로(110A, 110B, 110C)의 각각에서의 지연 시간의 정보를 포함하는 것이다. 스큐 정보 기억부(13)는, 예를 들면 레지스터 등을 포함하여 구성되는 것이고, 예를 들면, 송신 장치(10)의 외부로부터 사전에 스큐 정보(INF)가 공급되고, 그 스큐 정보(INF)를 기억한다. 그리고, 스큐 정보 기억부(13)는, 이 스큐 정보(INF)를, 천이 검출부(25)에 공급하도록 되어 있다.
천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9), 심볼 신호(D1, D2, D3) 및 스큐 정보(INF)에 의거하여, 엠퍼시스 제어 신호(MUP, MDN, CTRL)를 생성하는 것이다.
구체적으로는, 천이 검출부(25)는, 도 6에서 실선으로 둘러싼 WUP로 나타낸 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "+x", "+y", 또는 "+z"인 경우 및, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "-x", "-y", 또는 "-z"인 경우에, 엠퍼시스 제어 신호(MUP)를 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(MDN)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(26)는, 후술하는 바와 같이, 전압 상태(SM)에서의 전압을 중레벨 전압(VM0)보다도 엠퍼시스 전압(ΔVE)분만큼 높은 중레벨 전압(VMplus)으로 하고, 전압 상태(SH)에서의 전압을 고레벨 전압(VH0)보다도 엠퍼시스 전압(ΔVE)분만큼 낮은 고레벨 전압(VHminus)으로 하고, 전압 상태(SL)에서의 전압을 저레벨 전압(VL0)으로 한다.
또한, 천이 검출부(25)는, 도 6에 있어서 파선으로 둘러싼 WDN로 나타낸 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "-x", "-y", 또는 "-z"인 경우 및, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "+x", "+y", 또는 "+z"인 경우에, 엠퍼시스 제어 신호(MDN)를 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(MUP)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(26)는, 후술하는 바와 같이, 전압 상태(SM)에서의 전압을 중레벨 전압(VM0)보다도 엠퍼시스 전압(ΔVE)분만큼 낮은 중레벨 전압(VMminus)으로 하고, 전압 상태(SH)에서의 전압을 고레벨 전압(VH0)으로 하고, 전압 상태(SL)에서의 전압을 저레벨 전압(VL0)보다도 엠퍼시스 전압(ΔVE)분만큼 높은 저레벨 전압(VLplus)으로 한다.
또한, 천이 검출부(25)는, 그 이외의 경우에는, 엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 출력부(26)는, 후술하는 바와 같이, 전압 상태(SM)에서의 전압을 중레벨 전압(VM0)으로 하고, 전압 상태(SH)에서의 전압을 고레벨 전압(VH0)으로 하고, 전압 상태(SL)에서의 전압을 저레벨 전압(VL0)으로 한다.
즉, 후술하는 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"인 경우에는, 신호(SIGA)와 신호(SIGB)와의 차분(AB), 신호(SIGB)와 신호(SIGC)와의 차분(BC) 및 신호(SIGC)와 신호(SIGA)와의 차분(CA)의 어느 하나의 천이 시간이 길어질 우려가 있다. 따라서, 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인지의 여부를 확인하고, 그 결과에 의거하여 엠퍼시스 제어 신호(MUP, MDN)를 생성한다. 그리고, 출력부(26)는, 이 엠퍼시스 제어 신호(MUP, MDN)에 의거하여 엠퍼시스 동작을 행하도록 되어 있다.
또한, 천이 검출부(25)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110A)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"이고, 또한 심볼(DS)이 "+y" 또는 "-y"인 경우에, 엠퍼시스 제어 신호(CTRL)를 "1"(액티브)로 하고 그 이외의 경우에 엠퍼시스 제어 신호(CTRL)를 "0"(비액티브)으로 한다. 또한, 천이 검출부(25)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110B)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"이고, 또한 심볼(DS)이 "+z" 또는 "-z"인 경우에, 엠퍼시스 제어 신호(CTRL)를 "1"(액티브)로 하고 그 이외의 경우에 엠퍼시스 제어 신호(CTRL)를 "0"(비액티브)으로 한다. 또한, 천이 검출부(25)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110C)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"이고, 또한 심볼(DS)이 "+x" 또는 "-x"인 경우에, 엠퍼시스 제어 신호(CTRL)를 "1"(액티브)로 하고 그 이외의 경우에 엠퍼시스 제어 신호(CTRL)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(26)는, 후술하는 바와 같이, 엠퍼시스 제어 신호(CTRL)가 "1"(액티브)인 경우에 있어서, 엠퍼시스 제어 신호(CTRL)가 "0"(비액티브)인 경우에 비하여, 엠퍼시스 전압(ΔVE)을 큰 전압으로 한다. 이에 의해, 통신 시스템(1)에서는, 스큐가 통신 성능에 미치는 영향을 저감할 수 있고, 그 결과, 통신 성능을 높일 수 있도록 되어 있다.
출력부(26)는, 심볼 신호(Tx1, Tx2, Tx3), 엠퍼시스 제어 신호(MUP, MDN, CTRL) 및 클록 신호(TxCK)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하는 것이다.
도 7은, 출력부(26)의 한 구성례를 도시하는 것이다. 출력부(26)는, 드라이버 제어부(27)와, 타이밍 제어부(27T)와, 엠퍼시스 제어부(28A, 28B, 28C)와, 드라이버부(29A, 29B, 29C)를 갖고 있다.
드라이버 제어부(27)는, 심볼 신호(Tx1, Tx2, Tx3) 및 클록 신호(TxCK)에 의거하여, 신호(UPA, DNA, UPB, DNB, UPC, DNC)를 생성하는 것이다. 구체적으로는, 드라이버 제어부(27)는, 심볼 신호(Tx1, Tx2, Tx3)가 나타내는 심볼(NS)에 의거하여, 도 3에 도시한 바와 같이, 신호(SIGA, SIGB, SIGC)의 전압 상태를 각각 구한다. 그리고, 드라이버 제어부(27)는, 예를 들면, 신호(SIGA)를 전압 상태(SH)로 하는 경우에는, 신호(UPA, DNA)를 각각 "1", "0"으로 하고 신호(SIGA)를 전압 상태(SL)로 하는 경우에는, 신호(UPA, DNA)를 각각 "0", "1"로 하고 신호(SIGA)를 전압 상태(SM)로 하는 경우에는, 신호(UPA, DNA)를 함께 "1"로 한다. 신호(UPB, DNB) 및 신호(UPC, DNC)에 대해서도 마찬가지이다. 그리고, 드라이버 제어부(27)는, 신호(UPA, DNA)를 엠퍼시스 제어부(28A)에 공급하고, 신호(UPB, DNB)를 엠퍼시스 제어부(28B)에 공급하고, 신호(UPC, DNC)를 엠퍼시스 제어부(28C)에 공급하도록 되어 있다.
타이밍 제어부(27T)는, 엠퍼시스 제어 신호(MUP, MDN, CTRL) 및 클록 신호(TxCK)에 의거하여, 엠퍼시스 제어 신호(MUP)에 대해 타이밍 조정을 행함에 의해 엠퍼시스 제어 신호(MUP2)를 생성하고, 엠퍼시스 제어 신호(MDN)에 대해 타이밍 조정을 행함에 의해 엠퍼시스 제어 신호(MDN2)를 생성하고, 엠퍼시스 제어 신호(CTRL)에 대해 타이밍 조정을 행함에 의해 엠퍼시스 제어 신호(CTRL2)를 생성하는 것이다. 그리고, 타이밍 제어부(27T)는, 엠퍼시스 제어 신호(MUP2, MDN2)를 엠퍼시스 제어부(28A, 28B, 28C)에 공급함과 함께, 엠퍼시스 제어 신호(CTRL)를, 드라이버부(29A, 29B, 29C)에 공급하도록 되어 있다.
도 8은, 엠퍼시스 제어부(28A)에 공급되는 신호(UPA, DNA) 및 엠퍼시스 제어 신호(MUP2, MDN2)의 파형 및 드라이버부(29A)에 공급되는 엠퍼시스 제어 신호(CTRL2)의 한 예를 도시하는 것이다. 신호(UPA, DNA)는, 하나의 심볼에 대응하는 기간(유닛 인터벌(UI))마다 변화할 수 있다. 이 예에서는, 신호(UPA)는, 타이밍(t1)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t1)부터 유닛 인터벌(UI)의 2개분의 시간이 경과한 타이밍(t3)에서 고레벨로부터 저레벨로 변화하고, 그 타이밍(t3)부터 유닛 인터벌(UI)의 1개분의 시간이 경과한 타이밍(t4)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t4)부터 유닛 인터벌(UI)의 1개분의 시간이 경과한 타이밍(t5)에서 고레벨로부터 저레벨로 변화한다(도 8(A)). 또한, 신호(DNA)는, 타이밍(t1)부터 유닛 인터벌(UI)의 1개분의 시간이 경과한 타이밍(t2)에서 고레벨로부터 저레벨로 변화하고, 타이밍(t3)에서 저레벨로부터 고레벨로 변화한다(도 8(B)). 엠퍼시스 제어 신호(MUP2, MDN2)는, 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화할 수 있음과 함께, 유닛 인터벌(UI)의 시작 타이밍부터, 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화할 수 있다. 이 예에서는, 엠퍼시스 제어 신호(MUP2)는, 타이밍(t1)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t1)부터, 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화한다(도 8(C)). 또한, 엠퍼시스 제어 신호(MDN2)는, 타이밍(t4)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t4)부터, 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화한다(도 8(D)). 엠퍼시스 제어 신호(CTRL2)는, 유닛 인터벌(UI)마다 변화할 수 있다. 이 예에서는, 엠퍼시스 제어 신호(CTRL2)는, 타이밍(t1)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t2)에서 고레벨로부터 저레벨로 변화한다(도 8(E)). 타이밍 제어부(27T)는, 엠퍼시스 제어 신호(MUP, MDN, CTRL)에 대해 타이밍 조정을 행함에 의해, 이와 같은 엠퍼시스 제어 신호(MUP2, MDN2, CTRL2)를 생성하도록 되어 있다.
엠퍼시스 제어부(28A)는, 신호(UPA, DNA) 및 엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 8개의 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 생성하는 것이다. 드라이버부(29A)는, 8개의 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1) 및 엠퍼시스 제어 신호(CTRL2)에 의거하여, 신호(SIGA)를 생성하는 것이다.
엠퍼시스 제어부(28B)는, 신호(UPB, DNB) 및 엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 8개의 신호(UPBA0, UPBB0, UPBA1, UPBB1, DNBA0, DNBB0, DNBA1, DNBB1)를 생성하는 것이다. 드라이버부(29B)는, 8개의 신호(UPBA0, UPBB0, UPBA1, UPBB1, DNBA0, DNBB0, DNBA1, DNBB1) 및 엠퍼시스 제어 신호(CTRL2)에 의거하여, 신호(SIGB)를 생성하는 것이다.
엠퍼시스 제어부(28C)는, 신호(UPC, DNC) 및 엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 8개의 신호(UPCA0, UPCB0, UPCA1, UPCB1, DNCA0, DNCB0, DNCA1, DNCB1)를 생성하는 것이다. 드라이버부(29C)는, 8개의 신호(UPCA0, UPCB0, UPCA1, UPCB1, DNCA0, DNCB0, DNCA1, DNCB1) 및 엠퍼시스 제어 신호(CTRL2)에 의거하여, 신호(SIGC)를 생성하는 것이다.
도 9는, 드라이버부(29A)의 한 구성례를 도시하는 것이다. 또한, 드라이버부(29B, 29C)에 대해서도 마찬가지이다. 드라이버부(29A)는, M개의 회로(UA0)(회로(UA01∼UA0M))와, N개의 회로(UB0)(회로(UB01∼UB0N))와, M개의 회로(UA1)(회로(UA11∼UA1M))와, N개의 회로(UB1)(회로(UB11∼UB1N))와, M개의 회로(DA0)(회로(DA01∼D)A0M)와, N개의 회로(DB0)(회로(DB01∼DB0N))와, M개의 회로(DA1)(회로(DA11∼DA1M))와, N개의 회로(DB1)(회로(DB11∼DB1N))와, 엠퍼시스 전압 설정부(14)를 갖고 있다. 여기서, "M"은 "N"보다도 큰 수이다. 또한, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, "M"은 "N"보다도 작은 수로 하여도 좋다.
회로(UA01∼UA0M, UB01∼UB0N, UA11∼UA1M, UB11∼UB1N)의 각각은, 트랜지스터(91)와, 저항 소자(92)를 갖고 있다. 트랜지스터(91)는, 이 예에서는, N채널 MOS(Metal Oxide Semiconductor)형의 FET(Field Effect Transistor)이다. 회로(UA01∼UA0M)의 각각에서, 트랜지스터(91)의 게이트에는 신호(UPAA0)가 공급되고, 드레인에는 전압(V1)이 공급되고, 소스는 저항 소자(92)의 일단에 접속되어 있다. 회로(UB01∼UB0N)의 각각에서, 트랜지스터(91)의 게이트에는 신호(UPAB0)가 공급되고, 드레인에는 전압(V1)이 공급되고, 소스는 저항 소자(92)의 일단에 접속되어 있다. 회로(UA11∼UA1M)의 각각에서, 트랜지스터(91)의 게이트에는 신호(UPAA1)가 공급되고, 드레인에는 전압(V1)이 공급되고, 소스는 저항 소자(92)의 일단에 접속되어 있다. 회로(UB11∼UB1N)의 각각에서, 트랜지스터(91)의 게이트에는 신호(UPAB1)가 공급되고, 드레인에는 전압(V1)이 공급되고, 소스는 저항 소자(92)의 일단에 접속되어 있다. 회로(UA01∼UA0M, UB01∼UB0N, UA11∼UA1M, UB11∼UB1N)의 각각에서, 저항 소자(92)의 일단은 트랜지스터(91)의 소스에 접속되고, 타단은 출력 단자(ToutA)에 접속되어 있다. 트랜지스터(91)의 온 상태에서의 저항치와, 저항 소자(92)의 저항치와의 합은, 이 예에서는 "50×(2×M+2×N)"[Ω]이다.
회로(DA01∼DA0M, DB01∼DB0N, DA11∼DA1M, DB11∼DB1N)의 각각은, 저항 소자(93)와, 트랜지스터(94)를 갖고 있다. 회로(DA01∼DA0M, DB01∼DB0N, DA11∼DA1M, DB11∼DB1N)의 각각에서, 저항 소자(93)의 일단은 출력 단자(ToutA)에 접속되고, 타단은 트랜지스터(94)의 드레인에 접속되어 있다. 트랜지스터(94)는, 이 예에서는, N채널 MOS형의 FET이다. 회로(DA01∼DA0M)의 각각에서, 트랜지스터(94)의 게이트에는 신호(DNAA0)가 공급되고, 드레인은 저항 소자(93)의 타단에 접속되고, 소스는 접지되어 있다. 회로(DB01∼DB0N)의 각각에서, 트랜지스터(94)의 게이트에는 신호(DNAB0)가 공급되고, 드레인은 저항 소자(93)의 타단에 접속되고, 소스는 접지되어 있다. 회로(DA11∼DA1M)의 각각에서, 트랜지스터(94)의 게이트에는 신호(DNAA1)가 공급되고, 드레인은 저항 소자(93)의 타단에 접속되고, 소스는 접지되어 있다. 회로(DB11∼DB1N)의 각각에서, 트랜지스터(94)의 게이트에는 신호(DNAB1)가 공급되고, 드레인은 저항 소자(93)의 타단에 접속되고, 소스는 접지되어 있다. 저항 소자(93)의 저항치와, 트랜지스터(94)의 온 상태에서의 저항치와의 합은, 이 예에서는 "50×(2×M+2×N)"[Ω]이다.
엠퍼시스 전압 설정부(14)는, 엠퍼시스 제어 신호(CTRL2)에 의거하여 엠퍼시스 전압(ΔVE)을 설정하는 것이다. 구체적으로는, 엠퍼시스 전압 설정부(14)는, 후술하는 바와 같이, "M"과 "N"과의 합(M+N)을 유지하면서, "M" 및 "N"을 변화시킴에 의해, 엠퍼시스 전압(ΔVE)을 설정하도록 되어 있다.
도 10은, 엠퍼시스 제어부(28A) 및 드라이버부(29A)의 한 동작례를 도시하는 것이다. 또한, 엠퍼시스 제어부(28B) 및 드라이버부(29B)에 대해서도 마찬가지이고, 엠퍼시스 제어부(28C) 및 드라이버부(29C)에 대해서도 마찬가지이다. 여기서, "X"는, "0"이라도 좋고 "1"이라도 좋음을 나타낸다.
엠퍼시스 제어부(28A)는, 예를 들면, 신호(UPA, DNA)가 "10"이고, 엠퍼시스 제어 신호(MUP2, MDN2)가 "0X"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "11110000"으로 한다. 이에 의해, 드라이버부(29A)에서는, 회로(UA01∼UA0M, UB01∼UB0N, UA11∼UA1M, UB11∼UB1N)에서의 트랜지스터(91)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 고레벨 전압(VH0)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(28A)는, 예를 들면, 신호(UPA, DNA)가 "10"이고, 엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "10110001"로 한다. 이에 의해, 드라이버부(29A)에서는, 회로(UA01∼UA0M, UA11∼UA1M, UB11∼UB1N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DB11∼DB1N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 고레벨 전압(VH0)보다도 엠퍼시스 전압(ΔVE)분만큼 낮은 고레벨 전압(VHminus)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(28A)는, 예를 들면, 신호(UPA, DNA)가 "11"이고, 엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "11011000"으로 한다. 이에 의해, 드라이버부(29A)에서는, 회로(UA01∼UA0M, UB01∼UB0N, UB11∼UB1N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 중레벨 전압(VM0)보다도 엠퍼시스 전압(ΔVE)분만큼 높은 중레벨 전압(VMplus)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(28A)는, 예를 들면, 신호(UPA, DNA)가 "11"이고, 엠퍼시스 제어 신호(MUP2, MDN2)가 "00"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "11001100"으로 한다. 이에 의해, 드라이버부(29A)에서는, 회로(UA01∼UA0M, UB01∼UB0N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M, DB01∼DB0N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 중레벨 전압(VM0)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(28A)는, 예를 들면, 신호(UPA, DNA)가 "11"이고, 엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "10001101"로 한다. 이에 의해, 드라이버부(29A)에서는, 회로(UA01∼UA0M)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M, DB01∼DB0N, DB11∼DB1N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 중레벨 전압(VM0)보다도 엠퍼시스 전압(ΔVE)분만큼 낮은 중레벨 전압(VMminus)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(28A)는, 예를 들면, 신호(UPA, DNA)가 "01"이고, 엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "01001110"으로 한다. 이에 의해, 드라이버부(29A)에서는, 회로(UB01∼UB0N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M, DB01∼DB0N, DA11∼DA1M)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 저레벨 전압(VL0)보다도 엠퍼시스 전압(ΔVE)분만큼 높은 저레벨 전압(VLplus)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(28A)는, 예를 들면, 신호(UPA, DNA)가 "01"이고, 엠퍼시스 제어 신호(MUP2, MDN2)가 "X0"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "00001111"로 한다. 이에 의해, 드라이버부(29A)에서는, 회로(DA01∼DA0M, DB01∼DB0N, DA11∼DA1M, DB11∼DB1N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 저레벨 전압(VL0)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
도 11A∼11C는, 심볼 "-z"를 출력할 때의 드라이버부(29A)의 한 동작례를 도시하는 것으로, 도 11A는, 엠퍼시스 제어 신호(MUP2, MDN2)가 "00"인 경우를 도시하고, 도 11B는, 엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우를 도시하고, 도 11C는, 엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우를 도시한다. 도 11A∼11C에서, 회로(UA01∼UA0M, UB01∼UB0N, UA11∼UA1M, UB11∼UB1N) 중, 실선으로 도시한 회로는, 트랜지스터(91)가 온 상태로 되어 있는 회로를 나타내고, 파선으로 도시한 회로는, 트랜지스터(91)가 오프 상태로 되어 있는 회로를 나타낸다. 마찬가지로, 회로(DA01∼DA0M, DB01∼DB0N, DA11∼DA1M, DB11∼DB1N) 중, 실선으로 도시한 회로는, 트랜지스터(94)가 온 상태로 되어 있는 회로를 나타내고, 파선으로 도시한 회로는, 트랜지스터(94)가 오프 상태로 되어 있는 회로를 나타낸다.
엠퍼시스 제어 신호(MUP2, MDN2)가 "00"인 경우에는, 도 11A에 도시한 바와 같이, 드라이버부(29A)에서는, M개의 회로(UA0), N개의 회로(UB0), M개의 회로(UA1) 및 N개의 회로(UB1)에서의 트랜지스터(91)가 온 상태가 된다. 또한, 드라이버부(29B)에서는, M개의 회로(UA0) 및 N개의 회로(UB0)에서의 트랜지스터(91)가 온 상태가 됨과 함께, M개의 회로(DA0) 및 N개의 회로(DB0)에서의 트랜지스터(94)가 온 상태가 된다. 또한, 드라이버부(29C)에서는, M개의 회로(DA0), N개의 회로(DB0), M개의 회로(DA1) 및 N개의 회로(DB1)에서의 트랜지스터(94)가 온 상태가 된다. 이에 의해, 신호(SIGA)의 전압은 고레벨 전압(VH0)이 되고, 신호(SIGB)의 전압은 중레벨 전압(VM0)이 되고, 신호(SIGC)의 전압은 저레벨 전압(VL0)이 된다.
엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우에는, 도 11B에 도시한 바와 같이, 드라이버부(29A)에서는, M개의 회로(UA0), M개의 회로(UA1) 및 N개의 회로 (UB1)에서의 트랜지스터(91)가 온 상태가 됨과 함께, N개의 회로(DB1)에서의 트랜지스터(94)가 온 상태가 된다. 또한, 드라이버부(29B)에서는, M개의 회로(UA0), N개의 회로(UB0) 및 N개의 회로(UB1)에서의 트랜지스터(91)가 온 상태가 됨과 함께, M개의 회로(DA0)에서의 트랜지스터(94)가 온 상태가 된다. 또한, 드라이버부(29C)에서는, M개의 회로(DA0), N개의 회로(DB0), M개의 회로(DA1) 및 N개의 회로(DB1)에서의 트랜지스터(94)가 온 상태가 된다. 이에 의해, 신호(SIGA)의 전압은 고레벨 전압(VHminus)이 되고, 신호(SIGB)의 전압은 중레벨 전압(VMplus)이 되고, 신호(SIGC)의 전압은 저레벨 전압(VL0)이 된다. 즉, 드라이버부(29A)는, 도 11A의 경우에 비하여, N개의 회로(UB0)에서의 트랜지스터(91)를 오프 상태로 함과 함께, N개의 회로(DB1)에서의 트랜지스터(94)를 온 상태로 함에 의해, 신호(SIGA)의 전압을, 고레벨 전압(VH0)으로부터 고레벨 전압(VHminus)으로 내리고 있다. 또한, 드라이버부(29B)는, 도 11A의 경우에 비하여, N개의 회로(UB1)에서의 트랜지스터(91)를 온 상태로 함과 함께, N개의 회로(DB0)에서의 트랜지스터(94)를 오프 상태로 함에 의해, 신호(SIGB)의 전압을, 중레벨 전압(VM0)으로부터 중레벨 전압(VMplus)으로 올리고 있다.
이 경우에 있어서, 엠퍼시스 제어 신호(CTRL)가 "1"인 경우에는, 드라이버부(29A∼29C)의 엠퍼시스 전압 설정부(14)는, 엠퍼시스 제어 신호(CTRL)가 "0"인 경우에 비하여, "N"을 늘림과 함께 "M"을 줄인다. 이에 의해, 드라이버부(29A)에서는, 회로(UA0, UB0, UA1, UB1) 중의, 트랜지스터(91)가 온 상태가 되는 회로의 수가 감소함과 함께, 회로(DA0, DB0, DA1, DB1) 중의, 트랜지스터(94)가 온 상태가 되는 회로의 수가 증가하기 때문에, 신호(SIGA)의 전압(고레벨 전압(VHminus))은 낮아진다. 또한, 드라이버부(29B)에서는, 회로(UA0, UB0, UA1, UB1) 중의, 트랜지스터(91)가 온 상태가 되는 회로의 수가 증가함과 함께, 회로(DA0, DB0, DA1, DB1) 중의, 트랜지스터(94)가 온 상태가 되는 회로의 수가 감소하기 때문에, 신호(SIGB)의 전압(중레벨 전압(VMplus))은 높아진다. 즉, 이 경우에는, 엠퍼시스 전압(ΔVE)은 커진다.
엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우에는, 도 11C에 도시한 바와 같이, 드라이버부(29A)에서는, M개의 회로(UA0), N개의 회로(UB0), M개의 회로(UA1) 및 N개의 회로(UB1)에서의 트랜지스터(91)가 온 상태가 된다. 또한, 드라이버부(29B)에서는, M개의 회로(UA0)에서의 트랜지스터(91)가 온 상태가 됨과 함께, M개의 회로(DA0), N개의 회로(DB) 및 N개의 회로(DB1)에서의 트랜지스터(94)가 온 상태가 된다. 또한, 드라이버부(29C)에서는, N개의 회로(UB0)에서의 트랜지스터(91)가 온 상태가 됨과 함께, M개의 회로(DA0), N개의 회로(DB0) 및 M개의 회로(DA1)에서의 트랜지스터(94)가 온 상태가 된다. 이에 의해, 신호(SIGA)의 전압은 고레벨 전압(VH0)이 되고, 신호(SIGB)의 전압은 중레벨 전압(VMminus)이 되고, 신호(SIGC)의 전압은 저레벨 전압(VLplus)이 된다. 즉, 드라이버부(29B)는, 도 11A의 경우에 비하여, N개의 회로(UB0)에서의 트랜지스터(91)를 오프 상태로 함과 함께, N개의 회로(DB1)에서의 트랜지스터(94)를 온 상태로 함에 의해, 신호(SIGB)의 전압을, 중레벨 전압(VM0)으로부터 중레벨 전압(VMminus)으로 내리고 있다. 또한, 드라이버부(29C)는, 도 11A의 경우에 비하여, N개의 회로(UB0)에서의 트랜지스터(91)를 온 상태로 함과 함께, N개의 회로(DB1)에서의 트랜지스터(94)를 오프 상태로 함에 의해, 신호(SIGC)의 전압을, 저레벨 전압(VL0)으로부터 저레벨 전압(VLplus)으로 올리고 있다.
이 경우에 있어서, 엠퍼시스 제어 신호(CTRL)가 "1"인 경우에는, 드라이버부(29A∼29C)의 엠퍼시스 전압 설정부(14)는, 엠퍼시스 제어 신호(CTRL)가 "0"인 경우에 비하여, "N"을 늘림과 함께 "M"을 줄인다. 이에 의해, 드라이버부(29B)에서는, 회로(UA0, UB0, UA1, UB1) 중의, 트랜지스터(91)가 온 상태가 되는 회로의 수가 감소함과 함께, 회로(DA0, DB0, DA1, DB1) 중의, 트랜지스터(94)가 온 상태가 되는 회로의 수가 증가하기 때문에, 신호(SIGB)의 전압(중레벨 전압(VMminus))은 낮아진다. 또한, 드라이버부(29C)에서는, 회로(UA0, UB0, UA1, UB1) 중의, 트랜지스터(91)가 온 상태가 되는 회로의 수가 증가함과 함께, 회로(DA0, DB0, DA1, DB1) 중의, 트랜지스터(94)가 온 상태가 되는 회로의 수가 감소하기 때문에, 신호(SIGC)의 전압(저레벨 전압(VLplus))은 높아진다. 즉, 이 경우에는, 엠퍼시스 전압(ΔVE)은 커진다.
이와 같이 하여, 출력부(26)는, 심볼 신호(Tx1, Tx2, Tx3), 엠퍼시스 제어 신호(MUP, MDN, CTRL) 및 클록 신호(TxCK)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성한다. 그때, 출력부(26)는, 후술하는 바와 같이, 심볼 천이가, 신호(SIGA)와 신호(SIGB)와의 차분(AB), 신호(SIGB)와 신호(SIGC)와의 차분(BC) 및 신호(SIGC)와 신호(SIGA)와의 차분(CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인 경우에는, 엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여 프리엠퍼시스 동작을 행한다. 이에 의해, 통신 시스템(1)에서는, 파형 품질을 높일 수 있고, 그 결과, 통신 성능을 높일 수 있도록 되어 있다.
또한, 출력부(26)는, 후술하는 바와 같이, 통신 시스템(1)에서 스큐가 있는 경우에는, 엠퍼시스 제어 신호(CTRL2)에 의거하여, 그 스큐에 응한 엠퍼시스 전압(ΔVE)을 설정한다. 이에 의해, 통신 시스템(1)에서는, 스큐가 통신 성능에 미치는 영향을 저감할 수 있고, 그 결과, 통신 성능을 높일 수 있도록 되어 있다.
(수신 장치(30))
도 1에 도시한 바와 같이, 수신 장치(30)는, 수신부(40)와, 처리부(32)를 갖고 있다.
수신부(40)는, 신호(SIGA, SIGB, SIGC)를 수신함과 함께, 이 신호(SIGA, SIGB, SIGC)에 의거하여, 천이 신호(RxF, RxR, RxP) 및 클록 신호(RxCK)를 생성하는 것이다.
도 12는, 수신부(40)의 한 구성례를 도시하는 것이다. 수신부(40)는, 저항 소자(41A, 41B, 41C)와, 스위치(42A, 42B, 42C)와, 앰프(43A, 43B, 43C)와, 클록 생성부(44)와, 플립플롭(45, 46)과, 신호 생성부(47)를 갖고 있다.
저항 소자(41A, 41B, 41C)는, 통신 시스템(1)의 종단저항으로서 기능하는 것이고, 저항치는, 이 예에서는, 50[Ω] 정도이다. 저항 소자(41A)의 일단은 입력 단자(TinA)에 접속됨과 함께 신호(SIGA)가 공급되고, 타단은 스위치(42A)의 일단에 접속되어 있다. 저항 소자(41B)의 일단은 입력 단자(TinB)에 접속됨과 함께 신호(SIGB)가 공급되고, 타단은 스위치(42B)의 일단에 접속되어 있다. 저항 소자(41C)의 일단은 입력 단자(TinC)에 접속됨과 함께 신호(SIGC)가 공급되고, 타단은 스위치(42C)의 일단에 접속되어 있다.
스위치(42A)의 일단은 저항 소자(41A)의 타단에 접속되고, 타단은 스위치(42B, 42C)의 타단에 접속되어 있다. 스위치(42B)의 일단은 저항 소자(41B)의 타단에 접속되고, 타단은 스위치(42A, 42C)의 타단에 접속되어 있다. 스위치(42C)의 일단은 저항 소자(41C)의 타단에 접속되고, 타단은 스위치(42A, 42B)의 타단에 접속되어 있다. 수신 장치(30)에서는, 스위치(42A, 42B, 42C)는, 온 상태로 설정되고, 저항 소자(41A∼41C)가 종단저항으로서 기능하도록 되어 있다.
앰프(43A)의 정입력 단자는, 앰프(43C)의 부입력 단자 및 저항 소자(41A)의 일단에 접속됨과 함께 신호(SIGA)가 공급되고, 부입력 단자는, 앰프(43B)의 정입력 단자 및 저항 소자(41B)의 일단에 접속됨과 함께 신호(SIGB)가 공급된다. 앰프(43B)의 정입력 단자는, 앰프(43A)의 부입력 단자 및 저항 소자(41B)의 일단에 접속됨과 함께 신호(SIGB)가 공급되고, 부입력 단자는, 앰프(43C)의 정입력 단자 및 저항 소자(41C)의 일단에 접속됨과 함께 신호(SIGC)가 공급된다. 앰프(43C)의 정입력 단자는, 앰프(43B)의 부입력 단자 및 저항 소자(41C)의 일단에 접속됨과 함께 신호(SIGC)가 공급되고, 부입력 단자는, 앰프(43A)의 정입력 단자 및 저항 소자(41A)에 접속됨과 함께 신호(SIGA)가 공급된다.
이 구성에 의해, 앰프(43A)는, 신호(SIGA)와 신호(SIGB)와의 차분(AB)(SIGA-SIGB)에 응한 신호를 출력하고, 앰프(43B)는, 신호(SIGB)와 신호(SIGC)와의 차분(BC)(SIGB-SIGC)에 응한 신호를 출력하고, 앰프(43C)는, 신호(SIGC)와 신호(SIGA)와의 차분(CA)(SIGC-SIGA)에 응한 신호를 출력하도록 되어 있다.
도 13은, 수신부(40)가 심볼 "+x"를 수신하는 경우에 있어서, 앰프(43A, 43B, 43C)의 한 동작례를 도시하는 것이다. 또한, 스위치(42A, 42B, 42C)는, 온 상태이기 때문에, 도시를 생략하고 있다. 이 예에서는, 신호(SIGA)의 전압 상태는 전압 상태(SH)이고, 신호(SIGB)의 전압 상태는 전압 상태(SL)이고, 신호(SIGC)의 전압 상태는 전압 상태(SM)이다. 이 경우에는, 입력 단자(TinA), 저항 소자(41A), 저항 소자(41B), 입력 단자(TinB)의 순서로 전류(Iin)가 흐른다. 그리고, 앰프(43A)의 정입력 단자에는 전압 상태(SH)에 대응하는 전압이 공급됨과 함께 부입력 단자에는 전압 상태(SL)에 대응하는 전압이 공급되고, 차분(AB)은 정(AB>0)이 되기 때문에, 앰프(32A)는 "1"을 출력한다. 또한, 앰프(43B)의 정입력 단자에는 전압 상태(SL)에 대응하는 전압이 공급됨과 함께 부입력 단자에는 전압 상태(SM)에 대응하는 전압이 공급되고, 차분(BC)은 부(BC<0)가 되기 때문에, 앰프(43B)은 "0"을 출력한다. 또한, 앰프(43C)의 정입력 단자에는 전압 상태(SM)에 대응하는 전압이 공급됨과 함께 부입력 단자에는 전압 상태(SH)에 대응하는 전압이 공급되고, 차분(CA)은 부(CA<0)가 되기 때문에, 앰프(43C)는 "0"을 출력하도록 되어 있다.
클록 생성부(44)는, 앰프(43A, 43B, 43C)의 출력 신호에 의거하여, 클록 신호(RxCK)를 생성하는 것이다.
플립플롭(45)은, 앰프(43A, 43B, 43C)의 출력 신호를, 클록 신호(RxCK)의 1클록분 지연시켜서, 각각 출력하는 것이다. 플립플롭(46)은, 플립플롭(45)의 3개의 출력 신호를, 클록 신호(RxCK)의 1클록분 지연시켜서, 각각 출력하는 것이다.
신호 생성부(47)는, 플립플롭(45, 46)의 출력 신호 및 클록 신호(RxCK)에 의거하여, 천이 신호(RxF, RxR, RxP)를 생성하는 것이다. 이 천이 신호(RxF, RxR, RxP)는, 송신 장치(10)에서의 천이 신호(TxF9, TxR9, TxP9)(도 5)에 각각 대응하는 것이고, 심볼의 천이를 나타내는 것이다. 신호 생성부(47)는, 플립플롭(45)의 출력 신호가 나타내는 심볼과, 플립플롭(46)의 출력 신호가 나타내는 심볼에 의거하여, 심볼의 천이(도 4)를 특정하여, 천이 신호(RxF, RxR, RxP)를 생성하도록 되어 있다.
처리부(32)(도 1)는, 천이 신호(RxF, RxR, RxP) 및 클록 신호(RxCK)에 의거하여, 소정의 처리를 행하는 것이다.
여기서, 드라이버부(29A, 29B, 29C)는, 본 개시에서의 「드라이버부」의 한 구체례에 대응한다. 스큐 정보 기억부(13), 천이 검출부(25), 타이밍 제어부(27T) 및 엠퍼시스 제어부(28A, 28B, 28C)는, 본 개시에서의 「제어부」의 한 구체례에 대응한다. 송신 심볼 생성부(22)는, 본 개시에서의 「신호 생성부」의 한 구체례에 대응한다. 회로(UA01∼UA0M, UB01∼UB0N, UA11∼UA1M, UB11∼UB1N)의 각각은, 본 개시에서의 「제1의 서브 회로」의 한 구체례에 대응한다. 회로(DA01∼DA0M, DB01∼DB0N, DA11∼DA1M, DB11∼DB1N)의 각각은, 본 개시에서의 「제2의 서브 회로」의 한 구체례에 대응한다.
[동작 및 작용]
계속해서, 본 실시의 형태의 통신 시스템(1)의 동작 및 작용에 관해 설명한다.
(전체 동작 개요)
우선, 도 1, 5, 7을 참조하여, 통신 시스템(1)의 전체 동작 개요를 설명한다. 송신 장치(10)의 클록 생성부(11)는, 클록 신호(TxCK)를 생성한다. 처리부(12)는, 소정의 처리를 행함에 의해, 천이 신호(TxF0∼TxF6, TxR0∼TxR6, TxP0∼TxP6)를 생성한다. 송신부(20)(도 5)에서, 시리얼라이저(21F)는, 천이 신호(TxF0∼TxF6) 및 클록 신호(TxCK)에 의거하여 천이 신호(TxF9)를 생성하고, 시리얼라이저(21R)는, 천이 신호(TxR0∼TxR6) 및 클록 신호(TxCK)에 의거하여 천이 신호(TxR9)를 생성하고, 시리얼라이저(21P)는, 천이 신호(TxP0∼TxP6) 및 클록 신호(TxCK)에 의거하여 천이 신호(TxP9)를 생성한다. 송신 심볼 생성부(22)는, 천이 신호(TxF9, TxR9, TxP9) 및 클록 신호(TxCK)에 의거하여, 심볼 신호(Tx1, Tx2, Tx3)를 생성한다. 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9), 심볼 신호(D1, D2, D3) 및 스큐 정보(INF)에 의거하여, 엠퍼시스 제어 신호(MUP, MDN, CTRL)를 생성한다.
출력부(26)(도 7)에서, 드라이버 제어부(27)는, 심볼 신호(Tx1, Tx2, Tx3) 및 클록 신호(TxCK)에 의거하여, 신호(UPA, DNA, UPB, DNB, UPC, DNC)를 생성한다. 타이밍 제어부(27T)는, 엠퍼시스 제어 신호(MUP, MDN, CTRL) 및 클록 신호(TxCK)에 의거하여, 엠퍼시스 제어 신호(MUP, MDN, CTRL)에 대해 타이밍 조정을 행함에 의해 엠퍼시스 제어 신호(MUP2, MDN2, CTRL2)를 각각 생성한다. 엠퍼시스 제어부(28A)는, 신호(UPA, DNA) 및 엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 생성한다. 엠퍼시스 제어부(28B)는, 신호(UPB, DNB) 및 엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(UPBA0, UPBB0, UPBA1, UPBB1, DNBA0, DNBB0, DNBA1, DNBB1)를 생성한다. 엠퍼시스 제어부(28C)는, 신호(UPC, DNC) 및 엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(UPCA0, UPCB0, UPCA1, UPCB1, DNCA0, DNCB0, DNCA1, DNCB1)를 생성한다. 드라이버부(29A)는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1) 및 엠퍼시스 제어 신호(CTRL2)에 의거하여, 신호(SIGA)를 생성한다. 드라이버부(29B)는, 신호(UPBA0, UPBB0, UPBA1, UPBB1, DNBA0, DNBB0, DNBA1, DNBB1) 및 엠퍼시스 제어 신호(CTRL2)에 의거하여, 신호(SIGB)를 생성한다. 드라이버부(29C)는, 신호(UPCA0, UPCB0, UPCA1, UPCB1, DNCA0, DNCB0, DNCA1, DNCB1) 및 엠퍼시스 제어 신호(CTRL2)에 의거하여, 신호(SIGC)를 생성한다.
수신 장치(30)(도 1)에서는, 수신부(40)는, 신호(SIGA, SIGB, SIGC)를 수신함과 함께, 이 신호(SIGA, SIGB, SIGC)에 의거하여, 천이 신호(RxF, RxR, RxP) 및 클록 신호(RxCK)를 생성한다. 처리부(32)는, 천이 신호(RxF, RxR, RxP) 및 클록 신호(RxCK)에 의거하여, 소정의 처리를 행한다.
(프리엠퍼시스 동작에 관해)
다음에, 프리엠퍼시스 동작에 관해, 상세히 설명한다. 송신 장치(10)에서, 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 엠퍼시스 제어 신호(MUP, MDN)를 생성한다. 구체적으로는, 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 심볼 천이가, 신호(SIGA)와 신호(SIGB)와의 차분(AB), 신호(SIGB)와 신호(SIGC)와의 차분(BC), 신호(SIGC)와 신호(SIGA)와의 차분(CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인지의 여부를 확인하고, 그 결과에 의거하여 엠퍼시스 제어 신호(MUP, MDN)를 생성한다.
도 14는, 송신 장치(10)가 프리엠퍼시스 동작을 행하지 않은 경우에 있어서, 차분(AB, BC, CA)의 아이 다이어그램을 모식적으로 도시하는 것이다. 도 14에서, ΔV는, 고레벨 전압(VH0)과 중레벨 전압(VM0)과의 차(差)이고, 마찬가지로, 중레벨 전압(VM0)과 저레벨 전압(VL0)과의 차이다. 도 14에 도시한 바와 같이, 천이(W21, W22)는, 다른 천이와 비교하여, 천이 시간이 긴 천이이다. 천이(W21)는, -2ΔV로부터 +ΔV로 변화하는 천이이고, 천이(W22)는, +2ΔV로부터 -ΔV로 변화하는 천이이다.
천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 심볼 천이가, 천이(W21, W22)와 같이, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인지의 여부를 확인한다. 그리고, 천이 검출부(25)는, 도 6에 도시한 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"인 경우에, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이이라고 판단한다. 그리고, 천이 검출부(25)는, 도 5에서 실선으로 둘러싼 WUP로 나타낸 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "+x", "+y", "+z"인 경우 및, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "-x", "-y", "-z"인 경우에, 엠퍼시스 제어 신호(MUP)를 "1"(액티브)로 한다. 또한, 천이 검출부(25)는, 도 6에서 파선으로 둘러싼 WDN로 나타낸 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "-x", "-y", "-z"인 경우 및, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "+x", "+y", "+z"인 경우에, 엠퍼시스 제어 신호(MDN)를 "1"(액티브)로 한다.
그리고, 출력부(26)는, 엠퍼시스 제어 신호(MUP2, MDN2)가 모두 "0"인 경우는, 전압 상태(SH)에서의 전압을 고레벨 전압(VH0)으로 하고 전압 상태(SM)에서의 전압을 중레벨 전압(VM0)으로 하고 전압 상태(SL)에서의 전압을 저레벨 전압(VL0)으로 한다. 또한, 출력부(26)는, 예를 들면, 엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우는, 전압 상태(SH)에서의 전압을 고레벨 전압(VHminus)으로 하고 전압 상태(SM)에서의 전압을 중레벨 전압(VMplus)으로 하고 전압 상태(SL)에서의 전압을 저레벨 전압(VL0)으로 한다. 또한, 출력부(26)는, 예를 들면, 엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우는, 전압 상태(SH)에서의 전압을 고레벨 전압(VH0)으로 하고 전압 상태(SM)에서의 전압을 중레벨 전압(VMminus)으로 하고 전압 상태(SL)에서의 전압을 저레벨 전압(VHplus)으로 한다.
도 15A∼15E는, 심볼이 "+x"로부터 "+x" 이외의 심볼로 천이하는 경우에 있어서 통신 시스템(1)의 한 동작례를 도시하는 것으로, 도 15A는, 심볼이 "+x"로부터 "-x"로 천이하는 경우를 나타내고, 도 15B는, 심볼이 "+x"로부터 "+y"로 천이하는 경우를 나타내고, 도 15C는, 심볼이 "+x"로부터 "-y"로 천이하는 경우를 나타내고, 도 15D는, 심볼이 "+x"로부터 "+z"로 천이하는 경우를 나타내고, 도 15E는, 심볼이 "+x"로부터 "-z"로 천이하는 경우를 나타낸다. 도 15A∼15E의 각각에서, (A)는, 송신 장치(10)의 출력 단자(ToutA, ToutB, ToutC)에서의 신호(SIGA, SIGB, SIGC)의 파형을 나타내고, (B)는, 수신 장치(30)에서의 차분(AB, BC, CA)의 파형을 나타낸다. 또한, 실선은, 프리엠퍼시스 동작을 행한 때의 파형을 나타내고, 파선은, 프리엠퍼시스 동작을 행하지 않은 때의 파형을 나타낸다.
도 6에 도시한 바와 같이, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "1xx"인 경우에는, 심볼이 "+x"로부터 "-x"로 천이한다(도 15A). 이때, 천이 검출부(25)는, 도 6에 도시한 바와 같이, 엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 15A에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로부터 저레벨 전압(VL0)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL0)으로부터 고레벨 전압(VH0)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM0)을 유지한다. 즉, 심볼이 "+x"로부터 "-x"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 엠퍼시스 제어부(28A, 28B, 28C)는, 드라이버부(29A, 29B, 29C)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.
또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "010"인 경우에는, 심볼이 "+x"로부터 "+y"로 천이한다(도 15B). 이때, 천이 검출부(25)는, 도 6에 도시한 바와 같이, 엠퍼시스 제어 신호(MDN)를 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(MUP)를 "0"(비액티브)으로 한다. 이에 의해, 도 15B에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로부터 중레벨 전압(VMminus)을 경유하여 중레벨 전압(VM0)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL0)으로부터 고레벨 전압(VH0)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM0)으로부터 저레벨 전압(VLplus)을 경유하여 저레벨 전압(VL0)으로 변화한다. 이때, 엠퍼시스 제어부(28A)는, 송신 장치(10)가 심볼 "+y"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGA)의 전압을 중레벨 전압(VM0)보다도 엠퍼시스 전압(ΔVE)분만큼 낮은 중레벨 전압(VMminus)으로 하도록, 드라이버부(29A)를 제어한다. 마찬가지로, 엠퍼시스 제어부(28C)는, 송신 장치(10)가 심볼 "+y"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGC)의 전압을 저레벨 전압(VL0)보다도 엠퍼시스 전압(ΔVE)분만큼 높은 저레벨 전압(VLplus)으로 하도록, 드라이버부(29C)를 제어한다. 즉, 차분(AB)의 천이는 천이(W22)에 대응하고, 차분(AB)의 천이 시간이 길어질 우려가 있기 때문에, 엠퍼시스 제어부(28A, 28C)는, 드라이버부(29A, 29C)가 프리엠퍼시스 동작을 행하도록 제어한다.
또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "011"인 경우에는, 심볼이 "+x"로부터 "-y"로 천이한다(도 15C). 이때, 천이 검출부(25)는, 도 6에 도시한 바와 같이, 엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 15C에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로부터 중레벨 전압(VM0)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL0)을 유지하고, 신호(SIGC)는 중레벨 전압(VM0)으로부터 고레벨 전압(VH0)으로 변화한다. 즉, 심볼이 "+x"로부터 "-y"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 엠퍼시스 제어부(28A, 28B, 28C)는, 드라이버부(29A, 29B, 29C)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.
또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "000"인 경우에는, 심볼이 "+x"로부터 "+z"로 천이한다(도 15D). 이때, 천이 검출부(25)는, 도 6에 도시한 바와 같이, 엠퍼시스 제어 신호(MUP)를 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(MDN)를 "0"(비액티브)으로 한다. 이에 의해, 도 15D에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로부터 저레벨 전압(VL0)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL0)으로부터 중레벨 전압(VMplus)을 경유하여 중레벨 전압(VM0)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM0)으로부터 고레벨 전압(VHminus)을 경유하여 고레벨 전압(VH0)으로 변화한다. 이때, 엠퍼시스 제어부(28B)는, 송신 장치(10)가 심볼 "+z"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGB)의 전압을 중레벨 전압(VM0)보다도 엠퍼시스 전압(ΔVE)분만큼 높은 중레벨 전압(VMplus)으로 하도록, 드라이버부(29B)를 제어한다. 마찬가지로, 엠퍼시스 제어부(28C)는, 송신 장치(10)가 심볼 "+z"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGC)의 전압을 고레벨 전압(VH0)보다도 엠퍼시스 전압(ΔVE)분만큼 낮은 고레벨 전압(VHminus)으로 하도록, 드라이버부(29C)를 제어한다. 즉, 차분(AB)의 천이는 천이(W22)에 대응하고, 차분(AB)의 천이 시간이 길어질 우려가 있기 때문에, 엠퍼시스 제어부(28B, 28C)는, 드라이버부(29B, 29C)가 프리엠퍼시스 동작을 행하도록 제어한다.
또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "001"인 경우에는, 심볼이 "+x"로부터 "-z"로 천이한다(도 15E). 이때, 천이 검출부(25)는, 도 6에 도시한 바와 같이, 엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 15E에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)를 유지하고, 신호(SIGB)는 저레벨 전압(VL0)으로부터 중레벨 전압(VM0)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM0)으로부터 저레벨 전압(VL0)으로 변화한다. 즉, 심볼이 "+x"로부터 "-z"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 엠퍼시스 제어부(28A, 28B, 28C)는, 드라이버부(29A, 29B, 29C)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.
이와 같이, 통신 시스템(1)에서는, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인 경우에 있어서, 프리엠퍼시스 동작을 행하도록 하였다. 이에 의해, 통신 시스템(1)에서는, 예를 들면 전송로(100)의 거리가 긴 경우에 있어서, 파형 품질을 높일 수 있다. 특히, 송신 장치(10)에서는, 출력 전압에 의하지 않고서, 드라이버부(29A, 29B, 29C)의 출력 임피던스가 약 50[Ω]이 되도록 하였다. 이에 의해, 통신 시스템(1)에서는, 출력 전압에 의하지 않고서, 출력 임피던스가 전송로(100)의 특성 임피던스와 정합시킬 수 있기 때문에, 파형 품질을 높일 수 있고, 그 결과, 통신 성능을 높일 수 있다.
또한, 통신 시스템(1)에서는, 도 15B에 도시한 바와 같이, 전압 상태(SM)에서의 전압이 중레벨 전압(VM0)보다도 낮은 중레벨 전압(VMminus)인 경우에는, 전압 상태(SL)에서의 전압을 저레벨 전압(VL0)보다도 높은 저레벨 전압(VLplus)으로 하였다. 또한, 도 15D에 도시한 바와 같이, 전압 상태(SM)에서의 전압이 중레벨 전압(VM0)보다도 높은 중레벨 전압(VMplus)인 경우에는, 전압 상태(SH)에서의 전압을 고레벨 전압(VH0)보다도 낮은 고레벨 전압(VHminus)으로 하였다. 이에 의해, 통신 시스템(1)에서는, 3개의 신호(SIGA, SIGB, SIGC)의 전압의 평균 전압인 커먼 모드 전압의 변동을 억제할 수 있다. 그 결과, 통신 시스템(1)에서는, 전자 방해(EMI ; Electro-Magnetic Interference)가 생길 우려를 저감할 수 있기 때문에, 통신 성능을 높일 수 있다.
또한, 통신 시스템(1)에서는, 천이 검출부(25)가, 천이 신호(TxF9, TxR9, TxP9)에 의거하여 특정한 심볼 천이를 검출하고, 엠퍼시스 제어부(28A, 28B, 28C)가, 그 검출 결과에 의거하여 드라이버부(29A, 29B, 29C)에 대해 프리엠퍼시스 동작을 행하게 하도록 하였다. 이에 의해, 통신 시스템(1)에서는, 예를 들면, 파형 품질이 저하될 우려가 있는 심볼 천이만에 대해, 동적으로 프리엠퍼시스 동작을 행할 수가 있기 때문에, 효과적으로 파형 품질을 높일 수 있다.
(엠퍼시스 전압(ΔVE)의 설정에 관해)
다음에, 스큐 정보(INF)에 의거하여 엠퍼시스 전압(ΔVE)을 설정하는 동작에 관해, 상세히 설명한다. 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9), 심볼 신호(D1, D2, D3) 및 스큐 정보(INF)에 의거하여, 엠퍼시스 제어 신호(CTRL)를 생성한다. 구체적으로는, 천이 검출부(25)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110A)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"이고, 또한 심볼(DS)이 "+y" 또는 "-y"인 경우에, 엠퍼시스 제어 신호(CTRL)를 "1"(액티브)로 하고 그 이외의 경우에 엠퍼시스 제어 신호(CTRL)를 "0"(비액티브)으로 한다. 또한, 천이 검출부(25)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110B)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"이고, 또한 심볼(DS)이 "+z" 또는 "-z"인 경우에, 엠퍼시스 제어 신호(CTRL)를 "1"(액티브)로 하고 그 이외의 경우에 엠퍼시스 제어 신호(CTRL)를 "0"(비액티브)으로 한다. 또한, 천이 검출부(25)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110C)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"이고, 또한 심볼(DS)이 "+x" 또는 "-x"인 경우에, 엠퍼시스 제어 신호(CTRL)를 "1"(액티브)로 하고 그 이외의 경우에 엠퍼시스 제어 신호(CTRL)를 "0"(비액티브)으로 한다.
출력부(26)는, 엠퍼시스 제어 신호(CTRL)에 의거하여, 엠퍼시스 전압(ΔVE)을 설정한다. 구체적으로는, 출력부(26)는, 엠퍼시스 제어 신호(CTRL)가 "1"(액티브)인 경우에 있어서, 엠퍼시스 제어 신호(CTRL)가 "0"(비액티브)인 경우에 비하여, 엠퍼시스 전압(ΔVE)을 큰 전압으로 한다.
도 16A, 16B는, 스큐 정보(INF)가, 전송로(100)의 선로(110C)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에 있어서 통신 시스템(1)의 한 동작례를 도시하는 것이고, 도 16A는, 심볼이 "+x"로부터 "+y"로 천이하는 경우를 나타내고, 도 16B는, 심볼이 "+x"로부터 "+z"로 천이하는 경우를 나타낸다. 도 16A, 16B의 각각에서, (A)는, 송신 장치(10)의 출력 단자(ToutA, ToutB, ToutC)에서의 신호(SIGA, SIGB, SIGC)의 파형을 나타내고, (B)는, 수신 장치(30)에서의 차분(AB, BC, CA)의 파형을 나타낸다.
심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "010"인 경우에는, 심볼이 "+x"로부터 "+y"로 천이한다(도 16A). 이때, 천이 검출부(25)는, 엠퍼시스 제어 신호(CTRL)를 "1"(액티브)로 한다. 즉, 이 예에서는, 스큐 정보(INF)가, 전송로(100)의 선로(110C)에서의 지연 시간이 짧은 것을 나타내는 정보이고, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 심볼(DS)이 "+x"이기 때문에, 천이 검출부(25)는, 엠퍼시스 제어 신호(CTRL)를 "1"로 한다. 신호(SIGA, SIGB, SIGC)는, 심볼이 "+x"로부터 "+y"로 천이하는 것에 수반하여, 도 15B에 도시한 경우와 마찬가지로 변화한다. 그때, 출력부(26)는, 엠퍼시스 제어 신호(CTRL)가 "1"이기 때문에, 엠퍼시스 제어 신호(CTRL)가 "0"인 경우에 비하여, 엠퍼시스 전압(ΔVE)을 큰 전압으로 설정한다.
이때, 도 16A(B)에 도시한 바와 같이, 수신 장치(30)에서의 차분(AB)은, 차분(BC, CA)에 비하여, 느린 타이밍으로 천이하기 시작한다. 즉, 이 예에서는, 전송로(100)의 선로(110C)에서의 지연 시간이, 선로(110A, 110B)와 비교하여 짧기 때문에, 차분(AB)은 가장 느리게 천이하기 시작한다. 또한, 차분(AB)의 천이는 천이(W22)에 대응하고, 차분(AB)의 천이 시간이 길어질 우려가 있다. 이 경우에도, 출력부(26)는, 엠퍼시스 전압(ΔVE)을 큰 전압으로 설정하기 때문에, 차분(AB)의 천이 시간을 보다 짧게 할 수 있다.
또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "000"인 경우에는, 심볼이 "+x"로부터 "+z"로 천이한다(도 16B). 이때, 천이 검출부(25)는, 엠퍼시스 제어 신호(CTRL)를 "1"(액티브)로 한다. 즉, 이 예에서는, 스큐 정보(INF)가, 전송로(100)의 선로(110C)에서의 지연 시간이 짧은 것을 나타내는 정보이고, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 심볼(DS)이 "+x"이기 때문에, 천이 검출부(25)는, 엠퍼시스 제어 신호(CTRL)를 "1"로 한다. 신호(SIGA, SIGB, SIGC)는, 심볼이 "+x"로부터 "+z"로 천이하는 것에 수반하여, 도 15D에 도시한 경우와 마찬가지로 변화한다. 그때, 출력부(26)는, 엠퍼시스 제어 신호(CTRL)가 "1"이기 때문에, 엠퍼시스 제어 신호(CTRL)가 "0"인 경우에 비하여, 엠퍼시스 전압(ΔVE)을 큰 전압으로 설정한다.
이때, 도 16B(B)에 도시한 바와 같이, 수신 장치(30)에서의 차분(AB)은, 차분(BC, CA)에 비하여, 느린 타이밍에서 천이하기 시작한다. 또한, 차분(AB)의 천이는 천이(W22)에 대응하고, 차분(AB)의 천이 시간이 길어질 우려가 있다. 이 경우에도, 출력부(26)는, 엠퍼시스 전압(ΔVE)을 큰 전압으로 설정하기 때문에, 차분(AB)의 천이 시간을 보다 짧게 할 수 있다.
도 17A는, 스큐 정보(INF)에 의거하여 엠퍼시스 전압(ΔVE)을 설정한 경우에 있어서 차분(AB, BC, CA)의 아이 다이어그램을 도시하는 것이다. 도 17B는, 엠퍼시스 전압(ΔVE)을 고정으로 한 경우에 있어서 차분(AB, BC, CA)의 아이 다이어그램을 도시하는 것이다. 통신 시스템(1)에서는, 도 17A에 도시한 바와 같이, 스큐 정보(INF)에 의거하여 엠퍼시스 전압(ΔVE)을 설정함에 의해, 아이 개구를 넓게 할 수 있고, 그 결과, 통신 성능을 높일 수 있다.
이와 같이, 통신 시스템(1)에서는, 스큐 정보(INF)에 의거하여, 엠퍼시스 전압(ΔVE)을 설정하도록 하였다. 이에 의해, 통신 시스템(1)에서는, 스큐에 응하여, 차분(AB, BC, CA)의 천이 시간을 변화시킬 수 있기 때문에, 스큐가 통신 성능에 미치는 영향을 저감할 수 있다. 특히, 통신 시스템(1)에서는, 천이(W21, W22)(도 14)와 같은 천이 시간이 긴 천이가, 가장 느리게 천이하기 시작하는 경우에, 엠퍼시스 전압(ΔVE)을 큰 전압으로 설정하였기 때문에, 스큐가 통신 성능에 미치는 영향을 효과적으로 저감할 수 있다.
또한, 통신 시스템(1)에서는, 엠퍼시스 전압(ΔVE)을 설정함에 의해, 스큐가 통신 성능에 미치는 영향을 저감하도록 하였기 때문에, 통신 성능을 높일 수 있다. 즉, 예를 들면, 송신 장치에, 신호(SIGA, SIGB, SIGC)에 대한 지연량을 조정하는 버퍼 회로를 마련하고, 버퍼 회로의 지연량을 조정함에 의해 데스큐를 행하는 경우에는, 지연량이 프로세스 편차, 전원 전압 변동 및 온도 변동의 영향을 받기 때문에, 조정 정밀도가 저하될 우려가 있다. 또한, 이 구성에서는, 조정 분해능이 낮기 때문에 미조정을 할 수 없을 우려가 있다. 한편, 통신 시스템(1)에서는, 엠퍼시스 전압(ΔVE)을 설정하도록 하였기 때문에, 조정 분해능을 높게할 수 있음과 함께, 조정 정밀도를 높일 수 있다.
[효과]
이상과 같이 본 실시의 형태에서는, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인 경우에 있어서 프리엠퍼시스 동작을 행하도록 하였기 때문에, 통신 성능을 높일 수 있다. 특히, 출력 전압에 의하지 않고서, 출력 임피던스가 약 50[Ω]이 되도록 하였기 때문에, 파형 품질을 높일 수 있고, 통신 성능을 높일 수 있다.
본 실시의 형태에서는, 전압 상태(SM)의 전압을 중레벨 전압(VMminus)으로 하는 경우에는, 전압 상태(SL)의 전압을 저레벨 전압(VLplus)으로 하고 전압 상태(SM)의 전압을 중레벨 전압(VMplus)으로 하는 경우에는, 전압 상태(SH)의 전압을 고레벨 전압(VHminus)으로 하였기 때문에, 전자 방해가 생길 우려를 저감할 수 있기 때문에, 통신 성능을 높일 수 있다.
본 실시의 형태에서는, 천이 신호에 의거하여 특정한 심볼 천이를 검출하고, 그 검출 결과에 의거하여 프리엠퍼시스 동작을 행하도록 하였기 때문에, 효과적으로 통신 성능을 높일 수 있다.
본 실시의 형태에서는, 스큐 정보에 의거하여, 엠퍼시스 전압을 설정하도록 하였기 때문에, 스큐가 통신 성능에 미치는 영향을 저감할 수 있다.
[변형례 1-1]
상기 실시의 형태에서는, 엠퍼시스 제어 신호(MUP2, MDN2)는, 도 8에 도시한 바와 같이, 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화할 수 있음과 함께, 유닛 인터벌(UI)의 시작 타이밍부터 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화할 수 있도록 하였지만, 이것으로 한정되는 것이 아니다. 이에 대신하여, 예를 들면, 엠퍼시스 제어 신호(MUP2, MDN2)는, 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화할 수 있음과 함께, 유닛 인터벌(UI)의 시작 타이밍부터 유닛 인터벌(UI)의 반분보다도 짧은 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화할 수 있도록 하여도 좋다. 또한, 예를 들면, 엠퍼시스 제어 신호(MUP2, MDN2)는, 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화할 수 있음과 함께, 유닛 인터벌(UI)의 시작 타이밍부터 유닛 인터벌(UI)의 반보다도 길은 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화할 수 있도록 하여도 좋다.
[변형례 1-2]
상기 실시의 형태에서는, 천이 신호(TxF9, TxR9, RxP9)가 "000" 또는 "010"인 경우에 프리엠퍼시스 동작을 행하도록 하였지만, 이것으로 한정되는 것이 아니고, 그 이외의 경우에도 프리엠퍼시스 동작을 행하도록 하여도 좋다.
<2. 제2의 실시의 형태>
다음에, 제2의 실시의 형태에 관한 통신 시스템(2)에 관해 설명한다. 본 실시의 형태는, 엠퍼시스 동작의 방법이 상기 제1의 실시의 형태와는 다른 것이다. 또한, 상기 제1의 실시의 형태에 관한 통신 시스템(1)과 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.
도 1에 도시한 바와 같이, 통신 시스템(2)은, 송신 장치(50)를 구비하고 있다. 송신 장치(50)는, 송신부(60)를 갖고 있다. 통신 시스템(2)는, 디엠퍼시스에 의해 통신 성능의 향상을 도모하는 것이다.
도 18은, 통신 시스템(2)에서의 3개의 전압 상태(SH, SM, SL)를 나타내는 것이다. 전압 상태(SH)는, 3개의 고레벨 전압(VH)(VH0, VH1, VH2)에 대응하는 상태이다. 고레벨 전압(VH0, VH1, VH2) 중, 고레벨 전압(VH0)은 가장 낮은 전압이고, 고레벨 전압(VH2)은 가장 높은 전압이다. 전압 상태(SM)는, 3개의 중레벨 전압(VM)(VM0, VM1plus, VM1minus)에 대응하는 상태이다. 중레벨 전압(VM0, VM1plus, VM1minus) 중, 중레벨 전압(VM1minus)은 가장 낮은 전압이고, 중레벨 전압(VM1plus)은 가장 높은 전압이다. 전압 상태(SL)는, 3개의 저레벨 전압(VL)(VL0, VL1, VL2)에 대응하는 상태이다. 저레벨 전압(VL0, VL1, VL2) 중, 저레벨 전압(VL0)은 가장 높은 전압이고, 저레벨 전압(VL2)은 가장 낮은 전압이다. 고레벨 전압(VH2)은, 디엠퍼시스 동작을 행하지 않은 경우에 있어서 고레벨 전압이고, 중레벨 전압(VM0)은, 디엠퍼시스 동작을 행하지 않은 경우에 있어서 중레벨 전압이고, 저레벨 전압(VL2)은, 디엠퍼시스 동작을 행하지 않은 경우에 있어서 저레벨 전압이다.
도 19는, 송신부(60)의 한 구성례를 도시하는 것이다. 송신부(20)는, 시리얼라이저(21F, 21R, 21P)와, 송신 심볼 생성부(22)와, 송신 심볼 생성부(62)와, 스큐 정보 기억부(53)와, 출력부(66)를 갖고 있다.
송신 심볼 생성부(62)는, 천이 신호(TxF9, TxR9, TxP9) 및 클록 신호(TxCK)에 의거하여, 심볼 신호(Tx1, Tx2, Tx3) 및 심볼 신호(D1, D2, D3)를 생성하는 것이다.
스큐 정보 기억부(53)는, 스큐 정보(INF)를 기억하는 것이다. 또한, 스큐 정보 기억부(53)는, 스큐 정보(INF)에 의거하여, 엠퍼시스 제어 신호(CTRLA, CTRLB, CTRLC)를 생성하는 기능도 갖고 있다.
구체적으로는, 스큐 정보 기억부(53)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110A)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 엠퍼시스 제어 신호(CTRLB, CTRLC)를 함께 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(CTRLA)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(66)는, 후술하는 바와 같이, 신호(SIGB, SIGC)에서의 엠퍼시스 전압(ΔVE)을, 신호(SIGA)에서의 엠퍼시스 전압(ΔVE)보다도 크게 한다.
또한, 스큐 정보 기억부(53)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110B)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 엠퍼시스 제어 신호(CTRLA, CTRLC)를 함께 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(CTRLB)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(66)는, 후술하는 바와 같이, 신호(SIGA, SIGC)에서의 엠퍼시스 전압(ΔVE)을, 신호(SIGB)에서의 엠퍼시스 전압(ΔVE)보다도 크게 한다.
또한, 스큐 정보 기억부(53)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110C)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 엠퍼시스 제어 신호(CTRLA, CTRLB)를 함께 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(CTRLC)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(66)는, 후술하는 바와 같이, 신호(SIGA, SIGB)에서의 엠퍼시스 전압(ΔVE)을, 신호(SIGC)에서의 엠퍼시스 전압(ΔVE)보다도 크게 한다.
이와 같이 하여, 스큐 정보 기억부(53)는, 스큐 정보(INF)에 의거하여 엠퍼시스 제어 신호(CTRLA, CTRLB, CTRLC)를 생성한다. 그리고, 스큐 정보 기억부(53)는, 엠퍼시스 제어 신호(CTRLA, CTRLB, CTRLC)를, 출력부(66)에 공급하도록 되어 있다.
출력부(66)는, 심볼 신호(Tx1, Tx2, Tx3), 심볼 신호(D1, D2, D3), 엠퍼시스 제어 신호(CTRLA, CTRLB, CTRLC) 및 클록 신호(TxCK)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하는 것이다.
도 20은, 출력부(66)의 한 구성례를 도시하는 것이다. 출력부(66)는, 드라이버 제어부(67N)와, 드라이버 제어부(67D)와, 엠퍼시스 제어부(68A, 68B, 68C)를 갖고 있다.
드라이버 제어부(67N)는, 현재의 심볼(NS)에 관한 심볼 신호(Tx1, Tx2, Tx3) 및 클록 신호(TxCK)에 의거하여, 신호(MAINAN, SUBAN, MAINBN, SUBBN, MAINCN, SUBCN)를 생성하는 것이다. 구체적으로는, 드라이버 제어부(67N)는, 심볼 신호(Tx1, Tx2, Tx3)가 나타내는 현재의 심볼(NS)에 의거하여, 도 3에 도시한 바와 같이, 신호(SIGA, SIGB, SIGC)의 전압 상태를 각각 구한다. 그리고, 드라이버 제어부(67N)는, 예를 들면, 신호(SIGA)를 전압 상태(SH)로 하는 경우에는, 신호(MAINAN, SUBAN)를 각각 "1", "0"으로 하고, 신호(SIGA)를 전압 상태(SL)로 하는 경우에는, 신호(MAINAN, SUBAN)를 각각 "0", "1"로 하고, 신호(SIGA)를 전압 상태(SM)로 하는 경우에는, 신호(MAINAN, SUBAN)를 함께 "1" 또는 "0"으로 한다. 신호(MAINBN, SUBBN)에 대해서도 마찬가지이고, 신호(MAINCN, SUBCN)에 대해서도 마찬가지이다. 그리고, 드라이버 제어부(67N)는, 신호(MAINAN, SUBAN)를 엠퍼시스 제어부(68A)에 공급하고, 신호(MAINBN, SUBBN)를 엠퍼시스 제어부(68B)에 공급하고, 신호(MAINCN, SUBCN)를 엠퍼시스 제어부(68C)에 공급하도록 되어 있다.
드라이버 제어부(67D)는, 하나 전의 심볼(DS)에 관한 심볼 신호(D1, D2, D3) 및 클록 신호(TxCK)에 의거하여, 신호(MAINAD, SUBAD, MAINBD, SUBBD, MAINCD, SUBCD)를 생성하는 것이다. 드라이버 제어부(67D)는, 드라이버 제어부(67N)와 같은 회로 구성을 갖는 것이다. 그리고, 드라이버 제어부(67D)는, 신호(MAINAD, SUBAD)를 엠퍼시스 제어부(68A)에 공급하고, 신호(MAINBD, SUBBD)를 엠퍼시스 제어부(68B)에 공급하고, 신호(MAINCD, SUBCD)를 엠퍼시스 제어부(68C)에 공급하도록 되어 있다.
엠퍼시스 제어부(68A)는, 신호(MAINAN, SUBAN) 및 신호(MAINAD, SUBAD)에 의거하여, 8개의 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 생성하는 것이다. 드라이버부(29A)는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1) 및 스큐 정보 기억부(53)로부터 공급된 엠퍼시스 제어 신호(CTRLA)에 의거하여, 신호(SIGA)를 생성하도록 되어 있다.
엠퍼시스 제어부(68B)는, 신호(MAINBN, SUBBN) 및 신호(MAINBD, SUBBD)에 의거하여, 8개의 신호(UPBA0, UPBB0, UPBA1, UPBB1, DNBA0, DNBB0, DNBA1, DNBB1)를 생성하는 것이다. 드라이버부(29B)는, 신호(UPBA0, UPBB0, UPBA1, UPBB1, DNBA0, DNBB0, DNBA1, DNBB1) 및 스큐 정보 기억부(53)로부터 공급된 엠퍼시스 제어 신호(CTRLB)에 의거하여, 신호(SIGB)를 생성하도록 되어 있다.
엠퍼시스 제어부(68C)는, 신호(MAINCN, SUBCN) 및 신호(MAINCD, SUBCD)에 의거하여, 8개의 신호(UPCA0, UPCB0, UPCA1, UPCB1, DNCA0, DNCB0, DNCA1, DNCB1)를 생성하는 것이다. 드라이버부(29C)는, 신호(UPCA0, UPCB0, UPCA1, UPCB1, DNCA0, DNCB0, DNCA1, DNCB1) 및 스큐 정보 기억부(53)로부터 공급된 엠퍼시스 제어 신호(CTRLC)에 의거하여, 신호(SIGC)를 생성하도록 되어 있다.
도 21은, 엠퍼시스 제어부(68A)의 한 동작례를 도시하는 것이다. 도 22A∼22C는, 신호(SIGA)를 전압 상태(SH)로 할 때의 드라이버부(29A)의 한 동작례를 도시하는 것이고, 도 23A∼23C는, 신호(SIGA)를 전압 상태(SM)로 할 때의 드라이버부(29A)의 한 동작례를 도시하는 것이고, 도 24A∼24C는, 신호(SIGA)를 전압 상태(SL)로 할 때의 드라이버부(29A)의 한 동작례를 도시하는 것이다. 또한, 여기서는, 엠퍼시스 제어부(68A) 및 드라이버부(29A)를 예로 들어 설명하지만, 엠퍼시스 제어부(68B) 및 드라이버부(29B)에 대해서도 마찬가지이고, 엠퍼시스 제어부(68C) 및 드라이버부(29C)에 대해서도 마찬가지이다.
엠퍼시스 제어부(68A)는, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 모두 "0" 또는 "1"인 경우에는, 도 23A∼23C에 도시한 바와 같이, 신호(SIGA)의 전압을 3개의 중레벨 전압(VM0, VM1plus, VM1minus)의 어느 하나로 설정한다.
구체적으로는, 엠퍼시스 제어부(68A)는, 예를 들면, 도 21에 도시한 바와 같이, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "0", "0"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "0"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "11001100"으로 한다. 이에 의해, 드라이버부(29A)에서는, 도 23B에 도시한 바와 같이, 회로(UA01∼UA0M, UB01∼UB0N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M, DB01∼DB0N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 중레벨 전압(VM0)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다. 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "1", "1"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "0"인 경우도 마찬가지이다. 또한, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "0", "0"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "1"인 경우도 마찬가지이다. 또한, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "1", "1"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "1"인 경우도 마찬가지이다.
또한, 엠퍼시스 제어부(68A)는, 예를 들면, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "0", "1"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "0"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "11011000"으로 한다. 이에 의해, 드라이버부(29A)에서는, 도 23A에 도시한 바와 같이, 회로(UA01∼UA0M, UB01∼UB0N, UB11∼UB1N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 중레벨 전압(VM1plus)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다. 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "0", "1"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "1"인 경우도 마찬가지이다.
또한, 엠퍼시스 제어부(68A)는, 예를 들면, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "1", "0"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "0"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "10001101"로 한다. 이에 의해, 드라이버부(29A)에서는, 도 23C에 도시한 바와 같이, 회로(UA01∼UA0M)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M, DB01∼DB0N, DB11∼DB1N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 중레벨 전압(VM1minus)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다. 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "1", "0"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "1"인 경우도 마찬가지이다.
또한, 엠퍼시스 제어부(68A)는, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "1"인 경우에는, 도 24A∼24C에 도시한 바와 같이, 신호(SIGA)의 전압을 3개의 저레벨 전압(VL0, VL1, VL2)의 어느 하나로 설정한다.
구체적으로는, 엠퍼시스 제어부(68A)는, 예를 들면, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "1", "0"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "1"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "00001111"로 한다. 이에 의해, 드라이버부(29A)에서는, 도 24C에 도시한 바와 같이, 회로(DA01∼DA0M, DB01∼DB0N, DA11∼DA1M, DB11∼DB1N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 저레벨 전압(VL2)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(68A)는, 예를 들면, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "0", "0"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "1"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "01001110"으로 한다. 이에 의해, 드라이버부(29A)에서는, 도 24B에 도시한 바와 같이, 회로(UB01∼UB0N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M, DB01∼DB0N, DA11∼DA1M)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 저레벨 전압(VL1)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다. 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "1", "1"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "1"인 경우도 마찬가지이다.
또한, 엠퍼시스 제어부(68A)는, 예를 들면, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "0", "1"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "0", "1"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "01011010"으로 한다. 이에 의해, 드라이버부(29A)에서는, 도 24A에 도시한 바와 같이, 회로(UB01∼UB0N, UB11∼UB1N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA01∼DA0M, DA11∼DA1M)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 저레벨 전압(VL0)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(68A)는, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "0"인 경우에는, 도 22A∼22C에 도시한 바와 같이, 신호(SIGA)의 전압을 3개의 고레벨 전압(VH0, VH1, VH2)의 어느 하나로 설정한다.
구체적으로는, 엠퍼시스 제어부(68A)는, 예를 들면, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "0", "1"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "0"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "11110000"으로 한다. 이에 의해, 드라이버부(29A)에서는, 도 22A에 도시한 바와 같이, 회로(UA01∼UA0M, UB01∼UB0N, UA11∼UA1M, UB11∼UB1N)에서의 트랜지스터(91)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 고레벨 전압(VH2)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
또한, 엠퍼시스 제어부(68A)는, 예를 들면, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "0", "0"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "0"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "10110001"로 한다. 이에 의해, 드라이버부(29A)에서는, 도 22B에 도시한 바와 같이, 회로(UA01∼UA0M, UA11∼UA1M, UB11∼UB1N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DB11∼DB1N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 고레벨 전압(VH1)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다. 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "1", "1"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "0"인 경우도 마찬가지이다.
또한, 엠퍼시스 제어부(68A)는, 예를 들면, 하나 전의 심볼(DS)에 관한 신호(MAINAD, SUBAD)가 "1", "0"이고, 현재의 심볼(NS)에 관한 신호(MAINAN, SUBAN)가 "1", "0"인 경우에는, 신호(UPAA0, UPAB0, UPAA1, UPAB1, DNAA0, DNAB0, DNAA1, DNAB1)를 "10100101"로 한다. 이에 의해, 드라이버부(29A)에서는, 도 22C에 도시한 바와 같이, 회로(UA01∼UA0M, UA11∼UA1M)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DB01∼DB0N, DB11∼DB1N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)의 전압은 고레벨 전압(VH0)이 됨과 함께, 드라이버부(29A)의 출력 종단저항(출력 임피던스)이 약 50[Ω]이 된다.
상기 제1의 실시의 형태의 경우와 마찬가지로, 엠퍼시스 제어 신호(CTRLA)가 "1"인 경우에는, 드라이버부(29A)의 엠퍼시스 전압 설정부(14)는, 엠퍼시스 제어 신호(CTRL)가 "0"인 경우에 비하여, "N"을 늘림과 함께 "M"을 줄인다. 이에 의해, 드라이버부(29A)에서는, 회로(UA0, UB0, UA1, UB1) 중의, 트랜지스터(91)가 온 상태가 되는 회로의 수가 감소함과 함께, 회로(DA0, DB0, DA1, DB1) 중의, 트랜지스터(94)가 온 상태가 되는 회로의 수가 증가한다. 그 결과, 엠퍼시스 전압(ΔVE)은 커진다. 드라이버부(29B, 29C)에 대해서도 마찬가지이다.
이와 같이 하여, 출력부(66)는, 현재의 심볼(NS)에 의거하여, 출력 단자(ToutA, ToutB, ToutC)에서의 전압 상태를 설정함과 함께, 현재의 심볼(NS) 및 하나 전의 심볼(DS)에 의거하여, 각 전압 상태에서의 전압 레벨을 설정한다. 그때, 송신 장치(50)는, 이른바 2탭의 FIR(Finite Impulse Response) 필터와 같이 동작하고, 디엠퍼시스 동작을 행한다. 이에 의해, 통신 시스템(2)에서는, 통신 성능을 높일 수 있도록 되어 있다.
또한, 출력부(66)는, 통신 시스템(2)에서 스큐가 있는 경우에는, 엠퍼시스 제어 신호(CTRLA, CTRLB, CTRLC)에 의거하여, 그 스큐에 응한 엠퍼시스 전압(ΔVE)을 설정한다. 이에 의해, 통신 시스템(2)에서는, 스큐가 통신 성능에 미치는 영향을 저감할 수 있고, 그 결과, 통신 성능을 높일 수 있도록 되어 있다.
(디엠퍼시스 동작에 관해)
다음에, 디엠퍼시스 동작에 관해, 상세히 설명한다. 송신 장치(50)에서, 출력부(66)는, 현재의 심볼(NS)에 의거하여, 출력 단자(ToutA, ToutB, ToutC)에서의 전압 상태를 설정함과 함께, 현재의 심볼(NS) 및 하나 전의 심볼(DS)에 의거하여, 각 전압 상태에서의 전압 레벨을 설정한다.
도 25A는, 신호(SIGA)의 전압 상태가 전압 상태(SH)로부터 다른 전압 상태로 천이하는 경우에 있어서, 신호(SIGA)의 전압 변화를 도시하는 것이다. 또한, 신호(SIGB, SIGC)에 대해서도 마찬가지이다. 이 도 25A에서, ΔV는, 고레벨 전압(VH0)과 중레벨 전압(VM0)과의 차이고, 마찬가지로, 중레벨 전압(VM0)과 저레벨 전압(VL0)과의 차이다. 이들의 고레벨 전압(VH0), 중레벨 전압(VM0) 및 저레벨 전압(VL0)은, 디엠퍼시스 동작의 기준이 되는 전압이다.
신호(SIGA)의 전압 상태가, 전압 상태(SH)로부터 전압 상태(SM)로 천이하는 경우에는, 신호(SIGA)의 전압은, 3개의 고레벨 전압(VH)(VH0, VH1, VH2)의 어느 하나로부터 중레벨 전압(VM1minus)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SH)이기 때문에, 신호(MAINAD, SUBAD)는 "1", "0"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SM)이기 때문에, 신호(MAINAN, SUBAN)는 예를 들면 "0", "0"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 중레벨 전압(VM1minus)으로 한다. 즉, 이 경우에는, 신호(SIGA)의 천이량은, 약 (-ΔV)이기 때문에, 엠퍼시스 제어부(68A)는, 신호(SIGA)의 천이 후의 전압을, 기준이 되는 중레벨 전압(VM0)보다도 1단계 낮은 중레벨 전압(VM1minus)으로 설정한다.
또한, 신호(SIGA)의 전압 상태가, 전압 상태(SH)로부터 전압 상태(SL)로 천이하는 경우에는, 신호(SIGA)의 전압은, 3개의 고레벨 전압(VH)(VH0, VH1, VH2)의 어느 하나로부터 저레벨 전압(VL2)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SH)이기 때문에, 신호(MAINAD, SUBAD)는 "1", "0"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SL)이기 때문에, 신호(MAINAN, SUBAN)는 "0", "1"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 저레벨 전압(VL2)으로 한다. 즉, 이 경우에는, 신호(SIGA)의 천이량은, 약 (-2ΔV)이기 때문에, 엠퍼시스 제어부(68A)는, 신호(SIGA)의 천이 후의 전압을, 기준이 되는 저레벨 전압(VL0)보다도 2단계 낮은 저레벨 전압(VL2)으로 설정한다.
또한, 신호(SIGA)의 전압 상태가, 전압 상태(SH)로 유지되는 경우에는, 신호(SIGA)의 전압은, 3개의 고레벨 전압(VH)(VH0, VH1, VH2)의 어느 하나로부터 고레벨 전압(VH0)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SH)이기 때문에, 신호(MAINAD, SUBAD)는 "1", "0"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SH)이기 때문에, 신호(MAINAN, SUBAN)는 "1", "0"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 고레벨 전압(VH0)으로 한다. 이와 같이, 송신 장치(50)에서는, 복수의 유닛 인터벌에 걸쳐서 신호(SIGA)의 전압 상태가 전압 상태(SH)로 유지되는 경우에는, 2번째 이후의 유닛 인터벌에서, 신호(SIGA)의 전압을 고레벨 전압(VH0)으로 한다. 즉, 이 고레벨 전압(VH0)은, 디엠퍼시스된 전압이다.
도 25B는, 신호(SIGA)의 전압 상태가 전압 상태(SM)로부터 다른 전압 상태로 천이하는 경우에 있어서, 신호(SIGA)의 전압 변화를 도시하는 것이다.
신호(SIGA)의 전압 상태가, 전압 상태(SM)로부터 전압 상태(SH)로 천이하는 경우에는, 신호(SIGA)의 전압은, 3개의 중레벨 전압(VM)(VM0, VM1plus, VM1minus)의 어느 하나로부터 고레벨 전압(VH1)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SM)이기 때문에, 신호(MAINAD, SUBAD)는 예를 들면 "0", "0"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SH)이기 때문에, 신호(MAINAN, SUBAN)는 "1", "0"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 고레벨 전압(VH1)으로 한다. 즉, 이 경우에는, 신호(SIGA)의 천이량은, 약 (+ΔV)이기 때문에, 엠퍼시스 제어부(68A)는, 신호(SIGA)의 천이 후의 전압을, 기준이 되는 고레벨 전압(VH0)보다도 1단계 높은 고레벨 전압(VH1)으로 설정한다.
또한, 신호(SIGA)의 전압 상태가, 전압 상태(SM)로부터 전압 상태(SL)로 천이하는 경우에는, 신호(SIGA)의 전압은, 3개의 중레벨 전압(VM)(VM0, VM1plus, VM1minus)의 어느 하나로부터 저레벨 전압(VL1)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SM)이기 때문에, 신호(MAINAD, SUBAD)는 예를 들면 "0", "0"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SL)이기 때문에, 신호(MAINAN, SUBAN)는 "0", "1"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 저레벨 전압(VL1)으로 한다. 즉, 이 경우에는, 신호(SIGA)의 천이량은, 약 (-ΔV)이기 때문에, 엠퍼시스 제어부(68A)는, 신호(SIGA)의 천이 후의 전압을, 기준이 되는 저레벨 전압(VL0)보다도 1단계 낮은 저레벨 전압(VL1)으로 설정한다.
또한, 신호(SIGA)의 전압 상태가, 전압 상태(SM)로 유지되는 경우에는, 신호(SIGA)의 전압은, 3개의 중레벨 전압(VM)(VM0, VM1plus, VM1minus)의 어느 하나로부터 중레벨 전압(VM0)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SM)이기 때문에, 신호(MAINAD, SUBAD)는 예를 들면 "0", "0"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SM)이기 때문에, 신호(MAINAN, SUBAN)는 예를 들면 "0", "0"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 중레벨 전압(VM0)으로 한다. 이와 같이, 송신 장치(50)에서는, 복수의 유닛 인터벌에 걸쳐서 신호(SIGA)의 전압 상태가 전압 상태(SM)로 유지되는 경우에는, 2번째 이후의 유닛 인터벌에서, 신호(SIGA)의 전압을 중레벨 전압(VM0)으로 한다.
도 25C는, 신호(SIGA)의 전압 상태가 전압 상태(SL)로부터 다른 전압 상태로 천이하는 경우에 있어서, 신호(SIGA)의 전압 변화를 도시하는 것이다.
신호(SIGA)의 전압 상태가, 전압 상태(SL)로부터 전압 상태(SM)로 천이하는 경우에는, 신호(SIGA)의 전압은, 3개의 저레벨 전압(VL)(VL0, VL1, VL2)의 어느 하나로부터 중레벨 전압(VM1plus)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SL)이기 때문에, 신호(MAINAD, SUBAD)는 "0", "1"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SM)이기 때문에, 신호(MAINAN, SUBAN)는 예를 들면 "0", "0"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 중레벨 전압(VM1plus)으로 한다. 즉, 이 경우에는, 신호(SIGA)의 천이량은, 약 (+ΔV)이기 때문에, 엠퍼시스 제어부(68A)는, 신호(SIGA)의 천이 후의 전압을, 기준이 되는 중레벨 전압(VM0)보다도 1단계 높은 중레벨 전압(VM1plus)으로 설정한다.
또한, 신호(SIGA)의 전압 상태가, 전압 상태(SL)로부터 전압 상태(SH)로 천이하는 경우에는, 신호(SIGA)의 전압은, 3개의 저레벨 전압(VL)(VL0, VL1, VL2)의 어느 하나로부터 고레벨 전압(VH2)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SL)이기 때문에, 신호(MAINAD, SUBAD)는 "0", "1"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SH)이기 때문에, 신호(MAINAN, SUBAN)는 "1", "0"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 고레벨 전압(VH2)으로 한다. 즉, 이 경우에는, 신호(SIGA)의 천이량은, 약 (+2ΔV)이기 때문에, 엠퍼시스 제어부(68A)는, 신호(SIGA)의 천이 후의 전압을, 기준이 되는 고레벨 전압(VH0)보다도 2단계 높은 고레벨 전압(VH2)으로 설정한다.
또한, 신호(SIGA)의 전압 상태가, 전압 상태(SL)로 유지되는 경우에는, 신호(SIGA)의 전압은, 3개의 저레벨 전압(VL)(VL0, VL1, VL2)의 어느 하나로부터 저레벨 전압(VL0)으로 변화한다. 구체적으로는, 이 경우에는, 하나 전의 심볼(DS)에서의 전압 상태가 전압 상태(SL)이기 때문에, 신호(MAINAD, SUBAD)는 "0", "1"이고, 현재의 심볼(NS)에서의 전압 상태가 전압 상태(SL)이기 때문에, 신호(MAINAN, SUBAN)는 "0", "1"이다. 따라서, 도 21에 도시한 바와 같이, 드라이버부(29A)는, 엠퍼시스 제어부(68A)로부터 공급되는 신호에 의거하여, 신호(SIGA)의 전압을 저레벨 전압(VL0)으로 한다. 이와 같이, 송신 장치(50)에서는, 복수의 유닛 인터벌에 걸쳐서 신호(SIGA)의 전압 상태가 전압 상태(SL)로 유지되는 경우에는, 2번째 이후의 유닛 인터벌에서, 신호(SIGA)의 전압을 저레벨 전압(VL0)으로 한다. 즉, 이 저레벨 전압(VL0)은, 디엠퍼시스된 전압이다.
이와 같이, 송신 장치(50)는, 신호(SIGA, SIGB, SIGC)의 각각에서, 전압 상태의 천이에 수반하는 전압의 천이량에 응하여, 천이 후의 전압을 설정한다. 구체적으로는, 송신 장치(50)는, 전압 상태가 하나 높은 상태로 천이하는 경우에는, 천이 후의 전압을, 기준이 되는 전압(예를 들면 중레벨 전압(VM0)이나 고레벨 전압(VH0))보다도 1단계 높은 전압으로 설정한다. 즉, 이 경우에는, 송신 장치(50)는, 1단계분의 정의 엠퍼시스 전압(ΔVE)을 설정한다. 또한, 송신 장치(50)는, 전압 상태가 2개 높은 상태로 천이하는 경우에는, 천이 후의 전압을, 기준이 되는 전압(예를 들면 고레벨 전압(VH0))보다도 2단계 높은 전압으로 설정한다. 즉, 이 경우에는, 송신 장치(50)는, 2단계분의 정의 엠퍼시스 전압(ΔVE)을 설정한다. 또한, 송신 장치(50)는, 전압 상태가 1개 낮은 상태로 천이하는 경우에는, 천이 후의 전압을, 기준이 되는 전압(예를 들면 중레벨 전압(VM0)이나 저레벨 전압(VL0))보다도 1단계 낮은 전압으로 설정한다. 즉, 이 경우에는, 송신 장치(50)는, 1단계분의 부의 엠퍼시스 전압(ΔVE)을 설정한다. 또한, 송신 장치(50)는, 전압 상태가 2개 낮은 상태로 천이하는 경우에는, 기준이 되는 전압(예를 들면 저레벨 전압(VL0))보다도 2단계 낮은 전압으로 설정한다. 즉, 이 경우에는, 송신 장치(50)는, 2단계분의 부의 엠퍼시스 전압(ΔVE)을 설정한다. 이와 같이, 송신 장치(50)는, 신호(SIGA, SIGB, SIGC)의 각각에서, 전압의 천이량에 응하여, 그 천이량에 비례하도록, 엠퍼시스 전압(ΔVE)을 설정한다.
도 26A∼26E는, 심볼이 "+x"로부터 "+x" 이외의 심볼로 천이하는 경우에 있어서 통신 시스템(1)의 한 동작례를 도시하는 것이고, 도 26A는, 심볼이 "+x"로부터 "-x"로 천이하는 경우를 나타내고, 도 26B는, 심볼이 "+x"로부터 "+y"로 천이하는 경우를 나타내고, 도 26C는, 심볼이 "+x"로부터 "-y"로 천이하는 경우를 나타내고, 도 26D는, 심볼이 "+x"로부터 "+z"로 천이하는 경우를 나타내고, 도 26E는, 심볼이 "+x"로부터 "-z"로 천이하는 경우를 나타낸다. 도 26A∼26E의 각각에서, 실선은, 디엠퍼시스 동작을 행한 때의 파형을 나타내고, 파선은, 디엠퍼시스 동작을 행하지 않은 때의 파형을 나타낸다. 또한, 천이 전에서의 신호(SIGA)의 전압은, 3개의 고레벨 전압(VH)의 어느 하나이지만, 이 도면에서는, 설명의 편의상, 신호(SIGA)의 전압을 고레벨 전압(VH0)으로 하고 있다. 마찬가지로, 천이 전에서의 신호(SIGB)의 전압을 저레벨 전압(VL0)으로 하고, 천이 전에서의 신호(SIGC)의 전압을 중레벨 전압(VM0)으로 하고 있다.
심볼이 "+x"로부터 "-x"로 천이하는 경우에는, 도 26A(A)에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로부터 저레벨 전압(VL2)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL0)으로부터 고레벨 전압(VH2)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM0)으로 유지된다. 즉, 신호(SIGA)의 천이량은, 약 (-2ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGA)의 전압을, 기준이 되는 저레벨 전압(VL0)보다도 2단계 낮은 저레벨 전압(VL2)으로 설정한다. 또한, 신호(SIGB)의 천이량은, 약 (+2ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGB)의 전압을, 기준이 되는 고레벨 전압(VH0)보다도 2단계 높은 고레벨 전압(VH2)으로 설정한다. 이때, 도 26A(B)에 도시한 바와 같이, 차분(AB)(SIGA-SIGB)의 천이량은, 약 (-4ΔV)이기 때문에, 천이 후의 차분(AB)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 4단계 낮아진다. 또한, 차분(BC)(SIGB-SIGC)의 천이량은, 약 (+2ΔV)이기 때문에, 천이 후의 차분(BC)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 2단계 높아진다. 또한, 차분(CA)(SIGC-SIGA)의 천이량은, 약 (+2ΔV)이기 때문에, 천이 후의 차분(CA)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 2단계 높아진다.
심볼이 "+x"로부터 "+y"로 천이하는 경우에는, 도 26B(A)에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로부터 중레벨 전압(VM1minus)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL0)으로부터 고레벨 전압(VH2)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM0)으로부터 저레벨 전압(VL1)으로 변화한다. 즉, 신호(SIGA)의 천이량은, 약 (-ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGA)의 전압을, 기준이 되는 중레벨 전압(VM0)보다도 1단계 낮은 중레벨 전압(VM1minus)으로 설정한다. 또한, 신호(SIGB)의 천이량은, 약 (+2ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGB)의 전압을, 기준이 되는 고레벨 전압(VH0)보다도 2단계 높은 고레벨 전압(VH2)으로 설정한다. 또한, 신호(SIGC)의 천이량은, 약 (-ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGC)의 전압을, 기준이 되는 저레벨 전압(VL0)보다도 1단계 낮은 저레벨 전압(VL1)으로 설정한다. 이때, 도 26B(B)에 도시한 바와 같이, 차분(AB)(SIGA-SIGB)의 천이량은, 약 (-3ΔV)이기 때문에, 천이 후의 차분(AB)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 3단계 낮아진다. 또한, 차분(BC)(SIGB-SIGC)의 천이량은, 약 (+3ΔV)이기 때문에, 천이 후의 차분(BC)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 3단계 높아진다.
심볼이 "+x"로부터 "-y"로 천이하는 경우에는, 도 26C(A)에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로부터 중레벨 전압(VM1minus)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL0)으로 유지되고, 신호(SIGC)는 중레벨 전압(VM0)으로부터 고레벨 전압(VH1)으로 변화한다. 즉, 신호(SIGA)의 천이량은, 약 (-ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGA)의 전압을, 기준이 되는 중레벨 전압(VM0)보다도 1단계 낮은 중레벨 전압(VM1minus)으로 설정한다. 또한, 신호(SIGC)의 천이량은, 약 (+ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGC)의 전압을, 기준이 되는 고레벨 전압(VH0)보다도 1단계 높은 고레벨 전압(VH1)으로 설정한다. 이때, 도 26C(B)에 도시한 바와 같이, 차분(AB)(SIGA-SIGB)의 천이량은, 약 (-ΔV)이기 때문에, 천이 후의 차분(AB)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 1단계 낮아진다. 또한, 차분(BC)(SIGB-SIGC)의 천이량은, 약 (-ΔV)이기 때문에, 천이 후의 차분(BC)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 1단계 낮아진다. 또한, 차분(CA)(SIGC-SIGA)의 천이량은, 약 (+2ΔV)이기 때문에, 천이 후의 차분(CA)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 2단계 높아진다.
심볼이 "+x"로부터 "+z"로 천이하는 경우에는, 도 26D(A)에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로부터 저레벨 전압(VL2)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL0)으로부터 중레벨 전압(VM1plus)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM0)으로부터 고레벨 전압(VH1)으로 변화한다. 즉, 신호(SIGA)의 천이량은, 약 (-2ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGA)의 전압을, 기준이 되는 저레벨 전압(VL0)보다도 2단계 낮은 저레벨 전압(VL2)으로 설정한다. 또한, 신호(SIGB)의 천이량은, 약 (+ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGB)의 전압을, 기준이 되는 중레벨 전압(VM0)보다도 1단계 높은 중레벨 전압(VM1plus)으로 설정한다. 또한, 신호(SIGC)의 천이량은, 약 (+ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGC)의 전압을, 기준이 되는 고레벨 전압(VH0)보다도 1단계 높은 고레벨 전압(VH1)으로 설정한다. 이때, 도 26D(B)에 도시한 바와 같이, 차분(AB)(SIGA-SIGB)의 천이량은, 약 (-3ΔV)이기 때문에, 천이 후의 차분(AB)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 3단계 낮아진다. 또한, 차분(CA)(SIGC-SIGA)의 천이량은, 약 (+3ΔV)이기 때문에, 천이 후의 차분(CA)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 3단계 높아진다.
심볼이 "+x"로부터 "-z"로 천이하는 경우에는, 도 26E(A)에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH0)으로 유지되고, 신호(SIGB)는 저레벨 전압(VL0)으로부터 중레벨 전압(VM1plus)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM0)으로부터 저레벨 전압(VL1)으로 변화한다. 즉, 신호(SIGB)의 천이량은, 약 (+ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGB)의 전압을, 기준이 되는 중레벨 전압(VM0)보다도 1단계 높은 중레벨 전압(VM1plus)으로 설정한다. 또한, 신호(SIGC)의 천이량은, 약 (-ΔV)이기 때문에, 송신 장치(50)는, 신호(SIGC)의 전압을, 기준이 되는 저레벨 전압(VL0)보다도 1단계 낮은 저레벨 전압(VL1)으로 설정한다. 이때, 도 26E(B)에 도시한 바와 같이, 차분(AB)(SIGA-SIGB)의 천이량은, 약 (-ΔV)이기 때문에, 천이 후의 차분(AB)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 1단계 낮아진다. 또한, 차분(BC)(SIGB-SIGC)의 천이량은, 약 (+2ΔV)이기 때문에, 천이 후의 차분(BC)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 2단계 높아진다. 또한, 차분(CA)(SIGC-SIGA)의 천이량은, 약 (-ΔV)이기 때문에, 천이 후의 차분(CA)은, 디엠퍼시스 동작을 행하지 않은 경우에 비하여 1단계 낮아진다.
이와 같이, 통신 시스템(2)에서는, 신호(SIGA, SIGB, SIGC)의 각각에서, 전압의 천이량에 응하여, 엠퍼시스 전압(ΔVE)을 설정한다. 즉, 송신 장치(50)는, 신호(SIGA, SIGB, SIGC)의 각각(싱글 엔드 신호)에 대해, 디엠퍼시스 동작을 행한다. 그 결과, 통신 시스템(2)에서는, 신호(SIGA, SIGB, SIGC)의 각각에 관해, 파형 품질을 높일 수 있기 때문에, 통신 성능을 높일 수 있다.
또한, 통신 시스템(2)에서는, 이와 같이 신호(SIGA, SIGB, SIGC)의 각각에 대해 엠퍼시스 전압을 설정함에 의해, 차동 신호인 차분(AB, BC, CA)의 각각에서도, 전압의 천이량에 응하여, 엠퍼시스 전압이 설정된다. 그 결과, 통신 시스템(2)에서는, 차분(AB, BC, CA)의 각각에 관해서도, 파형 품질을 높일 수 있기 때문에, 통신 성능을 높일 수 있다.
(엠퍼시스 전압(ΔVE)의 설정에 관해)
다음에, 스큐 정보(INF)에 의거하여 엠퍼시스 전압(ΔVE)을 설정하는 동작에 관해, 상세히 설명한다. 스큐 정보 기억부(53)는, 스큐 정보(INF)에 의거하여, 엠퍼시스 제어 신호(CTRLA, CTRLB, CTRLC)를 생성한다.
구체적으로는, 스큐 정보 기억부(53)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110A)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 엠퍼시스 제어 신호(CTRLB, CTRLC)를 함께 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(CTRLA)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(66)는, 신호(SIGB, SIGC)에서의 엠퍼시스 전압(ΔVE)을, 신호(SIGA)에서의 엠퍼시스 전압(ΔVE)보다도 크게 한다. 그 결과, 신호(SIGB, SIGC)의 천이 시간을 짧게 할 수 있기 때문에, 상기 제1의 실시의 형태의 경우와 마찬가지로, 차분(AB, BC, CA)의 아이 다이어그램에서의 아이 개구를 넓게 할 수 있고, 그 결과, 통신 성능을 높일 수 있다.
마찬가지로, 스큐 정보 기억부(53)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110B)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 엠퍼시스 제어 신호(CTRLA, CTRLC)를 함께 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(CTRLB)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(66)는, 신호(SIGA, SIGC)에서의 엠퍼시스 전압(ΔVE)을, 신호(SIGB)에서의 엠퍼시스 전압(ΔVE)보다도 크게 한다. 그 결과, 신호(SIGA, SIGC)의 천이 시간을 짧게 할 수 있기 때문에, 상기 제1의 실시의 형태의 경우와 마찬가지로, 차분(AB, BC, CA)의 아이 다이어그램에서의 아이 개구를 넓게 할 수 있고, 그 결과, 통신 성능을 높일 수 있다.
마찬가지로, 스큐 정보 기억부(53)는, 예를 들면, 스큐 정보(INF)가, 전송로(100)의 선로(110C)에서의 지연 시간이 짧은 것을 나타내는 정보인 경우에는, 엠퍼시스 제어 신호(CTRLA, CTRLB)를 함께 "1"(액티브)로 함과 함께, 엠퍼시스 제어 신호(CTRLC)를 "0"(비액티브)으로 한다. 이에 의해, 출력부(66)는, 신호(SIGA, SIGB)에서의 엠퍼시스 전압(ΔVE)을, 신호(SIGC)에서의 엠퍼시스 전압(ΔVE)보다도 크게 한다. 그 결과, 신호(SIGA, SIGB)의 천이 시간을 짧게 할 수 있기 때문에, 상기 제1의 실시의 형태의 경우와 마찬가지로, 차분(AB, BC, CA)의 아이 다이어그램에서의 아이 개구를 넓게 할 수 있고, 그 결과, 통신 성능을 높일 수 있다.
이와 같이, 통신 시스템(2)에서는, 스큐 정보(INF)에 의거하여, 엠퍼시스 전압(ΔVE)을 설정하도록 하였다. 이에 의해, 통신 시스템(2)에서는, 스큐에 응하여, 차분(AB, BC, CA)의 천이 시간을 변화시킬 수 있기 때문에, 스큐가 통신 성능에 미치는 영향을 저감할 수 있다.
이상과 같이 본 실시의 형태에서는, 신호(SIGA, SIGB, SIGC)의 각각에서, 전압의 천이량에 응하여, 엠퍼시스 전압을 설정하였기 때문에, 신호(SIGA, SIGB, SIGC)의 각각에 관해, 파형 품질을 높일 수 있기 때문에, 통신 성능을 높일 수 있다. 그 이외의 효과는, 상기 제1의 실시의 형태의 경우와 마찬가지이다.
[변형례 2-1]
상기 실시의 형태에서는, 출력부(66)는, 심볼 신호(Tx1, Tx2, Tx3) 및 심볼 신호(D1, D2, D3)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하였지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관한 송신 장치(50A)에 관해 상세히 설명한다.
도 27은, 송신 장치(50A)의 송신부(60A)의 한 구성례를 도시하는 것이다. 송신부(60A)는, 송신 심볼 생성부(22)와, 스큐 정보 기억부(53)와, 출력부(66A)를 갖고 있다. 출력부(66A)는, 심볼 신호(Tx1, Tx2, Tx3), 엠퍼시스 제어 신호(CTRLA, CTRLB, CTRLC) 및 클록 신호(TxCK)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하는 것이다.
도 28은, 출력부(66A)의 한 구성례를 도시하는 것이다. 출력부(66A)는, 드라이버 제어부(67N)와, 플립플롭(17A, 17B, 17C)를 갖고 있다. 드라이버 제어부(67N)는, 현재의 심볼(NS)에 관한 심볼 신호(Tx1, Tx2, Tx3) 및 클록 신호(TxCK)에 의거하여, 신호(MAINAN, SUBAN, MAINBN, SUBBN, MAINCN, SUBCN)를 생성하는 것이다. 플립플롭(17A)은, 신호(MAINAN, SUBAN)를, 클록 신호(TxCK)의 1클록분 지연시켜서, 신호(MAINAD, SUBAD)로서 각각 출력하는 것이다. 플립플롭(17B)은, 신호(MAINBN, SUBBN)를, 클록 신호(TxCK)의 1클록분 지연시켜서, 신호(MAINBD, SUBBD)로서 각각 출력하는 것이다. 플립플롭(17C)은, 신호(MAINCN, SUBCN)를, 클록 신호(TxCK)의 1클록분 지연시켜서, 신호(MAINCD, SUBCD)로서 각각 출력하는 것이다.
이와 같이 구성하여도, 상기 실시의 형태의 경우와 같은 효과를 얻을 수 있다.
[변형례 2-2]
상기 실시의 형태에서는, 송신 장치(50)는 디엠퍼시스 동작을 행하도록 하였지만, 이것으로 한정되는 것이 아니고, 프리엠퍼시스 동작을 행하도록 하여도 좋다. 도 29는, 3개의 전압 상태(SH, SM, SL)를 나타내는 것이다. 전압 상태(SH)는, 3개의 고레벨 전압(VH)(VH0, VH1, VH2)에 대응하는 상태이고, 전압 상태(SM)는, 3개의 중레벨 전압(VM)(VM0, VM1plus, VM1minus)에 대응하는 상태이고, 전압 상태(SL)는, 3개의 저레벨 전압(VL)(VL0, VL1, VL2)에 대응하는 상태이다. 고레벨 전압(VH0)은, 프리엠퍼시스 동작을 행하지 않은 경우에 있어서 고레벨 전압이고, 중레벨 전압(VM0)은, 프리엠퍼시스 동작을 행하지 않은 경우에 있어서 중레벨 전압이고, 저레벨 전압(VL0)은, 프리엠퍼시스 동작을 행하지 않은 경우에 있어서 저레벨 전압이다. 이와 같이 구성하여도, 상기 실시의 형태의 경우와 같은 효과를 얻을 수 있다.
<3. 적용례>
다음에, 상기 실시의 형태 및 변형례에서 설명한 통신 시스템의 적용례에 관해 설명한다.
(적용례 1)
도 30은, 상기 실시의 형태 등의 통신 시스템이 적용되는 스마트 폰(300)(다기능 휴대 전화)의 외관을 도시하는 것이다. 이 스마트 폰(300)에는, 다양한 디바이스가 탑재되어 있고, 그러한 디바이스 사이에서 데이터의 교환을 행하는 통신 시스템에서, 상기 실시의 형태 등의 통신 시스템이 적용되고 있다.
도 31은, 스마트 폰(300)에 사용되는 어플리케이션 프로세서(310)의 한 구성례를 도시하는 것이다. 어플리케이션 프로세서(310)는, CPU(Central Processing Unit)(311)와, 메모리 제어부(312)와, 전원 제어부(313)와, 외부 인터페이스(314)와, GPU(Graphics Processing Unit)(315)와, 미디어 처리부(316)와, 디스플레이 제어부(317)와, MIPI(Mobile Industry Processor Interface) 인터페이스(318)를 갖고 있다. CPU(311), 메모리 제어부(312), 전원 제어부(313), 외부 인터페이스(314), GPU(315), 미디어 처리부(316), 디스플레이 제어부(317)는, 이 예에서는, 시스템 버스(319)에 접속되고, 이 시스템 버스(319)를 통하여, 서로 데이터의 교환을 할 수 있게 되어 있다.
CPU(311)는, 프로그램에 따라, 스마트 폰(300)에서 취급되는 다양한 정보를 처리하는 것이다. 메모리 제어부(312)는, CPU(311)가 정보 처리를 행할 때에 사용하는 메모리(501)를 제어하는 것이다. 전원 제어부(313)는, 스마트 폰(300)의 전원을 제어하는 것이다.
외부 인터페이스(314)는, 외부 디바이스와 통신하기 위한 인터페이스이고, 이 예에서는, 무선 통신부(502) 및 이미지 센서(410)와 접속되어 있다. 무선 통신부(502)는, 휴대 전화의 기지국과 무선 통신을 하는 것이고, 예를 들면, 베이스밴드부나, RF(Radio Frequency) 프런트 엔드부 등을 포함하여 구성된다. 이미지 센서(410)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서를 포함하여 구성된다.
GPU(315)는, 화상 처리를 행하는 것이다. 미디어 처리부(316)는, 음성이나, 문자나, 도형 등의 정보를 처리하는 것이다. 디스플레이 제어부(317)는, MIPI 인터페이스(318)를 통하여, 디스플레이(504)를 제어하는 것이다. MIPI 인터페이스(318)는, 화상 신호를 디스플레이(504)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. MIPI 인터페이스(318)는, 예를 들면 수정 진동자를 포함하는 발진 회로(330)로부터 공급되는 기준 클록에 의거하여 동작하도록 되어 있다. 이 MIPI 인터페이스(318)와 디스플레이(504) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.
도 32는, 이미지 센서(410)의 한 구성례를 도시하는 것이다. 이미지 센서(410)는, 센서부(411)와, ISP(Image Signal Processor)(412)와, JPEG(Joint Photographic Experts Group) 인코더(413)와, CPU(414)와, RAM(Random Access Memory)(415)과, ROM(Read Only Memory)(416)과, 전원 제어부(417)와, I2C(Inter-Integrated Circuit) 인터페이스(418)와, MIPI 인터페이스(419)를 갖고 있다. 이들의 각 블록은, 이 예에서는, 시스템 버스(420)에 접속되고, 이 시스템 버스(420)를 통하여, 서로 데이터의 교환을 할 수 있게 되어 있다.
센서부(411)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서에 의해 구성되는 것이다. ISP(412)는, 센서부(411)가 취득한 화상에 대해 소정의 처리를 행하는 것이다. JPEG 인코더(413)는, ISP(412)가 처리한 화상을 인코드하여 JPEG 형식의 화상을 생성하는 것이다. CPU(414)는, 프로그램에 따라 이미지 센서(410)의 각 블록을 제어하는 것이다. RAM(415)은, CPU(414)가 정보 처리를 행할 때에 사용하는 메모리이다. ROM(416)은, CPU(414)에서 실행되는 프로그램이나 캘리브레이션에 의해 얻어진 설정치 등을 기억하는 것이다. 전원 제어부(417)는, 이미지 센서(410)의 전원을 제어하는 것이다. I2C 인터페이스(418)는, 어플리케이션 프로세서(310)로부터 제어 신호를 수취하는 것이다. 또한, 도시하지 않지만, 이미지 센서(410)는, 어플리케이션 프로세서(310)로부터, 제어 신호에 더하여 클록 신호도 수취하도록 되어 있다. 구체적으로는, 이미지 센서(410)는, 다양한 주파수의 클록 신호에 의거하여 동작할 수 있도록 구성되어 있다. MIPI 인터페이스(419)는, 화상 신호를 어플리케이션 프로세서(310)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. MIPI 인터페이스(419)는, 예를 들면 수정 진동자를 포함하는 발진 회로(430)로부터 공급되는 기준 클록에 의거하여 동작하도록 되어 있다. 이 MIPI 인터페이스(419)와 어플리케이션 프로세서(310) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.
(적용례 2)
도 33은, 상기 실시의 형태 등의 통신 시스템이 적용되는 차량 제어 시스템(600)의 한 구성례를 도시하는 것이다. 차량 제어 시스템(600)은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차 등의 동작을 제어하는 것이다. 이 차량 제어 시스템(600)은, 구동계 제어 유닛(610)과, 바디계 제어 유닛(620)과, 배터리 제어 유닛(630)과, 차외 정보 검출 유닛(640)과, 차내 정보 검출 유닛(650)과, 통합 제어 유닛(660)을 갖고 있다. 이들의 유닛은, 통신 네트워크(690)를 통하여 서로 접속되어 있다. 통신 네트워크(690)는, 예를 들면, CAN(Controller Area Network), LIN(Local Interconnect Network), LAN(Local Area Network), FlexRay(등록상표) 등의 임의의 규격에 준거한 네트워크를 이용할 수 있다. 각 유닛은, 예를 들면, 마이크로 컴퓨터, 기억부, 제어 대상의 장치를 구동하는 구동 회로, 통신 I/F 등을 포함하여 구성된다.
구동계 제어 유닛(610)은, 차량의 구동계에 관련되는 장치의 동작을 제어하는 것이다. 구동계 제어 유닛(610)에는, 차량 상태 검출부(611)가 접속되어 있다. 차량 상태 검출부(611)는, 차량의 상태를 검출하는 것이고, 예를 들면, 자이로 센서, 가속도 센서, 액셀 페달이나 브레이크 페달의 조작량이나 조타각 등을 검출하는 센서 등을 포함하여 구성되는 것이다. 구동계 제어 유닛(610)은, 차량 상태 검출부(611)에 의해 검출된 정보에 의거하여, 차량의 구동계에 관련되는 장치의 동작을 제어하도록 되어 있다. 이 구동계 제어 유닛(610)과 차량 상태 검출부(611) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.
바디계 제어 유닛(620)은, 키레스 엔트리 시스템, 파워 윈도우 장치, 각종 램프 등, 차량에 장비된 각종 장치의 동작을 제어하는 것이다.
배터리 제어 유닛(630)은, 배터리(631)를 제어하는 것이다. 배터리 제어 유닛(630)에는, 배터리(631)가 접속되어 있다. 배터리(631)는, 구동용 모터에 전력을 공급하는 것이고, 예를 들면 2차 전지, 냉각 장치 등을 포함하여 구성되는 것이다. 배터리 제어 유닛(630)은, 배터리(631)로부터, 온도, 출력 전압, 배터리 잔량 등의 정보를 취득하고, 이들의 정보에 의거하여, 배터리(631)의 냉각 장치 등을 제어하도록 되어 있다. 이 배터리 제어 유닛(630)과 배터리(631) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.
차외 정보 검출 유닛(640)은, 차량의 외부의 정보를 검출하는 것이다. 차외 정보 검출 유닛(640)에는, 촬상부(641) 및 차외 정보 검출부(642)가 접속되어 있다. 촬상부(641)는, 차외의 화상을 촬상하는 것이고, 예를 들면, ToF(Time Of Flight) 카메라, 스테레오 카메라, 단안 카메라, 적외선 카메라 등을 포함하여 구성되는 것이다. 차외 정보 검출부(642)는, 차외의 정보를 검출하는 것이고, 예를 들면, 날씨나 기상을 검출하는 센서나, 차량의 주위의 다른 차량, 장애물, 보행자 등을 검출하는 센서 등을 포함하여 구성되는 것이다. 차외 정보 검출 유닛(640)은, 촬상부(641)에 의해 얻어진 화상이나, 차외 정보 검출부(642)에 의해 검출된 정보에 의거하여, 예를 들면, 날씨나 기상, 노면 상황 등을 인식하고, 차량의 주위의 다른 차량, 장애물, 보행자, 표지나 노면상의 문자 등의 물체 검출을 행하고, 또는 그것들과 차량 사이의 거리를 검출하도록 되어 있다. 이 차외 정보 검출 유닛(640)과, 촬상부(641) 및 차외 정보 검출부(642) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.
차내 정보 검출 유닛(650)은, 차량의 내부의 정보를 검출하는 것이다. 차내 정보 검출 유닛(650)에는, 운전자 상태 검출부(651)가 접속되어 있다. 운전자 상태 검출부(651)는, 운전자의 상태를 검출하는 것이고, 예를 들면, 카메라, 생체 센서, 마이크로폰 등을 포함하여 구성되는 것이다. 차내 정보 검출 유닛(650)은, 운전자 상태 검출부(651)에 의해 검출된 정보에 의거하여, 예를 들면, 운전자의 피로 정도, 운전자의 집중 정도, 운전자가 앉아서 졸고 있는지의 여부 등을 감시하도록 되어 있다. 이 차내 정보 검출 유닛(650)과 운전자 상태 검출부(651) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.
통합 제어 유닛(660)은, 차량 제어 시스템(600)의 동작을 제어하는 것이다. 통합 제어 유닛(660)에는, 조작부(661), 표시부(662) 및 인스트루먼트 패널(663)이 접속되어 있다. 조작부(661)는, 탑승자가 조작하는 것이고, 예를 들면, 터치 패널, 각종 버튼이나 스위치 등을 포함하여 구성되는 것이다. 표시부(662)는, 화상을 표시하는 것이고, 예를 들면 액정 표시 패널 등을 이용하여 구성되는 것이다. 인스트루먼트 패널(663)은, 차량의 상태를 표시하는 것이고, 스피드 미터 등의 미터류나 각종 경고 램프 등을 포함하여 구성되는 것이다. 이 통합 제어 유닛(660)과, 조작부(661), 표시부(662) 및 인스트루먼트 패널(663)과의 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.
이상, 몇가지의 실시의 형태 및 변형례 및 전자 기기에의 적용례를 들어 본 기술을 설명하였지만, 본 기술은 이들의 실시의 형태 등으로는 한정되지 않고, 여러가지의 변형이 가능하다.
예를 들면, 상기의 각 실시의 형태에서는, 출력부(26, 66)는, 드라이버부(29A, 29B, 29C)에서의 "M" 및 "N"을 변화시킴에 의해, 엠퍼시스 전압(ΔVE)을 설정하였지만, 이것으로 한정되는 것이 아니다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성으로 할 수 있다.
(1) 각각이, 제1의 전압 상태, 제2의 전압 상태 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신하고, 각 전압 상태에서의 전압을 설정 가능하게 구성된 복수의 드라이버부와, 스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 상기 복수의 드라이버부에 엠퍼시스를 행하게 하는 제어부를 구비한 송신 장치.
(2) 상기 복수의 드라이버부는, 제1의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제1의 드라이버부와, 제2의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제2의 드라이버부와, 제3의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제3의 드라이버부를 포함하고, 상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자에서의 전압 상태는, 서로 다른 상기 (1)에 기재된 송신 장치.
(3) 상기 복수의 드라이버부가 송신하는 데이터 신호는, 심볼의 시퀀스를 나타내고, 상기 제어부는, 상기 시퀀스에서 소정의 심볼 천이가 생길 때에, 상기 복수의 드라이버부에 상기 엠퍼시스를 행하게 하는 상기 (2)에 기재된 송신 장치.
(4) 상기 소정의 심볼 천이는, 제1의 심볼 천이 및 제2의 심볼 천이를 포함하고, 상기 제어부는, 상기 스큐 정보에 의거하여, 상기 제1의 심볼 천이에서의 각 드라이버부에서의 상기 엠퍼시스 전압을, 상기 제2의 심볼 천이에서의 각 드라이버부에서의 상기 엠퍼시스 전압보다도 큰 전압으로 설정하는 상기 (3)에 기재된 송신 장치.
(5) 상기 소정의 심볼 천이는, 상기 제1의 출력 단자에서의 전압 상태, 상기 제2의 출력 단자에서의 전압 상태 및 상기 제3의 출력 단자에서의 전압 상태가 모두 변화하는 심볼 천이인 상기 (3) 또는 (4)에 기재된 송신 장치.
(6) 상기 제어부는, 상기 제3의 전압 상태에서의 전압에 대해 상기 엠퍼시스 전압을 설정하는 상기 (3)부터 (5)의 어느 하나에 기재된 송신 장치.
(7) 상기 제어부는, 또한, 상기 제1의 전압 상태에서의 전압 또는 상기 제2의 전압 상태에서의 전압에 대해 선택적으로 상기 엠퍼시스 전압을 설정하는 상기 (6)에 기재된 송신 장치.
(8) 심볼의 천이를 나타내는 천이 신호에 의거하여, 심볼을 나타내는 심볼 신호를 생성하는 신호 생성부를 또한 구비하고, 상기 제어부는, 상기 천이 신호에 의거하여, 상기 소정의 심볼 천이를 검출함에 의해, 상기 복수의 드라이버부에 상기 엠퍼시스를 행하게 하는지의 여부를 판단하는 상기 (3)부터 (7)의 어느 하나에 기재된 송신 장치.
(9) 상기 복수의 드라이버부가 송신하는 데이터 신호는, 심볼의 시퀀스를 나타내고, 상기 제어부는, 상기 스큐 정보에 의거하여, 상기 복수의 드라이버부 중의 하나의 드라이버부에서의 상기 엠퍼시스 전압을, 다른 하나의 드라이버부에서의 상기 엠퍼시스 전압보다도 큰 전압으로 설정하는 상기 (2)에 기재된 송신 장치.
(10) 상기 제어부는, 상기 제1의 출력 단자에서의 전압 상태가 상기 제1의 전압 상태로부터 상기 제2의 전압 상태로 천이하는 경우의 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을, 상기 제1의 전압 상태로부터 상기 제3의 전압 상태로 천이하는 경우의 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압보다도 큰 전압으로 설정하는 상기 (9)에 기재된 송신 장치.
(11) 심볼의 천이를 나타내는 천이 신호에 의거하여, 제1의 심볼 신호와, 상기 제1의 심볼 신호가 나타내는 심볼의 하나 전의 심볼을 나타내는 제2의 심볼 신호를 생성하는 신호 생성부를 또한 구비하고, 상기 제어부는, 상기 제1의 심볼 신호 및 상기 제2의 심볼 신호에 의거하여, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 상기 (10)에 기재된 송신 장치.
(12) 심볼의 천이를 나타내는 천이 신호에 의거하여, 심볼 신호를 생성하는 신호 생성부를 또한 구비하고, 상기 제어부는, 상기 심볼 신호가 나타내는 심볼의 시퀀스에 의거하여, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 상기 (10)에 기재된 송신 장치.
(13) 상기 제1의 드라이버부는, 제1의 전원으로부터 상기 제1의 출력 단자로의 경로상에 마련된 제1의 회로와, 제2의 전원으로부터 상기 제1의 출력 단자로의 경로상에 마련된 제2의 회로를 가지며, 상기 제어부는, 상기 제1의 회로에서의 임피던스와, 상기 제2의 회로에서의 임피던스와의 임피던스비를 설정함에 의해, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 상기 (2)부터 (13)의 어느 하나에 기재된 송신 장치.
(14) 상기 제어부는, 상기 제1의 회로에서의 임피던스 및 상기 제2의 회로에서의 임피던스의 병렬 임피던스가 일정하게 되도록, 상기 임피던스비를 설정하는 상기 (13)에 기재된 송신 장치.
(15) 상기 제1의 회로는, 각각이, 상기 제1의 전원으로부터 상기 제1의 출력 단자로의 경로상에 마련된 제1의 저항 소자 및 제1의 트랜지스터를 포함하는 복수의 제1의 서브 회로를 가지며, 상기 제2의 회로는, 각각이, 상기 제2의 전원으로부터 상기 제1의 출력 단자로의 경로상에 마련된 제2의 저항 소자 및 제2의 트랜지스터를 포함하는 복수의 제2의 서브 회로를 가지며, 상기 제어부는, 상기 제1의 회로에서의 복수의 상기 제1의 트랜지스터 중의 온 상태로 하는 제1의 트랜지스터의 수를 설정함과 함께, 상기 제2의 회로에서의 복수의 상기 제2의 트랜지스터 중의 온 상태로 하는 제2의 트랜지스터의 수를 설정함에 의해, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 상기 (13) 또는 (14)에 기재된 송신 장치.
(16) 상기 복수의 제1의 서브 회로는, 복수의 제1의 그룹으로 그룹 분류되고, 상기 복수의 제2의 서브 회로는, 복수의 제2의 그룹으로 그룹 분류되고, 상기 제어부는, 상기 제1의 회로에서의 복수의 상기 제1의 트랜지스터를, 상기 제1의 그룹 단위로 온 오프 함과 함께, 상기 제2의 회로에서의 복수의 상기 제2의 트랜지스터를, 상기 제2의 그룹 단위로 온 오프 함에 의해, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 상기 (15)에 기재된 송신 장치.
(17) 상기 복수의 제1의 그룹은, 제1의 서브그룹과, 제2의 서브그룹을 포함하고, 상기 제1의 서브그룹에 속하는 상기 제1의 서브 회로의 수는, 상기 제2의 서브그룹에 속하는 상기 제1의 서브 회로의 수와 다른 상기 (16)에 기재된 송신 장치.
(18) 복수의 드라이버부에, 제1의 전압 상태, 제2의 전압 상태 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신시키고, 스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 상기 복수의 드라이버부에 엠퍼시스를 행하게 하는 송신 방법.
(19) 송신 장치와 수신 장치를 구비하고, 상기 송신 장치는, 각각이, 제1의 전압 상태, 제2의 전압 상태 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신하고, 각 전압 상태에서의 전압을 설정 가능하게 구성된 복수의 드라이버부와, 스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 상기 복수의 드라이버부에 엠퍼시스를 행하게 하는 제어부를 갖는 통신 시스템.
본 출원은, 일본 특허청에서 2016년 3월 1일에 출원된 일본 특허출원 번호2016-038854호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러가지의 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (19)

  1. 각각이, 제1의 전압 상태, 제2의 전압 상태 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신하고, 각 전압 상태에서의 전압을 설정 가능하게 구성된 복수의 드라이버부와,
    스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 상기 복수의 드라이버부에 엠퍼시스를 행하게 하는 제어부를 구비한 것을 특징으로 하는 송신 장치.
  2. 제1항에 있어서,
    상기 복수의 드라이버부는,
    제1의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제1의 드라이버부와,
    제2의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제2의 드라이버부와,
    제3의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제3의 드라이버부를 포함하고,
    상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자에서의 전압 상태는, 서로 다른 것을 특징으로 하는 송신 장치.
  3. 제2항에 있어서,
    상기 복수의 드라이버부가 송신하는 데이터 신호는, 심볼의 시퀀스를 나타내고,
    상기 제어부는, 상기 시퀀스에서 소정의 심볼 천이가 생길 때에, 상기 복수의 드라이버부에 상기 엠퍼시스를 행하게 하는 것을 특징으로 하는 송신 장치.
  4. 제3항에 있어서,
    상기 소정의 심볼 천이는, 제1의 심볼 천이 및 제2의 심볼 천이를 포함하고,
    상기 제어부는, 상기 스큐 정보에 의거하여, 상기 제1의 심볼 천이에서의 각 드라이버부에서의 상기 엠퍼시스 전압을, 상기 제2의 심볼 천이에서의 각 드라이버부에서의 상기 엠퍼시스 전압보다도 큰 전압으로 설정하는 것을 특징으로 하는 송신 장치.
  5. 제3항에 있어서,
    상기 소정의 심볼 천이는, 상기 제1의 출력 단자에서의 전압 상태, 상기 제2의 출력 단자에서의 전압 상태 및 상기 제3의 출력 단자에서의 전압 상태가 모두 변화하는 심볼 천이인 것을 특징으로 하는 송신 장치.
  6. 제3항에 있어서,
    상기 제어부는, 상기 제3의 전압 상태에서의 전압에 대해 상기 엠퍼시스 전압을 설정하는 것을 특징으로 하는 송신 장치.
  7. 제6항에 있어서,
    상기 제어부는, 또한, 상기 제1의 전압 상태에서의 전압 또는 상기 제2의 전압 상태에서의 전압에 대해 선택적으로 상기 엠퍼시스 전압을 설정하는 것을 특징으로 하는 송신 장치.
  8. 제3항에 있어서,
    심볼의 천이를 나타내는 천이 신호에 의거하여, 심볼을 나타내는 심볼 신호를 생성하는 신호 생성부를 또한 구비하고,
    상기 제어부는, 상기 천이 신호에 의거하여, 상기 소정의 심볼 천이를 검출함에 의해, 상기 복수의 드라이버부에 상기 엠퍼시스를 행하게 하는지의 여부를 판단하는 것을 특징으로 하는 송신 장치.
  9. 제2항에 있어서,
    상기 복수의 드라이버부가 송신하는 데이터 신호는, 심볼의 시퀀스를 나타내고,
    상기 제어부는, 상기 스큐 정보에 의거하여, 상기 복수의 드라이버부 중의 하나의 드라이버부에서의 상기 엠퍼시스 전압을, 다른 하나의 드라이버부에서의 상기 엠퍼시스 전압보다도 큰 전압으로 설정하는 것을 특징으로 하는 송신 장치.
  10. 제9항에 있어서,
    상기 제어부는, 상기 제1의 출력 단자에서의 전압 상태가 상기 제1의 전압 상태로부터 상기 제2의 전압 상태로 천이하는 경우의 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을, 상기 제1의 전압 상태로부터 상기 제3의 전압 상태로 천이하는 경우의 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압보다도 큰 전압으로 설정하는 것을 특징으로 하는 송신 장치.
  11. 제10항에 있어서,
    심볼의 천이를 나타내는 천이 신호에 의거하여, 제1의 심볼 신호와, 상기 제1의 심볼 신호가 나타내는 심볼의 하나 전의 심볼을 나타내는 제2의 심볼 신호를 생성하는 신호 생성부를 또한 구비하고,
    상기 제어부는, 상기 제1의 심볼 신호 및 상기 제2의 심볼 신호에 의거하여, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 것을 특징으로 하는 송신 장치.
  12. 제10항에 있어서,
    심볼의 천이를 나타내는 천이 신호에 의거하여, 심볼 신호를 생성하는 신호 생성부를 또한 구비하고,
    상기 제어부는, 상기 심볼 신호가 나타내는 심볼의 시퀀스에 의거하여, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 것을 특징으로 하는 송신 장치.
  13. 제2항에 있어서,
    상기 제1의 드라이버부는,
    제1의 전원으로부터 상기 제1의 출력 단자로의 경로상에 마련된 제1의 회로와,
    제2의 전원으로부터 상기 제1의 출력 단자로의 경로상에 마련된 제2의 회로를 가지며,
    상기 제어부는, 상기 제1의 회로에서의 임피던스와, 상기 제2의 회로에서의 임피던스와의 임피던스비를 설정함에 의해, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 것을 특징으로 하는 송신 장치.
  14. 제13항에 있어서,
    상기 제어부는, 상기 제1의 회로에서의 임피던스 및 상기 제2의 회로에서의 임피던스의 병렬 임피던스가 일정하게 되도록, 상기 임피던스비를 설정하는 것을 특징으로 하는 송신 장치.
  15. 제13항에 있어서,
    상기 제1의 회로는, 각각이, 상기 제1의 전원으로부터 상기 제1의 출력 단자로의 경로상에 마련된 제1의 저항 소자 및 제1의 트랜지스터를 포함하는 복수의 제1의 서브 회로를 가지며,
    상기 제2의 회로는, 각각이, 상기 제2의 전원으로부터 상기 제1의 출력 단자로의 경로상에 마련된 제2의 저항 소자 및 제2의 트랜지스터를 포함하는 복수의 제2의 서브 회로를 가지며,
    상기 제어부는, 상기 제1의 회로에서의 복수의 상기 제1의 트랜지스터 중의 온 상태로 하는 제1의 트랜지스터의 수를 설정함과 함께, 상기 제2의 회로에서의 복수의 상기 제2의 트랜지스터 중의 온 상태로 하는 제2의 트랜지스터의 수를 설정함에 의해, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 것을 특징으로 하는 송신 장치.
  16. 제15항에 있어서,
    상기 복수의 제1의 서브 회로는, 복수의 제1의 그룹으로 그룹 분류되고,
    상기 복수의 제2의 서브 회로는, 복수의 제2의 그룹으로 그룹 분류되고,
    상기 제어부는, 상기 제1의 회로에서의 복수의 상기 제1의 트랜지스터를, 상기 제1의 그룹 단위로 온 오프 함과 함께, 상기 제2의 회로에서의 복수의 상기 제2의 트랜지스터를, 상기 제2의 그룹 단위로 온 오프 함에 의해, 상기 제1의 드라이버부에서의 상기 엠퍼시스 전압을 설정하는 것을 특징으로 하는 송신 장치.
  17. 제16항에 있어서,
    상기 복수의 제1의 그룹은, 제1의 서브그룹과, 제2의 서브그룹을 포함하고,
    상기 제1의 서브그룹에 속하는 상기 제1의 서브 회로의 수는, 상기 제2의 서브그룹에 속하는 상기 제1의 서브 회로의 수와 다른 것을 특징으로 하는 송신 장치.
  18. 복수의 드라이버부에, 제1의 전압 상태, 제2의 전압 상태 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신시키고,
    스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 상기 복수의 드라이버부에 엠퍼시스를 행하게 하는 것을 특징으로 하는 송신 방법.
  19. 송신 장치와 수신 장치를 구비하고,
    상기 송신 장치는,
    각각이, 제1의 전압 상태, 제2의 전압 상태 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 신호를 송신하고, 각 전압 상태에서의 전압을 설정 가능하게 구성된 복수의 드라이버부와,
    스큐 정보에 의거하여, 각 드라이버부에서의 엠퍼시스 전압을 설정함에 의해, 상기 복수의 드라이버부에 엠퍼시스를 행하게 하는 제어부를 갖는 것을 특징으로 하는 통신 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180133850A (ko) * 2016-04-20 2018-12-17 소니 주식회사 수신 장치, 송신 장치, 및 통신 시스템, 및, 신호 수신 방법, 신호 송신 방법, 및 통신 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI722090B (zh) * 2016-02-22 2021-03-21 日商新力股份有限公司 傳送裝置、傳送方法及通訊系統
TWI809024B (zh) * 2018-01-23 2023-07-21 日商索尼半導體解決方案公司 通信系統及通信方法
CN109783420B (zh) * 2019-01-09 2021-03-26 芯原微电子(上海)股份有限公司 基于fdsoi工艺的采用相位预加重的高速串行发送器
WO2020241085A1 (ja) * 2019-05-30 2020-12-03 ソニーセミコンダクタソリューションズ株式会社 送信装置、受信装置、通信システム
KR20220023605A (ko) * 2020-08-21 2022-03-02 삼성전자주식회사 인터페이스 회로 및 이를 포함하는 시스템
WO2022130880A1 (ja) * 2020-12-17 2022-06-23 ソニーセミコンダクタソリューションズ株式会社 送信装置、および電子機器
CN117554736B (zh) * 2024-01-11 2024-04-09 江苏鑫洋智能电力科技有限公司 一种在线检测通讯系统及工作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06261092A (ja) 1993-03-02 1994-09-16 Sony Kihara Kenkyusho:Kk シリアルディジタルデータの伝送方法及び伝送装置
KR20040009678A (ko) * 2002-07-24 2004-01-31 삼성전자주식회사 데이터 신호의 스큐를 개선하는 데이터 출력 회로
WO2015182047A1 (en) * 2014-05-30 2015-12-03 Sony Corporation Transmission unit, reception unit, and communication system
US20150381340A1 (en) * 2014-06-25 2015-12-31 Qualcomm Incorporated Multi-wire signaling with matched propagation delay among wire pairs

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786688B2 (en) * 2005-12-06 2010-08-31 Rohm Co., Ltd. Motor drive circuit
JP4885549B2 (ja) * 2006-01-23 2012-02-29 ローム株式会社 モータ駆動回路、駆動方法およびそれを用いた冷却装置
JP4209430B2 (ja) * 2006-05-25 2009-01-14 パナソニック株式会社 ドライバ制御装置
US8064535B2 (en) 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
JP4784542B2 (ja) * 2007-03-30 2011-10-05 日本電気株式会社 プリエンファシス自動調整システム及びその調整方法並びにエンファシス設定信号発生回路
US7602224B2 (en) * 2007-05-16 2009-10-13 Hynix Semiconductor, Inc. Semiconductor device having delay locked loop and method for driving the same
CN101714871A (zh) * 2009-12-02 2010-05-26 中国人民解放军国防科学技术大学 基于电容耦合模式的差分电流型片上时钟树
KR101087922B1 (ko) * 2010-06-24 2011-11-28 주식회사 하이닉스반도체 입력 버퍼 회로
US8882332B2 (en) * 2011-02-24 2014-11-11 Shenzhen China Star Optoelectronics Technology Co., Ltd. Light source module, LED receiver and backlight device
US9065399B2 (en) * 2013-06-14 2015-06-23 Altera Corporation Programmable high-speed voltage-mode differential driver
US9276731B2 (en) * 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
KR102093187B1 (ko) * 2013-08-30 2020-03-26 삼성디스플레이 주식회사 표시 장치
KR102168678B1 (ko) * 2014-02-26 2020-10-22 삼성디스플레이 주식회사 소스 드라이버 및 이를 구비한 표시 장치
TWI752898B (zh) * 2014-03-25 2022-01-21 日商新力股份有限公司 發訊裝置及通訊系統
US9264263B2 (en) * 2014-04-21 2016-02-16 Qualcomm Incorporated Serdes voltage-mode driver with skew correction
US9430148B2 (en) * 2014-05-01 2016-08-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Multiplexed synchronous serial port communication with skew control for storage device
KR20170005291A (ko) * 2015-07-02 2017-01-12 삼성전자주식회사 슬루 슬로프를 제어하는 출력 버퍼 회로 및 그것을 포함하는 소스 드라이버 및 그것의 소스 구동 신호 생성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06261092A (ja) 1993-03-02 1994-09-16 Sony Kihara Kenkyusho:Kk シリアルディジタルデータの伝送方法及び伝送装置
KR20040009678A (ko) * 2002-07-24 2004-01-31 삼성전자주식회사 데이터 신호의 스큐를 개선하는 데이터 출력 회로
WO2015182047A1 (en) * 2014-05-30 2015-12-03 Sony Corporation Transmission unit, reception unit, and communication system
US20150381340A1 (en) * 2014-06-25 2015-12-31 Qualcomm Incorporated Multi-wire signaling with matched propagation delay among wire pairs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180133850A (ko) * 2016-04-20 2018-12-17 소니 주식회사 수신 장치, 송신 장치, 및 통신 시스템, 및, 신호 수신 방법, 신호 송신 방법, 및 통신 방법

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