KR20150110284A - FinFET 소자의 소스 및 드레인 영역들 내의 전위들의 형성 - Google Patents

FinFET 소자의 소스 및 드레인 영역들 내의 전위들의 형성 Download PDF

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Abstract

finFET 소자들의 소스 및 드레인 영역들 내에 전위들을 형성하기 위한 메커니즘들의 실시예들이 제공된다. 메커니즘은 전위 형성을 위한 에피택셜 영역들을 증가시키기 위해서 핀들을 리세싱하는 것 및 핀들에 이웃하는 격리 구조물들 내의 유전체 재료를 제거하는 것을 포함한다. 메커니즘들은 또한, 리세스된 소스 및 드레인 영역들 내에서의 에피택셜 성장에 이전에 또는 그 이후에 예비-비정질 주입(PAI) 프로세스를 수행하는 것을 포함한다. PAI 프로세스 이후의 어닐링 프로세스는 소스 및 드레인 영역들 내에서의 전위들의 일관된 성장을 가능하게 한다. 소스 및 드레인 영역들(또는 스트레서 영역들) 내의 전위들이 일관되게 형성되어 소스 및 드레인 영역들 내에 목표로 하는 변형을 생성할 수 있고, 그에 따라 NMOS 소자들을 위한 캐리어 이동성 및 소자 성능을 개선할 수 있다.

Description

FinFET 소자의 소스 및 드레인 영역들 내의 전위들의 형성{FORMATION OF DISLOCATIONS IN SOURCE AND DRAIN REGIONS OF FinFET DEVICES}
관련 출원들에 대한 상호-참조들
본원은 2013년 6월 7일자로 출원된 "Mechanisms for Doping Lightly Doped Drain (LDD) Regions of finFET Devices"라는 명칭의 미국 출원 제 13/912,903 호(Attorney Docket No. TSM12-1386), 및 2013년 3월 14일자로 출원된 "Epitaxial Growth of Doped Film for Source and Drain Regions"라는 명칭의 미국 출원 제 13/829,770 호(Attorney Docket No. TSM13-0108)와 관련된 것이다. 또한, 본원은 2011년 7월 6일자로 출원된 "A Semiconductor Device with a Dislocation Structure and Method of Forming the Same"이라는 명칭의 미국 특허출원 제 13/177,309 호 (Attorney Docket No. TSM11-0091), 및 2011년 12월 13일자로 출원된 "Mechanisms for Forming Stressor Regions in a Semiconductor Device"라는 명칭의 미국 특허출원 제 13/324,331 호(Attorney Docket No. TSM11-0492)에 관한 것이다. 추가적으로, 본원은 2013년 12월 20일자로 출원된 "Mechanisms for FinFET Well Doping"라는 명칭의 미국 특허출원 제 14/137,690 호(Attorney Docket No. TSM13-1121)에 관한 것이다. 상기 언급된 출원들은 그 전체가 여기에서 포함된다.
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하고 있다. 이러한 성장의 과정에 걸쳐서, 소자 피쳐(feature) 크기 또는 기하형태(geometry)가 감소됨으로써, 소자들의 기능적 밀도가 점진적으로 증가되어 왔다. 이러한 축소(scaling down) 프로세스는 일반적으로, 생산 효율 증가, 비용 절감, 및/또는 성능 개선에 의한, 장점들을 제공한다. 그러한 축소는 또한 ICs의 프로세싱 및 제조의 복잡성을 증가시켜 왔고, 실현하고자 하는 이러한 발전들은 IC 제조에 있어서의 유사한 발전들을 필요로 한다.
유사하게, ICs로부터의 증가된 성능 및 기하형태 축소에 대한 요구는 복수-게이트 소자들의 도입을 유도하였다. 이러한 복수-게이트 소자들은, 채널이 기판으로부터 연장하는 "핀(fin)" 상에 형성되기 때문에 finFET 소자들이라고 또한 지칭되는 복수-게이트 핀-타입 전계효과 트랜지스터들을 포함한다. finFET 소자들은, 채널 영역을 포함하는 핀의 측부들(sides) 및/또는 상단부 상에 게이트를 제공하면서도, 소자의 게이트 폭을 축소하게 허용할 수 있을 것이다.
금속-산화물-반도체 전계 효과 트랜지스터들(MOSFETs)과 같은 반도체 소자들이 여러 가지 기술적 절점들(nodes)을 통해서 축소됨에 따라, 캐리어 이동성을 향상시키고 소자 성능을 개선하기 위해서, 변형된(strained) 소스/드레인 피쳐들(예를 들어, 스트레서(stressor) 영역들)이 구현되었다. 응력은 반도체 결정 격자를 왜곡 또는 변형시키고, 이는 반도체의 밴드 정렬 및 전하 운송 성질들에 영향을 미친다. 마무리된 소자 내의 응력의 크기 및 분포를 제어하는 것에 의해서, 제조자들은 캐리어 이동성을 증대시킬 수 있고 소자 성능을 개선할 수 있다.
일부 실시예들에서, 반도체 소자가 제공된다. 반도체 소자는 핀-타입 전계-효과-트랜지스터(finFET) 영역을 가지는 기판을 포함한다. 반도체 소자는 또한 2개의 이웃하는 핀 구조물들 위에 형성된 2개의 이웃하는 게이트 구조물들을 포함하고, 2개의 이웃하는 핀 구조물들은 결정질 실리콘-함유 재료를 포함한다. 2개의 이웃하는 핀 구조물들의 부분들이 이웃하는 격리 구조물들 위로 돌출한다. 반도체 소자는 2개의 이웃하는 게이트 구조물들 모두에 대한 소스 및 드레인 영역들을 더 포함하고, 상기 소스 및 드레인 영역들을 변형시키기 위해서 상기 소스 및 드레인 영역들 내에 전위(dislocation)들이 존재한다.
일부 다른 실시예들에서, 반도체 소자가 제공된다. 반도체 소자는 핀-타입 전계-효과-트랜지스터(finFET) 영역을 가지는 기판, 및 2개의 이웃하는 핀 구조물들 위에 형성된 2개의 이웃하는 게이트 구조물들을 포함한다. 2개의 이웃하는 핀 구조물들은 결정질 실리콘-함유 재료를 포함하고, 2개의 이웃하는 핀 구조물들의 부분들이 이웃하는 격리 구조물들 위로 돌출한다. 반도체 소자는 2개의 이웃하는 게이트 구조물들 모두에 대한 소스 및 드레인 영역들을 또한 포함하고, 상기 소스 및 드레인 영역들을 변형시키기 위해서 상기 소스 및 드레인 영역들 내에 전위들이 존재한다. 상기 소스 및 드레인 영역들은 2개의 이웃하는 게이트 구조물들 사이의 격리 구조물들에 이웃하도록 연장하고, 상기 소스 및 드레인 영역들 내에는 격리 구조물들이 존재하지 않는다.
또 다른 일부 실시예들에서, 핀-타입 전계-효과-트랜지스터(finFET) 소자를 형성하는 방법이 제공된다. 방법은 복수의 핀들 및 복수의 게이트 구조물들을 기판에 제공하는 단계를 포함하고, 상기 복수의 게이트 구조물들은 상기 복수의 핀들 위에 형성된다. 상기 복수의 핀들 사이에는 격리 구조물들이 형성된다. 방법은 또한 복수의 핀들의 노출된 부분들을 리세스하고 상기 격리 구조물들의 유전체 재료를 제거하는 단계, 그리고 반도체 층의 부분들을 비정질화하기 위해서 상기 반도체 층의 부분들에서 예비-비정질 주입(PAI) 프로세스를 수행하는 단계를 포함한다. 방법은 상기 반도체 층의 비정질화된 부분들을 재결정화하기 위한 어닐링 프로세스를 수행하는 단계, 및 상기 finFET 소자의 소스 및 드레인 영역들을 형성하기 위해서 상기 반도체 층의 재결정화된 부분들 상에서 에피택셜 실리콘-함유 재료를 성장시키는 단계를 더 포함한다.
첨부 도면들을 참조할 때 이하의 상세한 설명으로부터 본원 개시 내용을 가장 잘 이해할 수 있을 것이다. 산업계의 표준 실무에 따라서, 여러 가지 피쳐들을 실척으로(scale) 도시하지 않았다는 것을 주지하여야 할 것이다. 사실상, 여러 가지 피쳐들의 치수들이, 설명의 명료함을 위해서, 임의적으로 증대되거나 축소될 수 있을 것이다.
도 1a는, 일부 실시예들에 따른, 반도체 소자 구조물의 실시예의 사시도이다.
도 1b는, 일부 실시예들에 따른, 트랜지스터 영역의 상면도를 도시한다.
도 2는, 일부 실시예들에 따른, finFET 소자들의 소스 및 드레인 영역들 내에 전위들을 형성하는 순차적인 프로세스 흐름을 도시한다.
도 3a-3h는, 일부 실시예들에 따른, 도 2의 순차적인 프로세스 흐름의 트랜지스터 영역의 횡단면도들을 도시한다.
도 3i는, 일부 실시예들에 따른, 도 3a 및 3b의 트랜지스터 영역의 사시도를 도시한다.
도 3j는, 일부 실시예들에 따른, 도 3g 및 3h의 트랜지스터 영역의 사시도를 도시한다.
도 4는, 일부 실시예들에 따른, finFET 소자들의 소스 및 드레인 영역들 내에 전위들을 형성하는 순차적인 프로세스 흐름을 도시한다.
도 5a-5j는, 일부 실시예들에 따른, 도 4의 순차적인 프로세스 흐름의 트랜지스터 영역의 횡단면도들을 도시한다.
도 5k는, 일부 실시예들에 따른, 도 5i 및 5j의 트랜지스터 영역의 사시도를 도시한다.
이하의 개시 내용은, 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다는 것을 이해하여야 한다. 본원 개시 내용을 단순화하기 위해서, 구성요소들 및 배열체들(arrangements)의 구체적인 예들이 이하에서 설명된다. 물론, 이들은 단지 예들이고 그리고 제한적인 것으로 의도된 것이 아니다. 또한, 이하의 개시 내용에서 제 2 피쳐 상에 또는 그 위에 제 1 피쳐를 형성하는 것이, 제 1 및 제 2 피쳐들이 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 부가적인 피쳐들이 상기 제 1 및 제 2 피쳐들 사이에 형성되어 제 1 및 제 2 피쳐들이 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있을 것이다. 단순함 및 명료함을 위해서, 여러 가지 피쳐들이 다른 축척들(scales)로 임의적으로 도시되어 있을 수 있을 것이다. 또한, 본원 개시 내용은 여러 가지 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고 그리고 그것 자체가 개시된 여러 가지 실시예들 사이의 관계를 구술하는 것은 아니다. 비록 여기에서 구체적으로 설명되지는 않았지만, 본원 개시 내용의 원리들을 채용한 여러 가지 균등물들을 당업자가 안출할 수 있다는 것을 이해할 수 있을 것이다.
또한, 본원 개시 내용이, 여기에서 finFET 소자들로서 지칭되는 복수-게이트 트랜지스터들 또는 핀-타입 복수-게이트 트랜지스터들 형태의 실시예들을 개시한다는 것을 주목하여야 한다. 그러한 소자는 p-타입 금속 산화물 반도체 finFET 소자 또는 n-타입 금속-산화물-반도체(NMOS) finFET 소자를 포함할 수 있을 것이다. finFET 소자는 이중-게이트 소자, 삼중-게이트 소자, 및/또는 다른 구성일 수 있을 것이다. finFET 소자들은 마이크로프로세서, 메모리 소자, 및/또는 다른 IC 와 같은 IC에 포함될 수 있을 것이다. 당업자는, 본원 개시 내용의 양태들로부터 유리할 수 있는 반도체 소자들의 다른 실시예들을 인지할 수 있을 것이다.
전술한 바와 같이, 캐리어 이동성을 향상시키고 소자 성능을 개선하기 위해서, 변형된 소스/드레인 피쳐들(예를 들어, 스트레서 영역들)이 구현되었다. 응력은 반도체 결정 격자를 왜곡 또는 변형시키고, 이는 반도체의 밴드 정렬 및 전하 운송 성질들에 영향을 미친다. 마무리된 소자 내의 응력의 크기 및 분포를 제어하는 것에 의해서, 제조자들은 캐리어 이동성을 증대시킬 수 있고 소자 성능을 개선할 수 있다. 소스 및 드레인 영역들 내의 전위들은 트랜지스터 영역들의 반도체 결정 격자를 변형시킨다. 결과적으로, 전위들이 형성되어 캐리어 이동성을 형상시킬 수 있고 소자 성능을 개선할 수 있다. finFET 소자들은 3-차원적인(3D) 게이트 유전체 층을 가지고 소스 및 드레인 영역들을 형성하기 위해서 복수의 핀들을 이용한다. 평면형 소자들에서는 발생되지 않는, finFET 소자들의 소스 및 드레인 영역들 내에 전위들을 형성하는데 있어서의 특유의 해결과제들이 존재한다.
도 1a에는, 일부 실시예들에 따른, 반도체 소자 구조물(100)의 사시도가 도시되어 있다. 반도체 소자 구조물(100)은 finFET 소자 구조물들을 포함한다. 반도체 소자 구조물(100)은 기판(102), 복수의 핀들(104), 복수의 격리 구조물들(106), 및 핀들(104)의 각각에 배치된 게이트 구조물(108)을 포함한다. 게이트 구조물(108)은 게이트 유전체 층(115), 게이트 전극 층(117), 및/또는 하나 이상의 부가적인 층들을 포함할 수 있을 것이다. 마스크 층(120)이 게이트 전극 층(117) 위에 위치한다. 예를 들어 에칭에 의해서, 게이트 구조물(108)을 패터닝하기 위해서, 하드 마스크 층(120)이 이용된다. 일부 실시예들에서, 하드 마스크 층(120)은, 실리콘 산화물과 같은, 유전체 재료로 제조된다. 도 1a의 사시도는 게이트 구조물(108)의 패터닝(또는 형성) 프로세스 이후에 취한 것이다. 도 1a는 하나의 게이트 구조물(108) 만을 도시한다. 도 1a에 도시된 게이트 구조물(108)과 유사하고 그에 평행한 부가적인 게이트 구조물(들)(미도시)이 존재한다. 도 1a는 2개의 핀들(104)을 도시한다. 일부 실시예들에서, 핀들(104)의 수가 2 내지 30 범위이다.
복수의 핀들(104)의 각각이 소스 영역(110S) 및 드레인 영역(110D)을 포함하고, 소스 또는 드레인 피쳐들은 핀(104) 내에, 핀 상에 및/또는 핀을 둘러싸도록 형성된다. 핀(104)의 채널 영역(112)이 게이트 구조물(108) 아래에 위치된다. 도 1a에 도시된 바와 같이, 핀(104)의 채널 영역(112)은 길이(게이트 길이)(L), 및 폭(게이트 폭)(W)을 가진다. 일부 실시예들에서, 길이(게이트 길이)(L)는 약 10 nm 내지 약 30 nm 범위이다. 일부 실시예들에서, 폭(게이트 폭)(W)이 약 10 nm 내지 약 20 nm 범위이다. 일부 실시예들에서, 핀(104)의 상단부로부터 게이트 구조물(108)의 상단부까지 측정된, 게이트 구조물(108)의 높이(게이트 높이)(HG)는 약 50 nm 내지 약 80 nm 범위이다. 일부 실시예들에서, 격리 구조물(106)의 표면으로부터 핀(104)의 상단부까지 측정된, 핀(104)의 높이(핀 높이)(HF)가 약 25 nm 내지 약 35 nm 범위이다.
기판(102)이 실리콘 기판일 수 있을 것이다. 대안적으로, 기판(102)이, 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 및 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합들을 포함할 수 있을 것이다. 실시예에서, 기판(102)이 절연체 상의 반도체(semiconductor on insulator; SOI)이다.
격리 구조물들(106)은 유전체 재료로 제조되고 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 저-k 유전체 재료, 및/또는 다른 적합한 절연 재료로 형성될 수 있을 것이다. 격리 구조물들(106)이 쉘로우 트렌치 아이솔레이션(STI) 피쳐들일 수 있을 것이다. 실시예에서, 격리 구조물들이 STI 피쳐들이고 기판(102) 내에 트렌치들을 에칭하는 것에 의해서 형성된다. 이어서, 트렌치들이 격리 재료로 충진될 수 있을 것이고, 그 후에 화학적 기계적 폴리싱(CMP)이 이루어질 수 있을 것이다. 격리 구조물들(106) 및/또는 핀 구조물(104)을 위한 다른 제조 기술들이 가능하다. 격리 구조물들(106)은, 예를 들어 하나 이상의 라이너 층들을 가지는, 복수-층 구조물을 포함할 수 있을 것이다. 격리 구조물들(106)의 상부면들의 준위(level)(118) 및 하부면들의 준위(119)가 도 1a에 표시되었다.
핀들(104)이 활성 영역을 제공할 수 있을 것이고, 상기 활성 영역에서 하나 이상의 소자들이 형성된다. 실시예에서, 트랜지스터 소자의 채널 영역(112)이 핀(104) 내에 형성된다. 핀들(104)은 실리콘 또는 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 및 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 를 포함하는 합금 반도체; 또는 그 조합들을 포함할 수 있을 것이다. 핀들(104)은, 핀들(104)과 동일한 재료로 제조되는 반도체 층(103) 내에서 포토리소그래피 및 에칭 프로세스들을 포함하는 적합한 프로세스들을 이용하여 제조될 수 있을 것이다. 실제적으로, 핀들(104)은 반도체 층(103)을 에칭하는 것에 의해서 형성된다. 일부 실시예들에서, 반도체 층(103)이 기판(102)의 일부이다. 포토리소그래피 프로세스는 기판 위에 놓이는(예를 들어, 실리콘 층 상의) 포토레지스트 층(레지스트)을 형성하는 단계, 상기 레지스트를 패턴에 노광시키는 단계, 노광-후 베이크 프로세스들을 수행하는 단계, 및 레지스트를 포함하는 마스킹 요소를 형성하기 위해서 레지스트를 현상하는 단계를 포함할 수 있을 것이다. 이어서, 에칭 프로세스가 격리 구조물들(106) 내로 리세스들을 형성하는 동안에, 마스킹 요소를 이용하여 기판의 영역들을 보호할 수 있을 것이고, 그에 따라 돌출하는 핀들을 남길 수 있을 것이다. 리세스들은 반응성 이온 에칭(RIE) 및/또는 다른 적합한 프로세스들을 이용하여 에칭될 수 있을 것이다. 기판(102) 상에 핀들(104)을 형성하는데 있어서, 수많은 방법들의 다른 실시예들이 적합할 수 있을 것이다.
게이트 구조물(108)이 게이트 유전체 층(115), 게이트 전극 층(117), 및/또는 하나 이상의 부가적인 층들을 포함할 수 있을 것이다. 실시예에서, 게이트 구조물(108)은, 예를 들어 금속 게이트 구조물을 형성하기 위해서 이용되는 대체(replacement) 게이트 프로세스에서 형성되는 것과 같은 희생 게이트 구조물이다. 실시예에서, 게이트 구조물(108)이 폴리실리콘 층(게이트 전극 층(117)과 같음)을 포함한다.
게이트 구조물(108)의 게이트 유전체 층(115)이 실리콘 이산화물을 포함할 수 있을 것이다. 실리콘 산화물이 적절한 산화 및/또는 성막(deposition) 방법들에 의해서 형성될 수 있을 것이다. 대안적으로, 게이트 구조물(108)의 게이트 유전체 층이 하프늄 산화물(HfO2)과 같은 고-k 유전체 층을 포함할 수 있을 것이다. 대안적으로, 고-k 유전체 층이 선택적으로, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합들, 또는 다른 적합한 재료와 같은 다른 고-k 유전체들을 포함할 수 있을 것이다. 고-k 유전체 층이 원자 층 증착(ALD) 및/또는 다른 적합한 방법들에 의해서 형성될 수 있을 것이다.
실시예에서, 게이트 구조물(108)이 금속 게이트 구조물일 수 있을 것이다. 금속 게이트 구조물이 계면 층(들), 게이트 유전체 층(들), 일 함수 층(들), 충진 금속 층(들) 및/또는 금속 게이트 구조물을 위한 다른 적합한 재료들을 포함할 수 있을 것이다. 다른 실시예들에서, 금속 게이트 구조물(108)이 캡핑(capping) 층들, 에칭 스탑 층, 및/또는 다른 적합한 재료들을 더 포함할 수 있을 것이다. 계면 층이 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있을 것이다. 계면 유전체 층이 화학적 산화, 열적 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD), 및/또는 다른 적합한 형성 프로세스에 의해서 형성될 수 있을 것이다.
게이트 구조물(108) 내에 포함될 수 있는 예시적인 p-타입일 함수 금속들이 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p-타입 일 함수 재료들 또는 그 조합들을 포함한다. 게이트 구조물(108) 내에 포함될 수 있는 예시적인 n-타입 일 함수 금속들이 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n-타입 일 함수 재료들, 또는 그 조합들을 포함한다. 일 함수 값은 일 함수 층의 재료 조성과 연관되고, 그에 따라, 제 1 일 함수 층의 일 함수 값을 튜닝하여 각각의 영역 내에서 형성되는 소자 내에서 희망 문턱값 전압(Vt)을 달성하도록 제 1 일 함수 층의 재료가 선택된다. 일 함수 층(들)이 CVD, 물리 기상 증착(PVD), 및/또는 다른 적합한 프로세스에 의해서 성막될 수 있을 것이다. 충진 금속 층이 Al, W, 또는 Cu 및/또는 다른 적합한 재료들을 포함할 수 있을 것이다. 충진 금속이 CVD, PVD, 도금, 및/또는 다른 적합한 프로세스들에 의해서 형성될 수 있을 것이다. 충진 금속이 일 함수 금속 층(들) 위에 성막될 수 있을 것이고, 그에 의해서 더미(dummy) 게이트 구조물의 제거에 의해서 형성된 트렌치들 또는 개구부들의 나머지 부분을 충진할 수 있을 것이다.
전술한 반도체 소자 구조물(100)은 핀들(104) 및 게이트 구조물(108)을 포함한다. 반도체 소자 구조물(100)은, 구조물(100)을 이용하는 트랜지스터의, 약간-도핑된-드레인(lightly-doped-drain ;LDD) 영역들 및 도핑된 소스/드레인 영역들과 같은, 여러 가지 피쳐들을 형성하기 위한 부가적인 프로세싱을 필요로 한다. LDD 영역들은 채널 영역들 옆에 위치되고 스페이서들(spacers) 아래에 위치된다. LDD 영역들이라는 용어는 소스 영역 및 드레인 영역 모두의 다음의(next) 약간 도핑된 영역들을 설명하기 위해서 이용된다.
도 1b는, 일부 실시예들에 따른, 도 1a의 핀들(104) 중 하나로 형성되고 격리 구조물(106)의 상부면과 같은 준위의(118) 표면에서 취한 트랜지스터 영역(150)의 상면도를 도시한다. 트랜지스터 영역(150)은 소스 영역(110S) 및 드레인 영역(110D)을 포함한다.
도 1a에 도시된 바와 같이, 트랜지스터 영역(150)은 또한 채널 영역(112)을 포함하고, 상기 채널 영역은 핀(104)의 일부이고 3개의 측부들 상에서 게이트 구조물(108)에 의해서 둘러싸인다. 채널 영역(112)은 길이(게이트 길이)(L) 및 폭(게이트 폭)(W)을 가진다. 트랜지스터 영역(150)은 또한 게이트 유전체 층(115) 및 게이트 전극 층(117)을 포함한다. 도 1b는 소스 영역(110S)과 채널 영역(112) 사이의, 그리고 드레인 영역(110D)과 채널 영역(112) 사이의 LDD 영역들을 도시한다. LDD 영역들(113)은 폭(W) 및 길이(LS)를 가지고, 상기 길이(LS)는 스페이서들(111)의 폭에 의해서 규정된다. 도 1b는 점선들을 이용하여 다른 게이트 구조물(108)을 도시한다. 이러한 다른 게이트 구조물(108)은 게이트 구조물(108)과 유사하고 그에 평행한 것으로 앞서서 설명되었고, 도 1a에는 도시하지 않았다. 일부 실시예들에서, Ls는 약 5 nm 내지 약 10 nm 범위이다.
도 2는, 일부 실시예들에 따른, finFET 소자들의 소스 및 드레인 영역들 내에 전위들을 형성하는 순차적인 프로세스 흐름(200)을 도시한다. 도 3a-3h는, 일부 실시예들에 따른, 도 2의 순차적인 프로세스 유동의 트랜지스터 영역의 횡단면도들을 도시한다. 이하에서 설명되는 프로세싱 시퀀스(sequence) 및 구조물들은 주로 n-타입 finFET 소자들에 대한 것이다. 그러나, 이하에서 설명되는 실시예들의 적어도 일부가 p-타입 finFET 소자들에도 적용될 수 있을 것이다.
프로세스 흐름(200)은 동작(201)에서 시작하고, 그러한 동작 중에, 도 1a에 도시된 것과 같은, 핀들 및 게이트 구조물들이 제공된다. 기판은 여러 가지 프로세싱 시퀀스들을 거쳐, 핀들(104), 격리 구조물들(106), 및 게이트 구조물(들)(108)과 같은 구조물들을 형성한다. 이어서, 스페이서들(미도시)이 동작(202)에서 형성된다. 소스 및 드레인 영역들(110D 및 110S)이 리세스되고(recessed), 소스 영역과 드레인 영역 사이의 격리 구조물들(106) 내의 유전체 재료(들)가 동작(203)에서 에칭에 의해서 추후에 제거된다. 그러나, 게이트 유전체 층(115) 및 스페이서들(111) 아래의 격리 구조물(106)의 유전체 재료는 제거되지 않는다.
프로세스 흐름(200)이 동작(205)으로 계속되고, 그러한 동작(205)에서, 예비-비정질 주입(pre-amorphous implantation; PAI) 프로세스가 기판 상에서 수행된다. 이어서, 프로세스 흐름(200)이 동작(206)으로 계속되고, 그러한 동작(206)에서, 응력 막이 기판 상에 성막된다. 그 후에, 동작(208)에서, 어닐링 프로세스를 기판 상에서 수행한다. 전위들이 어닐링 프로세스 중에 형성된다. 전술한 바와 같이, 변형된 소스/드레인 피쳐들(예를 들어, 스트레서 영역들)이 캐리어 이동성을 향상시키기 위해서 그리고 소자 성능을 개선하기 위해서 구현될 수 있을 것이다. 전위들의 형성에 관한 상세 내용들이 이하에서 설명될 것이다. 적용가능한 경우에, 응력 막이 동작(210)에서 제거된다. 동작(212)에서, 에피택셜 성장이 기판 상에서 수행되어 소스 및 드레인 영역들을 형성한다. 일부 실시예들에서, 동작들(206 및 208)이 필요하지 않고 응력 막이 성막되지 않는다.
도 3a-3h는, 일부 실시예들에 따른, finFET 구조물의 소스 및 드레인 영역들을 형성하는 중간 스테이지들의 횡단면도들이다. 전술한 바와 같이, 스페이서들(111)은 동작(202)에서 형성된다. 스페이서들(111)은, 오프셋을 제공하도록 성막되는 스페이서 층(116)을 포함할 수 있을 것이다. 결과적으로, 그러한 스페이서 층은 도한 오프셋 스페이서 층(116)으로 지칭될 수 있을 것이다. 일부 실시예들에서, 스페이서들(111)은 또한, 메인 스페이서 층으로서 지칭되는 다른 스페이서 층을 포함한다. 일부 실시예들에서, 오프셋 스페이서 층(116)은 약 3 nm 내지 약 10 nm 범위의 두께를 가진다. 오프셋 스페이서 층(116)은, 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 탄소-도핑된 실리콘 질화물(SiCN), 또는 탄소 도핑된 실리콘 산질화물(SiOCN)과 같은 유전체 재료로 제조될 수 있을 것이다. 일부 실시예들에서, 오프셋 스페이서(116)가 형성된 후에, LDD 도핑이 수행된다.
일부 실시예들에서, 메인 스페이서 층은 약 5 nm 내지 약 10 nm 범위의 두께를 가진다. 메인 스페이서 층(125)은, 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 탄소-도핑된 실리콘 질화물(SiCN)과 같은 유전체 재료로 제조된다. SiCN은, SiN 또는 SiON에 대비하여, H3PO4 및 HF와 같은 에칭제들(etchants)에 대해서 비교적 낮은 에칭 레이트(rate)를 가진다. 일부 실시예들에서, 성막 프로세스가 플라즈마-강화형 화학 기상 증착(plasma-enhanced chemical vapor deposition ;PECVD) 프로세스이다. 다른 적합한 성막 프로세스가 또한 이용될 수 있다. 일부 실시예들에서, 스페이서들(111)의 각각이 약 5 nm 내지 약 10 nm 범위의 폭을 가진다.
스페이서들(111)이 형성된 후에, n-타입 소자들의 소스 및 드레인 영역들이 동작(203)에서 에칭에 의해서 리세스된다. 소스 및 드레인 영역들을 리세스하기 위해서, 하나 이상의 에칭 프로세스들이 이용될 수 있을 것이다. 에칭 프로세스(들)가 플라즈마 에칭 프로세스와 같은 건식 프로세스(들), 습식 에칭 프로세스(들), 또는 양자의 조합을 포함할 수 있을 것이다. 일부 실시예들에서, 습식 에칭을 이용하여 리세스들을 형성한다. 예를 들어, 사불화탄소(CF4), HF, 테트라메틸암모늄 수산화물(TMAH), 또는 그 조합들, 또는 유사물을 이용하여 습식 에칭을 수행하고 리세스들을 형성할 수 있을 것이다. 일부 실시예들에서, 약 50 옹스트롬 두께의 SiN의 층이 리세스 근접도 제어(recess proximity control)를 위해서 형성될 수 있을 것이다.
n-타입 소자들의 소스 및 드레인 영역들을 리세싱하기에 앞서서, 포토리소그래피 프로세스를 이용하여, 에칭을 방지하기 위한 포토레지스트로, 기판(102) 상에서, p-타입 소자 영역들과 같은 다른 영역들을 커버할 수 있을 것이다. 결과적으로, 에칭 프로세스 이후에 그리고 다음 동작 이전에, 레지스트 제거 프로세스가 요구된다. 부가적인 세정 프로세스를 이용하여, 잔류 레지스트가 기판 상에 남아 있지 않게 보장할 수 있을 것이다.
n-타입 소자들의 소스 및 드레인 영역들이 리세스된 후에, 리세스된 소스 및 드레인 영역들에 이웃하는 격리 구조물들(106) 내의 유전체 재료가 에칭 프로세스에 의해서 제거되어, 아래의 반도체 층(103) 및 주변 격리 구조물들(106)을 노출시킨다. 일부 실시예들에서, 에칭 프로세스가 플라즈마(건식) 에칭 프로세스이다. 격리 구조물들(106) 내에서 유전체 재료를 에칭하기에 앞서서, 포토레지스트 패터닝 프로세스가 포함된다. 패터닝된 포토레지스트 층은, n-타입 소자들을 위한 소스 및 드레인 영역들에 이웃하지 않는 STI 구조물들 및 p-타입 소자 영역들과 같은 유전체 재료를 제거하기 위한 표적이 되지 않은 영역들을 보호한다. 격리 구조물들(106) 내의 격리 유전체 재료를 제거하는 것(또는 격리 구조물들(106)을 제거하는 것)에 의해서, 이하에서 설명되는, 소스 및 드레인 영역들 내의 전위들의 후속 형성을 위한 부가적인 지역들이 위치된다. 레지스트 제거 프로세스는 에칭 프로세스 이후에 그리고 다음 동작 이전에 요구된다. 부가적인 세정 프로세스를 이용하여 잔류 레지스트가 기판 상에 남아 있지 않게 보장할 수 있을 것이다.
도 3a 및 3b는, 일부 실시예들에 따른, 리세스들(127)이 형성된 후에 그리고 격리 구조물들(106) 내의 유전체 재료가 제거되고 핀들(104)이 리세스된 후에, 트랜지스터 영역(150)의 횡단면도들을 도시한다. 전술한 바와 같이, 격리 구조물들(106) 내의 유전체 재료가 제거되고 핀들(104)이 도 2의 동작(203)에서 리세스된다. 도 3a는 2개의 이웃하는 게이트 구조물들(108)을 도시한다. 전술한 바와 같이, 도 1a에 도시된 게이트 구조물(108)과 유사하고 그에 평행한 부가적인 게이트 구조물(들)이 존재한다. 도 3a는, 2개의 이웃하는 게이트 구조물들(108)이 핀(104) 중 하나의 위에 형성되고 그리고 도 1a의 드레인/소스 영역들(110D 및 110S)을 에칭하는 것에 의해서 형성되는 리세스들(127)에 의해서 분리되는 것을 도시한다. 설명의 단순함을 위해서, 리세스들(127)을 리세스된 드레인 영역(110D)으로 지정한다. 각각의 게이트 구조물(108)은 게이트 전극 층(117) 및 게이트 유전체 층(115)을 포함한다. 일부 실시예들에 따라서, 하드 마스크 층(120)이 게이트 전극 층(117) 위에 형성된다. 하드 마스크 층(120)은 게이트 구조물들(108)의 패터닝을 보조하는데 있어서 이용된다. 일부 실시예들에서, 하드 마스크 층(120)의 두께(H1)가 약 70 nm 내지 약 100 nm의 범위이다. 게이트 전극 층(117)의 두께(H2)는 약 80 nm 내지 약 100 nm 범위이다. 게이트 유전체 층(115)의 두께(H3)는 약 2 nm 내지 약 3 nm 범위이다. 도 1b에 도시된 바와 같은 채널 길이(L)는 게이트 구조물(108)의 게이트 전극 층(117)의 폭과 같다. 게이트 구조물들(108) 바로 아래에 위치하는 채널 영역들(112)이 또한 도 3a에 도시되어 있다. 점선(118)은 격리 구조물들(106)의 상부면들의 준위를 나타내고, 다른 점선(199)은 격리 구조물들(106)의 하부면들의 준위를 나타낸다.
도 3a는 또한 게이트 구조물들(108) 옆에 형성되는 스페이서들(111)을 도시한다. 일부 실시예들에 따라서, 각각의 스페이서(111)는 오프셋 스페이서 층(116) 및 메인 스페이서 층(125)을 포함한다. 이웃하는 게이트 구조물들(108) 사이에, 리세스들(127)이 존재한다. 일부 실시예들에서, 격리 구조물들(106)의 상부면(준위(118)) 아래의 리세스들(127)의 깊이(HR)는 약 5 nm 내지 약 20 nm 범위이다. 리세스들(127)의 하부면들(121)이 도 3a에 마킹되었다. 리세스들(127)의 하부면들(121)이 격리 구조물들의 하부면들(준위(119)에 의해서 마킹됨) 아래에 위치된다.
도 3b는, 일부 실시예들에 따른, 도 1a에 도시된 절개부(cut)(132)에 따른 트랜지스터 영역(150)의 횡단면도를 도시한다. 도 3b는, 핀들(104)((104O)로서 마킹됨) 및 격리 구조물들(106)((106O)로서 마킹됨)에 의한 점유를 위해서 이용되는, 리세스(127)를 도시한다. 핀들(104)의 경계들이 점선들(105)로 마킹되어 있다. 격리 구조물들(106)의 상부면들의 준위를 나타내는 점선(118) 및 격리 구조물들(106)의 하부면들의 준위를 나타내는 점선(119)이 또한 도 3b에 도시되어 있다. 리세스들(127)의 하부면(121)이 도 3a에 마킹되어 있다. 리세스들(127)의 하부면(121)이 격리 구조물들(준위(119)에 의해서 마킹됨)의 하부면들 아래에 위치된다. 도 3b는 제거된 2개의 핀들(104)을 도시한다. 일부 실시예들에서, 제거되는 핀들의 수가 2 내지 30 범위이다.
도 3i는, 일부 실시예들에 따른, 도 3a 및 3b의 트랜지스터 영역(150)의 사시도를 도시한다. 도 3i는, 핀들(104)이 리세스된 것을 도시한다. 또한, 격리 구조물들(106)에 이웃하는 유전체 재료가 제거되었고, 격리 구조물들(106) 아래의 반도체 층(103)의 일부가 또한 제거된다. 리세스(127)는, 핀들(104) 및 격리 구조물들(106)이 점유를 위해서 이용하는 영역들을 포함한다. 또한, 리세스들(127)은, 에칭된 반도체 층(103)의 일부를 또한 포함한다. 도 3i는 또한, 스페이서(111)에 의해서 커버되지 않은 격리 구조물들(106) 및 핀들(104)의 부분들이 제거되지 않고 그리고 기판(102) 위에서 유지되는 것을 보여주는데, 이는 그 부분들이 에칭 중에 스페이서(111)에 의해서 보호되기 때문이다. 도 3i는 리세스(127)의 하부면(121)을 도시한다.
도 2를 참조하면, 예비-비정질 주입(PAI) 프로세스가 가 후에 동작(205)에서 수행된다. PAI 프로세스(230)는, 일부 실시예들에 따라서 도 3c 및 3d에 도시된 바와 같이, 일부 종들(species)을 기판(102) 위의 노출된 표면으로 주입한다. 주입된 종들은 개구부들(106O) 아래의 잔류 핀들(104) 및 반도체 층(103)의 격자 구조를 손상시키고, 그에 따라 비정질화된(또는 비정질) 영역들(232)을 형성한다. 일부 실시예들에서, 주입된 종들이 반도체 층(103) 내에서 확산된다. 확산된 종들은 측방향 비정질화를 유발하고, 이는 스페이서들(111) 아래의 영역들까지 연장하는 비정질화된 영역들(232)을 초래한다. 일부 실시예들에서, 비정질화된 영역들(232)은 트랜지스터 영역(150)의 소스 및 드레인 영역 내에 형성되고, 게이트 구조물(108)의 중심 선(226)을 넘어서 연장하지 않는다. 비정질화된 영역(232)은, 반도체 층(103)의 게이트 유전체 층(115) 바로 다음의, 상부면(128) 아래의 깊이(234)를 가진다. 비정질화된 깊이(234)는 디자인 재원들(specifications)에 따라서 형성된다. 일부 실시예들에서, 비정질화된 깊이(234)는 약 15 nm 내지 약 60 nm 범위이다. 일부 실시예들에서, 비정질화된 깊이(234)는 약 100 nm 미만이다.
도 3d는, 비정질화된 영역(232)이, 유전체 재료로 충진되는, 개구부들(106O) 아래에서 연장한다는 것을 보여준다. 격리 구조물들(106)의 유전체 재료를 제거하는 것에 의해서, 아래의 반도체 층(103)이 비정질화에 노출된다. 결과적으로, 격리 구조물들(106)의 유전체 재료가 제거되지 않은 때와 비교하여, 비정질화된 영역(232)이 확장된다. 확장된 비정질화된 영역(232)은 전위 형성에 있어서 도움을 줄 수 있을 것이다. 그렇지 않은 경우에, 전위들의 도입(initiation)이 핀들(104)로 제한될 것이다. 연구들에 의해서, 전위들이 평면형 소자들에서 예상되는 바와 같이 형성되거나 연장되지 않을 것임을 확인하였다. 전위들의 형성에 관한 상세 내용들을 이하에서 설명할 것이다.
일부 실시예들에서, 비정질화된 깊이(234)가 게이트 스페이서들(111)의 두께에 의해서 제어되는데, 이는 게이트 스페이서들(111)이 게이트 구조물(108)의 중심선(226)으로부터 멀리 PAI 프로세스(230) 주입 에너지를 집중시키는 역할을 하고, 그에 의해서 비정질화된 깊이(234)가 더 깊어지게 허용하기 때문이다. 또한, 비정질화된 깊이(234)는, 주입 에너지, 주입 종들, 및 주입 투여량(dosage), 등과 같은 PAI 프로세스(230)의 매개변수들에 의해서 제어된다. 일부 실시예들에 따라서, PAI 프로세스(230)는 실리콘(Si) 또는 게르마늄(Ge)으로 기판 반도체 층(103)에 대해서 주입한다. 일부 실시예들에서, Si 보다 무거운 다른 주입 종들이 이용된다. 예를 들어, 일부 실시예들에서, PAI 프로세스(230)는, Ar, Xe, As, P, In, 다른 적합한 주입 종들, 또는 그 조합들과 같은 다른 주입 종들을 이용한다. 일부 실시예들에서, PAI 프로세스(230)는 약 20 KeV 내지 약 40 KeV 범위의 주입 에너지로 종들을 주입한다. 일부 실시예들에서, PAI 프로세스(230)는, 주입 온도에 의존하여, 약 7 x 1014 원자들/cm2 내지 약 1.5 x 1015 원자들/cm2 의 투여량 범위에서 종들을 주입한다. 낮은 주입 온도는 주입 비정질화 효율을 향상시킨다. 일부 실시예들에서, 주입 온도는 약 -100 ℃ 내지 약 25 ℃(또는 상온) 범위이다.
일부 실시예들에서, 패터닝된 포토레지스트 층을 이용하여 비정질화된 영역(232)이 형성되는 곳을 규정하고 그리고 주입 손상으로부터 기판(102) 위의 다른 영역들을 보호한다. 예를 들어, PMOS(p-타입 MOS) 영역들이 보호된다. 또한, 패터닝된 포토레지스트 층은 n-타입 금속-산화물-반도체 전계 효과 트랜지스터(NMOSFET) 영역들의 소스/드레인 영역들을 노출시키고, 그에 따라 소스/드레인 영역들이 PAI 프로세스(230)에 노출된다(비정질화된 영역(232)을 형성). 대안적으로, SiN 또는 SiON 층과 같은 패터닝된 하드 마스크 층을 이용하여 비정질화된 영역을 형성한다. 일부 실시예들에서, 패터닝된 포토레지스트 층 또는 패터닝된 하드 마스크 층은 현재 제조 프로세스의 일부, 예를 들어 약간-도핑된 드레인들(LDD) 또는 소스/드레인 형성이고, 그에 의해서 PAI 프로세스(230)를 위한 부가적인 포토레지스트 층 또는 하드 마스크를 필요로 하지 않음에 따라, 비용을 최소화한다. PAI 프로세스가 수행된 후에, 기판(102) 위의 포토레지스트가 제거된다.
이어서, 프로세스 흐름(200)이 동작(206)으로 계속되고, 그러한 동작(206)에서, 응력 막이 기판 상에 성막된다. 도 3e 및 3f를 참조하면, 일부 실시예들에서, 광학적 응력 막(240)이 기판(102) 위에 성막된다. 도 3e는, 응력 막(240)이 스페이서들(111)을 가지는 게이트 구조물들(108) 위에 성막된다는 것을 보여준다. 일부 실시예들에서, 응력 막(240)은 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 고밀도 플라즈마 CVD(HDPCVD), 다른 적합한 방법들, 및/또는 그 조합들에 의해서 형성된다. 일부 실시예들에서, 응력 막(240)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 다른 적합한 재료들, 및/또는 그 조합들과 같은 유전체 재료를 포함한다. 응력 막(240)은 인장 응력을 가지며, 그러한 인장 응력은 재결정 프로세스에 영향을 미친다. 예를 들어, 응력 막(240)은 소스 및 드레인 영역들의 [110] 결정 방향을 따른 성장 레이트를 지연시킬 수 있을 것이다. 일부 실시예들에서, 응력 막(240)은 이용되지 않는다. 일부 실시예들에서, 응력 막(240)의 두께가 약 5 nm 내지 약 20 nm 범위이다. 일부 실시예들에서, 막(240)의 응력이 약 0.8 GPa 내지 약 2.0 GPa 범위이다. 일부 실시예들에서, 응력 막(240)이 인장적이고(tensile) S/D 영역들로 압축 응력을 제공한다.
그 후에, 어닐링 프로세스가 동작(208)에서 기판 상에서 수행된다. 도 3e 및 3f를 여전히 참조하면, 어닐링 프로세스(250)가 동작(208)에서 기판(102) 상에서 수행된다. 어닐링 프로세스(250)은 비정질화된 영역(232)이 재-결정되게 유도하여, 스트레서 영역들(252)을 형성한다. 이러한 프로세스는 종종 고체-상 에피택시 재성장(solid-phase epitaxy regrowth; SPER)으로 지칭되고, 그에 따라, 스트레서 영역들(252)이 epi 영역들로서 지칭된다. 일부 실시예들에 따라서, 스트레서 영역들(252)은 에피택셜 SiP, 에피택셜 SiC, 에피택셜 SiCP 또는 에피택셜 Si, 또는 그 조합들을 포함한다. SiC 는 탄소-함유 실리콘을 나타내고, SiCP 는 탄소-및-인-함유 실리콘을 나타낸다. 일부 실시예들에서, 탄소 농도가 약 3 원자% 미만이다. 일부 실시예들에서, P 농도가 약 5E19 1/cm3 내지 약 5E21 1/cm3 범위이다. 스트레서 영역들의 도펀트들은 성막 중에 층(들) 내에서 도핑된다(또는 인-시츄(in-situ) 도핑된다). 일부 실시예들에서, 스트레서 영역들(252)은 상이한 도펀트들을 가지는 에피택셜 층들을 포함한다. 일부 실시예들에서, 에피택셜 층들은 SiP 층을 포함하고, 상기 SiP 층에서 약 4 nm 내지 약 10 nm 범위의 두께에서 P 농도가 약 1E20 1/cm3 내지 약 7E20 1/cm3 이고 다른 SiP 층에 걸쳐서 P 농도는 약 1E21 1/cm3 내지 약 3E2 1/cm3 범위이다. 일부 실시예들에서, 에피택셜 층들이 SiCP 층을 포함하고, 상기 SiCP 층은 약 4 nm 내지 약 10 nm 범위의 두께 및 약 1% 미만의 C 농도를 가지고 P 농도가 약 1E20 1/cm3 내지 약 7E20 1/cm3 범위이고 다른 SiP 층에 걸쳐서 P 농도는 약 1E21 1/cm3 내지 약 3E2 1/cm3 범위이다. 일부 실시예들에서, 후속 프로세싱 중에 P의 손실을 방지하기 위해서, 응력 영역들(252)의 표면 층이 Si 층이다.
일부 실시예들에서, 탄소가 실리콘 막 내로 도핑되어 SiC 스트레서를 형성하고, SiC 스트레서는, 실리콘(Si)에 대비한 탄소(C)의 작은 크기로 인해서, 압축적이고(compressive) 그리고 인장 변형을 n-타입 금속-산화물-반도체(NMOS) 트랜지스터 채널 영역으로 인가한다. 또한, 일부 실시예들에서, 스트레서 영역들 내의 압축적인 필름 응력은 핀치오프(pinchoff)의 개시를 돕는다. 일부 실시예들에서, P가 도핑되어 소스 및 드레인 영역들의 저항을 낮춘다. P의 외부-확산(out-diffusion)을 방해하기 위해서, 탄소가 부가될 수 있을 것이다.
일부 실시예들에서, 어닐링 프로세스(250)는 마이크로파 어닐링(MWA) 프로세스, 급속 열적 어닐링(rapid thermal annealing; RTA) 프로세스, 밀리초 열적 어닐링(millisecond thermal annealing; MSA) 프로세스(예를 들어, 밀리초 레이저 열적 어닐링 프로세스), 또는 마이크로-초 열적 어닐링(μSA) 프로세스이다. 일부 실시예들에서, 어닐링 프로세스는 범위 단부(end of range; EOR) 결함들을 최소화하거나 심지어 제거하는 예열 동작을 포함하고, 상기 범위 단부 결함들은 비정질/결정질 계면에서 유지되는 결함들이다. 일부 실시예들에 따라서, 예열 동작은 약 200 ℃ 내지 약 700 ℃의 온도에서 수행된다. 일부 실시예들에서, 예열 동작이 약 10 초 내지 약 10분 범위에서 수행된다.
이러한 프로세스 동작에서 고온 프로세싱을 방지하는 진보된 소자 제조의 경우에, MWA 프로세스가 메인 어닐링을 위해서 이용될 수 있을 것이다. MWA 프로세스는, 비정질화된 영역(232)과 같은 특별한 구조물, 층, 또는 영역의 온도를, 기판 또는 다른 주위의 구조물들, 층들 또는 영역들 보다 상당히 더 높은 값까지 지역적으로 증가시키기 위해서 튜닝될 수 있다. 예를 들어, 비정질화된 영역들(232)은, 주위 반도체 층(103) 및 기판(102)과 상이한, 도펀트들 및 결정질 구조물들을 가진다. 결과적으로, 마이크로파에 의해서, 비정질화된 영역(232)이 반도체 층(103) 및 기판(102) 보다 더 높은 온도까지 가열될 수 있다. 지역적으로 더 높은 온도는 마이크로파 하의 전자적 분극(electronic polarization) 및/또는 계면 분극 메커니즘에 의해서 유도될 수 있을 것이다. 표적 층의 지역적인 온도는 기판 보다 더 높다. 일부 실시예들에서, 온도차가 약 200 ℃ 내지 약 500 ℃ 범위이다. 결과적으로, MWA의 온도(기판에서 측정됨)가 낮은 값에서 셋팅될 수 있다. 일부 실시예들에서, MWA 프로세스가 약 400 ℃ 내지 약 600 ℃ 범위이다. 일부 실시예들에서, 제 1 전자적 분극 메커니즘의 제 1 기간 동안 기판 온도가 약 300 ℃ 내지 약 500 ℃ 범위이다. 일부 실시예들에서, 계면 분극 메커니즘의 제 2 기간 중에, 기판 온도가 약 500 ℃ 내지 약 600 ℃ 범위이다. 일부 실시예들에서, MWA 프로세스의 지속시간은 1 분 내지 약 3 분 범위이다. 만약 MWA 프로세스가 이용된다면, 예열 동작의 온도가, 제조 프로세스의 요건을 충족시키는 범위 내에서 유지될 수 있을 것이다.
대안적으로, 다른 타입들의 어닐링 프로세스들이 존재한다. 일부 실시예들에서, 어닐링 프로세스(250)의 메인 어닐링이 약 800 ℃ 내지 약 1,400 ℃ 범위의 온도에서 수행된다. 일부 실시예들에서, 이용되는 어닐링 프로세스의 타입 및 온도에 의존하여, 어닐링 프로세스(250)의 메인 어닐링이 약 1 밀리초 내지 약 5 시간 범위의 지속시간 동안 수행된다. 예를 들어, 예열 동작은 약 550 ℃의 온도에서 약 180초 동안 수행된다. 일부 실시예들에서, 만약 어닐링 프로세스(250)가 RTA 프로세스라면, 일부 실시예들에서, 메인 어닐링 온도가 약 950 ℃ 이상이 되고 약 0.5초 내지 약 5초 범위의 지속시간 동안 수행된다. 만약 어닐링 프로세스(250)가 MSA 프로세스라면, 일부 실시예들에서, 메인 어닐링 온도가 약 1,400 ℃의 Si 융점까지가 되고 그리고 몇 밀리초 또는 그 미만, 예를 들어 약 0.8 밀리초 내지 약 100 밀리초 동안 수행된다.
어닐링 프로세스(250) 동안에, 스트레서 영역들(252)이 재결정됨에 따라, 전위들(260)이 스트레서 영역들(252) 내에서 형성된다. 전술한 바와 같이, 도 3b는 도 1a에 도시된 절개부(132)에 따른 트랜지스터 영역(150)의 횡단면도를 도시한다. 도 3f는 도 3b로부터 유도된 횡단면도를 도시한다. 일부 실시예들에 따라 도 3f에 도시된 바와 같이, 도 3f의 반도체 층(103)의 노출된 표면(절개부(132)에 평행 또는 절개부(131)에 평행)이 [100] 결정 배향을 가지고, 절개부(132)에 수직인 반도체 층(103p)의 결정 배향은[110] 가 된다. 도 3d에서 전술한 바와 같이, 격리 구조물들(106)의 유전체 재료를 제거하는 것에 의해서, 하부의 반도체 층(103)이 비정질화를 위해서 노출된다. 결과적으로, 격리 구조물들(106)의 유전체 재료가 제거되지 않을 때에 대비하여, 비정질화된 영역들(232)이 확장된다. 어닐링 프로세스(250) 중에, 확장된 비정질화된 영역들(232)이 전위들 시작을 위한 영역들(또는 핀치오프 포인트들(262))의 크기를 증가시킨다. 일부 실시예들에서, 전위들(260)이 [111] 방향으로 형성된다. 일부 실시예들에서, 도 3e 및 3f에 도시된 바와 같이, [111] 방향은, 반도체 층의 상부면(또는 기판(102)의 표면)에 평행한, [110]에 대해서 측정된 각도로서 약 45도 내지 약 65도 범위의 각도(θ)를 가진다. 도 3e의 반도체 층(103)의 노출된 표면(절개부(131)에 평행)은 [110]의 결정 배향을 가진다. 핀치오프 포인트들(262)이 리세스들(127)의 하부면들(121) 아래에 위치한다.
전위들(260)은 핀치오프 포인트들(262)에서 형성되기 시작한다. 일부 실시예들에서, 핀치오프 포인트들(262)이 약 10 nm 내지 약 30 nm 범위의 깊이들(HD)에서 형성되고, 깊이들(HD)은 격리 구조물(106)의 하부면(119)으로부터 측정된다. 핀치오프 포인트들(262)은 수평 버퍼(264) 및 수직 버퍼(266)를 가진다. 수평 버퍼(264) 및 수직 버퍼(266)는 비정질화된 영역들(232)의 경계들로부터 측정되고 도 3c, 3d, 3e, 및 3f에서 점선들에 의해서 마킹되어 있다. 수평 버퍼(264) 및 수직 버퍼(266)는 디자인 재원들에 따라서 형성되고 어닐링 프로세스(250)에 의해서 영향을 받는다. 일부 실시예들에서, 핀치오프 포인트들(262)은 약 8 nm 내지 약 38 nm 범위의 수평 버퍼(264) 및 약 10 nm 내지 약 40 nm의 수직 버퍼(266)를 가진다. 일부 실시예들에서, 핀치오프 포인트들(262)이 채널 영역 내에 배치되지 않도록, 핀치오프 포인트들(262)이 형성된다. 도 3f는, 점들로 표시되고 하부면(121) 아래에 위치하는, 전위들(260)의 횡단면도를 도시한다.
어닐링 프로세스(250) 이후에, 도 2에 대해서 전술한 바와 같이, 응력 막(240)이 동작(210)에서 제거된다. 일부 실시예들에서, NMOS 소자들의 각각의 게이트 스페이서(111)의 적어도 일부가 또한 제거된다. 응력 막(240) 및 게이트 스페이서들(111)의 제거되는 부분들은 에칭 프로세스에 의해서 제거된다. 일부 실시예들에서, 에칭 프로세스는 습식 에칭에 의해서, 예를 들어 인산 또는 불화수소산의 이용에 의해서, 또는 건식 에칭과 습식 에칭의 조합에 의해서 수행된다. 일부 실시예들에서, 전술한 PAI 프로세스 수행, 응력 막의 형성, 어닐링, 및 응력 막의 제거의 프로세스 시퀀스가 많은 횟수들로 반복되어 복수의 전위들을 생성한다. 응력 영역들(252) 내의 복수의 전위들에 대한 추가적인 상세 내용이 2011년 7월 6일자로 출원되고 명칭이 "A Semiconductor Device with a Dislocation Structure and Method of Forming the Same"인 미국 특허출원 제 13/177,309 호(Attorney Docket No. TSM11-0091)에 기재되어 있으며, 그러한 특허출원은 그 전체가 여기에서 참조로서 포함된다.
그 후에, 일부 실시예들에 따라서, 도 3g 및 3h에 도시된 바와 같이, 실리콘-함유 에피택셜 구조물(285)이 도 2의 동작(212)에서 리세스들(127)의 각각에 형성되어, 소스 및 드레인 영역들을 형성한다. 실리콘-함유 에피택셜 구조물들(285)은 트랜지스터 영역(150)에서 소자들을 위한 소스 및 드레인 구조물들로서 이용된다. 일부 실시예들에서, 실리콘-함유 구조물(285)은 실리콘-함유 에피택셜 재료를 형성하기 위해서 에피택셜 성막 프로세스를 수행하는 것에 의해서 형성된다. 일부 실시예들에서, 실리콘-함유 에피택셜 재료(응력-유도 재료)가, 트랜지스터 채널 영역 상에서 인장 변형을 생성하는 SiC, SiCP, SiP 또는 다른 재료를 포함한다. 일부 실시예들에서, 실리콘-함유 재료가 실리콘-함유 전구체를 이용하는 것에 의해서 형성된다. 예를 들어, 일부 실시예들에서, 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 이용하여 구조물(285) 내에 SiC-함유 에피택셜 재료를 형성한다. 일부 실시예들에서, 포스핀(PH3)과 같은 인-함유 가스를 이용하여 SiP 에피택셜 재료를 형성하거나, 탄소-함유 가스와 함께 SiCP를 형성한다. p-타입 트랜지스터들을 형성하는 다른 실시예들에서, 실리콘-함유 에피택셜 재료는, 트랜지스터 채널 영역 내에서 압축적인 변형을 생성하는, SiGe와 같은, 임의 재료를 포함한다.
일부 실시예들에서, 실리콘-함유 에피택셜 구조물(285)의 표면들(286)이 오목하고, 대략적으로 게이트 구조물(108) 및 반도체 층(103)의 표면(128) 이상의 준위에 위치된다. 상기 표면들(286)은 [100] 및 [111] 결정 배향들 사이의 성장 레이트의 편차로 인해서 오목하다. 일부 실시예들에서, 표면들(286)은 기판 표면(223) 위에서 약 30 nm까지의 높이를 가진다. 일부 실시예들에 따라, 도 3g에 도시된 바와 같이, 실리콘-함유 에피택셜 구조물들(285)이 또한 에피택셜이기 때문에, 전위들(260)이 표면들(286)에서 계속된다. 전위들(260)의 성장과 함께, 에피택셜 구조물들(285)이, 소스 및 드레인 영역들인 스트레서 영역들(252)이 되기 시작한다.
도 3j는, 일부 실시예들에 따른, 도 3g 및 3h의 트랜지스터 영역(150)의 사시도를 도시한다. 도 3j는, 실리콘-함유 에피택셜 구조물(285)이 도 3i의 리세스(127) 내에 형성된다는 것을 보여준다. 에피택셜 구조물(285)의 부분들이 이웃하는 반도체 층(103) 위로 돌출한다. 리세스(127)의 하부면(121)이 또한 도 3j에 도시되어 있다. 도 3j는 또한, 점들로서 표시되고 하부면(121) 아래에 위치하는, 전위들(260)의 횡단면도를 보여준다.
일부 실시예들에서, 실리콘-함유 에피택셜 재료가 화학 기상 증착(CVD), 예를 들어 저압 CVD(LPCVD), 원자 층 CVD(ALCVD), 초고진공 CVD(UHVCVD), 감압 CVD (RPCVD), 임의의 적합한 CVD, 분자 비임 에피택시(molecular beam epitaxy)(MBE) 프로세스, 임의의 적합한 에피택셜 프로세스; 또는 그 임의의 조합들에 의해서 형성된다. 일부 실시예들에서, 실리콘-함유 에피택셜 재료의 성막은 약 750 ℃ 또는 그 미만의 성막 온도를 가진다. 다른 실시예들에서, 에칭 온도가 약 500 ℃ 내지 약 750 ℃ 범위이다. 일부 실시예들에서, 성막 프로세스의 압력은 약 50 Torr 내지 약 600 Torr 범위이다.
대안적으로, 실리콘-함유 에피택셜 재료는, 실리콘-함유 에피택셜 재료를 형성하기 위해서 주기적인 성막 및 에칭 프로세스를 수행하는 것에 의해서 형성된다. 예시적인 프로세스에 대한 상세 내용들이 2011년 2월 17일자로 출원되고 명칭이 "Integrated Circuits and Fabrication Methods Thereof"인 미국 특허출원 제 13/029,378 호(Attorney Docket No. TSM10-0559)에 개시되어 있다. 상기 언급한 출원은 그 전체가 여기에서 참조로서 포함된다.
그 후에, 기판(102)은, 소자 구조물들 및 인터커넥트를 소자 영역(150) 내에서 형성하는 것을 완료하기 위해서 여러 가지 피쳐들을 형성하기 위한 추가적인 CMOS 또는 MOS 기술을 거친다. 실시예에서, 게이트 적층체(stack)가 최종 소자 내에서 폴리실리콘을 포함한다. 다른 실시예에서, 게이트 대체 프로세스(또는 게이트 라스트(gate last) 프로세스)가 수행되고, 여기에서 게이트 유전체(117)가 금속 게이트로 대체된다. 금속 게이트는 라이너 층들, 일 함수 층들, 전도성 층들, 금속 게이트 층들, 충진 층들, 다른 적합한 층들, 및/또는 그 조합들을 포함한다. 여러 가지 층들은, 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 탄탈륨 알루미늄, 탄탈륨 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, 은, TaC, TaSiN, TaCN, TiAl, TiAlN, WN, 금속 합금들, 다른 적합한 재료들, 및/또는 그 조합들과 같은 임의의 적합한 재료를 포함한다.
일부 실시예들에서, 후속 프로세싱은, 여러 가지 피쳐들 또는 구조물들을 연결하도록 구성된, 여러 가지 콘택들/비아들/라인들 및 복수층 인터커넥트 피쳐들(예를 들어, 금속 층들 및 층간 유전체들)을 기판(102) 위에 추가적으로 형성한다. 일부 실시예들에서, 부가적인 피쳐들은 전기적 상호 연결을 소자에 제공한다. 예를 들어, 복수층 상호연결은, 통상적인 비아들 또는 콘택들과 같은 수직 인터커넥트들, 및 금속 라인들과 같은 수평 인터커넥트들을 포함한다. 일부 실시예들에서, 여러 가지 상호 연결 피쳐들은, 구리, 텅스텐, 및/또는 규화물을 포함하는 여러 가지 전도성 재료들을 제공한다. 하나의 예에서, 다마신(damascene) 및/또는 이중 다마신 프로세스를 이용하여, 구리 관련된 다층 상호 연결 구조물을 형성한다.
도 3a-3h에서 앞서서 설명된 소스 및 드레인 영역들 내에 전위들을 형성하기 위한 메커니즘은 채널 영역들 내에서 인장 응력을 가하기 위한 전위들의 일관되고 신뢰가능한 형성을 가능하게 한다.
도 2의 프로세스 흐름(200)은 에피택셜 성장(동작(212))에 앞서서 PAI(동작(205))를 수행한다. 대안적으로, 소스 및 드레인 영역들 내의 전위들이 상이한 흐름들에 의해서 형성될 수 있을 것이다. 도 4는, 일부 실시예들에 따른, finFET 소자들의 소스 및 드레인 영역들 내에 전위들을 형성하는 순차적인 프로세스 흐름(400)을 도시한다. 도 5a-5j는, 일부 실시예들에 따른, 도 2의 순차적인 프로세스 흐름의 트랜지스터 영역의 횡단면도들을 도시한다. 전술한 프로세싱 시퀀스 및 구조물들은 주로 n-타입 finFET 소자들에 대한 것이다. 그러나, 이하에서 설명되는 실시예들의 적어도 일부가 p-타입 finFET 소자들에 대해서 적용될 수 있을 것이다.
프로세스 흐름(400)은 동작(401)에서 시작하고, 그러한 동작 중에, 도 1a에 도시된 것과 같은, 핀들 및 게이트 구조물들이 제공된다. 동작(401)은 동작(201)과 유사하고 동작(401)에서 제공되는 구조물들은 동작(201)의 구조물들과 유사하다. 이어서, 스페이서들(미도시)이 동작(402)에서 형성된다. 소스 및 드레인 영역들(110D 및 110S)이 리세스되고, 소스 영역과 드레인 영역 사이의 격리 구조물들(106)이 동작(403)에서 에칭에 의해서 제거되어 반도체 층(103)을 노출시킨다. 동작들(402 및 403)은 동작들(202 및 203) 각각과 유사하다.
프로세스 흐름(400)이 동작(405)으로 계속되고, 그러한 동작(405)에서, 에피택셜 성장이 기판 상에서 수행되어, 소스 및 드레인 영역들을 형성한다. 이어서, 프로세스 흐름이 동작(406)으로 계속되고, 그러한 동작(406)에서 예비-비정질 주입(PAI) 프로세스가 기판 상에서 수행된다. 이어서, 프로세스 흐름(400)이 동작(407)으로 계속되고, 그러한 동작(407)에서, 응력 막이 기판 상에 성막된다. 그 후에, 동작(408)에서, 어닐링 프로세스를 기판 상에서 수행한다. 응력 막이 동작(410)에서 제거된다. 프로세스 흐름(400)은 PAI 프로세스를 수행하기에 앞서서 소스 및 드레인 영역들의 에피택셜 성장을 수행한다. 결과적으로, 프로세스 흐름(200)에서 보다, 형성되는 전위들이 반도체 층(103)의 표면(128)에 더 근접할 것이다. '262'와 같은, 핀치오프 포인트들의 위치들이 핀 채널들 상으로 인가되는 인장 응력에 영향을 미친다.
도 5a-5j는, 일부 실시예들에 따른, finFET 구조물의 소스 및 드레인 영역들을 형성하는 중간 스테이지들의 횡단면도들이다. 동작들(401, 402, 및 403)이 동작들(201, 202, 및 203)과 각각 유사하기 때문에, 도 5a-5b는 도 3a-3b와 각각 유사하고, 도 5a-5b에 대한 설명은 도 3a-3b에 대한 설명을 참조할 수 있다.
도 4를 참조하면, 에피택셜 성장이 기판 상에서 수행되어, 동작(404)이 완료된 후에 동작(405)에서 소스 및 드레인 영역들을 형성한다. 에피택셜 성장은, 트랜지스터 영역(150*) 내의 소자들을 위한 소스 및 드레인 구조물들로서 이용되는, 실리콘-함유 에피택셜 구조물들(285*)을 형성한다. 일부 실시예들에서, 실리콘-함유 에피택셜 구조물들(285*)은 실리콘-함유 에피택셜 재료를 형성하기 위한 에피택셜 성막 프로세스를 수행하는 것에 의해서 형성된다. 실리콘-함유 에피택셜 구조물들(285*)의 실리콘-함유 에피택셜 재료는 도 3g 및 3h에서 전술한 실리콘-함유 에피택셜 구조물들(285)의 재료와 유사하다. 그러나, 소스 및 드레인 영역들에 응력을 가하도록 디자인된 에피텍셜 구조물들(285*) 내의 전위들은 아직 형성되지 않았다.
일부 실시예들에서, 실리콘-함유 에피택셜 구조물들(285*)의 표면(286*)은 게이트 구조물(108) 및 반도체 층(103)의 표면(128) 이상의 준위에 위치된다. 일부 실시예들에서, 표면(286*)은 표면(108) 위로 약 30 nm까지의 높이를 가진다.
도 4를 참조하면, 예비-비정질 주입(PAI) 프로세스가, 동작(405) 완료 후에, 동작(406)에서 수행된다. PAI 프로세스(230*)는, 일부 실시예들에 따라서, 도 5e 및 5f에 도시된 바와 같이, 일부 종들을 기판(102) 위의 노출된 표면으로 주입한다. 주입된 종들은 실리콘-함유 구조물들(285*) 및 실리콘-함유 구조물들(285*)에 이웃하는 반도체 층(103)의 부분들의 격자 구조를 손상시킨다. 일부 실시예들에서, 주입된 종들이 반도체 층(103) 내에서 확산(scatter)된다. 확산된 종들은 측방향 비정질화를 유발하고, 이는 스페이서들(111) 아래의 영역들까지 연장하는 비정질화된 영역들(232*)(구조물들(285*)의 경계들 근처의 점선들 내의 경계들을 가진다)을 초래한다. 비정질화된 영역들(232*)은 트랜지스터 영역(150*)의 소스 및 드레인 영역 내에 형성되고, 게이트 구조물(108)의 중심 선(226)을 넘어서 연장하지 않는다. 비정질화된 영역(232*)은, 원래의 격리 구조물(106)의 상부면(118) 아래의 깊이(234*)를 가진다. 그러한 깊이(234*)는 디자인 재원들에 따라서 형성된다. 일부 실시예들에서, 비정질화된 깊이(234*)는 약 30 nm 내지 약 50 nm 범위이다. 일부 실시예들에서, 비정질화된 깊이(234*)는 약 60 nm 미만이다. 일부 실시예들에서, PAI 프로세스(230*) 및 주입 투여량 범위는 전술한 PAI 프로세스(230)와 유사하다. 일부 실시예들에 따라서, 비정질화된 영역(232*)의 하부면이 도 5f에서 점선(123)에 의해서 마킹되어 있다.
이어서, 프로세스 흐름(400)이 동작(407)으로 계속되고, 그러한 동작(407)에서, 응력 막이 기판 상에 성막된다. 도 5g 및 5h를 참조하면, 일부 실시예들에서, 광학적 응력 막(240*)이 기판(102) 위에 성막된다. 도 5g는, 응력 막(240*)이 스페이서들(111)을 가지는 게이트 구조물들(108) 위에 성막된다는 것을 보여준다. 응력 막(240*)은 전술한 응력 막(240)과 유사하다.
그 후에, 어닐링 프로세스가 동작(408)에서 기판 상에서 수행된다. 도 5g 및 5h를 참조하면, 어닐링 프로세스(250*)가 동작(408)에서 기판(102) 상에서 수행된다. 어닐링 프로세스(250*)는 비정질화된 영역(232*)이 재-결정되게 유도하여, 스트레서 영역들(252*)을 형성한다. 이러한 프로세스는 종종 고체-상 에피택시 재성장(SPER)으로 지칭되고, 그에 따라, 스트레서 영역들(252*)이 epi 영역들로서 지칭된다. 어닐링 프로세스(250*)는 전술한 어닐링 프로세스(250)와 유사하다. 스트레서 영역들(252*)은, 스트레서 영역들(252*)이 재결정화되고 전위들이 형성된 후의 비정질화된 영역(232*)이다. 실리콘-함유 에피택셜 구조물들(285*)이 형성된 후에 PAI 프로세스(230*)가 수행되기 때문에, 스트레서 영역들(252*)(또는 비정질화된 영역(232*))의 깊이들(234*)은 도 5e 및 5g의 스트레서 영역들(252)(또는 비정질화된 영역들(232))의 깊이(234) 보다 낮다.
전술한 바와 같이, 격리 구조물들(106)의 유전체 재료를 제거하는 것에 의해서, 하부의 반도체 층(103) 비정질화에 노출된다. 비정질화된 영역들(232)과 유사하게, 격리 구조물들(106)의 유전체 재료가 제거되지 않은 때와 비교하여, 비정질화된 영역(232*)이 확장된다. 어닐링 프로세스(250*) 동안에, 확장된 비정질화된 영역(232*)은 전위들(262*)을 시작하기 위한 영역들의 크기들을 증가시킨다. 일부 실시예들에서, 전위들(260*)이 [111] 방향으로 형성된다. 일부 실시예들에서, 도 5g에 도시된 바와 같이, [111] 방향은, [110]에 대해서 측정된 각도로서 약 45도 내지 약 65도 범위의 각도(θ*)를 가진다.
전위들(260*)이 피치오프 지점들(262*)에서 형성되기 시작한다. 일부 실시예들에서, 핀치오프 포인트들(262*)이 약 5 nm 내지 약 20 nm 범위의 깊이들(HD*)에서 스트레서 영역들(252*) 내에 형성되고, 깊이들(HD*)은 격리 구조물(106)의 하부면(119)으로부터 측정된다. 실리콘-함유 에피택셜 구조물들(285*)이 형성된 후에 PAI 프로세스(230*)가 수행되기 때문에, 스트레서 영역들(252*)(또는 비정질화된 영역들(232*))의 깊이들(234*)이 도 5e 및 5g의 스트레서 영역들(252*)(또는 비정질화된 영역들(232*))의 깊이(234) 보다 낮다. 결과적으로, 전위들(260*)의 깊이들(HD*)이 전술한 전위들(260)의 깊이들(HD) 보다 낮다.
도 5k는, 일부 실시예들에 따른, 도 5i 및 5j의 트랜지스터 영역(150*)의 사시도를 도시한다. 도 5k는 실리콘-함유 에피택셜 구조물(285*)이, 또한 도 5a 및 5b의 사시도인, 도 3i의 리세스(127) 내에 형성되는 것을 보여준다. 에피택셜 구조물(285*)의 부분들이 이웃하는 반도체 층(103)을 지나서 돌출한다. 리세스(127)의 하부면(121)이 또한 도 5k에서 도시되어 있다. 도 5k는 또한, 점들에 의해서 표시되고 하부면(121) 위에 있는 전위들(260*)의 횡단면도를 도시한다.
핀치오프 포인트들(262*)은 수평 버퍼(264*) 및 수직 버퍼(266*)를 가진다. 수평 버퍼(264*) 및 수직 버퍼(266*)는 디자인 재원들에 따라서 형성되고 어닐링 프로세스(250*)에 의해서 영향을 받는다. 일부 실시예들에서, 핀치오프 포인트들(262*)은 약 8 nm 내지 약 38 nm 범위의 수평 버퍼(264*) 및 약 10 nm 내지 약 40 nm의 수직 버퍼(266*)를 가진다. 일부 실시예들에서, 핀치오프 포인트들(262*)이 채널 영역 내에 배치되지 않도록, 핀치오프 포인트들(262*)이 형성된다.
일부 실시예들에 따라서, 어닐링 프로세스(250*) 이후에, 도 4에서 전술한 바와 같이 그리고 도 5i 및 5j에서 도시된 바와 같이, 응력 막(240*)이 동작(410)에서 제거된다. 일부 실시예들에서, NMOS 소자들의 각각의 게이트 스페이서(111)의 적어도 일부가 또한 제거된다. 응력 막(240*) 및 게이트 스페이서들(111)의 제거되는 부분들은 에칭 프로세스에 의해서 제거된다. 일부 실시예들에서, 에칭 프로세스는 습식 에칭에 의해서, 예를 들어 인산 또는 불화수소산의 이용에 의해서, 또는 적절한 에칭제를 이용하는 건식 에칭에 의해서 수행된다. 일부 실시예들에서, 전술한 PAI 프로세스 수행, 응력 막의 형성, 어닐링, 및 응력 막의 제거의 프로세스 시퀀스가 많은 횟수들로 반복되어 복수의 전위들을 생성한다. 응력 영역들(252) 내의 복수의 전위들에 대한 추가적인 상세 내용이 2011년 7월 6일자로 출원되고 명칭이 "A Semiconductor Device with a Dislocation Structure and Method of Forming the Same"인 미국 특허출원 제 13/177,309 호에 기재되어 있으며, 그러한 특허출원은 그 전체가 여기에서 참조로서 포함된다.
그 후에, 소자 영역(150)과 유사한 방식으로 소자 영역(150*)의 소자 구조물들 및 인터커넥트를 형성하는 것을 완료하기 위한 여러 가지 피쳐들을 형성하기 위해서, 기판(102)이 추가적인 CMOS 또는 MOS 기술 프로세싱을 거친다. 도 5a-5j에서 전술한 소스 및 드레인 영역들 내에 전위들을 형성하기 위한 메커니즘은 또한 채널 영역들 내에서 인장 응력을 가하기 위한 전위들의 일관되고 신뢰가능한 형성을 가능하게 한다.
전술한 전위들(260 또는 260*)은 소스/드레인 영역들을 변형시킨다(또는 스트레서 영역들을 형성한다). 전위들이 소스 및 드레인 영역들 내에 형성되어 캐리어 이동성을 향상시키고 소자 성능을 개선한다. finFET 소자들은 3-차원적인(3D) 게이트 유전체 층을 가지고 복수의 핀들을 이용하여 소스 및 드레인 영역들을 형성한다. 핀들은 전위 형성을 위한 제한된 결정질 영역들을 가진다. 핀들(104)을 둘러싸는 격리 구조물들(106) 내의 유전체 재료를 제거하는 것에 의해서, 전위들을 형성하기 위한 결정질 영역들이 증가된다. 결과적으로, 스트레서 영역들(또는 소스 및 드레인 영역들) 내의 전위들이 일관되게 형성되어 소스 및 드레인 영역들 내에 목표로 하는 변형을 생성할 수 있고 그에 따라 NMOS에 대한 캐리어 이동성 및 소자 성능을 개선할 수 있다.
도 3a-3h 및 도 5a-5j 모두에서 전술한 소스 및 드레인 영역들 내에 전위들을 형성하기 위한 메커니즘들의 실시예들은 채널 영역들 내에 인장을 가하기 위한 일관되고 신뢰가능한 전위들의 형성을 가능하게 한다. 전위들의 일관되고 신뢰가능한 형성은, 전위들을 형성하기 위한 영역들을 증가시키기 위해서 핀들을 리세싱하는 것에 의해서 그리고 핀들 사이의 격리 구조물들을 제거하는 것에 의해서 달성된다. 핀들 사이의 격리 구조물들을 제거하지 않은 상태에서, 전위들의 형성을 위한 영역들이 핀 영역들로 제한되고, 이는 보다 제한적이고 전위들의 생성을 제한할 수 있다. 일부 실시예들에서, 전술한 메커니즘들을 이용하는 것에 의해서, NMOS finFET 소자들은 전류(이온)를 약 5% 내지 약 20% 범위로 개선할 수 있을 것이다.
finFET 소자들의 소스 및 드레인 영역들 내에 전위들을 형성하기 위한 메커니즘들의 실시예들이 제공된다. 메커니즘은 전위 형성을 위한 에피택셜 영역들을 증가시키기 위해서 핀들을 리세싱하는 것 및 핀들에 이웃하는 격리 구조물들 내의 유전체 재료를 제거하는 것을 포함한다. 메커니즘들은 또한, 리세스된 소스 및 드레인 영역들 내에서의 에피택셜 성장에 이전에 또는 그 이후에 예비-비정질 주입(PAI) 프로세스를 수행하는 것을 포함한다. PAI 프로세스 이후의 어닐링 프로세스는 소스 및 드레인 영역들 내에서의 전위들의 일관된 성장을 가능하게 한다. 소스 및 드레인 영역들(또는 스트레서 영역들) 내의 전위들이 일관되게 형성되어 소스 및 드레인 영역들 내에 목표로 하는 변형을 생성할 수 있고, 그에 따라 NMOS 소자들을 위한 캐리어 이동성 및 소자 성능을 개선할 수 있다.
여기에서 개시된 다른 실시예들이 상이한 개시 내용을 제공한다는 것, 그리고 본원 개시 내용의 사상 및 범위로부터 벗어나지 않고도 그러한 실시예들이 여러 가지 변화들, 치환들, 및 변경들을 만들어 낼 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 여기에서 개시된 실시예들은 핀 영역 내의 인장 응력 형성을 설명한다. 그러나, 다른 실시예들은 핀 영역들 위에 놓이는 관련 응력 층(예를 들어, 응력-전달 층)을 제공하는 것에 의해서 핀 영역 내에서 압축 응력을 형성하는 것을 포함할 수 있을 것이다. 압축 응력 발생 막들의 예들이 금속 질화물 조성물들을 포함할 수 있을 것이다.

Claims (14)

  1. 반도체 소자에 있어서,
    핀-타입 전계-효과-트랜지스터(finFET, fin-type field-effect-transistor) 영역을 갖는 기판;
    2개의 이웃하는 핀 구조물들 위에 형성된 2개의 이웃하는 게이트 구조물들 ― 상기 2개의 이웃하는 핀 구조물들은 결정질 실리콘-함유 재료를 포함하고, 상기 2개의 이웃하는 핀 구조물들의 부분들은 이웃하는 격리 구조물들 위로 돌출함 ― ; 및
    2개의 이웃하는 게이트 구조물들 모두에 대한 소스 및 드레인 영역들 ― 상기 소스 및 드레인 영역들을 변형시키기(strain) 위해서 상기 소스 및 드레인 영역들 내에 전위(dislocation)들이 존재함 ―
    을 포함하는, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소스 및 드레인 영역들은 상기 2개의 이웃하는 게이트 구조물들 사이의 격리 구조물들 위로 연장하는 것인, 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 및 드레인 영역들 내에 격리 구조물들이 존재하지 않는 것인, 반도체 소자.
  4. 제 1 항에 있어서,
    상기 전위들은 상기 2개의 이웃하는 게이트 구조물들의 상기 이웃하는 격리 구조물들의 하부면 아래 5 nm 내지 30 nm 범위의 깊이에서 핀치오프 포인트(pinchoff point)들을 가지는 것인, 반도체 소자.
  5. 제 1 항에 있어서,
    상기 전위들은 [111] 방향으로 형성되는 것인, 반도체 소자.
  6. 제 1 항에 있어서,
    상기 전위들 중 하나는 상기 기판의 표면에 평행한 표면으로부터 45도 내지 60도 범위의 각도를 가지는 것인, 반도체 소자.
  7. 제 1 항에 있어서,
    전위들을 가지는 소스 및 드레인 영역들은 반도체 층의 상부면으로부터 15 nm 내지 60 nm 범위의 깊이들을 가지고, 상기 상부면은 게이트 유전체 층 옆에 위치하는(next to) 것인, 반도체 소자.
  8. 제 1 항에 있어서,
    상기 소스 및 드레인 영역들의 상부면들은 오목하고 반도체 층의 상부면 위에 위치하며, 상기 반도체 층의 상부면은 게이트 유전체 층 옆에 위치하는 것인, 반도체 소자.
  9. 제 1 항에 있어서,
    상기 소스 및 드레인 영역들은 에피택셜 응력-유도 재료를 포함하고, 상기 에피택셜 응력-유도 재료는 SiC, SiP, SiCP, Si, 또는 그 조합물을 포함하는 것인, 반도체 소자.
  10. 핀-타입 전계-효과-트랜지스터(finFET, fin-type field-effect-transistor) 소자를 형성하는 방법에 있어서,
    복수의 핀(fin)들 및 복수의 게이트 구조물들을 기판에 제공하는 단계 ― 상기 복수의 게이트 구조물들은 상기 복수의 핀들 위에 형성되고, 상기 복수의 핀들 사이에는 격리 구조물들이 존재함 ― ;
    상기 복수의 핀들의 노출된 부분들을 리세스하고 상기 격리 구조물들의 유전체 재료를 제거하는 단계;
    반도체 층의 부분들을 비정질화하기 위해서 상기 반도체 층의 부분들에 대해 예비-비정질 주입(PAI, pre-amorphous implantation) 프로세스를 수행하는 단계;
    상기 반도체 층의 비정질화된 부분들을 재결정화하기 위해 어닐링 프로세스를 수행하는 단계; 및
    상기 finFET 소자의 소스 및 드레인 영역들을 형성하기 위해서 상기 반도체 층의 재결정화된 부분들 상에서 에피택셜 실리콘-함유 재료를 성장시키는 단계
    를 포함하는, 핀-타입 전계-효과-트랜지스터(finFET) 소자를 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 PAI 프로세스는 상기 에피택셜 실리콘-함유 재료의 성장 이전에 또는 이후에 수행되는 것인, 핀-타입 전계-효과-트랜지스터(finFET) 소자를 형성하는 방법.
  12. 제 10 항에 있어서,
    상기 어닐링 프로세스 이전에 응력 막을 성막하는 단계; 및
    상기 어닐링 프로세스 이후에 상기 응력 막을 제거하는 단계
    를 더 포함하는, 핀-타입 전계-효과-트랜지스터(finFET) 소자를 형성하는 방법.
  13. 제 10 항에 있어서,
    상기 어닐링 프로세스는 마이크로파 어닐링(MWA, microwave anneal) 프로세스이고,
    상기 MWA의 기판 온도는 400 ℃ 내지 600 ℃ 범위인 것인, 핀-타입 전계-효과-트랜지스터(finFET) 소자를 형성하는 방법.
  14. 제 10 항에 있어서,
    상기 에피택셜 실리콘-함유 재료는 상기 복수의 핀들의 리세스된 부분들 및 상기 격리 구조물들에 의해 점유되는데 이용되는 영역들 상에서 성장하는 것인, 핀-타입 전계-효과-트랜지스터(finFET) 소자를 형성하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170088115A (ko) * 2016-01-22 2017-08-01 삼성전자주식회사 반도체 소자

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US9691898B2 (en) * 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain
KR102195230B1 (ko) * 2014-06-03 2020-12-24 삼성전자주식회사 정전기 보호 소자
JP6399464B2 (ja) 2014-07-14 2018-10-03 インテル・コーポレーション フィンベース電子装置のための固定ソース拡散接合
KR102202754B1 (ko) * 2014-08-14 2021-01-15 삼성전자주식회사 반도체 장치
US10559690B2 (en) * 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
US9691900B2 (en) * 2014-11-24 2017-06-27 International Business Machines Corporation Dual epitaxy CMOS processing using selective nitride formation for reduced gate pitch
US9761699B2 (en) * 2015-01-28 2017-09-12 International Business Machines Corporation Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
KR102396111B1 (ko) * 2015-06-18 2022-05-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9633860B2 (en) 2015-07-09 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with resist protective oxide on isolation structure and method of manufacturing the same
US9536981B1 (en) * 2015-09-29 2017-01-03 International Business Machines Corporation Field effect transistor device spacers
CN106653843B (zh) * 2015-10-30 2022-08-23 联华电子股份有限公司 半导体结构
TWI662621B (zh) 2015-11-10 2019-06-11 聯華電子股份有限公司 半導體元件及其製作方法
US9620503B1 (en) * 2015-11-16 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9773871B2 (en) * 2015-11-16 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9997615B2 (en) 2015-11-30 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure with epitaxial growth structure
US9871042B2 (en) 2015-12-03 2018-01-16 Samsung Electronics Co., Ltd. Semiconductor device having fin-type patterns
US9653604B1 (en) 2015-12-30 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10249502B2 (en) 2016-01-22 2019-04-02 International Business Machines Corporation Low resistance source drain contact formation with trench metastable alloys and laser annealing
US10644153B2 (en) * 2016-02-25 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
JP6839940B2 (ja) * 2016-07-26 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
TWI690984B (zh) * 2016-08-10 2020-04-11 聯華電子股份有限公司 半導體元件及其製作方法
CN107785313B (zh) * 2016-08-26 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9768278B1 (en) 2016-09-06 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of Fin loss in the formation of FinFETS
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
US10211318B2 (en) * 2016-11-29 2019-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10115728B1 (en) * 2017-04-27 2018-10-30 International Business Machines Corporation Laser spike annealing for solid phase epitaxy and low contact resistance in an SRAM with a shared PFET and NFET trench
CN108987395B (zh) * 2017-05-31 2022-12-16 台湾积体电路制造股份有限公司 半导体装置
US10763280B2 (en) * 2017-05-31 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid FinFET structure
US10243079B2 (en) * 2017-06-30 2019-03-26 International Business Machines Corporation Utilizing multilayer gate spacer to reduce erosion of semiconductor fin during spacer patterning
US10170555B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Intermetallic doping film with diffusion in source/drain
WO2019066965A1 (en) * 2017-09-29 2019-04-04 Intel Corporation DEVICE, METHOD AND SYSTEM FOR FAVORING CHANNEL STRESS IN AN NMOS TRANSISTOR
US10297675B1 (en) * 2017-10-27 2019-05-21 Globalfoundries Inc. Dual-curvature cavity for epitaxial semiconductor growth
US10056455B1 (en) * 2017-11-01 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10840358B2 (en) 2017-11-15 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with source/drain structure having modified shape
US10361279B2 (en) 2017-11-24 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing FinFET structure with doped region
CN111194482A (zh) * 2017-11-30 2020-05-22 英特尔公司 用于高级集成电路结构制造的鳍状物图案化
DE102018126911A1 (de) 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
US10749007B2 (en) * 2018-03-14 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with desired profile for semiconductor devices
US11296225B2 (en) * 2018-06-29 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11227918B2 (en) 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
US11450571B2 (en) * 2018-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
KR20200133842A (ko) 2019-05-13 2020-12-01 삼성전자주식회사 강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법
DE102020112695A1 (de) 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung
US11489062B2 (en) 2019-05-31 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Optimized proximity profile for strained source/drain feature and method of fabricating thereof
KR20200140976A (ko) 2019-06-07 2020-12-17 삼성전자주식회사 반도체 소자
KR20210054354A (ko) 2019-11-05 2021-05-13 삼성전자주식회사 반도체 소자
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
CN111710649B (zh) * 2020-05-13 2023-10-13 中国科学院微电子研究所 一种半导体器件及其制作方法
CN113210609A (zh) * 2021-04-14 2021-08-06 中国电子科技集团公司第二十九研究所 一种热膨胀系数局部可调的一体化微波盒体封装方法
US20220359752A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Source/Drain Features With Improved Strain Properties

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148270A1 (en) * 2008-12-17 2010-06-17 Oleg Golonzka Methods of channel stress engineering and structures formed thereby
US20130009216A1 (en) * 2011-07-06 2013-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device With a Dislocation Structure and Method of Forming the Same
US20130146949A1 (en) * 2011-12-13 2013-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming stressor regions in a semiconductor device
KR20130091620A (ko) * 2012-02-08 2013-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 소자를 위한 전위 ＳＭＴ

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4701423A (en) 1985-12-20 1987-10-20 Ncr Corporation Totally self-aligned CMOS process
US5279976A (en) 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5710450A (en) 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
JP2894283B2 (ja) 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
US5908313A (en) 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
US5877072A (en) 1997-03-31 1999-03-02 Intel Corporation Process for forming doped regions from solid phase diffusion source
US6232641B1 (en) 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
US6465842B2 (en) 1998-06-25 2002-10-15 Kabushiki Kaisha Toshiba MIS semiconductor device and method of fabricating the same
US6204233B1 (en) 1998-10-07 2001-03-20 Ecolab Inc Laundry pre-treatment or pre-spotting compositions used to improve aqueous laundry processing
US6071762A (en) 1998-11-16 2000-06-06 Industrial Technology Research Institute Process to manufacture LDD TFT
KR100332106B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
US6274894B1 (en) 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors
US6238989B1 (en) 2000-03-10 2001-05-29 United Microelectronics Corp. Process of forming self-aligned silicide on source/drain region
US7176109B2 (en) 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6812103B2 (en) 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US6902980B2 (en) 2003-06-05 2005-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a high performance MOSFET device featuring formation of an elevated source/drain region
US7214991B2 (en) 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US7473967B2 (en) 2003-05-30 2009-01-06 Panasonic Corporation Strained channel finFET device
US6891192B2 (en) 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US6972222B2 (en) 2004-01-09 2005-12-06 Taiwan Semiconductor Manufacturing Company Temporary self-aligned stop layer is applied on silicon sidewall
US7030012B2 (en) 2004-03-10 2006-04-18 International Business Machines Corporation Method for manufacturing tungsten/polysilicon word line structure in vertical DRAM
US7164189B2 (en) 2004-03-31 2007-01-16 Taiwan Semiconductor Manufacturing Company Ltd Slim spacer device and manufacturing method
CN2722434Y (zh) 2004-06-10 2005-08-31 台湾积体电路制造股份有限公司 使用多栅极晶体管的互补金属氧化物半导体晶体管反向器
US7855126B2 (en) 2004-06-17 2010-12-21 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same
US7361563B2 (en) 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
US7157374B1 (en) 2004-06-28 2007-01-02 Advanced Micro Devices, Inc. Method for removing a cap from the gate of an embedded silicon germanium semiconductor device
US7179696B2 (en) 2004-09-17 2007-02-20 Texas Instruments Incorporated Phosphorus activated NMOS using SiC process
US7037795B1 (en) 2004-10-15 2006-05-02 Freescale Semiconductor, Inc. Low RC product transistors in SOI semiconductor process
US7402872B2 (en) 2004-11-18 2008-07-22 Intel Corporation Method for forming an integrated circuit
US7560352B2 (en) 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7682940B2 (en) 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7479431B2 (en) 2004-12-17 2009-01-20 Intel Corporation Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7438760B2 (en) 2005-02-04 2008-10-21 Asm America, Inc. Methods of making substitutionally carbon-doped crystalline Si-containing materials by chemical vapor deposition
JP4867176B2 (ja) 2005-02-25 2012-02-01 ソニー株式会社 半導体装置の製造方法
US7226820B2 (en) 2005-04-07 2007-06-05 Freescale Semiconductor, Inc. Transistor fabrication using double etch/refill process
US9153645B2 (en) * 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8138104B2 (en) 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
KR20060124387A (ko) 2005-05-31 2006-12-05 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7727845B2 (en) 2005-10-24 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra shallow junction formation by solid phase diffusion
DE102005051994B4 (de) 2005-10-31 2011-12-01 Globalfoundries Inc. Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
US7816217B2 (en) 2005-12-22 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-step epitaxial process for depositing Si/SiGe
JP2007220808A (ja) 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
DE102006009225B4 (de) 2006-02-28 2009-07-16 Advanced Micro Devices, Inc., Sunnyvale Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
US8017487B2 (en) 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
US8207523B2 (en) 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
DE102006019921B4 (de) 2006-04-28 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung des Transistors mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode
US7638843B2 (en) 2006-05-05 2009-12-29 Texas Instruments Incorporated Integrating high performance and low power multi-gate devices
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US20080023752A1 (en) 2006-07-28 2008-01-31 International Business Machines Corporation BORON DOPED SiGe HALO FOR NFET TO CONTROL SHORT CHANNEL EFFECT
US7799592B2 (en) * 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
US7998821B2 (en) 2006-10-05 2011-08-16 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistor
KR100858883B1 (ko) 2007-03-16 2008-09-17 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US8237151B2 (en) * 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
DE102007030056B3 (de) 2007-06-29 2009-01-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Blockieren einer Voramorphisierung einer Gateelektrode eines Transistors
KR101264113B1 (ko) 2007-07-16 2013-05-13 삼성전자주식회사 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법
TWI547999B (zh) 2007-09-17 2016-09-01 Ｄｓｇｉ公司 微波退火半導體材料的系統及方法
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US7678637B2 (en) 2007-09-21 2010-03-16 Texas Instruments Incorporated CMOS fabrication process
KR20090032843A (ko) 2007-09-28 2009-04-01 삼성전자주식회사 변형된 채널 에피층을 갖는 ｍｏｓ 트랜지스터, ｃｍｏｓ트랜지스터 및 상기 트랜지스터들의 제조방법들
JP2009099702A (ja) 2007-10-16 2009-05-07 Toshiba Corp 半導体装置及びその製造方法
US7772097B2 (en) 2007-11-05 2010-08-10 Asm America, Inc. Methods of selectively depositing silicon-containing films
WO2009093328A1 (ja) 2008-01-25 2009-07-30 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US8624295B2 (en) 2008-03-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM devices utilizing strained-channel transistors and methods of manufacture
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
JP5530602B2 (ja) 2008-04-09 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20090267118A1 (en) 2008-04-29 2009-10-29 International Business Machines Corporation Method for forming carbon silicon alloy (csa) and structures thereof
US7977754B2 (en) 2008-07-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor and poly eFuse design for replacement gate technology
DE102008035812B4 (de) 2008-07-31 2011-12-15 Advanced Micro Devices, Inc. Flacher pn-Übergang, der durch in-situ-Dotierung während des selektiven Aufwachsens einer eingebetteten Halbleiterlegierung mittels eines zyklischen Aufwachs-Ätz-Abscheideprozesses gebildet wird
DE102009006884B4 (de) 2009-01-30 2011-06-30 Advanced Micro Devices, Inc., Calif. Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
DE102009010883B4 (de) 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
DE102009010847B4 (de) 2009-02-27 2012-12-27 Advanced Micro Devices, Inc. Integration von Halbleiterlegierungen in PMOS- und NMOS-Transistoren unter Anwendung eines gemeinsamen Ätzprozesses für Aussparungen
DE102009015748B4 (de) 2009-03-31 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8236709B2 (en) 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
WO2011017339A2 (en) 2009-08-06 2011-02-10 Applied Materials, Inc. Methods of selectively depositing an epitaxial layer
US8211784B2 (en) 2009-10-26 2012-07-03 Advanced Ion Beam Technology, Inc. Method for manufacturing a semiconductor device with less leakage current induced by carbon implant
US8035141B2 (en) 2009-10-28 2011-10-11 International Business Machines Corporation Bi-layer nFET embedded stressor element and integration to enhance drive current
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
TWI419324B (zh) 2009-11-27 2013-12-11 Univ Nat Chiao Tung 具有三五族通道及四族源汲極之半導體裝置及其製造方法
US8426923B2 (en) * 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US20110212590A1 (en) 2010-02-26 2011-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature implantation method for stressor formation
US8278179B2 (en) 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
US8358012B2 (en) 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8053344B1 (en) 2010-09-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8685847B2 (en) 2010-10-27 2014-04-01 International Business Machines Corporation Semiconductor device having localized extremely thin silicon on insulator channel region
CN102468165B (zh) 2010-10-29 2014-06-25 中国科学院微电子研究所 晶体管及其制造方法
US8778767B2 (en) 2010-11-18 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
US8357579B2 (en) 2010-11-30 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8796788B2 (en) 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US8642454B2 (en) 2011-05-19 2014-02-04 International Business Machines Corporation Low temperature selective epitaxy of silicon germanium alloys employing cyclic deposit and etch
US8809175B2 (en) 2011-07-15 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of anneal after deposition of gate layers
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8987099B2 (en) 2011-12-20 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for thermal treatment with epitaxial SiCP thermal stability improvement
JPWO2013121926A1 (ja) * 2012-02-13 2015-05-11 東京エレクトロン株式会社 半導体装置及びその製造方法
US9263342B2 (en) 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US20130237026A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region
US9023715B2 (en) 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
US8816436B2 (en) 2012-05-16 2014-08-26 International Business Machines Corporation Method and structure for forming fin resistors
US9012310B2 (en) 2012-06-11 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation of source and drain regions
JP2014063897A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体装置の製造方法、アニール装置及びアニール方法
US20140094023A1 (en) 2012-09-28 2014-04-03 National Applied Research Laboratories Fabricating method of semiconductor chip
US8866235B2 (en) * 2012-11-09 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain dislocation fabrication in FinFETs
EP2741320B1 (en) * 2012-12-05 2020-06-17 IMEC vzw Manufacturing method of a finfet device with dual-strained channels
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US9029226B2 (en) 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US8877592B2 (en) 2013-03-14 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of doped film for source and drain regions
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US9184089B2 (en) 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
US20150137237A1 (en) 2013-11-21 2015-05-21 Globalfoundries Inc. Undoped epitaxial layer for junction isolation in a fin field effect transistor (finfet) device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148270A1 (en) * 2008-12-17 2010-06-17 Oleg Golonzka Methods of channel stress engineering and structures formed thereby
US20130009216A1 (en) * 2011-07-06 2013-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device With a Dislocation Structure and Method of Forming the Same
US20130146949A1 (en) * 2011-12-13 2013-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming stressor regions in a semiconductor device
KR20130091620A (ko) * 2012-02-08 2013-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 소자를 위한 전위 ＳＭＴ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170088115A (ko) * 2016-01-22 2017-08-01 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
US9293534B2 (en) 2016-03-22
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US20150270342A1 (en) 2015-09-24
US10741642B2 (en) 2020-08-11

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