KR20140069592A

KR20140069592A - 전자부품 내장기판 및 그 제조방법

Info

Publication number: KR20140069592A
Application number: KR1020120137048A
Authority: KR
Inventors: 정율교; 이두환; 이승은; 신이나
Original assignee: 삼성전기주식회사
Priority date: 2012-11-29
Filing date: 2012-11-29
Publication date: 2014-06-10
Also published as: KR101420526B1; TWI535352B; JP2014107553A; TW201429351A; JP6478306B2; US20140144676A1; US9462697B2

Abstract

본 발명은 전자부품이 내장된 기판에 관한 것으로, 캐비티를 포함하는 제1 절연층; 상기 캐비티 내부에 삽입되며, 적어도 일 이상의 외부전극을 갖는 전자부품; 상기 제1 절연층의 하부면 상에 형성되어 상기 전자부품이 안착되고, 상기 외부전극 일부를 노출시키는 적어도 일 이상의 가이드 홀을 포함하는 제1 금속 패턴; 상기 제1 절연층의 하부면 상에 형성되어 상기 제1 금속 패턴을 커버하는 제2 절연층; 상기 제2 절연층의 하부면에 형성되는 제1 회로 패턴; 및 상기 가이드 홀을 통해 노출되는 상기 외부전극과 상기 제1 회로 패턴을 전기적으로 연결하는 제1 비아를 포함할 수 있으며, 전자부품의 외부전극 사이즈가 종래보다 작아질 경우에도 외부전극과 비아 사이의 전기적 연결성이 개선될 수 있다.

Description

전자부품 내장기판 및 그 제조방법{SUBSTRATE EMBEDDING ELECTRONIC COMPONENT AND MANUFACTURING MEHTOD THEREOF}

본 발명은 전자부품이 내장된 기판에 관한 것이다.

최근 출시되고 있는 스마트폰, 태블릿 PC 등의 모바일 기기들은 그 성능이 비약적으로 향상되면서도 높은 휴대성이 요구됨에 따라, 이러한 모바일 기기에 사용되는 전자부품들의 소형화, 슬림화 및 고성능화를 위한 연구가 계속되고 있다.

여기서, 특허문헌1 등에 소개된 바 있는 전자부품 내장기판은, 전자부품을 기판 내부에 내장함으로써, 그 표면에 여분의 부품을 실장할 수 있는 공간을 확보할 수 있는 바, 모바일 기기에 탑재되는 전자부품들의 소형화, 슬림화 및 고성능화를 구현하기 위한 한 방법으로써 각광받고 있다.

특히, 반도체 칩의 성능이 향상될 수록, 반도체 칩에 공급되는 전원의 안정성이 중요시되는데, 이를 위하여 소위 디커플링 캐패시터(Decoupling capacitor) 또는 바이패스 캐패시터(Bypass capacitor)를 반도체 칩과 전원공급선 사이에 구비하여 전원의 노이즈를 제거하고 전원전류가 급변하는 상황에서도 반도체 칩에 안정적인 전류가 공급될 수 있도록 하고 있다.

이때, 캐패시터가 내장된 기판에 반도체 칩을 실장하게 되면, 디커플링 캐패시터와 반도체 칩 사이의 거리를 최소화 할 수 있게 되므로 고성능 반도체 칩에 안정적인 전원공급이 가능하면서도 소형화 및 슬림화가 가능해 질 수 있다.

한편, 특허문헌1에 따르면, 전자부품이 들어갈 위치에 캐비티(cavity)를 가공한 후 캐패시터를 고정시키고, 절연재를 이용하여 열압착하여 내장한 다음, 레이저(laser)로 미세 비아홀(micro via hole)을 가공하고 도금을 통하여 전기적 접속을 이루는 방식이 소개된 바 있다.

즉, 기판에 내장된 전자부품과 기판 표면에 구비되는 회로패턴 사이를 전기적으로 연결하기 위해서, 레이저를 이용하여 비아홀을 가공한 뒤 비아홀 내부에 도금 등의 방법으로 도전성 물질을 충진하는 방식이 보편적으로 적용되고 있었던 것이다.

이러한 보편적인 방법에 따르면, 전자부품이 기판에 내장될 때 발생하는 위치 공차(placing tolerance), 비아홀 가공 공차 및 비아홀의 크기 등의 요인에 따라, 내장되는 전자부품에 형성될 비아 접촉부 면적의 최소조건이 결정될 수 있다.

그러나, 전자부품의 크기가 작아질수록 비아 접촉부도 작아질 수 밖에 없기 때문에, 전자부품이 소형화될수록 비아와 전자부품의 정합 오류가 심각한 문제로 대두될 수 밖에 없다.

대한민국공개특허공보 제2007-0101183호

상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 기판에 내장되는 전자부품의 전기적 연결성이 개선된 전자부품 내장기판을 제공하는 것을 목적으로 한다.

또한, 본 발명은, 기판에 내장되는 전자부품의 전기적 연결성이 개선된 전자부품 내장기판 제조방법을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 전자부품 내장기판은, 캐비티를 포함하는 제1 절연층; 상기 캐비티 내부에 삽입되며, 적어도 일 이상의 외부전극을 갖는 전자부품; 상기 제1 절연층의 하부면 상에 형성되어 상기 전자부품이 안착되고, 상기 외부전극 일부를 노출시키는 적어도 일 이상의 가이드 홀을 포함하는 제1 금속 패턴; 상기 제1 절연층의 하부면 상에 형성되어 상기 제1 금속 패턴을 커버하는 제2 절연층; 상기 제2 절연층의 하부면에 형성되는 제1 회로 패턴; 및 상기 가이드 홀을 통해 노출되는 상기 외부전극과 상기 제1 회로 패턴을 전기적으로 연결하는 제1 비아를 포함할 수 있다.

이때, 상기 제1 금속 패턴은 상기 외부전극 각각에 대응하여 복수 개로 형성되고, 상기 제1 금속 패턴들은 갭에 의해 서로 이격될 수 있다.

또한, 상기 제1 금속 패턴과 상기 제1 회로 패턴을 전기적으로 연결하는 제2 비아를 더 포함할 수 있다.

또한, 상기 제1 절연층의 상부면 상에 형성되며, 상기 캐비티의 형성 영역을 정의하는 제2 금속 패턴을 더 포함할 수 있다.

이때, 상기 제2 금속 패턴의 측벽 및 및 상기 캐비티의 측벽은 동일 면상에 위치할 수 있다.

또한, 상기 제2 금속 패턴은 상기 캐비티의 측벽과 이격되어 배치될 수 있다.

또한, 상기 제1 절연층을 관통하며, 상기 제1 금속 패턴과 제2 금속 패턴을 전기적으로 연결하는 스루비아를 더 포함할 수 있다.

또한, 상기 제1 절연층의 상부면 상에 형성되어, 상기 제2 금속 패턴 및 상기 전자부품을 커버하는 제3 절연층; 및 상기 제3 절연층의 상부면에 형성되는 제2 회로 패턴을 더 포함할 수 있다.

또한, 상기 제3 절연층을 관통하여 상기 외부전극과 상기 제2 회로 패턴을 전기적으로 연결하는 제3 비아를 더 포함할 수 있다.

또한, 상기 제3 절연층을 관통하여 상기 제2 회로 패턴과 상기 제2 금속 패턴을 전기적으로 연결하는 제4 비아를 더 포함할 수 있다.

또한, 상기 캐비티와 상기 전자부품 사이의 공간을 채우는 충진재를 더 포함할 수 있다.

또한, 상기 제3 절연층과 상기 충진재는 일체로 형성될 수 있다.

또한, 상기 전자부품의 하부면과 상기 제1 금속 패턴 사이에 절연성 접착층이 더 구비되며, 상기 제1 비아는 상기 절연성 접착층을 관통하여 상기 외부전극에 접촉할 수 있다.

또한, 상기 제1 비아는 상기 가이드 홀에 의해 상기 외부전극과 자기 정렬(self-align)될 수 있다.

또한, 상기 제1 금속 패턴은 상기 외부전극과 접촉될 수 있다.

이때, 상기 제1 비아는 상기 가이드 홀을 통해 노출되는 외부전극 및 상기 제1 금속 패턴과 접촉될 수 있다.

본 발명의 일실시예에 따른 전자부품 내장기판 제조방법은, 제1 절연층에 캐비티를 형성하는 단계; 상기 제1 절연층 하부면 상에 형성되어 상기 캐비티의 일부 영역으로 연장하며, 적어도 일 이상의 가이드 홀을 포함하는 제1 금속 패턴을 형성하는 단계; 상기 캐비티 내부에 전자부품을 삽입하여, 상기 제1 금속 패턴에 안착시키는 단계; 상기 제1 절연층의 하부면 상에 상기 제1 금속 패턴을 커버하는 제2 절연층을 형성하는 단계; 상기 제2 절연층을 관통하는 비아홀을 형성하여, 상기 가이드 홀을 통해 상기 전자부품의 하부면을 노출시키는 단계; 및 상기 비아홀 내부에 상기 전자부품의 하부면과 접촉하는 제1 비아를 형성하는 단계를 포함할 수 있다.

이때, 상기 비아홀은, 상기 제2 절연층에 CO₂ 레이저를 조사하여 형성될 수 있다.

또한, 상기 전자부품은, 상기 제1 금속 패턴 상부면에 절연성 접착층을 형성한 상태에서 상기 캐비티 내부로 삽입될 수 있다.

또한, 상기 전자부품은, 상기 전자부품의 하부면에 절연성 접착층을 형성한 상태에서 상기 캐비티 내부로 삽입될 수도 있다.

또한, 상기 제1 금속 패턴을 형성하는 단계는, 상기 제1 절연층의 하면에 절연성 접착층을 접착하는 단계; 상기 절연성 접착층 하면에 금속층을 형성하는 단계; 및 상기 금속층에서 상기 가이드 홀이 구비될 영역의 금속물질을 제거하는 단계;를 포함할 수 있다.

또한, 상기 캐비티는, 마스크 홀이 구비된 제2 금속 패턴을 상기 제1 절연층의 상부면에 결합한 상태에서 레이저를 조사하여 형성될 수 있다.

또한, 상기 제1 절연층의 상부면 상에 상기 제2 금속 패턴의 상부면 및 상기 전자부품의 상부면을 커버하는 제3 절연층을 형성하는 단계;를 더 포함할 수 있다.

또한, 상기 전자부품은 적어도 둘 이상의 외부전극을 구비하며, 상기 제1 금속 패턴은 상기 외부전극 각각에 대응하여 복수 개로 형성되고, 상기 제1 금속 패턴들은 갭에 의해 서로 이격될 수 있다.

이상과 같이 구성된 본 발명은, 전자부품의 외부전극 사이즈가 종래보다 작아질 경우에도, 정밀한 비아홀 가공이 가능하므로, 위치 공차, 비아홀 가공 공차 및 비아홀의 크기 등의 요인으로 인하여, 외부전극의 사이즈가 작아질 수록 외부전극과 비아 사이의 연결성이 낮아진다는 종래의 문제점들이 해결될 수 있다는 유용한 효과를 제공한다.

또한, 전자부품을 캐비티에 안착시키는 과정에서 제1 금속 패턴이 전자부품을 지지하는 역할을 수행할 수도 있으며, 제1 금속 패턴 자체가 전자부품 내장기판 내부에서 도전경로를 제공하는 회로패턴으로써의 기능을 수행할 수도 있다는 유용한 효과를 제공한다.

도 1a는 본 발명의 일실시예에 따른 전자부품 내장기판을 개략적으로 보인 도면이다.
도 1b는 본 발명의 일실시예에 따른 전자부품 내장기판의 변형예를 개략적으로 보인 도면이다.
도 1c는 본 발명의 일실시예에 따른 전자부품 내장기판의 다른 변형예를 개략적으로 보인 도면이다.
도 1d는 본 발명의 일실시예에 따른 전자부품 내장기판의 또 다른 변형예를 개략적으로 보인 도면이다.
도 2a는 본 발명의 일실시예에 따른 전자부품 내장기판의 주요부를 개략적으로 보인 단면도이다.
도 2b는 본 발명의 일실시예에 따른 전자부품 내장기판의 주요부에서 전자부품을 제외한 상태를 개략적으로 보인 저면도이다.
도 2c는 본 발명의 일실시예에 따른 전자부품 내장기판의 주요부에서 전자부품을 제외한 상태를 개략적으로 보인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 도면이다.
도 6a 내지 도 6e는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 개략적으로 보인 공정순서도로써,
도 6a는 캐비티에 전자부품을 삽입하기 전 상태를 개략적으로 예시한 단면도이고,
도 6b는 캐비티에 전자부품을 삽입한 상태를 개략적으로 예시한 단면도이며,
도 6c는 제2 절연층 및 제3 절연층을 형성한 상태를 개략적으로 예시한 단면도이고,
도 6d는 제2 절연층 및 제3 절연층에 비아 및 회로패턴을 형성한 상태를 개략적으로 예시한 단면도이고,
도 6e는 솔더레지스트 및 솔더범프가 형성되며, 표면실장부품이 결합된 상태를 개략적으로 예시한 단면도이다.
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 전자부품 내장기판 제조방법을 개략적으로 보인 공정순서도로써,
도 7a는 캐비티에 전자부품을 삽입하기 전 상태를 개략적으로 예시한 단면도이고,
도 7b는 캐비티에 전자부품을 삽입하고, 절연성 접착층을 이용하여 전자부품을 고정한 상태를 개략적으로 예시한 단면도이며,
도 7c는 제2 절연층 및 제3 절연층을 형성한 상태를 개략적으로 예시한 단면도이고,
도 7d는 제2 절연층 및 제3 절연층에 비아 및 회로패턴을 형성한 상태를 개략적으로 예시한 단면도이고,
도 7e는 솔더레지스트 및 솔더범프가 형성되며, 표면실장부품이 결합된 상태를 개략적으로 예시한 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.

명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.

명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 1a는 본 발명의 일실시예에 따른 전자부품 내장기판(100)을 개략적으로 보인 도면이고, 도 2a는 본 발명의 일실시예에 따른 전자부품 내장기판(100)의 주요부를 개략적으로 보인 단면도이며, 도 2b는 본 발명의 일실시예에 따른 전자부품 내장기판(100)의 주요부에서 전자부품(140)을 제외한 상태를 개략적으로 보인 저면도이고, 도 2c는 본 발명의 일실시예에 따른 전자부품 내장기판(100)의 주요부에서 전자부품(140)을 제외한 상태를 개략적으로 보인 단면도이다.

도 1a 및 도 2a 내지 도 2c를 참조하면, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은, 제1 절연층(110), 전자부품(140), 제1 금속 패턴(120), 제2 절연층(150), 제1회로패턴 및 제1 비아(V1)를 포함할 수 있다.

제1 절연층(110)은 전자부품(140)이 삽입되는 캐비티(111)가 구비된 절연재로 구현될 수 있으며, 통상적인 코어층 일 수 있다.

전자부품(140)은 능동소자 또는 캐패시터 등의 수동소자일 수 있고, 제1 절연층(110)에 구비된 캐비티(111) 내부로 그 전부 또는 일부가 삽입될 수 있다.

이때, 도면에서는 전자부품(140)이 2개의 외부전극(141)이 구비된 캐패시터인 것으로 예시하였으나, 이에 한정되는 것은 아니다.

제1 금속 패턴(120)은 전자부품(140) 및 제1 절연층(110)의 하부면에 결합될 수 있으며, 가이드 홀(121)과 갭(122)을 구비할 수 있다.

가이드 홀(121)은 원형, 타원형, 삼각형 및 다각형 등 다양한 형상으로 형성될 수 있으며, 제1 금속 패턴(120)의 전면과 후면이 가이드 홀(121)에 의하여 관통되도록 형성되어 전자부품(140)의 외부전극(141) 일부를 노출시킬 수 있다.

갭(122)은 제1 금속 패턴(120)의 좌측영역과 우측영역을 서로 전기적으로 단절시키는 기능을 수행하는 것으로, 전자부품(140)의 외부전극(141)이 2개일 경우 외부전극(141)들이 전기적으로 연결되지 않도록 한다.

이때, 외부전극(141)은 3개 이상이 구비될 수도 있으며, 이 경우, 제1 금속 패턴(120)은 외부전극(141) 각각에 대응하여 복수 개로 형성되며, 갭에 의하여 전기적으로 분리될 수 있다.

제2 절연층(150)은 제1 절연층(110)의 하부면 일부, 제1 금속 패턴(120)의 하부면, 가이드 홀(121)에 의하여 노출되는 외부전극(141)의 하부면, 갭(122)에 의하여 노출되는 전자부품(140)의 하부면 등과 접촉될 수 있다.

제1 회로 패턴(170)은 제2 절연층(150)의 하부면에 형성되며, 제1 비아(V1)에 의하여 외부전극(141)의 하부면과 전기적으로 연결될 수 있다.

제1 절연층(110) 및 제2 절연층(150)에 내장된 전자부품(140)은 제1 비아(V1) 등에 의하여 외부의 배선인 제1 회로 패턴(170)과 전기적으로 연결될 수 있다.

일반적으로, 제2 절연층(150)을 형성한 이후에 제1 비아(V1)를 형성하기 위한 비아홀들을 가공하게 되는데, 이때, 전자부품(140), 특히 외부전극(141)의 하방의 제2 절연층(150)에 CO₂ 레이저를 조사하여 제1 비아(V1)를 형성하기 위한 비아홀을 가공하게 된다.

예컨데, CO₂ 레이저를 이용하여 비아홀을 가공하는 경우, 약 150um 의 비아 접촉부 면적이 필요하며, 전자부품을 실장할 때 발생되는 약 50um 정도의 위치 공차가 발생될 수 있으므로, 비아 접촉부의 사이즈는 최소 200um 이상 확보될 필요가 있다.

최근 보편적으로 사용되고 있는 1.0×0.5 mm 크기의 캐패시터는 외부전극의 편측 크기를 200um 이상으로 구현할 수 있으므로 종래의 일반적인 방법을 적용해도 큰 문제가 없었다.

그러나, 캐패시터의 크기가 0.6×0.3 mm 또는 0.4×0.2 mm 등으로 작아지게 되면, 캐패시터의 외부전극 크기 또한 120um 이하로 감소되는 바, 전술한 일반적인 방식으로 비아를 형성하거나, 비아를 이용하여 전기적인 접속을 구현하기가 곤란해진다는 문제가 발생하게 된다.

이러한 종래기술의 문제를 해결하기 위하여, 본 발명의 일실시예에 따른 전자부품 내장기판(100)에서는 가이드 홀(121)이 구비된 제1 금속 패턴(120)이 전자부품(140) 하부면에 구비되어 있기 때문에, 전자부품(140)의 외부전극(141) 사이즈가 종래보다 작아질 경우에도, 제2 절연층(150)에 조사된 CO₂ 레이저가 제1 금속 패턴(120)을 뚫지 못하고 가이드 홀(121) 부분의 제2 절연층(150) 부분만 제거하게 됨으로써 정밀한 비아홀 가공이 가능해 지는 것이다.

또한, 상기 제1 비아(V1)는 상기 가이드 홀(121)에 의해 상기 외부전극(141)과 자기 정렬(self-align)될 수 있다.

이에 따라, 위치 공차, 비아홀 가공 공차 및 비아홀의 크기 등의 요인으로 인하여, 외부전극(141)의 사이즈가 작아질 수록 외부전극(141)과 비아 사이의 연결성이 낮아진다는 종래의 문제점들이 해결될 수 있는 것이다.

계속하여, 도 1a를 참조하면, 제1 절연층(110)의 상부면 일부에는 제2 금속 패턴(130)이 더 구비될 수 있다.

제2 금속 패턴(130)에는 제1 절연층(110)의 캐비티(111) 상방영역에 대응되는 부분이 개방되어 이루어지는 마스크 홀(131)이 구비될 수 있다.

즉, 제1 절연층(110)에 캐비티(111)가 구비되지 않은 상태에서 제2 금속 패턴(130)을 형성하기 위한 금속층이 제1 절연층(110) 상부면에 형성된 후, 캐비티(111)가 형성될 영역에 대응되는 부분의 금속층을 제거하여 마스크 홀(131)을 형성하여 제2 금속 패턴(130)을 구현하게 된다.

이렇게 구현된 제2 금속 패턴(130)은, 레이저 드릴링 방식으로 캐비티(111)를 형성하는 과정에서 마스크 역할을 수행할 수 있다.

또한, 이와 같이 제2 금속 패턴(130)을 마스크로 이용하여 캐비티(111)를 형성하게 되면 마스크 홀(131)의 측벽과 캐비티(111)의 측벽은 거의 동일한 수직선상에 위치될 수 있다.

물론, 레이저 드릴링 방식의 보편적 특성을 고려하면, 제1 절연층(110)이 제2 금속 패턴(130)에 접하는 부분에서 하방으로 갈수록 캐비티(111)의 폭이 좁아지는 형상이 구현될 수도 있다.

또한, 도 1d에 예시된 바와 같이 마스크 홀(131)의 측벽과 캐비티(111)의 측벽은 반드시 수직선 상에 위치되어야만 하는 것은 아니다.

한편, 제1 절연층(110)의 상부면과 하부면에 제2 금속 패턴(130)과 제1 금속 패턴(120)이 각각 구비된 경우, 필요에 따라 제2 금속 패턴(130)과 제1 금속 패턴(120)을 전기적으로 연결하기 위하여 스루비아(VT) 등이 더 구비될 수도 있다.

또한, 전자부품(140)과 캐비티(111) 사이의 공간에는 비전도성 충진재가 충진될 수 있는데, 이때, 제1 절연층(110)의 상부면, 제2 금속 패턴(130)의 상부면 및 전자부품(140)의 상부면 등을 덮는 제3 절연층(160)이 더 구비될 경우, 제3 절연층(160)을 이루는 물질이 전자부품(140)과 캐비티(111) 사이의 공간에 충진될 수 있다. 즉, 비전도성 충진재와 제3 절연층(160)을 이루는 물질은 동일 물질일 수 있다는 것이다.

또한, 필요에 따라 제1 금속 패턴(120)과 제1 회로 패턴(170) 사이에는 제1 비아(V1) 외에도 제2 비아(V2) 등 다수의 비아가 더 구비될 수 있으며, 제2 비아(V2) 등은 제2 절연층(150)을 관통할 수 있다.

또한, 제3 절연층(160) 상부면에 제2 회로 패턴(180)이 구비된 경우 제2 금속 패턴(130)과 제2 회로 패턴(180) 사이를 전기적으로 연결하는 한 개 이상의 제4 비아(V4)들이 구비될 수도 있다.

한편, 제1 회로 패턴(170)의 하부면에 제1 솔더레지스트(191)가 구비되고, 제1 회로 패턴(170)과 접촉되는 솔더범프(SB)를 구비하여 반도체 칩 등의 표면실장부품(10)과 연결될 수도 있다.

또한, 제2 회로 패턴(180)의 상부면에 제2 솔더레지스트(192) 및 솔더범프(SB)가 구비될 수도 있다.

도 1b는 본 발명의 일실시예에 따른 전자부품 내장기판(100)의 변형예를 개략적으로 보인 도면이고, 도 1c는 본 발명의 일실시예에 따른 전자부품 내장기판(100)의 다른 변형예를 개략적으로 보인 도면이다.

도 1b를 참조하면, 비아홀 가공편차, 전자부품(140)의 위치 공차 등의 요인으로 제1 비아(V1)가 가이드 홀(121) 중심에서 벗어난 영역에 형성되더라도 전자부품(140)의 외부전극(141)과 제1 회로 패턴(170) 사이에서 안정적인 전기적 연결성을 확보할 수 있음을 이해할 수 있을 것이다.

또한, 도 1c를 참조하면, 제1 금속 패턴(120)이 비아홀 가공과정에서의 마스크 역할을 수행함으로써, 비아홀의 직경이 커지더라도 가이드 홀(121) 내부의 영역에서는 정확하게 비아홀이 가공될 수 있으므로, 이렇게 가공된 비아홀을 충진하여 형성되는 제1 비아(V1-2) 역시 전자부품(140)의 외부전극(141)와 접촉면적을 최대화하면서 결합될 수 있음을 이해할 수 있을 것이다.

또한, 도 1c에서 예시한 제1 비아(V1-2)는 제1 금속 패턴(120)에도 접촉되며 제1 금속 패턴(120) 역시 외부전극(141)에 접촉되는 바, 외부전극(141)과 제1 회로 패턴(170) 사이의 전하이동경로 폭이 종래보다 월등하게 넓어질 수 있게 된다.

뿐만 아니라, 본 발명의 일실시예에 따른 제1 금속 패턴(120)은 전자부품(140)을 캐비티(111)에 안착시키는 과정에서 전자부품(140)을 지지하는 역할을 수행할 수도 있다.

도 3은 본 발명의 다른 실시예에 따른 전자부품 내장기판(200)을 개략적으로 보인 도면이다.

도 3을 참조하면, 본 실시예에 따른 전자부품 내장기판(200)은, 전술한 실시예와 달리 전자부품(140)과 제1 금속 패턴(120) 사이에 절연성 접착층(210)이 더 구비될 수 있음을 이해할 수 있을 것이다.

이때, 절연성 접착층(210)은 전자부품(140)의 하면에 도포된 상태로 전자부품(140)을 캐비티(111)에 삽입하는 방식으로 형성되거나, 제1 금속 패턴(120)의 상부면에 절연성 접착층(210)이 구비된 상태에서 전자부품(140)을 삽입하는 방식으로 형성될 수 있다.

도 4는 본 발명의 또 다른 실시예에 따른 전자부품 내장기판(300)을 개략적으로 보인 도면이다.

도 4를 참조하면, 전술한 실시예와 달리 전자부품(140)의 상부면에서 제3 절연층(160)을 통해 외부와 전기적으로 연결되는 제3 비아(V3)가 더 형성될 수 있음을 이해할 수 있을 것이다.

도 5는 본 발명의 또 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 도면이다.

도 5를 참조하면, 전술한 실시예에서와 달리, 절연성 접착층(210)이 제1 금속 패턴(120)과 제1 절연층(110) 사이 및 제1 금속 패턴(120)과 전자부품(140) 사이에 구비될 수 있음을 이해할 수 있을 것이다.

즉, 제1 절연층(110)의 하부면에 제1 금속 패턴(120)을 결합시키기 위한 목적으로 절연성 접착층(210)이 구비될 수 있다는 것이다.

이때, 전술한 제1 비아(V1)는 절연성 접착층(210)을 관통하여 전자부품(140)의 하부면 또는 외부전극(141)의 하부면에 전기적으로 연결되어야 할 것이다.

도 6a 내지 도 6e는 본 발명의 일실시예에 따른 전자부품 내장기판(100) 제조방법을 개략적으로 보인 공정순서도로써, 도 6a는 캐비티(111)에 전자부품(140)을 삽입하기 전 상태를 개략적으로 예시한 단면도이고, 도 6b는 캐비티(111)에 전자부품(140)을 삽입한 상태를 개략적으로 예시한 단면도이며, 도 6c는 제2 절연층(150) 및 제3 절연층(160)을 형성한 상태를 개략적으로 예시한 단면도이고, 도 6d는 제2 절연층(150) 및 제3 절연층(160)에 비아 및 회로패턴을 형성한 상태를 개략적으로 예시한 단면도이고, 도 6e는 솔더레지스트 및 솔더범프(SB)가 형성되며, 표면실장부품(10)이 결합된 상태를 개략적으로 예시한 단면도이다.

도 6a를 참조하면, 제1 절연층(110)의 하면에 제1 금속 패턴(120)이 형성될 수 있다.

이때, 제1 금속 패턴(120)에는 가이드 홀(121)과 갭(122)이 구비될 수 있다.

또한, 제1 절연층(110)의 상부면에는 마스크 홀(131)이 구비된 제2 금속 패턴(130)이 결합될 수 있으며, 이 경우, 마스크 홀(131)에 레이저를 조사하여 제1 절연층(110)에 캐비티(111)를 형성할 수도 있다.

도 6b를 참조하면, 제1 절연층(110)의 캐비티(111) 내부로 전자부품(140)이 삽입될 수 있다.

이때, 도시된 바와 같이, 전자부품(140)은 캐패시터 등의 수동소자일 수 있으나, 이에 한정되는 것은 아니다.

또한, 도면에서는 전자부품(140)의 전부가 캐비티(111) 내부로 삽입된 경우를 예시하고 있지만, 전자부품(140)의 일부는 캐비티(111) 외부로 돌출되도록 삽입될 수도 있음은 자명하다.

도 6c를 참조하면, 전자부품(140)이 캐비티(111) 내부로 삽입된 상태에서 그 하부에 제2 절연층(150)이 형성되고, 그 상부에 제3 절연층(160)이 형성될 수 있다.

도 6d를 참조하면, 제2 절연층(150)과 제3 절연층(160)에 비아들(V1, V2, V3, V1')이 형성되어 제1 회로 패턴(170) 및 제2 회로 패턴(180)과 전자부품(140) 또는 제2 금속 패턴(130) 등이 전기적으로 연결될 수 있다.

이때, 전자부품(140) 외부전극(141)의 하부면은 가이드 홀(121)에 의하여 노출되어 있는 상태이므로, 외부전극(141)과 제1 회로 패턴(170) 사이를 연결하는 제1 비아(V1)는 외부전극(141)의 크기가 작아지더라도 전자부품(140)의 위치공차나 비아홀 가공공차에도 불구하고 안정적인 전기적 접속을 구현할 수 있게 된다.

도 6e를 참조하면, 제1 회로 패턴(170)의 하부면에 제1 솔더레지스트(191)가 구비되고, 제1 회로 패턴(170)과 접촉되는 솔더범프(SB)를 구비하여 반도체 칩 등의 표면실장부품(10)과 연결될 수도 있다.

도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 전자부품 내장기판(200) 제조방법을 개략적으로 보인 공정순서도로써, 도 7a는 캐비티(111)에 전자부품(140)을 삽입하기 전 상태를 개략적으로 예시한 단면도이고, 도 7b는 캐비티(111)에 전자부품(140)을 삽입하고, 절연성 접착층(210)을 이용하여 전자부품(140)을 고정한 상태를 개략적으로 예시한 단면도이며, 도 7c는 제2 절연층(150) 및 제3 절연층(160)을 형성한 상태를 개략적으로 예시한 단면도이고, 도 7d는 제2 절연층(150) 및 제3 절연층(160)에 비아 및 회로패턴을 형성한 상태를 개략적으로 예시한 단면도이고, 도 7e는 솔더레지스트 및 솔더범프(SB)가 형성되며, 표면실장부품(10)이 결합된 상태를 개략적으로 예시한 단면도이다.

도 7a 내지 도 7e를 참조하면, 전술한 실시예에서와 달리, 캐비티(111)에 전자부품(140)을 삽입하기 전에 전자부품(140)의 하부면에 절연성 접착층(210)을 도포하거나, 제1 금속 패턴(120)의 상부면에 절연성 접착층(210)을 도포한 상태에서 전자부품(140)과 제1 금속 패턴(120)이 결합되도록 할 수 있음을 이해할 수 있을 것이다.

또한, 도 5를 참조하면, 절연성 접착층(210)은 제1 금속 패턴(120)과 제1 절연층(110) 사이 및 제1 금속 패턴(120)과 전자부품(140) 사이에 구비됨으로써 제1 절연층(110)의 하부면에 제1 금속 패턴(120)을 결합시키는 기능 및 전자부품(140)의 하부면을 제1 금속 패턴(120)의 상부면에 결합시키는 기능을 수행할 수 있음을 이해할 수 있을 것이다.

10 : 표면실장부품
11 : 접속핀
100 : 전자부품 내장기판
110 : 제1 절연층
111 : 캐비티
120 : 제1 금속 패턴
121 : 가이드 홀
122 : 갭
130 : 제2 금속 패턴
131 : 마스크 홀
140 : 전자부품
141 : 외부전극
142 : 바디
150 : 제2 절연층
160 : 제3 절연층
170 : 제1 회로 패턴
180 : 제2 회로 패턴
191 : 제1 솔더레지스트
192 : 제2 솔더레지스트
V1 : 제1 비아
V2 : 제2 비아
V3 : 제3 비아
V4 : 제4 비아
VT : 스루비아
SB : 솔더범프
210 : 절연성 접착층

Claims

캐비티를 포함하는 제1 절연층;
상기 캐비티 내부에 삽입되며, 적어도 일 이상의 외부전극을 갖는 전자부품;
상기 제1 절연층의 하부면 상에 형성되어 상기 전자부품이 안착되고, 상기 외부전극 일부를 노출시키는 적어도 일 이상의 가이드 홀을 포함하는 제1 금속 패턴;
상기 제1 절연층의 하부면 상에 형성되어 상기 제1 금속 패턴을 커버하는 제2 절연층;
상기 제2 절연층의 하부면에 형성되는 제1 회로 패턴; 및
상기 가이드 홀을 통해 노출되는 상기 외부전극과 상기 제1 회로 패턴을 전기적으로 연결하는 제1 비아를 포함하는 전자부품 내장기판
제1항에 있어서,
상기 제1 금속 패턴은 상기 외부전극 각각에 대응하여 복수 개로 형성되고, 상기 제1 금속 패턴들은 갭에 의해 서로 이격된 것을 특징으로 하는 전자부품 내장기판.
제1항에 있어서,
상기 제1 금속 패턴과 상기 제1 회로 패턴을 전기적으로 연결하는 제2 비아를 더 포함하는 것을 특징으로 하는 전자부품 내장기판
제1항에 있어서,
상기 제1 절연층의 상부면 상에 형성되며, 상기 캐비티의 형성 영역을 정의하는 제2 금속 패턴을 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
제4항에 있어서,
상기 제2 금속 패턴의 측벽 및 및 상기 캐비티의 측벽은 동일 면상에 위치하는 것을 특징으로 하는 전자부품 내장기판.
제4항에 있어서,
상기 제2 금속 패턴은 상기 캐비티의 측벽과 이격되어 배치되는 것을 특징으로 하는 전자부품 내장기판.
제4항에 있어서,
상기 제1 절연층을 관통하며, 상기 제1 금속 패턴과 제2 금속 패턴을 전기적으로 연결하는 스루비아를 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
제4항에 있어서,
상기 제1 절연층의 상부면 상에 형성되어, 상기 제2 금속 패턴 및 상기 전자부품을 커버하는 제3 절연층; 및
상기 제3 절연층의 상부면에 형성되는 제2 회로 패턴을 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
제8항에 있어서,
상기 제3 절연층을 관통하여 상기 외부전극과 상기 제2 회로 패턴을 전기적으로 연결하는 제3 비아를 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
제8항에 있어서,
상기 제3 절연층을 관통하여 상기 제2 회로 패턴과 상기 제2 금속 패턴을 전기적으로 연결하는 제4 비아를 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
제8항에 있어서,
상기 캐비티와 상기 전자부품 사이의 공간을 채우는 충진재를 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
제11항에 있어서,
상기 제3 절연층과 상기 충진재는 일체로 형성되는 것을 특징으로 하는 전자부품 내장기판.
제1항에 있어서,
상기 전자부품의 하부면과 상기 제1 금속 패턴 사이에 절연성 접착층이 더 구비되며,
상기 제1 비아는 상기 절연성 접착층을 관통하여 상기 외부전극에 접촉하는 것을 특징으로 하는 전자부품 내장기판.
제1항에 있어서,
상기 제1 비아는 상기 가이드 홀에 의해 상기 외부전극과 자기 정렬(self-align)되는 것을 특징으로 하는 전자부품 내장기판.
제1항에 있어서,
상기 제1 금속 패턴은 상기 외부전극과 접촉되는 것을 특징으로 하는 전자부품 내장기판.
제15항에 있어서,
상기 제1 비아는 상기 가이드 홀을 통해 노출되는 외부전극 및 상기 제1 금속 패턴과 접촉되는 것을 특징으로 하는 전자부품 내장기판.
제1 절연층에 캐비티를 형성하는 단계;
상기 제1 절연층 하부면 상에 형성되어 상기 캐비티의 일부 영역으로 연장하며, 적어도 일 이상의 가이드 홀을 포함하는 제1 금속 패턴을 형성하는 단계;
상기 캐비티 내부에 전자부품을 삽입하여, 상기 제1 금속 패턴에 안착시키는 단계;
상기 제1 절연층의 하부면 상에 상기 제1 금속 패턴을 커버하는 제2 절연층을 형성하는 단계;
상기 제2 절연층을 관통하는 비아홀을 형성하여, 상기 가이드 홀을 통해 상기 전자부품의 하부면을 노출시키는 단계; 및
상기 비아홀 내부에 상기 전자부품의 하부면과 접촉하는 제1 비아를 형성하는 단계를 포함하는 전자부품 내장기판 제조방법.
제17항에 있어서,
상기 비아홀은, 상기 제2 절연층에 CO₂ 레이저를 조사하여 형성되는 것을 특징으로 하는 전자부품 내장기판 제조방법.
제17항에 있어서,
상기 전자부품은, 상기 제1 금속 패턴 상부면에 절연성 접착층을 형성한 상태에서 상기 캐비티 내부로 삽입되는 것을 특징으로 하는 전자부품 내장기판 제조방법.
제17항에 있어서,
상기 전자부품은, 상기 전자부품의 하부면에 절연성 접착층을 형성한 상태에서 상기 캐비티 내부로 삽입되는 것을 특징으로 하는 전자부품 내장기판 제조방법.
제17항에 있어서,
상기 제1 금속 패턴을 형성하는 단계는,
상기 제1 절연층의 하면에 절연성 접착층을 접착하는 단계;
상기 절연성 접착층 하면에 금속층을 형성하는 단계; 및
상기 금속층에서 상기 가이드 홀이 구비될 영역의 금속물질을 제거하는 단계;를 포함하는 것을 특징으로 하는 전자부품 내장기판 제조방법.
제17항에 있어서,
상기 캐비티는, 마스크 홀이 구비된 제2 금속 패턴을 상기 제1 절연층의 상부면에 결합한 상태에서 레이저를 조사하여 형성되는 것을 특징으로 하는 전자부품 내장기판 제조방법.
제22항에 있어서,
상기 제1 절연층의 상부면 상에 상기 제2 금속 패턴의 상부면 및 상기 전자부품의 상부면을 커버하는 제3 절연층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 전자부품 내장기판 제조방법.
제17항에 있어서,
상기 전자부품은 적어도 둘 이상의 외부전극을 구비하며,
상기 제1 금속 패턴은 상기 외부전극 각각에 대응하여 복수 개로 형성되고, 상기 제1 금속 패턴들은 갭에 의해 서로 이격되는 것을 특징으로 하는 전자부품 내장기판 제조방법.