KR100900182B1 - 반도체 패키지 - Google Patents

Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기판의 구조를 개선하여 기판 저면으로부터 솔더볼이 삽입되는 식으로 융착되도록 함으로써, 기판의 핸들링 및 기계적 안정성을 유지하면서 전기적 신호 성능을 향상시킬 수 있고, 전체 패키지의 두께를 현격하게 줄일 수 있으며, 동시에 솔더볼의 결합력을 안정적으로 향상시킬 수 있도록 한 구조의 반도체 패키지에 관한 것이다.

이를 위해, 본 발명은 수지층을 베이스층으로 하고, 그 상면에 전도성 회로패턴이 소정의 회로 배열로 식각 형성된 기판과; 상기 기판의 수지층 저면으로부터 상기 전도성 회로패턴쪽으로 관통 형성된 관통구와; 상기 기판상의 칩 부착 영역에 부착된 반도체 칩과; 상기 반도체 칩의 본딩패드와, 상기 기판의 상면에 노출된 전도성 회로패턴간에 연결된 와이어와; 상기 반도체 칩과, 와이어를 보호하기 위하여 기판상에 구획된 몰딩영역에 몰딩된 몰딩 컴파운드 수지와; 상기 기판의 저면에 접착수단에 의하여 부착되되, 상기 관통구와 일치하는 다수의 결합구를 갖는 비전도성 지지체와; 상기 비전도성 지지체의 결합구에 삽입되는 동시에 상기 관통구를 통해 노출된 전도성 회로패턴에 그 상단부가 통전 가능하게 융착되는 솔더볼; 로 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.

반도체 패키지, 솔더볼, 기판, 두께, 반도체 칩, 결합구

Description

반도체 패키지{Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기판의 구조를 개선하여 기판 저면으로부터 솔더볼이 삽입되는 식으로 융착되도록 함으로써, 기판의 핸들링 및 기계적 안정성을 유지하면서 전기적 신호 성능을 향상시킬 수 있고, 전체 패키지의 두께를 현격하게 줄일 수 있으며, 동시에 솔더볼의 결합력을 안정적으로 향상시킬 수 있도록 한 구조의 반도체 패키지에 관한 것이다.

잘 알려진 바와 같이, 반도체 패키지는 리드프레임, 인쇄회로기판, 회로필름 등 여러가지 기판을 이용하여 다양한 구조로 제조되고 있다.

상기 인쇄회로기판 및 이를 이용한 반도체 패키지의 제조 방법을 첨부한 도 3을 참조로 간략히 살펴보면 다음과 같다.

상기 인쇄회로기판(10)은 열경화성 수지층(10 = BT수지)과; 이 열경화성 수지층(1)을 중심으로 그 상하면에 식각 등의 공정으로 형성되는 구리박막의 전도성 회로패턴(2) 및 볼랜드(3)와; 상면의 전도성 회로패턴(2)과, 저면의 볼랜드(3)간을 통전시키기 위하여 관통 형성되는 비아홀(4)과; 상면의 와이어 본딩용 전도성 회로패턴(20)과, 솔더볼 부착을 위한 저면의 볼랜드(3) 영역 등을 제외한 표면에 코팅되는 절연성의 솔더레지스트(5 : = 솔더마스크 = 커버코트) 등으로 구성된다.

이러한 구조의 인쇄회로기판을 이용한 반도체 패키지는: 인쇄회로기판(10)의 상면 중앙부에 구획된 반도체 칩 부착영역에 반도체 칩(6)을 부착하는 칩 부착 공정과; 반도체 칩(6)의 각 본딩패드(입출력 패드)와, 인쇄회로기판의 와이어 본딩용 전도성패턴(2)간을 전기적으로 연결하는 와이어(7) 본딩 공정과; 상기 반도체 칩, 와이어 등을 몰딩컴파운드 수지(8)로 봉지하는 몰딩 공정 또는 인캡슐레이션 공정과; 상기 볼랜드(3)에 입출력단자로서 솔더볼(9)을 융착시키는 공정 등을 거쳐 완성 제조된다.

이와 같은 통상의 인쇄회로기판 내지 회로필름 등을 이용한 반도체 패키지는 아래와 같은 문제점이 내포되어 있다

전자기기 등의 소형화 추세에 따라 전자기기에 탑재되는 반도체 패키지의 경박단소화를 위한 연구개발이 계속 진행되고 있지만, 아직도 반도체 패키지의 두께가 전반적으로 두껍다는 아쉬운 점이 있다.

즉, 기판의 저면에 형성된 볼랜드에 솔더볼이 융착되는 바, 외관상 솔더볼이 돌출된 식으로 융착되기 때문에 전체 패키지 두께를 증가시키는 요인이 되고, 또한 솔더볼의 결합력(solder joint)이 취약한 단점이 있다.

이러한 점을 감안하여, 전기적 신호 전달 경로를 단축시켜 전기적 성능을 향상시킬 수 있고, 또한 얇은 두께를 갖는 반도체 패키지 제조용 코어리스 기 판(Coreless substrate)을 필요로 한다.

그러나, 기판에 코어(core)가 없음으로 인하여, PCB 기판 제작 및 반도체 패키지 공정상의 핸들링(handling) 및 기계적 안정성(mechanical stability)에 문제가 있을 수 있다.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기판의 저면에 솔더볼이 삽입될 수 있는 결합구를 형성하되, 이 결합구의 상단에는 기판의 상면에 형성된 전도성 회로패턴이 노출되도록 하여, 솔더볼을 결합구에 삽입하는 동시에 그 상단이 전도성 회로패턴과 통전 가능하게 접합되도록 함으로써, 기판의 핸들링 및 기계적 안정성을 유지하면서 전기적 신호 성능을 향상시킬 수 있고, 또한 전체 패키지의 두께를 현격하게 줄일 수 있으며, 동시에 솔더볼의 결합력을 안정적으로 향상시킬 수 있도록 한 반도체 패키지를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일 구현예에 따른 반도체 패키지는: 수지층을 베이스층으로 하고, 그 상면에 전도성 회로패턴이 소정의 회로 배열로 식각 형성된 기판과; 상기 기판의 수지층 저면으로부터 상기 전도성 회로패턴쪽으로 관통 형성된 관통구와; 상기 기판상의 칩 부착 영역에 부착된 반도체 칩과; 상기 반도체 칩의 본딩패드와, 상기 기판의 상면에 노출된 전도성 회로패턴간에 연결된 와이어와; 상기 반도체 칩과, 와이어를 보호하기 위하여 기판상에 구획된 몰딩영역에 몰딩된 몰딩 컴파운드 수지와; 상기 기판의 저면에 접착수단에 의하여 부착되되, 상기 관통구와 일치하는 다수의 결합구를 갖는 비전도성 지지체와; 상기 비전도성 지지체의 결합구에 삽입되는 동시에 상기 관통구를 통해 노출된 전도성 회로패턴에 그 상단부가 통전 가능하게 융착되는 솔더볼; 로 구성된 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예에 따른 반도체 패키지는: 수지층을 베이스층으로 하고, 그 상면에 전도성 회로패턴이 소정의 회로 배열로 식각 형성된 기판과; 상기 기판의 수지층 저면으로부터 상기 전도성 회로패턴쪽으로 관통 형성된 관통구와; 상기 기판상의 칩 부착 영역에 부착된 반도체 칩과; 상기 반도체 칩의 본딩패드와, 상기 기판의 상면에 노출된 전도성 회로패턴간을 연결하는 플립 칩과; 상기 반도체 칩과, 플립 칩을 보호하기 위하여 기판상에 구획된 몰딩영역에 몰딩된 제1몰딩 컴파운드 수지; 상기 기판의 저면에 대하여 몰딩하되, 상기 기판의 관통구를 제외한 영역에 몰딩되어, 관통구와 일치하는 결합구를 형성하는 제2몰딩 컴파운드 수지와; 상기 제2몰딩 컴파운드 수지의 결합구에 삽입되는 동시에 상기 관통구를 통하여 노출된 전도성 회로패턴에 그 상단부가 통전 가능하게 융착되는 솔더볼; 로 구성된 것을 특징으로 한다.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.

인쇄회로기판의 저면에 결합구를 갖는 비전도성 지지체 또는 제2몰딩 컴파운드 수지를 구성해줌으로써, 결합구에 솔더볼을 삽입하는 동시에 기판의 관통구를 통해 노출된 전도성 회로패턴에 솔더볼의 상단부가 통전 가능하게 융착되도록 함으로써, 기판의 핸들링 및 기계적 안정성을 제공할 수 있고, 반도체 패키지의 두께를 줄여 경박단소화를 실현할 수 있다.

또한, 솔더볼이 그 하단 일부만을 제외하고 결합구에 삽입된 상태이므로 솔더볼에 가해지는 외부력을 차단시킬 수 있으며, 결국 솔더볼의 결합력을 향상시킬 수 있다.

또한, 전기적 신호 전달 경로가 단축되어 전기적 신호 전달 성능을 향상시킬 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

본 발명은 반도체 패키지의 두께를 줄이고자, 솔더볼을 기판의 저면으로부터 삽입되는 식으로 결합시킨 점에 주안점이 있다.

첨부한 도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.

일 실시예에 따른 반도체 패키지는 인쇄회로기판을 이용한 것으로서, 본 발명에 따른 인쇄회로기판은 수지층을 베이스층으로 하고, 이 수지층의 상면에 전도성 회로패턴이 형성되며, 전도성 회로패턴중 반도체 칩과 와이어 또는 플립 칩으로 연결되는 전도성 회로패턴 부위를 제외하고는 일종의 절연층인 솔더마스크로 덮혀진 구조에서는 통상의 인쇄회로기판과 동일하나, 비아홀과 볼랜드 등이 배제된 구조로 그 두께가 얇은 것을 이용한 점에 특징이 있다.

즉, 본 발명의 인쇄회로기판(101)은 수지층(102)의 저면으로부터 그 상면의 전도성 회로패턴(104)쪽으로 관통되는 다수의 관통구(106)가 형성된 것으로 구비된다.

이에, 상기 관통구(106)를 통하여 기판(101) 상면의 전도성 회로패턴(104)이 노출되는 상태가 된다.

이렇게 구비된 인쇄회로기판(101)의 상면에 구획된 반도체 칩 부착영역에 반도체 칩(108)을 부착하고, 상기 반도체 칩(108)의 본딩패드와 상기 기판(101)의 상면에 노출된 전도성 회로패턴(104)간을 와이어(110)로 연결하게 된다.

이어서, 상기 반도체 칩(108)과, 와이어(110)를 보호하기 위하여 기판(101)상에 구획된 몰딩영역을 몰딩 컴파운드 수지(112)로 몰딩한다.

다음으로, 상기 기판(101)의 저면에 상기 관통구(106)와 일치하는 다수의 결합구(114)를 갖는 비전도성 지지체(116)를 접착수단을 이용하여 부착한다.

즉, 몰딩 공정이 완료된 기판(101)을 뒤집어서, 상기 관통구(106)가 위쪽으로 개구된 상태가 되도록 한 후, 상기 기판(101)의 저면에 관통구(106)와 일치하는 다수의 결합구(114)를 갖는 비전도성 지지체(116)를 접착수단(118)을 이용하여 부착시킨다.

이어서, 상기 비전도성 지지체(116)의 결합구(114)에 솔더볼(120)을 삽입하는 동시에 솔더볼(120)의 상단부를 기판(101)의 관통구(106)를 통하여 노출되어 있던 전도성 회로패턴(104)에 접합되도록 한다.

따라서, 첨부한 도 1에 도시된 바와 같은 구조의 반도체 패키지(100)로 완성된다.

이와 같이, 인쇄회로기판(101)의 저면에 결합구(114)를 갖는 비전도성 지지체(116)를 부착하여, 결합구(114)에 솔더볼(120)을 삽입하는 동시에 기판(101)의 관통구(106)를 통해 노출된 전도성 회로패턴(104)에 솔더볼(120)의 상단부가 통전 가능하게 융착되도록 함으로써, 반도체 패키지의 두께를 줄일 수 있고, 특히 비전도성 지지체에 의하여 솔더볼에 가해지는 외부력을 차단시킬 수 있으며, 결국 솔더볼의 결합력을 향상시킬 수 있게 된다.

특히, 기판의 코어가 되는 부분의 일부를 제거하여 솔더볼이 삽입되는 결합구를 형성함에 따라, 기판의 핸들링 및 기계적 안정성을 그대로 유지시키면서 전기적 신호 전달 경로가 단축되어 전기적 신호 성능을 향상시킬 수 있다.

여기서, 본 발명의 다른 실시예를 설명하면 다음과 같다.

첨부한 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하는 단면도이다.

일 실시예와 마찬가지로, 수지층(102)의 저면으로부터 그 상면의 전도성 회 로패턴(104)쪽으로 다수의 관통구(106)가 형성된 구조의 인쇄회로기판(101)을 이용한다.

상기 기판(101)상에 구획되어 있는 칩 부착 영역에는 반도체 칩(108)이 부착되는 바, 상기 반도체 칩(108)의 본딩패드와, 상기 기판(101)의 상면에 노출된 전도성 회로패턴(104)간을 플립 칩(122)을 이용하여 연결한다.

이어서, 상기 반도체 칩(108)과, 플립 칩(122) 등을 외부로부터 보호하기 위하여 기판(101)상에 구획된 몰딩영역을 제1몰딩 컴파운드 수지(124)로 몰딩한다.

이와 함께, 상기 기판(101)의 저면에 대해서도 몰딩을 실시하게 되며, 상기 기판(101)의 저면에서 관통구(106)를 제외한 나머지 영역이 제2몰딩 컴파운드 수지(126)로 몰딩된다.

이에, 상기 제2몰딩 컴파운드 수지(126)는 상기 기판(101)의 관통구(106)와 일치하는 다수의 결합구(128)를 구성하게 된다.

따라서, 상기 제2몰딩 컴파운드 수지(126)의 결합구(128)내에 솔더볼(120)을 삽입하는 동시에 그 상단부를 상기 기판(101)의 관통구(106)를 통하여 노출된 전도성 회로패턴(104)에 통전 가능하게 융착되도록 함으로써, 도 2에 도시된 반도체 패키지(200)로 완성된다.

이에 따라, 상기 제2몰딩 컴파운드 수지(126)는 솔더볼(120)에 대한 보호 및 그 결합력을 보장하는 역할을 하게 된다.

이와 같이, 인쇄회로기판(101)의 저면에 결합구(128)를 갖는 제2몰딩 컴파운드 수지(126)를 구성하여, 결합구(128)에 솔더볼(120)을 삽입하는 동시에 기 판(101)의 관통구(106)를 통해 노출된 전도성 회로패턴(104)에 솔더볼(120)의 상단부가 통전 가능하게 융착되도록 함으로써, 전체적인 반도체 패키지의 두께를 줄일 수 있고, 솔더볼에 가해지는 외부력을 차단시킬 수 있으며, 결국 솔더볼의 결합력을 향상시킬 수 있게 된다.

특히, 일 실시예와 같이, 기판의 코어가 되는 부분의 일부를 제거하여 솔더볼이 삽입되는 결합구를 형성함에 따라, 기판의 핸들링 및 기계적 안정성을 그대로 유지시키면서 전기적 신호 전달 경로가 단축되어 전기적 신호 성능을 향상시킬 수 있다.

도 1은 본 발명에 따른 반도체 패키지의 일 실시예를 나타내는 단면도,

도 2는 본 발명에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도,

도 3은 인쇄회로기판을 이용한 반도체 패키지의 일례를 설명하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

101 : 인쇄회로기판 102 : 수지층

104 : 전도성 회로패턴 106 : 관통구

108 : 반도체 칩 110 : 와이어

112 : 몰딩 컴파운드 수지 114 : 결합구

116 : 비전도성 지지체 118 : 접착수단

120 : 솔더볼 122 : 플립 칩

124 : 제1몰딩 컴파운드 수지 126 : 제2몰딩 컴파운드 수지

128 : 결합구 100,200 : 반도체 패키지

Claims (2)

1. 수지층을 베이스층으로 하고, 그 상면에 전도성 회로패턴이 소정의 회로 배열로 식각 형성된 기판과;

   상기 기판의 수지층 저면으로부터 상기 전도성 회로패턴쪽으로 관통 형성된 관통구와;

   상기 기판상의 칩 부착 영역에 부착된 반도체 칩과;

   상기 반도체 칩의 본딩패드와, 상기 기판의 상면에 노출된 전도성 회로패턴간에 연결된 와이어와;

   상기 반도체 칩과, 와이어를 보호하기 위하여 기판상에 구획된 몰딩영역에 몰딩된 몰딩 컴파운드 수지와;

   상기 기판의 저면에 접착수단에 의하여 부착되되, 상기 관통구와 일치하는 다수의 결합구를 갖는 비전도성 지지체와;

   상기 비전도성 지지체의 결합구에 삽입되는 동시에 상기 관통구를 통해 노출된 전도성 회로패턴에 그 상단부가 통전 가능하게 융착되는 솔더볼;

   로 구성된 것을 특징으로 하는 반도체 패키지.
2. 수지층을 베이스층으로 하고, 그 상면에 전도성 회로패턴이 소정의 회로 배열로 식각 형성된 기판과;

   상기 기판의 수지층 저면으로부터 상기 전도성 회로패턴쪽으로 관통 형성된 관통구와;

   상기 기판상의 칩 부착 영역에 부착된 반도체 칩과;

   상기 반도체 칩의 본딩패드와, 상기 기판의 상면에 노출된 전도성 회로패턴간을 연결하는 플립 칩과;

   상기 반도체 칩과, 플립 칩을 보호하기 위하여 기판상에 구획된 몰딩영역에 몰딩된 제1몰딩 컴파운드 수지;

   상기 기판의 저면에 대하여 몰딩하되, 상기 기판의 관통구를 제외한 영역에 몰딩되어, 관통구와 일치하는 결합구를 형성하는 제2몰딩 컴파운드 수지와;

   상기 제2몰딩 컴파운드 수지의 결합구에 삽입되는 동시에 상기 관통구를 통하여 노출된 전도성 회로패턴에 그 상단부가 통전 가능하게 융착되는 솔더볼;

   로 구성된 것을 특징으로 하는 반도체 패키지.

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