JP4009864B2 - 半導体装置 - Google Patents
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Description
本発明の半導体装置の実施形態の他例を図2に示す。図2に示す半導体装置の基本構成は、図1に示す半導体装置の基本構成と同一である。異なるのは、基板10の裏面15に、2つのコンデンサ素子5をまとめて収容可能な大きさを有する収容部16が形成され、その収容部16内に2つのコンデンサ素子5が収容されている点と、収容部16内に収容された2つのコンデンサ素子5の側面2bにそれぞれ形成されている外部電極が共通の接続カバーによってビアプラグ17に接続されている点である。尚、図2に示す収容部16の深さと、図1に示す収容分16の深さとは同一であり、異なるのは、図2の左右方向における空間的広がりのみである。
図1及び図2には、コンデンサ素子の側面2aに形成された外部電極がGND層13に接続され、側面2bに形成された外部電極が電源層14に接続された例を図示した。しかし、基板10の配線パターンによっては、コンデンサ素子5の外部電極を他の配線層に接続させることもできる。例えば、図1及び図2に示すGND層13と電源層14との位置関係が反対であれば、コンデンサ素子の側面2aに形成された外部電極が電源層14に接続され、側面2bに形成された外部電極がGND層13に接続される。また、ビアプラグ17が接続される配線層を変更することによって、コンデンサ素子5の外部電極を所望の配線層に接続させることもできる。
1b 下面
2a 2b 側面
3a 3b 側面
4 実装面
5 コンデンサ素子
10 基板
11 表面
12 配線層
13 GND層
14 電源層
15 裏面
16 収容部
17 ビアプラグ
30 半導体素子
31 ピン
32 半田バンプ
50 接続カバー
Claims (5)
- 基板と、
前記基板の表面に実装された半導体素子と、
前記基板の裏面に形成された収容部と、
前記収容部内に縦向きに収容されたコンデンサ素子と、を有し、
前記収容部の深さは前記コンデンサ素子の縦方向の長さよりも浅く、該収容部内に収容された前記コンデンサ素子の長手方向一端側は前記収容部内に収まり、他端側は該収容部から突出しており、
前記コンデンサ素子の長手方向一端側に設けられている電極が前記収容部内において前記基板の内部配線層に接続され、
前記コンデンサ素子の長手方向他端側に設けられている電極に接続用導体が被せられ、該接続用導体の両端がビアプラグに接続され、
前記ビアプラグが前記内部配線層とは異なる内部配線層に接続されている半導体装置。 - 収容部が2以上形成され、各収容部内にコンデンサ素子が収容されている請求項1記載の半導体装置。
- 1つの収容部内に2つ以上のコンデンサ素子が収容されている請求項1又は請求項2記載の半導体装置。
- 2以上のコンデンサ素子の電極が共通の接続用導体に接続されている請求項1〜請求項3のいずれかに記載の半導体装置。
- コンデンサ素子の一方の電極がGNDラインを構成する内部配線層に接続され、他方の電極が電源ラインを構成する内部配線層に接続されている請求項1〜請求項4のいずれかに記載の半導体装置。
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