KR20140001117A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체막 위에 접촉되도록 소스 전극층 및 드레인 전극층을 형성하는 경우에, 반도체 장치의 형상 불량을 억제하는 트랜지스터를 제공한다. 또한, 소스 전극층 및 드레인 전극층 위에 형성되는 게이트 절연막의 막 두께나 산화물 반도체막의 막 두께가 얇아도 단절이 생기기 어려운 단면 형상을 갖는 소스 전극층 및 드레인 전극층을 형성한다.
절연 표면 위에 결정 구조를 갖는 산화물 반도체막을 형성하고, 산화물 반도체막의 일부 위에 접촉되어 전극층을 형성하고, 농도가 0.0001%보다 높고 0.25% 이하의 희석된 불산에 노출시킴으로써 산화물 반도체막의 노출부의 막 두께를 얇게 한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
채널 형성 영역에 산화물 반도체막을 사용하여 트랜지스터 등을 제작하고 표시 장치에 응용하는 기술이 주목을 받고 있다. 예를 들어 산화물 반도체막으로서 산화 아연(ZnO)을 사용하는 트랜지스터나, InGaO3(ZnO)m을 사용하는 트랜지스터를 들 수 있다. 이들 산화물 반도체막을 사용한 트랜지스터를 투광성을 갖는 기판 위에 형성하고 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에 기재되어 있다.
또한, 특허문헌 3에는 산화물 반도체층과 접촉되는 소스 전극 및 드레인 전극과, 산화물 반도체층과 중첩된 게이트 전극과, 산화물 반도체층과 게이트 전극 사이에 제공된 게이트 절연층을 갖고, 소스 전극 및 드레인 전극은 제 1 도전층과, 제 1 도전층 단부보다 채널 길이 방향으로 연장된 영역을 갖는 제 2 도전층을 구비한 트랜지스터 구조가 기재되어 있다.
또한, 특허문헌 4에는 산화물 반도체층 상하에 게이트 전극이 형성된 구조가 기재되어 있다.
（특허문헌 1）일본국 특개 2007-123861호 공보 （특허문헌 2）일본국 특개 2007-96055호 공보 （특허문헌 3）일본국 특개 2011-171721호 공보 （특허문헌 4）일본국 특개 2011-103458호 공보
산화물 반도체막 상하에 게이트 전극이 형성된 듀얼 게이트 트랜지스터, 보텀 게이트 트랜지스터, 톱 게이트 트랜지스터 등을 제작할 때 산화물 반도체막 위에 접촉되도록 전극층을 형성하고, 산화물 반도체막 표면의 일부를 노출시키는 경우가 있다. 이 경우에는, 전극층과 산화물 반도체막의 선택비가 충분히 높은 에칭 처리를 실시하는 것이 바람직하다.
그러나, 전극층과 산화물 반도체막의 선택비가 충분히 높은 에칭 처리는 어렵다. 특히, 산화물 반도체막의 막 두께가 얇은 경우에는, 전극층을 에칭할 때 제거되어 막 자체가 소실될 수도 있다. 또한, 에칭 조건에 따라서는 전극층의 형상 불량이 발생되거나 산화물 반도체막에 구멍이 생길 우려도 있다. 이러한 반도체 장치의 형상 불량은 전기적 특성의 저하를 초래한다.
산화물 반도체막 위에 접촉되도록 소스 전극층 및 드레인 전극층을 형성하는 경우에 상술한 반도체 장치의 형상 불량의 발생이 억제된 트랜지스터의 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 산화물 반도체막 위에 소스 전극층 및 드레인 전극층이 형성되고, 소스 전극층 및 드레인 전극층 단부에 생길 우려가 있는 전계 집중이 완화된 트랜지스터 구조를 제공하는 것을 과제 중 하나로 한다.
또한, 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터를 갖는 반도체 장치에서 안정된 전기적 특성을 부여하고 신뢰성의 향상을 달성하는 것을 과제 중 하나로 한다.
또한, 소스 전극층 및 드레인 전극층 위에 형성되는 게이트 절연막의 막 두께나 산화물 반도체막의 막 두께가 얇아도 단절이 생기기 어려운 단면 형상을 갖는 소스 전극층 및 드레인 전극층을 형성하는 것을 과제 중 하나로 한다.
하지막으로서 결정 구조를 갖는 산화물 반도체막을 사용하고, 하지막 위에 단층의 금속막을 형성한 후에, 레지스트 마스크를 형성하고, 에칭을 복수회 실시함으로써 돌출부를 갖는 단면 구조의 전극을 형성한다.
구체적으로 말하면, 금속막 위에 레지스트 마스크를 형성하고, 금속막의 막 두께의 절반 정도를 제거하여 부분적으로 박막으로 하는 제 1 에칭을 실시하고, 레지스트 마스크를 애싱(ashing)하여 레지스트 마스크의 면적을 작게 하는 처리를 실시한 후, 작아진 레지스트 마스크를 사용하여 제 2 에칭을 실시함으로써, 돌출부를 갖는 단층의 금속막을 형성한다.
또한, 하지막이 결정 구조를 갖는 산화물 반도체막인 경우, 결정 구조를 갖는 산화물 반도체막과 접촉되는 단층의 금속막을 가공할 때 또는 이 후에 금속막을 마스크로서 사용하는 웨트 에칭을 실시하여 산화물 반도체막에 얇은 영역(즉, 금속막과 중첩된 영역의 막 두께보다 얇고 또 금속막과 중첩되지 않은 영역)을 형성하여도 좋고, 이 얇은 영역을 채널 형성 영역으로 하는 트랜지스터를 제작할 수 있다.
채널 형성 영역이 되는 산화물 반도체막의 얇은 영역은 희석된 불산을 사용한 웨트 에칭에 의하여 형성된다. 희석된 불산은 농도가 0.25% 이하인 것이 바람직하고, 예를 들어, 더 희석되어 농도가 0.0025%로 매우 낮게 된 것을 사용한다. 이와 같은 희석된 불산을 사용함으로써, 결정 구조를 갖는 산화물 반도체막의 에칭 속도를 비정질 구조를 갖는 산화물 반도체막의 에칭 속도보다 약 3배 정도 늦게 할 수 있고, 또한, 에칭이 진행되는 방향성도 다르게 할 수 있다. 결정 구조를 갖는 산화물 반도체막에 이러한 희석된 불산을 사용함으로써 이방적으로 에칭시킬 수 있어 전극층 및 산화물 반도체막의 단면 형상을 양호하게 할 수 있다. 한편, 비정질 구조의 산화물 반도체막에 이러한 희석된 불산을 사용하면 등방적으로 에칭된다.
본 명세서에 기재된 발명의 구성의 일 형태는 절연 표면 위에 결정 구조를 갖는 산화물 반도체막을 형성하고, 산화물 반도체막의 일부 위에 접촉되도록 전극층을 형성하고, 농도가 0.0001%보다 높고 0.25% 이하의 희석된 불산에 노출시킴으로써 산화물 반도체막의 노출부의 막 두께를 얇게 하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 산화물 반도체막 위에 소스 전극층 및 드레인 전극층을 형성하는 경우, 상기 순서에 따라 채널 길이 방향으로 연장된 돌출부를 갖는 소스 전극층 및 드레인 전극층을 형성할 수 있다. 이러한 단면 형상을 갖는 소스 전극층 및 드레인 전극층 위에 게이트 절연막을 형성하면, 게이트 절연막의 막 두께나 산화물 반도체막의 막 두께가 얇아도 단절이 생기기 어렵다. 또한, 채널 길이 방향으로 연장된 돌출부를 갖는 소스 전극층 및 드레인 전극층을 단층의 금속막을 사용하여 형성함으로써, 적층된 금속막을 사용하는 경우와 비교하여 제조 공정을 단순화시킬 수 있다.
또한, 소스 전극층의 돌출부(또는 드레인 전극층의 돌출부)는 산화물 반도체막과 중첩되므로, 단부에 생길 우려가 있는 전계 집중을 완화시키는 효과가 있어 트랜지스터의 전기적 특성의 향상 및 신뢰성 향상에도 기여한다.
그리고, 산화물 반도체막 위쪽 및 아래쪽 각각에 게이트 전극층을 배치하고, 한쪽의 게이트 전극층의 전위를 GND로 함으로써 트랜지스터의 문턱 전압을 더 양의 방향으로 이동시켜 노멀리 오프의 트랜지스터로 할 수 있다.
또한, 전위가 GND인 게이트 전극층은 외부의 전기장을 차폐하는 즉 외부의 전기장이 트랜지스터에 작용하지 않도록 하는 기능(특히 정전기를 차폐하는 기능)도 갖는다. 전위가 GND인 게이트 전극층의 차폐 기능에 의하여 정전기 등 외부의 전기장의 영향에 기인하여 트랜지스터의 전기적 특성이 변동되는 것을 방지할 수 있다.
상기 제작 방법에 의하여 소스 전극층 및 드레인 전극층을 형성한 후에, 상기 전극층을 마스크로서 사용하여 웨트 에칭을 실시하여 산화물 반도체막에 얇은 영역을 형성하고 이 얇은 영역을 채널 형성 영역으로 함으로써, 트랜지스터의 고성능화를 도모할 수 있다. 또한, 소스 전극층과 드레인 전극층 사이에 생길 우려가 있는 전계 집중을 완화시킬 수 있다.
희석된 불산을 사용하여 산화물 반도체막을 웨트 에칭함으로써, 채널 형성 영역(얇은 영역)의 막 두께를 더 정확히 제어할 수 있고, 또한, 채널 형성 영역(얇은 영역) 부근의 오염 물질을 저감시킬 수 있다.
또한, 채널 길이 방향으로 연장된 돌출부를 갖는 소스 전극층 및 드레인 전극층을 갖기 때문에, 소스 전극층 및 드레인 전극층 위에 게이트 절연막을 형성하면， 게이트 절연막의 막 두께나 산화물 반도체막의 막 두께가 얇아도 단절이 생기기 어렵다. 또한, 채널 길이 방향으로 연장된 돌출부를 갖는 소스 전극층 및 드레인 전극층을 단층의 금속막을 사용하여 형성함으로써 공정을 단순화시킬 수 있다.
또한, 산화물 반도체막 상하에 게이트 전극이 형성된 듀얼 게이트 트랜지스터에서 산화물 반도체막 아래에 위치하는 게이트 전극으로서 기능하는 도전층은 산화물 절연막 내에 매몰(embedded)되도록 제공되고, 산화물 절연막에서 산화물 절연막 하면 근방 및 도전층이 제공된 곳에서는 상기 도전층 근방에 산화물 절연막의 화학량론적 조성을 넘는 산소가 존재하는 산소 과잉 영역이 제공된다.
산소 과잉 영역은 도전층 및 도전층 위에 산화물 절연막을 형성한 후에, 도전층의 형상이 반영된 볼록부를 상면에 갖는 산화물 절연막에 산소 도입 처리(산소 도핑 처리)를 실시하여 형성할 수 있다. 산소 과잉 영역을 형성한 후, 산화물 절연막 상면의 볼록부를 제거하는 평탄화 처리를 실시한다. 평탄화 처리는 화학적 기계 연마법을 사용한다.
평탄화 처리를 실시함으로써 도전층 위의 산화물 절연막은 선택적으로 제거되어 얇아지고, 도전층 위의 산소 과잉 영역과 산화물 절연막 상면 사이의 거리도 짧아진다. 한편, 산화물 절연막에서 도전층이 제공되지 않은 영역에서는 산화물 절연막을 거의 제거하지 않고, 산소 과잉 영역은 산화물 절연막 하면 근방에 제공된다. 따라서, 산화물 절연막에서 산소 과잉 영역은 도전층이 제공된 영역에서는 산화물 절연막 상면으로부터 더 얕은 위치에 제공되고, 다른 영역(도전층이 제공되지 않은 영역)에서는 산화물 절연막 상면으로부터 깊은 위치에 제공된다.
따라서, 산화물 반도체막(적어도 채널 형성 영역)이 제공되는, 도전층과 중첩된 산화물 절연막에 산화물 반도체막과 근접하도록 산소 과잉 영역을 제공할 수 있으므로, 산소 과잉 영역으로부터 산화물 반도체막에 산소를 효율적으로 공급할 수 있다. 또한, 가열 처리를 실시함으로써 산소의 공급을 촉진할 수도 있다.
따라서, 반도체 장치에서, 산화물 반도체막 내 및 산화물 반도체막과 산화물 절연막의 계면의 산소 결손을 효율적으로 보충할 수 있다.
또한, 산화물 반도체막으로서 조성이 서로 다른 산화물 반도체막의 적층을 사용할 수 있다.
예를 들어 2층의 산화물 반도체막을 적층시키는 경우에는, 원자수비가 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막 위에 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3)인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 적층시킨 적층막을 사용할 수 있다.
이 경우에는, 막 두께가 얇은 영역을 갖는 산화물 반도체막은 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용한 In-Ga-Zn계 산화물막으로 하는 것이 바람직하다.
또한, 예를 들어 3층의 산화물 반도체막을 적층시키는 경우에는, 원자수비가 In:Ga:Zn=1:3:2(=1/6:1/2:1/3)인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막 위에 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 적층시키고, 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막 위에 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 적층시킨 적층막을 사용할 수 있다.
이 경우에는, 막 두께가 얇은 영역을 갖는 산화물 반도체막은 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막으로 하는 것이 바람직하다.
또한, 예를 들어 3층의 산화물 반도체막을 적층시키는 경우에는, 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막 위에 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 적층시키고, 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막 위에 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 적층시킨 적층막을 사용할 수 있다.
이 경우에는, 막 두께가 얇은 영역을 갖는 산화물 반도체막으로서 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성된 In-Ga-Zn계 산화물막으로 하는 것이 바람직하다.
또한, 단층의 산화물 반도체막을 사용하는 경우에는, 막 두께가 얇은 영역을 갖는 산화물 반도체막과 접촉된 하지막의 표면이 노출되지 않도록 하지막 표면 위에 산화물 반도체막을 남기는 것이 바람직하다.
또한, 조성이 서로 다른 산화물 반도체막의 적층을 사용하는 경우에는, 막 두께가 얇은 영역을 갖는 산화물 반도체막과 접촉된 산화물 반도체막의 표면이 노출되지 않도록 막 두께가 얇은 영역을 갖는 산화물 반도체막을 남기는 것이 바람직하다.
또한, 상기 구성에서 추가적으로 소스 전극층 및 드레인 전극층 위에 중첩된 절연층을 제공하고, 이 절연층 위에 접촉되어 게이트 절연막을 갖는 구성으로 하여도 좋다. 이 절연층은 게이트 전극층과 소스 전극층 사이에 형성되는 기생 용량 및 게이트 전극층과 드레인 전극층 사이에 형성되는 기생 용량을 저감시킨다. 또한, 이 절연층은 산화 실리콘막이나 산화 질화 실리콘막 등을 사용하여 형성되고, 게이트 절연막을 에칭할 때나 게이트 전극층을 에칭할 때 소스 전극층 및 드레인 전극층을 보호한다.
또한, 게이트 절연막으로서 산화 갈륨막(GaOX라고도 표기하고, X는 자연수에 한정되지 않으며 비(非)자연수를 포함함), Ga2O3(Gd2O3)막, 갈륨의 함유량이 많고 또 인듐의 함유량이 적은 절연성의 In-Ga-Zn계 산화물막 등 갈륨을 포함한 절연막을 사용하는 것이 바람직하다. 또한, 갈륨을 포함한 절연막은 막 내에 산소를 많이 포함시키는 것이 바람직하기 때문에, 갈륨을 포함한 절연막의 성막 조건을 막 내에 산소를 많이 포함하는 성막 조건으로 하거나 또는 갈륨을 포함한 절연막을 형성한 후에 산소 도핑 처리를 실시한다.
또한, "산소 도핑"이란 산소(적어도 산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온 중 어느 하나를 포함함)를 벌크에 첨가하는 것을 뜻한다. 또한, "벌크"라는 용어는 박막 표면뿐만 아니라 박막 내부에 산소를 첨가하는 것을 명확화시키는 취지로 사용한다. 또한, "산소 도핑"에는 플라즈마화한 산소를 벌크에 첨가하는 "산소 플라즈마 도핑"이 포함된다.
산소 도핑 처리에는 산소를 포함한 가스를 사용할 수 있다. 산소를 포함한 가스로서는 산소, 일산화 이질소, 이산화 질소, 이산화탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도핑 처리에서 산소를 포함한 가스에 희가스를 포함시켜도 좋다.
산소 도핑 처리는 처리 조건에 따라, 산소 도핑 처리에 직접 노출되는 막뿐만 아니라 상기 막 아래쪽에 제공된 막에도 산소를 도핑할 수 있다. 즉 산화물 반도체막 위에 산화 갈륨막으로 이루어진 게이트 절연막을 형성하고, 산소 도핑 처리를 실시하면, 게이트 절연막뿐만 아니라 산화물 반도체막 내에도 산소를 포함시킬 수 있다.
또한, 산화물 반도체막은 결정 구조를 갖는 것이 바람직하다. 결정 구조를 갖는 산화물 반도체막은 단결정막, 미결정막, 다결정막(폴리크리스탈이라고도 함), 또는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
또한, 막 두께가 얇은 영역(금속막과 중첩되지 않은 영역)과, 막 두께가 두꺼운 영역(금속막과 중첩된 영역) 사이의 경계 영역이 막 두께 방향으로 상승되는 단면 형상을 갖는 산화물 반도체막을 구비한 반도체 장치도 본 발명 중 하나이고, 이 구성은 도전층과, 도전층 위의 산화물 절연막과, 산화물 절연막 위의 제 1 절연막과, 제 1 절연막 위에 접촉된 채널 형성 영역을 포함한 산화물 반도체막과, 산화물 반도체막 위의 산화물 반도체막과 전기적으로 접속된 소스 전극층 및 드레인 전극층과, 산화물 반도체막, 소스 전극층, 및 드레인 전극층 위의 제 2 절연막을 갖고, 산화물 반도체막은 막 두께가 얇은 영역과 막 두께가 두꺼운 영역 사이의 경계 영역이 막 두께 방향으로 상승되는 단면 형상을 갖는 반도체 장치다. 상기 구성에서 산화물 반도체막은 CAAC-OS막인 것이 특히 바람직하다. CAAC-OS막을 사용함으로써, 산화물 반도체막의 얇은 영역(금속막과 중첩되지 않은 영역, 즉 채널 형성 영역)과, 두꺼운 영역(금속막과 중첩된 영역, 즉, 소스 전극층 또는 드레인 전극층과 접촉된 영역) 사이의 경계 영역이 막 두께 방향으로 상승되는 단면 형상으로 하고, 순 테이퍼 방향으로 부드럽게(smooth) 경사진 단면 형상, 구체적으로 말하면, 경계 영역의 표면과 산화물 절연막의 표면이 이루는 각도가 0°보다 크고 90° 미만, 바람직하게는 20° 이상 70° 이하로 할 수 있다. 경계 영역은 두꺼운 영역이 얇은 영역과의 경계로부터 막 두께가 연속적으로 증가되는 단면 형상을 갖고 큰 단차가 없다. 따라서, 산화물 반도체막 위에 형성되는 게이트 절연막 및 게이트 전극층에 의한 피복성을 향상시킬 수 있다. 또한, 게이트 절연막의 막 두께가 얇아도 단절을 생기기 어렵게 할 수 있다.
CAAC-OS막의 채널 형성 영역을 박막화함으로써 트랜지스터의 스위칭 특성의 열화의 방지, 전기적 특성의 향상을 도모할 수 있다.
CAAC-OS막에 포함되는 결정부는 하나의 변이 100nm 미만의 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 결정부들의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그러므로, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막이 형성되는 면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향으로 배향되고 또 ab면에 수직인 방향에서 보아 금속 원자가 삼각 형상 또는 육각 형상으로 배열되고, c축에 수직인 방향에서 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된다. 또한, 결정부들 사이에서 a축 및 b축의 방향이 각각 달라도 좋다. 본 명세서에서 단순히 "수직"이라고 기재한 경우에는 80° 이상 100° 이하, 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재한 경우에는 -10° 이상 10° 이하, 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어 CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는 CAAC-OS막이 형성되는 면의 근방보다 CAAC-OS막 표면의 근방에서 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 이 불순물 첨가 영역에서 결정부의 결정성이 저하되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막이 형성되는 면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 배향되기 때문에 CAAC-OS막의 형상(CAAC-OS막이 형성되는 면의 단면 형상 또는 CAAC-OS막 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부는 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 실시함으로써 형성된다. 따라서, 결정부의 c축은 CAAC-OS막이 형성되는 면의 법선 벡터 방향 또는 CAAC-OS막 표면의 법선 벡터 방향에 평행한 방향이 되도록 배향된다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는 벌크 내 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로 말하면, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기적 특성의 변동을 저감시킬 수 있다. 따라서, 산화물 반도체막을 CAAC-OS막으로 함으로써 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성의 변화를 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 산화물 반도체막을 CAAC-OS막으로 하는 경우, CAAC-OS막과 접촉되는 제 1 절연막 및 제 2 절연막은 비정질 구조를 갖는 것이 바람직하다. 구체적으로 말하면, CAAC-OS막의 성막 온도보다 낮은 기판 온도로 제 1 절연막 및 제 2 절연막을 형성하거나 또는 스퍼터링의 성막 가스에 아르곤 등의 희가스를 사용하여 제 1 절연막 및 제 2 절연막을 형성한다.
또한, 산화 갈륨을 포함한 제 1 절연막에 산소 도핑 처리를 실시하여 비정질 구조로 하고 또 산화 갈륨을 포함한 제 1 절연막의 화학량론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역을 형성하여도 좋다. 예를 들어 Ga2O3으로 나타낼 수 있는 산화 갈륨막의 경우, 산소 과잉 영역은 GaOX(X>1.5)이다. 산소 과잉 영역을 포함한 제 1 절연막은 산화물 반도체막으로부터 산소가 이탈되는 것을 방지하고, 산화물 반도체막에 산소를 공급하는 유효한 산소 공급층으로서도 기능한다.
또한, 산화 갈륨을 포함한 제 2 절연막에 산소 도핑 처리를 실시하여 비정질 구조로 하고 또 산화 갈륨을 포함한 제 2 절연막의 화학량론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역을 형성하여도 좋다. 또한, 산소 과잉 영역을 포함한 제 2 절연막은 산화물 반도체막으로부터 산소가 이탈되는 것을 방지하고, 산화물 반도체막에 산소를 공급하는 유효한 산소 공급층으로서도 기능한다.
산화물 반도체막으로서 갈륨을 포함한 반도체막(예를 들어 In-Ga-Zn계 산화물막)을 사용하고, 이 산화물 반도체막을 끼우도록 상하와 접촉되고 갈륨을 포함한 절연막(예를 들어 산화 갈륨막)을 사용하면, 상하에 배치되는 절연막은 산화물 반도체막과 동일한 구성 재료를 포함하기 때문에 산화물 반도체막의 계면 상태를 양호한 것으로 할 수 있어 안정된 전기적 특성을 부여할 수 있다. 또한, 산화물 반도체막을 끼우도록 상하와 접촉되고 산화 갈륨으로 이루어진 절연막이 제공됨으로써 외부로부터 산화물 반도체막에 영향을 미칠 우려가 있는 불순물 예를 들어 질소나 금속 원소 등의 확산에 의한 침입을 블록하는 역할이 있다. 따라서, 산화물 반도체막을 끼우도록 또는 산화물 반도체막을 둘러싸도록 산화 갈륨으로 이루어진 절연막을 제공함으로써 둘러싸여 있는 산화물 반도체막의 조성 및 그 순도를 일정하게 유지하고, 안정된 전기적 특성을 갖는 반도체 장치를 실현할 수 있다.
또한, 본 명세서에서는 산화물 반도체막에서 막 두께가 얇은 영역을 채널 형성 영역으로서 기능시키는 것으로 한다. 채널 길이 방향으로 연장된 소스 전극층 하단부와 채널 길이 방향으로 연장된 드레인 전극층 하단부 사이의 거리를 채널 길이로 한다.
또한, 본 명세서에서는 "에칭률"("에칭 속도"라고도 함)이란 1분당의 막 두께 방향으로의 에칭량을 가리키는 것으로 한다. "에칭률"의 단위는 nm/min으로 나타내는 것으로 한다.
또한, 본 명세서에서 "오염"이란 트랜지스터의 전기적 특성의 편차, 전기적 특성의 저하, 신뢰성의 저하 등을 초래한다는 뜻으로 사용되는 것으로 한다.
산화물 반도체막 위에 접촉되도록 소스 전극층 및 드레인 전극층을 형성한 후, 희석된 불산을 사용한 웨트 에칭을 실시함으로써 반도체 장치의 형상 불량의 발생을 억제한다. 또한, 희석된 불산을 사용한 웨트 에칭을 실시함으로써 Cl, Al, C, B 등의 불순물이 부착된 산화물 반도체막의 표면 일부를 제거하여 막 두께가 얇은 영역을 형성하고, 이 막 두께가 얇은 영역을 채널 형성 영역으로서 기능시켜 전기적 특성의 편차를 저감시킬 수 있다.
또한, 얇은 영역의 막 두께가 20nm 이하인 경우에도 산화물 반도체막의 소실을 방지할 수 있고, 채널 형성 영역에서의 산화물 반도체막을 박막화함으로써 트랜지스터의 고성능화를 도모할 수 있다.
게이트 절연막의 막 두께가 20nm 이하 또는 산화물 반도체막의 막 두께(두꺼운 영역의 막 두께)가 30nm 이하인 경우에도 단절이 생기기 어려운 단면 형상을 갖는 소스 전극층 및 드레인 전극층을 형성할 수 있다.
또한, 산화물 반도체막을 끼우도록 상하에 접촉되도록 산화 갈륨을 포함한 절연막을 사용함으로써 안정된 전기적 특성을 부여하여 신뢰성의 향상을 달성할 수 있다.
도 1a 내지 도 1f는 본 발명의 일 형태를 도시한 공정 단면도.
도 2a 내지 도 2c는 본 발명의 일 형태를 도시한 공정 단면도.
도 3a 내지 도 3c는 본 발명의 일 형태를 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 일 형태를 도시한 공정 단면도.
도 5a 내지 도 5c는 본 발명의 일 형태를 도시한 단면도.
도 6a는 본 발명의 일 형태를 도시한 단면도이고, 도 6b는 상면도.
도 7a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 7b는 회로도.
도 8a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 8b 및 도 8c는 회로도.
도 9는 반도체 장치의 일 형태를 도시한 회로도.
도 10은 반도체 장치의 일 형태를 도시한 사시도.
도 11a 내지 도 11c는 반도체 장치의 일 형태를 도시한 블록도.
도 12a 및 도 12b는 본 발명의 일 형태를 도시한 단면도.
도 13a는 본 발명의 일 형태를 도시한 상면도이고, 도 13b는 단면도.
도 14a 및 도 14b는 본 발명의 일 형태를 도시한 단면도.
도 15a 및 도 15b는 본 발명의 일 형태와 비교하기 위한 단면도.
도 16은 본 발명의 일 형태에 따른 SIMS 측정 결과를 도시한 도면.
도 17은 본 발명의 일 형태에 따른 SIMS 측정 결과를 도시한 도면.
도 18은 본 발명의 일 형태에 따른 SIMS 측정 결과를 도시한 도면.
도 19는 본 발명의 일 형태에 따른 SIMS 측정 결과를 도시한 도면.
도 20은 본 발명의 일 형태에 따른 SIMS 측정 결과를 도시한 도면.
도 21a 및 도 21b는 본 발명의 일 형태에 따른 샘플과 비교 샘플을 도시한 도면.
도 22a 내지 도 22c는 전자 기기를 설명하기 위한 도면.
도 23a 내지 도 23c는 전자 기기를 설명하기 위한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 아래에 자세히 설명한다. 다만, 본 발명은 아래에 기재된 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 1a 내지 도 1f를 사용하여 설명한다. 본 실시형태에서는 산화물 반도체막을 갖는 트랜지스터의 제작 방법의 일례를 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 스퍼터링법, 증착법 등을 사용하여 도전막을 형성하고, 이 도전막을 에칭하여 도전층(491)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다.
도전층(491)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 도전층(491)에 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 또한, 도전층(491)은 단층 구조와 적층 구조의 어느 쪽을 가져도 좋다.
또한, 도전층(491)의 재료로서 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 이 도전성 재료와 상술한 금속 재료의 적층 구조로 할 수도 있다.
또한, 노멀리 오프의 스위칭 소자를 실현하기 위하여 5eV(전자 볼트) 이상, 바람직하게는 5.5eV 이상의 일 함수를 갖는 재료를 도전층(491)에 사용하여 트랜지스터의 문턱 전압을 양의 방향으로 이동시키는 것이 바람직하다. 구체적으로 말하면, In-N 결합을 갖고 또 고유 저항이 1×10-4Ω·cm ~ 1×10-1Ω·cm, 바람직하게는 고유 저항이 1×10-4Ω·cm ~ 5×10-2Ω·cm를 갖는 재료를 도전층(491)으로서 사용한다. 이 재료의 일례로서 질소를 포함한 In-Ga-Zn계 산화물막, 질소를 포함한 In-Sn-O막, 질소를 포함한 In-Ga-O막, 질소를 포함한 In-Zn-O막, 질소를 포함한 In-O막, 금속 질화막(InN 등) 등을 들 수 있다.
다음에, 기판(400) 및 도전층(491) 위에 산화물 절연막(480)을 형성한다(도 1a 참조). 산화물 절연막(480)은 도전층(491)의 형상이 반영된 볼록부를 표면에 갖는다.
산화물 절연막(480)은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 아연, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 산화물 절연막(480)은 단층과 적층의 어느 쪽이라도 좋다.
본 실시형태에서는 산화물 절연막(480)으로서 스퍼터링법을 사용하여 형성되는 산화 실리콘막을 사용한다. 또한, 플라즈마 CVD법을 사용하여 형성되는 산화 질화 실리콘막을 사용하여도 좋다.
다음에, 표면에 볼록부를 갖는 산화물 절연막(480)에 산소(431)를 도입하는 처리(산소 도핑 처리)를 실시하여, 산화물 절연막(480) 하면 근방 및 도전층(491) 근방에 산소 과잉 영역(481)을 형성한다. 이에 따라, 산소 과잉 영역(481)을 갖는 산화물 절연막(484)이 형성된다(도 1b 참조). 또한, 도면에서 점선으로 도시된 산소 과잉 영역(481)은 도입된 산소의 분포 중심을 모식적으로 나타낸 것이다.
산소(431)에는 산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온 중 적어도 어느 것이 포함된다.
산화물 절연막(480)으로의 산소(431)의 도입은 예를 들어 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다. 또한, 이온 주입법으로서 가스 클러스터 이온 빔을 사용하여도 좋다. 또한, 산소(431)의 도입은 기판(400)의 전체 면을 한꺼번에 처리하여도 좋고, 예를 들어 선형 이온 빔을 사용하여도 좋다. 선형 이온 빔을 사용하는 경우에는 기판 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써 산화물 절연막(480) 전체 면에 산소(431)를 도입할 수 있다.
산소(431)의 공급 가스로서는 O를 함유한 가스를 사용하면 좋고, 예를 들어 O2 가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소의 공급 가스에 희가스(예를 들어 Ar)를 함유시켜도 좋다.
또한, 예를 들어 이온 주입법을 사용하여 산소를 도입하는 경우, 산소(431)의 도즈량을 0.5×1016cm-2 이상 5×1016cm-2 이하(예를 들어 1×1016cm-2), 가속 에너지를 50eV 이상 70eV 이하(예를 들어 50eV)로 하는 것이 바람직하고, 산소 도핑 처리한 후의 산소 과잉 영역(481)을 포함한 산화물 절연막 내의 산소의 함유량은 산화물 절연막의 화학량론적 조성을 초과할 정도로 하는 것이 바람직하다. 또한, 이와 같이 화학량론적 조성보다 산소를 과잉으로 포함한 영역은 산소 과잉 영역(481)에 포함되면 좋다. 또한, 산소(431)의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
다음에, 산소 과잉 영역(481)을 포함한 산화물 절연막(484) 상면의 볼록부를 제거하는 평탄화 처리를 실시한다. 도전층(491) 위의 산화물 절연막(484)을 선택적으로 제거함으로써 표면을 평탄화시키고, 평탄화된 산화물 절연막(436)을 형성한다(도 1c 참조).
평탄화 처리에 의하여 도전층(491) 위의 산화물 절연막은 선택적으로 제거되어 얇아지기 때문에, 도전층(491) 위의 산소 과잉 영역(481)과 산화물 절연막의 상면의 거리는 짧아진다. 한편, 산화물 절연막에서 도전층(491)이 제공되지 않은 영역에서는 산화물 절연막이 거의 제거되지 않고, 산소 과잉 영역(481)은 산화물 절연막 하면 근방에 제공된다. 따라서, 산화물 절연막(436)에서 산소 과잉 영역(481)은 도전층(491)이 제공된 영역에서는 산화물 절연막 상면으로부터 더 얕은 위치에 제공되고, 다른 영역(도전층(491)이 제공되지 않은 영역)에서는 산화물 절연막 상면으로부터 깊은 위치에 제공된다.
따라서, 이후의 공정에서 산화물 반도체막이 제공되는, 도전층(491)과 중첩된 산화물 절연막(436)에서 산화물 반도체막과 근접하여 산소 과잉 영역(481)을 제공할 수 있으므로 산소 과잉 영역(481)으로부터 산화물 반도체막에 산소를 효율적으로 공급할 수 있다. 또한, 가열 처리함으로써 산소의 공급을 더 촉진할 수도 있다.
또한, 산화물 절연막(436)에서 산소 과잉 영역(481)은 산소 공급이 필요한 산화물 반도체막 아래쪽 이외의 영역에서는 산화물 절연막(436) 상면에서 떨어진 산화물 절연막(436) 하면 근방에 제공되어 있다. 따라서, 가열 처리를 실시하더라도 산화물 절연막(436) 상면으로부터 불필요한 산소의 방출을 억제할 수 있어 산화물 절연막(436)을 산소가 과잉으로 포함된 상태로 유지할 수 있다.
또한, 본 실시형태에서는 산화물 절연막(480)에 산소(431)를 도입하는 예를 기재하였지만, 성막 직후에 충분한 산소를 포함한 산화물 절연막(480)을 형성할 수 있으면 산화물 절연막(480)으로의 산소(431) 도입을 생략할 수 있다.
또한, 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
다음에, 산화물 절연막(436) 위에 산화물 반도체막(403)을 형성한다. 산화물 반도체막(403)은 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기함), In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Sn-Hf-Zn계 산화물 등을 사용할 수 있다.
또한, 여기서 예를 들어 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 포함되어 있어도 좋다.
본 실시형태에서 산화물 반도체막(403)을 스퍼터링법으로 제작하기 위한 타깃으로서 원자수비가 In:Ga:Zn=3:1:2인 산화물 타깃을 사용하여 In-Ga-Zn계 산화물막(IGZO막)을 5nm 이상 30nm 이하의 막 두께로 형성한다.
또한, 산화물 반도체막(403)은 CAAC-OS막인 것이 특히 바람직하다. CAAC-OS막을 사용한 경우에는, 이후의 공정(웨트 에칭)에서 산화물 반도체막(403)의 일부(도전층(491)과 중첩되고 또 채널 형성 영역이 되는 부분)를 박막화시켜도, 산화물 반도체막(403)의 얇은 영역과 두꺼운 영역(금속막과 중첩된 영역) 사이의 경계 영역이 막 두께 방향으로 상승되는 단면 형상으로 하고, 순 테이퍼 방향으로 부드럽게 경사진 단면 형상으로 할 수 있다. 산화물 반도체막(403)의 얇은 영역은 적어도 두꺼운 영역보다 얇고 두꺼운 영역의 막 두께의 절반보다 두꺼운 것으로 한다.
또한, 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성되는 산화물 반도체막을 치밀한 막으로 할 수 있다.
산화물 반도체막(403)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 상기 타깃을 사용하여 산화물 절연막(436) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 분자 펌프에 콜드 트랩(cold trap)이 장착된 것이라도 좋다. 크라이오 펌프를 사용하여 배기된 성막실은 예를 들어 수소 원자, 물(H2O) 등의 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되므로 상기 성막실에서 형성한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감시킬 수 있다.
막 형상 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상 산화물 반도체막으로 가공함으로써 산화물 반도체막(403)을 형성할 수 있다.
또한, 섬 형상 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감시킬 수 있다.
또한, 산화물 절연막(436)으로부터 산화물 반도체막(403)으로의 산소 공급을 촉진하기 위하여 가열 처리를 실시하여도 좋다.
다음에, 산화물 반도체막(403)과 전기적으로 접속되는 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다. 소스 전극층(405a) 및 드레인 전극층(405b)을 사용하여 다른 트랜지스터나 소자와 전기적으로 접속시켜 다양한 회로를 구성할 수 있다.
소스 전극층(405a) 및 드레인 전극층(405b)은 예를 들어 스퍼터링법, 증착법 등을 사용하여 도전막을 형성하고 에칭법으로 가공함으로써 형성할 수 있다.
소스 전극층(405a) 및 드레인 전극층(405b)에 사용하는 도전막으로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, 및 W 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 포함한 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다.
본 실시형태에서는 단층의 텅스텐막을 사용하고, 텅스텐막 위에 레지스트 마스크를 형성하고, 텅스텐막의 막 두께의 절반 정도를 제거하여 부분적으로 박막으로 하는 제 1 에칭을 실시하고, 레지스트 마스크를 애싱(O2 애싱 등)하여 레지스트 마스크의 면적을 작게 하는 처리를 실시한 후, 작아진 레지스트 마스크를 사용하여 제 2 에칭을 실시함으로써, 도 1d에 도시된 단면 형상 즉 돌출부를 갖는 소스 전극층(405a) 및 돌출부를 갖는 드레인 전극층(405b)을 형성한다.
다음에, 작아진 레지스트 마스크를 제거한다. 이 단계에서의 단면도가 도 1d에 상당한다.
다음에, 희석된 불산(농도 0.0025%)을 사용하여 산화물 반도체막(403)에 웨트 에칭을 실시한다. 웨트 에칭을 실시할 때 희석된 불산의 농도, 웨트 에칭의 처리 시간, 및 산화물 반도체막(403)의 결정화도 등을 적절히 제어함으로써 산화물 반도체막(403)에 막 두께가 얇은 영역을 형성할 수 있다. 희석된 불산을 사용하여 웨트 에칭을 실시함으로써 채널 형성 영역에서 산화물 반도체막의 막 두께를 더 정확히 제어할 수 있고, 또한, 채널 형성 영역 부근의 오염 물질을 저감시킬 수 있다. 따라서, 트랜지스터의 고성능화를 도모할 수 있다.
또한, 산화물 반도체막(403)에 막 두께가 얇은 영역을 형성함으로써 소스 전극층(405a)과 드레인 전극층(405b) 사이에 생길 우려가 있는 전계 집중을 완화시킬 수 있다.
본 실시형태에서는 일례로서 텅스텐막을 가공한 후에 희석된 불산을 사용하여 웨트 에칭함으로써 산화물 반도체막(403)에 얇은 영역을 형성하는 공정에 대하여 설명하지만, 이 공정에 한정되지 않는다. 텅스텐막을 가공할 때 에칭 조건을 적절히 조정함으로써 산화물 반도체막(403)에 얇은 영역을 형성하여도 좋다.
돌출부를 갖는 소스 전극층(405a) 및 돌출부를 갖는 드레인 전극층(405b)을 마스크로서 사용하여 노출된 산화물 반도체막(403)에만 웨트 에칭이 실시된다.
본 실시형태에서는 노출된 산화물 반도체막(403)을 예를 들어 5nm 정도 에칭한다(막 두께를 5nm 정도 얇게 함). 이 경우에는, 웨트 에칭의 처리 시간은 에칭률로부터 최적 시간을 적절히 산출하면 좋다.
소스 전극층(405a) 및 드레인 전극층(405b)을 마스크로서 사용하는 웨트 에칭이 산화물 반도체막(403)에 실시되면, 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되지 않은 영역의 산화물 반도체막(403)의 막 두께는 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩된 영역의 산화물 반도체막(403)의 막 두께보다 작게 된다(도 1e 참조). 이 얇은 영역을 트랜지스터의 채널 형성 영역으로서 기능시킬 수 있다. 따라서, 도전층(491)과 중첩되고 채널 길이 방향으로 연장된 소스 전극층(405a)의 하단부와 채널 길이 방향으로 연장된 드레인 전극층(405b)의 하단부 사이의 거리를 채널 길이로 할 수 있다.
또한, 산화물 반도체막(403)에 얇은 영역을 형성할 때, 산화물 반도체막(403)이 과잉으로 에칭되어 산화물 반도체막(403)과 접촉되도록 형성된 산화물 절연막(436) 표면이 노출되지 않도록 충분히 주의하여야 한다. 즉 희석된 불산의 농도, 웨트 에칭의 처리 시간, 및 산화물 반도체막(403)의 결정화도 등을 적절히 제어하는 것이 바람직하다.
다음에, 순수(純水) 메가소닉 세정을 실시한다. 이 단계에서의 단면도가 도 1e에 상당한다.
또한, 상술한 바와 같이 희석된 불산을 사용한 웨트 에칭을 실시하는 산화물 반도체막으로서 결정 구조를 갖는 산화물 반도체막, 구체적으로는 CAAC-OS막을 사용하면, CAAC-OS막 위에 형성되는 게이트 절연막 및 게이트 전극층에 의한 피복성 향상의 효과, 트랜지스터의 성능 향상의 효과, 및 트랜지스터의 전기적 특성의 열화를 방지하는 효과 등이 현저히 나타나기 때문에 CAAC-OS막을 사용하는 것이 바람직하다.
CAAC-OS막은 예를 들어 막 전체 또는 막의 대부분이 비정질 구조인 산화물 반도체막(비정질-OS막이라고도 부름)보다 에칭을 이방적으로 진행시키기 쉽다. CAAC-OS막이 갖는 결정 구조가 각 결정면의 에칭률에 차이를 생기게 하기 때문에 이 차이를 이용함으로써 에칭을 이방적으로 진행시킬 수 있다.
따라서, CAAC-OS막을 사용함으로써 CAAC-OS막의 얇은 영역(소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되지 않은 영역)과, CAAC-OS막의 두꺼운 영역(소스 전극층(405a) 및 드레인 전극층(405b)과 중첩된 영역) 사이의 경계 영역이 막 두께 방향으로 상승되는 단면 형상으로 하고, 순 테이퍼 방향으로 부드럽게 경사진 단면 형상으로 할 수 있다.
또한, 게이트 절연막의 막 두께가 얇아도 피복성의 향상이 도모된다. CAAC-OS막의 얇은 영역과 두꺼운 영역 사이의 경계에서 전계 집중을 완화시켜 트랜지스터의 신뢰성을 향상시킬 수 있다.
한편, 비정질-OS막은 에칭을 등방적으로 진행시키기 쉽다. 에칭이 등방적으로 진행된 경우에는, 아래 방향뿐만 아니라 가로 방향으로도 같은 속도로 에칭이 진행되기 때문에 마스크로서 사용된 돌출부를 갖는 소스 전극층(405a) 및 돌출부를 갖는 드레인 전극층(405b)의 바로 밑까지 제거된다. 따라서, 비정질-OS막 위에 형성되는 게이트 절연막 및 게이트 전극층에 의한 피복성은 저하된다.
다음에, 산화물 반도체막(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 덮는 게이트 절연막(402)을 형성한다(도 1f 참조).
게이트 절연막(402)은 막 두께를 예를 들어 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, 게이트 절연막(402)은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태에서 막을 형성하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
게이트 절연막(402)으로서는 산화 실리콘막, 산화 갈륨막, Ga2O3(Gd2O3)막, 산화 아연막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 사용할 수 있다. 또한, 절연성을 갖는 In-Ga-Zn계 산화물막도 게이트 절연막(402)으로서 사용할 수 있다. 절연성을 갖는 In-Ga-Zn계 산화물막은 원자수비가 In:Ga:Zn=1:3:2인 산화물 타깃을 사용하고, 기판 온도를 실온으로 하고, 스퍼터링 가스로서 아르곤 또는 아르곤과 산소의 혼합 가스를 사용하여 형성하면 좋다.
본 실시형태에서는 게이트 절연막(402)으로서 스퍼터링법을 사용하여 형성하는 산화 갈륨막을 사용한다. 산화 갈륨막을 게이트 절연막(402)으로서 사용하면, 산화물 반도체막(403)과 동일한 구성 재료를 포함하기 때문에 산화물 반도체막의 계면 상태를 양호한 것으로 할 수 있어 안정된 전기적 특성을 부여할 수 있다.
다음에, 게이트 절연막(402) 위에 스퍼터링법, 증착법 등을 사용하여 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401a) 및 게이트 전극층(401b)을 형성한다.
게이트 전극층(401a) 및 게이트 전극층(401b)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이 금속 재료를 주성분으로 포함한 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401a) 및 게이트 전극층(401b)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401a) 및 게이트 전극층(401b)은 단층 구조와 적층 구조의 어느 쪽이라도 좋다.
본 실시형태에서는 게이트 절연막(402) 위에 접촉되는 게이트 전극층(401a)으로서 질소를 포함한 금속 산화물막(질소를 포함한 In-Ga-Zn계 산화물막)을 사용하고, 이 위에 게이트 전극층(401b)으로서 텅스텐막을 사용한다. 질소를 포함한 금속 산화물막을 게이트 전극층(401a)으로서 사용하여 트랜지스터의 문턱 전압을 양의 방향으로 이동시킬 수 있다.
상술한 공정을 거쳐 본 실시형태의 트랜지스터(440a)를 제작할 수 있다(도 2a 참조). 트랜지스터(440a)는 톱 게이트 트랜지스터의 일례이고, 도 2a는 트랜지스터(440a)의 채널 길이 방향에서의 단면도를 도시한 것이다.
또한, 산소 과잉 영역(481)을 포함한 산화물 절연막(436) 내에 제공된 도전층(491)은 게이트 전극층(401a), 게이트 전극층(401b)과 채널 형성 영역을 개재(介在)하여 중첩되고, 트랜지스터(440a)의 전기적 특성을 제어한다.
도전층(491)은 트랜지스터(440a)의 전기적 특성을 제어하는 제 2 게이트 전극층(소위 백 게이트라고도 함)으로서 기능할 수 있다. 예를 들어 도전층(491)의 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(440a)의 문턱 전압을 더 양의 방향으로 이동시켜 더 노멀리 오프의 트랜지스터로 할 수 있다.
또한, 게이트 전극층(401a) 및 게이트 전극층(401b)은 소스 전극층(405a) 및 드레인 전극층(405b)의 일부와 중첩된 구성이다. 소스 전극층(405a)의 돌출부(또는 드레인 전극층(405b)의 돌출부)는 게이트 절연막(402)에 의한 피복성의 향상을 도모할 수 있는 형상이기 때문에 전계 집중을 완화시키는 효과가 있고 트랜지스터의 전기적 특성의 향상 및 신뢰성의 향상에 기여한다.
다음에, 게이트 전극층(401a) 및 게이트 전극층(401b)을 덮는 절연막(407)을 형성한다(도 2b 참조). 이 절연막(407)은 산화물 반도체막(403) 또는 게이트 절연막(402)으로부터 산소가 방출되는 것을 방지하는 기능이 높은 배리어막(보호막)으로서 기능한다.
배리어막으로서 기능하는 절연막(407)은 산화물 반도체막(403)으로 수소, 수분 등의 불순물이 침입하는 것을 방지할 수 있는 치밀한 막인 것이 바람직하다.
배리어막으로서 기능하는 절연막(407)은 예를 들어 산화 갈륨막, Ga2O3(Gd2O3)막, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막, 산화 아연막 등의 무기 절연막을 사용할 수 있고, 단층과 적층의 어느 쪽이라도 좋다. 배리어막으로서 기능하는 절연막(407)은 플라즈마 CVD법 또는 스퍼터링법, 또는 성막 가스를 사용한 CVD법, 또는 MBE법을 사용할 수 있다.
다음에, 절연막(407) 위에 층간 절연막(485)을 형성한다. 층간 절연막(485)은 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막, 산화 갈륨막 등의 무기 절연막을 사용할 수 있고, 단층과 적층의 어느 쪽이라도 좋다.
그리고, 층간 절연막(485)에 매립 배선을 형성한 단계의 단면도가 도 2c에 상당한다. 층간 절연막(485)에 소스 전극층(405a)까지 도달되는 콘택트 홀을 형성하고, 제 1 배리어 금속막(486)을 형성하고, 이 위에 저저항 도전층(487)을 형성하기 위한 구리 또는 구리 합금막을 형성한다. 그리고, 평탄화시키기 위하여 연마를 실시하고, 노출된 저저항 도전층(487)을 보호하기 위하여 제 2 배리어 금속막(488)을 형성한다. 매립 배선은 제 1 배리어 금속막(486), 제 2 배리어 금속막(488), 및 제 1 배리어 금속막(486)과 제 2 배리어 금속막(488)으로 둘러싸인 저저항 도전층(487)으로 구성된다.
제 1 배리어 금속막(486) 및 제 2 배리어 금속막(488)은 저저항 도전층(487)에 포함되는 구리의 확산을 억제하는 도전 재료를 사용하면 좋고, 예를 들어 질화 탄탈막, 질화 몰리브덴막, 질화 텅스텐막 등을 사용한다.
상술한 공정을 거쳐, 트랜지스터(440a) 위에 추가적으로 다른 반도체 소자나 배선 등을 형성하여 다층 구조를 갖는 반도체 장치를 형성할 수 있다. 또한, 트랜지스터(440a) 위에 제공되는 다른 반도체 소자나 배선 등은 매립 배선과 전기적으로 접속될 수 있다.
또한, 본 실시형태에 기재된 트랜지스터(440a)의 단면 구조는 일례이며, 산화물 반도체막(403)(바람직하게는 소스 전극층(405a) 및 드레인 전극층(405b)도)의 단면 형상이 같으면 특별히 한정되지 않는다. 또한, 트랜지스터(440a)로서 MOSFET를 예시하였지만, 트랜지스터(440a)로서 IGBT(Insulated Gate Bipolar Transistor), MESFET(Metal Semiconductor Field Effect Transistor) 등을 사용할 수도 있다. 다만, 트랜지스터(440a)로서 IGBT를 사용하는 경우, 소스 전극층이 이미터 단자에 상당하고, 드레인 전극층이 컬렉터 단자에 상당한다. 다른 트랜지스터의 단면 구조의 일례를 아래에 열거한다.
도 3a에 도시된 트랜지스터(440b)는 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)을 형성하여 2층의 적층 구조로 하고, 막 두께가 얇은 영역을 갖는 제 2 산화물 반도체막(403b)을 갖는다. 2층의 적층 구조인 것 이외는 도 2b와 동일하기 때문에 여기서는 자세한 설명은 생략하기로 한다.
제 1 산화물 반도체막(403a)으로서는 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한, 제 1 산화물 반도체막(403a)은 원자수비에서 Ga 및 Zn보다 In이 많은 반도체막이라면 좋다. 또한, 제 2 산화물 반도체막(403b)으로서는 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다.
조성이 서로 다른 산화물 반도체막의 적층을 사용하는 경우에는, 제 1 산화물 반도체막(403a)이 노출되지 않도록 제 2 산화물 반도체막(403b)에 막 두께가 작은 영역을 형성한다.
도 3a에 도시된 트랜지스터(440b)는 채널 형성 영역에 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하기 때문에, 전계 효과 이동도의 향상을 도모할 수 있다.
또한, 도 3b에 도시된 트랜지스터(440c)는 제 3 산화물 반도체막(403c) 위에 제 3 산화물 반도체막(403c)과 조성이 다른 제 1 산화물 반도체막(403a)을 형성하고, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)을 형성함으로써, 3층의 적층 구조로 하고, 막 두께가 얇은 영역을 갖는 제 2 산화물 반도체막(403b)을 갖는다. 3층의 적층 구조인 것 이외는 도 2b와 동일하기 때문에 여기서는 자세한 설명은 생략하기로 한다.
제 1 산화물 반도체막(403a)으로서는 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한, 제 1 산화물 반도체막(403a)은 원자수비에서 Ga 및 Zn보다 In이 많은 반도체막이라면 좋다. 또한, 제 2 산화물 반도체막(403b)으로서는 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하여도 좋고, 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하여도 좋다. 또한, 제 3 산화물 반도체막(403c)으로서는 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하여도 좋고, 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하여도 좋다.
조성이 서로 다른 산화물 반도체막의 적층을 사용하는 경우에는, 제 1 산화물 반도체막(403a)이 노출되지 않도록 제 2 산화물 반도체막(403b)에 막 두께가 작은 영역을 형성한다.
도 3b에 도시된 트랜지스터(440c)는 채널 형성 영역에 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하기 때문에, 전계 효과 이동도의 향상을 도모할 수 있다.
또한, 도 3c에 도시된 트랜지스터(440d)는 도전층(492)이 채널 형성 영역과 중첩되지 않은 위치에 배치된 예다. 도전층(492)이 채널 형성 영역과 중첩되지 않은 위치에 배치된 구성 이외는 도 3b와 동일하기 때문에 여기서는 자세한 설명은 생략하기로 한다.
트랜지스터(440d)를 제작한 직후의 단계에서 트랜지스터의 문턱 전압을 더 양의 방향으로 이동시켜 노멀리 오프의 트랜지스터가 실현되어 있는 경우에는 도 3c에 도시된 바와 같이 도전층(492)은 채널 형성 영역과 중첩되지 않아도 좋다. 또한, 회로 구성상 노멀리 오프의 트랜지스터일 필요가 없는 경우에는, 이 트랜지스터만 노멀리 온의 트랜지스터로서 사용할 수도 있다.
또한, 도 2b, 도 3a, 도 3b, 및 도 3c에 도시된 트랜지스터는 각각 일부가 서로 다른 구성을 갖지만 특별히 한정되지 않으며 다양하게 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 게이트 전극층과, 게이트 절연막과, 게이트 절연막을 개재하여 게이트 전극층과 중첩된 소스 전극층 사이에 형성되는 기생 용량 및 게이트 전극층과, 게이트 절연막과, 게이트 절연막을 개재하여 게이트 전극층과 중첩된 드레인 전극층 사이에 형성되는 기생 용량을 저감시키는 트랜지스터의 제작 방법의 일례를 아래에서 설명한다. 또한, 실시형태 1과 도중의 공정까지는 동일하기 때문에 이 부분의 자세한 설명은 생략하기로 한다.
우선, 실시형태 1에 기재된 도 1c와 같은 단계까지의 공정을 실시한다. 우선, 기판(400) 위에 도전층(491)을 형성하고, 산소 과잉 영역(481)을 포함한 산화물 절연막(436)을 형성한다. 이 단계에서의 단면도가 도 4a에 상당한다. 또한, 도 1c와 도 4a는 동일하다.
다음에, 산화물 절연막(436) 위에 제 1 산화물 반도체막(403a)과, 제 1 산화물 반도체막(403a) 위에 제 2 산화물 반도체막(403b)을 형성한다. 제 1 산화물 반도체막(403a)을 형성한 후, 대기에 노출시키지 않고 연속적으로 제 2 산화물 반도체막(403b)을 형성한다.
제 1 산화물 반도체막(403a)으로서는 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한, 제 1 산화물 반도체막(403a)은 원자수비에서 Ga 및 Zn보다 In이 많은 반도체막이라면 좋다. 또한, 제 2 산화물 반도체막(403b)으로서는 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한, 제 1 산화물 반도체막(403a) 및 제 2 산화물 반도체막(403b)은 결정 구조를 갖는 산화물막으로 하고, 바람직하게는 CAAC-OS막으로 한다.
다음에, 포토리소그래피 공정에 의하여 섬 형상 산화물 반도체막으로 가공한다. 이 후, 스퍼터링법, 증착법 등을 사용하여 도전막을 형성한다.
다음에, 도전막 위에 레지스트 마스크(408a) 및 레지스트 마스크(408b)를 형성하고, 도전막의 막 두께의 절반 정도를 제거하여 부분적으로 박막으로 하는 에칭을 실시한다. 그리고, 일부 박막화된 도전막(406)이 형성된다. 이 단계에서의 단면도가 도 4b에 상당한다.
다음에, 레지스트 마스크(408a) 및 레지스트 마스크(408b)를 제거한 후, 일부 박막화된 도전막(406) 위에 보호층(409)을 형성한다(도 4c 참조). 이 보호층(409)은 이후 게이트 절연막(402)을 에칭할 때 도전막의 일부를 보호하기 위하여 제공된 막이며, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등을 사용한다. 또한, 보호층(409)은 게이트 절연막(402)의 재료와는 다른 재료를 사용하며, 보호층(409)에 대한 게이트 절연막(402)의 에칭 선택비가 큰 재료가 바람직하다. 본 실시형태에서는 스퍼터링법으로 얻어지는 산화 실리콘막을 사용한다.
다음에, 보호층(409) 위에 레지스트 마스크를 형성하고, 도 4d에 도시된 단면 형상 즉 돌출부를 갖는 소스 전극층(405a) 및 돌출부를 갖는 드레인 전극층(405b)을 각각 형성한다. 이 소스 전극층(405a) 및 드레인 전극층(405b)을 형성할 때 보호층(409)도 에칭되어 소스 전극층(405a) 위에 접촉되어 중첩된 제 1 보호층(410a)과, 드레인 전극층(405b) 위에 접촉되어 중첩된 제 2 보호층(410b)이 형성된다. 그리고, 레지스트 마스크를 제거한 단계에서의 단면도가 도 4d에 상당한다.
다음에, 희석된 불산(농도 0.0025%)을 사용하여 CAAC-OS막인 산화물 반도체막에 웨트 에칭을 실시하여 산화물 반도체막(여기서는, 제 2 산화물 반도체막(403b))에 막 두께가 얇은 영역을 형성할 수 있다. 희석된 불산을 사용하여 웨트 에칭을 실시함으로써 채널 형성 영역이 되는 산화물 반도체막의 막 두께를 더 정확히 제어할 수 있고, 또한, 채널 형성 영역 부근의 오염 물질을 저감시킬 수 있다. 따라서, 트랜지스터의 고성능화를 도모할 수 있다.
다음에, 순수 메가소닉 세정을 실시한다. 이 단계에서의 단면도가 도 4e에 상당한다.
다음에, 제 2 산화물 반도체막(403b), 제 1 보호층(410a), 및 제 2 보호층(410b)을 덮는 게이트 절연막(402)을 형성한다. 본 실시형태에서는 게이트 절연막(402)의 재료로서 산화 갈륨을 포함한 막, 대표적으로는 산화 갈륨막을 사용한다. 산화 갈륨을 포함한 막은 막 두께가 20nm 이하로 얇은 경우에도, 이후의 공정에서 형성하는 질소를 포함한 금속 산화물막을 스퍼터링법 등으로 형성하여도 성막시 또는 성막 후에 아래쪽의 산화물 반도체막에 질소 등의 불순물이 침입하는 것을 방지하는 효과도 있다.
다음에, 게이트 절연막(402) 위에 스퍼터링법, 증착법 등을 사용하여 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401a) 및 게이트 전극층(401b)을 형성한다. 다음에, 게이트 전극층(401a) 및 게이트 전극층(401b)을 마스크로서 사용하여 게이트 절연막(402)의 일부를 제거한다. 또한, 게이트 절연막(402)의 일부를 제거할 때 제 1 보호층(410a) 및 제 2 보호층(410b)이 에칭 스토퍼로서 기능하고, 에칭 처리가 실시될 때 소스 전극층(405a) 및 드레인 전극층(405b)을 보호한다.
본 실시형태에서는 게이트 절연막(402) 위에 접촉되는 게이트 전극층(401a)으로서 질소를 포함한 금속 산화물막(질소를 포함한 In-Ga-Zn계 산화물막)을 사용하고, 이 위에 게이트 전극층(401b)으로서 텅스텐막을 사용한다.
상술한 공정을 거쳐, 본 실시형태의 트랜지스터(441a)를 제작할 수 있다. 마지막에 게이트 전극층(401a) 및 게이트 전극층(401b)을 덮도록 제 1 보호층(410a) 및 제 2 보호층(410b)에 접촉되는 절연막(407)을 형성한다(도 4f 참조). 이 절연막(407)은 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 또는 게이트 절연막(402)으로부터 산소가 방출되는 것을 방지하는 기능이 높은 배리어막으로서 기능한다. 트랜지스터(441a)는 톱 게이트 트랜지스터의 일례이며, 도 4f는 트랜지스터(441a)의 채널 길이 방향의 단면도다.
도 4f에 도시된 트랜지스터(441a)에서 게이트 전극층(401a) 및 게이트 전극층(401b)은 소스 전극층(405a) 및 드레인 전극층(405b)의 일부와 중첩된 구성을 갖지만, 소스 전극층(405a) 위에 접촉되어 제 1 보호층(410a)이 제공되고 드레인 전극층(405b) 위에 접촉되어 제 2 보호층(410b)이 제공되어 있기 때문에 이 부분에서의 기생 용량은 실시형태 1에 기재된 트랜지스터(440a)보다 저감된다.
또한, 본 실시형태에 기재된 트랜지스터(441a)의 단면 구조는 일례이며, 산화물 반도체막(403)(바람직하게는 소스 전극층(405a) 및 드레인 전극층(405b)도)의 단면 형상이 같으면, 특별히 한정되지 않는다. 다른 트랜지스터의 단면 구조의 일례를 아래에 열거한다.
도 5a에 도시된 트랜지스터(441b)는 산화물 절연막(436)과 제 1 산화물 반도체막(403a) 사이에 산화 갈륨을 포함한 절연막(438)이 제공된 예다.
도 5a에 도시된 트랜지스터(441b)는 소스 전극층(405a) 및 드레인 전극층(405b)의 하면에도 접촉되어 산화 갈륨을 포함한 절연막(438)을 갖는다. 산화 갈륨을 포함한 절연막(438)은 게이트 절연막(402)을 에칭할 때 산화물 절연막(436)을 보호하는 에칭 스토퍼로서도 기능한다. 그리고, 트랜지스터의 주변 영역에서는 절연막(407)과 산화 갈륨을 포함한 절연막(438)이 접촉된다.
산화물 절연막(436)과 제 1 산화물 반도체막(403a) 사이에 산화 갈륨을 포함한 절연막(438)을 갖는 구성 이외는 도 4f와 동일하기 때문에 여기서는 자세한 설명은 생략하기로 한다.
또한, 도 5b에 도시된 트랜지스터(441c)는 산화물 절연막(436)과 제 1 산화물 반도체막(403a) 사이에 산화 갈륨을 포함한 절연막(438)을 제공하고, 절연막(438)의 일부와 게이트 절연막(402)이 접촉되는 구성으로 한 예다. 게이트 절연막(402)의 상면 형상이 다른 외는 도 5a와 동일하기 때문에 여기서는 자세한 설명은 생략하기로 한다.
트랜지스터(441c)는 게이트 절연막(402)이 산화 갈륨을 포함한 절연막이기 때문에, 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 소스 전극층(405a), 및 드레인 전극층(405b)이 산화 갈륨을 포함한 절연막으로 둘러싸인 구성을 갖는다. 따라서, 산화물 반도체막의 적층으로부터 산소가 이탈되는 것을 사방에서 방지하는 구성을 갖는다.
또한, 도 5c에 도시된 트랜지스터(441d)는 산화물 반도체막을 3층의 적층 구조로 하고, 제 3 산화물 반도체막(403c) 위에 제 3 산화물 반도체막(403c)과 조성이 다른 제 1 산화물 반도체막(403a)을 형성하고, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a) 및 제 3 산화물 반도체막(403c)과 조성이 다른 제 2 산화물 반도체막(403b)을 형성한 예다. 제 2 산화물 반도체막(403b)은 막 두께가 얇은 영역을 갖는다.
또한, 도전층(491)을 덮는 절연막(434)이 형성되어 있고, 산화물 절연막(435)이 연마되어 절연막(434)의 일부가 노출된 구성을 갖는다.
절연막(434)은 배리어막이며, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막, 산화 갈륨막 등의 무기 절연막을 사용한다.
절연막(434)은 플라즈마 CVD법으로 얻어지는 산화 실리콘막 또는 산화 질화 실리콘막이다.
도 5c에 도시된 트랜지스터(441d)는 산화물 반도체막이 3층의 적층 구조인 점, 절연막(434)을 갖는 점, 및 산소 도핑 처리가 실시되지 않은 점 이외는 도 5a와 동일하기 때문에 여기서는 자세한 설명은 생략하기로 한다.
또한, 도 6a에 도시된 트랜지스터(441e)는 산화물 반도체막이 3층의 적층 구조인 점 이외는 도 5a와 동일하기 때문에 여기서는 자세한 설명은 생략하기로 한다.
또한, 도 6b에 트랜지스터(441e)의 상면도의 일례를 도시하였다. 도 6b 내의 쇄선 AB로 절단한 단면이 도 6a에 상당한다. 도 6b에 도시된 바와 같이, 제 2 산화물 반도체막(403b)의 주변은 소스 전극층(405a) 또는 드레인 전극층(405b)으로 덮이고, 덮이지 않은 영역의 제 2 산화물 반도체막(403b)을 덮도록 게이트 전극층(401b)이 제공되어 있기 때문에, 게이트 전극층(401b)을 에칭할 때 제 2 산화물 반도체막(403b)이 노출되어 있는 부분은 없다. 또한, 도 6a에 도시된 바와 같이, 소스 전극층(405a)의 상면은 제 1 보호층(410a)으로 덮여 있고, 또는 드레인 전극층(405b)의 상면은 제 2 보호층(410b)으로 덮여 있기 때문에, 게이트 전극층(401b)을 에칭할 때 소스 전극층(405a) 또는 드레인 전극층(405b)이 제거되지는 않는다.
또한, 도 4f, 도 5a, 도 5b, 도 5c, 및 도 6a에 도시된 트랜지스터는 각각 일부가 다른 구성이지만 특별히 한정되지 않으며 다양하게 조합할 수 있다.
또한, 본 실시형태는 실시형태 1과 자유로이 조합할 수 있다.
또한, 본 실시형태에서 실시형태 1과 동일한 부분에는 같은 부호를 사용하고 같은 재료를 사용할 수 있는 것은 물론이다.
(실시형태 3)
본 실시형태에서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용한 반도체 장치의 예에 대하여 도 7a 및 도 7b를 사용하여 설명한다.
도 7a 및 도 7b에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(740) 및 트랜지스터(750)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(610)를 갖는다. 트랜지스터(610)가 실시형태 2에 기재된 트랜지스터(441d)와 같은 구조를 갖는 예다. 또한, 도 5a 내지 도 5c와 같은 부분은 같은 부호를 사용하여 설명한다. 또한, 도 7b는 도 7a에 상당하는 반도체 장치의 회로도다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 실리콘 등의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터에서는 그 특성 때문에 장시간 동안 전하를 유지할 수 있다.
반도체 장치에 사용하는 기판은 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon on Insulator) 기판 등을 사용할 수 있고, 트랜지스터의 채널 형성 영역은 반도체 기판 내 또는 반도체 기판 위에 형성할 수 있다. 도 7a에 도시된 반도체 장치는 반도체 기판 내에 채널 형성 영역을 형성하여 하부의 트랜지스터를 제작하는 예다.
도 7a에 도시된 반도체 장치에서 기판(700)에는 단결정 실리콘 기판을 사용하고, 상기 단결정 실리콘 기판에 트랜지스터(740) 및 트랜지스터(750)를 형성하고, 제 1 반도체 재료로서 단결정 실리콘을 사용한다. 트랜지스터(740)는 n채널형 트랜지스터이고, 트랜지스터(750)는 p채널형 트랜지스터이고, 트랜지스터(740) 및 트랜지스터(750)는 전기적으로 접속된 CMOS(상보형 금속 산화물 반도체: Complementary Metal Oxide Semiconductor) 회로(760)를 형성한다.
또한, 본 실시형태에서는 기판(700)으로서 p형 도전형을 갖는 단결정 실리콘 기판을 사용하기 때문에 p채널형 트랜지스터인 트랜지스터(750)의 형성 영역에 n형을 부여하는 불순물 원소를 첨가하여 n웰을 형성한다. 트랜지스터(750)의 채널 형성 영역(753)은 n웰에 형성된다. n형을 부여하는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다.
여기서는, n채널형 트랜지스터인 트랜지스터(740)의 형성 영역에 p형 도전형을 부여하는 불순물 원소를 첨가하지 않았지만, p형을 부여하는 불순물 원소를 첨가함으로써 p웰을 형성하여도 좋다. p형을 부여하는 불순물 원소로서는 붕소(B), 알루미늄(Al), 갈륨(Ga) 등을 사용할 수 있다.
한편, n형 도전형을 갖는 단결정 실리콘 기판을 사용하는 경우에는 p형을 부여하는 불순물 원소를 첨가하여 p웰을 형성하여도 좋다.
트랜지스터(740)는 채널 형성 영역(743), LDD(Lightly Doped Drain) 영역이나 익스텐션 영역으로서 기능하는 n형 불순물 영역(744), 소스 영역 또는 드레인 영역으로서 기능하는 n형 불순물 영역(745), 게이트 절연막(742), 게이트 전극층(741)을 갖는다. 또한, n형 불순물 영역(745)의 불순물 농도는 n형 불순물 영역(744)보다 높다. 게이트 전극층(741) 측면에는 측벽 절연층(746)이 제공되어 있고, 게이트 전극층(741) 및 측벽 절연층(746)을 마스크로서 사용하여 불순물 농도가 서로 다른 n형 불순물 영역(744) 및 n형 불순물 영역(745)을 자기정합적으로 형성할 수 있다.
트랜지스터(750)는 채널 형성 영역(753), LDD 영역이나 익스텐션 영역으로서 기능하는 p형 불순물 영역(754), 소스 영역 또는 드레인 영역으로서 기능하는 p형 불순물 영역(755), 게이트 절연막(752), 게이트 전극층(751)을 갖는다. 또한, p형 불순물 영역(755)의 불순물 농도는 p형 불순물 영역(754)보다 높다. 게이트 전극층(751) 측면에는 측벽 절연층(756)이 제공되어 있고, 게이트 전극층(751) 및 측벽 절연층(756)을 마스크로서 사용하여 불순물 농도가 서로 다른 p형 불순물 영역(754) 및 p형 불순물 영역(755)을 자기정합적으로 형성할 수 있다.
기판(700)에서 트랜지스터(740) 및 트랜지스터(750)는 소자 분리 영역(789)에 의하여 분리되어 있고, 트랜지스터(740) 및 트랜지스터(750) 위에 절연막(788) 및 절연막(687)이 적층되어 있다. 절연막(687) 위에는 절연막(788) 및 절연막(687)에 형성된 개구를 통하여 n형 불순물 영역(745)과 전기적으로 접속된 배선층(647)과, 절연막(788) 및 절연막(687)에 형성된 개구를 통하여 p형 불순물 영역(755)과 전기적으로 접속된 배선층(657)을 갖는다. 또한, 절연막(687) 위에는 트랜지스터(740) 및 트랜지스터(750)를 전기적으로 접속시키는 배선층(748)이 형성되어 있다. 배선층(748)은 절연막(788) 및 절연막(687)에 형성되며 n형 불순물 영역(745)에 도달되는 개구를 통하여 n형 불순물 영역(745)과 전기적으로 접속되고, 절연막(788) 및 절연막(687)에 형성되며 p형 불순물 영역(755)에 도달되는 개구를 통하여 p형 불순물 영역(755)과 전기적으로 접속된다.
절연막(687), 배선층(647), 배선층(748), 배선층(657) 위에 절연막(686)이 제공되어 있고, 절연막(686) 위에 배선층(658)이 제공되어 있다. 배선층(658)은 절연막(788), 절연막(687), 및 절연막(686)에 형성된 개구를 통하여 게이트 배선과 전기적으로 접속되어 있다. 게이트 배선은 게이트 절연막(742) 및 채널 형성 영역(753) 위에 형성되어 있고, 게이트 배선이 분기되어 게이트 전극층(741) 및 게이트 전극층(751)이 된다.
또한, 본 실시형태의 반도체 장치는 도 7a에 도시된 구성에 한정되지 않으며, 트랜지스터(740) 및 트랜지스터(750)로서 실리사이드(살리사이드)를 갖는 트랜지스터나, 측벽 절연층을 갖지 않은 트랜지스터를 사용하여도 좋다. 실리사이드(살리사이드)를 갖는 구조라면, 소스 영역 및 드레인 영역을 더 저저항화시킬 수 있어 반도체 장치의 고속화가 가능하다. 또한, 저전압으로 동작할 수 있기 때문에 반도체 장치의 소비 전력을 저감시킬 수 있다.
다음에, 도 7a 및 도 7b의 반도체 장치에서 하부의 트랜지스터 위에 제공되는 상부의 소자 구성에 대하여 설명한다.
절연막(686) 및 배선층(658) 위에 절연막(684)이 적층되고, 절연막(684) 위에 도전층(491)과 배선층(692)이 형성되어 있다. 도전층(491)과 배선층(692)을 덮는 절연막(434)이 제공되어 있고, 이 위에 산화물 절연막(435)이 제공되어 있다. 산화물 절연막(435) 위에는 제 3 산화물 반도체막(403c)을 갖고, 제 3 산화물 반도체막(403c) 위에 제 3 산화물 반도체막(403c)과 조성이 다른 제 1 산화물 반도체막(403a)을 갖고, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a) 및 제 3 산화물 반도체막(403c)과 조성이 다른 제 2 산화물 반도체막(403b)을 갖는다. 제 2 산화물 반도체막(403b)은 부분적으로 막 두께가 얇은 영역을 포함한 구성을 갖는다. 그리고, 제 2 산화물 반도체막(403b) 위에 돌출부를 갖는 소스 전극층(405a) 및 돌출부를 갖는 드레인 전극층(405b)을 갖고, 소스 전극층(405a) 위에 접촉되어 중첩된 제 1 보호층(410a)과, 드레인 전극층(405b) 위에 접촉되어 중첩된 제 2 보호층(410b)을 갖는다. 제 2 산화물 반도체막(403b)에서 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되지 않은 박막화된 영역(채널 형성 영역) 위에 접촉되어 게이트 절연막(402)을 갖고, 이 위에 게이트 전극층(401a) 및 게이트 전극층(401b)이 제공되어 있다.
또한, 용량 소자(690)도 산화물 절연막(435) 위에 트랜지스터(610)와 같은 공정으로 형성되어 있고, 용량 소자(690)는 소스 전극층(405a)을 전극 중 하나로 하고, 용량 전극층(693a) 및 용량 전극층(693b)을 전극 중 다른 하나로 하고, 이들 사이에 제공된 제 1 보호층(410a)과, 게이트 절연막(402)과 같은 공정으로 형성되는 절연막(682)을 유전체로 하는 용량 소자다. 또한, 용량 전극층(693a) 및 용량 전극층(693b)은 게이트 전극층(401a) 및 게이트 전극층(401b)과 같은 공정으로 형성된다.
도전층(491)은 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(610)의 전기적 특성을 제어하는 백 게이트로서 기능시킨다. 또한, 도전층(491)은 정전기를 차폐하는 기능도 갖는다. 다만 도전층(491)을 사용하여 트랜지스터(610)의 문턱 전압을 제어함으로써 노멀리 오프의 트랜지스터로 할 필요가 없는 경우에는 도전층(491)을 제공하지 않아도 좋다. 또한, 어느 특정한 회로의 일부에 트랜지스터(610)를 사용하는 경우에 도전층(491)을 제공하면 지장이 생길 우려가 있는 경우에는 그 회로에는 제공하지 않아도 좋다.
배선층(692)은 절연막(684)에 형성된 개구를 통하여 배선층(658)과 전기적으로 접속되어 있다. 본 실시형태에서 절연막(684)은 CMP법에 의한 평탄화 처리가 실시된 예다.
절연막(434)은 반도체 장치에서 하부와 상부 사이에 제공되어 있고, 상부의 트랜지스터(610)의 전기적 특성의 열화나 변동을 초래하는 수소 등의 불순물이 하부로부터 상부에 침입되지 않도록 배리어막으로서 기능한다. 따라서, 불순물 등을 차단하는 기능이 높은 치밀한 무기 절연막(예를 들어 산화 알루미늄막, 질화 실리콘막 등)을 사용하는 것이 바람직하다.
트랜지스터(610)는 실시형태 2에 기재된 제작 방법에 따라 제작하면 트랜지스터(441d)와 마찬가지로 제작할 수 있다. 트랜지스터(610)의 제작 방법을 간단하게 설명한다.
트랜지스터(740) 및 트랜지스터(750) 위에 제공된 절연막(684) 위에 도전층(491) 및 배선층(692)을 형성한다.
다음에, 도전층(491) 및 배선층(692)을 덮는 절연막(434)을 형성한다.
다음에, 절연막(434) 위에 도전층(491) 및 배선층(692)의 형상이 반영된 볼록부를 표면에 갖는 산화물 절연막을 형성한다. 그리고, 산화물 절연막에 CMP처리를 실시하여 도전층(491) 및 배선층(692) 위의 산화물 절연막을 선택적으로 제거함으로써 표면을 평탄화시켜 평탄화된 산화물 절연막(435)을 형성한다.
다음에, 배선층(692)의 상면에 형성된 절연막(434)의 일부를 선택적으로 제거하여 배선층(692) 상면을 노출시키는 개구를 형성한다.
다음에, 스퍼터링법에 의하여 제 3 산화물 반도체막(403c), 제 1 산화물 반도체막(403a), 및 제 2 산화물 반도체막(403b)을 대기에 노출시키지 않고 연속적으로 형성하고, 1장의 포토마스크를 사용하여 선택적으로 에칭한다.
그리고, 제 2 산화물 반도체막(403b) 위에 스퍼터링법 등을 사용하여 도전막을 형성하고, 이 위에 산화 실리콘막을 형성한다. 다음에, 산화 실리콘막 위에 레지스트 마스크를 형성하고, 산화 실리콘막의 막 두께의 절반 정도를 제거하여 부분적으로 박막으로 하는 제 1 에칭을 실시한다. 레지스트 마스크를 애싱하여 레지스트 마스크의 면적을 작게 하는 처리를 실시한 후, 작아진 레지스트 마스크를 사용하여 제 2 에칭을 실시하여 돌출부를 갖는 소스 전극층(405a) 및 돌출부를 갖는 드레인 전극층(405b)을 각각 형성한다. 또한, 소스 전극층(405a)의 막 두께가 두꺼운 영역 위에는 제 1 보호층(410a)이 잔존하고, 드레인 전극층(405b)의 막 두께가 두꺼운 영역 위에는 제 2 보호층(410b)이 잔존한다. 또한, 소스 전극층(405a)은 절연막(434)에 형성된 개구를 통하여 배선층(692)과 전기적으로 접속되어 있다.
다음에, 제 2 산화물 반도체막(403b), 제 1 보호층(410a), 및 제 2 보호층(410b) 위에 게이트 절연막(402)을 형성한다. 본 실시형태에서는 게이트 절연막(402)의 재료로서 산화 갈륨막을 사용한다.
다음에, 게이트 절연막(402) 위에 스퍼터링법이나 증착법 등을 사용하여 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401a), 게이트 전극층(401b), 용량 전극층(693a), 및 용량 전극층(693b)을 형성한다. 다음에, 게이트 전극층(401a) 및 게이트 전극층(401b)을 마스크로서 사용하여 게이트 절연막(402)의 일부를 제거한다. 또한, 같은 공정에서 용량 전극층(693a) 및 용량 전극층(693b)을 마스크로서 사용하여 게이트 절연막(402)의 일부를 제거하여 절연막(682)을 형성한다. 또한, 산화 갈륨막인 게이트 절연막(402)의 일부를 제거할 때 산화 실리콘막인 제 1 보호층(410a) 및 제 2 보호층(410b)이 에칭 스토퍼로서 기능하고, 에칭 처리가 실시될 때 소스 전극층(405a) 및 드레인 전극층(405b)을 보호한다.
상술한 공정을 거쳐, 트랜지스터(610) 및 용량 소자(690)를 형성한다. 산화 갈륨막으로 이루어진 게이트 절연막(402)은 막 두께가 20nm 이하로 얇은 경우에도 이후의 공정에서 형성하는 질소를 포함한 금속 산화물막을 스퍼터링법 등으로 형성하여도 성막시 또는 성막 후에 아래쪽의 제 2 산화물 반도체막(403b)에 질소 등의 불순물이 침입되는 것을 방지하는 효과도 갖는다.
다음에, 트랜지스터(610) 및 용량 소자(690) 위에 절연막(407) 및 층간 절연막(485)을 형성한다. 이 단계의 단면도가 도 7a에 상당한다. 또한, 실시형태 1에 기재된 바와 같이 층간 절연막(485)에 매립 배선을 형성하고, 매립 배선의 위쪽에 다른 반도체 소자나 배선 등을 형성하여 다층 구조를 갖는 반도체 장치를 제작하여도 좋다.
또한, 본 실시형태는 실시형태 1 또는 실시형태 2와 자유로이 조합할 수 있다.
(실시형태 4)
실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용한 반도체 장치의 다른 예로서 논리 회로인 NOR형 회로의 단면도의 일례를 도 8a에 도시하였다. 도 8b는 도 8a에 대응하는 NOR형 회로의 회로도이고, 도 8c는 NAND형 회로의 회로도다.
도 8a 및 도 8b에 도시된 NOR형 회로에서 p채널형 트랜지스터인 트랜지스터(801) 및 트랜지스터(802)는 도 7a 및 도 7b에 도시된 트랜지스터(750)와 같은 구조를 갖는, 채널 형성 영역에 단결정 실리콘 기판을 사용한 트랜지스터로 하고, n채널형 트랜지스터인 트랜지스터(803) 및 트랜지스터(804)는 도 7a 및 도 7b에 도시된 트랜지스터(610), 및 실시형태 2에 기재된 트랜지스터(441d)와 마찬가지로 산화물 반도체막의 막 두께가 얇은 영역을 채널 형성 영역으로 하는 트랜지스터를 사용한다.
트랜지스터(803)는 산화물 반도체막을 3층의 적층 구조로 한 예다. 제 3 산화물 반도체막(403c) 위에 제 3 산화물 반도체막(403c)과 조성이 다른 제 1 산화물 반도체막(403a)을 형성하고, 제 1 산화물 반도체막(403a) 위에 제 3 산화물 반도체막(403c) 및 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)을 형성한 예다. 제 2 산화물 반도체막(403b)은 막 두께가 얇은 영역을 채널 형성 영역으로 할 수 있다.
또한, 산화물 절연막(435)과 제 1 산화물 반도체막(403a) 사이에 산화 갈륨을 포함한 절연막을 제공하고, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)을 형성하여 적층 구조로 하고, 막 두께가 얇은 영역을 갖는 제 2 산화물 반도체막(403b)을 형성한 구성을 사용하여도 좋다. 또한, 이 구성의 경우에는, 산화물 반도체막의 적층으로의 산소의 공급은 화학량론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역을 갖는 산화 갈륨을 포함한 절연막이 실시하는 구성이기 때문에 산화물 절연막(435)에 산소 도핑 처리를 실시하지 않아도 좋다. 또한, 이 구성의 경우에는, 도전층(491)을 덮는 절연막(434)이 형성되어 있고, 산화물 절연막(435)이 연마되어 절연막(434)의 일부를 노출시켜 그 노출 부분 위에 중첩된 산화 갈륨을 포함한 절연막이 제공되어 있다.
또한, 도 8a 및 도 8b에 도시된 NOR형 회로에서 트랜지스터(803)는 산화물 반도체막을 개재하여 게이트 전극층과 중첩된 위치에 트랜지스터의 전기적 특성을 제어하는 도전층(491)을 제공한다. 상기 도전층의 전위를 제어하여 예를 들어 GND로 함으로써 트랜지스터(803)의 문턱 전압을 더 양의 방향으로 이동시켜 노멀리 오프의 트랜지스터로 할 수 있다. 또한, 본 실시형태는 NOR형 회로에서 트랜지스터(803) 및 트랜지스터(804)에 제공되고 백 게이트로서 기능할 수 있는 상기 도전층들은 전기적으로 접속되는 예다. 그러나 이것에 한정되지 않고, 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
도 8a에 도시된 반도체 장치는 기판(800)에 단결정 실리콘 기판을 사용하고, 상기 단결정 실리콘 기판에 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에 산화물 반도체막의 적층을 채널 형성 영역에 사용한 트랜지스터(803)를 적층시키는 예다.
트랜지스터(803)의 게이트 전극층(401a) 및 게이트 전극층(401b)은 배선층(832)과 전기적으로 접속되어 있다. 또한, 배선층(832)은 배선층(835)과 전기적으로 접속되어 있다. 또한, 트랜지스터(803)의 게이트 전극층(401a) 및 게이트 전극층(401b)은 매립 배선과 전기적으로 접속되어 있고, 매립 배선은 도전층(842)과 전기적으로 접속되어 있다. 또한, 매립 배선은 제 1 배리어 금속막(486), 제 2 배리어 금속막(488), 및 제 1 배리어 금속막(486)과 제 2 배리어 금속막(488)으로 둘러싸인 저저항 도전층(487)으로 구성된다. 또한, 매립 배선의 제작 방법은 실시형태 1의 기재를 참조할 수 있으므로, 여기서는 자세한 설명은 생략하기로 한다.
배선층(832)은 절연막(830) 위에 제공되어 있고, 배선층(835)은 절연막(833)에 형성된 개구에 제공되어 있고, 도전층(842)은 절연막(434)에 형성된 개구에 제공되어 있다.
트랜지스터(802)의 전극층(825)은 배선층(831) 및 배선층(834)을 통하여 트랜지스터(803)의 전극층(845b)과 전기적으로 접속되어 있다. 배선층(831)은 절연막(830)에 형성된 개구에 제공되어 있고, 배선층(834)은 절연막(833)에 형성된 개구에 제공되어 있고, 전극층(845b)은 절연막(434)에 형성된 개구에 제공되어 있다. 또한, 전극층(845a) 또는 전극층(845b)은 트랜지스터(803)의 소스 전극층 또는 드레인 전극층이다.
산화 갈륨을 포함한 절연막을 사용한 경우에는, 산화 갈륨막을 포함한 절연막으로서는 비정질 구조를 갖는 산화 갈륨막을 사용한다. 또한, 제 1 산화물 반도체막(403a)은 산소 분위기(산소 100% 분위기)하에서 원자수비가 In:Ga:Zn=3:1:2인 산화물 타깃을 사용하여 형성하고, 막 내에 c축이 막이 형성되는 면의 법선 벡터 또는 막 표면의 법선 벡터에 평행한 방향으로 배향되고 또 ab면에 수직인 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있는 결정부를 포함시켜 소위 CAAC-OS막으로 한다. 또한, 제 2 산화물 반도체막(403b)은 산소 분위기(산소 100% 분위기)하에서 원자수비가In:Ga:Zn=1:1:1인 산화물 타깃을 사용하여 형성하여 CAAC-OS막으로 한다. 또한, 최종적으로 트랜지스터를 완성시켰을 때 제 1 산화물 반도체막(403a)과 제 2 산화물 반도체막(403b)의 막 두께의 합계는 5nm 이상 10nm 이하로 한다. 또한, 본 실시형태에서는 성막 직후에 결정부를 갖는 산화물 반도체막을 형성하는 예를 기재하였지만, 성막 후에 가열 처리를 실시함으로써 결정부를 형성하여도 좋다.
산화 갈륨막을 포함한 절연막 위에 접촉되어 제 1 산화물 반도체막(403a)이 형성되고, 제 2 산화물 반도체막(403b) 위에 접촉되어 산화 갈륨막을 포함한 게이트 절연막(402)이 형성된 구성을 갖는 경우에는, 제 1 산화물 반도체막(403a) 및 제 2 산화물 반도체막(403b)에 산소를 효율적으로 공급할 수 있다. 또한, 산화 갈륨막을 포함한 절연막 및 산화 갈륨막을 포함한 게이트 절연막(402)에 의하여 불필요한 산소의 방출을 억제할 수 있어, 제 1 산화물 반도체막(403a)을 산소 과잉 상태로 유지할 수 있다. 따라서, 트랜지스터(803)에서 제 1 산화물 반도체막(403a) 내 및 산화물 반도체막(403a)과 절연막의 계면의 산소 결손을 효율적으로 보전할 수 있다.
도 8c에 도시된 NAND형 회로에서는 p채널형 트랜지스터인 트랜지스터(811) 및 트랜지스터(814)는 도 7a 및 도 7b에 도시된 트랜지스터(750)와 같은 구조를 갖고, n채널형 트랜지스터인 트랜지스터(812) 및 트랜지스터(813)는 도 7a 및 도 7b에 도시된 트랜지스터(610)와 마찬가지로 막 두께가 얇은 영역을 채널 형성 영역에 갖는 산화물 반도체막을 사용한 트랜지스터를 사용한다.
또한, 도 8c에 도시된 NAND형 회로에서 트랜지스터(812) 및 트랜지스터(813)는 산화물 반도체막을 개재하여 게이트 전극층과 중첩된 위치에 트랜지스터의 전기적 특성을 제어하는 도전층이 제공된다. 상기 도전층의 전위를 제어하여 예를 들어 GND로 함으로써 트랜지스터(812) 및 트랜지스터(813)의 문턱 전압을 더 양의 방향으로 이동시켜 노멀리 오프의 트랜지스터로 할 수 있다. 또한, 본 실시형태는 NAND형 회로에서 트랜지스터(812) 및 트랜지스터(813)에 제공되고 백 게이트로서 기능하는 상기 도전층들은 전기적으로 접속되는 예다. 그러나, 이것에 한정되지 않고, 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 소비 전력을 충분히 저감시킬 수 있다.
또한, 서로 다른 반도체 재료를 사용한 반도체 소자를 적층시킴으로써 미세화 및 고집적화를 실현하고 또 안정적이고 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태에서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용한 NOR형 회로와 NAND형 회로의 예를 기재하였지만, 특별히 한정되지 않고, 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여 AND형 회로나 OR 회로 등을 형성할 수 있다. 예를 들어 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고 또 기록 횟수도 제한되지 않는 반도체 장치(기억 장치)를 제작할 수도 있다.
도 9는 반도체 장치의 회로도를 도시한 것이다.
도 9에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은 전기적으로 접속되어 있다. 트랜지스터(160)는 실시형태 3에 기재된 트랜지스터(740) 및 트랜지스터(750), 본 실시형태에 기재된 트랜지스터(802) 등을 사용할 수 있다.
또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 및 드레인 전극층 중 하나는 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층 및 트랜지스터(162)의 소스 전극층 및 드레인 전극층 중 다른 하나는 용량 소자(164)의 전극 중 하나와 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 전극 중 다른 하나는 전기적으로 접속되어 있다.
트랜지스터(162)는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d), 트랜지스터(441a), 트랜지스터(441b), 트랜지스터(441c), 트랜지스터(441d), 트랜지스터(441e), 실시형태 3에 기재된 트랜지스터(610), 및 본 실시형태에 기재된 트랜지스터(803) 중 어느 하나의 구조를 사용할 수 있다.
도 9에 도시된 회로 구성을 갖는 반도체 장치에서는 트랜지스터(160)의 게이트 전극층의 전위를 유지할 수 있는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 및 판독을 실시할 수 있다.
정보 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기서는, 다른 2개의 전위 레벨을 공급하는 전하(아래에서 Low 레벨 전하, High 레벨 전하라고 기재함) 중 어느 쪽이 공급되는 것으로 한다. 이 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위는 달라진다. 이것은 일반적으로 트랜지스터(160)를 n채널형으로 하면 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 공급되는 경우의 외견상의 문턱값 Vth _H는 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 공급되는 경우의 외견상 문턱값 Vth _L보다 낮아지기 때문이다. 여기서, 외견상의 문턱 전압이란 트랜지스터(160)를 "온 상태"로 하기 위하여 필요한 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L 사이의 전위 V0로 함으로써 트랜지스터(160)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어 기록에서 High 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(＞Vth _H)이 되면 트랜지스터(160)는 "온 상태"가 된다. Low 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(＜Vth _L)이 되어도 트랜지스터(160)는 "오프 상태"를 유지한다. 따라서, 제 2 배선의 전위를 보면, 유지된 정보를 판독할 수 있다.
또한, 메모리셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리셀의 정보만을 판독할 수 있게 할 필요가 있다. 정보를 판독하지 않는 경우에는 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 "오프 상태"가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 "온 상태"가 되는 전위, 즉 Vth _L보다 높은 전위를 제 5 배선에 공급하면 좋다.
도 10은 다른 기억 장치의 구조의 일 형태의 예를 도시한 것이다.
도 10은 기억 장치의 사시도다. 도 10에 도시된 기억 장치는 상부에 기억 회로로서 복수의 메모리셀을 포함한 메모리셀 어레이(메모리셀 어레이(3400(1)) 내지 메모리셀 어레이(3400(n)), n은 2이상의 정수(整數))를 복수층 갖고, 하부에 메모리셀 어레이(3400(1)) 내지 메모리셀 어레이(3400(n))를 동작시키기 위하여 필요한 논리 회로(3004)를 갖는다.
도 10에는 논리 회로(3004), 메모리셀 어레이(3400(1)) 및 메모리셀 어레이(3400(2))를 도시하였고, 메모리셀 어레이(3400(1)) 또는 메모리셀 어레이(3400(2))에 포함되는 복수의 메모리셀 중 대표로서 메모리셀(3170a) 및 메모리셀(3170b)을 도시하였다. 메모리셀(3170a) 및 메모리셀(3170b)은 예를 들어 본 실시형태에 기재된 도 9의 회로 구성과 같은 구성으로 할 수도 있다.
또한, 메모리셀(3170a) 및 메모리셀(3170b)에 포함되는 트랜지스터로서 산화물 반도체막의 막 두께가 얇은 영역을 채널 형성 영역으로 하는 트랜지스터를 사용한다. 산화물 반도체막의 막 두께가 얇은 영역을 채널 형성 영역으로 하는 트랜지스터의 구성에 대해서는 실시형태 1 또는 실시형태 2에 기재된 구성과 마찬가지이므로 설명은 생략한다.
또한, 논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 사용한 트랜지스터를 갖는다. 예를 들어 반도체 재료(예를 들어 실리콘 등)를 포함한 기판에 소자 분리 절연층을 제공하고, 소자 분리 절연층으로 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터는 절연 표면 위에 형성된 다결정 실리콘막 등의 반도체막이나 SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터라도 좋다.
메모리셀 어레이(3400(1)) 내지 메모리셀 어레이(3400(n)) 및 논리 회로(3004)는 층간 절연층을 개재하여 적층되고, 층간 절연층을 관통하는 전극이나 배선에 의하여 적절히 전기적 접속 등을 실시할 수 있다.
본 실시형태에 기재된 반도체 장치에서는 산화물 반도체막의 막 두께가 얇은 영역을 채널 형성 영역으로 하고 또 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)라도 장기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는 정보의 기록에 높은 전압은 필요없고 소자의 열화의 문제도 없다. 예를 들어 종래의 비휘발성 메모리와 같이 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 뽑을 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제는 전혀 생기지 않는다. 즉, 본 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없고 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 제어함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현될 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고 또 높은 전기적 특성이 부여된 반도체 장치 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태는 실시형태 1, 실시형태 2, 또는 실시형태 3과 자유로이 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 반도체 장치의 일례로서 실시형태 1 또는 실시형태 2에 기재된 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d), 트랜지스터(441a), 트랜지스터(441b), 트랜지스터(441c), 트랜지스터(441d), 및 트랜지스터(441e) 중 어느 하나를 적어도 일부에 사용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 11a는 CPU의 구체적인 구성을 도시한 블록도다. 도 11a에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 11a에 도시된 CPU는 그 구성을 간략화시켜 도시한 일례에 불과하고 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 명령 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 따라 각종 제어를 실시한다. 구체적으로 말하면, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 실시한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1을 바탕으로 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고, 내부 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 11a에 도시된 CPU에서는 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀로서 실시형태 4에 기재된 메모리셀을 사용할 수 있다.
도 11a에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작의 선택을 실시한다. 즉 레지스터(1196)가 갖는 메모리셀에서 플립플롭에 의한 데이터 유지를 실시할지 또는 용량 소자에 의한 데이터 유지를 실시할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택되어 있는 경우, 데이터가 용량 소자에 재기록되고, 레지스터(1196) 내의 메모리셀로의 전원 전압의 공급을 정지할 수 있다.
전원 정지는 도 11b 또는 도 11c에 도시된 바와 같이, 메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드간에 스위칭 소자를 제공함으로써 실시할 수 있다. 도 11b 및 도 11c의 회로에 대하여 아래에서 설명한다.
도 11b 및 도 11c에는 메모리셀로의 전원 전위의 공급을 제어하는 스위칭 소자에 실시형태 1 또는 실시형태 2에 기재된 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d), 트랜지스터(441a), 트랜지스터(441b), 트랜지스터(441c), 트랜지스터(441d), 및 트랜지스터(441e) 중 어느 하나를 포함한 기억 회로의 구성의 일례를 도시하였다.
도 11b에 도시된 기억 장치는 스위칭 소자(1141)와, 복수의 메모리셀(1142)을 갖는 메모리셀군(1143)을 갖는다. 구체적으로 말하면, 각 메모리셀(1142)에는 실시형태 3에 기재된 메모리셀을 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 High 레벨의 전원 전위 VDD가 공급된다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호 IN의 전위와, Low 레벨의 전원 전위 VSS의 전위가 공급된다.
도 11b에서는 스위칭 소자(1141)로서 실시형태 1 또는 실시형태 2에 기재된 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d), 트랜지스터(441a), 트랜지스터(441b), 트랜지스터(441c), 트랜지스터(441d), 및 트랜지스터(441e) 중 어느 하나를 사용하며, 상기 트랜지스터의 스위칭은 그 게이트 전극층에 공급되는 신호 SigA에 의하여 제어된다.
또한, 도 11b에는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성이 도시되었으나, 특별히 한정되지 않으며, 복수의 트랜지스터를 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 갖는 경우에는 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬 접속과 병렬 접속이 조합되어도 좋다.
또한, 도 11b에서는 스위칭 소자(1141)에 의하여 메모리셀군(1143)이 갖는 각 메모리셀(1142)로의 High 레벨의 전원 전위 VDD의 공급이 제어되어 있지만, 스위칭 소자(1141)에 의하여 Low 레벨의 전원 전위 VSS의 공급이 제어되어 있어도 좋다.
또한, 도 11c에는 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여 Low 레벨의 전원 전위 VSS가 공급되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의하여 메모리셀군(1143)이 갖는 각 메모리셀(1142)로의 Low 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드간에 스위칭 소자를 제공하고, 일시적으로 CPU의 동작을 정지하며 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있어 소비 전력을 저감시킬 수 있다. 구체적으로 말하면, 예를 들어 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보 입력을 정지하는 동안에도 CPU의 동작을 정지할 수 있어 이것에 따라 소비 전력을 저감시킬 수 있다.
여기서는, CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 보텀 게이트 트랜지스터를 사용하여 표시 장치를 제작하는 예에 대하여 설명한다. 보텀 게이트 트랜지스터는 실시형태 1이나 실시형태 2의 트랜지스터의 제작 공정의 일부를 변경하면 형성할 수 있고, 예를 들어 게이트 전극층을 형성한 후, 산화물 절연막을 형성하고, CMP 처리를 실시하지 않고, 산화물 반도체막의 적층을 형성하고, 이 산화물 반도체막의 적층 위에 소스 전극층 및 드레인 전극층을 형성함으로써 제작할 수 있다. 또한, 소스 전극층 및 드레인 전극층을 형성한 후, 희석된 불산으로 웨트 에칭하여 산화물 반도체막의 일부를 박막화시킴으로써 채널 에치 트랜지스터를 제작할 수 있다.
표시 장치에 제공된 표시 소자로서 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로 말하면, 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 표시 장치(전자 페이퍼) 등 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 사용할 수 있다.
표시 장치의 일 형태에 대하여 도 12a 및 도 12b를 사용하여 설명한다. 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도 12a 및 도 12b에 도시하였다.
액정 표시 장치는 종전계 방식 또는 횡전계 방식을 적용할 수 있다. 도 12a에는 종전계 방식을 채용하는 예를 도시하였고, 도 12b에는 횡전계 방식의 일례로서 FFS(Fringe Field Switching) 모드를 채용하는 예를 도시하였다.
다만, 표시 패널은 화소부(4002)에 제공된 트랜지스터(4010)가 표시 소자와 전기적으로 접속되도록 구성되고, 상기 표시 소자로서는 표시를 실시할 수 있으면 특별히 한정되지 않고, 다양한 표시 소자를 사용할 수 있다.
도 12a 및 도 12b에 도시된 바와 같이 표시 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전층(4019)을 통하여 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4034)과 동일한 도전층으로 형성되고, 단자 전극(4016)은 트랜지스터(4010) 및 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 동일한 도전층으로 형성되어 있다.
또한, 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 트랜지스터를 갖고, 도 12a 및 도 12b에는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하였다. 도 12a 및 도 12b에서는 트랜지스터(4010) 및 트랜지스터(4011) 위에 절연층(4032)이 제공되어 있다.
또한, 도 12b에서는 절연층(4032) 위에 평탄화 절연층(4040)이 제공되어 있고, 제 1 전극층(4034)과 제 2 전극층(4031) 사이에 절연층(4042)이 제공되어 있다.
트랜지스터(4010) 및 트랜지스터(4011)로서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용할 수 있다. 트랜지스터(4010) 및 트랜지스터(4011)는 보텀 게이트 트랜지스터다.
트랜지스터(4010) 및 트랜지스터(4011)는 전류 경로(채널)로서 기능하는 제 2 산화물 반도체막을 개재하여 제 2 산화물 반도체막보다 캐리어 밀도가 낮은 제 1 산화물 반도체막 및 제 3 산화물 반도체막을 포함한다. 따라서, 트랜지스터(4010) 및 트랜지스터(4011)는 전류 경로가 절연층 계면에서 떨어져 있는 매립 채널 트랜지스터이고, 높은 전계 효과 이동도를 갖는다. 또한, 백 채널 측에 형성될 수 있는 계면 준위의 영향을 저감시킴과 함께 트랜지스터의 광열화(예를 들어 광 네거티브 바이어스 열화)를 저감시킨 신뢰성이 높은 트랜지스터다.
또한, 구동 회로용 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 추가적으로 도전층을 제공하여도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 제공함으로써, 상기 트랜지스터(4011)의 문턱 전압의 변화량을 더 저감시킬 수 있다. 또한, 도전층은 전위가 트랜지스터(4011)의 게이트 전극층의 전위와 동일하여도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위는 GND, 0V, 또는 부유 상태라도 좋다.
또한, 상기 도전층은 외부의 전기장을 차폐하는 기능, 즉 외부의 전기장이 내부(트랜지스터를 포함한 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의하여, 정전기 등 외부의 전기장의 영향으로 트랜지스터의 전기적 특성이 변동되는 것을 방지할 수 있다.
도 12a 및 도 12b에서 액정 소자(4013)는 제 1 전극층(4034), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 끼우도록 배향막으로서 기능하는 절연층(4038) 및 절연층(4033)이 제공되어 있다.
도 12a에서는 제 2 전극층(4031)은 기판(4006) 측에 제공되고, 제 1 전극층(4034)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층된 구성을 갖는다. 또한, 도 12b에서는 액정층(4008) 아래쪽에 개구 패턴을 갖는 제 2 전극층(4031)을 갖고, 절연층(4042)을 개재하여 제 2 전극층(4031) 더 아래쪽에 평판 형상 제 1 전극층(4034)을 갖는다. 도 12b에서 개구 패턴을 갖는 제 2 전극층(4031)은 굴곡부나 분기된 빗살 형상을 포함한 형상을 갖는다. 제 1 전극층(4034) 및 제 2 전극층(4031)은 그 전극 사이에 전계를 발생시키기 위하여, 같은 형상이며 중첩되는 배치는 피한다. 또한, 평탄화 절연층(4040) 위에 접촉되도록 평판 형상 제 2 전극층(4031)을 형성하고, 절연층(4042)을 개재하여 제 2 전극층(4031) 위에 화소 전극으로서 기능하고 개구 패턴을 갖는 제 1 전극층(4034)을 갖는 구성으로 하여도 좋다.
제 1 전극층(4034) 및 제 2 전극층(4031)에는 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4034) 및 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중 하나 또는 복수 종류를 사용하여 형성할 수 있다.
또한, 제 1 전극층(4034) 및 제 2 전극층(4031)은 도전성 고분자(도전성 중합체라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 형상 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 제공되어 있다. 또한, 구(球) 형상 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 저분자 화합물이라도 좋고, 고분자 화합물이라도 좋다. 이들 액정 재료(액정 조성물)는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 필요로 하지 않는 블루상을 발현하는 액정 조성물을 액정층(4008)에 사용하여도 좋다. 이 경우에는, 제 1 전극층(4034) 및 제 2 전극층(4031)은 액정층(4008)과 접촉된다. 블루상은 액정상 중 하나이며 콜레스테릭 액정을 계속적으로 온도를 상승시킬 때 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 액정과 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위하여 블루상을 발현하는 액정 조성물에 중합성 모노머 및 중합 개시제 등을 첨가하여 고분자 안정화시키는 처리를 실시하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은 응답 속도가 빠르고 광학적 등방성을 갖기 때문에 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공할 필요가 없어 러빙 처리도 불필요하게 되기 때문에 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 도중에 생기는 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있다.
또한, 액정 재료의 고유 저항은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값이다.
액정 표시 장치에 제공되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정의 기간 동안 전하가 유지될 수 있도록 설정된다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에 기재된 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량의 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 유지 용량을 제공하면 충분하다.
본 명세서에 기재된 산화물 반도체막이 사용된 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등 전기 신호의 유지 시간을 길게 할 수 있고 기록 간격도 길게 설정할 수 있다. 그러므로, 리프레시 동작의 빈도를 줄일 수 있어 소비 전력을 억제하는 효과를 갖는다.
또한, 본 명세서에 기재된 산화물 반도체막이 사용된 트랜지스터에서는 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어 이러한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용되는 드라이버 트랜지스터를 동일한 기판 위에 형성할 수 있다. 또한, 화소부에도 이러한 트랜지스터를 사용함으로써 고화질 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리-블랙(normally black) 모드 액정 표시 장치 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지 예를 들 수 있지만, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형 액정 표시 장치에 적용할 수도 있다. VA형 액정 표시 장치란 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형 액정 표시 장치는 전압이 인가되지 않을 때 액정 분자가 패널면에 수직인 방향으로 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자가 배향되도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라고 불리는 방법을 사용할 수 있다.
또한, 표시 장치에 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등 광학 부재(광학 기판) 등을 적절히 제공한다. 예를 들어 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시하는 데 화소에서 제어하는 색 요소는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3가지 색깔에 한정되지 않는다. 예를 들어 RGBW(W는 백색을 나타냄), 또는 RGB에 옐로(yellow), 시안(cyan), 마젠타(magenta) 등을 하나 이상 추가한 것을 들 수 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 본 발명은 컬러 표시용 표시 장치에 한정되지 않고 흑백 표시용 표시 장치에 적용될 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서 일렉트로루미네선스를 이용한 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용한 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로는 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써 한 쌍의 전극으로부터 전자 및 정공이 발광성 유기 화합물을 포함한 층에 각각 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광성 유기 화합물이 여기 상태를 형성하고 이 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형 발광 소자라고 불린다. 본 실시형태에서는 발광 소자로서 유기 EL 소자를 사용한 예를 기재한다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 한쪽이 투광성을 가지면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성한다. 발광 소자로서, 기판과 반대 측의 면으로부터 발광을 추출하는 상면 사출 구조의 발광 소자, 기판 측의 면으로부터 발광을 추출하는 하면 사출 구조의 발광 소자, 및 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자 중 어느 것을 적용하여도 좋다.
도 13a 및 도 13b에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시하였다.
도 13a는 발광 장치의 평면도이며, 도 13a에 도시된 1점 쇄선 S1-T1, 1점 쇄선 S2-T2, 및 1점 쇄선 S3-T3으로 절단한 단면이 도 13b에 상당한다. 또한, 도 13a의 평면도에서는 전계 발광층(542) 및 제 2 전극층(543)은 생략하였다.
도 13a 및 도 13b에 도시된 발광 장치는 기판(500) 위에 트랜지스터(510), 용량 소자(520), 및 배선층 교차부(530)를 갖고, 트랜지스터(510)는 발광 소자(540)와 전기적으로 접속되어 있다. 또한, 도 13a 및 도 13b에 도시된 발광 장치는 기판(500)을 통과하여 발광 소자(540)로부터 발광을 추출하는 하면 사출 구조의 발광 장치다.
트랜지스터(510)는 보텀 게이트 트랜지스터다.
트랜지스터(510)는 게이트 전극층(511a), 게이트 전극층(511b), 게이트 절연막(501), 게이트 절연막(502), 제 1 산화물 반도체막(512a)과 n형 제 2 산화물 반도체막(512b)과 제 3 산화물 반도체막(512c)을 포함한 산화물 반도체 적층(512), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a) 및 도전층(513b)을 포함한다. 또한, 트랜지스터(510) 위에는 절연층(525)이 형성되어 있다.
용량 소자(520)는 도전층(521a), 도전층(521b), 게이트 절연막(501), 게이트 절연막(502), 제 1 산화물 반도체막(522a), n형을 부여하는 불순물을 함유한 제 2 산화물 반도체막(522b), 제 3 산화물 반도체막(522c)을 포함한 산화물 반도체 적층(522), 도전층(523)을 포함하고, 도전층(521a) 및 도전층(521b)과 도전층(523)으로 게이트 절연막(501), 게이트 절연막(502), 및 산화물 반도체 적층(522)을 끼운 구성으로 함으로써 용량 소자를 형성한다.
배선층 교차부(530)는 게이트 전극층(511a) 및 게이트 전극층(511b)과 도전층(533)의 교차부이며, 게이트 전극층(511a) 및 게이트 전극층(511b)과 도전층(533)은 게이트 절연막(501) 및 게이트 절연막(502)을 개재하여 교차한다.
본 실시형태에서는 게이트 전극층(511a) 및 도전층(521a)으로서 막 두께가 30nm인 티타늄막을 사용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막 두께가 200nm인 구리막을 사용한다. 따라서, 게이트 전극층은 티타늄막과 구리막의 적층 구조를 갖는다.
트랜지스터(510)는 전류 경로(채널)로서 기능하는 제 2 산화물 반도체층을 개재하여 제 2 산화물 반도체막보다 캐리어 밀도가 낮은 제 1 산화물 반도체막 및 제 3 산화물 반도체막을 포함한다. 따라서, 트랜지스터(510)는 전류 경로가 절연층 계면에서 떨어져 있는 매립 채널 트랜지스터이고, 높은 전계 효과 이동도를 갖는다. 또한, 백 채널 측에 형성될 수 있는 계면 준위의 영향을 저감시킴과 함께 트랜지스터의 광열화(예를 들어 광 네거티브 바이어스 열화)를 저감시킨 신뢰성이 높은 트랜지스터다.
또한, 트랜지스터(510)는 게이트 절연막(502)으로서 암모니아의 함유량이 저감된 구리의 배리어막으로서 기능하는 제 1 질소를 포함한 실리콘막, 막 두께가 두꺼운(예를 들어 막 두께가 300nm) 막 내의 결함이 저감된 제 2 질소를 포함한 실리콘막, 수소 농도가 저감된 제 3 질소를 포함한 실리콘막의 적층 구조를 포함하고, 게이트 절연막(501)으로서 산화물 절연층을 갖는 트랜지스터다. 이러한 구성으로 함으로써 트랜지스터(510)의 전기적 특성을 양호하게 할 수 있고, 또한, 트랜지스터(510)의 정전 파괴를 방지할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 좋은 수율로 제공할 수 있다.
트랜지스터(510), 용량 소자(520), 및 배선층 교차부(530) 위에는 층간 절연층(504)이 형성되어 있고, 층간 절연층(504) 위에서 발광 소자(540)와 중첩되는 영역에 컬러 필터층(505)이 제공되어 있다. 층간 절연층(504) 및 컬러 필터층(505) 위에는 평탄화 절연층으로서 기능하는 절연층(506)이 제공되어 있다.
절연층(506) 위에 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)의 순서로 적층된 구조를 포함한 발광 소자(540)가 제공되어 있다. 발광 소자(540)와 트랜지스터(510)는 도전층(513a)에 도달되는 절연층(506) 및 층간 절연층(504)에 형성된 개구에서 제 1 전극층(541) 및 도전층(513a)이 접촉됨으로써 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 제공되어 있다.
절연층(506)에는 막 두께가 1500nm인 감광성 아크릴막을 사용할 수 있고, 격벽(507)에는 막 두께가 1500nm인 감광성 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는 예를 들어 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는 감광성 유기 수지 및 비감광성 유기 수지를 사용할 수 있지만, 감광성 유기 수지층을 사용하면, 레지스트 마스크의 개수를 삭감할 수 있어 공정이 간략화되기 때문에 바람직하다.
유채색은 흑색, 회색, 백색 등의 무채색을 제외한 색깔이며, 컬러 필터층은 착색된 유채색의 빛만을 투과시키는 재료로 형성된다. 유채색으로서는 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 옐로 등을 사용하여도 좋다. 착색된 유채색의 빛만을 투과시킨다는 것은 컬러 필터층을 투과하는 빛이 그 유채색의 빛의 파장에 피크를 가짐을 뜻한다. 컬러 필터층은 포함시키는 착색 재료의 농도와 빛의 투과율의 관계를 고려하여 최적의 막 두께가 되도록 적절히 제어하면 좋다. 예를 들어 컬러 필터층(505)의 막 두께는 1500nm 이상 2000nm 이하로 하면 좋다.
격벽(507)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성 수지 재료를 사용하고, 제 1 전극층(541) 위에 개구부를 형성하고, 이 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(542)은 하나의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 제 2 전극층(543) 및 격벽(507) 위에 보호막을 형성하여도 좋다. 보호막으로서 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 발광 소자(540)를 덮는 유기 화합물을 함유한 층을 증착법에 의하여 형성하여도 좋다.
또한, 필요하면 발광 소자의 사출면에 편광판 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어 표면의 요철에 의하여 반사광을 확산시켜 반사를 저감시킬 수 있는 안티 글레어(anti-glare) 처리를 실시할 수 있다.
또한, 평탄화 절연층으로서 기능하는 절연층(506)은 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 실록산계 수지, PSG(인유리), BPSG(인 붕소 유리) 등의 저유전율 재료(low-k 재료)를 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연층을 적층시킴으로써 절연층(506)을 형성하여도 좋다.
절연층(506)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법), 스크린 인쇄, 오프셋 인쇄 등을 사용할 수 있다.
제 1 전극층(541) 및 제 2 전극층(543)에는 도 12a 및 도 12b에 도시된 표시 장치의 제 1 전극층(4034) 및 제 2 전극층(4031)과 같은 재료를 적용할 수 있다.
본 실시형태에서는 도 13a 및 도 13b에 도시된 발광 장치는 하면 사출 발광 장치이므로, 제 1 전극층(541)은 투광성을 갖고, 제 2 전극층(543)은 반사성을 갖는다. 따라서, 제 1 전극층(541)에 금속막을 사용하는 경우에는 투광성을 유지할 수 있을 정도로 막 두께를 얇게 하고, 제 2 전극층(543)에 투광성을 갖는 도전층을 사용하는 경우에는 반사성을 갖는 도전층을 적층시키면 좋다.
또한, 구동 회로 보호용 보호 회로를 제공하여도 좋다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 명세서에 기재된 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 핸드셋, 트랜시버, 휴대 무선기, 휴대 전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공조 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 및 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 사용한 엔진 또는 비수계 2차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜을 무한 궤도로 바꾼 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함한 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 22a 내지 도 23c에 도시하였다.
도 22a 및 도 22b는 접을 수 있는 태블릿 단말이다. 도 22a는 펼쳐진 상태이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
도 22a 및 도 22b에 도시된 바와 같은 휴대 기기에서는 화상 데이터의 일시 기억 등에 메모리로서 SRAM 또는 DRAM이 사용된다. 예를 들어 실시형태 4에서 설명한 반도체 장치를 메모리로서 사용할 수 있다. 상기 실시형태에서 설명한 반도체 장치를 메모리에 채용함으로써 정보를 고속으로 기록하거나 판독할 수 있고, 또 기억을 장기간에 걸쳐 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다. 또한, 도 22a 및 도 22b에 도시된 바와 같은 휴대 기기에서는 화상 처리나 연산 처리를 실시하는 CPU가 사용된다. 이 CPU로서 실시형태 5에 기재된 CPU를 사용할 수 있고, 사용하면 휴대 기기의 소비 전력을 저감시킬 수 있다.
또한, 표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 표시부(9631a)로서 실시형태 6에 기재된 표시 장치를 사용할 수 있다. 또한, 표시부(9631a)에서는 일례로서 절반 영역이 표시 기능만을 갖는 구성이고 다른 절반 영역이 터치 패널 기능을 갖는 구성을 도시하였지만 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 부분을 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향의 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 사용시에 검출되는 외광의 광량에 따라 표시의 휘도를 최적인 것으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로, 가속도 센서 등의 기울기를 검출하는 센서 등 다른 검출 장치를 내장하여도 좋다.
또한, 도 22a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만, 특별히 한정되지 않으며, 한쪽의 사이즈와 다른 한쪽의 사이즈가 달라도 좋고, 표시 품질도 달라도 좋다. 예를 들어 한쪽이 다른 쪽보다 고정세하게 표시할 수 있는 표시 패널로 하여도 좋다.
도 22b는 닫은 상태를 도시한 것이며, 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 22b에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿형 단말은 접을 수 있기 때문에 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a) 및 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
또한, 상기 외에도 도 22a 및 도 22b에 도시된 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의하여 터치 패널, 표시부, 또는 영상 신호 처리부 등에 전력을 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한쪽 면 또는 양쪽 면에 제공할 수 있고, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 22b에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 22c에 도시된 블록도를 사용하여 설명한다. 도 22c는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)를 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 22b에 도시된 충방전 제어 회로(9634)에 대응하는 부분이다.
우선, 외광을 사용하여 태양 전지(9633)에 의한 발전이 실시되는 경우의 동작의 예에 대하여 설명한다. 태양 전지에 의하여 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에서 표시하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 도시하였지만, 특별히 한정되지 않으며 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의하여 배터리(9635)를 충전하는 구성을 가져도 좋다. 예를 들어 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 실시하는 구성으로 하여도 좋다.
도 23a에서 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되고, 표시부(8002)에 영상을 표시시키고, 스피커부(8003)로부터 음성을 출력할 수 있다.
표시부(8002)에는 실시형태 6에 기재된 액정 표시 장치, 실시형태 6에 기재된 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의 반도체 표시 장치를 사용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하여도 좋다. 텔레비전 장치(8000)는 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 실시할 수 있다.
또한, 텔레비전 장치(8000)는 정보 통신을 실시하기 위한 CPU나 메모리를 구비하여도 좋다. 텔레비전 장치(8000)는 실시형태 4에 기재된 메모리나 실시형태 5에 기재된 CPU를 사용할 수 있다.
도 23a에서 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 실시형태 5에 기재된 CPU를 사용한 전기 기기의 일례다. 구체적으로 말하면, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 23a에서 CPU(8203)가 실내기(8200)에 제공된 경우를 예시하였지만, CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 또는 실내기(8200)와 실외기(8204)의 양쪽 모두에 CPU(8203)가 제공되어 있어도 좋다. 실시형태 5에 기재된 CPU를 에어컨디셔너의 CPU에 사용함으로써 전력 절약을 도모할 수 있다.
도 23a에서 전기 냉동 냉장고(8300)는 산화물 반도체를 사용한 CPU를 구비한 전기 기기의 일례다. 구체적으로 말하면, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), CPU(8304) 등을 갖는다. 도 23a에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 실시형태 5에 기재된 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용함으로써 전력 절약을 도모할 수 있다.
도 23b에 전기 기기의 일례인 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는 2차 전지(9701)가 탑재되어 있다. 2차 전지(9701)의 전력은 제어 회로(9702)에 의하여 출력이 조정되고 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시되지 않은 ROM, RAM, CPU 등을 갖는 처리 장치(9704)에 의하여 제어된다. 실시형태 5에 기재된 CPU를 전기 자동차(9700)의 CPU에 사용함으로써 전력 절약을 도모할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단체, 또는 전동기와 내연 기관이 조합되도록 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길이나 내리막길 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 도시하지 않았지만 직류를 교류로 변환시키는 인버터도 내장된다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 CAAC-IGZO막을 사용한 트랜지스터의 단면도의 일부를 도 14a 및 도 14b에 도시하였고, 비정질-IGZO막을 사용한 트랜지스터의 단면도의 일부를 도 15a 및 도 15b에 도시하였다. 도 14a 및 도 15a는 단면 TEM상을 나타낸 것이고, 도 14b 및 도 15b는 단면 모식도다.
본 실시예의 트랜지스터는 소스 전극층 및 드레인 전극층을 형성한 후에 상기 전극층을 마스크로서 사용하여 IGZO막에 웨트 에칭을 실시하여 IGZO막에 얇은 영역을 형성하였다. 또한, CAAC-IGZO막과 비정질-IGZO막은 결정 구조의 상태가 다르다(비정질-IGZO막은 CAAC-IGZO막보다 결정성이 낮음).
구체적으로 말하면, 웨트 에칭은 0.0025%의 불산을 사용하여 실시하였다. 0.0025%의 불산은 1990ml의 물(H2O)과 10ml의 0.5% 불화 수소(HF)를 혼합함으로써 제작하였다.
또한, 상술한 실시형태의 트랜지스터는 도 14a 및 도 14b에 도시된 CAAC-IGZO막을 사용한 트랜지스터다. 비교하기 위하여 도 15a 및 도 15b에 도시된 비정질-IGZO막을 사용한 트랜지스터를 제작하였다.
본 실시예에 사용한 샘플의 자세한 내용에 대하여 아래에서 설명한다.
도 14a 및 도 14b에 도시된 샘플 A는 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 1층째를 형성하고, 이 위에 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 2층째를 적층시킨 CAAC-IGZO막을 사용하였다. 도 15a 및 도 15b에 도시된 샘플 B는 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 단층의 비정질-IGZO막을 사용하였다.
<샘플 A>
실리콘 기판 위에 하지막으로서 스퍼터링법에 의하여 산화 실리콘막(SiOx막)을 300nm 형성하였다. 이 후, 하지막 위에 스퍼터링법에 의하여 CAAC-IGZO막을 15nm 형성하였다. CAAC-IGZO막은 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 1층째 CAAC-IGZO막을 5nm로 형성하고, 1층째 CAAC-IGZO막 위에 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 2층째 CAAC-IGZO막을 10nm로 형성하였다. 이 후, 금속막으로서 텅스텐(W)막을 100nm 형성하고, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용한 ICP 에칭 장치를 사용하여 금속막을 에칭하였다.
SiOx막의 성막 조건은 단결정 실리콘 타깃을 사용하여 성막 압력을 0.4Pa로 하고, Ar 유량을 25sccm로 하고, O2 유량을 25sccm로 하고, 성막 온도를 100℃(기판 온도 100℃)로 하고, DC 전원을 사용한 투입 전력을 5kW로 하고, 타깃과 기판 사이의 거리를 60mm로 하였다.
CAAC-IGZO막(3:1:2)의 성막 조건은 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하고, 성막 압력을 0.4Pa로 하고, Ar 유량을 30sccm로 하고, O2 유량을 45sccm로 하고, 성막 온도를 308℃(기판 온도 250℃)로 하고, DC 전원을 사용한 투입 전력을 0.5kW로 하고, 타깃과 기판 사이의 거리를 60mm로 하였다.
CAAC-IGZO막(1:1:1)의 성막 조건은 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하고, 성막 압력을 0.4Pa로 하고, Ar 유량을 30sccm로 하고, O2 유량을 45sccm로 하고, 성막 온도를 416℃(기판 온도 350℃)로 하고, DC 전원을 사용한 투입 전력을 0.5kW로 하고, 타깃과 기판 사이의 거리를 60mm로 하였다.
텅스텐(W)막의 제 1 에칭 조건은 압력을 0.67Pa로 하고, CF4 유량을 55sccm로 하고, Cl2 유량을 45sccm로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력은 3000W(0.76W/cm2)로 하고, 바이어스 전력은 110W(0.07W/cm2)로 하고, 에칭 시간은 10sec로 하였다. 이 공정을 거쳐 텅스텐(W)막을 에칭하여 부분적으로 막 두께가 작은 영역을 제공하였다.
텅스텐(W)막의 제 2 에칭 조건은 압력을 3.0Pa로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력은 2000W(0.51W/cm2)로 하고, 바이어스 전력은 0W로 하고, 에칭 시간은 15sec로 하였다. 이 공정을 거쳐 레지스트 마스크의 면적을 작게 하였다.
텅스텐(W)막의 제 3 에칭 조건은 압력을 0.67Pa로 하고, CF4 유량을 55sccm로 하고, Cl2 유량을 45sccm로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력은 3000W(0.76W/cm2)로 하고, 바이어스 전력은 110W(0.07W/cm2)로 하고, 에칭 시간은 15sec로 하였다. 이 공정을 거쳐 텅스텐(W)막을 더 에칭하였다.
<샘플 B>
실리콘 기판 위에 하지막으로서 SiOx막을 스퍼터링법에 의하여 300nm로 형성하였다. 이 후, 하지막 위에 비정질-IGZO막을 스퍼터링법에 의하여 15nm로 형성하였다. 비정질-IGZO막은 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성하였다. 이 후, 금속막으로서 텅스텐(W)막을 100nm로 형성하고, ICP 에칭 장치를 사용하여 금속막을 에칭하였다.
SiOx막의 성막 조건은 단결정 실리콘 타깃을 사용하여 성막 압력을 0.4Pa로 하고, Ar 유량을 25sccm로 하고, O2 유량을 25sccm로 하고, 성막 온도를 100℃(기판 온도 100℃)로 한다. 또한, DC 전원을 사용한 투입 전력을 5kW로 하고, 타깃과 기판 사이의 거리를 60mm로 하였다.
비정질-IGZO막의 성막 조건은 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하고, 성막 압력을 0.4Pa로 하고, Ar 유량을 30sccm로 하고, O2 유량을 15sccm로 하고, 성막 온도를 실온(기판 온도 23℃ ~ 25℃)으로 하였다. 또한, DC 전원을 사용한 투입 전력을 0.5kW로 하고, 타깃과 기판 사이의 거리를 60mm로 하였다.
텅스텐(W)막의 제 1 에칭 조건은 압력을 0.67Pa로 하고, CF4 유량을 55sccm로 하고, Cl2 유량을 45sccm로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력을 3000W(0.76W/cm2)로 하고, 바이어스 전력을 110W(0.07W/cm2)로 하고, 에칭 시간을 13sec로 하였다.
텅스텐(W)막의 제 2 에칭 조건은 압력을 3.0Pa로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력을 2000W(0.51W/cm2)로 하고, 바이어스 전력을 0W로 하고, 에칭 시간을 15sec로 하였다.
텅스텐(W)막의 제 3 에칭 조건은 압력을 0.67Pa로 하고, CF4 유량을 55sccm로 하고, Cl2 유량을 45sccm로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력을 3000W(0.76W/cm2)로 하고, 바이어스 전력을 110W(0.07W/cm2)로 하고, 에칭 시간을 12sec로 하였다.
상술한 샘플 A 및 샘플 B에 0.0025% 불산을 사용한 웨트 에칭을 실시하였다.
웨트 에칭 조건은 샘플 A의 에칭 시간은 86sec로 하고, 샘플 B의 에칭 시간은 23sec로 하였다. 또한, 샘플 A의 에칭 온도는 25℃로 하고, 샘플 B의 에칭 온도도 25℃로 하였다.
또한, 본 실시예에서 희석된 불산의 온도는 25℃ 이상 40℃ 이하인 것이 바람직하다.
또한, 본 실시예에서 희석된 불산의 농도는 0.25% 이하인 것이 바람직하고, 더 희석되어 0.0025%(즉 25ppm) 이하인 것이 바람직하다. 또한, 희석된 불산의 농도는 0.0001%(즉 1ppm)를 하한으로 하고, 이것보다 높은 농도로 한다. 또한, 희석된 불산의 농도가 0.0025%보다 높으면, IGZO막의 에칭률이 빨라져 상술한 실시형태의 트랜지스터의 전기적 특성을 열화시켜 신뢰성을 저하시킬 우려가 있다. 따라서, 채널 형성 영역의 IGZO막의 박막화를 실현하기 위해서는 0.0025% 이하로 하는 것이 바람직하다.
도 14a 내지 도 15b는 희석된 불산에 의한 웨트 에칭이 실시된 후의 CAAC-IGZO막 및 비정질-IGZO막의 단면 형상을 나타낸 것이다.
도 14a에 의거하여, CAAC-IGZO막에서는 막 두께가 얇은 영역(웨트 에칭에 의하여 막 두께가 감소된 영역)과 두꺼운 영역 사이의 경계 영역이 막 두께 방향으로 상승되는 단면 형상이 되고, 순 테이퍼 방향으로 부드럽게 경사진 단면 형상이 된 것을 알 수 있다. 경계 영역을 제공함으로써 금속막의 하단부와, 얇은 영역의 간격을 넓힐 수 있고, CAAC-IGZO막의 단면 형상을 오목 형상으로 할 수 있다. 또한, 도 14a의 모식도인 도 14b에 경계 영역을 도시하였고, 경계 영역은 얇은 영역과의 경계로부터 연속적으로 막 두께가 증가되어 두껍게 된 영역을 가리킨다. 경계 영역의 표면과 산화물 절연막 표면이 이루는 테이퍼 각 θ1은 0°보다 크고 90° 미만, 바람직하게는 20° 이상 70° 이하로 하는 것이 바람직하다. 또한, 테이퍼 각 θ2란 금속막의 측면과 산화물 절연막 표면이 이루는 각을 가리키고, 테이퍼 각 θ1과의 차이가 20° 이내, 바람직하게는 10° 이내, 더 바람직하게는 동일 각도로 한다. 테이퍼 각 θ1과 테이퍼 각 θ2의 차이가 작으면, 금속막의 측면과 경계 영역의 표면은 부드럽다고 할 수 있다. 도 14a에서 테이퍼 각 θ1과 테이퍼 각 θ2는 양쪽 모두 90° 미만인 것을 확인할 수 있다. 여기서의 테이퍼 각 θ1이란 산화물 반도체막의 단면 형상에서 산화물 절연막 표면과 경계 영역(두꺼운 영역과 얇은 영역 사이의 경사면) 표면이 이루는 각도를 가리킨다. 도 14b에서는 산화물 절연막인 하지막(SiOx막)과 이루는 각도로 테이퍼 각 θ1과 테이퍼 각 θ2를 도시하였지만, 기판 표면에 거의 평행한 표면을 가지므로 기판 표면과 이루는 각도로 테이퍼 각 θ1과 테이퍼 각 θ2를 산출하여도 동등하다. 산화물 절연막인 하지막(SiOx막)과 기판 사이에 도전층 등을 제공하는 경우에는 산화물 절연막 표면이 평탄하게 되지 않으므로, 기준면으로 하기 어려우면, 기판 표면과 이루는 각도로 테이퍼 각 θ1과 테이퍼 각 θ2를 결정하면 좋다. 또한, 마스크로서 사용되는 금속막(W) 바로 밑에는 에칭이 진행되지 않는다. 따라서, CAAC-IGZO막에서는 이방적으로 에칭이 진행되는 것을 확인할 수 있었다.
도 15a에 의거하여 비정질-IGZO막에서는 웨트 에칭이 실시된 영역이 마스크 아래쪽과 중첩되고, 마스크로서 사용된 금속막(텅스텐(W)) 바로 밑이 파여 있는 오버행 형상이 된 것을 알 수 있다. 따라서, 비정질-IGZO막에서는 등방적으로 에칭이 진행되는 것을 확인할 수 있다.
도 14a 및 도 15a의 결과에 의거하여 결정 구조의 차이에 따라 웨트 에칭이 실시된 후의 CAAC-IGZO막의 단면 형상과 비정질-IGZO막의 단면 형상에 차이가 생긴 것으로 생각할 수 있다. CAAC-IGZO막과 비정질-IGZO막의 결정 구조의 차이는 에칭의 방향이나 에칭률에 영향을 주는 것이 시사된다.
또한, CAAC-IGZO막의 경계 영역의 표면과 금속막의 단부에서의 측면은 부드럽기 때문에(거의 동일 평면을 형성하기 때문에) 비정질-IGZO막보다 IGZO막 위에 형성되는 게이트 절연막 및 게이트 전극층에 의한 피복성의 향상을 도모할 수 있는 것을 알 수 있다. 또한, 게이트 절연막의 막 두께가 얇아도 단절을 생기기 어렵게 할 수 있는 것이 시사된다.
또한, 희석된 불산을 사용하여 CAAC-IGZO막을 웨트 에칭함으로써 채널 형성 영역의 막 두께를 더 정확히 제어할 수 있는 것이 시사된다.
(실시예 2)
본 실시예에서는 희석된 불산을 사용하여 CAAC-IGZO막을 웨트 에칭함으로써 CAAC-IGZO막 부근에 부착되는 금속막(텅스텐(W))을 형성할 때의 에칭에서의 프로세스 가스(CF4 가스, Cl2 가스)에 기인한 오염 물질 Cl2, C, F, 장치 내의 HEPA 필터(High Efficiency Particulate Air Filter)에 사용하는 유리 섬유로부터 비산됨에 기인한 오염 물질 B, 및 에칭 챔버 부재에 포함되는 성분에 기인한 오염 물질 Al 등이 대폭으로 저감된 것을 도 16 내지 도 20을 사용하여 설명한다.
측정은 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 실시하였다. 이온(1차 이온)을 시료 표면에 입사시키면, 시료 표면으로부터는 전자, 중성 입자, 이온 등 다양한 입자가 방출된다. 2차 이온 질량 분석법이란 이들 입자 중 이온(2차 이온)을 질량 분리하고, 각 질량의 2차 이온의 검출량을 측정함으로써 시료 내에 포함되는 성분의 정성(定性)이나 정량을 실시하는 방법이다.
본 실시예에서 측정에 사용한 샘플의 상세한 내용에 대하여 아래에 설명한다.
도 21a 및 도 21b에 도시된 바와 같이, 측정에는 샘플 C 및 샘플 D를 사용하였다. 도 21a에 도시된 샘플 C와 도 21b에 도시된 샘플 D의 차이는 샘플 C에 0.0025%의 불산을 사용한 웨트 에칭을 실시한 점뿐이고, 다른 조건은 같다. 또한, 샘플 C 및 샘플 D에는 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성한 단층의 CAAC-IGZO막을 사용하였다.
<샘플 C 및 샘플 D>
실리콘 기판 위에 하지막으로서 스퍼터링법에 의하여 SiOx막을 300nm로 형성하였다. 이 후, 하지막 위에 스퍼터링법에 의하여 CAAC-IGZO막을 50nm로 형성하였다. 이 후, 금속막으로서 텅스텐(W)막을 100nm로 형성하고, ICP 에칭 장치를 사용하여 금속막을 에칭하였다. 이 후, CAAC-IGZO막 및 금속막 위에 게이트 절연막으로서 PCVD법에 의하여 산화 질화 실리콘막(SiON막이라고도 부름)을 100nm로 형성하였다.
SiOx막의 성막 조건은 단결정 실리콘 타깃을 사용하고, 성막 압력을 0.4Pa로 하고, Ar 유량을 25sccm로 하고, O2 유량을 25sccm로 하고, 성막 온도를 100℃(기판 온도 100℃)로 하였다. 또한, DC 전원을 사용한 투입 전력을 5kW로 하고, 타깃과 기판 사이의 거리를 60mm로 하였다.
CAAC-IGZO막의 성막 조건은 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하고, 성막 압력을 0.4Pa로 하고, Ar 유량을 30sccm로 하고, O2 유량을 45sccm로 하고, 성막 온도를 416℃(기판 온도 350℃)로 하였다. 또한, DC 전원을 사용한 투입 전력을 0.5kW로 하고, 타깃과 기판 사이의 거리를 60mm로 하였다.
텅스텐(W)막의 제 1 에칭 조건은 압력을 0.67Pa로 하고, CF4 유량을 55sccm로 하고, Cl2 유량을 45sccm로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력을 3000W(0.76W/cm2)로 하고, 바이어스 전력을 110W(0.07W/cm2)로 하고, 에칭 시간을 13sec로 하였다.
텅스텐(W)막의 제 2 에칭 조건은 압력을 3.0Pa로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력을 2000W(0.51W/cm2)로 하고, 바이어스 전력을 0W로 하고, 에칭 시간을 15sec로 하였다.
텅스텐(W)막의 제 3 에칭 조건은 압력을 0.67Pa로 하고, CF4 유량을 55sccm로 하고, Cl2 유량을 45sccm로 하고, O2 유량을 55sccm로 하고, 기판 온도를 40℃로 하였다. 또한, ICP 전력을 3000W(0.76W/cm2)로 하고, 바이어스 전력을 110W(0.07W/cm2)로 하고, 에칭 시간을 12sec로 하였다.
SiON막의 성막 조건은 성막 압력을 40Pa로 하고, SiH4 유량을 1sccm로 하고, N2O 유량을 800sccm로 하고, 성막 온도를 400℃(기판 온도 400℃)로 하였다.
제작된 샘플 C에만 0.0025%의 불산을 사용한 웨트 에칭을 실시하였다.
샘플 C의 웨트 에칭 조건은 에칭 시간을 72sec로 하고, 에칭 온도를 25℃ 이상 40℃ 이하로 하였다.
도 16 내지 도 20에 측정 결과를 도시하였다.
도 16은 샘플 C와 샘플 D에서 CAAC-IGZO막 부근의 염소(Cl) 농도(단위: atoms/cm3)를 비교한 그래프다. 샘플 D에서는 샘플 C보다 CAAC-IGZO막 부근에 염소(Cl)가 많이 잔존하는 것을 명확히 확인할 수 있다.
도 17은 샘플 C와 샘플 D에서 CAAC-IGZO막 부근의 알루미늄(Al) 농도(단위: atoms/cm3)를 비교한 그래프다. 샘플 D에서는 샘플 C보다 CAAC-IGZO막 부근에 알루미늄(Al)이 많이 잔존하는 것을 명확히 확인할 수 있다.
도 18은 샘플 C와 샘플 D에서 CAAC-IGZO막 부근의 탄소(C) 농도(단위: atoms/cm3)를 비교한 그래프다. 샘플 D에서는 샘플 C보다 CAAC-IGZO막 부근에 탄소(C)가 많이 잔존하는 것을 명확히 확인할 수 있다.
도 19는 샘플 C와 샘플 D에서 CAAC-IGZO막 부근의 불소(F) 농도(단위: atoms/cm3)를 비교한 그래프다. 샘플 D에서는 샘플 C보다 CAAC-IGZO막 부근에 불소(F)가 많이 잔존하는 것을 확인할 수 있다.
도 20은 샘플 C와 샘플 D에서 CAAC-IGZO막 부근의 붕소(B) 농도(단위: atoms/cm3)를 비교한 그래프다. 샘플 D에서는 샘플 C보다 CAAC-IGZO막 부근에 붕소(B)가 많이 잔존하는 것을 확인할 수 있다.
도 16 내지 도 20의 측정 결과를 고려하면, 희석된 불산을 사용하여 CAAC-IGZO막에 웨트 에칭을 실시함으로써 CAAC-IGZO막 부근에 잔존하는 오염 물질을 대폭으로 저감시킬 수 있는 것을 알 수 있었다. 트랜지스터에 오염 물질이 부착됨으로써 스위칭 특성의 열화나 전기적 특성의 변동이 생기기 쉽다. 따라서, 이러한 트랜지스터 성능에 좋지 않은 영향을 주는 오염 물질을 대폭으로 저감시킴으로써 희석된 불산을 사용하여 웨트 에칭을 실시한 CAAC-IGZO막을 채널 형성 영역에 사용한 트랜지스터를 갖는 반도체 장치에서 안정된 전기적 특성을 부여할 수 있고, 신뢰성의 향상을 달성할 수 있는 것이 시사된다.
(실시예 3)
본 실시예에서는 희석된 불산을 사용하여 CAAC-IGZO막 및 비정질-IGZO막에 웨트 에칭을 실시하고, 웨트 에칭시의 에칭률(단위: nm/min)을 측정하였다. 채널 형성 영역이 박막화된 IGZO막을 트랜지스터에 적용할 때, 비정질-IGZO막보다 CAAC-IGZO막을 사용하면 트랜지스터의 고성능화를 도모할 수 있는 것을 측정 결과로 뒷받침한다.
사용한 샘플은 실시예 1의 샘플 A 및 샘플 B와 같은 샘플 구조를 갖기 때문에 상세한 내용에 대해서는 실시예 1의 설명을 참작할 수 있다.
CAAC-IGZO막을 갖는 샘플 A, 비정질-IGZO막을 갖는 샘플 B 각각에 0.0025%의 불산을 사용하여 웨트 에칭을 실시한 점도 실시예 1과 마찬가지고, 웨트 에칭 조건도 실시예 1과 마찬가지다.
에칭률은 분광 엘립소미터 UT300을 사용하여 측정하였다. 대각선이 5인치(12.7cm×12.7cm)인 면 내의 25포인트를 측정하고, 측정된 25개의 값을 평균화시켰다.
측정한 결과, CAAC-IGZO막의 평균 에칭률은 약 4.3nm/min, 비정질-IGZO막의 평균 에칭률은 약 12.9nm/min이었다. 따라서, 비정질-IGZO막의 에칭률은 CAAC-IGZO막의 에칭률과 비교하면 약 3배 빠른 것을 알았다. 즉, CAAC-IGZO막의 막 두께는 비정질-IGZO막의 막 두께와 비교하여 제어하기 쉽다.
CAAC-IGZO막의 에칭률이 느리기 때문에 희석된 불산을 사용하여 웨트 에칭을 실시하여 CAAC-IGZO막을 박막화시키면, 채널 형성 영역에서 CAAC-IGZO막의 막 두께를 더 정확히 제어할 수 있는 것이 시사된다. 또한, CAAC-IGZO막 위에 형성되는 게이트 절연막의 막 두께가 산화물 반도체막의 막 두께보다 얇은 경우에도 게이트 절연막에 의한 피복성을 향상시킬 수 있는 것이 시사된다. 즉, 희석된 불산을 사용하여 웨트 에칭을 실시하여 CAAC-IGZO막의 채널 형성 영역을 박막화시킴으로써 트랜지스터의 고성능화를 도모할 수 있는 것이 시사된다.
400: 기판
401: 게이트 전극층
401a: 게이트 전극층
401b: 게이트 전극층
402: 게이트 절연막
403: 산화물 반도체막
403a: 산화물 반도체막
403b: 산화물 반도체막
403c: 산화물 반도체막
405a: 소스 전극층
405b: 드레인 전극층
406: 도전막
407: 절연막
408a: 레지스트 마스크
408b: 레지스트 마스크
409: 보호층
410a: 보호층
410b: 보호층
431: 산소
434: 절연막
435: 산화물 절연막
436: 산화물 절연막
438: 절연막
440a: 트랜지스터
440b: 트랜지스터
440c: 트랜지스터
440d: 트랜지스터
441a: 트랜지스터
441b: 트랜지스터
441c: 트랜지스터
441d: 트랜지스터
441e: 트랜지스터
480: 산화물 절연막
481: 산소 과잉 영역
482: 절연막
484: 산화물 절연막
485: 층간 절연막
486: 배리어 금속막
487: 저저항 도전층
488: 배리어 금속막
491: 도전층
492: 도전층
493: 산화물 절연막
610: 트랜지스터
647: 배선층
657: 배선층
658: 배선층
682: 절연막
684: 절연막
686: 절연막
687: 절연막
690: 용량 소자
692: 배선층
693a: 용량 전극층
693b: 용량 전극층
700: 기판
740: 트랜지스터
741: 게이트 전극층
742: 게이트 절연막
743: 채널 형성 영역
744: n형 불순물 영역
745: n형 불순물 영역
746: 측벽 절연층
748: 배선층
750: 트랜지스터
751: 게이트 전극층
752: 게이트 절연막
753: 채널 형성 영역
754: p형 불순물 영역
755: p형 불순물 영역
756: 측벽 절연층
760: 회로
788: 절연막
789: 소자 분리 영역
800: 기판
801: 트랜지스터
802: 트랜지스터
803: 트랜지스터
811: 트랜지스터
812: 트랜지스터
813: 트랜지스터
814: 트랜지스터
825: 전극층
826: 절연막
830: 절연막
831: 배선층
832: 배선층
833: 절연막
834: 배선층
835: 배선층
842: 도전층
845a: 전극층
845b: 전극층

Claims (20)

  1. 반도체 장치의 제작 방법에 있어서,
    산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 소스 전극층 및 상기 드레인 전극층을 형성한 후에, 상기 산화물 반도체층의 일부를 희석된 불산에 노출시키는 단계를 포함하고,
    상기 희석된 불산의 농도는 0.0001%보다 높고 0.25% 이하인, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 결정 구조를 갖는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 산화물 반도체층을 형성하는 단계는
    제 1 산화물 반도체층을 형성하는 단계와;
    상기 제 1 산화물 반도체층 위에 제 2 산화물 반도체층을 형성하는 단계와;
    상기 제 2 산화물 반도체층 위에 제 3 산화물 반도체층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층을 형성하기 전에, 게이트 전극층을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  6. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 소스 전극층 및 상기 드레인 전극층을 형성한 후에, 상기 산화물 반도체층의 일부를 희석된 불산에 노출시키는 단계와;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 절연층을 형성하는 단계와;
    상기 절연층 위에 상기 산화물 반도체층과 중첩되는 게이트 전극층을 형성하는 단계를 포함하고,
    상기 희석된 불산의 농도는 0.0001%보다 높고 0.25% 이하인, 반도체 장치의 제작 방법.
  7. 제 6 항에 있어서,
    상기 산화물 반도체층은 결정 구조를 갖는, 반도체 장치의 제작 방법.
  8. 제 6 항에 있어서,
    상기 산화물 반도체층을 형성하는 단계는
    제 1 산화물 반도체층을 형성하는 단계와;
    상기 제 1 산화물 반도체층 위에 제 2 산화물 반도체층을 형성하는 단계와;
    상기 제 2 산화물 반도체층 위에 제 3 산화물 반도체층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  9. 제 6 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  10. 제 6 항에 있어서,
    상기 게이트 전극층을 형성하는 단계는
    제 1 게이트 전극층을 형성하는 단계와;
    상기 제 1 게이트 전극층 위에 제 2 게이트 전극층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  11. 제 6 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층 중 하나에 전기적으로 접속된 배선을 형성하는 단계를 더 포함하고,
    상기 배선은 구리를 포함하는, 반도체 장치의 제작 방법.
  12. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 제 1 전극층을 형성하는 단계와;
    상기 제 1 전극층 위에 제 1 절연층을 형성하는 단계와;
    상기 제 1 절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 소스 전극층 및 상기 드레인 전극층을 형성한 후에, 상기 산화물 반도체층의 일부를 희석된 불산에 노출시키는 단계와;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 제 2 절연층을 형성하는 단계와;
    상기 제 2 절연층 위에 상기 산화물 반도체층과 중첩되는 제 2 전극층을 형성하는 단계를 포함하고,
    상기 희석된 불산의 농도는 0.0001%보다 높고 0.25% 이하인, 반도체 장치의 제작 방법.
  13. 제 12 항에 있어서,
    상기 산화물 반도체층은 결정 구조를 갖는, 반도체 장치의 제작 방법.
  14. 제 12 항에 있어서,
    상기 산화물 반도체층을 형성하는 단계는
    제 1 산화물 반도체층을 형성하는 단계와;
    상기 제 1 산화물 반도체층 위에 제 2 산화물 반도체층을 형성하는 단계와;
    상기 제 2 산화물 반도체층 위에 제 3 산화물 반도체층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  15. 제 12 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  16. 제 12 항에 있어서,
    상기 제 2 전극층을 형성하는 단계는
    제 1 게이트 전극층을 형성하는 단계와;
    상기 제 1 게이트 전극층 위에 제 2 게이트 전극층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  17. 제 12 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층 중 하나에 전기적으로 접속된 배선을 형성하는 단계를 더 포함하고,
    상기 배선은 구리를 포함하는, 반도체 장치의 제작 방법.
  18. 제 12 항에 있어서,
    상기 제 1 전극층은 백 게이트 전극층인, 반도체 장치의 제작 방법.
  19. 제 12 항에 있어서,
    상기 제 1 전극층은 상기 산화물 반도체층과 중첩되는, 반도체 장치의 제작 방법.
  20. 제 12 항에 있어서,
    상기 제 1 절연층에 산소를 도입하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
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