KR20130083872A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR20130083872A
KR20130083872A KR1020130068778A KR20130068778A KR20130083872A KR 20130083872 A KR20130083872 A KR 20130083872A KR 1020130068778 A KR1020130068778 A KR 1020130068778A KR 20130068778 A KR20130068778 A KR 20130068778A KR 20130083872 A KR20130083872 A KR 20130083872A
Authority
KR
South Korea
Prior art keywords
chip
magazine
semiconductor
collet
block
Prior art date
Application number
KR1020130068778A
Other languages
English (en)
Other versions
KR101405768B1 (ko
Inventor
히로시 마키
마사유키 모치즈키
류이치 다카노
요시아키 마키타
하루히코 후카사와
케이스케 나다모토
타츠유키 오쿠보
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20130083872A publication Critical patent/KR20130083872A/ko
Application granted granted Critical
Publication of KR101405768B1 publication Critical patent/KR101405768B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Die Bonding (AREA)
  • Dicing (AREA)

Abstract

[과제]
접착면에 보이드를 생기게 하지 않고 다이본딩할 수 있는 기술을 제공한다.
[해결 수단]
흡착 콜릿(105)의 저면에 설치된 흡착구에 이어지며, 칩(1C)을 진공 흡착하기 위한 감압력(減壓力)을 흡착 콜릿(105)에 공급하는 진공 공급라인을 2개의 계통으로부터 형성한다. 즉, 칩(1C)을 다이싱테이프로부터 박리하고, 배선기판상의 설치 위치까지 이송할 때의 흡착력이 되는 진공을 흡착 콜릿(105)에 공급하는 배관 (121)과, 칩(1C)을 배선기판상에 설치할 때의 흡착력이 되는 진공을 흡착 콜릿(105)에 공급하는 배관(122)이 흡착 콜릿(105)에 접속하는 구조로 한다. 흡착 콜릿(105)에 공급하는 진공(흡착력)강도의 제어는, 배관(121, 122)의 각각에 설치된 밸브(123, 124)의 개폐에 의해 행한다.

Description

반도체장치의 제조방법{FABRICATION METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치의 제조기술에 관한 것이며, 특히, 절연막 상의 반도체박막에 형성되는 절연 게이트형 전계효과(電界效果) 트랜지스터의 제조에 효과적인 기술에 관한 것이다.
일본특개 2003-203964호 공보(특허문헌1(대응 유럽특허공보 EP1321966)), 일본특개 2004-22995호 공보(특허문헌2) 및 일본특개 2005-150311호 공보(특허문헌3)에는, DAF(Die Attach Film)이 이면에 붙여진 반도체 칩(이하, 단지 칩이라 기재한다)의 다이본딩 공정에 있어서, 칩과 다이패드와의 계면에서의 기포 발생을 억제하는 기술이 개시되어 있다. 즉, 탄성재로 이루어진 흡착부(가압부)에 의해 칩을 볼록형(凸型)으로 만곡변형(彎曲變形)시킨 상태에서 다이본딩을 행하고, 칩과 다이패드와의 계면에 기포가 말려들지 않도록 하는 것이다.
일본특개 2005-322815호 공보(특허문헌4)에는, 콜릿을 탄성변형시킴으로써 칩을 볼록형으로 변형시킨 후에, 콜릿의 진공구멍(眞空孔) 중의 진공을 대기압으로 하는 것에 의해 다이본딩을 행함으로써 칩과 다이패드와의 계면에서 보이드가 발생하는 것을 억제하는 기술이 개시되어 있다.
일본특개 2002-280398호 공보(특허문헌5) 및 일본특개 2004-6599호 공보(특허문헌6)에는, 필름 흡착 콜릿에 의해 열압착용 필름을 다이패드(다이본딩 영역)에 붙일 때에, 열압착용 필름을 필름 흡착 콜릿의 볼록면에 흡착해서 다이패드까지 반송해서 압착함으로써, 열압착용 필름과 다이패드와의 계면에 보이드가 발생해버리는 것을 막는 기술이 개시되어 있다.
일본특개 2004-128339호 공보(특허문헌7)에는, 칩을 흡착하는 흡착부에 복수의 흡착구멍(吸着穴)이 설치된 콜릿, 또는 흡착부의 전면이 다공질재(多孔質材)로 형성된 콜릿에 의해 칩을 흡착, 유지 및 다이본딩함으로써, 칩의 깨어짐이나 압착 불량을 저감하는 기술이 개시되어 있다.
일본특개 2005-93838호 공보(특허문헌8(대응 미국출원번호 제10/901,999호미국출원일 2004.7.30))에는, 다이본딩을 제1 가열 스테이지와 제2 가열 스테이지로 나누어서, 제1 가열 스테이지에서 단시간으로 가접합(假接合)을 행하고, 제2 가열 스테이지에서 복수의 칩을 일괄해서 완전접합함으로써, 접합시간을 단축하는 기술이 개시되어 있다.
일본특개 2004-304066호 공보(특허문헌9(대응 미국출원 번호 제10/812,869호 미국출원일 2004.3.31))에는, 반도체 웨이퍼(이하, 단지 웨이퍼라 기재한다)로부터 분할된 복수의 칩이 붙여진 점착테이프의 이면에 진동자의 헤드를 접촉시키고, 소정의 주파수 및 진폭의 종진동(縱振動)을 가함으로써, 칩을 깨어짐이나 이지러짐이 생기는 일없이 신속하게 점착테이프로부터 박리하는 기술이 개시되어 있다.
일본특개 2004-228255호 공보(특허문헌10)에는, 1피치씩 쳐 올림핀의 쳐 올림량을 증가시키거나 또는 쳐 올림 스피이드를 느리게 하도록 제어함으로써, 안정한 픽업을 가능하게 하는 다이 픽업장치가 개시되어 있다.
일본특개 2006-24729호 공보(특허문헌11)에는, 다이본딩 공정에서 이용하는 디스펜서에 있어서, 페이스트(paste)를 토출하는 노즐의 개구부 폭 방향의 지름을, 이것과 직교하는 방향의 지름보다도 큰 편평(扁平)한 형상으로 함으로써, 다이본딩용 페이스트의 도포작업을 고속화함과 동시에, 다이본딩용 페이스트와 칩의 사이에 보이드가 발생하는 불량을 방지하는 기술이 개시되어 있다.
일본특개 2005-117019호 공보(특허문헌 12(대응 미국출원번호 제10/942,889호 미국출원일 2004.9.17))에는, 다이싱 테이프에 붙여진 칩을 박리할 때에 다이싱테이프를 상방(上方)으로 쳐 올리는 블록을 복수로 형성하고, 칩을 다이싱 테이프로부터 깨어짐이나 이지러짐이 생기는 일없이 신속하게 박리하는 기술이 개시되어 있다. 즉, 그들 복수의 블록은, 직경이 가장 큰 제1 블록의 내측에, 그것보다도 지름이 작은 제2 블록을 배치하고, 다시금 그 내측에 가장 지름이 작은 제3 블록을 배치하는 것이다.
[특허문헌1] 일본 특개 2003-203964호 공보
[특허문헌2] 일본 특개 2004-22995호 공보
[특허문헌3] 일본 특개 2005-150311호 공보
[특허문헌4] 일본 특개 2005-322815호 공보
[특허문헌5] 일본 특개 2002-280398호 공보
[특허문헌6] 일본 특개 2004-6599호 공보
[특허문헌7] 일본 특개 2004-128339호 공보
[특허문헌8] 일본 특개 2005-93838호 공보
[특허문헌9] 일본 특개 2004-304066호 공보
[특허문헌10] 일본 특개 2004-228255호 공보
[특허문헌11] 일본 특개 2006-24729호 공보
[특허문헌12] 일본 특개 2005-117019호 공보
최근, 반도체장치의 고밀도설치를 목적으로, 배선기판 상에 복수 매의 칩을 적층해서 설치하는 패키지가 실용화되어 있다. 이러한 패키지를 조립할 때에, 두께가 수십 ㎛ 정도까지 얇게 가공된 칩이 사용된다.
상기와 같은 얇은 칩을 배선기판에 설치하기 위해서는, 우선 원하는 집적회로를 형성한 웨이퍼의 주면 상에 집적회로를 보호하기 위한 테이프를 붙이고, 이 상태에서 웨이퍼의 이면을 연마 및 에칭함으로써, 그 두께를 수십 ㎛ 정도까지 얇게 한다. 계속해서, 이 얇은 웨이퍼의 이면에 점착테이프를 붙인 상태에서 다이싱을 행하여, 웨이퍼를 복수 개의 칩으로 분할한다. 그 후, 점착테이프의 이면에 쳐올림핀 등을 꽉 눌러서 칩을 1개씩 점착테이프로부터 벗기고, 박리한 칩을 콜릿으로 픽업해서 배선기판상으로 반송하고, 펠렛 붙임을 행한다. 또한, 접착 필름을 통해서 열압착되는 것으로 칩은 다이본딩된다.
그런데, 상기와 같은 극히 얇은 칩을 사용하는 패키지의 조립 공정에서는 칩이 콜릿에 픽업되었을 때에, 콜릿의 흡착력에 의해 칩이 변형한 상태로 픽업된다.이 상태에서 다이본딩을 행하면, 칩은 변형된 채 다이본딩되게 되고, 칩과 배선기판상의 다이패드와의 계면, 혹은 적층 된 2개의 칩의 계면에서 보이드(기포)가 발생한다. 다이본딩 공정 뒤에는, 이어서 와이어 본딩 공정 및 몰드 공정 등 고온을 수반하는 처리가 행하여지므로, 이 보이드가 팽창, 파열하여, 칩을 파손해버리는 불량이 생길 경우가 있다. 그 때문에, 칩의 변형을 억제하면서 다이본딩을 행하여야 한다는 과제가 존재한다.
또한, 다이싱에 의해 분할된 극히 얇은 칩을 점착테이프로부터 박리, 픽업 할 때는, 칩에 깨어짐이나 이지러짐이 생기기 쉬우므로, 이것을 방지하기 위한 배려가 필요하게 된다. 칩을 1개씩 점착테이프로부터 벗길 때에 칩의 픽업에 실패했을 경우에는, 쳐 올림핀 등의 스트로크량을 증가시키거나 또는 쳐 올림 속도를 느리게 한 조건으로 재차 픽업을 하는 수단, 혹은 점착테이프의 확장량을 조정(증가)하는 수단으로 대응하는 것을 생각할 수 있다. 그렇지만, 쳐 올림핀 등의 스트로크량을 증가시킬지 또는 쳐 올림 속도를 느리게 한 조건에서 재차 픽업을 행하는 수단으로는, 다시 픽업에 실패할 경우가 있다. 또한, 픽업 시에는, 쳐 올림핀 등을 포함하는 쳐 올림 치구를 점착테이프의 이면에 흡착시킨 상태에서 쳐 올림을 행하지만, 점착테이프의 확장량을 조정하는 수단을 이용하면, 점착테이프의 장력이 지나치게 강해져서 쳐 올림 치구를 흡착할 수 없게 될 경우가 있으며, 그 경우에는 칩을 점착테이프로부터 박리할 수 없게 되는 불량이 생긴다.
또한, 칩을 점착테이프로부터 벗길 때에, 점착테이프의 이면에 진동자의 헤드를 접촉시켜서, 소정의 주파수 및 진폭의 종진동을 가함으로써, 칩을 깨어짐이나 이지러짐이 생기는 일없이 점착테이프로부터 박리하는 수단이 있다. 그렇지만, 칩의 크기에 따라서는 칩과 점착테이프와의 점착 강도가 다르므로, 진동 주파수 및 진폭을 변경해야 할 경우가 있으며, 칩을 신속하게 점착테이프로부터 박리할 수 없게 되어버리는 과제가 생긴다. 또한, 도중까지 박리가 진행한 상태에서 픽업에 실패했을 경우에 있어서, 그 도중까지 박리한 칩을 다시 픽업하려고 하면, 점착테이프 상에서의 칩은 용이하게 박리할 수 있는 상태가 되어 있을 가능성이 높으며, 지나치게 진동을 가하면, 픽업 위치 정밀도가 저하해버릴 우려가 있다.
또한, 본 발명자들은, DAF형 칩을 진동을 가함으로써 점착테이프로부터 박리할 경우에는, 칩과 점착테이프와의 점착면의 외주에 가까운 영역일수록 박리 진행이 늦고, 중앙에 가까운 영역일수록 박리 진행이 빠르다는 것을 알아냈다. 그러므로, 박리 진행이 느린 점착면의 외주에 가까운 영역에서의 박리 진행에 맞추어 진동을 가할 필요가 있다. 그렇지만, 이러한 진동을 가함으로써 칩을 박리시킬 경우에는, 진동에 의해 발생한 열이 칩에 가해지게 되고, 박리가 완료한 점착면보다 중앙에 가까운 영역에서는 열이 가해지므로, DAF제품에서는 접착되어 버려서, 박리할 수 없게 될 경우가 있다.
본 발명에 개시된 하나의 목적은, 접착면에 보이드를 생기지 않게 다이본딩할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명에 개시된 다른 목적의 하나는, 다이본딩 시에, 칩을 유지하는 점착테이프로부터 칩을 확실하고 정확하게 박리할 수 있는 기술을 제공하는 것에 있다.
본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
1. 본 발명에 의한 반도체장치의 제조방법은, 이하의 공정을 포함한다 :
(a) 주면(主面)이 분할 영역에 의해 복수의 칩 영역으로 구획되고, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정,
(b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프로 유지하는 공정,
(c) 상기 점착테이프로 유지된 상기 복수의 반도체 칩 중, 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩의 상면을 흡착 콜릿(collet)으로 제1 흡인력으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리하는 공정,
(d) 상기 (c)공정 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿으로 상기 제1 흡인력보다 작은 제2 흡인력으로 흡착 및 유지하면서, 상기 제1 반도체 칩의 하면을 칩 설치영역에 다이본딩하는 공정.
여기에서, 상기 제1 흡인력은, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리할 수 있는 흡착력이며, 상기 제2 흡인력은, 상기 제1 흡인력보다도 작고, 상기 제1 반도체 칩을 상기 흡착 콜릿으로부터 낙하시키지 않는 흡인력이다.
2. 본 발명에 의한 반도체장치의 제조방법은, 이하의 공정을 포함한다 :
(a) 주면이 분할 영역에 의해 복수의 칩 영역으로 구획되고, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정,
(b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프로 유지하는 공정,
(c) 상기 점착테이프로 유지된 상기 복수의 반도체 칩 중, 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩의 상면을 흡착 콜릿으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리하는 공정,
(d) 가압치구(加壓治具)를 구비한 제1 본딩 스테이지 상에 설치기판을 배치하는 공정,
(e) 상기 (c)공정 및 상기 (d)공정 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿으로 흡착 및 유지하면서, 상기 반도체 칩을 상기 설치기판의 주면 상의 칩 설치영역 상으로 이송하고, 상기 가압치구에 의해 상기 설치기판의 이면으로부터 상기 제1 반도체 칩 하면 중앙의 가접착(假接着) 영역에 가압하면서, 상기 가접착 영역을 상기 칩 설치영역에 접착하는 공정,
(f) 상기 (e)공정 후, 상기 설치기판의 상기 이면으로부터 상기 제1 반도체 칩 상기 하면의 전면(全面)에 가압하고, 상기 제1 반도체 칩의 상기 하면을 상기 칩 설치영역에 접착하는 공정.
3. 본 발명에 의한 반도체장치의 제조방법은, 이하의 공정을 포함한다 :
(a) 주면이 분할 영역에 의해 복수의 칩 영역으로 구획되고, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정,
(b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프로 유지하는 공정,
(c) 상기 점착테이프로 유지된 상기 복수의 반도체 칩 중, 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩의 상면을 흡착 콜릿으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리하는 공정,
(d) 상기 (c)공정 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿으로 흡착 및 유지하면서, 상기 제1 반도체 칩의 하면을 칩 설치영역에 다이본딩하는 공정.
여기에서, 상기 흡착 콜릿은, 상기 제1 반도체 칩과 접하는 헤드부와, 상기 헤드부를 유지하는 수용부를 갖고, 상기 수용부는, 상기 헤드부와 접하는 수용 자리부에서 제1 표면이 구면가공(球面加工)되며, 상기 헤드부는, 상기 수용 자리부와 접하는 제2 표면이 상기 수용 자리부의 상기 제1 표면에 맞추어 구면가공되고, 상기 수용부는, 상기 제1 반도체 칩의 하면이 상기 칩 설치영역과 평행이 되도록 상기 헤드부를 유지한다.
4. 본 발명에 의한 반도체장치의 제조방법은, 이하의 공정을 포함한다 :
(a) 주면이 분할 영역에 의해 복수의 칩 영역으로 구획되고, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정,
(b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프로 유지하는 공정,
(c) 상기 점착테이프로 유지된 상기 복수의 반도체 칩 중, 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩의 상면을 흡착 콜릿으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리하는 공정,
(d) 상기 (c)공정 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿으로 흡착 및 유지하면서, 상기 제1 반도체 칩의 하면을 칩 설치영역에 다이본딩하는 공정.
여기에서, 상기 흡착 콜릿은, 상기 제1 반도체 칩과 접하는 헤드부와, 상기 헤드부를 유지하는 제1 수용부와, 상기 제1 수용부를 유지하는 제2 수용부를 가지고, 상기 제1 수용부는, 상기 헤드부와 접하는 제1 수용 자리부에서 제1 표면이 제1 방향에 따른 제1 곡률의 곡면가공이 실시되며, 상기 헤드부는, 상기 제1 수용 자리부와 접하는 제2 표면이 상기 제1 수용 자리부의 상기 제1 표면에 맞추어서 곡면가공되고, 상기 제2 수용부는, 상기 제1 수용부와 접하는 제2 수용 자리부에서 제3 표면이 상기 제1 방향과 교차하는 제2 방향에 따른 제2 곡률의 곡면가공이 실시되며, 상기 제1 수용부 및 상기 제2 수용부는, 상기 제1 반도체 칩의 하면이 상기 칩 설치영역과 평행해지도록, 각각 상기 헤드부 및 상기 제1 수용부를 유지한다.
5. 본 발명에 의한 반도체장치의 제조방법은, 이하의 공정을 포함한다 :
(a) 주면이 분할 영역에 의해 복수의 칩 영역으로 구획되고, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정,
(b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프에서 유지하는 공정,
(c) 상기 복수의 반도체 칩이 붙여진 상기 점착테이프의 점착면에 대하여 수평방향의 제1 장력을 가하면서, 상기 복수의 반도체 칩 중 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩을 쳐 올림 치구에 의해 상기 점착테이프의 이면으로부터 쳐 올리고, 상기 제1 반도체 칩의 상면을 흡착 콜릿으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리하는 공정,
(d) 상기 (c)공정에서 상기 점착테이프로부터의 상기 제1 반도체 칩의 박리에 실패했을 경우에 있어서, 상기 쳐 올림 치구의 쳐 올림량 및 쳐 올림 속도의 적어도 한쪽을 변경한 조건하에서 다시 상기 (c)공정을 행하는 공정,
(e) 상기 (d)공정에서 상기 점착테이프로부터의 상기 제1 반도체 칩의 박리에 실패했을 경우에 있어서, 상기 제1 장력을 감한 조건하에서 다시 상기 (c)공정을 행하는 공정,
(f) 상기 제1 반도체 칩이 상기 점착테이프로부터 박리한 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿으로 흡착 및 유지하면서, 상기 제1 반도체 칩의 하면을 칩 설치영역에 다이본딩하는 공정.
6. 본 발명에 의한 반도체장치의 제조방법은, 이하의 공정을 포함한다 :
(a) 주면이 분할 영역에 의해 복수의 칩 영역으로 구획되고, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정,
(b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프로 유지하는 공정,
(c) 상기 복수의 반도체 칩이 붙여진 상기 점착테이프의 점착면에 대하여 수평방향의 제1 장력을 가하면서, 상기 복수의 반도체 칩 중 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩을 쳐 올림 치구에 의해 상기 점착테이프의 이면으로부터 제1 진폭의 종진동을 가하면서 쳐 올리고, 상기 제1 반도체 칩의 상면을 흡착 콜릿으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리하는 공정,
(d) 상기 (c)공정에서 상기 점착테이프로부터의 상기 제1 반도체 칩의 박리에 실패했을 경우에 있어서, 상기 제1 진폭을 감한 조건하에서 다시 상기 (c)공정을 하는 공정,
(e) 상기 (d)공정에서 상기 점착테이프로부터의 상기 제1 반도체 칩의 박리에 실패했을 경우에 있어서, 상기 제1 장력을 감한 조건하에서 다시 상기 (c)공정을 행하는 공정,
(f) 상기 제1 반도체 칩이 상기 점착테이프로부터 박리한 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿에서 흡착 및 유지하면서, 상기 제1 반도체 칩의 하면을 칩 설치영역에 다이본딩하는 공정.
7. 본 발명에 의한 반도체장치의 제조방법은, 이하의 공정을 포함한다 :
(a) 주면이 분할 영역에 의해 복수의 칩 영역으로 구획되어, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정과,
(b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프에서 유지하는 공정과,
(c) 상기 복수의 반도체 칩이 붙여진 상기 점착테이프의 점착면에 대하여 수평방향의 제1 장력을 가하면서, 상기 복수의 반도체 칩 중 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩을 쳐 올림 치구에 의해 상기 점착테이프의 이면으로부터 제1 진폭의 종진동을 가하면서 쳐 올리고, 상기 제1 반도체 칩의 상면을 흡착 콜릿으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리하는 공정과,
(d) 상기 제1 반도체 칩이 상기 점착테이프로부터 박리한 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿으로 흡착 및 유지하면서, 상기 제1 반도체 칩의 하면을 칩 설치영역에 다이본딩하는 공정.
여기에서, 상기 쳐 올림 치구는, 그 내부에 있어서 상기 제1 반도체 칩의 상기 하면의 중앙에 대향하는 위치에 공극(空隙)이 설치되어 있다.
8. 본 발명에 의한 반도체장치의 제조방법은, 이하의 공정을 포함한다 :
(a) 주면이 분할 영역에 의해 복수의 칩 영역으로 구획되고, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정,
(b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프로 유지하는 공정,
(c) 1매 이상의 설치기판을 수용하고, 상기 설치기판의 출납을 할 수 있는 개구부를 구비한 수용 치구를 준비하는 공정,
(d) 상기 수용 치구를 치수측정 위치에 배치하며, 상기 개구부와 수평인 제3 방향에 있어서의 상기 수용 치구의 제1 폭을 측정하고, 기준치와 상기 제1 폭과의 제1 차이를 구하는 공정,
(e) 상기 제1 차이만큼 상기 제3 방향에서의 이동 거리를 보정해서 상기 수용 치구를 설치기판 꺼냄 위치에 이동하는 공정,
(f) 상기 (e)공정 후, 1매의 상기 설치기판을 상기 수용 치구로부터 꺼내어, 상기 수용 치구의 상기 개구부와 대향하며 상기 제3 방향과 직교하는 제4 방향으로 연장하는 반송 궤도에 따라 칩 설치 위치까지 반송하는 공정,
(g) 상기 점착테이프로 유지된 상기 복수의 반도체 칩 중, 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩의 상면을 흡착 콜릿으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리하는 공정,
(h) 상기 (g)공정 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿으로 흡착 및 유지하면서, 상기 제1 반도체 칩의 하면을 상기 칩 설치 위치에 배치된 상기 설치기판의 칩 설치영역에 다이본딩하는 공정.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
(1) 반도체 칩을 배선기판 등의 설치영역에 설치할 때에, 반도체 칩의 휘어짐 및 기울어짐을 해소하여 설치를 행하므로, 반도체 칩과 설치영역의 사이에 보이드가 생겨버리는 것을 막을 수 있다. 이로 인해, 반도체 칩이 설치영역으로부터 박리되어 버리는 것을 막아, 확실히 설치할 수가 있다. (2) 다이싱 테이프 등의 점착테이프로 유지되어 있는 반도체 칩을 점착테이프로부터 박리해서 픽업할 때에 픽업 미스가 일어났을 경우에 있어서, 쳐 올림 치구가 점착테이프를 쳐 올리는 조건 및 점착테이프의 연장 조건을 변경해서 리트라이 동작을 행하므로, 박리 대상의 반도체 칩을 점착테이프로부터 박리하기 쉽게 할 수가 있다. (3) 1매 이상의 배선기판을 수용한 매거진을 치수의 변동을 고려해서 배선기판의 꺼냄 위치까지 이송하므로, 배선기판을 매거진으로부터 꺼낼 때에 배선기판이 파손해버리는 것을 막을 수 있다.
본 발명의 반도체장치의 제조방법은, 점착테이프에 붙인 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩으로 분할한 후, 각각의 반도체 칩을 점착테이프로부터 박리하고, 배선기판 등의 설치영역에 설치하는 공정을 갖는 반도체장치의 제조 공정에 널리 적용할 수가 있다.
도 1은, 본 발명의 실시형태 1인 반도체장치의 제조에 이용하는 반도체 칩의 사시도이다.
도 2는, 반도체 웨이퍼의 연삭공정을 나타내는 측면도이다.
도 3은, 반도체 웨이퍼에 다이싱 테이프를 붙이는 공정을 나타내는 측면도이다.
도 4는, 반도체 웨이퍼의 다이싱 공정을 나타내는 측면도이다.
도 5는, 반도체 웨이퍼 및 다이싱 테이프를 웨이퍼 링에 고정하고, 그 상방에 누름판을 배치하는 동시에, 하방으로 익스펜드 링(expend ring)를 배치한 상태를 나타내는 평면도이다.
도 6은, 반도체 웨이퍼 및 다이싱 테이프를 웨이퍼 링에 고정하고, 그 상방에 누름판을 배치한다 동시에, 하방으로 익스펜드 링를 배치한 상태를 나타내는 단면도이다.
도 7은, 다이싱 테이프 및 웨이퍼 링을 누름판과 익스펜드 링으로 끼움으로써 다이싱 테이프의 장력을 가한 상태를 나타내는 단면도이다.
도 8은, 다이싱 테이프를 붙인 반도체 칩의 박리방법을 설명하는 칩 박리장치의 요부(要部) 단면도이다.
도 9는, 칩 박리장치의 흡착구(吸着駒)를 나타내는 단면도이다.
도 10은, 흡착구의 상면 근방의 확대 단면도이다.
도 11은, 흡착구의 상면 근방의 확대 사시도이다.
도 12는, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 단면도이다.
도 13은, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 단면도이다.
도 14는, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 단면도이다.
도 15는, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 사시도이다.
도 16은, 반도체 칩의 박리방법을 설명하는 흡착구의 단면도이다.
도 17은, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 단면도이다.
도 18은, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 사시도이다.
도 19는, 반도체 칩의 박리방법을 설명하는 흡착구의 단면도이다.
도 20은, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 단면도이다.
도 21은, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 사시도이다.
도 22는, 반도체 칩의 박리방법을 설명하는 흡착구의 단면도이다.
도 23은, 반도체 칩의 박리방법을 설명하는 흡착구의 상면 근방의 확대 단면도이다.
도 24는, 흡착 콜릿에 흡착된 반도체 칩의 휘어짐을 설명하는 요부 단면도이다.
도 25는, 도 24에 나타낸 흡착 콜릿의 흡착면을 나타내는 평면도이다.
도 26은, 흡착 콜릿에 흡착된 반도체 칩의 휘어짐을 설명하는 요부 단면도이다.
도 27은, 도 26에 나타낸 흡착 콜릿의 흡착면을 나타내는 평면도이다.
도 28은, 반도체 칩과 배선기판 사이에 형성된 보이드를 설명하는 요부 단면도이다.
도 29는, 흡착 콜릿에 감압력을 공급하는 진공공급 라인의 일례를 게시하는 설명 도이다.
도 30은, 흡착 콜릿에 감압력을 공급하는 진공공급 라인의 일례예를 게시하는 설명 도이다.
도 31은, 반도체 칩의 펠렛 붙임 공정을 나타내는 배선기판의 단면도이다.
도 32는, 반도체 칩의 적층 및 와이어 본딩공정을 나타내는 배선기판의 단면도이다.
도 33은, 반도체 칩의 수지 밀봉공정을 나타내는 배선기판의 단면도이다.
도 34는, 본 발명의 실시형태 2인 반도체장치의 제조에 이용하는 흡착 콜릿에 감압력을 공급하는 진공 공급라인의 일례를 나타내는 설명도이다.
도 35는, 본 발명의 실시형태 3인 반도체장치의 제조 공정 중에 있어서의 반도체 칩의 가압착(假壓着) 공정에서 이용하는 본딩 스테이지의 요부 사시도이다.
도 36은, 도35에 나타낸 본딩 스테이지 상에 배선기판 및 반도체 칩을 배치한 상태를 나타내는 요부 사시도이다.
도 37은, 도3 5에 나타낸 본딩 스테이지 상에 배치된 칩을 확대해서 나타낸 평면도이다.
도 38은, 도35에 나타낸 본딩 스테이지 상에 배선기판 및 칩이 배치된 상황하에서의 본딩 스테이지가 대비하는 돌기 부근을 확대해서 나타낸 요부 단면도이다.
도 39는, 본 발명의 실시형태 4인 반도체장치의 제조에 이용하는 흡착 콜릿의 구조를 설명하는 요부 단면도이다.
도 40은, 본 발명의 실시형태 4인 반도체장치의 제조에 이용하는 흡착 콜릿의 구조를 설명하는 요부 단면도이다.
도 41은, 본 발명의 실시형태 5인 반도체장치의 제조에 이용하는 흡착 콜릿의 구조를 설명하는 평면도이다.
도 42는, 본 발명의 실시형태 5인 반도체장치의 제조에 이용하는 흡착 콜릿의 구조를 설명하는 요부 단면도이다.
도 43은, 본 발명의 실시형태 5인 반도체장치의 제조에 이용하는 흡착 콜릿의 구조를 설명하는 요부 단면도이다.
도 44는, 쳐 올림 핀을 이용했을 경우의 반도체 칩의 박리방법을 설명하는 흡착구 상면 근방의 확대 단면도이다.
도 45는, 초음파를 발하는 혼(horn)을 이용했을 경우의 반도체 칩의 박리방법을 설명하는 흡착구 상면 근방의 확대 단면도이다.
도 46은, 본 발명의 실시형태 6인 반도체장치의 제조 공정에 있어서, 다이싱 테이프로부터의 칩의 픽업 미스가 일어났을 경우의 대처 방법을 나타내는 흐름도이다.
도 47은, 본 발명의 실시형태 7인 반도체장치의 제조 공정에 있어서, 다이싱테이프로부터의 칩의 픽업 미스가 일어났을 경우의 대처 방법을 나타내는 요부 흐름도이다.
도 48은, 본 발명의 실시형태 8인 반도체장치의 제조에 이용하는 혼의 요부 단면도이다.
도 49는, 도 48에 나타낸 혼의 선단부를 나타내는 평면도이다.
도 50은, 도 48 및 도 49에 나타낸 혼의 선단부와 박리대상 칩의 크기를 비교한 평면도이다.
도 51은, 본 발명의 실시형태 9인 반도체장치의 제조에 이용하는 혼의 요부 단면도이다.
도 52는, 도 51에 나타낸 혼의 선단부를 나타내는 평면도이다.
도 53은, 도 51 및 도 52에 나타낸 혼의 선단부와 박리대상 칩의 크기를 비교한 평면도이다.
도 54는, 본 발명의 실시형태 10인 반도체장치의 제조에 이용하는 매거진의 치수 측정치구의 상면도이다.
도 55는, 본 발명의 실시형태 10인 반도체장치의 제조에 이용하는 매거진의 치수 측정치구의 측면도이다.
도 56은, 본 발명의 실시형태 10인 반도체장치의 제조에 이용하는 매거진의 측면도이다.
도 57은, 본 발명의 실시형태 10인 반도체장치의 제조에 이용하는 매거진의 치수를 측정하고, 매거진의 치수의 변동 분을 고려해서 매거진을 배선기판의 취득 위치까지 이동할 때까지의 공정을 나타낸 흐름도이다.
도 58은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 상면도이다.
도 59는, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 60은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 상면도이다.
도 61은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 62는, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 63은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 64는, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 상면도이다.
도 65는, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 66은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 67은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 상면도이다.
도 68은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 69는, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 상면도이다.
도 70은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 71은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 상면도이다.
도 72는, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 73은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 상면도이다.
도 74는, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 75는, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 76은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 77은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 매거진의 치수 측정치구의 측면도이다.
도 78은, 본 발명의 실시형태 11인 반도체장치의 제조에 이용하는 매거진의 치수를 측정하고, 매거진의 치수의 변동 분을 고려해서 매거진을 배선기판의 꺼냄 위치까지 이동할 때까지의 공정을 나타낸 흐름도이다.
본원발명을 상세히 설명하기 전에, 본원에 있어서의 용어의 의미를 설명하면 다음과 같다.
웨이퍼란, 반도체소자 또는 집적회로의 제조에 이용하는 단결정 실리콘기판 (일반적으로 거의 평면원형모양), SOI(Silicon On Insulator)기판, 에피택시얼 기판, 사파이어 기판, 유리 기판, 그 밖의 절연, 반 절연 또는 반도체기판 등 및 이들의 복합적 기판을 말한다. 또한, 본원에 있어서 반도체장치라고 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체기판상에 만들어지는 것뿐만 아니라, 특별히, 그렇지 않은 취지가 명시되었을 경우를 제외하고, TFT(Thin Film Transistor) 및 STN(Super-Twisted-Nematic)액정 등과 같은 유리 등의 다른 절연 기판상에 만들어지는 것 등도 포함하는 것으로 한다.
디바이스면 혹은 소자 형성면이란, 웨이퍼의 주면(主面)이며, 그 면에 리소그래피에 의해, 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.
콜릿이란, 다이싱 등에 의해 웨이퍼를 개개의 칩으로 분할한 후에, 1개씩 칩을 이송하기 위해서 사용하는 흡착 유지구(保持具)를 말한다.
칩 쳐 올림이란, 웨이퍼를 개개의 칩으로 분할한 후, 칩을 개개로 분리 흡착해서 이송할 때에, 웨이퍼의 이면에 첨부되어 있었던 점착테이프 너머로 칩을 이면 측으로부터 바늘모양의 핀 등으로 쳐 올리는 것을 말한다.
매거진(magazine)이란, 칩이 설치되는 설치기판 등을 공급 및 수납하기 위한 용기를 말하고, 다이본딩, 와이어 본딩 및 수지밀봉 등의 각 공정이 행하여지는 장치의 로더 및 언로더에 탑재된다.
이하의 실시형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특별히 명시했을 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시형태에 있어서, 요소의 수등(개수, 수치, 량, 범위 등을 포함)을 언급할 경우, 특별히 명시했을 경우 및 원리적으로 분명히 특정한 수에 한정될 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하여도 좋다.
또한, 이하의 실시형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시했을 경우 및 원리적으로 분명히 필수적이라고 생각될 경우 등을 제외하고, 반드시 필수적이지 않은 것은 말할 필요도 없다. 또한, 실시예 등에 있어서 구성 요소 등에 대해서,「A로 이루어진다」, 「A로부터 이루어진다」라고 할 때는, 특별히 그 요소만인 취지를 명시했을 경우 등을 제외하고, 그 이외의 요소를 배제하지 않는다는 것은 말할 필요도 없다.
마찬가지로, 이하의 실시형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시했을 경우 및 원리적으로 분명히 그렇지 않다고 생각될 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 관해서도 마찬가지다.
또한, 재료 등에 대해서 언급할 때는, 특별히 그렇지 않은 취지를 명기했을 때, 또는, 원리적 또는 상황적으로 그렇지 않을 때를 제외하고, 특별히 정한 재료는 주요한 재료이며, 부차적 요소, 첨가물, 부가 요소 등을 배제하는 것은 아니다.예를 들면, 실리콘부재는 특별히 명시했을 경우 등을 제외하고, 순수한 실리콘의 경우뿐만 아니라, 첨가 불순물, 실리콘을 주요한 요소로 하는 2원(元), 3원 등의 합금(예를 들면 SiGe) 등을 포함하는 것으로 한다.
또한, 본 실시형태를 설명하기 위한 전체도면에 있어서 동일기능을 갖는 것은 원칙으로서 동일한 부호를 붙이고, 그 반복의 설명은 생략한다.
또한, 본 실시형태에서 이용하는 도면에 있어서는, 평면도여도 도면을 보기 쉽게 하기 위해서 부분적으로 헤칭(hatching)을 붙일 경우가 있다.
이하, 본 발명의 실시형태를 도면에 근거해서 상세에 설명한다.
(실시형태 1)
본 실시형태 1은, 배선기판상에 칩을 설치하는 반도체 패키지의 제조에 적용한 것이며, 그 제조방법을 도 1∼도 33을 이용해서 공정 순으로 설명한다. 우선, 도 1에 나타낸 바와 같은 단결정 실리콘으로 이루어진 웨이퍼(1W)의 주면에 집적회로를 형성한 후, 격자모양의 스크라이브 라인(분할 영역)에 의해 구획된 복수의 칩 형성영역(칩 영역)(1CA)의 각각 형성된 집적회로의 전기시험을 행하고, 그 좋고 나쁨(良否)을 판정한다. 본 실시형태 1에서 사용하는 웨이퍼(1W)의 칩 형성영역(1CA)은, 예를 들면 세로와 가로의 길이가 같은 정사각형(正方形)의 평면형상을 갖고 있다.
다음으로, 도 2에 도시한 바와 같이, 웨이퍼(1W)의 집적회로 형성면(도의 하면측)에 집적회로 보호용의 백그라인드 테이프(3)를 붙인다. 그리고, 이 상태에서 웨이퍼(1W)의 이면(도의 상면측)을 그라인더로 감삭하고, 계속해서, 이 연삭에 의해 생긴 이면의 데미지층을, 웨트 에칭(wet etching), 드라이 폴리싱, 플라즈마 에칭 등의 방법으로 제거함으로써, 웨이퍼(1W)의 두께를 100㎛이하, 예를 들면 50㎛∼90㎛정도까지 얇게 한다. 상기 웨트 에칭, 드라이 폴리싱, 플라즈마 에칭 등의 처리 방법은, 웨이퍼의 두께 방향으로 진행하는 처리 속도가, 그라인더에 의한 연삭의 속도에 비해서 느린 반면, 웨이퍼 내부에 주는 데미지가 그라인더에 의한 연삭에 비교해서 작을 뿐만 아니라, 그라인더에 의한 연삭으로 발생한 웨이퍼 내부의 데미지층을 제거할 수 있으며, 웨이퍼(1W) 및 칩이 좀처럼 깨지지 않게 되는 효과가 있다.
다음으로, 백그라인드 테이프(3)를 제거한 후, 도 3에 도시한 바와 같이, 웨이퍼(1W)의 이면(집적회로 형성면의 반대측의 면)에 칩을 배선기판에 설치할 때의 접착제가 되는 DAF(도시는 생략)를 붙이고, 다시금 그 DAF 상에 다이싱 테이프(점착테이프)(4)를 붙이며, 이 상태에서 다이싱 테이프(4)의 주변부를 웨이퍼 링(5)에 고정한다. 다이싱 테이프(4)에 미리 DAF가 붙여져 있는 것에 웨이퍼(1W)를 붙이는 방법을 이용하는 경우도 많다. 다이싱 테이프(4)는, 폴리 올레핀(PO), 폴리 염화 비닐(PVC), 폴리에틸렌 텔레프탈레이트(PET) 등으로 이루어진 테이프 기재(基材)의 표면에 점착제를 도포해서 점착성(tackness)을 갖게 한 원형으로 재단한 것으로 UV경화형 점착제를 사용하고 있는 경우도 많다.
다음으로, 도 4에 도시한 바와 같이, 다이싱 블레이드(6)를 써서 웨이퍼(1W)를 다이싱함으로써, 상기 복수의 칩 형성영역(1CA)의 각각을 정사각형의 칩(1C)에 분할한다. 이때, 분할된 각각의 칩(1C)을 원형의 다이싱 테이프(4) 상에 남겨놓을 필요가 있으므로, 다이싱 테이프(4)는, 그 두께 방향으로 수십 ㎛ 만 자른다. 또, 다이싱 테이프(4)로서 UV경화형 점착테이프를 사용했을 경우는, 이하에 설명하는 칩(1C)의 박리 공정에 앞서 다이싱 테이프(4)에 자외선을 조사하고, 점착제의 점착력을 저하시켜 둔다.
다음으로, 도 5(평면도) 및 도 6(단면도)에 도시한 바와 같이, 웨이퍼 링(5)에 고정한 다이싱 테이프(4)의 상방에 누름판(7)을 배치함과 동시에, 하방에 익스펜드(expand) 링(8)을 배치한다. 그리고, 도 7에 도시한 바와 같이, 웨이퍼 링(5)의 상면에 누름판(7)을 눌러 붙임과 동시에, 다이싱 테이프(4) 이면의 주변부를 익스펜드 링(8)으로 상방으로 밀어 올린다. 이렇게 하면, 다이싱 테이프(4)(의 점착면)는, 그 중심부에서부터 주변부로 향하는 강한 장력(제1 장력)을 받으므로, 수평방향으로 느슨해짐 없이 연장된다.
다음으로, 이 상태에서 익스펜드 링(8)을 도 8에 나타내는 칩 박리장치(100)의 스테이지(101) 상에 위치 결정하고, 수평으로 유지한다. 이 스테이지(101)의 중앙에는, 구동 기구(도시는 생략)에 의해 수평방향 및 상하방향으로 이동하는 흡착구(吸着駒)(102)가 배치되어 있다. 다이싱 테이프(4)는, 그 이면이 흡착구(102)의 상면과 대향하도록 유지된다.
도 9는 흡착구(102)의 단면도, 도 10은 흡착구(102)의 상면 근방의 확대 단면도, 도 11은 흡착구(102)의 상면 근방의 확대 사시도(斜視圖)이다.
흡착구(102) 상면의 주변부에는, 복수의 흡인구(103)와, 동심원 모양으로 형성된 복수의 홈(溝)(104)이 설치되어 있다. 홈(104)을 설치하지 않고 흡인구(103)를 전체에 많이 배치해도 상관없다. 흡인구(103) 및 홈(104)의 각각의 내부는, 흡착구(102)를 상승시켜서 그 상면을 다이싱 테이프(4)의 이면에 접촉시킬 때, 흡인 기구(도시는 생략)에 의해 -90kPa∼-60kPa의 흡인력으로 감압된다. 이때, 다이싱 테이프(4)의 이면이 하방으로 흡인되며, 흡착구(102)의 상면과 밀착한다.
또, 다이싱 테이프(4)를 하방으로 흡인할 때, 상기 홈(104)의 폭이나 깊이가 크면, 박리의 대상이 되는 칩(1C)에 인접하는 칩(1C) 하방의 다이싱 테이프(4)가 홈(104)에 흡인되었을 때, 인접하는 칩(1C)과 그 하방의 다이싱 테이프(4) 계면이 홈(104)의 상부영역에서 박리하는 경우가 있다. 특히, 비교적 점착력이 약한 점착제를 사용한 다이싱 테이프(4)에서는, 이러한 박리가 생기기 쉽다. 이러한 현상이 발생하면, 박리의 대상이 되는 칩(제1 반도체 칩)(1C)을 다이싱 테이프(4)로부터 벗기는 작업 중에, 인접하는 칩(1C)이 다이싱 테이프(4)로부터 탈락해 버리는 일이 있으므로, 바람직하지 못하다. 그러므로, 이러한 현상이 발생하는 것을 막기 위해서는, 상기 홈(104)의 폭이나 깊이를 될 수 있는 한 작게 해, 인접하는 칩(1C) 하방의 다이싱 테이프(4)와 흡착구(102)의 상면 사이에 될 수 있는 한 극간(隙間)이 생기지 않도록 하는 것이 유효하다.
흡착구(102)의 중심부에는, 다이싱 테이프(4)를 상방으로 쳐 올리는 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)이 구비되어 있다. 지름이 가장 큰 제1 블록(110A)의 내측에, 그것보다도 지름이 작은 제2 블록(110B)이 배치되며, 또한 그 내측에 가장 지름이 작은 제3 블록(110C)이 배치되어 있다. 후술하는 바와 같이, 3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)은, 외측의 제1 블록(110A)과 중간의 제2 블록(110B)의 사이에 개재하는 제1 압축코일 용수철(111A), 제2 중간의 블록(110B)과 내측의 제3 블록(110C)의 사이에 개재하며, 상기 제1 압축코일 용수철(111A)보다도 용수철 정수(定數)가 큰 제2 압축코일 용수철(111B), 및 제3 블록(110C)에 연결되며, 도시하지 않는 구동 기구에 의해 상하로 움직이는 푸셔(112)와 연동(連動)해서 상하로 움직이게 되어 있다.
상기 3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C) 중, 가장 지름이 큰 외측의 제1 블록(110A)은, 박리의 대상이 되는 칩(1)보다도 한 단계(예를 들면 0.5mm∼3mm 정도)지름이 작은 것을 사용하면 좋다. 예를 들면, 칩(1C)이 정사각형일 경우에는, 그것보다도 한 단계 작은 정사각형으로 하는 것이 바람직하다. 또한, 칩(1C)이 직사각형일 경우에는, 그것보다도 한 단계 작은 직사각형으로 하는 것이 바람직하다. 이로 인해, 제1 블록(110A) 상면의 외주(外周)가 되는 모서리부(角部)가 칩(1C)의 외연(外緣)보다도 조금 내측에 위치하게 되므로, 칩(1C)과 다이싱 테이프(4)가 박리할 때의 기점이 되는 개소(칩(1C)의 최외주부)에 양쪽을 박리시키는 힘을 집중시킬 수 있다.
또한, 제1 블록(110A)의 상면은, 다이싱 테이프(4)와의 접촉 면적을 확보하기 위해서, 평탄한 면 또는 큰 곡률반경(曲率半徑)을 갖는 면으로 하는 것이 바람직하다. 제1 블록(110A)의 상면과 다이싱 테이프(4)와의 접촉 면적이 작을 경우는, 제1 블록(110A)의 상면에 의해 밑에서부터 떠받치는 칩(1C)의 주변부에 큰 굽힘 응력(bending stress)이 집중하므로, 칩(1C)의 주변부가 깨질 우려가 있다.
상기 제1 블록(110A)의 내측에 배치된 중간의 제2 블록(110B)은, 제1 블록(110A)보다도 1mm∼3mm 정도 작은 지름을 갖고 있다. 또한, 이 제2 블록(110B)보다도 더 내측에 배치된 가장 지름이 작은 제3 블록(110C)은, 중간의 제2 블록(110B)보다도 1mm∼3mm 정도 더 작은 지름을 갖고 있다. 본 실시형태 1에서는, 가공의 용이 등을 고려하여, 중간의 제2 블록(110B) 및 내측의 제3 블록(110C)의 각각의 형상을 원주(圓柱)모양으로 했지만, 외측의 제1 블록(110A)과 마찬가지로 사각기둥모양(四角柱狀) 혹은 그것에 가까운 형상으로 해도 좋다. 3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 각각의 상면 높이는, 초기상태(제 1블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 비 동작 시)에서는 서로 동일하며, 또 흡착구(102)의 상면 주변부의 높이와도 동일하게 되어 있다.
도 10에 확대해서 도시한 바와 같이, 흡착구(102)의 주변부와 외측의 제1 블록(110A)의 사이, 및 3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 사이에는, 극간(S)이 설치되어 있다. 이들 극간(S)의 내부는, 도시하지 않는 흡인 기구에 의해 감압되도록 되어 있으며, 흡착구(102)의 상면에 다이싱 테이프(4)의 이면이 접촉하면, 다이싱 테이프(4)가 하방으로 흡인되어, 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 상면과 밀착하도록 되어 있다.
상기와 같은 흡착구(吸着駒)(102)를 구비한 칩 박리장치(100)를 써서 칩(1C)을 다이싱 테이프(4)로부터 박리하기 위해서는, 우선, 도 12에 도시한 바와 같이, 박리의 대상이 되는 1개의 칩(1C)(같은 도면의 중앙부에 위치하는 칩(1C))의 바로 아래에 흡착구(102)의 중심부(제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C))를 이동시킴과 동시에, 이 칩(1C)의 상방으로 흡착 콜릿(105)을 이동시킨다. 이동 기구(도시는 생략)에 지지된 흡착 콜릿(105) 저면의 중앙부에는, 내부가 감압되는 흡착구(吸着口)(106)가 설치되어 있으며, 박리의 대상이 되는 1개의 칩(1C)만을 선택적으로 흡착, 유지할 수 있도록 되어 있다.
다음으로, 도 13에 도시한 바와 같이, 흡착구(102)를 상승시켜서 그 상면을 다이싱 테이프(4)의 이면에 접촉시킴과 동시에, 상기의 흡인구(103), 홈(溝)(104) 및 극간(S)의 내부를 감압한다. 이로 인해, 박리의 대상이 되는 칩(1C)과 접촉하고 있는 다이싱 테이프(4)가 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 상면에 밀착한다. 또한, 이 칩(1C)에 인접하는 다른 칩(1C)과 접촉하고 있는 다이싱 테이프(4)가 흡착구(102)의 상면 주변부에 밀착한다. 또, 이때, 흡착구(102)를 조금(예를 들면 400㎛ 정도) 쳐 올리면, 상기의 누름판(7)과 익스펜드 링(8)에 의해 수평방향의 장력이 가해지고 있는 다이싱 테이프(4)에 대하여, 더욱 장력을 가할 수 있으므로, 흡착구(102)와 다이싱 테이프(4)를 보다 확실히 밀착시킬 수 있다.
또한, 흡착구(102)의 상승과 거의 동시에 흡착 콜릿(105)을 하강시켜, 흡착 콜릿(105)의 저면을 박리의 대상이 되는 칩(1C)의 상면에 접촉시켜서 칩(1C)을 80kPa 정도의 흡착력으로 흡착함과 동시에, 칩(1C)을 하방으로 가볍게 내리누른다. 이렇게, 흡착구(102)를 써서 다이싱 테이프(4)를 하방으로 흡인할 때, 흡착콜릿(105)을 써서 칩(1C)을 상방으로 흡인하면, 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 쳐 올림에 의한 다이싱 테이프(4)와 칩(1C)의 박리를 촉진시킬 수 있다.
다음으로, 도 14에 도시한 바와 같이, 3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)을 동시에 상방으로 쳐 올려서 다이싱 테이프(4)의 이면에 위를 향해 하중을 가하고, 칩(1C)과 다이싱 테이프(4)를 밀어 올린다. 또한, 이때, 칩(1C)의 이면을, 다이싱 테이프(4)를 통해서 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 상면(접촉면)으로 떠받치고, 칩(1C)에 걸리는 굽힘 응력을 경감하는 동시에, 제1 블록(110A)의 상면의 외주(모서리부(角部))를, 칩(1C)의 외주보다도 내측에 배치함으로써, 칩(1C)과 다이싱 테이프(4)의 박리기점이 되어 있는 계면에 박리할 응력을 집중하여, 칩(1C)의 주변부를 다이싱 테이프(4)로부터 효율적으로 박리한다. 이때, 박리의 대상이 되는 칩(1C)에 인접하는 다른 칩(1C) 하방의 다이싱 테이프(4)를 하방으로 흡인하고, 흡착구(102)의 상면 주변부에 밀착시켜둠으로써, 칩(1C)의 주변부에서의 다이싱 테이프(4)의 박리를 촉진시킬 수 있다. 도 15는, 이때의 흡착구(102)의 상면 근방을 나타내는 확대 사시도이다(칩(1C)과 다이싱 테이프(4)의 도시는 생략).
상기 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 쳐 올림량(스트로크)은, 예를 들면 0.4mm 정도이지만, 박리에 필요한 각도에 의해 스트로크를 변경할 경우도 있다. 또, 다이싱 테이프(4)에 도포되어 있는 점착제는, 제조원이나 품종에 따라 점착력에 차이가 있다. 따라서, 칩(1C)의 사이즈가 같은 경우라도, 점착력이 큰 점착제를 사용하고 있을 경우에는, 쳐 올림량을 증가시키고, 박리 각도를 확보할 필요가 있다.
또한, 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)을 상방으로 쳐 올려서 칩(1C)의 이면에 하중을 가할 때는, 칩(1C)의 최외주부에서, 칩의 외주와 직교하는 방향으로의 굽힘 응력을, 칩의 외주와 평행한 방향으로의 굽힘 응력보다 작게 하는 것이 바람직하다. 칩(1C)의 최외주부는, 상기의 다이싱 블레이드(6)를 사용하여 웨이퍼(1W)를 다이싱 했을 때에 생긴 미세한 크랙(crack)이 잔류하고 있다. 그 때문에, 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)을 상방으로 쳐 올렸을 때에 칩(1C)의 최외주부에, 칩(1C)의 외주와 직교하는 방향에 따른 강한 굽힘 응력이 가해지면, 크랙이 성장해서 칩(1C)이 깨질 우려가 있다. 본 실시형태 1에서는, 칩(1C)의 사이즈보다 한 단계 작은 상면을 갖는 제1 블록(110A)를 사용하고, 칩(1C)의 최외주부로부터 조금 내측에 균등한 하중을 가하므로, 상기와 같은 문제를 회피하면서, 칩(1C)의 주변부 전체를 다이싱 테이프(4)로부터 균등하게 박리할 수가 있다.
3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)을 동시에 상방으로 쳐 올리기 위해서는, 도 16에 도시한 바와 같이, 푸셔(112)를 상방으로 밀어 올림으로써, 푸셔(112)에 연결된 내측의 제3 블록(110C)을 밀어 올린다. 이로 인해, 내측의 제3 블록 블록(110C)과 중간의 제2 블록(110B)의 사이에 개재하는 압축 코일 용수철(111B)의 용수철힘에 의해 중간의 제2 블록(110B)이 밀어 올려지며, 더욱이 외측의 제1 블록(110A)과 중간의 제2 블록(110B)의 사이에 개재하는 압축 코일 용수철(111A)의 용수철힘에 의해 외측의 제1 블록(110A)이 밀어 올려지므로, 3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)이 동시에 밀어 올려진다. 그리고, 외측의 제1 블록(110A)의 일부(도면의 화살표로 나타내는 면)가 흡착구(102)의 주변부와 접촉함으로써, 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 상승이 정지한다. 이때, 박리의 대상이 되는 칩(1C)의 대부분의 영역은, 3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 상면에 의해 떠받쳐지고 있으며, 제1 블록(110A) 상면의 외주(모서리부)보다도 외측의 영역에서, 칩(1C)과 다이싱 테이프(4)의 계면에서의 박리가 효율적으로 진행된다.
3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)을 동시에 상방으로 쳐 올릴 때는, 용수철힘이 약한 압축코일 용수철(111A)이 수축하지 않는 약한 힘으로 푸셔(112)가 블록(110C)을 밀어 올린다. 이렇게 하면, 외측 제1 블록(110A)의 일부가 흡착구(102)의 주변부와 접촉한 후에, 중간의 제2 블록(110B)과 내측의 제3 블록(110C)이 더욱 상방으로 올라가는 일은 없다.
또한, 압축코일 용수철(111A)은, 적어도 다이싱 테이프(4)의 장력에 맞서 제1 블록(110A)을 들어올릴 수 있는 정도의 용수철힘을 구비하고 있을 필요가 있다.압축코일 용수철(111A)의 용수철힘이 다이싱 테이프(4)의 장력보다도 작을 경우는, 푸셔(112)를 밀어 올려도 외측의 제1 블록(110A)이 위로 올라가지 않으므로, 외측 제1 블록(110A)의 상면에 의해 칩(1C)을 떠받칠 수 없게 된다. 이 경우는, 칩(1C)과 다이싱 테이프(4)의 박리 기점에 충분한 응력을 집중시킬 수 없으므로, 박리 속도의 저하를 초래하거나, 칩(1)에 과대한 굽힘 응력이 가해져서 칩(1C)이 깨어져버리거나 하는 문제를 야기할 가능성이 있다.
다음으로, 도 17에 도시한 바와 같이, 중간의 제2 블록(110B)과 내측의 제3 블록(110C)을 동시에 상방으로 쳐 올려서 다이싱 테이프(4)를 밀어 올린다. 이로 인해, 칩(1C)을 떠받치는 제2 블록(110B) 상면의 외주(모서리부) 위치가, 제1 블록(110A)에 의해 떠받쳐지고 있었던 상태와 비교해서, 보다 내측으로 이동하기 때문에, 칩(1C)과 다이싱 테이프(4)의 박리가 제2 블록(110B) 상면의 외주보다 외측의 영역으로부터 칩(1C)의 중심방향으로 진행된다. 도 18은, 이때의 흡착구(102)의 상면 근방을 나타내는 확대 사시도이다( 칩(1C)과 다이싱 테이프(4)의 도시는 생략).
2개의 제2 블록(110B) 및 내측의 제3 블록(110C)을 동시에 상방으로 쳐 올 리기 위해서는, 도 19에 도시한 바와 같이, 푸셔(112)를 밀어 올림으로써, 푸셔(112)에 연결된 제3 블록(110C)을 더욱 밀어 올린다. 이때, 압축 코일 용수철 (111B)의 용수철힘에 의해 중간의 제2 블록(110B)이 밀어 올려지므로, 2개의 제2 블록(110B) 및 내측의 제3 블록(110C)이 동시에 밀어 올려진다. 그리고, 중간의 제2 블록(110B)의 일부(도면의 화살표로 나타내는 면)가 외측의 제1 블록(110A)과 접촉한 시점에서 제2 블록(110B) 및 내측의 제3 블록(110C)의 상승이 정지한다. 또한, 푸셔(112)가 제3 블록(110C)을 밀어 올리는 힘은, 용수철힘이 약한 압축코일 용수철(111A)은 수축하지만, 용수철힘이 강한 압축코일 용수철(111B)은 수축하지 않는 크기로 한다. 이로 인해, 중간의 블록(110B)의 일부가 외측의 제1 블록(110A)과 접촉한 후, 내측의 제3 블록(110C)이 더 상방으로 올라가는 일은 없다.
2개의 제2 블록(110B) 및 내측의 제3 블록(110C)을 상방으로 쳐 올릴 때는, 칩(1C)과 다이싱 테이프(4)의 박리를 촉진시키기 위해서, 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)의 극간(S) 내부를 감압함으로써, 칩(1C)과 접촉하고 있는 다이싱 테이프(4)를 하방으로 흡인한다. 또한, 홈(104)의 내부를 감압하고, 흡착구(102)의 상면 주변부에 접하는 다이싱 테이프(4)를 흡착구(102)의 상면에 밀착시킨다 (도 17참조).
다음으로, 도 20에 도시한 바와 같이, 내측의 제3 블록(110C)을 더욱 상방으로 쳐 올려서 다이싱 테이프(4)의 이면을 밀어 올리고, 제3 블록(110C)의 상면에서 칩(1C)의 이면을 떠받친다. 도 21은, 이때의 흡착구(102) 상면 근방을 나타내는 확대 사시도이다(칩(1C)과 다이싱 테이프(4)의 도시는 생략). 내측의 제3 블록(110C)을 상방으로 쳐 올리기 위해서는, 도 22에 도시한 바와 같이, 압축코일 용수철(111B)이 수축할 정도의 강한 힘으로 제3 블록(110C)을 밀어 올린다. 이로 인해, 다이싱 테이프(4)와 접촉하고 있는 제3 블록(110C) 상면의 외주(모서리부)보다도 외측의 영역에서, 칩(1C)과 다이싱 테이프(4)의 박리가 진행된다.
계속해서, 도 23에 도시한 바와 같이, 제3 블록(110C)을 하방으로 내림과 동시에, 흡착 콜릿(105)을 상방으로 인상함으로써, 칩(1C)을 다이싱 테이프(4)로부터 벗기는 작업이 완료한다.
상기 제3 블록(110C)의 상면은, 제3 블록(110C)을 상방으로 쳐 올렸을 때, 흡착 콜릿(105)의 흡인력만으로 칩(1C)이 다이싱 테이프(4)로부터 벗겨지는 정도로 면적을 작게 해 놓아야 한다. 제3 블록(110C) 상면의 면적이 크면, 칩(1C)과 다이싱 테이프(4)의 접촉 면적이 커지고, 양자의 점착력도 커지므로, 흡착 콜릿(105)이 칩(1C)을 흡인하는 힘만으로는 칩(1C)을 다이싱 테이프(4)로부터 벗길 수 없다.
한편, 제3 블록(110C)의 상면의 면적을 작게 했을 경우는, 제3 블록(110C)이 다이싱 테이프(4)의 이면을 밀어 올릴 때, 칩(1C)의 좁은 영역(중앙부분)에 강한 하중이 집중적으로 가해지므로, 극단적일 경우에는 칩(1C)이 깨어질 우려가 있다.그러므로, 블록(110c)을 쳐 올릴 때는, 쳐 올림 속도를 느리게 하거나, 제3 블록(110C)의 상면이 다이싱 테이프(4)와 접촉하고 있는 시간을 짧게 하거나, 제3 블록(110C)의 쳐 올림량(스트로크)을 적게(예를 들면 0.2mm∼0.4mm 정도)하거나 함으로써, 칩(1C)의 좁은 영역에 강한 하중이 가해지지 않도록 하는 것이 바람직하다.
또한, 흡착 콜릿(105)의 흡인력을 크게 하는 하나의 방법으로서, 흡착 콜릿(105)의 인상 속도를 느리게 하는 것이 유효하다. 칩(1C)의 일부가 다이싱 테이프(4)에 밀착한 상태에서 흡착 콜릿(105)을 급속히 인상하면, 흡착 콜릿(105)의 저면과 칩(1C)의 상면에 극간이 생기고, 흡착 콜릿(105) 내부의 진공도가 저하하므로, 칩(1C)을 흡인하는 힘이 저하해버린다. 한편, 흡착 콜릿(105)의 인상 속도를 느리게 했을 경우는, 칩(1C)을 다이싱 테이프(4)로부터 벗기는데 필요로 하는 시간이 길어진다. 그러므로 흡착 콜릿(105)의 인상 속도를 가변(可變)으로 하고, 인상 시작 시에는 인상 속도를 느리게 해서 흡인력을 충분 확보하며, 칩(1C)과 다이싱 테이프(4)의 접촉 면적이 어느 정도까지 작아지면 인상 속도를 빨리 해서 박리 시간의 지연을 막도록 하면 좋다. 또한, 흡착 콜릿(105) 저면의 면적을 제3 블록(110C) 상면의 면적보다 크게 하는 것도, 흡착 콜릿(105)의 흡인력을 크게 하는 유효한 방법이다.
이렇게, 흡착 콜릿(105)의 흡인력을 크게 함으로써, 칩(1C)과 다이싱 테이프(4)와의 접촉 면적이 비교적 클 경우여도, 흡착 콜릿(105)의 흡인력만으로 칩(1C)을 다이싱 테이프(4)로부터 벗기는 것이 가능해지므로, 박리 시간을 단축할 수가 있음과 동시에, 제3 블록(110C) 상면의 면적을 작게 했을 경우에 생기는 상기의 문제를 회피할 수가 있다.
또한, 칩(1C)이 흡착 콜릿(105)에 의해 하방으로 세게 눌려진 상태에서 제3 블록(110C)을 하방으로 내리면, 흡착 콜릿(105)도 하방으로 이동하기 때문에, 칩(1C)이 제3 블록(110C)에 닿아서 깨어질 우려가 있다. 따라서, 제3 블록(110C)을 하방으로 내릴 때는, 그 직전에 흡착 콜릿(105)을 인상하거나, 적어도 흡착 콜릿(105)이 하방으로 이동하지 않도록, 그 위치를 고정해 두는 것이 바람직하다.
상기한 바와 같이 칩(1C)은 두께가 100㎛ 정도 이하로 얇게 되어 있으며, 특히 75㎛ 이하로 얇게 되어 있는 경우에는, 흡착 콜릿(105)에 의해 다이싱 테이프(4)로부터 벗겨진 후에 흡착 콜릿(105)의 흡인력에 의해 휘어지기 쉬워진다. 여기서, 도 24는, 흡착 콜릿(105)을 포함하는 본딩 헤드(107)의 요부(要部) 단면도이며, 흡착 콜릿(105)에 설치된 흡착구(106) 내에 칩(1C)이 흡인되어서 휘어져 버린 상태를 나타낸 것이다. 도 25는, 흡착 콜릿(105)의 흡착면(칩(1C)과 접하는 면)을 나타낸 평면도이며, 도 24에 나타낸 흡착 콜릿(105)의 단면은, 도 25 중의 Ａ-A선에 따른 단면에 상당한다. 또한, 도 26 및 도 27은, 각각 흡착면에 흡착구(106) 이외에 홈(溝)(105H)이 설치된 구조인 흡착 콜릿(105)의 단면 및 평면을 나타낸 것이다. 흡착면에 이러한 홈(105H)이 설치되어 있을 경우에는, 홈(105H) 내에도 칩(1C)이 흡인되어서 휘어져 버리게 된다. 이렇게 휘어진 칩(1C)을 흡착 콜릿(105)에 의해 배선기판(11)상에 배치 및 설치(접착)하면, 휜 상태인 채로 배선기판(11)에 설치되어, 칩(1C) 배선기판(11)과의 사이에 보이드(기포)(KH)가 생성되어버릴 경우가 있으며, 특히 본 실시형태 1과 같이 DAF를 접착제로서 이용할 경우에는 보이드가 생성되기 쉬워진다. 이러한 보이드(KH)가 생성되어버렸을 경우에는, 칩(1C)의 설치(접착) 불량이 되어, 이후에 열을 동반하는 처리(예를 들면 수지밀봉공정) 등에서 보이드(KH)의 팽창 등에 의해 칩(1C)이 배선기판(11)으로부터 박리해버릴 우려가 있다.
그러므로, 본 실시형태 1에서는, 흡착 콜릿(105)의 저면에 설치된 흡착구 (106)에 연결되며, 칩(1C)을 진공흡착하기 위한 감압력을 흡착 콜릿(105)에 공급하는 진공 공급라인을, 도 29에 나타낸 바와 같은 2개의 계통으로부터 형성한다. 즉, 칩(1C)을 다이싱 테이프(4)로부터 박리하고, 배선기판(11) 상의 설치 위치까지 이송할 때의 흡착력(제1 흡인력)이 되는 진공(-80kPa 정도)을 흡착 콜릿(105)에 공급하는 배관(제1 진공공급계통)(121)과, 칩(1C)을 배선기판(11)상에 설치할 때의 흡착력(제2 흡인력)이 되는 진공을 흡착 콜릿(105)에 공급하는 배관(제2 진공공급계통)(122)이 흡착 콜릿(105)에 접속하는 구조로 하는 것이다. 본 실시형태 1에 있어서, 배관(122)으로부터 공급되는 진공의 강도는, 칩(1C)에 휘어짐이 생기지 않고, 동시에 흡착 콜릿(105)으로부터 칩(1C)을 낙하시키지 않는 정도의 강도이면 되며, -10kPa∼0kPa 정도, 바람직하게는 -1kPa∼0kPa 정도로 하는 것을 예시할 수 있고, 칩(1C)의 두께가 75㎛ 정도 이상이면 바람직하게는 -5kPa∼0kPa 정도로 하는 것을 예시할 수 있다. 배관(121, 122)에는, 각각 전자밸브(電磁弁) 등의 밸브(123, 124)가 설치되며, 이들 밸브(123, 124)의 개폐에 의해 흡착 콜릿(105)에 공급하는 진공(흡착력)의 강도를 제어할 수가 있다.
칩(1C)을 다이싱 테이프(4)로부터 박리해서 배선기판(11) 상의 설치 위치까지 이송할 때는, 밸브(123)를 개방하고, 밸브(124)를 닫음으로써, 칩(1C)이 다이싱 테이프(4)로부터 박리되어, 배선기판(11) 상의 설치 위치까지 이송할 때의 흡착력이 되는 진공(-80kPa 정도)을 흡착 콜릿(105)에 공급한다. 이로 인해, 칩(1C)에 상기의 휘어짐이 생기지만, 칩(1C)을 배선기판(11) 상의 설치 위치까지 이송한 단계에서 밸브(123)를 닫고, 밸브(124)를 개방함으로써, 흡착 콜릿(105)이 칩(1C)을 흡착하는 힘이 약해지고, 칩(1C)에 생기고 있는 휘어짐을 해소할 수가 있다. 이렇게 휘어짐이 해소된 후에 칩(1C)을 배선기판(11) 상에 설치함으로써, 상기의 보이드(KH)(도 28참조)의 발생을 억제할 수가 있다. 이로 인해, 칩(1C)의 설치 후에 있어서, 칩(1C)이 배선기판(11)으로부터 박리해버리는 것을 막을 수 있다.
또한, 도 30에 도시한 바와 같이, 배관(121)으로부터 공급되는 진공의 강도를, 배관(122)으로부터 공급되는 진공의 강도만큼 작게 하여, 칩(1C)을 다이싱 테이프(4)로부터 박리해서 배선기판(11) 상의 설치 위치까지 이송할 때는, 밸브(123, 124)의 양쪽을 개방하고, 칩(1C)이 다이싱 테이프(4)로부터 박리되어, 배선기판(11)상의 설치 위치까지 이송할 때의 흡착력이 되는 진공(-80kPa 정도)을 흡착 콜릿(105)에 공급해도 좋다. 칩(1C)을 배선기판(11) 상의 설치 위치까지 이송한 단계에서는, 밸브(123)만을 닫음으로써 도 29에 나타낸 구성과 같은 구성이 되며, 칩(1C)에 생기고 있는 휘어짐을 해소할 수가 있다.
이와 같이 하여, 다이싱 테이프(4)로부터 박리된 칩(1C)은, 흡착 콜릿(105)에 흡착, 유지되어서 다음 공정(펠렛 붙임 공정)으로 반송된다. 그리고, 칩(1C)을 다음 공정으로 반송한 흡착 콜릿(105)이 칩 박리장치(100)로 되돌아오면, 상기 도 12∼도 23에 나타낸 순서에 따라서, 다음 칩(1C)이 다이싱 테이프(4)로부터 벗겨진다. 이후, 같은 순서에 따라서 칩(1C)이 1개씩 다이싱 테이프(4)로부터 벗겨진다.
다음으로, 도 31에 도시한 바와 같이, 펠렛 붙임 공정에 반송된 칩(1C)은, 미리 이면에 첨부되어 있었던 DAF(10)를 통해서 열압착에 의해 배선기판(설치기판) (11) 상의 설치 위치(칩 설치영역)에 설치된다. 이때, 본 실시형태 1에서는, 칩(1C)에 휘어짐이 생기지 않고 있으므로, 칩(1C)과 배선기판(11)의 사이에 보이드(KH)(도 28참조)가 형성되어버리는 것을 막을 수 있다. 즉, 칩(1C)을 배선기판(11)에 확실히 설치(접착)할 수 있다. 계속해서, Au와이어(12)를 통해서 배선기판(11)의 전극(13)과 전기적으로 접속된다. 이때, 칩(1C)과 배선기판(11)의 사이에 보이드(KH)가 발생하고 있으면, Au와이어(12)의 접속의 시에 생기는 열에 의해 보이드(KH)가 팽창하고, 칩(1C)이 배선기판(11)으로부터 박리되 버릴 우려가 있지만, 본 실시형태 1에서는 보이드(KH)의 발생을 미리 막고 있으므로, 칩(1C)의 박리와 불량의 발생을 막을 수 있다.
다음으로, 도 32에 도시한 바와 같이, 배선기판(11) 상에 설치된 칩(1C) 상에 DAF(10) 등을 통해서 제2 칩(14)이 적층되며, Au와이어(15)를 통해서 배선기판(11)의 전극(16)과 전기적으로 접속된다. 제2 칩(14)은, 칩(1C)과 다른 집적회로가 형성된 실리콘 칩이며, 상기의 방법으로 다이싱 테이프(4)로부터 벗겨진 후, 펠렛 붙임 공정으로 반송되어서 칩(1C) 상의 설치 위치(칩 설치영역)에 적층 된다. 이렇게 칩을 적층한 구조를 갖는 패키지에서는, 패키지의 소형화 및 박형화의 요구로 칩이 얇아지기 때문에, 칩(1C) 및 제2 칩(14)의 설치 시에는, 상기의 본 실시형태 1의 방법을 적용함으로써, 칩(1C)과 배선기판(11)의 사이, 및 제2 칩(14)과 칩(1C)의 사이에서, 특히 효과적으로 보이드(KH)(도 28참조)의 발생을 막을 수 있다.
그 후, 배선기판(11)을 몰드 공정으로 반송하고, 도 33에 도시한 바와 같이, 칩(1C) 및 제2 칩(14)을 몰드 수지(17)로 밀봉함으로써, 적층 패키지(18)가 완성된다. 이때, 본 실시형태 1에서는, 칩(1C)과 배선기판(11)의 사이, 및 제2 칩(14)과 칩(1C)과의 사이에 있어서, 보이드(KH)의 발생을 미리 막고 있으므로, 밀봉 때의 열에 의해 보이드(KH)가 팽창하고, 칩(1C) 및 제2 칩(14)이 박리해버리는 불량의 발생을 막을 수 있다.
또, 본 실시형태에서는, 3개의 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)을 사용하여 칩을 박리하는 방법을 설명했지만, 블록의 수는 3개로 한정되는 것은 아니고, 박리의 대상이 되는 칩(1C)의 사이즈가 클 경우에는, 4개 이상의 블록을 사용해도 좋다. 또한, 박리의 대상이 되는 칩(1C)의 사이즈가 대단히 작을 경우에는, 2개의 블록을 사용해도 좋다.
(실시형태 2)
본 실시형태 2는, 상기 실시형태 1에서 나타낸 진공공급라인(도 29 및 도 30 참조)을 다른 구성으로 한 것이다. 그 이외의 공정 및 부재의 구성은, 상기 실시형태와 같다.
도 34는, 본 실시형태 2에 있어서의 흡착 콜릿(105)에 감압력을 공급하는 진공 공급라인의 설명도이다. 본 실시형태 2에 있어서도, 진공 공급라인은 2개의 계통으로부터 형성하지만, 배관(122)으로부터 공급하는 것은 진공이 아닌 에어(air)로 한 것이다. 배관(제1 에어 공급 계통)(122)으로부터 공급되는 에어의 강도는, 진공측(배관(121))의 인입(引入) 유량에 대하여 적당히 적은 유량을 공급하고, 진공압을 제어한다. 예를 들면, 배관(121)의 진공 인입 유량이 약 20L(리터)/min 이면, 배관(122)으로부터 약 19L(리터)/min 의 에어를 공급해 진공압을 저하시킨다. 칩(1C)을 다이싱 테이프(4)로부터 박리해서 배선기판(11) 상의 설치 위치까지 이송할 때는, 상기 실시형태 1과 같이, 밸브(123)를 개방하고, 밸브(124)를 닫음으로써, 칩(1C)이 다이싱 테이프(4)로부터 박리되어, 배선기판(11)상의 설치 위치까지 이송할 때의 흡착력이 되는 진공(-80kPa 정도)을 흡착 콜릿(105)에 공급한다. 이어서, 칩(1C)을 배선기판(11) 상의 설치 위치까지 이송한 단계에서 밸브(123, 124)의 양쪽을 개방한다. 이로 인해, 진공 및 에어 양쪽이 공급되며, 배관(121)으로부터 공급되는 진공의 인입 유량 쪽이 배관(122)으로부터 공급되는 에어의 공급유량보다 높으므로, 흡착 콜릿(105)에는 흡착력(진공)이 공급되게 된다. 이때, 흡착 콜릿(105)에 공급되는 흡착력(진공)은, 칩(1C)에 휘어짐이 생기지 않으며, 동시에 흡착 콜릿(105)으로부터 칩(1C)을 낙하시키지 않을 정도의 강도이고, -10kPa∼0kPa 정도, 바람직하게는 -1kPa∼0kPa 정도가 되며, 칩(1C)의 두께가 75㎛ 정도 이상이면 바람직하게는 -5kPa∼0kPa 정도가 된다. 이로 인해, 흡착 콜릿(105)이 칩(1C)을 흡착하는 힘이 약해져서, 칩(1C)에 생기고 있는 휘어짐을 해소할 수가 있다. 그 결과, 상기 실시형태 1과 같이, 보이드(KH)(도 28 참조)의 발생을 억제할 수가 있고, 칩(1C)의 설치 후에 있어서, 칩(1C)이 배선기판(11)으로부터 박리해버리는 것을 막을 수 있다.
(실시형태 3)
본 실시형태 3은, 상기 실시형태 1, 2에서 설명한 칩(1C)의 펠렛 붙임 공정인 열압착 공정을, 칩(1C)의 일부의 영역만을 열압착하는 가압착(假壓着) 공정과, 칩(1C)의 전면을 열압착하는 본(本)압착 공정의 2단계로 나누어서 행하는 것이다. 제2 칩(14)의 펠렛 붙임 공정에 대해서도 마찬가지이다.
도 35는 상기 가압착 공정에서 이용하는 본딩 스테이지(KBS)의 요부 사시도이며, 도 36은 본딩 스테이지(KBS) 상에 배선기판(11) 및 칩(1C)이 배치된 상태를 나타내는 요부 사시도이다.
본딩 스테이지(KBS)는, 배선기판(11) 및 칩(1C)과 대향하는 면에 돌기부(TK)를 가지고 있다. 여기에서, 도 37은, 본딩 스테이지(제1 본딩 스테이지)(KBS) 상에 배치된 칩(1C)을 확대해서 나타낸 평면도이며, 도 38은, 본딩 스테이지(KBS) 상에 배선기판(11) 및 칩(1C)이 배치된 상황하에서의 돌기부(가압치구)(TK) 부근을 확대해서 나타낸 요부 평면도이다. 도 37 및 도 38에 도시한 바와 같이, 이 돌기부(TK)는, 칩(1C)의 가압착 공정 때에 배선기판(11)을 통해서 칩(1C) 이면의 중앙영역(가압착 영역)으로 가압한다. 또, 도 37 중에서 헤칭(hatching)을 붙여서 나타낸 영역이 돌기부(TK)가 가압하고 있는 영역이다. 본 실시형태 3에 있어서, 이 돌기부(TK)가 가압하고 있는 영역은, 칩(1C) 이면의 10% ∼40% 정도, 바람직하게는 25% 정도가 되도록, 미리 돌기부(TK)를 형성해 둔다. 이로 인해, 흡착 콜릿(105)의 흡착에 의해 칩(1C)에 휘어짐이 생겨도(도 24 참조), 칩(1C)의 배선기판(11) 상으로의 설치(접착) 후에 보이드(KH)(도 28 참조)가 생기기 쉬운 칩(1C)의 중앙부에 집중적으로 압력을 가하게 되며, 칩(1C)에 생긴 휘어짐을 해소해서 그 중앙부가 배선기판(11)에 열압착된다. 즉, 보이드(KH)의 발생을 막을 수 있다. 이때, 칩(1C) 중에서 하중이 가해지는 영역은, 도 37 중에서 헤칭을 붙여서 나타낸 영역이 되며, 칩(1C)의 전면에 비해서 작아지므로, 칩(1C) 이면의 전면을 열압착할 경우에 비해서 낮은 하중에서도 단위 면적당으로는 충분한 하중을 가할 수 있으므로, 효과적으로 열압착할 수가 있다.
상기와 같은 가압착 공정 후, 칩(1C)의 이면 전면을 배선기판(11)에 열압착하는 본압착 공정을 한다. 이 본압착 공정 시에는, 상기 가압착 공정에 의해 칩(1C)의 휘어짐은 해소되어 있으므로, 칩(1C)의 이면 전면을 확실히 배선기판(11)에 열압착 할 수가 있다.
또한, 상기와 같은 본 실시형태 3의 펠렛 붙임 공정에, 상기 실시형태 1, 2에서 설명한 흡착 콜릿(105)에서의 칩(1C)의 흡착력 제어 방법을 조합시킴으로써, 더욱 효과적으로 보이드(KH)의 발생을 억제할 수가 있다.
(실시형태 4)
도 39는, 본 실시형태 4에서 이용하는 본딩 헤드(107)의 요부(要部) 단면도이다.
도 39에 도시한 바와 같이, 본 실시형태 4의 본딩 헤드(107)는, 펠렛 붙임 공정 시에 상기 실시형태 1에서 설명한 칩(1C) 혹은 제2 칩(14)과 접하는 흡착 콜릿(105), 흡착 콜릿(105)을 유지하는 콜릿 홀더(105G), 콜릿 홀더(105G)가 설치된 기울기 조정기구(헤드부)(105A), 기울기 조정기구(105A)와 접하는 수용자리(수용자리부)(105B), 및 수용자리(105B)를 통하여 헤드부를 자력으로 유지하는 자석(105C) 등으로 형성되어 있다. 또한, 수용자리(105B)와 자석(105C)으로 기울기 조정기구 (105A)를 유지하는 수용부가 형성되어 있다.
예를 들면 고속 공구강(工具鋼)이나 합금 고속 공구강 등의 자성체금속으로 형성되어 있는 기울기 조정기구(105A)는, 수용자리(105B)와 접하는 면이 구면가공(球面加工)되어 있다. 수용자리(105B)도 고속 공구강이나 합금 고속 공구강 등의 자성체금속으로 형성되며, 기울기 조정기구(105A)와의 접촉면(제1 표면)이 기울기 조정기구(105A)의 구면 가공면(제2 표면)의 형상에 맞춰서 구면 가공되어 있다. 자석(105C)은, 예를 들면 네오디뮴(neodymium) 자석으로 형성되어 있으며, 기울기 조정기구(105A)가 구면 가공면에 따라 동작가능한 자력, 예를 들면 5Ｎ 정도의 자력으로 수용자리(105B)를 통하여 기울기 조정기구(105A)를 유지하고 있다. 즉, 펠렛 붙임 공정 시에 기울기 조정기구(105A)에 5Ｎ 정도 이상의 힘이 가해지면, 상기의 구면 가공면에 따라 기울기 조정기구(105A)가 동작한다. 또한, 상기의 기울기 조정기구(105A) 및 수용자리(105B)의 구면 가공면에 대해서는, 기울기 조정기구(105A)에 5Ｎ정도 이상의 힘이 가해졌을 때에 기울기 조정기구(105A)를 동작할 수 있는 곡률로 형성되어 있다.
기울기 조정기구(105A)의 구면 가공면 및 수용자리(105B)의 구면 가공면에는, 딤플 가공처리를 실시해서 복수의 오목부(凹부)를 형성해도 좋다. 이로 인해, 기울기 조정기구(105A)와 수용자리(105B)의 접촉 면적을 저감할 수 있으므로, 양자 간의 마찰이 저감하며, 기울기 조정기구(105A)를 동작하기 쉽게 할 수가 있다. 또한, 그 딤플 가공처리에 의해, 기울기 조정기구(105A)의 구면 가공면 및 수용자리(105B)의 구면 가공면의 표면경도를 향상할 수 있으므로, 양자의 내마모성을 향상할 수가 있다.
칩(1C) 및 제2 칩(14)의 설치를 행할 시에, 칩(1C) 및 제2 칩(14)의 이면과 설치영역에 있어서의 설치면이 평행해지지 않으면, 칩(1C) 및 제2 칩(14)의 열압착이 그 이면 전면(全面)에서 균등하지 않게 되고, 상기 실시형태 1에서 설명한 것과 같은 보이드(KH)(도 28 참조)가 발생해버릴 우려가 있다. 특히 제2 칩(14)을 설치할 때는, 설치면이 첫번째 층의 칩(1C) 상(上)이 되고, 칩(1C)이 설치된 배선기판(11)과 평행하게 하는 것이 아니라, 칩(1C)과 평행으로 해야 하며, 칩(1C)이 기운 상태로 설치되어 있을 경우에는, 제2 칩(14)의 설치시에 양쪽 칩 사이를 평행으로 유지할 수 없게 된다. 본 실시형태 4에서는, 기울기 조정기구(105A)가 하중에 의해 동작 가능해지고 있으므로, 칩(1C) 및 제2 칩(14)이 설치영역에 접촉했을 때에, 칩(1C) 및 제2 칩(14)을 통해서 가해지는 하중에 의해 헤드부(105A)가 동작하고, 칩(1C) 및 제2 칩(14)의 이면이 설치영역에 있어서의 설치면에 뒤이어, 그 설치면과 평행이 된다. 여기에서, 도 40은, 제2 칩(14)을 칩(1C) 상에 설치했을 때의 본딩 헤드(107), 제2 칩(14) 및 칩(1C)의 오목부를 확대해서 나타낸 단면도이다. 즉, 본 실시형태 4에 의하면, 상기 실시형태 1에서 설명한 바와 같은 보이드(KH)를 발생시키는 일없이 칩(1C) 및 제2 칩(14)을 설치할 수가 있다.
또한, 칩(1C) 및 제2 칩(14)의 설치시에, 칩(1C) 및 제2 칩(14)에 가해지는 하중에 제한이 있을 경우에는, 예를 들면 1N 등의 작은 자력으로 수용자리(105B)를 통하여 기울기 조정기구(105A)를 유지하는 자석(105C)을 선택하고, 그 자력에 맞추어 기울기 조정기구(105A)를 동작할 수 있게 기울기 조정기구(105A) 및 수용자리(105B)의 구면 가공면의 곡률을 설정함으로써 대응할 수가 있다.
또한, 상기와 같은 본 실시형태 4의 본딩 헤드(107)에 대하여, 상기 실시형태 1, 2에서 설명한 흡착 콜릿(105)에 있어서의 칩(1C)의 흡착력의 제어 방법을 조합시키거나, 상기 실시형태 3에서 설명한 칩(1C)의 펠렛 붙임 공정을 가압착 공정 및 본압착 공정의 2단계에 나누어서 하는 방법을 조합시키거나 함으로써, 더욱 효과적으로 보이드(KH)의 발생을 억제할 수가 있다.
(실시형태 5)
도 41은 본 실시형태 5의 본딩 헤드(107)를 기울기 조정기구(105A) 측으로부터 나타낸 평면도이며, 도 42는 도 41 중의 X선에 따른 본딩 헤드(107)의 단면을 나타낸 요부(要部) 단면도이고, 도 43은 도 41 중의 Y-Y선에 따른 본딩 헤드(107)의 단면을 나타낸 요부 단면도이며, 도 42 및 도 43에서는 흡착 콜릿(105)에 흡착 및 유지된 칩(1C) 혹은 제2 칩(14)도 도시하고 있다. X선은, Y-Y선과 직교하는 것이다.
도 42 및 도 43에 도시한 바와 같이, 본 실시형태 5의 본딩 헤드(107)는, 기울기 조정기구(105A), 수용자리(제1 수용자리부)(105B), 자석(제1 자석)(105C), 기울기 조정기구(제1 자성체부)(105D), 수용자리(제2 수용자리부)(105E) 및 자석(제2 자석)(105F) 등으로 형성되어 있다. 또한, 수용자리(105B)와 자석(105C)과 기울기 조정기구(105D)로 기울기 조정기구(105A)를 유지하는 제1 수용부가 형성되며, 수용자리(105E)와 자석(105F)으로 제1 수용부를 유지하는 제2 수용부가 형성되어 있다.
기울기 조정기구(105A)는, 상기 실시형태 4에서 설명한 기울기 조정기구(105A)(도 39 참조)와 같이 고속 공구강이나 합금 고속 공구강 등의 자성체금속으로 형성되며, 펠렛 붙임 공정 시에 상기 실시형태 1에서 설명한 칩(1C) 혹은 제2 칩(14)과 접한다. 또한, 기울기 조정기구(105A)의 수용자리(105B)와 접하는 면(제2 표면)은, X-X단면(제1 방향)에서 제1 곡률의 곡선이 되는 곡면가공이 실시되어 있다. 수용자리(105B)는, 상기 실시형태 4에서 설명한 수용자리(105B)와 같이, 기울기 조정기구(105A)와 접하고, 예를 들면 고속 공구강이나 합금 고속 공구강 등의 자성체금속(제1 자성체재료)으로 형성되며, 기울기 조정기구(105A)와의 접촉면(제1 표면)이 기울기 조정기구(105A)의 곡면 가공면의 형상에 맞추어 곡면가공되어 있다. 자석(105C)은, 상기 실시형태 4에서 설명한 자석(105C)과 같이, 예를 들면 네오디뮴 자석으로 형성되어 있으며, 기울기 조정기구(105A)가 곡면 가공면에 따라 동작가능한 자력, 예를 들면 5Ｎ 정도의 자력(제1 자력)으로 수용자리(105B)를 통하여 기울기 조정기구(105A)를 유지하고 있다. 기울기 조정기구(105D)는, 고속 공구강이나 합금 고속 공구강 등의 자성체금속으로 형성되며, 자석(105C) 상에 배치되어 자석(105C)과 접하고, 수용자리(105E)와 접하는 면이 Y-Y단면(제2 방향)에서 제2 곡률의 곡선이 되는 곡면가공이 실시되어 있다. 수용자리(105E)는, 수용자리(105B)와 같이, 예를 들면 고속 공구강이나 합금 고속 공구강 등의 자성체금속(제2 자성체재료)으로 형성되며, 기울기 조정기구(105D)와 접하고, 기울기 조정기구(105D)와의 접촉면(제3 표면)이 기울기 조정기구(105D)의 곡면 가공면의 형상에 맞추어 곡면 가공되어 있다. 자석(105F)은, 자석(105C)와 마찬가지로, 예를 들면 네오디뮴 자석으로 형성되어 있으며, 기울기 조정기구(105D)가 곡면 가공면에 따라 동작가능한 자력, 예를 들면 5Ｎ정도의 자력(제2 자력)으로 수용자리(105E)를 통하여 기울기 조정기구(105D)를 유지하고 있다. 펠렛 붙임 공정 시에 있어서, 기울기 조정기구(105A) 및 기울기 조정기구(105D)는, 5Ｎ 정도 이상의 힘이 가해지면, 각각의 곡면 가공면에 따라 동작한다. 또한, 기울기 조정기구(105A), 수용자리(105B), 기울기 조정기구(105D) 및 수용자리(105E)의 곡면 가공면에 대해서는, 기울기 조정기구(105A) 및 기울기 조정기구(105D)에 5Ｎ 정도 이상의 힘이 가해졌을 때에, 기울기 조정기구(105A) 및 기울기 조정기구(105D)를 동작할 수 있는 곡률로 형성되어 있다.
기울기 조정기구(105A)의 곡면 가공면, 수용자리(105B)의 곡면 가공면, 기울기 조정기구(105D)의 곡면 가공면 및 수용자리(105E)의 곡면 가공면에는, 딤플 가공 처리를 실시해서 복수의 오목부(凹部)를 형성해도 좋다. 이로 인해, 기울기 조정기구(105A)와 수용자리(105B)의 접촉 면적 및 기울기 조정기구(105D)와 수용자리(105E)의 접촉 면적을 저감할 수 있으므로, 각각의 접촉면에서의 마찰이 저감하고, 기울기 조정기구(105A)를 쉽게 동작시킬 수가 있다. 또한, 그 딤플 가공 처리에 의해, 기울기 조정기구(105A)의 곡면 가공면, 수용자리(105B)의 곡면 가공면, 기울기 조정기구(105D)의 곡면가공면 및 수용자리(105E)의 곡면 가공면의 표면경도를 향상할 수 있으므로, 각각의 내마모성을 향상할 수가 있다.
그 밖의 부재의 구성은, 상기 실시형태 4와 같다.
본 실시형태 5에 있어서, 기울기 조정기구(105A) 및 기울기 조정기구(105D)는, 하중에 의해 각각 도 41에 나타낸 X-X선 방향 및 Y-Y선 방향으로 동작 가능하게 되어 있다. 그 때문에, 칩(1C) 및 제2 칩(14)이 설치영역에 접촉했을 때에, 칩(1C) 및 제2 칩(14)을 통해서 가해지는 하중에 의해 기울기 조정기구(105A) 및 기울기 조정기구(105D)가 동작하고, 칩(1C) 및 제2 칩(14)의 이면이 설치영역에 있어서의 설치면에 뒤이어, 그 설치면과 평행이 된다. 즉, 본 실시형태 5에 의하면, 상기 실시형태 1에서 설명한 것 같은 보이드(KH)(도 28 참조)를 발생시키는 일없이 칩(1C) 및 제2 칩(14)을 설치할 수가 있다.
또한, 칩(1C) 및 제2 칩(14)의 설치시에, 칩(1C) 및 제2 칩(14)에 가해지는 하중에 제한이 있을 경우에는, 예를 들면 1N 등의 작은 자력으로 수용자리(105B)를 통하여 기울기 조정기구(105A)를 유지하는 자석(105C), 및 1N 등의 작은 자력으로 수용자리(105E)를 통하여 기울기 조정기구(105D)를 유지하는 자석(105F)을 선택한다. 그리고, 그 자력에 맞추어 기울기 조정기구(105A) 및 기울기 조정기구(105D)를 동작할 수 있도록 기울기 조정기구(105A)의 곡면 가공면, 수용자리(105B)의 곡면 가공면, 기울기 조정기구(105D)의 곡면 가공면 및 수용자리(105E)의 곡면 가공면의 곡률을 설정함으로써 대응할 수가 있다.
또한, 상기와 같은 본 실시형태 5의 본딩 헤드(107)에 대하여, 상기 실시형태 1, 2에서 설명한 흡착 콜릿(105)에 있어서의 칩(1C)의 흡착력 제어 방법을 조합시키거나, 상기 실시형태 3으로 설명한 칩(1C)의 펠렛 붙임 공정을 가압착 공정 및 본압착 공정의 2단계로 나누어서 행하는 방법을 조합시키거나 함으로써, 더욱 효과적으로 보이드(KH)의 발생을 억제할 수가 있다.
상기와 같은 본 실시형태 5에 의해도, 상기 실시형태 4와 같은 효과를 얻을 수 있다.
(실시형태 6)
상기 실시형태 1에서는, 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C) (이후, 이들 제1 블록(110A), 제2 블록(110B) 및 제3 블록(110C)을 합쳐서 다단식 쳐 올림 치구라 한다)에 의해 다이싱 테이프(4)를 이면으로부터 쳐 올리고, 흡착 콜릿(105)에 의해 칩(1C)을 다이싱 테이프로부터 박리하는 수단에 대해서 설명했다. 본 실시형태 6에서는, 이러한 다단식 쳐 올림 치구 이외에, 도 44에 나타내는 것과 같은 복수의 쳐 올림핀(쳐 올림 치구)(131), 또는 도 45에 나타내는 것과 같은 소정의 주파수 및 파장의 종진동(縱振動)을 다이싱 테이프(4)에 가하는 돌기(horn)(쳐 올림 치구)(132)를 이용해도 좋다. 또, 도시는 생략했지만, 복수의 쳐 올림핀(131)및 돌기(132)에, 상기 실시형태 1로 나타낸 흡착구(吸着駒)(102)(도 9∼도 11 참조)와 같은 흡착구에 수납되어 있으며, 흡착구가 다이싱 테이프(4)를 흡착한 상황하에서 다이싱 테이프(4)의 쳐 올림을 행한다.
상기 실시형태 1에서 설명한 다단식 쳐 올림 치구는, 예를 들면 칩(1C)의 한 변이 100㎛ 정도 이상일 경우에는, 초속 1mm∼초속 100mm 정도의 속도로, 합계 0.6mm∼1.5mm 정도, 바람직하게는 1.2mm 정도 다이싱 테이프(4)를 쳐 올린다. 또한, 예를 들면 칩(1C)의 한 변이 100㎛ 정도 미만일 경우에는, 초속 1mm∼초속 100mm 정도, 바람직하게는 초속 30mm 정도의 속도로, 합계 0.6mm∼1.5mm 정도, 바람직하게는 1.2mm 정도 다이싱 테이프(4)를 쳐 올린다.
도 44에 나타낸 바와 같은 복수의 쳐 올림핀(131)은, 예를 들면 칩(1C)의 한 변이 100㎛ 정도 이상일 경우에는, 초속 1mm∼초속 30mm 정도의 속도로, 0.05mm∼0.6mm 정도, 바람직하게는 0.3mm 정도 다이싱 테이프(4)를 쳐 올린다. 또한, 예를 들면 칩(1C)의 한 변이 100㎛ 정도 미만일 경우에는, 초속 1mm∼초속 30mm정도, 바람직하게는 초속 5mm 정도의 속도로, 0.05mm∼0.6mm정도, 바람직하게는 0.3mm 정도 다이싱 테이프(4)를 쳐 올린다. 복수의 쳐 올림핀(131)은, 다이싱 테이프(4)의 밀어 올림 시에 활동(滑動-slide)함으로써 박리 대상의 칩(1C)을 다이싱 테이프(4)로부터 박리하기 쉽게 한다.
도 45에 나타내는 것 같은 돌기(horn)(132)는, 예를 들면 칩(1C)의 한 변이 100㎛ 정도 이상일 경우에는, 초속 1mm∼초속 100mm정도의 속도로, 합계 0.05mm∼0.6mm 정도, 바람직하게는 0.3mm 정도 다이싱 테이프(4)를 쳐 올린다. 또한, 예를 들면 칩(1C)의 한 변이 100㎛ 정도 미만일 경우에는, 초속 1mm∼초속 100mm 정도, 바람직하게는 초속 20mm 정도의 속도로, 50㎛∼600㎛ 정도, 바람직하게는 300㎛정도 다이싱 테이프(4)를 쳐 올린다. 돌기(132)는, 다이싱 테이프(4)의 쳐 올림 시에, 예를 들면 주파수가 1kHz∼100kHz 정도로 진폭 (제1 진폭)이 1㎛∼50㎛정도, 바람직하게는 10㎛∼20㎛ 정도의 종진동(초음파)을 다이싱 테이프(4)에 가함으로써, 박리 대상의 칩(1C)을 다이싱 테이프(4)로부터 박리하기 쉽게 한다.
칩(1C)을 다이싱 테이프(4)로부터 박리할 때에, 다이싱 테이프(4)로부터 칩(1C)의 박리에 실패할 경우(이후, 칩(1C)의 픽업 미스로 한다)가 있다. 본 실시형태 6은, 이러한 칩(1C)의 픽업 미스가 일어났을 때의 대책을 행하는 것이다. 도 46은, 다이싱 테이프로부터 칩(1C)의 픽업 미스가 일어났을 경우의 대처 방법을, 다단식 쳐 올림 치구, 쳐 올림핀(131)을 이용했을 경우, 및 돌기(horn)(132)를 이용했을 경우의 제 각기에 대해서 나타내는 흐름도이다.
상기 실시형태 1에서 설명한 다단식 쳐 올림 치구를 이용했을 경우에는, 우선, 흡착 콜릿(105)이 박리 대상인 칩(1C)의 다이싱 테이프(4)로부터 박리 동작(픽업 동작)을 행한다(공정P1). 여기에서, 박리 대상인 칩(1C)의 픽업 미스가 일어났을 경우에는, 같은 동작 조건에서 다시 픽업 동작을 한다(공정P2). 이 같은 동작 조건에서의 픽업 동작(이후, 리트라이 동작이라 한다)에서도 복수 회(예를 들면 3회) 연속해서 픽업 미스가 일어났을 경우에는, 다단식 쳐 올림 치구의 쳐 올림 속도를 초속 30mm 정도로부터 초속 10mm정도로 내려서 리트라이 동작을 행한다(공정P3). 여기에서, 박리 대상인 칩(1C)의 픽업 미스가 일어났을 경우에는, 같은 동작 조건에서 다시 픽업 동작을 행해도 좋다. 이러한 조건하에서 픽업 미스가 일어났을 경우에는, 다단식 쳐 올림 치구의 쳐 올림 속도를 초속 10mm 정도로부터 초속 50mm 정도로 내려서 리트라이 동작을 행한다(공정P4). 여기에서, 박리 대상인 칩(1C)의 픽업 미스가 일어났을 경우에는, 같은 동작 조건에서 다시 픽업 동작을 행해도 좋다. 이러한 조건하에서 픽업 미스가 일어났을 경우에는, 다이싱 테이프(4)의 연장량을 1mm 정도 감한 조건하에서 리트라이 동작을 행한다(공정P5). 이렇게 다이싱 테이프(4)의 연장량을 감하는 것에 의해, 다이싱 테이프(4)의 장력이 저하하고, 상기 흡착구(吸着駒)에 의한 다이싱 테이프(4)의 흡착 효율을 향상할 수가 있다. 이로 인해, 다단식 쳐 올림 치구가 다이싱 테이프(4)를 쳐 올려도, 흡착구에 의한 다이싱 테이프(4)의 흡착을 유지할 수가 있으므로, 박리 대상 칩(1C)을 다이싱 테이프(4)로부터 박리하기 쉽게 할 수가 있다. 이러한 조건하에서 다시 픽업 미스가 일어났을 경우에는, 같은 동작 조건에서 다시 픽업 동작을 행해도 되고, 다시 픽업 미스가 일어났을 경우에는, 상기 공정P2∼P4을 따라서 다시 픽업 동작을 행해도 좋다. 칩(1C)의 픽업에 성공하면(공정P6), 칩(1C)을 설치 위치까지 반송하고(공정P7), 상기 실시형태 1∼5에서 설명한 방법을 이용해서 칩(1C)을 설치하며(공정P8), 다시금 수지 밀봉해서 본 실시형태 6의 반도체장치를 제조한다.
도 44에 나타낸 복수의 쳐 올림핀(131)을 이용했을 경우에는, 우선, 흡착 콜릿(105)이 박리 대상인 칩(1C)의 다이싱 테이프(4)로부터 박리 동작(픽업 동작)을 행한다(공정P9). 여기에서, 박리 대상인 칩(1C)의 픽업 미스가 일어났을 경우에는, 같은 동작 조건에서 다시 픽업 동작을 한다(공정P10). 이 같은 동작 조건에서의 픽업 동작(이후, 리트라이 동작이라 한다)에서도 복수 회(예를 들면 3회) 연속해서 픽업 미스가 일어났을 경우에는, 복수의 쳐 올림핀(131)이 다이싱 테이프(4)를 활동(滑動-slide)하는 시간을 0.05초 (50msec)정도 증가한 조건하에서 리트라이 동작을 행한다(공정P11). 여기에서, 박리 대상인 칩(1C)의 픽업 미스가 일어났을 경우에는, 같은 동작 조건에서 다시 픽업 동작을 행해도 좋다. 이러한 조건하에서 픽업 미스가 일어났을 경우에는, 복수의 쳐 올림핀(131)의 쳐 올림량을 50㎛ 정도 증가한 조건하에서 리트라이 동작을 행한다 (공정P12). 여기에서, 박리 대상의 칩(1C)의 픽업 미스가 일어났을 경우에는, 같은 동작 조건에서 다시 픽업 동작을 행해도 좋다. 이러한 조건하에서 픽업 미스가 일어났을 경우에는, 전술의 다단식 쳐 올림 치구를 이용했을 경우와 같이, 다이싱 테이프(4)의 연장량을 1mm 정도 감한 조건하에서 리트라이 동작을 행한다(공정P5). 이렇게 다이싱 테이프(4)의 연장량을 감함으로써, 다이싱 테이프(4)의 장력이 저하하고, 상기 흡착구에 의한 다이싱 테이프(4)의 흡착 효율을 향상할 수가 있다. 이로 인해, 복수의 쳐 올림핀(131)이 다이싱 테이프(4)를 쳐 올려도, 흡착구에 의한 다이싱 테이프(4)의 흡착을 유지할 수가 있으므로, 박리 대상의 칩(1C)을 다이싱 테이프(4)로부터 박리하기 쉽게 할 수가 있다. 이러한 조건하에서 다시 픽업 미스가 일어났을 경우에는, 같은 동작 조건에서 다시 픽업 동작을 행해도 되고, 다시 픽업 미스가 일어났을 경우에는, 상기 공정P10∼P12에 따라서 다시 픽업 동작을 행해도 좋다. 그 후의 공정은, 상기 다단식 쳐 올림 치구를 이용했을 경우와 마찬가지이다.
도 45에 나타낸 돌기(horn)(132)를 이용했을 경우에는, 우선, 흡착 콜릿(105)이 박리 대상인 칩(1C)의 다이싱 테이프(4)로부터의 박리 동작(픽업 동작)을 행한다(공정P13). 이러한 조건하에서 픽업 미스가 일어났을 경우에는, 돌기(132)가 다이싱 테이프에 가하는 종진동(초음파)의 진폭을 50%이하로 감한 조건하에서 리트라이 동작을 행한다(공정P14). 이러한 조건하에서 픽업 미스가 일어났을 경우에는, 상기 다단식 쳐 올림 치구를 이용했을 경우 및 복수의 쳐 올림핀(131)을 이용했을 경우와 같이, 다이싱 테이프(4)의 연장량을 1mm 정도 감한 조건하에서 리트라이 동작을 행한다(공정P5). 이렇게 다이싱 테이프(4)의 연장량을 감함으로써, 다이싱 테이프(4)의 장력이 저하하고, 상기 흡착구에 의한 다이싱 테이프(4)의 흡착 효율을 향상할 수가 있다. 이로 인해, 돌기(132)가 다이싱 테이프(4)를 쳐 올려도, 흡착구에 의한 다이싱 테이프(4)의 흡착을 유지할 수가 있으므로, 박리 대상의 칩(1C)을 다이싱 테이프(4)로부터 박리하기 쉽게 할 수가 있다. 이러한 조건하에서 다시 픽업 미스가 일어났을 경우에는, 상기 공정P14를 따라서 다시 픽업 동작을 행해도 좋다. 그 후의 공정은, 상기 다단식 쳐 올림 치구를 이용했을 경우와 마찬가지이다.
(실시형태 7)
상기 실시형태 6에 있어서 나타낸 돌기(132)를 이용해서 박리 대상의 칩(1C)을 다이싱 테이프(4)로부터 박리할 경우(도 45 참조)에는, 흡착 콜릿(105)이 픽업 미스를 일으켰을 때에, 칩(1C)의 박리가 도중까지 진행하고 있을 경우가 있다. 그러한 경우에는, 칩(1C)과 다이싱 테이프(4)의 점착력이 당초의 상태로부터 변하고 있어, 돌기(132)가 같은 쳐 올림 조건으로 쳐 올리면, 과잉 가진(加振-진동을 가함)이 되어서 박리 대상의 칩(1C)이 다이싱 테이프(4) 상으로 이동해버려서, 흡착 콜릿(105)이 흡착하고 있는 위치의 정밀도가 저하해버릴 우려가 있다. 또한, 칩(1C)의 두께가 얇아지면, 돌기(132)로부터 가해지는 종진동(초음파)이 같은 조건에서도 항접(抗接)강도가 달라지므로, 박리가 도중까지밖에 진행하지 않아 픽업 미스를 일으키는 경우가 있다. 본 실시형태 7은, 이러한 돌기(132)를 이용했을 경우의 칩(1C)의 픽업 미스를 대비하는 것이다.
예를 들면, 상기 실시형태 6에서 설명한 돌기(132)를 이용했을 경우의 종진동(초음파)의 조건(주파수가 1kHz∼100kHz 정도이며 진폭이 1㎛∼50㎛정도, 바람직하게는 10㎛∼20㎛정도)으로 픽업 미스가 일어났을 경우에는, 상기 실시형태 6에서 도 46을 이용해서 설명한 공정P14에 따라 리트라이 동작을 행한다. 이 리트라이 동작 시에는, 돌기(132)로부터 가진(加振)되는 진폭을 소정량, 예를 들면 5㎛ 정도까지 감한 조건하에서 리트라이 동작을 행한다. 이로 인해, 박리 대상인 칩(1C)으로의 과잉 가진을 막고, 그 칩(1C)이 다이싱 테이프(4) 상으로 이동해버리는 것을 방지할 수 있으므로, 정확한 위치 정밀도로 흡착 콜릿(105)이 칩(1C)을 흡착하는 것이 가능해진다. 또한, 미리 리트라이 동작을 전제로 하고 있을 경우에는, 최초의 픽업 동작(공정P13)시에 돌기(132)로부터 가진되는 진폭을 작게 설정해 둠으로써, 최초의 픽업 동작시에 박리 대상인 칩(1C)에 과잉 가진이 되어버리는 것을 막을 수 있다.
또한, 상기한 바와 같이 돌기(132)로부터 가진되는 진폭을 감하는 대신에, 돌기(132)의 쳐 올림량을 소정량, 예를 들면 100㎛ 정도까지 감한 조건하에서 리트라이 동작(공정P14)을 행한다(도 47 참조). 이로 인해, 쳐 올림 속도가 변하지 않고 쳐 올림량만 변한 것이 되므로, 칩(1C)으로의 가진 시간을 감할 수 있다. 가진 시간을 감함으로써, 박리 대상인 칩(1C)으로의 과잉 가진을 막을 수 있으므로, 그 칩(1C)이 다이싱 테이프(4) 상으로 이동해버리는 것을 방지하고, 정확한 위치 정밀도로 흡착 콜릿(105)이 칩(1C)을 흡착하는 것이 가능해진다. 또한, 상기의 돌기(132)로부터 가진되는 진폭을 감하는 수단을 이용했을 경우와 같이, 미리 리트라이 동작을 전제로 하고 있을 경우에는, 최초의 픽업 동작(공정P13)시에 돌기(132)로부터 가진되는 진폭을 작게 설정해 둠으로써, 최초의 픽업 동작시에 박리 대상인 칩(1C)에 과잉 가진이 되어버리는 것을 막을 수 있다.
칩(1C)의 픽업 공정(공정P6) 및 그 이후의 공정P7, P8은, 상기 실시형태 6에서 설명한 공정P6∼P8과 같다.
(실시형태 8)
본 실시형태 8은, 돌기(132)를 이용했을 경우의 칩(1C)의 휘어짐(변형)을 대비하는 것이다.
도 48은, 본 실시형태 8의 돌기(132)의 요부(要部) 단면도이며, 도 49는, 돌기(132)를 다이싱 테이프(4)와 접하는 선단부측에서 본 평면도이며, 도 50은, 돌기(132)의 선단부와 다이싱 테이프(4)로부터의 박리 대상인 칩(1C)과의 크기를 비교한 평면도이다.
본 발명자들이 행한 실험에 의하면, 돌기(132)를 이용한 종진동(초음파)가진에 의해 칩(1C)을 다이싱 테이프(4)(도 45 참조)로부터 박리할 경우에는, 상대적으로 칩(1C)의 중앙부일수록 박리 진행이 빠르며, 칩(1C)의 주변부일수록 박리 진행이 느렸다. 그러한 경우에는, 진동에 의해 발생한 열이 칩(1C)에 가해지고, DAF제품의 경우에는, 그 열에 의해 칩(1C)의 박리가 진행한 중앙부에서 접착해버려 박리할 수 없게 되는 불량이 우려된다. 그러므로, 본 실시형태 8에서는, 도 48∼도 50에 도시한 바와 같이, 돌기(132)의 선단에 옆 구멍(橫穴-공극)(132H)을 설치한다. 본 실시형태 8에 있어서는, 돌기(132)의 선단부가 평면에서 한 변의 길이(W1)가 9mm 인 직사각형(矩形)일 경우에, 옆 구멍(132H)은 평면으로 돌기(132)의 측면중앙에 설치하고, 그 지름(R1)은 1mm∼3mm 정도로 하는 것을 예시할 수 있다. 또한, 평면에서 돌기(132) 선단부의 외주로부터 칩(1C)의 외주까지의 거리(L1)는, 1mm∼2mm 정도가 되도록 한다. 이러한 옆 구멍(132H)을 설치함으로써, 평면으로 옆 구멍(132H)과 대응하는 돌기(132)의 선단부에는, 칩(1C)의 픽업 동작시에 종진동(초음파)이 전달되기 어려워진다. 이로 인해, 칩(1C)의 주변부에서의 박리를 촉진하고, 중앙부에서의 발열을 억제해서 붙음을 방지할 수 있다. 종진동(초음파) 가진에 의해 칩(1C)의 중앙부만 박리할 수 없었을 경우라도, 칩(1C)과 다이싱 테이프(4)의 접착 영역은 작아지므로, 흡착 콜릿(105)(도 45 참조)에 의한 흡인으로 박리할 수가 있다.
또한, 픽업 미스가 일어났을 경우라도, 상기 실시형태 6, 7에서 설명한 공정P13∼P14(도 46 및 도47 참조)에 따라 리트라이 동작을 실시할 수가 있다.
칩(1C)의 픽업 공정 및 그 이후의 공정은, 상기 실시형태 6에서 설명한 공정P6∼P8과 같다.
(실시형태 9)
본 실시형태 9도 상기 실시형태 8과 같이, 돌기(132)를 이용했을 경우의 칩(1C)의 휘어짐(변형)을 대비하는 것이다.
도 51은, 본 실시형태 9의 돌기(132)의 요부(要剖) 단면도이며, 도 52는, 돌기(132)를 다이싱 테이프(4)와 접하는 선단부(先端部) 측에서 본 평면도이며, 도 53은, 돌기(132)의 선단부와 다이싱 테이프(4)로부터의 박리 대상인 칩(1C)과의 크기를 비교한 평면도이다.
도 51∼도 53에 도시한 바와 같이, 본 실시형태 9에서는, 돌기(132)를 선단부재(제1 부재)(132T)와 하부부재(제2 부재)(132B)로 형성한다. 또한, 선단부재(132T) 및 하부부재(132B)는, 평면에서 그것들 사이의 중앙이 되는 영역에 공극(空隙)(132S)이 형성되도록, 선단부재(132T)가 단면 T자형으로 되어서 하부부재(132B)에 꽂아진 형상으로 되어 있다. 본 실시형태 9에 있어서, 공극(132S)은 평면 직사각형이며, 선단부재(132T)가 평면에서 한 변의 길이(W1)가 9mm의 직사각형(矩形)일 경우에, 공극(132S)의 지름(한 변의 길이)(R1)은 1mm∼3mm 정도로 하는 것을 예시할 수 있다. 또한, 평면에서 돌기(132) 선단부의 외주로부터 칩(1C)의 외주까지의 거리(L1)는, 1mm∼2mm 정도가 되도록 한다. 이러한 간격(132S)이 형성되도록 한 선단부재(132T) 및 하부부재(132B)로 돌기(132)를 형성함으로써, 상기 실시형태 8에 있어서 옆 구멍(132H)을 설치했을 경우와 같이, 평면에서 공극(132S)과 대응하는 돌기(132)의 선단부에는, 칩(1C)의 픽업 동작시에 종진동(초음파)가 전달되기 어려워진다. 이로 인해, 상기 실시형태 8과 같이, 칩(1C) 주변부에서의 박리를 촉진하며, 중앙부에서의 박리 진행을 억제해서 휘어짐을 막을 수 있다.
또한, 공극(132S)은, 지름(R1)이 1mm∼3mm 정도의 평면원형(도시는 생략)이어도 좋다.
이러한 본 실시형태 9에 의해도 상기 실시형태 8과 같은 효과를 얻을 수 있다.
(실시형태 10)
상기 실시형태 1에서 도시한 배선기판(11)(예를 들면 도 31∼도 33 참조)은, 복수매가 정리되어 소정의 매거진에 수용된 상태로 칩(1C) 및 제2 칩(14)의 설치 공정, Au와이어(15)의 접속 공정 및 몰드 수지(17)에 의한 밀봉 공정 등 각 공정의 실시 장소에 반송된다. 배선기판(11)은, 이 매거진에 수용된 상태로 열처리(예를 들면 몰드 수지(17)(도 33 참조)에 의해 밀봉 후의 베이킹(baking) 처리)가 실시되는 일도 있으며, 매거진은, 열처리시의 열에 의해 변형해버려, 매거진의 치수에 변동이 생겨버리는 일도 있다. 매거진으로부터 배선기판(11)을 추출할 때에는, 매거진의 치수를 기준으로 해서 배선기판(11)의 꺼냄 위치를 결정하므로, 이러한 치수에 변동이 생긴 매거진을 다시 이용하면, 배선기판(11)의 꺼냄 위치에 어긋남이 생겨버려, 배선기판(11)을 매거진으로부터 꺼낼 때에 배선기판(11)이 다른 부재와 충돌하여, 배선기판(11)을 파손해버릴 우려가 있다. 특히, 배선기판(11)에 복수의 칩(1C) 및 제2 칩(14)이 설치되어 있을 경우에는, 1매의 배선기판(11)이 파손해버림으로써 설치되어 있는 모든 칩(1C) 및 제2 칩(14)에 대해서도 쓸모없게 되버릴 우려가 있다. 본 실시형태 10은, 이러한 배선기판(11)의 매거진으로부터의 꺼냄 시에 있어서의 파손을 대비하는 것이다.
도 54 및 도 55는, 본 실시형태 10에 있어서의 배선기판(11)을 매거진(수용 치구)(151)으로부터 꺼내어 반송레일(반송 궤도)(150)에 공급하는 배선기판 공급 기구의 각각 상면도 및 측면도이며, 도 56은, 매거진(151)의 측면도이다.
도 54 및 도 55에 도시한 바와 같이, 상기 배선기판 공급기구는, 매거진(151)을 유지해서 도 55의 지면의 상하방향(이후, Z방향이라 한다)으로 승강 동작 및 도 54의 지면의 좌우방향으로 평행이동을 행하는 매거진 이송치구(152), 누름치구(153)와 리니어 가이드(linear guide)(154)와 구동기구(155)로 이루어지는 치수 측정치구, 데이터 기억기구(156), 스테이지(157), 스테이지(157) 상에서 매거진(151)을 눌러서 배치위치를 고정하는 고정치구(158), 천판(天板)(159), 및 매거진 이송치구(152)에 유지된 매거진(151)을 위에서부터 눌러서 고정하는 고정치구(160) 등으로 형성된다.
치수 측정치구를 형성하는 누름치구(153)와 구동기구(155)는, 연결부재(161)에 의해 연결되며, 연결부재(161)는, 리니어 가이드(154)에 따라 도 54의 지면의 좌우방향으로 평행이동이 가능한 구조로 되어 있다. 즉, 누름치구(153)는, 구동기구(155)의 동작에 연동(連動)해서 리니어 가이드(154)에 따라 도 54 지면의 좌우방향으로 평행이동하는 것이다. 또한, 구동기구(155) 및 리니어 가이드(154)는, 설치 위치가 고정된 천판(159)에 고정되어 있다. 스테이지(157)에 대해서도, 설치 위치는 고정되어 있다.
데이터 기억기구(156)는, 구동기구(155)의 동작량에 대응하는 누름치구(153)의 이동량을 기록하는 것이며, 후술하는 매거진 이송치구(152)에 의한 매거진(151)유지위치의 미조정(微調整)은, 데이터 기억기구(156)에 기록된 누름치구(153)의 이동량을 근거해서 행한다.
도 56에 도시한 바와 같이, 매거진(151)은, 내부에 복수단으로 배선기판(11)을 수용할 수 있는 구조를 가지고 있으며, 반송레일(150)에 배선기판(11)이 공급되는 위치까지 매거진 이송치구(152)에 의해 이송되었을 때에, 반송레일(150)과 대향해서 배선기판(11)이 꺼내지는 개구부를 가지고 있다.
도 57은, 매거진(151)의 치수를 측정하고, 매거진(151)의 치수의 변동 분을 고려해서 매거진(151)을 배선기판(11)의 공급위치까지 이동할 때까지의 공정을 나타낸 흐름도이다. 또한, 도 58, 도 60, 도 64, 도 67, 도 69, 도 71 및 도 73은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 상기 치수 측정치구의 상면도이며, 도 59, 도 61, 도 62, 도 63, 도 65, 도 66, 도 68, 도 70, 도 72, 도 74, 도 75, 도 76 및 도 77은, 도 57에 나타낸 흐름도의 공정을 상세히 설명하는 상기 치수 측정치구의 측면도이다. 이들 도 57∼도 77을 이용하여, 매거진(151) 치수의 변동 측정공정, 및 그 변동을 고려해서 매거진(151)을 배선기판(11)의 공급위치까지 이동하는 공정에 대해서 설명한다.
우선, 도 58 및 도 59에 도시한 바와 같이, 스테이지(157) 상에 배선기판(11)(도시는 생략)을 수용한 매거진(151)을 공급한다 (공정P21). 이때, 그 매거진(151)으로부터 뒤판(back plate)(162)까지의 거리가 매거진(151)의 폭(도 58 및 도 59의 지면에서 좌우방향에 대응)보다 클 경우에는, 이후의 공정에서 고정치구(158)가 매거진(151)을 눌렀을 때에, 매거진(151)이 쓰려질 우려가 있으므로, 매거진(151)으로부터 뒤판(162)까지의 거리가 매거진(151)의 폭 이하가 되도록 매거진(151)을 스테이지(157) 상에 배치한다. 이어서, 구동기구(155)를 구동하고, 매거진 이송치구(153)의 뒤판(162)까지 누름치구(153)를 동작시킨다. 이로 인해, 스테이지(157) 상에 매거진(151)이 공급된 시점에서의, 도 58 및 도 59의 지면 좌우방향(이후, Y방향 (제3 방향)이라고 한다)에 있어서의 뒤판(162)이 배치되어 있는 좌표(이후, 제1 Y좌표로 한다)를 얻을 수 있고, 이 제1 Y좌표는, 데이터 기억기구(156)에 기록된다.
다음으로, 도 60 및 도 61에 도시한 바와 같이, 구동기구(155)를 구동해서 누름치구(153)를 원래 위치로 되돌린 후, 고정치구(158)에 의해 매거진(151)을 매거진 이송치구(152)의 뒤판(162)에 눌러 붙인다. 계속해서, 도 62에 도시한 바와 같이, 매거진 이송치구(152)의 하부 유지치구(163)가 매거진(151)의 저부와 접하는 위치까지 매거진 이송치구(152)를 상승시킨다. 계속해서, 도 63에 도시한 바와 같이, 매거진 이송치구(152)를 더욱 상승시킴으로써 매거진(151)을 상승시키고, 하부유지치구(163)와 고정치구(160)로 매거진(151)을 끼움으로써 매거진(151)을 고정한다(공정P22).
다음으로, 도 64 및 도 65에 도시한 바와 같이, 하부 유지치구(163)와 고정 치구(160)로 매거진(151)을 끼운 상태에서, 매거진 이송치구(152) 및 고정치구(160)를 Y방향에서의 원점위치로 이동시킨다. 이 원점위치는, 미리 설정되어 있는 매거진(151)으로부터 배선기판(11)을 반송레일(150)에 공급하기 위한 기준이 되는 위치이며, 원점위치에 있어서의 뒤판(162)의 Y방향에서의 좌표(이후, 제2 Y좌표와 한다)는 미리 데이터 기억기구(156)에 기록되어 있다. 또, 매거진(151)의 개구부는, 도 64의 지면에서 Y방향과 직교하며, 반송레일(150)이 연장하는 X방향(제4의 방향)을 향해서 개구하고 있다. 계속해서, 도 66에 도시한 바와 같이, 배선기판(11)을 매거진(151)으로부터 반송레일(150)에 공급할 수 있는 높이(치수측정 위치)까지 매거진 이송치구(152)를 상승시킨다(공정P23).
다음으로, 도 67 및 도 68에 도시한 바와 같이, 구동기구(155)를 구동하고, 매거진 이송치구(152)에 의해 유지된 매거진(151)의 측면에 누름치구(153)를 눌러붙인다(공정P24). 이로 인해, 그 매거진(151) 측면의 Y방향에서의 좌표(이후, 제3 Y좌표라 한다)를 얻을 수 있다.
계속해서, 상기의 제1 Y좌표 및 제2 Y좌표로부터, 제1 Y좌표로부터 제2 Y좌표까지의 매거진 이송치구(152)의 제1 Y방향이동량을 구한다. 여기에서, 본 실시형태 10에서는, 제1 Y좌표, 제2 Y좌표 및 제3 Y좌표를 설정했을 때에, 도 58∼도 68의 지면의 오른쪽으로 갈수록 좌표가 커지도록 Y좌표를 설정하고 있을 경우에는, 상기 제1 Y방향이동량은 양의 수치가 되고, 도 58∼도 68의 지면의 오른쪽으로 갈 수록 좌표가 작아지도록 Y좌표를 설정하고 있을 경우에는, 상기 제1 Y방향이동량은 음의 수치가 된다. 이어서, 이들 제1 Y좌표, 제3 Y좌표 및 제1 Y방향이동량으로부터, 매거진(151)의 폭(제1 폭)을 구한다. 즉, 제1 Y좌표 + 제1 Y방향이동량 - 제3 Y좌표로부터 구해지는 수치의 절대치가 매거진(151)의 폭이 된다(공정P25). 이어서, 도 69 및 도 70에 도시한 바와 같이, 구동기구(155)를 구동해서 누름치구(153)를 원래 위치로 되돌린다.
다음으로, 도 71 및 도 72에 도시한 바와 같이, Y방향에서 매거진(151)의 중심과 반송레일(151)의 중심이 일치하도록 매거진 이송치구(152) 및 고정치구(160)를 이동시킨다. 이때의 이동량 (제1 차이)은, 미리 데이터 기억기구(156)에 기록되어 있는 Y방향에서의 반송레일(151)의 중심좌표, 상기의 공정에서 구한 매거진(151)의 폭 및 이동 전의 뒤판(162)의 좌표 (제2 Y좌표)로부터 구할 수 있다. 또한, 이동 후의 뒤판(162)의 Y방향에서의 좌표를 제4 Y좌표로서 데이터 기억기구(156)에 기록한다.
여기까지의 공정에서, 배선기판(11)을 매거진(151)으로부터 반송레일(150)에 공급할 수 있는 위치(설치기판 추출위치)까지 매거진(151)을 이송할 수가 있지만, 여기까지의 공정 중에 매거진 이송치구(152)에 의해 유지된 매거진(151)이 치우쳐 있을 우려가 있다. 그럴 경우에는, 배선기판(11)의 매거진(151)으로부터의 꺼냄위치와 반송레일(150)의 설치위치에서 미소한 위치 어긋남이 생길 우려가 있다. 그러므로 본 실시형태 10에서는, 이 미소한 위치 어긋남을 수정하기 위해서, 도 73 및 도 74에 도시한 바와 같이, 우선 구동기구(155)를 구동하고, 매거진 이송치구(152)에 의해 유지된 매거진(151)의 측면에 누름치구(153)를 눌러 붙인다. 계속해서, 도 75에 도시한 바와 같이, 고정치구(160)를 느슨하게 하고, 누름치구(153)로부터의 가압에 의해 매거진(151)의 기울기를 수정한다. 이때, 매거진(151)이 기울어 있지 않았을 경우에는, 매거진(151)의 자세에 변화는 없다.
다음으로, 도 76에 도시한 바와 같이, 고정치구(160)를 죄어서 매거진(151)을 고정한다. 계속해서, 구동기구(155)를 구동하고, 매거진 이송치구(152)에 의해 유지된 매거진(151)의 측면에 누름치구(153)를 눌러 붙인다. 이로 인해, 기울기가 수정된 매거진(151) 측면의 Y방향에서의 좌표(이후, 제5의 Y좌표라 한다)를 얻을 수 있다. 여기에서, 도 76에 있어서, C1으로 나타내는 일점차선(一点差線)은, 반송레일(150)의 Y방향에서의 중심위치이며, C2로 나타내는 일점차선은, 기울기가 수정된 매거진(151)의 Y방향에서의 중심위치다.
계속해서, 상기의 제1 Y좌표 및 제4의 Y좌표로부터, 제1 Y좌표로부터 제4 Y좌표까지의 매거진 이송치구(152)의 제2 Y방향이동량을 구한다. 이어서, 이들 제1 Y좌표, 제5 Y좌표 및 제 Y방향이동량으로부터, 기울기 수정 후의 매거진(151)의 폭을 구한다(공정P25). 즉, 제1 Y좌표 + 제2 Y방향이동량 - 제5 Y좌표로부터 구해지는 수치의 절대치가 기울기 수정 후의 매거진(151)의 폭이 된다. 이어서, 미리 데이터 기억기구(156)에 기록되어 있는 Y방향에서의 반송레일(151)의 중심좌표, 기울기 수정 후의 매거진(151)의 폭 및 뒤판(162)의 좌표(제4의 Y좌표 )로부터, 반송레일(150)의 Y방향에서의 중심위치와 기울기 수정 후의 매거진(151)의 Y방향에서의 중심위치를 일치시키기 위한 매거진 이송치구(152) 및 고정치구(160)의 수정 이동량을 구한다(공정P26). 이어서, 구동기구(155)를 구동해서 누름치구(153)를 원래 위치로 되돌린다.
다음으로, 도 77에 도시한 바와 같이, 상기 수정 이동량에 근거해서 매거진 이송치구(152) 및 고정치구(160)를 이동시킨다(공정P27). 이로 인해, 배선기판(11)을 매거진(151)으로부터 반송레일(150)에 알맞은 위치 정밀도로 확실히 공급할 수 있는 위치까지 매거진(151)을 이송할 수가 있다. 즉, 본 실시형태 10에 의하면, 배선기판(11)을 파손시키는 일없이 매거진(151)으로부터 반송레일(150)에 공급하는 것이 가능해진다.
배선기판(11)은, 매거진(151)으로부터 꺼내진 후, 예를 들면 반송레일(150)을 따라서 칩(1C)의 설치가 행하여지는 위치(칩 설치위치)까지 반송된 후, 상기 실시형태 1∼9로 설명한 배선기판(11) 상으로의 칩(1C) 혹은 제2 칩(14)의 설치 공정 (제1 공정)이 실시된 후에 다시 원래의 매거진(151) 혹은 다른 매거진(151)으로 수용된다. 배선기판(11)이 매거진(151)으로부터 추출되는 시점에서 칩(1C) 및 제2 칩(14)의 설치 공정이 완료하고 있을 경우에는, 상기 실시형태 1∼9로 설명한 Au와이어(15)의 접속공정(제1 공정), 또는 몰드수지(17)에 의한 밀봉공정(제1 공정) 등이 실시된 후에 다시 원래 매거진(151) 혹은 다른 매거진(151)에 수용된다. 또한, 배선기판(11)이 매거진(151)으로부터 꺼내지는 시점에서 몰드수지(17)에 의한 밀봉공정이 완료하고 있을 경우에는, 배선기판(11)을 절단해서 반도체 패키지를 형성하는 공정이 실시될 경우도 있다.
(실시형태 11)
본 실시형태 11은, 상기 실시형태 10에서 설명한 반송레일(150)의 Y방향에서 의 중심위치와 기울기 수정 후의 매거진(151)의 Y방향에서의 중심위치를 일치시키기 위한 매거진 이송치구(152) 및 고정치구(160)의 이동을, 매거진(151)으로부터 배선기판(11)을 1매 꺼낼 때마다 실시하는 것이다.
매거진(151)의 폭은, 복수 매의 배선기판(11)이 수용되어 있는 각 단(段)마다 변동이 있다. 도 78은, 그 복수 매의 배선기판(11)이 수용되어 있는 각 단마다 매거진(151)의 치수를 측정하고, 각 단마다 매거진(151) 폭의 변동분을 고려해서 매거진(151)을 배선기판(11)의 공급 위치까지 이동할 때까지의 공정을 나타낸 흐름도이다.
우선, 1매의 배선기판(제1 설치기판)(11)이 매거진(151)으로부터 반송레일(150)로 공급되거나, 혹은 반송레일(150)로부터 매거진(151)으로 되돌아온다(공정P28). 이어서, 다음 단의 배선기판(제2 설치기판)(11)을 매거진(151)으로부터 반송레일(150)로 공급할 수 있는 높이까지 매거진 이송치구(152)를 상승 혹은 하강시킨다(공정P29).
다음으로, 구동기구(155)를 구동하고, 매거진 이송치구(152)에 의해 유지된 매거진(151)의 측면에 누름치구(153)를 눌러 붙인다. 이로 인해, 다음 단의 배선기판(11)의 반송레일(150)로의 공급위치(이후, 다음 단 공급위치로 한다)에서, 매거진(151)의 측면의 Y방향에서의 좌표(이후, 제6의 Y좌표와 한다)를 얻을 수 있다.
계속해서, 상기 실시형태 10에서 설명한 제1 Y좌표, 제2 Y방향이동량 및 제6의 Y좌표로부터, 다음 단 공급위치(제1 수용위치)에 있어서의 매거진(151)의 폭 (제2 폭)을 구한다(공정P30). 즉, 제1 Y좌표 + 제2 Y방향이동량 - 제6 Y좌표로부터 구해지는 수치의 절대치가, 다음 단 공급위치에서의 매거진(151)의 폭이 된다. 이어서, 미리 데이터 기억기구(156)에 기록되어 있는 Y방향에서의 반송레일(151)의 중심좌표, 다음 단 공급위치에 있어서의 매거진(151)의 폭 및 뒤판(162)의 좌표 (제4의 Y좌표 )로부터, 반송레일(150)의 Y방향에서의 중심위치와 다음 단 공급위치 에 있어서의 매거진(151)의 Y방향에서의 중심위치를 일치시키기 위한 매거진 이송치구(152) 및 고정치구(160)의 이동량(제2 차이)을 구한다(공정P31). 이어서, 구동기구(155)를 구동해서 누름치구(153)를 원래 위치로 되돌린다.
다음으로, 공정P31에서 구한 매거진 이송치구(152) 및 고정치구(160)의 이동량에 근거해서 매거진 이송치구(152) 및 고정치구(160)를 이동시킨다(공정P32). 이로 인해, 다음 단의 배선기판(11)을 매거진(151)으로부터 반송레일(150)에 알맞은 위치정밀도로 확실히 공급할 수 있는 위치까지 매거진(151)을 이송할 수가 있다. 이러한 공정P28∼P32을 매거진(151)으로부터 배선기판(11)을 1매 꺼낼 때마다 실시함으로써, 매거진(151)에 수용되어 있는 각 단의 배선기판(11)을 파손시키는 일없이 매거진(151)으로부터 반송레일(150)에 공급하는 것이 가능해진다.
상기와 같은 본 실시형태 11에 의해서도, 상기 실시형태 10과 같은 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경가능한 것은 말할 필요도 없다.
예를 들면, 상기 실시형태에서는, 칩을 배선기판상에 설치할 경우에 대해서 설명했지만, 칩을 동(銅) 등의 금속 프레임에 설치해도 좋다.
1C 칩
1CA 칩 형성영역(칩 영역)
1W 웨이퍼
3 백그라인드 테이프
4 다이싱 테이프(점착테이프)
5 웨이퍼 링
6 다이싱 블레이드
7 누름판
8 익스펜드 링
10 DAF
11 배선기판(설치기판, 제1 설치기판, 제2 설치기판)
12, 15 Au 와이어
13, 16 전극
14 제2 칩
17 몰드 수지
18 적층 패키지
100 칩 박리장치
101 스테이지
102 흡착구(吸着駒)
103 흡인구
104, 105H 홈(溝)
105 흡착 콜릿
105A 기울기 조정기구(헤드부)
105B 수용 자리(제1 수용 자리부)
105C 자석(제1 자석)
105D 기울기 조정기구 (제1 자성체부)
105E 수용 자리(제2 수용 자리부)
105F 자석(제2 자석)
105G 콜릿 홀더
106 흡착구(吸着口)
107 본딩 헤드
110A 제1 블록
110B 제2 블록
110C 제3 블록
111A 제1 압축 코일 용수철
111B 제2 압축 코일 용수철
112 푸셔(pusher)
121 배관(제1 진공공급계통)
122 배관(제2 진공공급계통, 제1 에어공급계통)
123, 124 밸브
131 쳐 올림 핀(쳐 올림 치구)
132 혼(horn)(쳐 올림 치구)
132B 하부부재(제2 부재)
132H 옆 구멍(橫穴-공극(空隙))
132S 공극(空隙)
132T 선단(先端)부재(제1 부재)
150 반송 레일(반송 궤도)
151 매거진(수용치구)
152 매거진 이송치구
153 누름치구
154 리니어 가이드
155 구동기구
156 데이터 기억기구
157 스테이지
158, 160 고정치구
159 천판(天板)
161 연결부재
162 배판(背板)
163 하부 유지치구
KBS 본딩 스테이지(제1 본딩 스테이지)
KH 보이드(기포)
P1∼P15, P21∼P32 공정
TK 돌기부(가압치구)

Claims (7)

  1. (a) 주면(主面)이 분할 영역에 의해 복수의 칩 영역으로 구획되고, 상기 칩 영역의 각각에 집적회로가 형성되며, 이면에 접착제가 붙여지고, 상기 접착제 상에 점착테이프가 붙여진 반도체 웨이퍼를 준비하는 공정과,
    (b) 상기 분할 영역에 따라 상기 반도체 웨이퍼를 절단해서 복수의 반도체 칩으로 분할하고, 상기 복수의 반도체 칩을 상기 점착테이프로 유지하는 공정과,
    (c) 상기 점착테이프로 유지된 상기 복수의 반도체 칩 중, 상기 점착테이프로부터의 박리 대상이 되는 제1 반도체 칩의 상면을 흡착 콜릿(collet)으로 제1 흡인력으로 흡착 및 유지함으로써, 상기 제1 반도체 칩을 상기 접착제와 함께 상기 점착테이프로부터 박리하는 공정과,
    (d) 상기 (c)공정 후, 상기 제1 반도체 칩의 상기 상면을 상기 흡착 콜릿으로 상기 제1 흡인력보다 작은 제2 흡인력으로 흡착 및 유지하면서, 상기 제1 반도체 칩에 붙여진 상기 접착제의 하면을 칩 설치영역에 다이본딩하는 공정을 포함하며,
    여기에서, 상기 제1 흡인력은, 상기 제1 반도체 칩을 상기 점착테이프로부터 박리할 수 있는 흡착력이며,
    상기 제2 흡인력은, 상기 제1 흡인력보다도 작고, 상기 제1 반도체 칩을 상기 흡착 콜릿으로부터 낙하시키지 않는 흡인력인 반도체장치의 제조방법.
  2. 제1 항에 있어서,
    상기 흡착 콜릿은, 상기 제1 흡인력을 공급하는 제1 진공공급계통 및 상기 제2 흡인력을 공급하는 제2 진공공급계통과 접속되며,
    상기 (c)공정에서는, 상기 제1 진공공급계통을 개방하고, 상기 제2 진공공급계통을 닫음으로써 상기 흡착 콜릿에 상기 제1 흡착력을 공급하고,
    상기 (d)공정에서는, 상기 제1 진공공급계통을 닫고, 상기 제2 진공공급계통을 개방함으로써 상기 흡착 콜릿에 상기 제2 흡착력을 공급하는 반도체장치의 제조방법.
  3. 제1 항에 있어서,
    상기 흡착 콜릿은, 상기 제1 흡인력 및 상기 제2 흡인력을 공급하는 제1 진공공급계통 및 제1 에어공급계통과 접속되며,
    상기 (c)공정에서는, 상기 제1 진공공급계통을 개방하고, 상기 제1 에어공급계통을 닫음으로써 상기 흡착 콜릿에 상기 제1 흡착력을 공급하고,
    상기 (d)공정에서는, 상기 제1 진공공급계통 및 상기 제1 에어공급계통을 개방함으로써 상기 흡착 콜릿에 상기 제2 흡착력을 공급하는 반도체장치의 제조방법.
  4. 제1 항에 있어서,
    상기 제1 반도체 칩의 두께는, 100㎛ 이하인 반도체장치의 제조방법.
  5. 제4 항에 있어서,
    상기 제2 흡인력은, 10kPa 이하인 반도체장치의 제조방법.
  6. 제4 항에 있어서,
    상기 칩 설치영역은, 설치기판의 주면(主面) 또는 상기 설치기판의 상기 주면에 설치된 다른 반도체 칩 상에 배치되어 있는 반도체장치의 제조방법.
  7. 제1 항에 있어서,
    상기 접착제는, DAF(Die Attach Film)인 반도체장치의 제조방법.
KR1020130068778A 2006-05-23 2013-06-17 반도체장치의 제조방법 KR101405768B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006143277A JP5054933B2 (ja) 2006-05-23 2006-05-23 半導体装置の製造方法
JPJP-P-2006-143277 2006-05-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020070044347A Division KR101360635B1 (ko) 2006-05-23 2007-05-08 반도체장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20130083872A true KR20130083872A (ko) 2013-07-23
KR101405768B1 KR101405768B1 (ko) 2014-06-10

Family

ID=38750053

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020070044347A KR101360635B1 (ko) 2006-05-23 2007-05-08 반도체장치의 제조방법
KR1020130068778A KR101405768B1 (ko) 2006-05-23 2013-06-17 반도체장치의 제조방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020070044347A KR101360635B1 (ko) 2006-05-23 2007-05-08 반도체장치의 제조방법

Country Status (5)

Country Link
US (2) US7629231B2 (ko)
JP (1) JP5054933B2 (ko)
KR (2) KR101360635B1 (ko)
CN (1) CN101079374A (ko)
TW (1) TW200802632A (ko)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2004366A2 (en) * 2006-01-27 2008-12-24 Camtek Ltd. Diced wafer adaptor and a method for transferring a diced wafer
US7598157B2 (en) * 2007-05-14 2009-10-06 Atomic Energy Countil-Institute of Nuclear Energy Research Wafer dicing method
US7825010B2 (en) * 2007-06-07 2010-11-02 Micron Technology, Inc. Die singulation methods
TWI463580B (zh) 2007-06-19 2014-12-01 Renesas Electronics Corp Manufacturing method of semiconductor integrated circuit device
WO2009109447A2 (de) * 2008-02-29 2009-09-11 Oerlikon Assembly Equipment Ag, Steinhausen Chip-auswerfer
JP2009277906A (ja) * 2008-05-15 2009-11-26 Denso Corp モールドパッケージの製造方法
JP5075013B2 (ja) * 2008-05-27 2012-11-14 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8187983B2 (en) 2009-04-16 2012-05-29 Micron Technology, Inc. Methods for fabricating semiconductor components using thinning and back side laser processing
DE102009035099B4 (de) * 2009-07-29 2017-09-28 Asm Assembly Systems Gmbh & Co. Kg Vorrichtung und Verfahren zum Abheben von Bauteilen von einem Träger
CN101740451B (zh) * 2009-12-23 2011-12-07 广东志成华科光电设备有限公司 芯片分拣设备的顶针机构
JP2011233578A (ja) * 2010-04-23 2011-11-17 Hitachi High-Tech Instruments Co Ltd 反動吸収装置及び半導体組立装置
JP5358526B2 (ja) * 2010-07-15 2013-12-04 ヤマハ発動機株式会社 実装機
CN102097349B (zh) * 2010-11-16 2012-06-27 嘉盛半导体(苏州)有限公司 用于半导体封装工艺的芯片卸载装置
US20120267423A1 (en) * 2011-04-19 2012-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Thin Die Processing
JP5746553B2 (ja) * 2011-04-28 2015-07-08 株式会社東芝 基板加工システム、および基板加工プログラム
KR20220008392A (ko) * 2011-08-12 2022-01-20 에베 그룹 에. 탈너 게엠베하 기판의 접합을 위한 장치 및 방법
JP5337226B2 (ja) * 2011-11-09 2013-11-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP5479546B2 (ja) * 2012-08-24 2014-04-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
TWM468013U (zh) * 2013-07-18 2013-12-11 Pram Technology Inc 電子業製程共用式可拆裝替換之打線熱板
JP6017388B2 (ja) * 2013-09-09 2016-11-02 株式会社東芝 半導体装置の製造方法
JP2015144192A (ja) 2014-01-31 2015-08-06 株式会社ディスコ リフトオフ方法
KR102231293B1 (ko) 2014-02-10 2021-03-23 삼성전자주식회사 다이 본딩 장치
TWI521082B (zh) * 2014-04-15 2016-02-11 友達光電股份有限公司 操作裝置及其操作方法
JP6366996B2 (ja) 2014-05-19 2018-08-01 株式会社ディスコ リフトオフ方法
JP6349175B2 (ja) * 2014-07-14 2018-06-27 株式会社ディスコ リフトオフ方法及び超音波ホーン
KR20160048301A (ko) * 2014-10-23 2016-05-04 삼성전자주식회사 본딩 장치 및 그를 포함하는 기판 제조 설비
JP2016111213A (ja) * 2014-12-08 2016-06-20 キヤノン株式会社 ステージ装置、リソグラフィ装置及び物品の製造方法
KR101685545B1 (ko) * 2015-04-29 2016-12-12 주식회사 바른전자 인쇄회로기판을 이용한 멀티 다이 스태킹 방법 및 이를 이용한 반도체 패키지
KR101788021B1 (ko) * 2015-11-12 2017-10-23 한미반도체 주식회사 열압착 본딩장치
JP6427131B2 (ja) 2016-03-18 2018-11-21 株式会社荏原製作所 研磨装置および研磨方法
JP6665020B2 (ja) * 2016-05-10 2020-03-13 株式会社ディスコ 分割工具、および分割工具の使用方法
SG11201806151UA (en) * 2016-06-22 2019-01-30 Suzuki Co Ltd Mounting method, mounting head and mounting apparatus
JP6653273B2 (ja) * 2017-01-26 2020-02-26 ファスフォードテクノロジ株式会社 半導体製造装置および半導体装置の製造方法
CN108666232B (zh) * 2017-03-28 2021-11-12 雷仲礼 基板处理系统、基板翻转装置和方法
CN207398111U (zh) * 2017-03-31 2018-05-22 日月光半导体制造股份有限公司 元件剥离装置
JP6889614B2 (ja) * 2017-05-31 2021-06-18 ファスフォードテクノロジ株式会社 半導体製造装置および半導体装置の製造方法
JP6952515B2 (ja) * 2017-06-30 2021-10-20 Ｔｏｗａ株式会社 ワーク搬送装置、電子部品の製造装置、ワーク搬送方法、および、電子部品の製造方法
JP6593405B2 (ja) * 2017-08-31 2019-10-23 日亜化学工業株式会社 半導体装置の製造方法
JP7015668B2 (ja) * 2017-10-11 2022-02-03 株式会社ディスコ 板状物の分割装置
CN107871703A (zh) * 2017-10-27 2018-04-03 德淮半导体有限公司 晶圆加工装置及其加工方法
TWI702695B (zh) * 2017-12-01 2020-08-21 日商新川股份有限公司 封裝裝置
US10043688B1 (en) * 2018-01-10 2018-08-07 Micron Technology, Inc. Method for mount tape die release system for thin die ejection
JP2019169516A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置の突き上げ装置及び突き上げ方法
JP7281873B2 (ja) 2018-05-14 2023-05-26 株式会社ディスコ ウェーハの加工方法
JP7175560B2 (ja) * 2018-09-06 2022-11-21 株式会社ディスコ ウェーハの加工方法
JP7154698B2 (ja) 2018-09-06 2022-10-18 株式会社ディスコ ウェーハの加工方法
CH715447B1 (de) * 2018-10-15 2022-01-14 Besi Switzerland Ag Chip-Auswerfer.
DE102018125682B4 (de) * 2018-10-16 2023-01-19 Asm Assembly Systems Gmbh & Co. Kg Ejektorvorrichtung sowie Verfahren zum Unterstützen eines Ablösens eines auf einer Haltefolie angeordneten elektrischen Bauteils
JP7166718B2 (ja) 2018-10-17 2022-11-08 株式会社ディスコ ウェーハの加工方法
JP7171134B2 (ja) 2018-10-17 2022-11-15 株式会社ディスコ ウェーハの加工方法
IT201800020275A1 (it) * 2018-12-20 2020-06-20 Amx Automatrix S R L Pressa di sinterizzazione per sinterizzare componenti elettronici su un substrato
JP7282452B2 (ja) * 2019-02-15 2023-05-29 株式会社ディスコ ウェーハの加工方法
JP7282453B2 (ja) * 2019-02-15 2023-05-29 株式会社ディスコ ウェーハの加工方法
JP7274902B2 (ja) * 2019-03-25 2023-05-17 ファスフォードテクノロジ株式会社 半導体製造装置および半導体装置の製造方法
JP7377654B2 (ja) * 2019-09-17 2023-11-10 ファスフォードテクノロジ株式会社 ダイボンディング装置、剥離ユニット、コレットおよび半導体装置の製造方法
JP7057337B2 (ja) * 2019-10-29 2022-04-19 キヤノントッキ株式会社 基板剥離装置、基板処理装置、及び基板剥離方法
JP2021077735A (ja) * 2019-11-07 2021-05-20 株式会社ディスコ ウェーハの加工方法
JP7451028B2 (ja) * 2019-12-27 2024-03-18 株式会社ディスコ 保護シートの配設方法
US11121113B2 (en) * 2020-01-16 2021-09-14 Asm Technology Singapore Pte Ltd Bonding apparatus incorporating variable force distribution
KR20210096883A (ko) 2020-01-29 2021-08-06 삼성전자주식회사 반도체 패키지 제조용 프레임 지그, 프레임 지그를 포함하는 반도체 패키지 제조 장치, 및 프레임 지그를 이용한 반도체 패키지 제조 방법
KR20210100480A (ko) * 2020-02-06 2021-08-17 주식회사 엘지화학 반도체 칩의 분리 방법
CN116325192A (zh) * 2020-11-25 2023-06-23 苏州晶湛半导体有限公司 光电器件及其制备方法
US20220181208A1 (en) * 2020-12-03 2022-06-09 Western Digital Technologies, Inc. Semiconductor device with reduced stress die pick and place

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2830694B2 (ja) 1993-06-25 1998-12-02 松下電工株式会社 半導体装置の実装装置及びその実装方法
JP3467611B2 (ja) * 1995-09-29 2003-11-17 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP3303705B2 (ja) * 1997-01-22 2002-07-22 松下電器産業株式会社 バンプ付電子部品の熱圧着装置
US6041996A (en) * 1996-11-22 2000-03-28 Matsushita Electric Industrial Co., Ltd. Method of pressure bonding a bumped electronic part and an apparatus for pressure bonding a bumped electronic part
TW587296B (en) * 1998-10-28 2004-05-11 Matsushita Electric Ind Co Ltd Working method and apparatus
KR100486241B1 (ko) * 1999-03-24 2005-05-03 삼성전자주식회사 파티클 오염을 방지할 수 있는 반도체 패키지 및 그 조립방법
JP4646426B2 (ja) 2001-03-22 2011-03-09 ローム株式会社 半導体装置の製造方法
JP3956636B2 (ja) * 2001-03-30 2007-08-08 松下電器産業株式会社 微小ワークの移載装置および移載方法
EP1321966B8 (de) 2001-12-21 2007-05-23 Oerlikon Assembly Equipment AG, Steinhausen Greifwerkzeug zum Montieren von Halbleiterchips
JP2003234359A (ja) 2002-02-08 2003-08-22 Hitachi Ltd 半導体装置の製造方法
JP2004006599A (ja) 2002-04-01 2004-01-08 Renesas Technology Corp 半導体装置の製造方法および半導体製造装置
JP3757193B2 (ja) 2002-06-19 2006-03-22 三井化学株式会社 半導体チップのボンディング方法および装置
JP4057875B2 (ja) 2002-10-04 2008-03-05 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004228255A (ja) 2003-01-21 2004-08-12 Hitachi High-Tech Instruments Co Ltd ダイピックアップ方法及びダイピックアップ装置
JP4714406B2 (ja) 2003-03-03 2011-06-29 日立化成工業株式会社 半導体装置用ダイボンディング材及びこれを用いた半導体装置
JP2004304066A (ja) 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法
KR101177251B1 (ko) * 2003-06-06 2012-08-24 히다치 가세고교 가부시끼가이샤 접착시트, 다이싱 테이프 일체형 접착시트 및 반도체 장치의 제조방법
JP4770126B2 (ja) 2003-06-06 2011-09-14 日立化成工業株式会社 接着シート
JP4574251B2 (ja) * 2003-09-17 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4206320B2 (ja) 2003-09-19 2009-01-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2005150311A (ja) 2003-11-13 2005-06-09 Nec Machinery Corp チップマウント方法及び装置
JP2005166925A (ja) 2003-12-02 2005-06-23 Tokyo Seimitsu Co Ltd ウェーハ加工方法およびウェーハ加工装置
JP2005322815A (ja) 2004-05-11 2005-11-17 Matsushita Electric Ind Co Ltd 半導体製造装置および半導体装置の製造方法
JP2005332982A (ja) * 2004-05-20 2005-12-02 Renesas Technology Corp 半導体装置の製造方法
JP4397748B2 (ja) 2004-07-08 2010-01-13 株式会社ルネサステクノロジ 半導体装置の製造方法

Also Published As

Publication number Publication date
KR101360635B1 (ko) 2014-02-07
JP2007317748A (ja) 2007-12-06
US20070275544A1 (en) 2007-11-29
US8703583B2 (en) 2014-04-22
US7629231B2 (en) 2009-12-08
US20100055878A1 (en) 2010-03-04
KR20070113109A (ko) 2007-11-28
CN101079374A (zh) 2007-11-28
KR101405768B1 (ko) 2014-06-10
TW200802632A (en) 2008-01-01
JP5054933B2 (ja) 2012-10-24

Similar Documents

Publication Publication Date Title
KR101405768B1 (ko) 반도체장치의 제조방법
JP4574251B2 (ja) 半導体装置の製造方法
KR101473492B1 (ko) 반도체 집적 회로 장치의 제조 방법
US7060532B2 (en) Manufacturing method of semiconductor device
CN100334706C (zh) 半导体器件以及半导体器件的制造方法
JP4664150B2 (ja) 半導体装置の製造方法および半導体製造装置
US20110073241A1 (en) Method and apparatus for separating protective tape
US7015071B2 (en) Method of manufacturing a semiconductor device
JP2006203023A (ja) 半導体装置の製造方法および半導体製造装置
KR20060109838A (ko) 지지판 분리 장치 및 이를 이용한 지지판 분리 방법
KR20100127713A (ko) 웨이퍼 마운트 방법과 웨이퍼 마운트 장치
JP2007305628A (ja) 加工装置および加工方法
KR102490394B1 (ko) 다이 본딩 장치, 반도체 장치의 제조 방법, 및 박리 장치
JP4238669B2 (ja) エキスパンド方法及びエキスパンド装置
JP5431533B2 (ja) 半導体装置の製造方法
CN112530834B (zh) 芯片贴装装置、剥离单元、筒夹及半导体器件的制造方法
JP4247670B2 (ja) エキスパンド方法及びエキスパンド装置
CN114792647A (zh) 芯片贴装装置以及半导体器件的制造方法
JP2004304067A (ja) 半導体製造装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180516

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 6