KR20120117005A - 산화물 반도체막 및 반도체 장치 - Google Patents

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겐고 아끼모또
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 전기 전도도가 안정된 산화물 반도체막을 제공하는 것을 과제로 한다. 또한, 상기 산화물 반도체막을 사용함으로써, 반도체 장치에 안정된 전기적 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제로 한다.
인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하고, 산화물 반도체막이 형성되는 면의 법선 벡터에 평행한 방향으로 일치하는 c축으로 배향된 결정 영역을 갖고, c축으로 배향된 결정 영역의 조성이 In1 ＋δGa1 －δO3(ZnO)m(다만 0＜δ＜1, m＝1 내지 3)으로 표현되고, c축으로 배향된 결정 영역을 포함한 산화물 반도체막 전체의 조성이 InxGayO3(ZnO)m(다만 0＜x＜2, 0＜y＜2, m＝1 내지 3)인 산화물 반도체막에 의해, 과제를 해결한다.

Description

산화물 반도체막 및 반도체 장치{OXIDE SEMICONDUCTOR FILM AND SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체막과 상기 산화물 반도체막을 사용한 반도체 장치에 관한 것이다.
또한, 본 명세서에서 말하는 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터는 비정질 실리콘, 다결정 실리콘 등으로 구성되어 있다. 비정질 실리콘을 사용한 트랜지스터는 유리 기판의 대면적화에 용이하게 대응할 수 있다. 그러나, 비정질 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 낮다는 단점을 갖는다. 또한, 다결정 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 높지만, 유리 기판의 대면적화에 적합하지 않다는 단점을 갖는다.
실리콘을 사용한 트랜지스터는 이러한 단점을 가지므로, 산화물 반도체를 사용하여 트랜지스터를 제작하고 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어 산화물 반도체로서, In, Zn, Ga, Sn 등을 함유한 비정질 산화물을 사용하여 트랜지스터를 제작하는 기술이 특허문헌 1에 개시되어 있다. 또한, 상술한 바와 같은 트랜지스터를 제작하고 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 2에 개시되어 있다.
또한, 이러한 트랜지스터에 사용하는 산화물 반도체에 관해서 "산화물 반도체는 불순물에 둔감하며, 막 내에 상당한 양의 금속 불순물이 함유되어 있어도 문제가 없으므로, 나트륨과 같은 알칼리 금속이 다량으로 함유된 저렴한 소다 석회 유리도 사용할 수 있다."라는 내용도 기술되어 있다(비특허문헌 1 참조).
일본국 특개2006-165529호 공보 일본국 특개2006-165528호 공보
Kamiya, Nomura, and Hosono, "Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status", KOTAI BUTSURI (SOLID STATE PHYSICS), 2009년 9월, Vol. 44, p.621-633
그러나, 산화물 반도체막이 비정질 상태를 유지하고 있으면, 산화물 반도체막에 산소 결손이나 댕글링 본드가 발생하기 쉽고, 이들이 단독으로 또는 수소 등과 결합함으로써 막 내에 캐리어를 발생시킨다. 그러므로, 산화물 반도체막의 전기 전도도 등의 전기적 특성이 변화될 우려가 있다. 또한, 산화물 반도체막을 사용한 트랜지스터의 전기적 특성 변동의 요인이 되어, 반도체 장치의 신뢰성을 저하시키게 된다.
이러한 문제를 감안하여, 전기적 특성이 안정된 산화물 반도체막을 제공하는 것을 과제 중 하나로 한다. 또한, 상기 산화물 반도체막을 사용함으로써, 반도체 장치에 안정된 전기적 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
개시되는 발명의 일 형태는 인듐, 갈륨, 및 아연을 함유하고, c축으로 배향된 결정 영역을 갖는 산화물 반도체막이다. 또한, 전체가 비정질 구조인 산화물 반도체막과 비교하여, c축으로 배향된 결정 영역을 갖기 때문에, 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등과 결합하는 수소, 붕소, 질소, 인 등의 불순물이 저감되어 고순도화된 산화물 반도체막이다. 또한, c축으로 배향된 결정 영역의 조성과 c축으로 배향된 결정 영역을 포함한 반도체막 전체의 조성을 결정함으로써, 안정된 결정 구조를 갖는 산화물 반도체막으로 할 수 있다. 더 자세하게 설명하면 다음과 같다.
개시되는 발명의 일 형태는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하는 산화물 반도체막으로서, 산화물 반도체막은 산화물 반도체막이 형성되는 면의 법선 벡터에 평행한 방향으로 일치하는 c축으로 배향된 결정 영역을 갖고, c축으로 배향된 결정 영역의 조성이 In1＋δGa1 －δO3(ZnO)m(다만 0＜δ＜1, m＝1 내지 3)으로 표현되고, c축으로 배향된 결정 영역을 포함한 산화물 반도체막 전체의 조성이 InxGayO3(ZnO)m(다만 0＜x＜2, 0＜y＜2, m＝1 내지 3)으로 표현되는 산화물 반도체막이다.
개시되는 발명의 다른 일 형태는 게이트 전극과, 게이트 전극에 접촉하는 제 1 절연막과, 제 1 절연막에 접촉하는 산화물 반도체막과, 산화물 반도체막에 접촉하는 제 2 절연막을 갖고, 산화물 반도체막은 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하고, 또한 산화물 반도체막이 형성되는 면의 법선 벡터에 평행한 방향으로 일치하는 c축으로 배향된 결정 영역을 갖고, c축으로 배향된 결정 영역의 조성이 In1 ＋δGa1 －δO3(ZnO)m(다만 0＜δ＜1, m＝1 내지 3)으로 표현되고, c축으로 배향된 결정 영역을 포함한 산화물 반도체막 전체의 조성이 InxGayO3(ZnO)m(다만 0＜x＜2, 0＜y＜2, m＝1 내지 3)으로 표현되는 반도체 장치이다.
상술한 각 구성에 있어서, 산화물 반도체막은 붕소(B) 농도, 인(P) 농도, 및 질소(N) 농도의 합계가 5×1019atoms/cm3 이하, 붕소(B), 인(P), 및 질소(N) 중 어느 하나의 원소의 농도가 1×1019atoms/cm3 이하, 리튬(Li) 농도 및 칼륨(K) 농도가 5×1015atoms/cm3 이하, 나트륨(Na) 농도가 5×1016atoms/cm3 이하인 것이 바람직하다.
본 발명의 일 형태에서 개시한 인듐, 갈륨, 및 아연을 함유한 산화물 반도체막은 안정된 전기적 특성을 가질 수 있다. 이러한 인듐, 갈륨, 및 아연을 함유한 산화물 반도체막을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 갖는, 신뢰성이 높은 반도체 장치로 할 수 있다.
도 1a 및 도 1b는 본 발명의 일 형태에 따른 단면 TEM상.
도 2는 본 발명의 일 형태에 따른 결정 구조를 설명하기 위한 도면.
도 3a는 본 발명의 일 형태에 따른 모식도이고, 도 3b는 본 발명의 일 형태에 따른 단면 TEM상.
도 4a 내지 도 4e는 본 발명의 일 형태에 따른 반도체 장치의 제작 공정을 설명하기 위한 단면도.
도 5는 제조 장치를 설명하기 위한 모식도.
도 6a 내지 도 6c는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 7a 내지 도 7c는 본 발명의 일 형태를 도시한 블록도 및 등가 회로도.
도 8a 내지 도 8d는 본 발명의 일 형태에 따른 전자 기기의 외관도.
도 9a 내지 도 9c는 실시예에서의 스핀 밀도의 결과를 도시한 도면.
도 10은 실시예에서의 스핀 밀도의 결과를 도시한 도면.
본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에서 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에서 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 관해서 각 구성의 크기, 층 두께, 또는 영역은 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 사용하는 , '제 2' 및 '제 3' 등의 용어는 구성 요소의 혼동을 피하기 위해서 사용되는 것이며, 수적으로 한정하는 것이 아니다. 따라서, 예를 들어, '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 바꿔 설명할 수 있다.
(실시형태 1)
본 실시형태에서는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막의 구성에 대해서 도 1a 내지 도 3b를 사용하여 설명하기로 한다.
본 실시형태에 따른 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막은 산화물 반도체막이 형성되는 면의 법선 벡터에 평행한 방향으로 일치하는 c축으로 배향된 결정 영역을 갖고, c축으로 배향된 결정 영역의 조성이 In1 ＋δGa1 －δO3(ZnO)m(다만 0＜δ＜1, m＝1 내지 3)으로 표현되고, c축으로 배향된 결정 영역을 포함한 산화물 반도체막 전체의 조성이 InxGayO3(ZnO)m(다만 0＜x＜2, 0＜y＜2, m＝1 내지 3)으로 표현되는 산화물 반도체막이다.
여기서, 상기 구조를 갖는 산화물 반도체막을 실제로 제작하고, 이 단면을 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰한 결과(단면 TEM상)를 도 1a 및 도 1b에 도시하였다.
도 1a에 도시된 단면 TEM상의 샘플은 기판(100) 위에 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 금속 산화물 타깃(In: Ga: Zn＝ 1: 1: 1[원자% 비율])을 사용하여 스퍼터링법에 의해 실온에서 산화물 반도체막(101)을 두께 50nm로 형성하고, 이 후 산소 분위기하에서 700℃로 1시간의 열처리를 실시한 것이다. 도 1a에 도시된 단면 TEM상을 보면, 산화물 반도체막(101)의 상부에 결정 영역(102)이 있는 것을 알 수 있다. 또한, 도 1b에 도시된 단면 TEM상은 도 1a에 도시된 결정 영역(102)을 확대한 도면이다.
도 1a 및 도 1b에 도시된 단면 TEM상에서는, 산화물 반도체막(101) 내에 층상으로 원자가 배향된 결정 영역(102)이 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막 내에 복수 관찰된다.
다음에, 도 1b에 도시된 단면 TEM상을 이용하여, 층상으로 원자가 배향된 결정면의 간격을 산출한 결과, 피형성면의 법선 벡터에 평행한 방향의 면 간격은 0.288nm인 것을 알았다. 또한, 결정면의 간격의 산출 방법으로서는 FFTM(Fast Fourier Transform Mapping)법을 이용하였다.
여기서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막의 일례인 In-Ga-Zn-O막의 결정 구조는 InO층과, GaO층 또는 ZnO층이 c축 방향으로 층상으로 적층된 구조를 구성한다. 그 중의 하나로서 InGaO3(ZnO)의 조성을 갖고, 격자 상수가 c＝2.607nm인 구조가 있다. 도 2에 In-Ga-Zn-O막의 결정 구조의 모식도를 도시하였다. 도 2는 흰색 동그라미가 In, 회색 동그라미가 Ga 또는 Zn, 흑색 동그라미가 산소(O)를 나타낸다. 도 2에 도시된 바와 같이, InO2층(도면의 InO2층) 및 GaZnO2층(도면의 GaZnO2층)이 육각형의 격자를 갖는 결합층으로서 c축 방향으로 적층되어 있다. 또한, c축 방향은 a-b면에 수직이다.
다음에, 도 2에 도시된 결정 구조를 기초로 하여 계산하였다. 계산에 의해 얻어진 모식도를 도 3a에 도시하였다. 또한, 도 1b에 도시된 결정 영역(102)을 더 확대한 결정 영역(102)의 단면 TEM상을 도 3b에 도시하였다.
도 3a에서 화상의 농담(濃淡)은 원자 번호의 제곱에 비례하고, 흰색 동그라미가 In, 회색 동그라미가 Ga 또는 Zn을 나타낸다. 또한, 도 3b에서는 검은 층상으로 보이는 영역이 InO층을 나타내고, 검은 층상 사이에 위치하는 영역이 GaO층 또는 ZnO을 나타낸다.
도면을 보면, 도 3a에 도시된 모식도와 도 3b에 도시된 결정 영역(102)의 단면 TEM상의 원자 배열의 구조가 대략 일치하는 것을 알 수 있다. 즉, 도 1a, 도 1b, 및 도 3b에 도시된 결정 영역(102)은 도 2에 도시된 결정 구조를 갖는다.
또한, c축 방향의 단위 격자 중 하나, 즉 (001)면 간격은 c축의 격자 상수 c＝2.607nm에 상당한다. 또한, (009)면 간격은 d＝0.2897nm에 상당한다. 즉, 도 1b에 도시된 결정 영역(102)에 있어서 층상으로 원자가 배향된 결정면이 형성되는 면의 법선 벡터에 평행한 방향의 면 간격은 0.288nm이며, (009)면 간격의 d＝0.2897nm와 대략 일치하는 것으로부터도 InGaZnO4의 결정 구조를 갖는 것을 알 수 있다. 즉, 결정 영역(102)의 조성은 In: Ga: Zn＝ 1: 1: 1[원자% 비율]이다.
이와 같이 결정 영역(102)은 도 1a, 도 1b, 및 도 3b에 도시된 단면 TEM상으로부터, c축으로 배향되고 또한 a-b면에 수직인 방향으로부터 볼 때 삼각형상 또는 육각형상의 원자 배열을 갖고, c축에서는 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되며, a-b면에서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정 영역(102)을 포함한 산화물 반도체막인 것을 알 수 있으며, 본 명세서 등에서는 상기 산화물 반도체막을 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막이란, 광의적으로는 비단결정이며 그 a-b면에 수직인 방향으로부터 볼 때 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로부터 볼 때 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열된 상(phase)을 포함한 재료를 가리킨다.
또한, CAAC-OS막은 단결정이 아니지만, 비정질만으로 형성된 것도 아니다. 또한, CAAC-OS막은 결정화된 부분(결정 부분) 또는 결정화된 영역(결정 영역)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계, 또는 하나의 결정 영역과 다른 결정 영역의 경계를 명확히 판별할 수 없는 경우도 있다.
또한, CAAC-OS막을 구성하는 산소의 일부는 질소로 치환되어 있어도 좋다. 또한, CAAC-OS막을 구성하는 각각의 결정 부분의 c축은 일정한 방향(예를 들어 CAAC-OS막이 형성되는 면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향)으로 일치하여도 좋다. 또는, CAAC-OS막을 구성하는 각각의 결정 부분의 a-b면의 법선 벡터는 일정한 방향(예를 들어 CAAC-OS막이 형성되는 면의 법선 벡터 또는 표면의 법선 벡터에 수직인 방향)을 향하여도 좋다.
이러한 CAAC-OS막의 예로서, c축이 CAAC-OS막이 형성되는 면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치하고, 또한 a-b면에 수직인 방향으로부터 관찰할 때 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰할 때 금속 원자의 층상 배열, 또는 금속 원자와 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 재료를 들 수도 있다.
여기서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막의 화학량론적 조성비에 대해서 생각해 보기로 한다. In, Ga는 원자가가 3가이고, Zn은 2가이다. 예를 들어, In을 Ga로 치환하여도 In, Ga 양쪽 모두가 3가이므로 원자가는 변하지 않는다. 또한, 결정 구조를 변화시키지 않으면서 Ga의 양을 저감하고 In의 양을 증가할 수 있다.
즉, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막의 화학량론적 조성비가 In1 ＋δGa1 －δO3(ZnO)m(다만 0＜δ＜1, m＝1 내지 3)으로 표현되고, In과 Ga의 조성비가 화학량론적 조성비와 일치하지 않는 경우에도 안정된 결정 구조를 유지할 수 있다.
도 3b에 도시된 결정 구조로부터도, 일부의 In이 Ga로 치환되어 있는 것을 알 수 있다. 결정 영역(102) 내의 영역(150)에서, 연속된 In(검은 층상으로 보이는 영역)의 결정 구조의 일부의 연속성이 상이하다. 또한, 영역(150)의 콘트라스트는 Ga 또는 Zn의 콘트라스트와 매우 비슷하지만, Zn에 의해 치환한 경우에는 원자가가 변화되어 그 결정 구조를 유지할 수 없기 때문에, Ga로 치환된 것으로 시사된다.
다음에, c축으로 배향된 결정 영역(102)을 포함한 산화물 반도체막(101)의 조성 분석을 실시한 결과를 표 1에 나타냈다. 또한, 조성 분석은 유도 결합 플라즈마 질량 분석법(ICP-MS: Inductively Coupled Plasma-Mass Spectrometry)을 이용하여 실시한 것이다. 또한, 산화물 반도체막(101)의 각 원소는 원자%로 나타내어진다. 또한, 산소(O)량에 관해서는 산화물 반도체막(101)을 구성하는 산화물이 이상적인 조성인 In2O3, Ga2O3, ZnO인 것으로 가정하여 산출된 것이다.
In Ga Zn O
산화물 반도체막(101) 15.8 15.6 10.7 57.9
여기서, 표 1에 나타낸 산화물 반도체막(101)을 In으로 규격화하면, 표 2에 나타낸 조성이 된다.
In Ga Zn O
산화물 반도체막(101) 1.00 0.99 0.68 3.66
표 2로부터, c축으로 배향된 결정 영역(102)을 포함한 산화물 반도체막(101)의 조성비는 대략 In: Ga: Zn＝ 1: 1: 0.7[원자%의 비율]인 것을 알 수 있다. 따라서, 화학식 InGaO3(ZnO)n(n은 자연수)으로 표현되는 In-Ga-Zn-O계 산화물 반도체막의 구조와 상이한 구조를 가질 수 있다. 즉, InxGayO3(ZnO)m(다만 0＜x＜2, 0＜y＜2, m＝1 내지 3)으로 표현된다.
이와 같이, c축으로 배향된 결정 영역(102)의 조성비와, c축으로 배향된 결정 영역(102)을 포함한 산화물 반도체막(101)의 조성비가 상이하다. 즉, c축으로 배향된 결정 영역(102)은 막 전체의 조성과 비교하여 상이한 조성비를 가질 수 있다. 이것은 산화물 반도체막(101)을 형성할 때의 형성 온도, 또는 산화물 반도체막(101)을 형성한 후의 열처리 등에 의해 산화물 반도체막(101) 내의 조성이 변화되었기 때문이라고 생각된다.
그러나, 산화물 반도체막(101) 전체의 조성이 변화된 경우에도 c축으로 배향된 결정 영역(102)은 안정된 결정 구조를 유지하기 때문에, 산화물 반도체막(101)은 안정된 결정 구조를 갖는 산화물 반도체막으로 할 수 있다.
또한, 도 1a 및 도 1b에 도시된 c축으로 배향된 결정 영역(102)을 포함한 산화물 반도체막(101)은 막 내의 불순물 농도가 낮다. 구체적으로는 산화물 반도체막(101)에서, N형 불순물이 되는 인(P), 붕소(B), 질소(N)를 합한 불순물 농도는 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하로 할 수 있다.
또한, 산화물 반도체막(101)에서, N형 불순물이 되는 인(P), 붕소(B), 질소(N) 중 하나의 불순물 농도는 바람직하게는 1.0×1019atoms/cm3 이하, 더 바람직하게는 1.0×1018atoms/cm3 이하로 할 수 있다.
이것은 c축으로 배향된 결정 영역(102)이 안정된 결정 구조를 가지므로, 산화물 반도체막(101) 내의 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등과 결합하는 수소, 붕소, 질소, 인 등의 불순물이 저감되어 있기 때문이다.
여기서, 도 1에 도시된 산화물 반도체막(101)을 실제로 제작하고, 막 내의 불순물인 인(P) 농도, 붕소(B) 농도, 질소(N) 농도를 측정하였다. 또한, 불순물 농도는 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)에 의해 측정하였다.
SIMS 분석의 결과로부터, P 농도는 4.0×1016atoms/cm3 이하이고, B 농도는 4.0×1017atoms/cm3 이하이고, N 농도는 1.0×1017atoms/cm3 이하이며, 모든 원소의 농도의 합계가 4.5×1016atoms/cm3 이하인 것을 알았다.
이와 같이, N형이 될 수 있는 불순물을 산화물 반도체막(101)으로부터 철저히 배제함으로써, 산화물 반도체막(101)을 고순도화할 수 있다.
또한, 본 실시형태에 따른 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막은 상술한 불순물인 P 농도, B 농도, 및 N 농도 이외에도 산화물 반도체막 내의 알칼리 금속 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 예를 들어, 산화물 반도체막에서, 리튬의 농도는 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하, 나트륨의 농도는 5×1016atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하, 칼륨의 농도는 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 한다.
알칼리 금속 및 알칼리 토금속은 산화물 반도체에 악영향을 미치는 불순물이기 때문에, 적은 것이 좋다. 특히, 상기 산화물 반도체막을 트랜지스터에 사용하는 경우, 알칼리 금속 중 나트륨은 산화물 반도체막에 접촉하는 절연막으로 확산되어, 트랜지스터의 임계값 전압의 변동 등을 초래할 가능성이 있다. 또한, 산화물 반도체막 내에서 금속과 산소의 결합을 분단하거나 결합 속으로 들어간다. 이로써, 트랜지스터 특성의 열화(예를 들어 노멀리 온(normally-on)화(임계값이 음 방향으로 이동), 이동도 저하 등)를 초래한다. 더구나, 특성 편차의 원인이 되기도 한다.
따라서, c축으로 배향된 결정 영역을 포함한 산화물 반도체막 내의 불순물을 최대한 저감시켜, 알칼리 금속의 농도를 5×1016atoms/cm3 이하, 수소의 농도를 5×1019atoms/cm3 이하로 하는 것이 바람직하다.
상술한 바와 같은 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막에서 c축으로 배향된 결정 영역을 포함함으로써, 전체가 비정질 구조인 산화물 반도체막과 비교하여 양호한 결정성을 갖기 때문에, 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등과 결합하는 수소, 붕소, 질소, 인 등의 불순물이 저감되어 있다.
이들 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등과 결합하는 불순물은 산화물 반도체막 내에서 캐리어의 트랩 또는 캐리어의 공급원과 같이 기능하기 때문에, 상기 산화물 반도체막의 전기 전도도가 변동되는 원인이 될 수 있다.
따라서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막에서, c축으로 배향된 결정 영역을 포함한 산화물 반도체막은 전기 전도도가 안정되며, 가시광이나 자외광 등을 조사하더라도 전기적으로 안정된 구조를 가질 수 있다.
또한, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막에서, c축으로 배향된 결정 영역의 조성과, c축으로 배향된 결정 영역을 포함한 산화물 반도체막 전체의 조성이 결정되어 있다. 또한, c축으로 배향된 결정 영역의 조성은 그 화학량론적 조성비와 일치하지 않는 경우에도 안정된 구조로 할 수 있다. 이와 같이 각 조성을 결정함으로써, 안정된 결정 구조를 갖는 산화물 반도체막으로 할 수 있다.
상술한 바와 같이 본 실시형태에서 제시한 구성 등은 다른 실시형태에서 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 제시한 인듐, 갈륨, 및 아연을 함유한 산화물 반도체막에서, c축으로 배향된 결정 영역을 포함한 산화물 반도체막, 및 상기 산화물 반도체막을 갖는 트랜지스터의 제작 방법에 대해서 도 4a 내지 도 5를 사용하여 설명한다. 도 4a 내지 도 4e는 상부 게이트(top-gate) 구조의 트랜지스터(320)의 제작 공정을 도시한 단면도이고, 도 5는 제조 장치의 구성의 일 형태를 도시한 도면이다. 또한, 본 실시형태에서는 실시형태 1과 달리 c축으로 배향된 결정 영역을 포함한 산화물 반도체막을 2번으로 나누어 형성하는 방법에 대해서 예시한다.
도 4e는 상부 게이트형 트랜지스터(320)의 단면도이며, 트랜지스터(320)는 절연 표면을 갖는 기판(300) 위에 절연막(301), 채널 형성 영역을 포함한 산화물 반도체막(309), 소스 전극(304a), 드레인 전극(304b), 게이트 절연막(302), 게이트 전극(312), 및 절연막(310a)을 포함한다. 산화물 반도체막(309)의 단부를 덮도록 소스 전극(304a) 및 드레인 전극(304b)이 형성되고, 소스 전극(304a) 및 드레인 전극(304b)을 덮는 게이트 절연막(302)은 산화물 반도체막(309)의 일부에 접촉한다. 상기 산화물 반도체막(309)의 일부 위에 게이트 절연막(302)을 개재(介在)하여 게이트 전극(312)이 형성된다.
또한, 게이트 절연막(302) 및 게이트 전극(312) 위에 절연막(310a) 및 절연막(310b)이 형성되어 있다.
이하에서 도 4a 내지 도 4e를 사용하여, 기판 위에 트랜지스터(320)를 제작하는 공정을 설명한다.
우선, 기판(300) 위에 절연막(301)을 형성한다(도 4a 참조).
기판(300)으로서는 퓨전(fusion)법이나 플로트(float)법으로 제작되는 무(無)알칼리 유리 기판, 본 제작 공정의 처리 온도에 견딜 수 있을 만큼 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 스테인리스 등의 금속 기판의 표면에 절연막을 형성한 기판이나, 반도체 기판의 표면에 절연막을 형성한 기판을 적용하여도 좋다. 기판(300)이 마더 유리인 경우, 기판의 크기는 제 1 세대(320mm×400mm), 제 2 세대(400mm×500mm), 제 3 세대(550mm×650mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1000mm×1200mm 또는 1100mm×1250mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1900mm×2200mm), 제 8 세대(2160mm×2460mm), 제 9 세대(2400mm×2800mm 또는 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등을 이용할 수 있다. 마더 유리는 처리 온도가 높고 처리 시간이 길면 큰 폭으로 수축하기 때문에, 마더 유리를 사용하여 대량 생산하는 경우, 제작 공정의 열처리는 600℃ 이하, 바람직하게는 450℃ 이하로 하는 것이 좋다.
절연막(301)은 PCVD법 또는 스퍼터링법을 이용하여 50nm 이상 600nm 이하의 막 두께로, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 질화산화실리콘막으로부터 선택된 한 층 또는 이들의 적층을 사용한다. 하지 절연막으로서 사용되는 절연막(301)은 막 내(벌크 내)에 적어도 화학량론적 조성비를 넘는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 산화실리콘막을 사용하는 경우에는 SiO2 ＋α(다만 α＞0)로 한다. 절연막(301)에 산소를 다량으로 함유시킴으로써, 이후에 형성되는 산화물 반도체막으로 절연막(301)으로부터 산소를 공급할 수 있다.
또한, 절연막(301)은 표면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어, 절연막(301)의 평균 면 거칠기(Ra)를 0.1nm 이상 0.5nm 미만으로 하는 것이 바람직하다. 절연막(301)의 표면의 평탄성이 양호하면, 이후에 형성되는 산화물 반도체막의 결정성이 향상된다.
또한, 알칼리 금속 등의 불순물을 함유한 유리 기판을 사용하는 경우, 알칼리 금속의 침입을 방지하기 위해서 절연막(301)과 기판(300) 사이에 질화물 절연막으로서 PCVD법 또는 스퍼터링법에 의해 질화실리콘막, 질화알루미늄막 등을 형성하여도 좋다. Li나 Na 등의 알칼리 금속은 불순물이기 때문에 함유량을 적게 하는 것이 바람직하다.
다음에, 절연막(301) 위에 막 두께가 1nm 이상 10nm 이하인 제 1 산화물 반도체막을 형성한다.
본 실시형태에서는 금속 산화물 타깃(In-Ga-Zn-O계 금속 산화물 타깃(In: Ga: Zn＝ 1: 1: 1[원자%])을 이용하여, 기판과 타깃 사이의 거리를 170mm, 기판 온도를 400℃, 압력을 0.4Pa, 직류(DC) 전원을 500W로 하고, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기하에서 막 두께가 5nm인 제 1 산화물 반도체막을 형성한다.
제 1 산화물 반도체막은 아르곤 가스, 산소 가스, 또는 아르곤 가스와 산소 가스의 혼합 가스 등을 사용한 스퍼터링법에 의해 형성할 수 있다. 또한, 막을 형성할 때 기판을 가열함으로써, 비정질 영역보다 결정 영역이 차지하는 비율이 높은 제 1 산화물 반도체막으로 할 수 있다. 예를 들어, 기판 온도를 150℃ 이상 450℃ 이하로 하면 좋다. 바람직하게는 기판 온도를 200℃ 이상 400℃ 이하로 한다.
또한, 제 1 산화물 반도체막의 형성 분위기에는 아르곤 가스, 산소 가스, 또는 아르곤 가스와 산소 가스의 혼합 가스를 사용할 수 있고, 이들 가스는 고순도 가스를 사용하는 것이 바람직하다. 예를 들어, 수소, 물, 수산기, 수소화물 등의 불순물이 농도 1ppm 이하(바람직하게는 농도 10ppb 이하)까지 제거된 고순도 가스를 사용하면 좋다.
또한, 막을 형성할 때 스퍼터링 분위기 내의 산소의 유량을 많게 하면 바람직하다. 막 형성시의 산소의 유량을 많게 함으로써, 제 1 산화물 반도체막 내의 산소 농도를 높게 할 수 있다. 예를 들어, 총 가스 유량에 차지하는 산소의 비율을 바람직하게는 10% 이상, 더 바람직하게는 30% 이상, 특히 바람직하게는 50% 이상으로 한다.
기판 온도를 높임으로써, 제 1 산화물 반도체막을 더 결정화시킬 수 있다.
다음에, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 제 1 열처리를 실시한다. 제 1 열처리의 온도는 400℃ 이상 750℃ 이하로 한다. 또한, 제 1 열처리의 가열 시간은 1분 이상 24시간 이하로 한다. 제 1 열처리에 의해 제 1 산화물 반도체막(308a)이 형성된다(도 4a 참조).
다음에, 제 1 산화물 반도체막(308a) 위에 10nm보다 두꺼운 제 2 산화물 반도체막을 형성한다.
본 실시형태에서는 금속 산화물 타깃(In-Ga-Zn-O계 금속 산화물 타깃(In: Ga: Zn＝1: 1: 1[원자%])을 이용하여, 기판과 타깃 사이의 거리를 170mm, 기판 온도를 400℃, 압력을 0.4Pa, 직류(DC) 전원을 500W, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기하에서 막 두께가 25nm인 제 2 산화물 반도체막을 형성한다.
다음에, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 제 2 열처리를 실시한다. 제 2 열처리의 온도는 400℃ 이상 750℃ 이하로 한다. 또한, 제 2 열처리의 가열 시간은 1분 이상 24시간 이하로 한다. 제 2 열처리에 의해 제 2 산화물 반도체막(308b)이 형성된다(도 4b 참조).
상술한 바와 같이 하여 제 1 산화물 반도체막(308a)과 제 2 산화물 반도체막(308b)으로 이루어진 산화물 반도체막(308)이 형성된다.
제 1 열처리 및 제 2 열처리를 750℃보다 높은 온도로 실시하면, 유리 기판의 수축에 의해 산화물 반도체막에 크랙(crack)(두께 방향으로 신장되는 크랙)이 형성되기 쉽다. 따라서, 제 1 산화물 반도체막 형성 후의 열처리, 예를 들어 제 1 열처리 및 제 2 열처리의 온도나, 스퍼터링에 의한 성막시의 기판 온도 등을 바람직하게는 750℃ 이하, 더 바람직하게는 450℃ 이하로 한 프로세스로 함으로써, 대면적 유리 기판 위에 신뢰성이 높은 트랜지스터를 제작할 수 있다.
또한, 절연막(301)의 형성으로부터 제 2 열처리까지의 공정을 대기에 노출시키지 않고 연속적으로 실시하는 것이 바람직하다. 도 5에 절연막(301) 형성으로부터 제 2 열처리까지의 공정을 대기에 노출시키지 않고 연속적으로 실시할 수 있는 제조 장치의 상면도를 예시한다.
도 5에 도시된 제조 장치는 매엽식 멀티 챔버 장치이며, 스퍼터링 챔버(10a), 스퍼터링 챔버(10b), 스퍼터링 챔버(10c)나, 피처리 기판을 수용하는 카세트 포트(14)를 3개 갖는 기판 공급실(11)이나, 로드록 챔버(12a), 언로드록 챔버(12b)나, 반송실(13)이나, 기판 가열실(15) 등을 갖는다. 또한, 기판 공급실(11) 및 반송실(13)에 피처리 기판을 반송하기 위한 반송 로봇이 각각 배치되어 있다. 또한, 각 챔버(스퍼터링 챔버(10a), 로드록 챔버(12a) 등)를 구획하기 위한 게이트 밸브(16)가 형성되어 있다. 스퍼터링 챔버(10a), 스퍼터링 챔버(10b), 스퍼터링 챔버(10c), 반송실(13), 및 기판 가열실(15)은 수소 및 수분을 거의 함유하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등)하로 제어하는 것이 바람직하고, 예를 들어 수분에 관해서는 노점(露點)이 -40℃ 이하, 바람직하게는 노점이 -50℃ 이하인 건조 질소 분위기로 한다.
또한, 스퍼터링 챔버(10a), 스퍼터링 챔버(10b), 및 스퍼터링 챔버(10c)는 타깃이나 부착 방지판 등을 교환할 때, 챔버를 대기 개방하는 경우가 있다. 스퍼터링 챔버를 대기 개방한 후에는 챔버 내는 수소 및 수분을 거의 함유하지 않는 분위기로 하는 것이 바람직하다. 예를 들어, 챔버를 대기로 개방한 후, 챔버를 소성(baking)하여 챔버 내에 부착된 수소 및 수분을 제거하는 작업이나, 타깃 표면, 또는 부착 방지판에 부착된 수소, 수분을 제거하기 위해서 프리스퍼터링(pre-sputtering) 작업을 함으로써, 산화물 반도체막 내로 불순물이 혼입되는 것을 철저히 배제할 수 있다.
또한, 스퍼터링 챔버(10a), 스퍼터링 챔버(10b), 및 스퍼터링 챔버(10c)는 크라이오 펌프(cryopump), 터보 분자 펌프에 콜드 트랩을 장착한 펌프 등을 이용하여 배기 경로로부터 가스가 역류되는 것을 방지하는 구조로 하면 좋다. 배기 경로로부터 가스가 혼입되면 산화물 반도체막 내의 불순물 농도가 상승하기 때문에, 가스의 혼입을 철저히 배제할 필요가 있다.
도 5의 제조 장치를 이용한 제작 공정의 순서의 일례로서는 우선 카세트 포트(14)로부터 로드록 챔버(12a)와 반송실(13)을 거쳐 기판 가열실(15)로 이동시키고, 기판 가열실(15)에서 피처리 기판에 부착되어 있는 수분을 진공 가열 등에 의해 제거하고, 이 후 반송실(13)을 거쳐 스퍼터링 챔버(10c)로 피처리 기판을 이동시키고, 스퍼터링 챔버(10c) 내에서 절연막(301)을 형성한다. 그리고, 대기에 노출시키지 않고 반송실(13)을 거쳐 스퍼터링 챔버(10a)로 피처리 기판을 이동시키고, 스퍼터링 챔버(10a) 내에서 막 두께가 5nm인 제 1 산화물 반도체막을 형성한다. 이 후, 대기에 노출시키지 않고 반송실(13)을 거쳐 기판 가열실(15)로 피처리 기판을 이동시켜 제 1 열처리를 실시함으로써, 제 1 산화물 반도체막(308a)이 형성된다. 그리고, 대기에 노출시키지 않고 반송실(13)을 거쳐 스퍼터링 챔버(10b)로 피처리 기판을 이동시키고, 스퍼터링 챔버(10b) 내에서 막 두께가 10nm보다 두꺼운 제 2 산화물 반도체막을 형성한다. 이 후, 대기에 노출시키지 않고 반송실(13)을 거쳐 기판 가열실(15)로 피처리 기판을 이동시켜 제 2 열처리를 실시함으로써, 제 2 산화물 반도체막(308b)이 형성된다. 그러고 나서, 반송실(13), 언로드록 챔버(12b), 기판 공급실(11)을 거쳐 카세트 포트(14)로 피처리 기판을 이동시킨다.
이와 같이 도 5에 도시된 제조 장치를 이용함으로써, 절연막(301) 형성으로부터 제 2 열처리까지 대기에 노출시키지 않고 제조 프로세스를 진행시킬 수 있다.
또한, 도 5에 도시된 제조 장치는 스퍼터링 챔버의 스퍼터링 타깃을 변경함으로써, 대기에 노출시키지 않고 상이한 구성의 프로세스를 실현할 수 있다. 예를 들어, 미리 절연막(301)이 형성된 기판을 카세트 포트(14)에 설치하고, 제 1 산화물 반도체막의 형성으로부터 제 2 열처리 공정까지를 대기에 노출시키지 않고 진행시켜 산화물 반도체막(308)을 형성하고, 이 후 대기에 노출시키지 않고 스퍼터링 챔버(10c) 내에서 금속 타깃을 사용하여 소스 전극 및 드레인 전극을 형성하기 위한 도전막을 산화물 반도체막(308) 위에 형성할 수도 있다.
이와 같이, 도 5에 도시된 매엽식 멀티 챔버 장치를 이용하여 절연막(301), 제 1 산화물 반도체막(308a), 및 제 2 산화물 반도체막(308b)을 연속적으로 형성할 수 있다.
또한, 도면에서는 제 1 산화물 반도체막(308a)과 제 2 산화물 반도체막(308b)의 계면을 점선으로 나타내었고, 이들이 산화물 반도체막(308)인 것으로 설명하였지만, 명확한 계면이 존재하는 것이 아니며, 어디까지나 이해하기 쉽게 설명하기 위해서 도시한 것이다.
또한, 산화물 반도체막(308)은 성막 프로세스, 열처리 등에 의해 산화물 반도체막(308) 내로부터 물, 수소, 수산기, 수소화물 등이 철저히 제거되어 고순도화된 산화물 반도체막이다. 그 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하이다.
또한, 산화물 반도체막(308)은 N형 불순물이 되는 인(P), 붕소(B), 질소(N)를 합한 불순물 농도가 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하이다. 또한, N형 불순물이 되는 인(P), 붕소(B), 질소(N) 중 하나의 불순물의 농도가 바람직하게는 1.0×1019atoms/cm3 이하, 더 바람직하게는 1.0×1018atoms/cm3 이하이다.
이와 같이, N형이 될 수 있는 불순물을 산화물 반도체막(308)으로부터 철저히 배제함으로써, 산화물 반도체막(308)을 I형(진성)으로 할 수 있다.
다음에, 산화물 반도체막(308)을 가공하여 섬 형상의 산화물 반도체막(309)을 형성한다(도 4c 참조). 산화물 반도체막(308)은 원하는 형상의 마스크를 산화물 반도체막(308) 위에 형성한 후, 상기 산화물 반도체막(308)을 에칭함으로써 가공할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성하여도 좋다.
또한, 산화물 반도체막(308)의 에칭은 드라이 에칭이든 웨트 에칭이든 어느 쪽을 이용하여도 좋다. 물론 이들을 조합하여 이용하여도 좋다.
다음에, 섬 형상의 산화물 반도체막(309) 위에, 소스 전극 및 드레인 전극(이것과 같은 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 상기 도전막을 가공하여 소스 전극(304a) 및 드레인 전극(304b)을 형성한다(도 4c 참조). 소스 전극(304a) 및 드레인 전극(304b)은 스퍼터링법 등에 의해, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 함유한 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
다음에, 산화물 반도체막(309)의 일부와 접촉하고, 또한 소스 전극(304a) 및 드레인 전극(304b)을 덮는 게이트 절연막(302)을 형성한다(도 4d 참조). 게이트 절연막(302)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성된 산화물 절연막이며, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화갈륨, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 또는 이들의 혼합 재료를 사용하여 단층 구조 또는 적층 구조로 형성한다. 게이트 절연막(302)의 두께는 10nm 이상 200nm 이하이다.
본 실시형태에서는 게이트 절연막(302)으로서, 스퍼터링법을 이용하여 형성된 100nm의 산화실리콘막을 사용한다. 그리고, 게이트 절연막(302)의 형성 후에 제 3 열처리를 실시한다. 제 3 열처리에 의해, 게이트 절연막(302)으로부터 산화물 반도체막(309)으로 산소가 공급된다. 제 3 열처리의 조건은 불활성 분위기, 산소 분위기, 산소와 질소의 혼합 분위기하에서, 200℃ 이상 400℃ 이하, 바람직하게는 250℃ 이상 320℃ 이하로 한다. 또한, 제 3 열처리의 가열 시간은 1분 이상 24시간 이하로 한다. 다만, 제 3 열처리의 가열 온도를 320℃보다 높게 하면 트랜지스터의 온(on) 특성이 저하될 가능성이 있다.
다음에, 게이트 절연막(302) 위에 도전막을 형성한 후, 포토리소그래피 공정 및 에칭 공정에 의해 게이트 전극(312)을 형성한다(도 4e 참조). 게이트 전극(312)은 게이트 절연막(302)을 개재하여 산화물 반도체막(309)의 일부와 중첩된다. 게이트 전극(312)은 스퍼터링법 등에 의해, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 함유한 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
다음에, 게이트 전극(312) 및 게이트 절연막(302)을 덮는 절연막(310a) 및 절연막(310b)을 형성한다(도 4e 참조).
절연막(310a) 및 절연막(310b)은 산화실리콘, 질화실리콘, 산화갈륨, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 또는 이들의 혼합 재료를 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 본 실시형태에서는 절연막(310a)으로서 스퍼터링법으로 형성된 300nm의 산화실리콘막을 사용하여 질소 분위기하에서 250℃로 1시간 열처리한다. 이 후, 수분이나 알칼리 금속의 침입을 방지하기 위해서, 절연막(310b)으로서 스퍼터링법에 의해 질화실리콘막을 형성한다. Li나 Na 등의 알칼리 금속은 불순물이기 때문에 함유량을 적게 하는 것이 바람직하며, 산화물 반도체막(309) 내에 함유되는 농도를 5×1016atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이하로 한다. 또한, 본 실시형태에서는 절연막(310a) 및 절연막(310b)의 2층 구조로 하는 예를 제시하였지만, 단층 구조로 하여도 좋다.
상술한 공정을 거쳐서, 상부 게이트형 트랜지스터(320)가 형성된다.
도 4e에 도시된 트랜지스터(320)에서, 제 1 산화물 반도체막(308a) 또는 제 2 산화물 반도체막(308b)은 적어도 일부가 c축으로 배향된 결정 영역을 갖는다. c축으로 배향된 결정 영역을 포함함으로써, 전체가 비정질 구조인 산화물 반도체막과 비교하여 양호한 결정성을 갖기 때문에, 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등과 결합하는 수소, 붕소, 질소, 인 등의 불순물이 저감되어 있다.
따라서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막에서, c축으로 배향된 결정 영역을 포함한 산화물 반도체막은 전기적으로 안정된 구조를 가질 수 있다.
본 실시형태에서 제시한 구성 등은 다른 실시형태에서 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에서 제시한 상부 게이트 구조의 트랜지스터(320)와 상이한 구성을 갖는 트랜지스터에 대해서 도 6a 내지 도 6c를 사용하여 설명하기로 한다. 또한, 실시형태 2에서 제시한 트랜지스터(320)와 같은 구성에 관해서는 같은 부호를 사용하고, 그 반복 설명은 생략한다.
도 6a 내지 도 6c에 도시된 트랜지스터는 실시형태 1에서 제시한, 인듐, 갈륨, 및 아연을 함유하고, 또한 c축으로 배향된 결정 영역을 갖는 산화물 반도체막을 채널 형성 영역에 사용함으로써, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
도 6a에 도시된 트랜지스터(330)는 기판(300) 위에 형성된 절연막(301)과, 절연막(301) 위에 형성된 소스 전극(304a) 및 드레인 전극(304b)과, 소스 전극(304a) 및 드레인 전극(304b)의 상면 및 측면과 접촉하도록 형성된 산화물 반도체막(309)과, 산화물 반도체막(309) 위에 형성된 게이트 절연막(302)과, 산화물 반도체막(309)과 중첩되고 게이트 절연막(302) 위에 형성된 게이트 전극(312)과, 게이트 전극(312) 위에 형성된 절연막(310a)을 갖는다. 즉, 트랜지스터(330)는 산화물 반도체막(309)이 소스 전극(304a) 및 드레인 전극(304b)의 상면 및 측면과 접촉하도록 형성된다는 점에서 트랜지스터(320)와 상이하다.
도 6b에 도시된 트랜지스터(340)는 기판(300) 위에 형성된 절연막(301)과, 절연막(301) 위에 형성된 게이트 전극(312)과, 게이트 전극(312) 위에 형성된 게이트 절연막(302)과, 게이트 절연막(302) 위에 형성된 산화물 반도체막(309)과, 산화물 반도체막(309)의 상면 및 측면과 접촉하도록 형성된 소스 전극(304a) 및 드레인 전극(304b)과, 산화물 반도체막(309) 위에 형성된 절연막(310a)을 갖는다. 즉, 트랜지스터(340)는 게이트 전극(312)과 게이트 절연막(302)이 산화물 반도체막(309) 아래에 형성된 하부 게이트 구조라는 점에서 트랜지스터(320)와 상이하다.
또한, 도 6c에 도시된 트랜지스터(350)는 기판(300) 위에 형성된 절연막(301)과, 절연막(301) 위에 형성된 게이트 전극(312)과, 게이트 전극(312) 위에 형성된 게이트 절연막(302)과, 게이트 절연막(302) 위에 형성된 소스 전극(304a) 및 드레인 전극(304b)과, 소스 전극(304a) 및 드레인 전극(304b)의 상면 및 측면과 접촉하도록 형성된 산화물 반도체막(309)과, 산화물 반도체막(309) 위에 형성된 절연막(310a)을 갖는다. 즉, 트랜지스터(350)는 게이트 전극(312)과 게이트 절연막(302)이 산화물 반도체막(309) 아래에 형성된 하부 게이트 구조라는 점에서 트랜지스터(330)와 상이하다.
또한, 도 6a 내지 도 6c에 도시된 트랜지스터(330), 트랜지스터(340), 및 트랜지스터(350)에서, 산화물 반도체막(309)의 적어도 일부가 c축으로 배향된 결정 영역을 갖는다. c축으로 배향된 결정 영역을 포함함으로써, 전체가 비정질 구조인 산화물 반도체막과 비교하여 양호한 결정성을 갖기 때문에, 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등과 결합하는 수소, 붕소, 질소, 인 등의 불순물이 저감되어 있다.
따라서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 산화물 반도체막에서, c축으로 배향된 결정 영역을 포함한 산화물 반도체막은 전기적으로 안정된 구조를 가질 수 있다.
이와 같이 본 발명의 산화물 반도체막은 다양한 구조의 트랜지스터에 적용할 수 있다.
본 실시형태에서 제시한 구성이나 방법 등은 다른 실시형태에서 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치되는 트랜지스터를 갖는 표시 장치에 대해서, 도 7a 내지 도 7c를 사용하여 이하에서 설명하기로 한다.
화소부에 배치되는 트랜지스터로서는 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 사용한다. 또한, 상기 트랜지스터는 n채널형으로 하는 것이 용이하기 때문에, 구동 회로 중 n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이 화소부나 구동 회로에 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 7a에 도시하였다. 표시 장치의 기판(500) 위에는 화소부(501), 제 1 주사선 구동 회로(502), 제 2 주사선 구동 회로(503), 신호선 구동 회로(504)를 갖는다. 화소부(501)에는 복수의 신호선이 신호선 구동 회로(504)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(502) 및 제 2 주사선 구동 회로(503)로부터 연장되어 배치되어 있다. 또한, 주사선과 신호선의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스 형태로 제공되어 있다. 또한, 표시 장치의 기판(500)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속되어 있다.
도 7a에 도시된 제 1 주사선 구동 회로(502), 제 2 주사선 구동 회로(503), 및 신호선 구동 회로(504)는 화소부(501)와 같은 기판(500) 위에 형성된다. 따라서, 외부에 형성하는 구동 회로 등의 부품수가 줄어들므로, 비용을 저감할 수 있다. 또한, 기판(500) 외부에 구동 회로를 설치한 경우, 배선을 연장시킬 필요가 있어 배선 사이의 접속수가 증가한다. 동일한 기판(500) 위에 구동 회로를 형성한 경우, 그 배선 사이의 접속수를 감소시킬 수 있어, 신뢰성 또는 수율의 향상을 도모할 수 있다.
또한, 화소부의 회로 구성의 일례를 도 7b에 도시하였다. 여기서는 VA형 액정 표시 패널의 화소 구조를 제시한다.
이 화소 구조는 하나의 화소에 복수의 화소 전극층이 있고, 각각의 화소 전극층에 트랜지스터가 접속되어 있다. 각 트랜지스터는 상이한 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인 설계된 화소에서, 각각의 화소 전극층에 인가하는 신호를 독립적으로 제어하는 구성을 갖는다.
트랜지스터(516)의 게이트 배선(512)과, 트랜지스터(517)의 게이트 배선(513)은 상이한 게이트 신호가 인가될 수 있도록 분리되어 있다. 한편, 데이터 배선으로서 기능하는 소스 전극층 또는 드레인 전극층(514)은 트랜지스터(516) 및 트랜지스터(517)에서 공통적으로 사용된다. 트랜지스터(516) 및 트랜지스터(517)로서는 실시형태 1 내지 실시형태 3에서 제시한 트랜지스터를 적절히 사용할 수 있다. 이로써, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(516)와 접속된 제 1 화소 전극층과, 트랜지스터(517)와 접속된 제 2 화소 전극층의 형상은 상이하며, 슬릿에 의해 분리되어 있다. V자형으로 퍼지는 제 1 화소 전극층의 외측을 둘러싸도록 제 2 화소 전극층이 형성되어 있다. 제 1 화소 전극층과 제 2 화소 전극층에 전압을 인가하는 타이밍을 트랜지스터(516) 및 트랜지스터(517)에 의해 상이하게 함으로써 액정의 배향을 제어한다. 트랜지스터(516)는 게이트 배선(512)과 접속되고, 트랜지스터(517)는 게이트 배선(513)과 접속되어 있다. 게이트 배선(512)과 게이트 배선(513)이 상이한 게이트 신호를 인가함으로써, 트랜지스터(516)와 트랜지스터(517)의 동작 타이밍을 상이하게 할 수 있다.
또한, 용량 배선(510)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극층 또는 제 2 화소 전극층과 접속된 용량 전극으로 유지 용량이 형성된다.
제 1 화소 전극층과 액정층과 대향 전극층이 서로 중첩됨으로써, 제 1 액정 소자(518)가 형성되어 있다. 그리고, 제 2 화소 전극층과 액정층과 대향 전극층이 서로 중첩됨으로써, 제 2 액정 소자(519)가 형성되어 있다. 또한, 하나의 화소에 제 1 액정 소자(518)와 제 2 액정 소자(519)가 형성된 멀티 도메인 구조이다.
또한, 도 7b에 도시된 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 7b에 도시된 화소에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
또한, 도 7b에 도시된 화소 구성과 상이한 회로 구성의 일례를 도 7c에 도시하였다. 여기서는 유기 EL 소자를 사용한 표시 패널의 화소 구조를 제시한다.
유기 EL 소자는 발광 소자에 전압이 인가됨으로써, 한 쌍의 전극으로부터 발광성 유기 화합물을 포함하는 층으로 전자 및 정공이 각각 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합됨으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 되돌아올 때 발광한다. 상술한 바와 같은 메커니즘을 가짐으로써, 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
유기 EL 소자를 구동할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기서는 본 발명의 산화물 반도체막이 채널 형성 영역에 사용된 n채널형 트랜지스터를 하나의 화소에 2개 사용하는 예를 제시한다.
화소(520)는 스위칭용 트랜지스터(521), 구동용 트랜지스터(522), 발광 소자(524), 및 용량 소자(523)를 갖는다. 스위칭용 트랜지스터(521)는 게이트 전극층이 주사선(526)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층 중 하나)이 신호선(525)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 하나)이 구동용 트랜지스터(522)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(522)는 게이트 전극층이 용량 소자(523)를 통하여 전원선(527)에 접속되고, 제 1 전극이 전원선(527)에 접속되고, 제 2 전극이 발광 소자(524)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(524)의 제 2 전극은 공통 전극(528)에 상당한다. 공통 전극(528)은 동일 기판 위에 형성되는 공통 전위선에 접속된다.
스위칭용 트랜지스터(521) 및 구동용 트랜지스터(522)는 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 적절히 사용할 수 있다. 이로써, 신뢰성이 높은 유기 EL 소자를 사용한 표시 패널을 제공할 수 있다.
또한, 발광 소자(524)의 제 2 전극(공통 전극(528))에는 저전원 전위가 설정되어 있다. 저전원 전위란 전원선(527)에 설정되는 고전원 전위를 기준으로 하여, 저전원 전위＜고전원 전위의 관계를 만족하는 전위이며, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(524)에 인가하여, 발광 소자(524)에 전류를 흘려서 발광 소자(524)를 발광시키기 때문에, 고전위 전위와 저전원 전위의 전위차가 발광 소자(524)의 순방향의 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(523)는 구동용 트랜지스터(522)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(522)의 게이트 용량에 관해서는 채널 형성 영역과 게이트 전극층 사이에 용량이 형성되어 있어도 좋다.
여기서, 아날로그 계조 구동하는 경우에는, 구동용 트랜지스터(522)의 게이트 전극층에 발광 소자(524)의 순방향 전압＋구동용 트랜지스터(522)의 Vth 이상의 전압을 인가한다. 발광 소자(524)의 순방향 전압이란, 원하는 휘도를 얻을 수 있는 전압을 가리키고, 적어도 순방향의 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(522)를 포화 영역에서 동작시키는 비디오 신호를 입력함으로써, 발광 소자(524)에 전류를 흘릴 수 있다. 구동용 트랜지스터(522)를 포화 영역에서 동작시키기 위해서, 전원선(527)의 전위는 구동용 트랜지스터(522)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 비디오 신호에 따른 전류를 발광 소자(524)에 흘려서 아날로그 계조 구동할 수 있다.
또한, 도 7c에 도시된 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 7c에 도시된 화소에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
이와 같이 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터는 화소부나 구동 회로에 사용되어 있고, 상기 트랜지스터의 채널 형성 영역에 사용되는 산화물 반도체막 중 적어도 일부가 c축으로 배향된 결정 영역을 갖기 때문에, 신뢰성이 높은 트랜지스터이다. 따라서, 신뢰성이 높은 표시 장치를 제공할 수 있다.
본 실시형태에서 제시한 구성이나 방법 등은 다른 실시형태에서 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 명세서에서 개시한 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 실시형태 4에서 설명한 표시 장치를 구비한 전자 기기의 예에 대해서 설명한다.
도 8a는 휴대형 정보 단말기이며, 본체(1001), 하우징(1002), 표시부(1003a), 및 표시부(1003b) 등으로 구성되어 있다. 표시부(1003b)는 터치 패널이며, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치함으로써 화면을 조작하거나 문자를 입력할 수 있다. 물론 표시부(1003a)를 터치 패널로서 구성하여도 좋다. 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 스위칭 소자로 사용해서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a), 표시부(1003b)에 적용함으로써, 신뢰성이 높은 휴대형 정보 단말기로 할 수 있다.
도 8a에 도시된 휴대형 정보 단말기는 다양한 정보(정지 영상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 각종 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 하여도 좋다.
또한, 도 8a에 도시된 휴대형 정보 단말기는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
도 8b는 휴대 음악 플레이어이며, 본체(1021)에는 표시부(1023)와, 귀에 장착하기 위한 고정부(1022)와, 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 설치되어 있다. 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 스위칭 소자로 사용해서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 신뢰성이 더 높은 휴대 음악 플레이어로 할 수 있다.
또한, 도 8b에 도시된 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 부여하여 휴대 전화와 연휴(連携)시키면, 승용차 등을 운전하면서 무선에 의한 핸즈 프리(hands-free)로 회화도 가능하다.
도 8c는 휴대 전화이며, 하우징(1030) 및 하우징(1031)의 2개의 하우징으로 구성되어 있다. 하우징(1031)에는 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(1036), 카메라용 렌즈(1037), 외부 접속 단자(1038) 등이 구비되어 있다. 또한, 하우징(1030)에는 휴대 전화를 충전하는 태양 전지 셀(1040), 외부 메모리 슬롯(1041) 등이 구비되어 있다. 또한, 안테나는 하우징(1031) 내부에 내장되어 있다. 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 표시 패널(1032)에 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고, 도 8c에는 영상 표시되고 있는 복수의 조작키(1035)를 점선으로 도시하였다. 또한, 태양 전지 셀(1040)에서 출력된 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장한다.
예를 들어, 승압 회로 등의 전원 회로에 사용되는 파워 트랜지스터도 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터의 산화물 반도체막의 두께를 2μm 이상 50μm 이하로 함으로써 형성할 수 있다.
표시 패널(1032)은 사용 형태에 따라 표시 방향이 적절히 변화된다. 또한, 표시 패널(1032)과 동일면 위에 카메라용 렌즈(1037)를 구비하기 때문에, 영상 전화가 가능하다. 스피커(1033) 및 마이크로폰(1034)은 음성 통화에 한정되지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드하여 도 8c에 도시된 바와 같이 펼쳐진 상태로부터 중첩된 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다.
외부 접속 단자(1038)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여 보다 대량의 데이터 저장 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 8d는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(1050)는 하우징(1051)에 표시부(1053)가 내장되어 있다. 표시부(1053)에 의해 영상을 표시할 수 있다. 또한, 여기서는 CPU를 내장한 스탠드(1055)에 의해 하우징(1051)을 지탱한 구성을 제시한다. 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 표시부(1053)에 적용함으로써, 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
텔레비전 장치(1050)는 하우징(1051)이 구비하는 조작 스위치나, 별도로 제공된 리모트 컨트롤러에 의해 조작할 수 있다. 또한, 리모트 컨트롤러에, 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 설치한 구성으로 하여도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신도 가능하다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054)나, 기억 매체 재생 녹화부(1052), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블과 접속할 수 있고, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 재생 녹화부(1052)에서는 디스크 형상의 기록 매체가 삽입되고, 기록 매체에 기억되어 있는 데이터를 판독하거나 기록 매체에 데이터를 기록할 수 있다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터로 저장되어 있는 화상이나 영상 등을 표시부(1053)에 투영시킬 수도 있다.
본 실시형태에서 제시한 구성이나 방법 등은 다른 실시형태에서 제시한 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 인듐, 갈륨, 및 아연을 함유한 산화물 반도체막에 있어서, 산화물 반도체막의 형성 조건을 변경함으로써, 전체가 비정질 구조인 산화물 반도체막(amo-OS; 시료 1)과, 개시된 발명의 일 형태인 c축으로 배향된 결정 영역을 갖는 산화물 반도체막(CAAC-OS; 시료 2 및 시료 3)을 제작하고, 산화물 반도체막 내의 산소 결손을 평가하였다. 각 시료의 자세한 사항은 다음과 같다.
(시료 1)
스퍼터링법을 이용하여 석영 기판 위에 IGZO막을 100nm 형성하였다. 이 후, IGZO막을 450℃로 1시간 동안 N2 분위기(N2＝100%)하에서 열처리하였다. 다음에, 플라즈마 CVD법을 이용하여 상기 IGZO막 위에 SiON막을 400nm 형성하였다. 또한, IGZO막의 형성 조건은 In: Ga: Zn＝ 1: 1: 1의 금속 산화물 타깃을 사용하고, Ar/O2＝90/10sccm(O2 가스 유량비 10%), 성막 압력＝0.6Pa, 성막 전력＝5kW(DC), 기판 온도＝170℃라는 조건으로 하였다. 또한, SiON막의 형성 조건은 SiH4/N2O＝30/4000sccm, 성막 압력＝200Pa, 성막 전력＝150W(RF), 기판 온도＝220℃라는 조건으로 하였다.
(시료 2)
스퍼터링법을 이용하여 석영 기판 위에 IGZO막을 100nm 형성하였다. 이 후, IGZO막을 450℃로 1시간 동안 N2 분위기(N2＝100%)하에서 열처리하였다. 다음에, 플라즈마 CVD법을 이용하여 상기 IGZO막 위에 SiON막을 400nm 형성하였다. 또한, IGZO막의 형성 조건은 In: Ga: Zn＝ 1: 1: 1의 금속 산화물 타깃을 사용하고, Ar/O2＝50/50sccm(O2 가스 유량비 50%), 성막 압력＝0.6Pa, 성막 전력＝5kW(DC), 기판 온도＝170℃라는 조건으로 하였다. 또한, SiON막의 형성 조건은 시료 1과 같은 조건으로 하였다.
(시료 3)
스퍼터링법을 이용하여 석영 기판 위에 IGZO막을 100nm 형성하였다. 이 후, IGZO막을 450℃로 1시간 동안 N2 분위기(N2＝100%)하에서 열처리하였다. 다음에, 플라즈마 CVD법을 이용하여 상기 IGZO막 위에 SiON막을 400nm 형성하였다. 또한, IGZO막의 형성 조건은 In: Ga: Zn＝ 1: 1: 1의 금속 산화물 타깃을 사용하고, Ar/O2＝0/100sccm(O2 가스 유량비 100%), 성막 압력＝0.6Pa, 성막 전력＝2kW(DC), 기판 온도＝170℃라는 조건으로 하였다. 또한, SiON막의 형성 조건은 시료 1 및 시료 2와 같은 조건으로 하였다.
상술한 시료 1 내지 시료 3에 대해서, SiON막을 형성한 후, 및 300℃로 1시간 동안 N2 분위기(N2＝100%)하에서 열처리한 후, 및 300℃로 1시간 동안 N2＋O2 분위기(N2＝80%, O2＝20%)하에서 열처리한 후에, 각각 산화물 반도체막 내의 산소 결손을 평가하였다.
또한, 산화물 반도체막 내의 산소 결손은 전자 스핀 공명(ESR: Electron Spin Resonance)에 의해 평가할 수 있다.
시료 1 내지 시료 3에서의 스핀 밀도의 결과를 도 9a 내지 도 10에 도시하였다. 또한, 스핀 밀도의 측정 조건은 온도 25℃, μ파 파워 20mW, 9.2GHz, 자장 방향은 막면에 평행하게 하고, 검출 하한은 1.0×1017 spins/cm3로 하였다.
도 9a는 시료 1에서의 스핀 밀도의 결과를 도시한 것이고, 도 9b는 시료 2에서의 스핀 밀도의 결과를 도시한 것이고, 도 9c는 시료 3에서의 스핀 밀도의 결과를 도시한 것이다. 또한, 도 9a 내지 도 9c에서 상단(上段)이 SiON막을 형성한 후, 중단이 300℃로 1시간 동안 N2 분위기(N2＝100%)하에서 열처리한 후, 하단이 300℃로 1시간 동안 N2＋O2 분위기(N2＝80%, O2＝20%)하에서 열처리한 후의 스핀 밀도의 결과를 나타낸다. 또한, 도 9a 내지 도 9c에서, 가로축이 g-factor(g값이라고도 함)를 나타내고, 세로축이 강도를 나타낸다.
도 10은 도 9a 내지 도 9c에 도시된 스핀 밀도의 결과를 막대 그래프로 나타낸 도면이다.
도 9a 내지 도 10에 도시된 바와 같이, SiON막을 형성한 후에 관해서는 시료 1은 스핀 밀도가 2.3×1018 spins/cm3이고, 시료 2는 스핀 밀도가 2.1×1018 spins/cm3이고, 시료 3은 스핀 밀도가 8.9×1017 spins/cm3이었다. 또한, 300℃로 1시간 동안 N2 분위기하에서 열처리한 후에 관해서는 시료 1은 스핀 밀도가 2.4×1018 spins/cm3이고, 시료 2 및 시료 3은 검출 하한 이하였다. 또한, 300℃로 1시간 동안 N2＋O2 분위기하에서 열처리한 후에 관해서는 시료 1은 스핀 밀도가 1.7×1018 spins/cm3이고, 시료 2 및 시료 3은 검출 하한 이하였다.
이들 결과로부터 알 수 있듯이, 전체가 비정질 구조인 산화물 반도체막(amo-OS; 시료 1)과, 개시된 발명의 일 형태인 c축으로 배향된 결정 영역을 갖는 산화물 반도체막(CAAC-OS; 시료 2 및 시료 3)은 막 내의 산소 결손이 상이하다는 결과가 나왔다. 또한, 시료 1에서는 SiON막을 형성한 후에 300℃로 1시간 동안 N2＋O2 분위기하에서 열처리한 조건에 관해서는 스핀 밀도 저하, 즉 산화물 반도체막 내의 산소 결손이 SiON막 내, 또는 열처리 분위기 내의 산소에 의해 일부 보전(補塡)되는 모양이 확인되었지만, 산화물 반도체막 내의 산소 결손을 완전히 보전하지는 못하였다. 한편, 시료 2 및 시료 3에 관해서는 SiON막을 형성한 후에 열처리함으로써 스핀 밀도가 저하되어, 검출 하한 이하, 즉 산화물 반도체막 내의 산소 결손이 SiON막 내, 또는 열처리 분위기 내의 산소에 의해 산화물 반도체막 내의 산소 결손이 보전되었다는 결과가 확인되었다.
따라서, 개시된 발명의 일 형태인 c축으로 배향된 결정 영역을 갖는 산화물 반도체막(CAAC-OS)은 ESR로 측정한 경우, 산소 결손에 기인한 신호가 검출되지 않는 산화물 반도체막이라고 할 수 있다.
10a: 스퍼터링 챔버
10b: 스퍼터링 챔버
10c: 스퍼터링 챔버
11: 기판 공급실
12a: 로드록 챔버
12b: 언로드록 챔버
13: 반송실
14: 카세트 포트
15: 기판 가열실
16: 게이트 밸브
100: 기판
101: 산화물 반도체막
102: 결정 영역
150: 영역
300: 기판
301: 절연막
302: 게이트 절연막
304a: 소스 전극
304b: 드레인 전극
308: 산화물 반도체막
308a: 산화물 반도체막
308b: 산화물 반도체막
309: 산화물 반도체막
310a: 절연막
310b: 절연막
312: 게이트 전극
320: 트랜지스터
330: 트랜지스터
340: 트랜지스터
350: 트랜지스터
500: 기판
501: 화소부
502: 주사선 구동 회로
503: 주사선 구동 회로
504: 신호선 구동 회로
510: 용량 배선
512: 게이트 배선
513: 게이트 배선
514: 드레인 전극층
516: 트랜지스터
517: 트랜지스터
518: 액정 소자
519: 액정 소자
520: 화소
521: 스위칭용 트랜지스터
522: 구동용 트랜지스터
523: 용량 소자
524: 발광 소자
525: 신호선
526: 주사선
527: 전원선
528: 공통 전극
1001: 본체
1002: 하우징
1003a: 표시부
1003b: 표시부
1004: 키보드 버튼
1021: 본체
1022: 고정부
1023: 표시부
1024: 조작 버튼
1025: 외부 메모리 슬롯
1030: 하우징
1031: 하우징
1032: 표시 패널
1033: 스피커
1034: 마이크로폰
1035: 조작키
1036: 포인팅 디바이스
1037: 카메라용 렌즈
1038: 외부 접속 단자
1040: 태양 전지 셀
1041: 외부 메모리 슬롯
1050: 텔레비전 장치
1051: 하우징
1052: 기억 매체 재생 녹화부
1053: 표시부
1054: 외부 접속 단자
1055: 스탠드
1056: 외부 메모리

Claims (19)

  1. 산화물 반도체막이 형성되는 면의 법선 벡터에 대략 평행한 방향으로 일치하는 c축으로 배향된 결정 영역을 포함하는 산화물 반도체막으로서,
    상기 c축으로 배향된 결정 영역의 조성은 In1 ＋δGa1 －δO3(ZnO)m(0＜δ＜1 및 m＝1 내지 3을 만족함)으로 표현되고,
    상기 산화물 반도체막의 조성은 InxGayO3(ZnO)m(0＜x＜2, 0＜y＜2, 및 m＝1 내지 3을 만족함)으로 표현되는, 산화물 반도체막.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막에 함유된 인, 붕소, 및 질소 농도의 합계가 5×1019atoms/cm3 이하인, 산화물 반도체막.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막에 함유된 인, 붕소, 및 질소 농도의 합계가 5×1018atoms/cm3 이하인, 산화물 반도체막.
  4. 제 1 항에 있어서,
    상기 산화물 반도체막에 함유된 인, 붕소, 및 질소 중 어느 하나의 농도가 1×1019atoms/cm3 이하인, 산화물 반도체막.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막에 함유된 리튬 농도 및 칼륨 농도가 5×1015atoms/cm3 이하인, 산화물 반도체막.
  6. 제 1 항에 있어서,
    상기 산화물 반도체막에 함유된 나트륨 농도가 5×1016atoms/cm3 이하인, 산화물 반도체막.
  7. 반도체 장치로서,
    게이트 전극과;
    상기 게이트 전극 위의 제 1 절연막과;
    상기 제 1 절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 제 2 절연막을 포함하고,
    상기 산화물 반도체막은 상기 제 1 절연막의 면의 법선 벡터에 대략 평행한 방향으로 일치하는 c축으로 배향된 결정 영역을 포함하고,
    상기 c축으로 배향된 결정 영역의 조성은 In1 ＋δGa1 －δO3(ZnO)m(0＜δ＜1 및 m＝1 내지 3을 만족함)으로 표현되고,
    상기 산화물 반도체막의 조성은 InxGayO3(ZnO)m(0＜x＜2, 0＜y＜2, 및 m＝1 내지 3을 만족함)으로 표현되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 산화물 반도체막에 함유된 붕소, 인, 및 질소 농도의 합계가 5×1019atoms/cm3 이하인, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 산화물 반도체막에 함유된 붕소, 인, 및 질소 농도의 합계가 5×1018atoms/cm3 이하인, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 산화물 반도체막에 함유된 붕소, 인, 및 질소 중 어느 하나의 농도가 1×1019atoms/cm3 이하인, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 산화물 반도체막에 함유된 리튬 농도 및 칼륨 농도가 5×1015atoms/cm3 이하인, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 산화물 반도체막에 함유된 나트륨 농도가 5×1016atoms/cm3 이하인, 반도체 장치.
  13. 반도체 장치로서,
    제 1 절연막과;
    상기 제 1 절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 제 2 절연막과;
    상기 제 2 절연막 위의 게이트 전극을 포함하고,
    상기 산화물 반도체막은 상기 제 1 절연막의 면의 법선 벡터에 대략 평행한 방향으로 일치하는 c축으로 배향된 결정 영역을 포함하고,
    상기 c축으로 배향된 결정 영역의 조성은 In1 ＋δGa1 －δO3(ZnO)m(0＜δ＜1 및 m＝1 내지 3을 만족함)으로 표현되고,
    상기 산화물 반도체막의 조성은 InxGayO3(ZnO)m(0＜x＜2, 0＜y＜2, 및 m＝1 내지 3을 만족함)으로 표현되는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 산화물 반도체막에 함유된 붕소, 인, 및 질소 농도의 합계가 5×1019atoms/cm3 이하인, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 산화물 반도체막에 함유된 붕소, 인, 및 질소 농도의 합계가 5×1018atoms/cm3 이하인, 반도체 장치.
  16. 제 13 항에 있어서,
    상기 산화물 반도체막에 함유된 붕소, 인, 및 질소 중 어느 하나의 농도가 1×1019atoms/cm3 이하인, 반도체 장치.
  17. 제 13 항에 있어서,
    상기 산화물 반도체막에 함유된 리튬 농도 및 칼륨 농도가 5×1015atoms/cm3 이하인, 반도체 장치.
  18. 제 13 항에 있어서,
    상기 산화물 반도체막에 함유된 나트륨 농도가 5×1016atoms/cm3 이하인, 반도체 장치.
  19. 제 13 항에 있어서,
    상기 제 1 절연막은 평균 면 거칠기가 0.5nm 미만인 면을 포함하는, 반도체 장치.
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