KR20110106786A - 발광 장치, 발광 장치의 구동 방법, 발광 칩, 프린트 헤드 및 화상 형성 장치 - Google Patents
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Abstract
발광 장치는, 각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩과, P개(P는 3 이상의 정수이며, P>Q)의 선택 신호를 송신함으로써, 당해 P개의 선택 신호로부터 2 이상 또한 Q 이하의 개수의 조합에 의해, 상기 복수의 발광 칩을 구성하는 각각의 발광 칩에 대응하는 상기 지정 신호가 구성되어, 상기 제어 대상으로서 지정하는 선택 신호 발생부를 구비한다.
Description
본 발명은 발광 장치, 발광 장치의 구동 방법, 발광 칩, 프린트 헤드 및 화상 형성 장치에 관한 것이다.
전자 사진 방식을 채용한, 프린터나 복사기, 팩시밀리 등의 화상 형성 장치에서는, 균일하게 대전된 감광체 상에, 화상 정보를 광 기록 수단에 의해 조사함으로써 정전 잠상을 얻은 후, 이 정전 잠상에 토너를 부가하여 가시화하고, 기록지 상에 전사하여 정착함으로써 화상 형성이 행해진다. 이러한 광 기록 수단으로서, 레이저를 이용하여, 주주사 방향으로 레이저광을 주사시켜 노광하는 광 주사 방식 외에, 최근에는, 장치의 소형화의 요청을 받아 발광 소자로서의 발광 다이오드(LED:Light Emitting Diode)를 주주사 방향으로 다수, 배열해서 이루어지는, LED 프린트 헤드(LPH:LED Print Head)를 이용한 기록 장치가 채용되고 있다.
특허문헌 1에는, 발광 소자 칩에 점등 신호가 입력되었을 때에 발광할지의 여부를 컨트롤하는 단자를 설치하고, 범용의 시프트 레지스터(shift register) IC를 사용함으로써, 1개의 데이터 선에 복수 칩의 발광을 위한 데이터를 다중화한 자기 주사형 발광 소자 어레이가 기재되어 있다.
그런데, 자기 주사형 발광 소자 어레이(SLED:Self-scanning Light Emitting Device) 칩을 복수 이용한 LPH에 의한 기록 장치에 있어서, SLED 칩에 점등 신호를 송신하는 배선은 점등을 위한 전류를 공급하기 때문에, 저저항인 것이 요구된다. 그래서, 복수의 SLED 칩의 각각에 점등을 위한 배선을 설치하면, 복수의 SLED 칩을 탑재한 회로 기판 상에, 폭이 넓은 저저항의 점등 신호를 송신하는 다수의 배선을 설치하게 되어, 회로 기판의 폭이 넓어져서 소형화의 장해가 된다. 또한, 회로 기판의 폭을 좁히기 위해서 배선을 다층으로 구성하면, 저비용화의 장해로 된다.
본 발명은 배선의 수를 억제할 수 있는 발광 장치 등을 제공하는 것을 목적으로 한다.
청구항 1에 기재된 발명은, 각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩과, P개(P는 3 이상의 정수이며, P>Q)의 선택 신호를 송신함으로써, 당해 P개의 선택 신호로부터 2 이상 또한 Q 이하의 개수의 조합에 의해, 상기 복수의 발광 칩을 구성하는 각각의 발광 칩에 대응하는 상기 지정 신호가 구성되어, 각각의 발광 칩을 상기 제어 대상으로서 지정하는 선택 신호 발생부를 구비하는 발광 장치이다.
청구항 2에 기재된 발명은, 상기 복수의 발광 칩은 PCQ개 이하이고, 당해 복수의 발광 칩을 구성하는 각각의 발광 칩의 지정 신호의 개수가 Q이며, 각각의 발광 칩을 지정하는 상기 P개의 선택 신호로부터 Q개를 취출한 조합이 서로 중복되지 않는 것을 특징으로 하는 청구항 1에 기재된 발광 장치이다.
청구항 3에 기재된 발명은, 상기 선택 신호 발생부는, 상기 선택 신호를, 상기 복수의 발광 칩을 상기 제어 대상으로서 지정하는 조합마다 시계열로 송신하는 것을 특징으로 하는 청구항 1 또는 2에 기재된 발광 장치이다.
청구항 4에 기재된 발명은, 상기 복수의 발광 칩의 상기 복수의 발광 소자의 각각의 발광 소자를 순서대로 상기 제어 대상으로서 설정하는 전송 신호를 송신하는 전송 신호 발생부를 더 구비하는 것을 특징으로 하는 청구항 1 또는 2에 기재된 발광 장치이다.
청구항 5에 기재된 발명은, 상기 복수의 발광 칩의 상기 복수의 발광 소자에 점등을 위한 전력을 공급하는 점등 신호를 송신하는 점등 신호 발생부를 더 구비하는 것을 특징으로 하는 청구항 1 또는 2에 기재된 발광 장치이다.
청구항 6에 기재된 발명은, 상기 복수의 발광 칩의 상기 복수의 발광 소자에 점등을 위한 전력이 전원선으로부터 공급되는 동시에, 점등한 발광 소자를 소등시키기 위해서, 당해 전원선에 의해 당해 발광 소자에 가해진 전위를 당해 발광 소자가 소등하는 전위로 변화시키는 소등 신호를 공급하는 소등 신호 발생부를 더 구비하는 것을 특징으로 하는 청구항 1 또는 2에 기재된 발광 장치이다.
청구항 7에 기재된 발명은, 각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩을 구비하는 발광 장치의 구동 방법으로서, 상기 복수의 발광 칩의 상기 복수의 발광 소자의 각각의 발광 소자를 순서대로 점등 또는 비점등의 제어 대상으로서 설정하는 스텝과, P개(P는 3 이상의 정수이며, P>Q)의 선택 신호의 2 이상 또한 Q 이하의 개수의 조합에 의해 상기 지정 신호를 구성하고, 상기 복수의 발광 칩으로부터 상기 제어 대상의 발광 칩을 지정하는 스텝을 포함하는 것을 특징으로 하는 발광 장치의 구동 방법이다.
청구항 8에 기재된 발명은, 각각이 복수의 발광 소자를 가지는 복수의 발광 칩과, 상기 복수의 발광 칩을, M 그룹(M은 2 이상의 정수)으로 나누고, 각각의 그룹에 속하는 발광 칩에 대하여, 제어 대상으로 설정된 발광 소자를 점등의 대상으로서 선택하는 허가 신호를 공통으로 송신하는 허가 신호 공급 수단과, 상기 M 그룹의 각각에 속하는 발광 칩을 N 세트(N은 2 이상의 정수)로 나누고, 각각의 세트에 속하는 발광 칩에 대하여, 상기 제어 대상으로 설정된 발광 소자를 점등의 대상으로서 선택하는 기입 신호를 공통으로 송신하는 기입 신호 공급 수단과, 상기 M 그룹의 각각의 그룹에 속하는 발광 칩에 대하여, 상기 허가 신호에 의해 선택되고, 또한 상기 기입 신호에 의해 선택되는 발광 소자에 점등을 위한 전력을 공급하는 점등 신호를 공통으로 송신하는 점등 신호 공급 수단을 구비한 발광 장치이다.
청구항 9에 기재된 발명은, 상기 기입 신호 공급 수단은, 상기 N 세트의 각각의 세트에 속하는 발광 칩에 대하여, 상기 M 그룹의 그룹마다 시계열로, 상기 제어 대상으로 지정된 발광 소자를 점등의 대상으로서 선택하는 기입 신호를 송신하는 것을 특징으로 하는 청구항 8에 기재된 발광 장치이다.
청구항 10에 기재된 발명은, 상기 점등 신호 공급 수단 및 상기 허가 신호 공급 수단은, 상기 M 그룹의 각각의 그룹에 대하여, 그룹마다 상기 점등 신호 및 상기 허가 신호의 송신 시각을 시프트해서 송신하는 것을 특징으로 하는 청구항 8 또는 9에 기재된 발광 장치이다.
청구항 11에 기재된 발명은, 상기 점등 신호 공급 수단 및 상기 허가 신호 공급 수단은, 상기 M 그룹의 각각의 그룹에 대하여, 그룹마다 위상을 360°/M 시프트해서, 상기 점등 신호 및 상기 허가 신호를 송신하는 것을 특징으로 하는 청구항 10에 기재된 발광 장치이다.
청구항 12에 기재된 발명은, 복수의 발광 소자와, 각각이, 상기 복수의 발광 소자의 각각의 발광 소자에 대응해서 설치되며, 각각의 발광 소자를 순서대로 점등 또는 비점등의 제어 대상으로서 순서대로 설정하는, 복수의 전송 소자와, 각각이, 지정 신호를 수신함으로써, 상기 복수의 발광 소자의 각각의 발광 소자의 점등 또는 비점등의 제어가 되는, N(N은 2 이상의 정수)개의 제어 단자를 포함하는 발광 칩이다.
청구항 13에 기재된 발명은, 상기 발광 칩은, 각각이, 상기 복수의 발광 소자의 각각의 발광 소자와, 상기 복수의 전송 소자이며, 당해 발광 소자에 대응해서 설치된 전송 소자 사이에, 상기 N개의 제어 단자에 각각 송신된 N개의 신호와, 당해 전송 소자로부터의 신호를 입력으로 해서 당해 발광 소자에 신호를 출력하는, 복수의 AND 회로를 더 포함하는 것을 특징으로 하는 청구항 12에 기재된 발광 칩이다.
청구항 14에 기재된 발명은, 상기 발광 칩의 상기 복수의 전송 소자가, 각각이 제 1 게이트 단자, 제 1 애노드 단자, 제 1 캐소드 단자를 가지는 복수의 전송 사이리스터이고, 상기 복수의 발광 소자가, 각각이 제 2 게이트 단자, 제 2 애노드 단자, 제 2 캐소드 단자를 가지는 복수의 발광 사이리스터이며, 상기 복수의 전송 사이리스터의 각각의 전송 사이리스터의 상기 제 1 게이트 단자를 각각 상호 접속하는, 복수의 제 1 전기적 수단을 더 포함하는 것을 특징으로 하는 청구항 13에 기재된 발광 칩이다.
청구항 15에 기재된 발명은, 상기 발광 칩의 상기 복수의 AND 회로의 각각의 AND 회로가, 일단이 상기 전송 사이리스터의 상기 제 1 게이트 단자와 접속되며, 타단이 상기 발광 사이리스터의 상기 제 2 게이트 단자에 접속된 제 2 전기적 수단과, 각각이, 상기 N개의 제어 단자의 각각과 상기 발광 사이리스터의 상기 제 2 게이트 단자 사이에 설치된 N개의 제 3 전기적 수단을 구비하는 것을 특징으로 하는 청구항 14에 기재된 발광 칩이다.
청구항 16에 기재된 발명은, 상기 발광 칩은, 각각이, 상기 복수의 전송 사이리스터의 각각의 전송 사이리스터에 대응해서 설치되고, 일단이 상기 제 1 게이트 단자와 접속되며, 타단이 상기 발광 사이리스터의 상기 제 2 게이트 단자에 접속된, 복수의 제 2 전기적 수단과, 각각이, 상기 복수의 발광 사이리스터의 각각의 발광 사이리스터에 대응해서 설치되고, 일단이 상기 제 2 게이트 단자에 접속된 복수의 제 3 전기적 수단과, 상기 복수의 제 3 전기적 수단의 각각의 타단이 접속된 기입 신호선과, 상기 N개의 제어 단자 사이에 각각 설치된 N개의 쇼트키 접합 다이오드를 더 구비하고, 상기 복수의 AND 회로의 각각의 AND 회로가, 상기 복수의 제 2 전기적 수단의 1개와, 상기 복수의 제 3 전기적 수단의 1개와, 상기 N개의 쇼트키 접합 다이오드로 구성되는 것을 특징으로 하는 청구항 14에 기재된 발광 칩이다.
청구항 17에 기재된 발명은, 상기 발광 칩은, 각각이, 상기 복수의 전송 사이리스터의 각각의 상기 제 1 게이트 단자와 일단이 접속되는 복수의 제 4 전기적 수단과, 각각이, 제 3 게이트 단자, 제 3 애노드 단자, 제 3 캐소드 단자를 갖고, 당해 제 3 게이트 단자와 상기 복수의 제 4 전기적 수단의 각각의 타단이 접속되는 복수의 기입 사이리스터와, 각각이, 상기 복수의 기입 사이리스터의 각각의 상기 제 3 게이트 단자와, 상기 복수의 발광 사이리스터의 각각의 상기 제 2 게이트 단자가 접속된, 복수의 제 5 전기적 수단과, 상기 복수의 기입 사이리스터의 각각의 상기 제 3 애노드 단자 또는 상기 제 3 캐소드 단자의 어느 한쪽을 접속하는 기입 신호선의 일단과, 상기 N개의 제어 단자의 각각과의 사이에 설치된 N개의 제 6 전기적 수단을 더 구비하고, 상기 복수의 AND 회로의 각각의 AND 회로가, 상기 복수의 제 4 전기적 수단의 1개와, 상기 복수의 기입 사이리스터의 1개와, 상기 N개의 제 6 전기적 수단으로 구성되는 것을 특징으로 하는 청구항 14에 기재된 발광 칩이다.
청구항 18에 기재된 발명은, 제 4 게이트 단자, 제 4 애노드 단자, 제 4 캐소드 단자를 갖고, 상기 기입 신호선에 접속된 상기 복수의 AND 회로의 각각의 AND 회로에서의 상기 기입 사이리스터의 상기 제 3 애노드 단자 또는 상기 제 3 캐소드 단자의 어느 한쪽과 상기 N개의 제 6 전기적 수단 사이에, 당해 제 4 애노드 단자 또는 당해 제 4 캐소드 단자의 어느 한쪽을 당해 기입 신호선에 접속한 기입 허가 사이리스터를 더 구비하는 것을 특징으로 하는 청구항 17에 기재된 발광 칩이다.
청구항 19에 기재된 발명은, 제 5 게이트 단자, 제 5 애노드 단자, 제 5 캐소드 단자를 갖고, 당해 제 5 게이트 단자가, 상기 복수의 발광 사이리스터의 각각의 발광 사이리스터의 상기 제 2 애노드 단자 또는 상기 제 2 캐소드 단자의 어느 한쪽이 접속되고, 점등을 위한 전력을 공급하는 점등 신호를 송신하는 점등 신호선에 접속되고, 당해 제 5 애노드 단자 또는 당해 제 5 캐소드 단자의 어느 한쪽이, 전류 제한 저항을 통해, 소등을 위한 소등 신호가 송신되는 소등 신호 단자에 접속되어 있는 소등 사이리스터를 더 포함하는 것을 특징으로 하는 청구항 12 내지 18 중 어느 한 항에 기재된 발광 칩이다.
청구항 20에 기재된 발명은, 복수의 발광 소자와, 각각이, 상기 복수의 발광 소자의 각각의 발광 소자에 대응해서 설치되고, 각각의 발광 소자를 순서대로 점등 또는 비점등의 제어 대상으로서 순서대로 설정하는, 복수의 전송 소자를 포함하는 자기 주사형 발광 소자 어레이를 복수 구비하는 동시에, 각각이, 지정 신호를 수신함으로써 상기 복수의 발광 소자의 각각의 발광 소자의 점등 또는 비점등의 제어가 되는, N(N은 2 이상의 정수)개의 제어 단자를 구비하는 발광 칩이다.
청구항 21에 기재된 발명은, 제 6 게이트 단자, 제 6 애노드 단자, 제 6 캐소드 단자를 갖고, 인접하는 2개의 자기 주사형 발광 소자 어레이 사이에서, 당해 제 6 애노드 단자 또는 당해 제 6 캐소드 단자의 어느 한쪽이, 당해 인접하는 2개의 당해 자기 주사형 발광 소자 어레이의 한쪽의 제어 신호선에 접속되고, 당해 제 6 게이트 단자가, 당해 인접하는 2개의 자기 주사형 발광 소자 어레이의 다른 쪽의 제어 신호선에 접속된 반전 사이리스터를 더 포함하는 것을 특징으로 하는 청구항 20에 기재된 발광 칩이다.
청구항 22에 기재된 발명은, 각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩과, P개(P는 3 이상의 정수이며, P>Q)의 선택 신호를 송신함으로써, 당해 P개의 선택 신호로부터 2 이상 또한 Q 이하의 개수의 조합에 의해, 당해 복수의 발광 칩을 구성하는 각각의 발광 칩에 대응하는 당해 지정 신호가 구성되어, 각각의 발광 칩을 당해 제어 대상으로서 지정하는 선택 신호 발생부를 구비하고, 상 유지체를 노광해서 정전 잠상을 형성하는 노광 수단과, 상기 노광 수단으로부터 조사되는 광을 상기 상 유지체 위에 결상시키는 광학 수단을 구비하는 프린트 헤드이다.
청구항 23에 기재된 발명은, 상 유지체를 대전하는 대전 수단과, 각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩과, P개(P는 3 이상의 정수이며, P>Q)의 선택 신호를 송신함으로써, 당해 P개의 선택 신호로부터 2 이상 또한 Q 이하의 개수의 조합에 의해, 당해 복수의 발광 칩을 구성하는 각각의 발광 칩에 대응하는 당해 지정 신호가 구성되어, 각각의 발광 칩을 당해 제어 대상으로서 지정하는 선택 신호 발생부를 구비하고, 상기 상 유지체를 노광해서 정전 잠상을 형성하는 노광 수단과, 상기 노광 수단으로부터 조사되는 광을 상기 상 유지체 위에 결상시키는 광학 수단과, 상기 상 유지체에 형성된 상기 정전 잠상을 현상하는 현상 수단과, 상기 상 유지체에 현상된 화상을 피전사체에 전사하는 전사 수단을 구비하는 화상 형성 장치이다.
청구항 1의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 배선의 수를 억제할 수 있다.
청구항 2의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 복수의 발광 칩을 개별적으로 제어할 수 있다.
청구항 3의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 복수의 발광 칩의 점등을 보다 용이하게 제어할 수 있다.
청구항 4, 5의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 배선의 수를 더 억제할 수 있다.
청구항 6의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 점등을 위한 전력을 공급하는 저저항의 배선을 생략할 수 있다.
청구항 7의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 배선의 수를 억제해서 발광 장치를 구동할 수 있다.
청구항 8의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 복수의 발광 칩을 보다 용이하게 제어할 수 있다.
청구항 9, 10, 11의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 복수의 발광 칩의 점등을 보다 용이하게 제어할 수 있다.
청구항 12의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 배선의 수를 억제할 수 있는 발광 칩을 제공할 수 있다.
청구항 13, 14의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 제어가 용이한 발광 칩을 제공할 수 있다.
청구항 15의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 발광 칩의 사이즈를 보다 작게 할 수 있다.
청구항 16의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 발광 칩 사이즈를 더 작게 할 수 있다.
청구항 17의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 발광 칩을 보다 적은 공정으로 제조할 수 있다.
청구항 18, 19의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 발광 칩의 동작이 보다 안정하다.
청구항 20의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 발광 장치에 이용되는 발광 칩의 수를 억제할 수 있다.
청구항 21의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 발광 장치의 배선의 수를 보다 억제할 수 있다.
청구항 22의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 프린트 헤드를 보다 소형화할 수 있다.
청구항 23의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 화상 형성 장치를 보다 소형화할 수 있다.
도 1은 제 1 실시형태가 적용되는 화상 형성 장치의 전체 구성의 일례를 나타낸 도면.
도 2는 프린트 헤드의 구성을 나타낸 단면도.
도 3은 제 1 실시형태에 있어서의 발광 장치의 상면도.
도 4는 제 1 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 5는 각 발광 칩에 송신되는 선택 신호의 조합을 설명하는 도면.
도 6은 제 1 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 7은 제 1 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 8은 제 1 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 9는 제 2 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 10은 제 3 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 11은 제 4 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 12는 제 5 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 13은 제 5 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 14는 제 6 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 15는 제 6 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 16은 제 7 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 17은 각 발광 칩에 송신되는 선택 신호의 조합을 설명하는 도면.
도 18은 제 7 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 19는 제 7 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 20은 제 8 실시형태에 있어서의 발광 장치의 상면도.
도 21은 제 8 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 22는 제 8 실시형태에 있어서의 발광 장치의 발광 칩을 매트릭스의 각 요소로서 배치해서 나타낸 도면.
도 23은 제 8 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 24는 제 8 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 25는 제 8 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 26은 광량 보정의 방법을 설명하기 위한 타이밍 차트.
도 27은 제 9 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 28은 제 9 실시형태에 있어서의 발광 장치의 발광 칩을 매트릭스의 각 요소로서 배치해서 나타낸 도면.
도 29는 제 9 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 30은 발광 장치의 발광 칩을 M개의 발광 칩 그룹으로 분할하고 매트릭스의 각 요소로서 배치해서 나타낸 도면.
도 31은 제 10 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 32는 제 11 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 33은 제 12 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 34는 제 12 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 35는 제 12 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 36은 제 13 실시형태에 있어서의 발광 칩의 구성을 나타낸 도면.
도 37은 제 13 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 38은 발광 칩과, 송신되는 허가 신호, 기입 신호, 점등 신호의 관계를 설명하는 도면.
도 39는 제 13 실시형태에 있어서의 발광 장치의 발광 칩을 매트릭스의 각 요소로서 배치해서 나타낸 도면.
도 40은 제 13 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 41은 제 14 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 42는 제 14 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 43은 제 15 실시형태에 있어서의 발광 장치의 회로 기판 상의 배선 구성을 나타낸 도면.
도 44는 제 15 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 45는 제 16 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 46은 제 16 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 47은 제 17 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 48은 제 17 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 49는 제 17 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 50은 제 18 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 51은 제 18 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩 회로 구성을 설명하기 위한 등가 회로도.
도 52는 제 18 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 53은 제 19 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 2는 프린트 헤드의 구성을 나타낸 단면도.
도 3은 제 1 실시형태에 있어서의 발광 장치의 상면도.
도 4는 제 1 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 5는 각 발광 칩에 송신되는 선택 신호의 조합을 설명하는 도면.
도 6은 제 1 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 7은 제 1 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 8은 제 1 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 9는 제 2 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 10은 제 3 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 11은 제 4 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 12는 제 5 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 13은 제 5 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 14는 제 6 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 15는 제 6 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 16은 제 7 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 17은 각 발광 칩에 송신되는 선택 신호의 조합을 설명하는 도면.
도 18은 제 7 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 19는 제 7 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 20은 제 8 실시형태에 있어서의 발광 장치의 상면도.
도 21은 제 8 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 22는 제 8 실시형태에 있어서의 발광 장치의 발광 칩을 매트릭스의 각 요소로서 배치해서 나타낸 도면.
도 23은 제 8 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 24는 제 8 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 25는 제 8 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 26은 광량 보정의 방법을 설명하기 위한 타이밍 차트.
도 27은 제 9 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 28은 제 9 실시형태에 있어서의 발광 장치의 발광 칩을 매트릭스의 각 요소로서 배치해서 나타낸 도면.
도 29는 제 9 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 30은 발광 장치의 발광 칩을 M개의 발광 칩 그룹으로 분할하고 매트릭스의 각 요소로서 배치해서 나타낸 도면.
도 31은 제 10 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 32는 제 11 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 33은 제 12 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 34는 제 12 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 35는 제 12 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 36은 제 13 실시형태에 있어서의 발광 칩의 구성을 나타낸 도면.
도 37은 제 13 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 38은 발광 칩과, 송신되는 허가 신호, 기입 신호, 점등 신호의 관계를 설명하는 도면.
도 39는 제 13 실시형태에 있어서의 발광 장치의 발광 칩을 매트릭스의 각 요소로서 배치해서 나타낸 도면.
도 40은 제 13 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 41은 제 14 실시형태에 있어서의 발광 장치의 신호 발생 회로의 구성 및 회로 기판 상의 배선 구성을 나타낸 도면.
도 42는 제 14 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 43은 제 15 실시형태에 있어서의 발광 장치의 회로 기판 상의 배선 구성을 나타낸 도면.
도 44는 제 15 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 45는 제 16 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 46은 제 16 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 47은 제 17 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 48은 제 17 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
도 49는 제 17 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 50은 제 18 실시형태에 있어서의 발광 칩의 구성, 발광 장치의 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 51은 제 18 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩 회로 구성을 설명하기 위한 등가 회로도.
도 52는 제 18 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 53은 제 19 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 등가 회로도.
이하, 첨부된 도면을 참조하여, 본 발명의 실시형태에 대해서 상세하게 설명한다.
(제 1 실시형태)
도 1은 제 1 실시형태가 적용되는 화상 형성 장치(1)의 전체 구성의 일례를 나타낸 도면이다. 도 1에 나타낸 화상 형성 장치(1)는 일반적으로 탠덤형이라고 불리는 화상 형성 장치이다. 이 화상 형성 장치(1)는, 각 색의 화상 데이터에 대응해서 화상 형성을 행하는 화상 형성 프로세스부(10), 화상 형성 프로세스부(10)를 제어하는 화상 출력 제어부(30), 예를 들면 퍼스널 컴퓨터(PC)(2)나 화상 판독 장치(3)에 접속되고, 이들로부터 수신된 화상 데이터에 대해 미리 정해진 화상 처리를 실시하는 화상 처리부(40)를 구비하고 있다.
화상 형성 프로세스부(10)는, 미리 정해진 간격을 두고 병렬적으로 배치되는 복수의 엔진으로 이루어지는 화상 형성 유닛(11)을 구비하고 있다. 이 화상 형성 유닛(11)은 4개의 화상 형성 유닛(11Y, 11M, 11C, 11K)으로 구성되어 있다. 화상 형성 유닛(11Y, 11M, 11C, 11K)은, 각각 정전 잠상을 형성하고 토너 상을 유지하는 상 유지체의 일례로서의 감광체 드럼(12), 감광체 드럼(12)의 표면을 미리 정해진 전위로 대전하는 대전 수단의 일례로서의 대전기(13), 대전기(13)에 의해 대전된 감광체 드럼(12)을 노광하는 프린트 헤드(14), 프린트 헤드(14)에 의해 얻어진 정전 잠상을 현상하는 현상 수단의 일례로서의 현상기(15)를 구비하고 있다. 여기에서, 각 화상 형성 유닛(11Y, 11M, 11C, 11K)은 현상기(15)에 수납된 토너를 제외하고, 동일하게 구성되어 있다. 그리고, 화상 형성 유닛(11Y, 11M, 11C, 11K)은 각각이 옐로우(Y), 마젠타(M), 시안(C), 흑(K)의 토너 상을 형성한다.
또한, 화상 형성 프로세스부(10)는, 각 화상 형성 유닛(11Y, 11M, 11C, 11K)의 감광체 드럼(12)에서 형성된 각 색의 토너 상을 피전사체의 일례로서의 기록 용지에 다중 전사시키기 위해서, 이 기록 용지를 반송하는 용지 반송 벨트(21)와, 용지 반송 벨트(21)를 구동시키는 롤인 구동 롤(22)과, 감광체 드럼(12)의 토너 상을 기록 용지에 전사시키는 전사 수단의 일례로서의 전사 롤(23)과, 기록 용지에 토너 상을 정착시키는 정착기(24)를 구비하고 있다.
이 화상 형성 장치(1)에 있어서, 화상 형성 프로세스부(10)는 화상 출력 제어부(30)로부터 공급되는 각종의 제어 신호에 의거하여 화상 형성 동작을 행한다. 그리고, 화상 출력 제어부(30)에 의한 제어 하에서, 퍼스널 컴퓨터(PC)(2)나 화상 판독 장치(3)로부터 수신된 화상 데이터는, 화상 처리부(40)에 의해 화상 처리가 실시되고, 화상 형성 유닛(11)에 공급된다. 그리고, 예를 들면 흑(K)색의 화상 형성 유닛(11K)에서는, 감광체 드럼(12)이 화살표 A 방향으로 회전하면서, 대전기(13)에 의해 미리 정해진 전위로 대전되고, 화상 처리부(40)로부터 공급된 화상 데이터에 의거하여 발광하는 프린트 헤드(14)에 의해 노광된다. 이에 따라, 감광체 드럼(12) 상에는, 흑(K)색 화상에 관한 정전 잠상이 형성된다. 그리고, 감광체 드럼(12) 상에 형성된 정전 잠상은 현상기(15)에 의해 현상되어, 감광체 드럼(12) 상에는 흑(K)색의 토너 상이 형성된다. 마찬가지로, 화상 형성 유닛(11Y, 11M, 11C)에 있어서도, 각각 옐로우(Y), 마젠타(M), 시안(C)의 각 색 토너 상이 형성된다.
각 화상 형성 유닛(11)에 의해 형성된 감광체 드럼(12) 상의 각 색 토너 상은, 화살표 B 방향으로 이동하는 용지 반송 벨트(21)의 이동에 따라 공급된 기록 용지에, 전사 롤(23)에 인가된 전사 전계(電界)에 의해, 순차적으로 정전 전사되어, 기록 용지 상에 각 색 토너가 중첩된 합성 토너 상이 형성된다.
그 후, 합성 토너 상이 정전 전사된 기록 용지는 정착기(24)까지 반송된다. 정착기(24)에 반송된 기록 용지 상의 합성 토너 상은, 정착기(24)에 의해 열 및 압력에 의한 정착 처리를 받아 기록 용지 상에 정착되고, 화상 형성 장치(1)로부터 배출된다.
도 2는 프린트 헤드(14)의 구성을 나타낸 단면도이다. 이 프린트 헤드(14)는, 하우징(61), 감광체 드럼(12)을 노광하는 복수의 발광 소자(본 실시형태에서는 발광 사이리스터(thyristor))로 이루어지는 발광부(63)를 구비한 노광 수단의 일례로서의 발광 장치(65), 발광부(63)로부터 출사된 광을 감광체 드럼(12) 표면에 결상시키는 광학 수단의 일례로서의 로드 렌즈 어레이(64)를 구비하고 있다.
발광 장치(65)는 발광부(63), 발광부(63)를 구동하는 신호 발생 회로(110)(후술하는 도 3 참조) 등을 탑재하는 회로 기판(62)을 구비하고 있다.
하우징(61)은, 예를 들면 금속으로 형성되고, 회로 기판(62) 및 로드 렌즈 어레이(64)를 지지하고, 발광부(63)의 발광 소자에 있어서의 발광점과 로드 렌즈 어레이(64)의 초점면이 일치하도록 설정되어 있다. 또한, 로드 렌즈 어레이(64)는 감광체 드럼(12)의 축 방향(주주사 방향)을 따라 배치되어 있다.
도 3은 제 1 실시형태에 있어서의 발광 장치(65)의 상면도이다.
도 3에 나타낸 바와 같이, 본 실시형태에 있어서의 발광 장치(65)에서는, 발광부(63)는 회로 기판(62) 상에, 40개의 발광 칩(C1~C40)을 주주사 방향으로 2열로 지그재그 형상으로 배치해서 구성되어 있다.
또한, 발광 칩(C1~C40)의 구성은 동일해도 된다. 따라서, 발광 칩(C1~C40)을 각각 구별하지 않을 때는, 발광 칩(C)이라고 부른다. 본 실시형태에서는, 발광 칩(C)의 수로서, 합계 40개를 이용했지만, 이에 한정되지 않는다.
그리고, 발광 장치(65)는, 전술한 바와 같이 발광부(63)를 구동하는 신호 발생 회로(110)를 탑재하고 있다.
도 4는, 제 1 실시형태에 있어서의 발광 칩(C)의 구성, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸 도면이다. 도 4의 (a)는 발광 칩(C)의 구성을 나타내고, 도 4의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸다. 또한, 도 4의 (b)에서는, 발광 칩(C1~C10)의 부분을 나타내고 있다.
우선, 도 4의 (a)에 나타낸 발광 칩(C)의 구성을 설명한다.
발광 칩(C)은, 사각형의 기판(80)(후술하는 도 7 참조) 상에 있어서, 장변(長邊)을 따라 열 형상으로 설치된 복수의 발광 소자(본 실시형태에서는 발광 사이리스터(L1, L2, L3, …))로 이루어지는 발광 소자열(102)을 구비하고 있다. 또한, 발광 칩(C)은, 기판(80)의 장변 방향의 양 단부에, 각종의 제어 신호 등을 받아들이기 위한 복수의 본딩 패드인 입력 단자(Vga단자, φ2단자, φW단자, φE단자, φ1단자, φI단자)를 구비하고 있다. 또한, 이들 입력 단자는, 기판(80)의 일 단부로부터 Vga단자, φ2단자, φW단자의 순서로 설치되고, 기판(80)의 타 단부로부터 φI단자, φ1단자, φE단자의 순서로 설치되어 있다. 그리고, 발광 소자열(102)은 φW단자와 φE단자 사이에 설치되어 있다.
다음으로, 도 4의 (b)에 의해, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 설명한다.
전술한 바와 같이, 발광 장치(65)의 회로 기판(62)에는, 신호 발생 회로(110) 및 발광 칩(C)(발광 칩(C1~C40))이 탑재되고, 신호 발생 회로(110)와 발광 칩(C1~C40)을 상호 접속하는 배선이 설치되어 있다.
우선, 신호 발생 회로(110)의 구성에 관하여 설명한다.
신호 발생 회로(110)에는, 도시 생략하였지만, 화상 출력 제어부(30) 및 화상 처리부(40)(도 1 참조)에 의해, 화상 처리된 화상 데이터 및 각종의 제어 신호가 입력된다. 신호 발생 회로(110)는 이들 화상 데이터 및 각종의 제어 신호에 의거하여, 화상 데이터의 재배치나 광량의 보정 등을 행한다.
그리고, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩(C)(발광 칩(C1~C40))에 대하여, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)를 송신하는 전송 신호 공급 수단의 일례로서의 전송 신호 발생부(120)를 구비하고 있다.
또한, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩(C)(발광 칩(C1~C40))을 선택(지정)하는 10개의 선택 신호(φVa~φVj)를 송신하는 선택 신호 공급 수단의 일례로서의 선택 신호 발생부(160)를 구비하고 있다. 또한, 선택 신호(φVa~φVj)를 각각 구별하지 않을 때는 선택 신호(φV)로 표기한다. 그리고, 발광 칩(C)(발광 칩(C1~C40))으로부터, 1개의 발광 칩(C)이 선택되는 것을, 발광 칩(C)을 지정한다고 한다.
또한, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩(C)(발광 칩(C1~C40))에 대하여, 점등 신호(φI)를 송신하는 점등 신호 공급 수단의 일례로서의 점등 신호 발생부(140)를 구비하고 있다.
다음으로, 발광 칩(C1~C40)의 배열에 관하여 설명한다.
본 실시형태에서는, 홀수 번호의 발광 칩(C1, C3, C5, …)과 짝수 번호의 발광 칩(C2, C4, C6, …)이, 각각의 발광 소자열(102)이 설치된 측이 서로 마주 보도록, 일렬로 배열되어 있다. 그리고, 홀수 번호의 발광 칩(C1, C3, C5, …)과 짝수 번호의 발광 칩(C2, C4, C6, …)은, 발광 칩(C)의 발광 소자(본 실시형태에서는 발광 사이리스터(L1, L2, L3, …))가 발광 칩(C)간에 있어서도, 주주사 방향으로 미리 정해진 간격으로 나열되도록, 지그재그 형상으로 배열되어 있다.
신호 발생 회로(110)와 발광 칩(C)(발광 칩(C1~C40))을 상호 접속하는 배선에 관하여 설명한다.
회로 기판(62)에는, 발광 칩(C)의 이면에 설치된 Vsub단자(후술하는 도 6 및 도 7 참조)에 접속되어, 기준 전위(Vsub)를 부여하는 전원 라인(200a)이 설치되어 있다. 그리고, 발광 칩(C)에 설치된 Vga단자에 접속되어, 전력 공급을 위한 전원 전위(Vga)를 부여하는 전원 라인(200b)이 설치되어 있다.
또한, 회로 기판(62)에는, 신호 발생 회로(110)의 전송 신호 발생부(120)로부터, 발광 칩(C)(발광 칩(C1~C40))의 φ1단자에 접속되어, 제 1 전송 신호(φ1)를 송신하기 위한 제 1 전송 신호 라인(201), φ2단자에 접속되어, 제 2 전송 신호(φ2)를 송신하기 위한 제 2 전송 신호 라인(202)이 설치되어 있다. 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)는 발광 칩(C)(발광 칩(C1~C40))에 공통(병렬)으로 송신된다.
그리고, 회로 기판(62)에는, 신호 발생 회로(110)의 점등 신호 발생부(140)로부터, 발광 칩(C)(발광 칩(C1~C40))의 φI단자에 접속되어, 점등 신호(φI)를 송신하기 위한 점등 신호 라인(204)이 설치되어 있다. 점등 신호(φI)는, 발광 칩(C)(발광 칩(C1~C40))의 각각에 대하여 설치된 전류 제한 저항(RI)을 통해, 발광 칩(C)(발광 칩(C1~C40))에 공통(병렬)으로 송신된다.
또한, 회로 기판(62)에는, 신호 발생 회로(110)의 선택 신호 발생부(160)로부터, 발광 칩(C)(발광 칩(C1~C40))의 φE단자와 φW단자에 접속되어, 선택 신호(φV(φVa~φVj))를 송신하기 위한 선택 신호 라인(230~239)이 설치되어 있다.
도 5는 각 발광 칩(C)에 송신되는 선택 신호(φVa~φVj)의 조합을 설명하는 도면이다. 각 발광 칩(C)에 대하여, ○가 부여된 2개의 선택 신호(φV)가, 발광 칩(C)(발광 칩(C1~C40))을 각각 구별해서 지정하는 지정 신호로서, 각각의 φE단자와 φW단자에 송신된다.
예를 들면, 발광 칩(C1)에서는, 선택 신호(φVa)가 φW단자에, 선택 신호(φVb)가 φE단자에 송신되도록, 선택 신호 라인(230)은 발광 칩(C1)의 φW단자에 접속되고, 선택 신호 라인(231)은 발광 칩(C1)의 φE단자에 접속되어 있다. 즉, 발광 칩(C1)의 지정 신호는 선택 신호(φVa) 및 선택 신호(φVb)이다.
마찬가지로, 발광 칩(C2)에서는, 선택 신호(φVb)가 φW단자에, 선택 신호(φVc)가 φE단자에 송신되도록, 선택 신호 라인(231)은 발광 칩(C2)의 φW단자에 접속되고, 선택 신호 라인(232)은 발광 칩(C2)의 φE단자에 접속되어 있다. 즉, 발광 칩(C2)의 지정 신호는 선택 신호(φVb) 및 선택 신호(φVc)이다.
다른 발광 칩(C3~C40)에 대해서도, 도 5에 의거하여, 선택 신호 라인(230~239)이 발광 칩(C3~C40)의 각각의 φW단자 및 φE단자에 접속되어 있다.
또한, 본 실시형태에서는, φW단자와 φE단자를 구별할 필요가 없다. 예를 들면 발광 칩(C1)에 있어서, 선택 신호 라인(230)이 발광 칩(C1)의 φE단자에 접속되고, 선택 신호 라인(231)이 발광 칩(C1)의 φW단자에 접속되어도 된다. 즉, 제어 단자의 일례로서의 φW단자 및 φE단자에는, 서로 다른 선택 신호(φV)가 송신되면 된다.
도 5에서 알 수 있는 바와 같이, 각각의 발광 칩(C)(발광 칩(C1~C40))에 송신되는 선택 신호(φV)의 조합이 다르다(유니크(unique)). 이 때문에, 후술하는 바와 같이, 선택 신호(φV(φVa~φVj))가 중복되지 않게 선택됨으로써, 각각의 발광 칩(C)을 구별해서 지정함으로써 제어하고 있다.
일반적으로, P개의 선택 신호(φV)로부터, 중복되지 않고 Q개(P, Q는 P>Q인 정수.)을 취출(取出)하는 조합의 수 PCQ는,
[수 1]
이다. 본 실시형태에 있어서는, 10개(P = 10)의 선택 신호(φV(φVa~φVj))로부터 2개(Q = 2)를 취출하고 있으므로, PCQ = 45로 된다. 즉, 10개의 선택 신호(φV(φVa~φVj))로부터 2개를 취출하는 조합에 의해, 본 실시형태에 있어서의 40개를 넘는 45개의 발광 칩(C)까지 구별해서 지정할 수 있다.
한편, 9개의 선택 신호(φV)(φVa~φVi)로부터 2개(Q = 2)를 취출한다고 하면, PCQ = 36으로 된다. 이 경우에는, 본 실시형태에 있어서의 40개의 발광 칩(C)을 구별할 수 없게 된다.
이상 설명한 바와 같이, 회로 기판(62) 상의 각 발광 칩(C)(발광 칩(C1~C40))에, 기준 전위(Vsub)와 전원 전위(Vga)가 공통으로 송신된다.
그리고, 전송 신호(φ1, φ2), 점등 신호(φI)도, 각 발광 칩(C)(발광 칩(C1~C40))에 대하여 공통으로 송신된다.
한편, 선택 신호(φV(φVa~φVj))는, 도 5에 나타낸 조합에 의거하여, 발광 칩(C)(발광 칩(C1~C40))에 송신된다.
여기에서, 배선의 수에 관하여 설명한다.
본 실시형태를 적용하지 않을 경우에는, 점등 신호(φI)는, 발광 칩(C)마다 송신되기 때문에, 발광 칩(C)의 수를 40개로 하면, 점등 신호 라인(204)은 40개 필요해진다. 이에 더해, 제 1 전송 신호 라인(201), 제 2 전송 신호 라인(202), 전원 라인(200a, 200b)이 필요해진다. 따라서, 발광 장치(65)에 설치되는 배선의 수는 44개로 된다.
또한, 점등 신호 라인(204)은 발광 사이리스터(L)에 점등을 위한 전류를 송신하기 때문에, 저항이 작은 것을 요한다. 따라서, 점등 신호 라인(204)에는, 저항을 작게 하기 위한 폭이 넓은 배선이 필요해진다. 이 때문에, 본 실시형태를 적용하지 않을 경우에는, 발광 장치(65)의 회로 기판(62) 상에 폭이 넓은 배선을 다수 설치하게 되어, 회로 기판(62)의 면적이 크게 되게 된다.
본 실시형태에서는, 도 4의 (b)에 나타낸 바와 같이, 점등 신호 라인(204)은 1개이다. 또한, 제 1 전송 신호 라인(201), 제 2 전송 신호 라인(202), 전원 라인(200a, 200b)이 필요해진다. 그리고, 선택 신호 라인(230~239)의 10개가 필요해진다. 따라서, 본 실시형태에서는, 배선의 수는 15개로 된다.
본 실시형태에서는, 본 실시형태를 적용하지 않을 경우에 비해, 배선의 수는 약 1/3이 된다.
또한, 본 실시형태에서는, 전류를 송신하는 폭이 넓은 배선은 점등 신호 라인(204)의 1개로 삭감된다. 후술하는 바와 같이, 선택 신호 라인(230~239)에는 큰 전류를 흘리지 않으므로, 선택 신호 라인(230~239)에는 저항을 작게 하기 위한 폭이 넓은 배선을 요하지 않는다. 이 때문에, 본 실시형태에서는, 회로 기판(62) 상에 폭이 넓은 배선을 다수 설치하는 것을 요하지 않아, 회로 기판(62)의 면적을 억제할 수 있다.
도 6은, 제 1 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 또한, 도 6에서는, 입력 단자(Vga단자, φ2단자, φW단자, φE단자, φ1단자, φI단자)를 제외하고, 이하에 설명하는 각 소자는, 후술하는 도 7에서 설명하는 바와 같이, 발광 칩(C) 상의 레이아웃에 의거하여 배치되어 있다.
여기에서는, 발광 칩(C1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 6에 있어서, 발광 칩(C)을 발광 칩(C1(C))으로 표기한다. 다른 발광 칩(C2~C40)의 구성은 발광 칩(C1)과 동일하다.
또한, 입력 단자(Vga단자, φ2단자, φW단자, φE단자, φ1단자, φI단자)는, 도 4의 (a)에 나타낸 위치와는 다르지만, 설명의 편의상, 도면 중 좌단(左端)에 나타냈다.
발광 칩(C1(C))은, 전술한 바와 같이 기판(80)(후술하는 도 7 참조) 상에 열 형상으로 배열된 발광 소자의 일례로서의 발광 사이리스터(L1, L2, L3, …)로 이루어지는 발광 사이리스터 열(발광 소자열(102)(도 4의 (a) 참조))을 구비하고 있다.
또한, 발광 칩(C1(C))은, 발광 사이리스터 열과 동일하게 열 형상으로 배열된 전송 사이리스터(T1, T2, T3, …)로 이루어지는 전송 사이리스터 열을 구비하고 있다.
여기에서는, 발광 사이리스터(L1, L2, L3, …)를 각각 구별하지 않을 때는, 발광 사이리스터(L)로, 전송 사이리스터(T1, T2, T3, …)를 각각 구별하지 않을 때는, 전송 사이리스터(T)로 표기한다.
또한, 상기의 사이리스터(발광 사이리스터(L), 전송 사이리스터(T))는, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 가지는 반도체 소자이다.
여기에서는, 전송 사이리스터(T)의 애노드 단자를 제 1 애노드 단자, 캐소드 단자를 제 1 캐소드 단자, 게이트 단자를 제 1 게이트 단자라고 부를 경우가 있다. 마찬가지로, 발광 사이리스터(L)의 애노드 단자를 제 2 애노드 단자, 캐소드 단자를 제 2 캐소드 단자, 게이트 단자를 제 2 게이트 단자라고 부를 경우가 있다.
또한, 발광 칩(C1(C))은, 전송 사이리스터(T1, T2, T3, …)를 각각 번호순으로 2개를 페어로 해서 각각의 사이에 제 1 전기적 수단의 일례로서의 결합 다이오드(Dx1, Dx2, Dx3, …)를 구비하고 있다. 그리고, 전송 사이리스터(T1, T2, T3, …)와 발광 사이리스터(L1, L2, L3, …) 사이에, 제 3 전기적 수단의 일례로서의 쇼트키형 허가 다이오드(SDe1, SDe2, SDe3, …), 동일하게 제 3 전기적 수단의 일례로서의 쇼트키형 기입 다이오드(SDw1, SDw2, SDw3, …), 제 2 전기적 수단의 일례로서의 접속 저항(Ra1, Ra2, Ra3, …)을 구비하고 있다.
또한, 발광 칩(C1(C))은, 전원선 저항(Rgx1, Rgx2, Rgx3, …)을 구비하고 있다.
여기에서, 발광 사이리스터(L) 등과 동일하게, 결합 다이오드(Dx1, Dx2, Dx3, …), 접속 저항(Ra1, Ra2, Ra3, …), 쇼트키형 허가 다이오드(SDe1, SDe2, SDe3, …), 쇼트키형 기입 다이오드(SDw1, SDw2, SDw3, …), 전원선 저항(Rgx1, Rgx2, Rgx3, …)의 각각을 구별하지 않을 때는, 결합 다이오드(Dx), 접속 저항(Ra), 쇼트키형 허가 다이오드(SDe), 쇼트키형 기입 다이오드(SDw), 전원선 저항(Rgx)으로 표기한다. 여기에서는, 쇼트키형 허가 다이오드(SDe)와 쇼트키형 기입 다이오드(SDw)를 구별했지만, 구별할 필요는 없다.
여기에서, 발광 사이리스터 열에 있어서의 발광 사이리스터(L)의 수는, 미리 정해진 개수로 하면 된다. 본 실시형태에서, 발광 사이리스터(L)의 수를 예를 들면 128개라로 하면, 전송 사이리스터(T)의 수도 128개이다. 마찬가지로, 접속 저항(Ra), 쇼트키형 허가 다이오드(SDe), 쇼트키형 기입 다이오드(SDw), 전원선 저항(Rgx)의 수도 128개이다. 그러나, 결합 다이오드(Dx)의 수는 전송 사이리스터(T)의 수보다 1 적은 127개이다.
또한, 전송 사이리스터(T)의 각각의 수는 발광 사이리스터(L)의 수보다 많아도 된다.
그리고, 발광 칩(C1(C))은 1개의 스타트 다이오드(Dx0)를 구비하고 있다. 또한, 후술하는 제 1 전송 신호(φ1)를 송신하는 제 1 전송 신호선(72)과 제 2 전송 신호(φ2)를 송신하는 제 2 전송 신호선(73)에 과잉한 전류가 흐르는 것을 방지하기 위한, 전류 제한 저항(R1) 및 전류 제한 저항(R2)을 구비하고 있다.
또한, 발광 사이리스터 열의 발광 사이리스터(L1, L2, L3, …), 전송 사이리스터 열의 전송 사이리스터(T1, T2, T3, …)는, 도 6 중에 있어서, 좌측으로부터 번호순으로 배열되어 있다. 또한, 결합 다이오드(Dx1, Dx2, Dx3, …), 접속 저항(Ra1, Ra2, Ra3, …), 쇼트키형 허가 다이오드(SDe1, SDe2, SDe3, …), 쇼트키형 기입 다이오드(SDw1, SDw2, SDw3, …), 전원선 저항(Rgx1, Rgx2, Rgx3, …)도, 마찬가지로, 도면 중 좌측으로부터 번호순으로 배열되어 있다.
그리고, 발광 사이리스터 열, 전송 사이리스터 열은, 도 6 중 위로부터, 전송 사이리스터 열, 발광 사이리스터 열의 순서로 나열되어 있다.
그러면 다음으로, 발광 칩(C1(C))에 있어서의 각 소자의 전기적인 접속에 관하여 설명한다.
전송 사이리스터(T)의 애노드 단자, 발광 사이리스터(L)의 애노드 단자는, 발광 칩(C1(C))의 기판(80)에 접속되어 있다(애노드 코먼).
그리고, 이들 애노드 단자는, 기판(80) 이면에 설치된 이면 전극(85)(후술하는 도 7의 (b) 참조)인 Vsub단자를 통해 전원 라인(200a)(도 4의 (b) 참조)에 접속되어 있다. 이 전원 라인(200a)에 기준 전위(Vsub)가 공급된다.
전송 사이리스터(T)의 배열을 따라, 홀수번째의 전송 사이리스터(T1, T3, T5, …)의 캐소드 단자는 제 1 전송 신호선(72)에 접속되어 있다. 그리고, 제 1 전송 신호선(72)은, 전류 제한 저항(R1)을 통해, 제 1 전송 신호(φ1)의 입력 단자인 φ1단자에 접속되어 있다. 이 φ1단자에는, 제 1 전송 신호 라인(201)(도 4의 (b) 참조)이 접속되어, 제 1 전송 신호(φ1)가 송신된다.
한편, 전송 사이리스터(T)의 배열을 따라, 짝수번째의 전송 사이리스터(T2, T4, T6, …)의 캐소드 단자는 제 2 전송 신호선(73)에 접속되어 있다. 그리고, 제 2 전송 신호선(73)은 전류 제한 저항(R2)을 통해 제 2 전송 신호(φ2)의 입력 단자인 φ2단자에 접속되어 있다. 이 φ2단자에는, 제 2 전송 신호 라인(202)(도 4의 (b) 참조)이 접속되어, 제 2 전송 신호(φ2)가 송신된다.
발광 사이리스터(L)의 캐소드 단자는 점등 신호선(75)에 접속되어 있다. 그리고, 점등 신호선(75)은 점등 신호(φI)의 입력 단자인 φI단자에 접속되어 있다. 이 φI단자에는, 점등 신호 라인(204)(도 4의 (b) 참조)이 접속되어, 점등 신호(φI)가 송신된다.
또한, 점등 신호 발생부(140)와 φI단자 사이에는, 도 4의 (b)에서 나타낸 바와 같이, 전류 제한 저항(RI)이 설치되어 있지만, 도 6에서는 기재를 생략하고 있다.
전송 사이리스터(T)의 게이트 단자(Gt1, Gt2, Gt3, …)는, 동일한 번호의 발광 사이리스터(L1, L2, L3, …)의 게이트 단자(Gl1, Gl2, Gl3, …)에, 1대1로, 각각 접속 저항(Ra1, Ra2, Ra3, …)을 통해 접속되어 있다.
여기에서도, 게이트 단자(Gt1, Gt2, Gt3, …), 게이트 단자(Gl1, Gl2, Gl3, …)의 각각을 구별하지 않을 때는, 게이트 단자(Gt), 게이트 단자(Gl)라고 부른다.
쇼트키형 기입 다이오드(SDw)의 캐소드 단자는, 기입 신호선(74)에 접속되어 있다. 그리고, 기입 신호선(74)은, 선택 신호(φV(φVa~φVj)) 중 어느 하나가 송신되는 φW단자에 접속되어 있다. 또한, 발광 칩(C1)의 φW단자에는, 선택 신호 라인(230)(도 4의 (b) 참조)이 접속되어, 선택 신호(φVa)가 송신된다.
쇼트키형 기입 다이오드(SDw)의 애노드 단자는 발광 사이리스터(L)의 게이트 단자(Gl)에 접속되어 있다.
마찬가지로, 쇼트키형 허가 다이오드(SDe)의 캐소드 단자는, 허가 신호선(76)에 접속되어 있다. 그리고, 허가 신호선(76)은, 선택 신호(φV(φVa~φVj)) 중 어느 하나가 송신되는 φE단자에 접속되어 있다. 또한, 발광 칩(C1)의 φE단자에는, 선택 신호 라인(231)(도 4의 (b) 참조)이 접속되어, 선택 신호(φVb)가 송신된다.
쇼트키형 허가 다이오드(SDe)의 애노드 단자는 발광 사이리스터(L)의 게이트 단자(Gl)에 접속되어 있다.
전송 사이리스터(T1, T2, T3, …)의 각각의 게이트 단자(Gt1, Gt2, Gt3, …)를 번호순으로 2개씩 페어로 한 게이트 단자(Gt) 사이에, 결합 다이오드(Dx1, Dx2, Dx3, …)가 각각 접속되어 있다. 즉, 결합 다이오드(Dx1, Dx2, Dx3, …)는 각각이 게이트 단자(Gt1, Gt2, Gt3, …)에서 순서대로 사이에 위치되게 직렬 접속되어 있다. 그리고, 결합 다이오드(Dx1)의 방향은, 게이트 단자(Gt1)로부터 게이트 단자(Gt2)를 향해 전류가 흐르는 방향으로 접속되어 있다. 다른 결합 다이오드(Dx2, Dx3, Dx4, …)에 관해서도 동일하다.
전송 사이리스터(T)의 게이트 단자(Gt)는, 전송 사이리스터(T)의 각각 대응해서 설치된 전원선 저항(Rgx)을 통해 전원선(71)에 접속되어 있다. 그리고, 전원선(71)은 Vga단자에 접속되어 있다. Vga단자는 전원 라인(200b)(도 4의 (b) 참조)에 접속되어, 전원 전위(Vga)가 공급된다.
그리고, 전송 사이리스터 열의 일단측의 전송 사이리스터(T1)의 게이트 단자(Gt1)는 스타트 다이오드(Dx0)의 캐소드 단자에 접속되어 있다. 한편, 스타트 다이오드(Dx0)의 애노드 단자는 제 2 전송 신호선(73)에 접속되어 있다.
도 7은 제 1 실시형태에 있어서의 발광 칩(C)의 평면 레이아웃도 및 단면도이다. 여기에서는, 발광 칩(C1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 7에 있어서, 발광 칩(C)을 발광 칩(C1(C))으로 표기한다. 다른 발광 칩(C2~C40)의 구성은 발광 칩(C1)과 동일하다.
도 7의 (a)는, 발광 칩(C1(C))의 평면 레이아웃도이며, 발광 사이리스터(L1~L5), 전송 사이리스터(T1~T4)를 중심으로 한 부분을 나타내고 있다. 도 7의 (b)는 도 7의 (a)에 나타낸 VIIB-VIIB 선에서의 단면도이다. 따라서, 도 7의 (b)의 단면도에는, 도면 중 아래로부터 발광 사이리스터(L1), 쇼트키형 허가 다이오드(SDe1), 쇼트키형 기입 다이오드(SDw1), 전원선 저항(Rgx1), 결합 다이오드(Dx1), 전송 사이리스터(T1)의 단면이 나타나 있다. 또한, 도 7의 (a) 및 (b)의 도면 중에는, 주요한 소자나 단자를 부호에 의해 표기하고 있다.
또한, 도 7의 (a)에서는, 각 소자간을 접속하는 배선을 실선으로 나타내고 있다. 또한, 도 7의 (b)에서는, 각 소자간을 접속하는 배선의 기재를 생략하고 있다.
발광 칩(C1(C))은, 도 7의 (b)에 나타낸 바와 같이, 예를 들면 GaAs나 GaAlAs 등의 화합물 반도체에 있어서, p형의 기판(80) 상에, p형의 제 1 반도체층(81), n형의 제 2 반도체층(82), p형의 제 3 반도체층(83) 및 n형의 제 4 반도체층(84)이 순서대로 적층된 뒤, 주위의 p형의 제 1 반도체층(81), n형의 제 2 반도체층(82), p형의 제 3 반도체층(83), n형의 제 4 반도체층(84)을 연속해서 에칭함으로써 상호 분리된 복수의 아일랜드(제 1 아일랜드(141), 제 3 아일랜드(143), 제 4 아일랜드(144), 제 5 아일랜드(145), 제 6 아일랜드(146), 제 7 아일랜드(147))를 구비하고 있다.
또한, 본 실시형태에서는, 후술하는 제 8 실시형태에 있어서의 제 2 아일랜드(142)(후술하는 도 24 참조)를 설치하고 있지 않다.
도 7의 (a)에 나타낸 바와 같이, 제 1 아일랜드(141)는, 평면 형상이 일부에 돌출된 부분을 가지는 사각형이며, 발광 사이리스터(L1), 쇼트키형 기입 다이오드(SDw1), 쇼트키형 허가 다이오드(SDe1), 접속 저항(Ra)이 설치되어 있다. 제 3 아일랜드(143)는, 평면 형상이 양단에 부풀어 오른 부분을 가지는 형상이며, 전원선 저항(Rgx)이 설치되어 있다. 제 4 아일랜드(144)는, 평면 형상이 사각형이며, 전송 사이리스터(T1), 결합 다이오드(Dx1)가 설치되어 있다. 제 5 아일랜드(145)는, 평면 형상이 사각형이며, 스타트 다이오드(Dx0)가 설치되어 있다. 제 6 아일랜드(146) 및 제 7 아일랜드(147)는, 평면 형상이 양단에 부풀어 오른 부분을 가지는 형상이며, 제 6 아일랜드(146)에는 전류 제한 저항(R1), 제 7 아일랜드(147)에는 전류 제한 저항(R2)이 설치되어 있다.
그리고, 발광 칩(C1(C))에는, 제 1 아일랜드(141), 제 3 아일랜드(143), 제 4 아일랜드(144)와 동일한 아일랜드가 병렬해서 형성되어 있다. 이들 아일랜드에는, 발광 사이리스터(L2, L3, L4, …), 전원선 저항(Rgx2, Rgx3, Rgx4, …), 전송 사이리스터(T2, T3, T4, …) 등이, 제 1 아일랜드(141), 제 3 아일랜드(143), 제 4 아일랜드(144)와 동일하게 설치되어 있다. 이들에 대해서는, 설명을 생략한다.
그리고 또한, 기판(80)의 이면에는 Vsub단자로 되는 이면 전극(85)이 설치되어 있다.
또한, 도 7의 (a) 및 도 7의 (b)에 의해, 제 1 아일랜드(141), 제 3 아일랜드(143), 제 4 아일랜드(144), 제 5 아일랜드(145), 제 6 아일랜드(146), 제 7 아일랜드(147)에 대해서 상세하게 설명한다.
제 1 아일랜드(141)에 설치된 발광 사이리스터(L1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(111) 상에 형성된 n형 오믹 전극(121)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83)을 게이트 단자(Gl1)로 한다. 또한, 게이트 단자(Gl1)는 전극으로서 형성되어 있지 않다. 그리고, n형 오믹 전극(121)의 부분을 제외하는 n형의 제 4 반도체층(84)의 영역(111) 표면으로부터 광을 방출한다.
제 1 아일랜드(141)에 설치된 쇼트키형 기입 다이오드(SDw1)는, p형의 제 3 반도체층(83)을 애노드 단자로 하고, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 쇼트키 전극(151)을 캐소드 단자로 한다.
마찬가지로, 제 1 아일랜드(141)에 설치된 쇼트키형 허가 다이오드(SDe1)는, p형의 제 3 반도체층(83)을 애노드 단자로 하고, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 쇼트키 전극(152)을 캐소드 단자로 한다.
발광 사이리스터(L1)의 게이트 단자(Gl1), 쇼트키형 기입 다이오드(SDw1)의 애노드 단자, 쇼트키형 허가 다이오드(SDe1)의 애노드 단자는, 제 1 아일랜드(141)의 p형의 제 3 반도체층(83)이며, 공통이다.
이 제 1 아일랜드(141)의 p형의 제 3 반도체층(83)은, 평면 형상에 있어서 일부 돌출된 부분이 접속 저항(Ra1)으로 되고, 돌출된 부분의 선단에 p형 오믹 전극(132)이 형성되어 있다. 즉, 접속 저항(Ra1)은 쇼트키 전극(151)과 p형 오믹 전극(132) 사이의 p형의 제 3 반도체층(83)을 저항으로서 이용하고 있다.
제 3 아일랜드(143)에 설치된 전원선 저항(Rgx1)은, p형의 제 3 반도체층(83) 상에 형성된 2개의 p형 오믹 전극(133 및 134) 사이에 형성되어 있다. 그리고, 2개의 p형 오믹 전극(133 및 134) 사이의 p형의 제 3 반도체층(83)을 저항으로서 이용하고 있다.
제 4 아일랜드(144)에 설치된 전송 사이리스터(T1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(115) 상에 형성된 n형 오믹 전극(124)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형 오믹 전극(135)을 게이트 단자(Gt1)로 한다.
마찬가지로 제 4 아일랜드(144)에 설치된 결합 다이오드(Dx1)는, n형의 제 4 반도체층(84)의 영역(113) 상에 설치된 n형 오믹 전극(123)을 캐소드 단자, p형의 제 3 반도체층(83)을 애노드 단자로 해서 형성되어 있다. 애노드 단자인 p형의 제 3 반도체층(83)은 전송 사이리스터(T1)의 게이트 단자(Gt1)에 연결되어 있다.
제 5 아일랜드(145)에 설치된 스타트 다이오드(Dx0)는, n형의 제 4 반도체층(84)의 영역(부호 없음) 상에 설치된 n형 오믹 전극(부호 없음)을 캐소드 단자, n형의 제 4 반도체층(84)을 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형 오믹 전극(부호 없음)을 애노드 단자로 해서 형성되어 있다.
제 6 아일랜드(146)에 설치된 전류 제한 저항(R1), 제 7 아일랜드(147)에 설치된 전류 제한 저항(R2)은, 제 3 아일랜드(143)에 설치된 전원선 저항(Rgx1)과 마찬가지로, n형의 제 4 반도체층(84)을 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 1세트의 p형 오믹 전극(부호 없음)간의 p형의 제 3 반도체층(83)을 저항으로 하고 있다.
도 7의 (a)에 있어서, 각 소자간의 접속 관계를 설명한다.
제 1 아일랜드(141)에 있어서, 발광 사이리스터(L1)의 게이트 단자(Gl1)인 제 1 아일랜드(141)의 p형의 제 3 반도체층(83)은, 쇼트키형 기입 다이오드(SDw1)의 애노드 단자 및 쇼트키형 허가 다이오드(SDe1)의 애노드 단자, 접속 저항(Ra1)의 한쪽의 단자를 겸하고 있으므로, 이들 단자는 접속되어 있다.
접속 저항(Ra1)의 다른 쪽의 단자인 p형 오믹 전극(132)은, 전송 사이리스터(T1)의 게이트 단자(Gt1)인 p형 오믹 전극(135)에 접속되어 있다.
발광 사이리스터(L1)의 캐소드 단자인 n형 오믹 전극(121)은 점등 신호선(75)에 접속되어 있다. 점등 신호선(75)은 φI단자에 접속되어 있다.
쇼트키형 기입 다이오드(SDw1)의 캐소드 단자인 쇼트키 전극(151)은 기입 신호선(74)에 접속되어 있다. 기입 신호선(74)은 φW단자에 접속되어 있다.
쇼트키형 허가 다이오드(SDe1)의 캐소드 단자인 쇼트키 전극(152)은 허가 신호선(76)에 접속되어 있다. 허가 신호선(76)은 φE단자에 접속되어 있다.
제 3 아일랜드(143)에 설치된 전원선 저항(Rgx1)의 한쪽의 단자인 p형 오믹 전극(133)은, 제 1 아일랜드(141)에 설치된 접속 저항(Ra1)의 다른 쪽의 단자인 p형 오믹 전극(132)에 접속되어 있다. 전원선 저항(Rgx1)의 다른 쪽의 단자인 p형 오믹 전극(134)은 전원선(71)에 접속되어 있다. 전원선(71)은 Vga단자에 접속되어 있다.
제 4 아일랜드(144)에 설치된 전송 사이리스터(T1)의 캐소드 단자인 n형 오믹 전극(124)은 제 1 전송 신호선(72)에 접속되어 있다. 제 1 전송 신호선(72)은 제 6 아일랜드(146)에 설치된 전류 제한 저항(R1)을 통해 φ1단자에 접속되어 있다.
그리고, 제 4 아일랜드(144)에 설치된 결합 다이오드(Dx1)의 캐소드 단자인 n형 오믹 전극(123)은, 인접해서 설치된 전송 사이리스터(T2)의 게이트 단자(Gt2)인 p형 오믹 전극(부호 없음)에 접속되어 있다.
한편, 제 4 아일랜드(144)에 설치된 전송 사이리스터(T1)의 게이트 단자(Gt1)인 p형 오믹 전극(135)은, 제 5 아일랜드(145)에 설치된 스타트 다이오드(Dx0)의 캐소드 단자인 n형의 제 4 반도체층(84) 상에 형성된 n형 오믹 전극(부호 없음)에 접속되어 있다.
제 5 아일랜드(145)에 설치된 스타트 다이오드(Dx0)의 애노드 단자인 p형의 제 3 반도체층(83) 상에 형성된 p형 오믹 전극(부호 없음)은, 짝수 번호의 전송 사이리스터(T2, T4, T6, …)의 캐소드 단자인 n형의 제 4 반도체층(84) 상에 형성된 n형 오믹 전극(부호 없음)과 접속되는 동시에, 제 7 아일랜드(147)에 설치된 전류 제한 저항(R2)을 통해 φ2단자에 접속되어 있다.
여기에서는 설명을 생략하지만, 다른 발광 사이리스터(L), 전송 사이리스터(T), 결합 다이오드(Dx), 쇼트키형 기입 다이오드(SDw), 쇼트키형 허가 다이오드(SDe), 접속 저항(Ra), 전원선 저항(Rgx)에 관해서도 동일하다.
이렇게 하여, 도 6에 나타낸 발광 칩(C1(C))의 회로 구성이 형성된다.
다음으로, 발광 장치(65)의 동작에 관하여 설명한다.
발광 장치(65)는 발광 칩(C)(발광 칩(C1~C40))을 구비하고 있다(도 3, 4 참조).
도 4의 (b)에 나타낸 바와 같이, 회로 기판(62) 상의 각 발광 칩(C)(발광 칩(C1~C40))에는, 기준 전위(Vsub)와 전원 전위(Vga)가 공통으로 공급된다. 또한, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 점등 신호(φI)가 공통으로 송신된다. 따라서, 모든 발광 칩(C)(발광 칩(C1~C40))은 병행해서(동시에) 구동된다.
또한, 선택 신호(φV(φVa~φVj))는, 도 5에 나타낸 바와 같이, 2개의 조합에 의해, 발광 칩(C)(발광 칩(C1~C40))의 각각을 중복하지 않고 지정하게 송신된다.
도 8은 제 1 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 8에서는, 발광 장치(65)의 발광 칩(C)(발광 칩(C1~C40))에 있어서, 발광 칩(C1, C2, C3, C15, C16, C25, C26, C35, C36, C40)을 취출(取出)해서 설명한다. 다른 발광 칩(C)도 동일하다.
그리고, 도 8에서는, 각 발광 칩(C)에 있어서의 발광 사이리스터(L1과 L2)의 점등 또는 비점등을 제어하는 부분을 중심으로 한 타이밍 차트를 나타내고 있다. 이하에서는, 발광 사이리스터(L)의 점등 또는 비점등을 제어하는 것을 점등 제어라고 부른다.
도 8에 있어서, 시각 a 내지 시각 v로 알파벳순으로 시각이 경과한다고 한다. 각 발광 칩(C)의 발광 사이리스터(L1)는, 시각 c 내지 시각 r의 기간 T(1)에 있어서 점등 제어된다. 각 발광 칩(C)의 발광 사이리스터(L2)는, 시각 r 내지 시각 v의 기간 T(2)에 있어서 점등 제어된다. 각 발광 칩(C)의 발광 사이리스터(L3)는 시각 v로부터의 기간 T(3)에 있어서 점등 제어된다. 이하, 동일하게 번호가 4 이상의 발광 사이리스터(L)가 순서대로 점등 제어된다.
본 실시형태에서는, 기간 T(1), T(2), T(3), …은 동일한 길이의 기간으로 하고, 각각을 구별하지 않을 때는 기간 T라고 부른다.
또한, 이하에 설명하는 신호의 상호의 관계가 유지되도록 하면, 기간 T의 길이를 가변으로 해도 된다.
제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 점등 신호(φI)의 신호 파형은, 동일한 파형의 반복이다. 즉, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2)는 기간 T(1)과 T(2)를 더한 2×기간 T를 단위로 해서 반복한다. 점등 신호(φI)는 기간 T를 단위로 해서 반복한다.
한편, 선택 신호(φV(φVa~φVj))는, 후술하는 바와 같이, 화상 데이터에 따라 변화되어, 지정된 발광 칩(C)의 발광 사이리스터(L)를 점등 또는 비점등으로 제어한다.
또한, 시각 a 내지 시각 c의 기간은 발광 칩(C)이 동작을 개시하는 기간이다. 이 기간의 신호에 대해서는, 동작의 설명에 있어서 설명한다.
제 1 전송 신호(φ1), 제 2 전송 신호(φ2)의 기간 T(1) 및 T(2)에 있어서의 신호 파형에 관하여 설명한다.
제 1 전송 신호(φ1)는, 기간 T(1)의 개시 시각 c에서 로우 레벨의 전위(이하, 「L」로 기재함)이고, 시각 q에서 「L」로부터 하이 레벨의 전위(이하, 「H」로 기재함)로 이행하고, 시각 t에서 「H」로부터 「L」로 이행하고, 기간 T(2)의 종료 시각 v에 있어서 「L」을 유지하고 있다.
제 2 전송 신호(φ2)는, 기간 T(1)의 개시 시각 c에서 「H」이고, 시각 p에서 「H」로부터 「L」로 이행하고, 시각 u에서 「L」로부터 「H」로 이행하고, 기간 T(2)의 종료 시각 v에 있어서 「H」를 유지하고 있다.
여기에서, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)를 비교하면, 기간 T(1)에 있어서의 제 1 전송 신호(φ1)의 파형이, 기간 T(2)에 있어서의 제 2 전송 신호(φ2)의 파형으로 되어 있다. 그리고, 기간 T(1)에 있어서의 제 2 전송 신호(φ2)의 파형이, 기간 T(2)에 있어서의 제 1 전송 신호(φ1)의 파형으로 되어 있다.
즉, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)는 2×기간 T를 단위로 해서 반복되는 신호 파형이다. 그리고, 시각 p 내지 시각 q의 기간과 같이, 함께 「L」로 되는 기간을 사이에 두고, 번갈아 「H」와 「L」을 반복하고 있다. 그리고, 시각 a 내지 시각 b의 기간을 제외하고, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)는, 동시에 「H」로 되는 기간을 갖지 않는다.
제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)의 1세트의 전송 신호에 의해, 도 6에 나타낸 전송 사이리스터(T)가, 후술하는 바와 같이, 순서대로 온 상태가 되며, 점등 또는 비점등의 제어 대상인(점등 제어하는) 발광 사이리스터(L)를 설정한다.
점등 신호(φI)의 신호 파형에 관하여 설명한다.
점등 신호(φI)는, 기간 T(1)의 개시 시각 c에서, 「H」로부터 「L」로 이행하고, 시각 p에 있어서, 「L」로부터 「H」로 이행한다. 그리고, 기간 T(1)의 종료 시각 r에 있어서 「H」를 유지한다. 이 신호 파형이, 기간 T(2) 이후에 있어서 반복된다.
점등 신호(φI)는, 후술하는 바와 같이 발광 사이리스터(L)에 점등(발광)을 위한 전류를 공급하는 신호이다.
다음으로, 선택 신호(φV)의 신호 파형에 관하여 설명한다.
선택 신호(φV)는, 화상 데이터에 따라 변화되어, 지정된 발광 칩(C)의 발광 사이리스터(L)를 점등 또는 비점등으로 제어하는 신호이다.
예를 들면 선택 신호(φVa)는, 기간 T(1)의 개시 시각 c에서 「L」이며, 시각 d에서 「L」로부터 「H」로 이행하고, 시각 e에서 「H」로부터 「L」로 이행한다. 그리고, 기간 T(1)의 종료 시각 r에 있어서, 「L」을 유지하고 있다. 한편, 선택 신호(φVb)는, 기간 T(1)의 개시 시각 c에서 「L」이고, 시각 d에서 「L」로부터 「H」로 이행하고, 시각 e에서 「H」로부터 「L」로 이행한다. 또한, 시각 f에서 「L」로부터 「H」로 이행하고, 시각 g에서 「H」로부터 「L」로 이행한다. 그리고, 기간 T(1)의 종료 시각 r에 있어서, 「L」을 유지하고 있다.
선택 신호(φV)는, 기간 T(1)의 개시 시각 c에서 「L」이고, 기간 T(1)의 종료 시각 r에 있어서, 「L」을 유지하고 있다. 그리고, 시각 c 내지 시각 p의, 점등 신호(φI)가 「L」인 기간에 있어서, 화상 데이터에 의거하여 「H」로 되는 기간을 갖고 있다.
발광 장치(65) 및 발광 칩(C)의 동작을 설명하기 전에, 사이리스터(전송 사이리스터(T), 발광 사이리스터(L))의 기본적인 동작을 설명한다. 사이리스터는 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 가지는 반도체 소자이다.
이하에서는, 예로서, 도 6, 도 7에 나타낸 바와 같이 사이리스터의 애노드 단자인 Vsub단자에 공급되는 기준 전위(Vsub)를 0V(「H」), Vga단자에 공급되는 전원 전위(Vga)를 -3.3V(「L」)로 한다. 그리고, 사이리스터는, 도 7에 나타낸 바와 같이, GaAs, GaAlAs 등에 의한 p형 반도체층, n형 반도체층을 적층해서 구성되어 있는 것으로 하고, pn접합의 확산 전위(순방향 전위)(Vd)를 1.5V, 쇼트키 접합(배리어)의 순방향 전위(Vs)를 0.5V로 한다. 이하에서는, 이들 수치를 사용하여 설명한다.
애노드 단자와 캐소드 단자 사이에 전류가 흐르고 있지 않은 오프 상태 사이리스터는, 임계 전압(V)보다 낮은 전위(마이너스측으로 큰 전위)가 캐소드 단자에 인가되면 온 상태로 이행(턴온)한다. 사이리스터는, 턴온하면, 애노드 단자와 캐소드 단자 사이에 전류가 흐른 상태(온 상태)가 된다. 여기에서, 사이리스터의 임계 전압은, 게이트 단자의 전위에서 확산 전위(Vd)를 뺀 값이다. 따라서, 사이리스터의 게이트 단자의 전위가 -1.5V이면, 임계 전압은 -3.0V로 된다. 즉, -3.0V보다 낮은 전압이 캐소드 단자에 인가되면, 사이리스터가 턴온한다.
온 상태의 사이리스터는, 게이트 단자가 사이리스터의 애노드 단자의 전위에 가까운 전위가 된다. 여기에서는, 애노드 단자를 0V(「H」)로 설정하고 있으므로, 게이트 단자의 전위는 0V(「H」)로 되는 것으로 하여 설명한다. 또한, 온 상태 사이리스터의 캐소드 단자는 pn접합의 확산 전위(Vd)가 된다. 여기에서는, 캐소드 단자의 전위는 -1.5V로 된다.
사이리스터는, 한번 턴온하면, 캐소드 단자의 전위가, 온 상태를 유지하기 위해 필요한 전위보다 높은 전위(마이너스측으로 작은 전위)가 될 때까지, 온 상태를 유지한다. 온 상태의 사이리스터의 캐소드 단자의 전위는 -1.5V이므로, 사이리스터는, 캐소드 단자에 -1.5V보다 높은 전위가 인가되면, 오프 상태로 이행(턴오프)한다. 예를 들면, 캐소드 단자가 「H」(0V)가 되면, 캐소드 단자가 애노드 단자와 동일한 전위가 되므로, 사이리스터는 턴오프한다.
한편, 사이리스터는, 캐소드 단자에 -1.5V보다 낮은 전위가 계속적으로 인가되어, 사이리스터의 온 상태를 유지할 수 있는 전류가 공급되면, 온 상태를 유지한다.
이상으로부터, 사이리스터는, 온 상태가 되면 전류가 흐른 상태를 유지하고, 게이트 단자의 전위에 의해서는 오프 상태로 이행하지 않는다. 즉, 사이리스터는 온 상태를 유지(기억, 유지)하는 기능을 갖고 있다.
상술한 바와 같이, 사이리스터의 온 상태를 유지하기 위해서 캐소드 단자에 계속해서 인가하는 전위(유지 전위)는, 사이리스터를 턴온시키기 위해서 캐소드 단자에 인가하는 전위에 비해 높아도(절대값에 있어서 작아도) 된다.
또한, 발광 사이리스터(L)는 턴온하면 점등(발광)하고, 턴오프하면 소등(비점등)한다. 온 상태의 발광 사이리스터(L)의 발광 출력(휘도)은, 캐소드 단자와 애노드 단자 사이에 흐르는 전류에 의해 결정된다.
또한, 발광 칩(C)의 동작을 설명하기 전에, 쇼트키형 기입 다이오드(SDw) 및 쇼트키형 허가 다이오드(SDe)의 동작을 설명한다.
쇼트키형 기입 다이오드(SDw), 쇼트키형 허가 다이오드(SDe), 접속 저항(Ra)은, 3입력 AND 회로(AND1)를 구성한다.
3입력 AND 회로(AND1)를, 도 6에 있어서 일점 쇄선으로 둘러싸서 나타낸 쇼트키형 기입 다이오드(SDw1), 쇼트키형 허가 다이오드(SDe1), 접속 저항(Ra1)으로 설명한다.
3입력 AND 회로(AND1)는, 접속 저항(Ra1)의 한쪽의 단자(O)에, 쇼트키형 기입 다이오드(SDw1)의 애노드 단자 및 쇼트키형 허가 다이오드(SDe1)의 애노드 단자가 접속되어 구성되어 있다. 그리고, 접속 저항(Ra1)의 다른 쪽의 단자(X)가 전송 사이리스터(T1)의 게이트 단자(Gt1)에 접속되어 있다. 쇼트키형 기입 다이오드(SDw1)의 캐소드 단자(Y)가 기입 신호선(74)에 접속되고, 쇼트키형 허가 다이오드(SDe1)의 캐소드 단자(Z)가 허가 신호선(76)에 접속되어 있다. 전술한 바와 같이, 기입 신호선(74)은 φW단자에, 허가 신호선(76)은 φE단자에 접속되어 있다.
접속 저항(Ra1)의 한쪽의 단자(O)는 발광 사이리스터(L1)의 게이트 단자(Gl1)에 접속되어 있다.
그리고, 단자(X), 단자(Y), 단자(Z)가 입력 단자로 되고, 단자(O)가 출력 단자로 되어 있다. 후술하는 바와 같이, 단자(X), 단자(Y), 단자(Z)의 모든 전위(신호)가 「H」(0V)가 되었을 때, 단자(O)의 전위(신호)가 「H」(0V)가 된다. 따라서, 3입력 AND 회로(AND1)는, 3입력의 AND로서 동작한다.
표 1은, 접속 저항(Ra1)의 다른 쪽의 단자(X)의 전위(Gt(X)로 표기함)가 「H」(0V)일 때, φW단자(3입력 AND 회로(AND1)의 단자(Y))의 전위(φW(Y)로 표기함) 및 φE단자(3입력 AND 회로(AND1)의 Z단자)의 전위(φE(Z)로 표기함)와, 단자(O)의 전위(Gl(O)로 표기함)의 관계를 설명하는 표이다.
즉, φW(Y)와 φE(Z)가 함께, 「H」(0V)이면, 3입력 AND 회로(AND1)는 AND로서 동작하여, Gl(O)이 「H」(0V)가 된다. 그러나, φW(Y)와 φE(Z)의 어느 한쪽 또는 양쪽이 「L」(-3.3V)이면, 쇼트키형 기입 다이오드(SDw1) 또는 쇼트키형 허가 다이오드(SDe1)의 어느 한쪽 또는 양쪽이 순방향으로 전압이 인가(순바이어스)되어, Gl(O)은 「L」(-3.3V)로부터 쇼트키 접합의 순방향 전위(Vs)(-0.5V)를 뺀 -2.8V가 된다.
표 2는, 접속 저항(Ra1)의 다른 쪽의 단자(X)의 전위(Gt(X)로 표기함)가 -1.5V일 때, φW(Y) 및 φE(Z)와 Gl(O)의 관계를 설명하는 표이다.
Gt(X)가 -1.5V이므로, φW(Y)와 φE(Z)가 함께 「H」(0V)이면, 쇼트키형 기입 다이오드(SDw1) 및 쇼트키형 허가 다이오드(SDe1)는 함께 역방향으로 전위가 인가(역바이어스)된다. 이 때문에, φW(Y)와 φE(Z)가 함께 「H」(0V)인 영향은 Gl(O)에 미치지 않고, Gl(O)은 Gt(X)의 -1.5V가 된다.
그리고, φW(Y) 또는 φE(Z)의 어느 한쪽 또는 양쪽이 「L」(-3.3V)이면, 쇼트키형 기입 다이오드(SDw1) 또는 쇼트키형 허가 다이오드(SDe1)의 어느 한쪽 또는 양쪽이 순바이어스가 되어, Gl(O)은 Gt(X)로부터 쇼트키 접합의 순방향 전위(Vs)(-0.5V)를 뺀 -2.8V가 된다.
표 3은, 접속 저항(Ra1)의 다른 쪽의 단자(X)의 전위(Gt(X)로 표기함)가 -3V일 때, φW(Y) 및 φE(Z)와 Gl(O)의 관계를 설명하는 표이다.
즉, Gt(X)가 -3V이므로, φW(Y)와 φE(Z)가 함께 「H」(0V)이면, 쇼트키형 기입 다이오드(SDw1)와 쇼트키형 허가 다이오드(SDe1)는 함께 역바이어스가 된다. 이 때문에, φW(Y)와 φE(Z)가 함께 「H」(0V)인 영향은, Gl(O)에 미치지 않고, Gl(O)의 전위는 Gt(X)의 전위인 -3V가 된다.
그리고, φW(Y) 또는 φE(Z)의 어느 한쪽 또는 양쪽이 「L」(-3.3V)이 되어도, Gt(X)의 전위의 차이가, 쇼트키 접합의 순방향 전위(Vs)(-0.5V)보다 절대값에 있어서 커지지 않으므로, 쇼트키형 기입 다이오드(SDw1) 및 쇼트키형 허가 다이오드(SDe1)는 모두 순바이어스가 되지 않아, Gl(O)의 전위는 Gt(X)의 전위인 -3V가 된다.
즉, 3입력 AND 회로(AND1)의 단자(X)의 전위(Gt(X))가 「L」(-3.3V)로부터 쇼트키 접합의 순방향 전위(Vs)(-0.5V)를 뺀 값인 -2.8V보다 낮은 경우에는, Gl(O)의 전위는 Gt(X)의 전위로 된다. 그리고, φW(Y) 및 φE(Z)의 전위의 변화에 무관계이다.
여기에서는, 3입력 AND 회로(AND1)를, 쇼트키형 기입 다이오드(SDw1), 쇼트키형 허가 다이오드(SDe1), 접속 저항(Ra1)으로 설명했지만, 다른 쇼트키형 기입 다이오드(SDw), 쇼트키형 허가 다이오드(SDe), 접속 저항(Ra)에 있어서도 동일하다.
그러면, 도 4, 도 5, 도 6을 참조하면서, 도 8에 나타낸 타이밍 차트에 따라서, 발광 장치(65)의 동작을 설명한다.
(1) 시각 a
발광 장치(65)에 기준 전위(Vsub) 및 전원 전위(Vga)의 공급을 개시한 시각 a에서의 상태(초기 상태)에 관하여 설명한다.
<발광 장치(65)>
도 8에 나타낸 타이밍 차트의 시각 a에 있어서, 전원 라인(200a)은 「H」(0V)의 기준 전위(Vsub)로 설정되고, 전원 라인(200b)은 「L」(-3.3V)의 전원 전위(Vga)로 설정된다(도 4의 (b) 참조). 따라서, 각 발광 칩(C)(발광 칩(C1~C40))의 Vsub단자는 「H」로 설정되고, Vga단자는 「L」로 설정된다(도 6 참조).
그리고, 신호 발생 회로(110)의 전송 신호 발생부(120)는 제 1 전송 신호(φ1), 제 2 전송 신호(φ2)를 각각 「H」로 설정한다. 그러면, 제 1 전송 신호 라인(201) 및 제 2 전송 신호 라인(202)이 「H」로 된다(도 4의 (b) 참조). 이에 따라, 각 발광 칩(C)(발광 칩(C1~C40))의 φ1단자 및 φ2단자가 「H」가 된다. 전류 제한 저항(R1)을 통해 φ1단자에 접속되어 있는 제 1 전송 신호선(72)의 전위도 「H」가 되고, 전류 제한 저항(R2)을 통해 φ1단자에 접속되어 있는 제 2 전송 신호선(73)도 「H」가 된다(도 6 참조).
또한, 신호 발생 회로(110)의 점등 신호 발생부(140)는 점등 신호(φI)를 「H」로 설정한다. 그러면, 점등 신호 라인(204)이 「H」가 된다(도 4의 (b) 참조). 이에 따라, 각 발광 칩(C)의 φI단자가 「H」가 된다. φI단자에 접속되어 있는 점등 신호선(75)도 「H」가 된다(도 6 참조).
신호 발생 회로(110)의 선택 신호 발생부(160)는 선택 신호(φV(φVa~φVj))를 「L」로 설정한다. 그러면, 선택 신호 라인(230~239)이 「L」로 된다(도 4의 (b) 참조). 이에 따라, 각 발광 칩(C)(발광 칩(C1~C40))의 φW단자 및 φE가 「L」로 된다(도 6 참조). φW단자에 접속되어 있는 기입 신호선(74) 및 φE단자에 접속되어 있는 허가 신호선(76)도 「L」로 된다.(도 6 참조).
다음으로, 도 5 및 도 6을 참조하면서, 도 8에 나타낸 타이밍 차트에 따라서, 발광 칩(C)(발광 칩(C1~C40))의 동작을, 발광 칩(C1, C2, C3, C15, C16, C25, C26, C35, C36, C40)을 취출해서 설명한다.
또한, 도 8 및 이하에 있어서의 설명에서는, 각 단자의 전위가 스텝 형상으로 변화되는 것으로 하고 있지만, 각 단자의 전위는 서서히 변화되고 있다. 따라서, 전위가 변화되는 사이에 있어서도, 하기에 나타내는 조건이 만족되면, 사이리스터는 턴온 및 턴오프 등의 상태의 변화를 일으킨다.
<발광 칩(C)>
전송 사이리스터(T) 및 발광 사이리스터(L)의 애노드 단자는 Vsub단자에 접속되어 있으므로, 「H」로 설정된다.
한편, 홀수 번호의 전송 사이리스터(T1, T3, T5, …)의 각각의 캐소드 단자는, 제 1 전송 신호선(72)에 접속되어, 「H」로 설정되어 있다. 짝수 번호의 전송 사이리스터(T2, T4, T6, …)의 각각의 캐소드 단자는, 제 2 전송 신호선(73)에 접속되어, 「H」로 설정되어 있다. 따라서, 전송 사이리스터(T)의 애노드 단자 및 캐소드 단자는 함께 「H」로 되어, 전송 사이리스터(T)는 오프 상태에 있다.
마찬가지로, 발광 사이리스터(L)의 캐소드 단자는, 점등 신호선(75)에 접속되어, 「H」로 설정되어 있다. 따라서, 발광 사이리스터(L)의 애노드 단자 및 캐소드 단자는 함께 「H」로 되어, 발광 사이리스터(L)는 오프 상태에 있다.
전송 사이리스터(T)의 게이트 단자(Gt)는, 전원선 저항(Rgx)을 통해 전원선(71)에 접속되어 있다. 전원선(71)은 「L」(-3.3V)의 전원 전위(Vga)로 설정되어 있다. 따라서, 후술하는 게이트 단자(Gt1 및 Gt2)를 제외하고, 게이트 단자(Gt)의 전위는 「L」이 되어 있다.
그리고, 발광 사이리스터(L)의 게이트 단자(Gl)는, 접속 저항(Ra)을 통해 게이트 단자(Gt)에 접속되어 있다. 따라서, 게이트 단자(Gt1 및 Gt2)를 제외한, 「L」(-3.3V)의 전위의 게이트 단자(Gt)에 접속 저항(Ra)을 통해 접속된 게이트 단자(Gl)의 전위는, 표 3에서 설명한 바와 같이, 게이트 단자(Gt)의 전위인 「L」(-3.3V)로 되어 있다.
이상으로부터, 후술하는 전송 사이리스터(T1, T2), 발광 사이리스터(L1, L2)를 제외한 전송 사이리스터(T) 및 발광 사이리스터(L)의 임계 전압은 각각의 게이트 단자(Gt, Gl)의 전위(-3.3V)에서 pn접합의 확산 전위(Vd)(1.5V)를 뺀 -4.8V로 되어 있다.
도 6 중의 전송 사이리스터 열의 일단의 게이트 단자(Gt1)는, 전술한 바와 같이, 스타트 다이오드(Dx0)의 캐소드 단자에 접속되어 있다. 그리고, 스타트 다이오드(Dx0)의 애노드 단자는 제 2 전송 신호선(73)에 접속되어 있다. 제 2 전송 신호선(73)은 「H」로 설정되어 있다. 그러면, 스타트 다이오드(Dx0)는, 그 캐소드 단자가 「L」이고 그 애노드 단자가 「H」로 되어, 순바이어스 되어 있다. 이에 따라, 스타트 다이오드(Dx0)의 캐소드 단자(게이트 단자(Gt1))의 전위는, 스타트 다이오드(Dx0)의 애노드 단자의 「H」(0V)에서 스타트 다이오드(Dx0)의 확산 전위(Vd)(1.5V)를 뺀 값(-1.5V)이 된다. 따라서, 전송 사이리스터(T1)의 임계 전압은, 게이트 단자(Gt1)의 전위(-1.5V)에서 확산 전위(Vd)(1.5V)를 뺀 -3V로 된다.
그리고, 게이트 단자(Gl1)의 전위는, 표 2로부터 -2.8V로 되고, 발광 사이리스터(L1)의 임계 전압은 -4.3V로 된다.
그리고, 전송 사이리스터(T1)에 인접하는 전송 사이리스터(T2)의 게이트 단자(Gt2)는, 게이트 단자(Gt1)에 결합 다이오드(Dx1)를 통해 접속되어 있다. 전송 사이리스터(T2)의 게이트 단자(Gt2)의 전위는, 게이트 단자(Gt1)의 전위(-1.5V)에서 결합 다이오드(Dx1)의 확산 전위(Vd)(1.5V)를 뺀 -3V가 된다. 따라서, 전송 사이리스터(T2)의 임계 전압은 -4.5V가 된다.
그리고, 게이트 단자(Gl2)의 전위는, 표 3으로부터 -3V로 되고, 발광 사이리스터(L2)의 임계 전압은 -4.5V로 된다.
(2) 시각 b
도 8에 나타낸 시각 b에 있어서, 제 1 전송 신호(φ1)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 이에 따라 발광 장치(65)는 동작 상태로 들어간다.
<발광 칩(C)>
임계 전압이 -3V인 전송 사이리스터(T1)가 턴온한다. 그러나, 전송 사이리스터(T3) 이후의 번호가 큰 홀수번째의 전송 사이리스터(T)는, 임계 전압이 -4.8V이므로, 턴온할 수 없다. 한편, 임계 전압이 -4.5V인 전송 사이리스터(T2)는, 제 2 전송 신호(φ2a)가 「H」(0V)이므로, 턴온할 수 없다.
전송 사이리스터(T1)가 턴온하면, 게이트 단자(Gt1)의 전위는 애노드 단자의 「H」(0V)가 된다. 그리고, 전송 사이리스터(T1)의 캐소드 단자(도 6의 제 1 전송 신호선(72))의 전위는, 전송 사이리스터(T1)의 애노드 단자의 「H」(0V)에서 pn접합의 확산 전위(Vd)(1.5V)를 뺀 -1.5V가 된다. 그리고, 순바이어스의 결합 다이오드(Dx1)의 캐소드 단자(게이트 단자(Gt2))의 전위는, 그 애노드 단자(게이트 단자(Gt1))의 「H」(0V)에서 확산 전위(Vd)(1.5V)를 뺀 -1.5V가 된다. 이에 따라, 전송 사이리스터(T2)의 임계 전압은 -3V가 된다.
전송 사이리스터(T2)의 게이트 단자(Gt2)에 결합 다이오드(Dx2)를 통해 접속된 게이트 단자(Gt3)의 전위는 -3V가 된다. 이에 따라, 전송 사이리스터(T3)의 임계 전압은 -4.5V가 된다. 번호가 4 이상의 전송 사이리스터(T)는 게이트 단자(Gt)의 전위가 「L」의 전원 전위(Vga)이므로, 임계 전압은 -4.8V가 유지된다.
한편, 전송 사이리스터(T1)가 턴온하여, 게이트 단자(Gt1)의 전위가 「H」(0V)로 되지만, 게이트 단자(Gl1)의 전위는, 표 1에 나타낸 바와 같이 -2.8V를 유지하고, 발광 사이리스터(L1)의 임계 전압은 -4.3V이다. 한편, 게이트 단자(Gt2)의 전위가 -1.5V가 되면, 표 2에 나타낸 바와 같이 게이트 단자(Gl2)의 전위가 -2.8V가 되고, 발광 사이리스터(L2)의 임계 전압이 -4.3V가 된다. 그리고, 게이트 단자(Gt3)가 -3V가 됨으로써, 발광 사이리스터(L3)의 임계 전압이 -4.5V가 된다. 다른 발광 사이리스터(L)는 임계 전압으로서 -4.8V를 유지한다.
그러나, 점등 신호선(75)이 「H」이므로, 어느 쪽의 발광 사이리스터(L)도 온 상태로 이행하지 않는다.
즉, 시각 b에 있어서, 턴온하는 것은 전송 사이리스터(T1)뿐이다. 그리고, 시각 b의 직후(여기에서는, 시각 b에 있어서의 신호의 전위의 변화에 의해 사이리스터 등의 변화가 생긴 후, 정상 상태가 되었을 때를 말함.)에 있어서, 전송 사이리스터(T1)가 온 상태에 있다. 다른 전송 사이리스터(T) 및 모든 발광 사이리스터(L)는 오프 상태에 있다.
또한, 이하에서는, 온 상태에 있는 사이리스터(전송 사이리스터(T), 발광 사이리스터(L))만을 설명하고, 오프 상태에 있는 사이리스터(전송 사이리스터(T), 발광 사이리스터(L))의 설명을 생략한다.
이상 설명한 바와 같이, 전송 사이리스터(T)의 게이트 단자(Gt)는 결합 다이오드(Dx)에 의해 상호 접속되어 있다. 따라서, 게이트 단자(Gt)의 전위가 변화되면, 전위가 변화된 게이트 단자(Gt)에, 순바이어스의 결합 다이오드(Dx)를 통해 접속된 게이트 단자(Gt)의 전위가 변화된다. 그리고, 변화된 게이트 단자(Gt)를 가지는 전송 사이리스터(T)의 임계 전압이 변화된다. 그리고, 임계 전압이 「L」보다 높아지면, 사이리스터가 턴온할 수 있다.
더 구체적으로 설명한다. 전위가 「H」(0V)가 된 게이트 단자(Gt)와, 순바이어스의 1개의 결합 다이오드(Dx)에 의해 접속된 게이트 단자(Gt)의 전위는 -1.5V가 되고, 그 게이트 단자(Gt)를 가지는 전송 사이리스터(T)의 임계 전압은 -3V가 된다. 이 임계 전압은 「L」(-3.3V)보다 높으므로(절대값이 작음), 캐소드 단자가 「L」(-3.3V)로 되면, 전송 사이리스터(T)가 턴온한다.
한편, 전위가 「H」(0V)가 된 게이트 단자(Gt)와, 순바이어스의 직렬 접속된 2개의 결합 다이오드(Dx)에 의해 접속된 게이트 단자(Gt)의 전위는 -3V가 되고, 그 게이트 단자(Gt)를 가지는 전송 사이리스터(T)의 임계 전압은 -4.5V가 된다. 이 임계 전압은 「L」(-3.3V)보다 낮기 때문에, 전송 사이리스터는 턴온할 수 없어, 오프 상태를 유지한다.
(3) 시각 c
시각 c에 있어서, 점등 신호(φI)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(C)>
점등 신호선(75)이 「L」(-3.3V)이 되어도, 발광 사이리스터(L1, L2)의 임계 전압은 -4.3V, 발광 사이리스터(L3)의 임계 전압은 -4.5V, 번호가 4 이상의 발광 사이리스터(L)의 임계 전압은 -4.8V이므로, 어느 쪽의 발광 사이리스터(L)도 턴온하지 않는다.
따라서, 시각 c의 직후에 있어서는, 전송 사이리스터(T1)만이 온 상태에 있다.
(4) 시각 d
시각 d에 있어서, 선택 신호(φVa 및 φVb)가 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 이하에서는, 전위의 레벨이 변화된 선택 신호(φV)가 지정 신호로서 송신되는 발광 칩(C)을 설명한다.
선택 신호(φVa)는, 도 4 및 도 5에 나타낸 바와 같이, 발광 칩(C1, C10, C11, C19, C21, C28, C31, C37)에 송신된다. 한편, 선택 신호(φVb)는, 발광 칩(C1, C2, C12, C20, C22, C29, C32, C38)에 송신된다.
선택 신호(φVa와 φVb)가 함께 송신되는 것은, 발광 칩(C1)이다.
여기에서는, 지정 신호로서 「H」(0V)의 선택 신호(φVa 및 φVb)가 함께 송신되는 발광 칩(C1)과, 「H」(0V)의 선택 신호(φVb)가 송신되며, 「L」(-3.3V)로 유지된 선택 신호(φVc)가 송신되는 발광 칩(C2)에 관하여 설명한다. 「H」(0V)의 선택 신호(φVa 또는 φVb)의 한쪽만이 송신되는 C10, C11, C12, C19, C20, C21, C22, C28, C29, C31, C32, C37, C38의 동작은 발광 칩(C2)과 동일하다.
<발광 칩(C1)>
선택 신호(φVa)는 φW단자에, 선택 신호(φVb)는 φE단자에 송신되므로, φW단자 및 φE단자는 「H」(0V)가 된다. 게이트 단자(Gt1)의 전위는, 「H」(0V)가 되어 있으므로, 게이트 단자(Gl1)의 전위는, 표 1로부터 0V가 되고, 발광 사이리스터(L1)의 임계 전압이 -1.5V가 된다. 또한, 게이트 단자(Gt2)의 전위는 -1.5V가 되어 있으므로, 게이트 단자(Gl2)의 전위는, 표 2로부터 -1.5V가 되고, 발광 사이리스터(L2)의 임계 전압이 -3V가 된다. 또한, 게이트 단자(Gt3)의 전위는, -3V가 되어 있으므로, 게이트 단자(Gl3)의 전위는, 표 3으로부터 -3V이고 변함없이, 발광 사이리스터(L3)의 임계 전압은 -4.5V를 유지한다. 번호가 4 이상의 발광 사이리스터(L)의 임계 전압은 -4.8V를 유지하고 있다.
그러면, 점등 신호(φI)가 시각 c에서 「L」(-3.3V)이 되어 있으므로, 임계 전압이 -1.5V의 발광 사이리스터(L1)가 턴온하여, 점등(발광)(도 8에서는 On으로 표기함.)한다. 그리고, 점등 신호선(75)의 전위는, pn접합의 확산 전위(Vd)인 -1.5V가 된다.
이 때, 발광 사이리스터(L2)는, 임계 전압은 -3V이지만, 임계 전압이 보다 높은 발광 사이리스터(L1)가 앞서 턴온하여, 점등 신호선(75)의 전위를 -1.5V로 설정하므로, 턴온하지 않는다.
따라서, 시각 d의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있는 동시에, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
<발광 칩(C2)>
선택 신호(φVb)는 φW단자에 송신되므로, φW단자가 「H」(0V)로 된다. 그러나, φE단자에 송신되는 선택 신호(φVc)는 「L」(-3.3V)로 유지되어 있다. 따라서, 게이트 단자(Gt1)의 전위는, 「H」(0V)가 되어 있어도, 게이트 단자(Gl1)의 전위는 표 1로부터 -2.8V가 유지되고, 발광 사이리스터(L1)는 임계 전압 -4.3V가 유지된다. 마찬가지로, 게이트 단자(Gl2)의 전위는, 표 2로부터 -2.8V가 유지되고, 발광 사이리스터(L2)는 임계 전압 -4.3V가 유지된다. 또한, 게이트 단자(Gl3)의 전위는, 표 3으로부터 -3V가 유지되고, 발광 사이리스터(L3)는 임계 전압 -4.5V가 유지된다.
이 때문에, 점등 신호(φI)가 「L」(-3.3V)이어도, 발광 사이리스터(L1) 등은 턴온하지 않는다.
또한, φW단자와 φE단자가 반대로 되어도 동일하여, φW단자와 φE단자를 구별하지 않아도 된다.
따라서, 시각 d의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있다.
(5) 시각 e
시각 e에 있어서, 선택 신호(φVa 및 φVb)가 「H」(0V)로부터 「L」(-3.3V)로 이행하는 동시에, 선택 신호(φVf 및 φVh)가 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(C1)>
「L」(-3.3V)의 선택 신호(φVa)가 φW단자에, 「L」(-3.3V)의 선택 신호(φVb)는 φE단자에 송신되므로, 게이트 단자(Gl1 및 Gl2)의 각각의 전위가, 표 1 및 표 2로부터, -2.8V로 돌아가고, 발광 사이리스터(L1 및 L2)의 임계 전압이 -4.3V가 된다. 그러나, 점등 신호(φI)는 「L」(-3.3V)로 유지되어 있으므로, 발광 사이리스터(L1)는 온 상태로 점등(발광)을 유지한다.
따라서, 시각 e의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있는 동시에, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
<발광 칩(C2)>
「L」(-3.3V)의 선택 신호(φVb)는 φW단자에 송신되므로, φW단자가 「L」(-3.3V)로 돌아간다. 그러나, 표 1 ~ 3에 나타낸 바와 같이, 게이트 단자(Gl)의 전위는 변화되지 않는다.
따라서, 시각 e의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있다.
<발광 칩(C16)>
선택 신호(φVf)는 φW단자에, 선택 신호(φVh)는 φE단자에 송신되므로, 시각 d에 있어서의 발광 칩(C1)과 마찬가지로, 발광 사이리스터(L1)가 턴온하여, 점등(발광)한다.
시각 e의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있는 동시에, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
<발광 장치(65)>
시각 e의 직후에 있어서, 각 발광 칩(C)(발광 칩(C1~C40))의 전송 사이리스터(T1)가 온 상태에 있고, 발광 칩(C1)의 발광 사이리스터(L1) 및 발광 칩(C16)의 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
이상에서 설명한 바와 같이, φW단자 및 φE단자에 송신되는 선택 신호(φV(φVa~φVj))가 함께 「H」(0V)인 발광 칩(C)에서는, 게이트 단자(Gt)의 전위가 「H」(0V)의 전송 사이리스터(T)의 게이트 단자(Gt)에 접속 저항(Ra)을 통해 접속된 발광 사이리스터(L)의 게이트 단자(Gl)의 전위가 0V가 되고, 이 발광 사이리스터(L)의 임계 전압이 -1.5V가 된다. 따라서, 점등 신호(φI)의 전위가 「L」(-3.3V)이면 발광 사이리스터(L)가 턴온하여, 점등(발광)한다.
한편, φW단자 및 φE단자에 송신되는 선택 신호(φV(φVa~φVj))의 한쪽만이 「H」(0V)인 발광 칩(C)에서는, 게이트 단자(Gt)의 전위가 「H」(0V)여도, 발광 사이리스터(L)의 게이트 단자(Gl)의 전위는 -2.8V가 유지되어, 발광 사이리스터(L)는 임계 전압도 -4.3V가 유지된다. 따라서, 점등 신호(φI)의 전위가 「L」(-3.3V)이어도, 발광 사이리스터(L)는 턴온할 수 없어, 점등(발광)하지 않는다.
또한, 발광 사이리스터(L)가 턴온하여, 점등(발광)하면, φW단자 및 φE단자에 송신되는 선택 신호(φV(φVa~φVj))의 한쪽 또는 양쪽이 「H」(0V)로부터 「L」(-3.3V)로 이행해도, 발광 사이리스터(L)의 온 상태가 유지되어, 점등(발광)을 유지한다.
이하에서는, φW단자 및 φE단자에 송신되는 선택 신호(φV(φVa~φVj))가 함께 「H」(0V)로 되는 발광 칩(C)만을 설명한다.
(6) 시각 f
시각 f에 있어서, 선택 신호(φVb 및 φVc)가 「L」(-3.3V)로부터 「H」(0V)로 이행하는 동시에, 선택 신호(φVf 및 φVh)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(C2)>
선택 신호(φVb)는 φW단자에, 선택 신호(φVc)는 φE단자에 송신되므로, 시각 d에 있어서의 발광 칩(C1)과 마찬가지로, 발광 사이리스터(L1)가 턴온하여, 점등(발광)한다.
시각 f의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있는 동시에, 발광 사이리스터(L1)도 온 상태로 점등(발광)하고 있다.
<발광 장치(65)>
시각 f의 직후에 있어서, 각 발광 칩(C)(발광 칩(C1~C40))의 전송 사이리스터(T1)가 온 상태에 있고, 발광 칩(C1)의 발광 사이리스터(L1), 발광 칩(C2)의 발광 사이리스터(L1), 발광 칩(C16)의 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
(7) 시각 g
시각 g에 있어서, 선택 신호(φVb 및 φVc)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(C2)>
선택 신호(φVb)는 φW단자에, 선택 신호(φVc)는 φE단자에 송신되지만, 시각 f에 있어서 턴온해서 점등(발광)한 발광 사이리스터(L1)는, 점등(발광)을 유지한다.
시각 g의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있는 동시에, 발광 사이리스터(L1)도 온 상태로 점등(발광)하고 있다.
<발광 장치(65)>
시각 g의 직후에 있어서, 각 발광 칩(C)(발광 칩(C1~C40))의 전송 사이리스터(T1)가 온 상태에 있고, 발광 칩(C1)의 발광 사이리스터(L1), 발광 칩(C2)의 발광 사이리스터(L1), 발광 칩(C16)의 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
(8) 시각 h
시각 h에 있어서, 선택 신호(φVf 및 φVi)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 그러면, 상세한 설명을 생략하지만, 도 5에 나타낸 바와 같이, 선택 신호(φVf)가 φW단자에 선택 신호(φVi)가 φE단자에 송신되는 발광 칩(C26)의 발광 사이리스터(L1)가 턴온해서 점등(발광)한다.
(9) 시각 i
시각 i에 있어서, 선택 신호(φVe 및 φVg)가, 「L」(-3.3V)로부터 「H」(0V)로 이행하는 동시에, 선택 신호(φVf 및 φVi)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그러면, 상세한 설명을 생략하지만, 도 5에 나타낸 바와 같이, 선택 신호(φVe)가 φW단자에 선택 신호(φVg)가 φE단자에 송신되는 발광 칩(C15)의 발광 사이리스터(L1)가 턴온해서 점등(발광)한다. 선택 신호(φVf)가 φW단자에 선택 신호(φVi)가 φE단자에 송신되는 발광 칩(C26)의 발광 사이리스터(L1)는 온 상태로 점등(발광)을 유지한다.
(10) 시각 j
시각 j에 있어서, 선택 신호(φVd 및 φVj)가, 「L」(-3.3V)로부터 「H」(0V)로 이행하는 동시에, 선택 신호(φVe 및 φVg)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그러면, 상세한 설명을 생략하지만, 도 5에 나타낸 바와 같이, 선택 신호(φVd)가 φW단자에 선택 신호(φVj)가 φE단자에 송신되는 발광 칩(C40)의 발광 사이리스터(L1)가 턴온해서 점등(발광)한다. 선택 신호(φVe)가 φW단자에 선택 신호(φVg)가 φE단자에 송신되는 발광 칩(C15)의 발광 사이리스터(L1)는 온 상태로 점등(발광)을 유지한다.
(11) 시각 k
시각 k에 있어서, 선택 신호(φVd 및 φVj)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그러나, 선택 신호(φVd)가 φW단자에 선택 신호(φVj)가 φE단자에 송신되는 발광 칩(C40)의 발광 사이리스터(L1)는 온 상태로 점등(발광)을 유지한다.
(12) 시각 l
선택 신호(φVf 및 φVj)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 그러면, 상세한 설명을 생략하지만, 도 5에 나타낸 바와 같이, 선택 신호(φVf)가 φW단자에 선택 신호(φVj)가 φE단자에 송신되는 발광 칩(C36)의 발광 사이리스터(L1)가 턴온해서 점등(발광)한다.
(13) 시각 m
시각 m에 있어서, 선택 신호(φVf 및 φVj)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그러나, 선택 신호(φVf)가 φW단자에 선택 신호(φVj)가 φE단자에 송신되는 발광 칩(C36)의 발광 사이리스터(L1)는 온 상태로 점등(발광)을 유지한다.
(14) 시각 n
시각 n에 있어서, 선택 신호(φVe 및 φVh)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 그러면, 상세한 설명을 생략하지만, 도 5에 나타낸 바와 같이, 선택 신호(φVe)가 φW단자에 선택 신호(φVh)가 φE단자에 송신되는 발광 칩(C25)의 발광 사이리스터(L1)는 턴온해서, 점등(발광)한다.
(15) 시각 o
시각 o에 있어서, 선택 신호(φVe 및 φVh)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그러나, 선택 신호(φVe)가 φW단자에 선택 신호(φVh)가 φE단자에 송신되는 발광 칩(C25)의 발광 사이리스터(L1)는 온 상태로, 점등(발광)을 유지한다.
<발광 장치(65)>
시각 o의 직후에 있어서, 발광 칩(C1, C2, C15, C16, C25, C26, C36, C40)의 각각의 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
(16) 시각 p
시각 p에 있어서, 점등 신호(φI)가 「H」(0V)로부터 「L」(-3.3V)로 이행하는 동시에, 제 2 전송 신호(φ2)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(C1, C2, C15, C16, C25, C26, C36, C40)>
점등 신호(φI)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 점등(발광)하고 있었던 발광 사이리스터(L1)의 캐소드 단자의 전위가 애노드 단자의 전위인 「H」(0V)가 되므로, 발광 칩(C1, C2, C15, C16, C25, C26, C36, C40)의 각 발광 사이리스터(L1)는 온 상태를 유지할 수 없고, 일제히 턴오프하여, 소등한다.
따라서, 발광 칩(C1)의 발광 사이리스터(L1)의 점등 기간은, 시각 d 내지 시각 p로 된다. 발광 칩(C2)의 발광 사이리스터(L1)의 점등 기간은, 시각 f 내지 시각 p로 된다. 이렇게, 점등 기간은 발광 칩(C)에 따라 다르게 된다.
<발광 장치(65)>
한편, 제 2 전송 신호(φ2)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 발광 칩(C)(발광 칩(C1~C40))의 임계 전압이 -3V였던 각 전송 사이리스터(T2)가 턴온한다. 그러면, 게이트 단자(Gt2)의 전위가 「H」(0V)로, 게이트 단자(Gt3)의 전위가 -1.5V로, 게이트 단자(Gt4)의 전위가 -3V로 된다. 이에 따라, 표 1에 나타낸 바와 같이, 게이트 단자(Gl2)의 전위가 -2.8V, 표 2에 나타낸 바와 같이 게이트 단자(Gl3)의 전위가 -2.8V, 표 3에 나타낸 바와 같이 게이트 단자(Gl4)의 전위가 -3V가 된다.
(17) 시각 q
시각 q에 있어서, 제 1 전송 신호(φ1)가 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 장치(65)>
발광 칩(C)(발광 칩(C1~C40))의 각 전송 사이리스터(T1)의 캐소드 단자의 전위가 애노드 단자의 전위인 「H」(0V)가 되므로, 전송 사이리스터(T1)가 턴오프한다.
그러면, 게이트 단자(Gt1)의 전위가, 「L」(-3.3V)을 향해 변화된다. 그리고, 결합 다이오드(Dx1)가 역바이어스가 되어, 게이트 단자(Gt2)의 전위가 「H」(0V)인 영향은, 게이트 단자(Gt1)에 미치지 않게 된다.
(18) 시각 r
시각 r에 있어서, 점등 신호(φI)가 「H」(0V)로부터 「L」(-3.3V)로 이행하고, 기간 T(2)가 개시한다.
이 이후는, 전송 사이리스터(T1)와 전송 사이리스터(T2)의 차이는 있지만, 기간 T(1)의 반복으로 된다. 기간 T(2)에서는, 발광 칩(C)(발광 칩(C1~C40))의 각 전송 사이리스터(T2)가 온 상태에 있으므로, 발광 사이리스터(L2)의 점등 또는 비점등이 제어되게 된다.
또한, 발광 칩(C)의 φW단자 및 φE단자를 동시에 「H」(0V)로 하지 않으면, 발광 사이리스터(L)를 비점등(소등)인채로 유지할 수 있다. 예를 들면, 기간 T(1)에 있어서, 발광 칩(C3)의 φW단자에 송신되는 선택 신호(φVc) 및 φE단자에 송신되는 선택 신호(φVd)는, 동시에 「H」(0V)가 되지 않는다. 따라서, 기간 T(1)에 있어서, 발광 칩(C3)의 발광 사이리스터(L1)는 턴온하지 않고, 비점등(소등)이다. 발광 칩(C35)의 φW단자에 송신되는 선택 신호(φVe) 및 φE단자에 송신되는 선택 신호(φVi)에 관해서도 동일하여, 발광 칩(C35)의 발광 사이리스터(L1)도 턴온하지 않고, 비점등(소등)이다.
또한, 도 8에 있어서는, 발광 칩(C1, C2, C15, C16, C25, C26, C36, C40)에 대응해서 선택 신호(φV(φVa~φVj))를 「L」(-3.3V)로부터 「H」(0V)로 변화시켰지만, 다른 발광 칩(C)에 관해서도, 기간 T(1)의 점등 신호(φI)가 「L」인 시각 c 내지 시각 p에 있어서, 「H」로 되는 기간을 설정하면, 각각의 발광 사이리스터(L1)를 턴온하여, 점등(발광)시킬 수 있다.
전술한 바와 같이, 각 발광 칩(C)(발광 칩(C1~C40))의 발광 사이리스터(L)의 점등 기간은, φW단자 및 φE단자에 송신되는 선택 신호(φV(φVa~φVj))가 함께 「H」(0V)가 된 시각(점등 개시 시각)으로부터, 시각 p까지의 기간으로 된다. 따라서, 발광 사이리스터(L)의 발광 강도를 감안해서, 감광체 드럼(12)을 노광하기 위한 점등 기간을 설정하면 된다. 즉, 발광 사이리스터(L)의 발광 강도로부터 산출된 보정값을, 예를 들면 화상 출력 제어부(30) 혹은 신호 발생 회로(110)에 설치된 불휘발 메모리에 축적하고, 각 발광 사이리스터(L)의 보정값에 의거하여, 점등 개시 시각을 설정해도 된다. 이렇게 함으로써, 발광 사이리스터(L)마다 광량을 보정(광량 보정)하여, 발광 사이리스터(L)에 따른 감광체 드럼(12)의 노광량의 차이를 억제할 수 있다.
본 실시형태에서는, 발광 칩(C)(발광 칩(C1~C40))을 중복하지 않고 지정할 수 있으므로, 발광 사이리스터(L)마다 점등 개시 시각을 산출할 수 있다.
또한, 선택 신호(φV)가 「H」의 기간(펄스 폭) 내에, 복수의 점등 개시 시각이 포함될 경우에는, 복수회의 노광에 있어서 평균화함으로써, 광량을 보정해도 된다.
이상 설명한 바와 같이, 본 실시형태에서는, 전송 사이리스터(T)를 순서대로 온 상태로 함으로써, 3입력 AND 회로(AND1)의 Gt(X)의 전위를 「H」(0V)로 설정하는 동시에, φW(Y) 및 φE(Z)가 함께 「H」(0V)가 되었을 때에, 게이트 단자(Gl)가 「H」(0V)가 되어, 발광 사이리스터(L)의 임계 전압이 -1.5V가 되도록 설정하고 있다(3입력 AND 회로(AND1)).
그리고, 각 발광 칩(C)(발광 칩(C1~C40))의 전송 사이리스터(T)를 병행해서 구동하는 동시에, 점등 신호(φI)를 발광 칩(C)(발광 칩(C1~C40))에 공통으로 송신하고 있다. 선택 신호(φV(φVa~φVj))의 어느 2개의 조합이 각 발광 칩(C)(발광 칩(C1~C40))에 공통으로 송신되도록 하고, 조합된 2개의 선택 신호(φV(φVa~φVj))가 함께 「H」(0V)가 된 발광 칩(C)(발광 칩(C1~C40))의 발광 사이리스터(L)가 턴온하여, 점등(발광)하게 되어 있다.
본 실시형태에서는, 선택 신호(φV(φVa~φVj))의 어느 2개를 조합시켜서 발광 칩(C)(발광 칩(C1~C40))을 지정하여, 회로 기판(62)에 설치하는 배선의 수를 억제하고 있다.
(제 2 실시형태)
제 2 실시형태에서는, 제 1 실시형태와 발광 칩(C)의 구성이 다르다.
도 9는, 제 2 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 여기에서도, 발광 칩(C1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 9에 있어서, 발광 칩(C)을 발광 칩(C1(C))으로 표기한다. 다른 발광 칩(C2~C40)의 구성은 발광 칩(C1)과 동일하다.
제 2 실시형태에 있어서의 발광 칩(C1(C))에서는, 도 6에 나타낸 제 1 실시형태의 발광 칩(C1(C))에 있어서의 쇼트키형 허가 다이오드(SDe)를 설치하고 있지 않다. 이에 따라, 허가 신호선(76)도 설치하고 있지 않다.
한편, 제 2 실시형태에 있어서의 발광 칩(C1(C))에서는, 기입 신호선(74)과 φW단자 사이에 쇼트키형 기입 다이오드(SDW)를 설치하고 있다. 쇼트키형 기입 다이오드(SDW)는, 캐소드 단자가 φW단자에, 애노드 단자가 기입 신호선(74)에 접속되어 있다. 또한, 기입 신호선(74)과 φE단자 사이에 쇼트키형 허가 다이오드(SDE)를 설치하고 있다. 쇼트키형 허가 다이오드(SDE)는, 캐소드 단자가 φE단자에, 애노드 단자가 기입 신호선(74)에 접속되어 있다.
그 외는, 제 1 실시형태에 있어서의 발광 칩(C1(C))과 동일하다. 따라서, 제 1 실시형태와 동일한 것에 대해서는, 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시형태에서는, 제 1 실시형태에서의 발광 칩(C)에 있어서의 쇼트키형 허가 다이오드(SDe) 및 허가 신호선(76)을 설치하고 있지 않으므로, 발광 칩(C)의 크기를 작게 할 수 있다.
한편, 본 실시형태에서는, 제 2 전기적 수단의 일례로서의 접속 저항(Ra)과, 제 3 전기적 수단의 일례로서의 쇼트키형 기입 다이오드(SDw)와, 쇼트키형 기입 다이오드(SDW)와, 쇼트키형 허가 다이오드(SDE)로 3입력 AND 회로(AND2)를 구성한다.
3입력 AND 회로(AND2)를, 도 9에 있어서 일점 쇄선으로 둘러싸서 나타낸 접속 저항(Ra1), 쇼트키형 기입 다이오드(SDw1), 쇼트키형 기입 다이오드(SDW), 쇼트키형 허가 다이오드(SDE)로 설명한다.
3입력 AND 회로(AND2)는, 접속 저항(Ra1)의 한쪽의 단자(O)에, 쇼트키형 기입 다이오드(SDw1)의 애노드 단자가 접속되어 있다. 그리고, 접속 저항(Ra1)의 다른 쪽의 단자(X)가 전송 사이리스터(T1)의 게이트 단자(Gt1)에 접속되어 있다. 쇼트키형 기입 다이오드(SDw1)의 캐소드 단자가 쇼트키형 기입 다이오드(SDW)의 애노드 단자 및 쇼트키형 허가 다이오드(SDE)의 애노드 단자에 접속되어 있다. 쇼트키형 기입 다이오드(SDW)의 캐소드 단자(Y)가 φW단자에 접속되고, 쇼트키형 허가 다이오드(SDE)의 캐소드 단자(Z)가 φE단자에 접속되어 있다.
그리고, 단자(X), 단자(Y), 단자(Z)가 입력 단자로 되고, 단자(O)가 출력 단자로 되어 있다. 후술하는 바와 같이, 단자(X), 단자(Y), 단자(Z)의 모든 전위(신호)가 「H」(0V)가 되었을 때, 단자(O)의 전위(신호)가 「H」(0V)가 된다. 따라서, 3입력 AND 회로(AND2)는 3입력의 AND로서 동작한다.
표 4는, 접속 저항(Ra1)의 다른 쪽의 단자(X)의 전위(Gt(X)로 표기함.)가 「H」(0V)일 때, φW단자(3입력 AND 회로(AND2)의 단자(Y))의 전위(φW(Y)로 표기함.) 및 φE단자(3입력 AND 회로(AND2)의 Z단자)의 전위(φE(Z)로 표기함.)와, 단자(O)의 전위(Gl(O)로 표기함.)의 관계를 설명하는 표이다.
φW(Y) 및 φE(Z)가 함께 「H」(0V)이면, Gl(O)이 「H」(0V)가 된다. 그러나, φW(Y) 또는 φE(Z)의 어느 한쪽 또는 양쪽이 「L」(-3.3V)이면, 쇼트키형 기입 다이오드(SDW) 또는 쇼트키형 허가 다이오드(SDE)의 어느 한쪽 또는 양쪽과, 쇼트키형 기입 다이오드(SDw1)가 순바이어스가 되고, Gl(O)은 「L」(-3.3V)에서 쇼트키 접합의 순방향 전위(Vs)(-0.5V)를 2개 만큼(-1V) 뺀 -2.3V가 된다.
표 5는, 접속 저항(Ra1)의 다른 쪽의 단자(X)의 전위(Gt(X))가 -1.5V일 때, φW(Y) 및 φE(Z)와 Gl(O)의 관계를 설명하는 표이다.
Gt(X)가 -1.5V이므로, φW(Y) 및 φE(Z)가 함께 「H」(0V)이면, 쇼트키형 기입 다이오드(SDW), 쇼트키형 허가 다이오드(SDE), 쇼트키형 기입 다이오드(SDw1)는 전부 역바이어스이다. 이 때문에, φW(Y) 및 φE(Z)가 함께 「H」(0V)인 영향은 Gl(O)에 미치지 않고, Gl(O)은 Gt(X)의 -1.5V가 된다.
그리고, φW(Y) 또는 φE(Z)의 어느 한쪽 또는 양쪽이 「L」(-3.3V)이면, 쇼트키형 기입 다이오드(SDW)와 쇼트키형 허가 다이오드(SDE)의 어느 한쪽 또는 양쪽 및 쇼트키형 기입 다이오드(SDw1)가 순바이어스가 되므로, Gl(O)은 Gt(X)에서 쇼트키 접합의 순방향 전위(Vs)(-0.5V)의 2개만큼(-1V)을 뺀 -2.3V가 된다.
표 6은, 접속 저항(Ra1)의 다른 쪽의 단자(X)의 전위(Gt(X))가 -3V일 때, φW(Y) 및 φE(Z)와 Gl(O)의 관계를 설명하는 표이다.
즉, Gt(X)가 -3V이므로, φW(Y) 및 φE(Z)가 함께 「H」(0V)이면, 쇼트키형 기입 다이오드(SDW), 쇼트키형 허가 다이오드(SDE), 쇼트키형 기입 다이오드(SDw1)는 전부 역바이어스가 된다. 이 때문에, φW(Y) 및 φE(Z)가 함께 「H」(0V)인 영향은, Gl(O)에 미치지 않고, Gl(O)의 전위는, Gt(X)의 전위인 -3V가 된다.
그리고, φW(Y) 또는 φE(Z)의 어느 한쪽 또는 양쪽이 「L」(-3.3V)이 되어도, Gt(X)의 전위의 차이가, 쇼트키 접합의 순방향 전위(Vs)(-0.5V)의 2개만큼(-1V)보다 절대값에 있어서 커지지 않으므로, 쇼트키형 기입 다이오드(SDW), 쇼트키형 허가 다이오드(SDE), 쇼트키형 기입 다이오드(SDw1)는 모두 순바이어스가 되지 않고, Gl(O)의 전위는 Gt(X)의 전위인 -3V가 된다.
즉, 3입력 AND 회로(AND2)의 단자(X)의 전위(Gt(X))가 「L」(-3.3V)에서 쇼트키 접합의 순방향 전위(Vs)(-0.5V)의 2배(-1V)를 뺀 값인 -2.3V보다 낮을 경우, Gl(O)의 전위는 Gt(X)의 전위로 된다. 그리고, φW(Y) 또는 φE(Z)의 전위의 변화에 무관계이다.
여기에서는, 3입력 AND 회로(AND2)를, 접속 저항(Ra1), 쇼트키형 기입 다이오드(SDW), 쇼트키형 허가 다이오드(SDE), 쇼트키형 기입 다이오드(SDw1)로 설명했지만, 다른 게이트 단자(Gl)를 단자(O)로 하는 3입력 AND 회로(AND2)에 대해서도 동일하다. 또한, 게이트 단자(Gl2)를 단자(O)로 하는 3입력 AND 회로(AND2)는, 접속 저항(Ra2)과 쇼트키형 기입 다이오드(SDw2)와 쇼트키형 기입 다이오드(SDW)와 쇼트키형 허가 다이오드(SDE)로 구성된다.
표 5 및 표 6에 있어서, φW(Y) 또는 φE(Z)의 어느 한쪽 또는 양쪽이 「L」(-3.3V)일 때, 게이트 단자(Gl)의 전위가 -2.3V가 된다. 이 값은, 제 1 실시형태에 있어서의 표 1 및 표 2에 나타낸 -2.8V와 다르다. 그러나, 게이트 단자(Gl)의 전위가 -2.3V인 발광 사이리스터(L)의 임계 전압은 -3.8V이다. 따라서, 점등 신호(φI)가 「L」(-3.3V)이어도, 발광 사이리스터(L)는 턴온하지 않아, 점등(발광)하지 않는다.
즉, 본 실시형태의 발광 장치(65)는, 제 1 실시형태에서의 발광 장치(65)와 동일하게 구동할 수 있다.
본 실시형태에 있어서도, 선택 신호(φV(φVa~φVj))의 어느 2개를 조합시켜서 발광 칩(C)(발광 칩(C1~C40))을 지정하여, 회로 기판(62)에 설치하는 배선의 수를 억제하고 있다.
(제 3 실시형태)
제 3 실시형태에서는, 제 1 실시형태와 발광 칩(C)의 구성이 다르다.
도 10은, 제 3 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 여기에서도, 발광 칩(C1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 10에 있어서, 발광 칩(C)을 발광 칩(C1(C))으로 표기한다. 다른 발광 칩(C2~C40)의 구성은 발광 칩(C1)과 동일하다.
제 3 실시형태에 있어서의 발광 칩(C1(C))에서는, 도 6에 나타낸 제 1 실시형태에 있어서의 발광 칩(C1(C))에서 이용한 전원선 저항(Rgx) 및 전원선(71)을 설치하고 있지 않다. 그 외는, 제 1 실시형태에 있어서의 발광 칩(C1(C))과 동일하다. 따라서, 제 1 실시형태와 동일한 것에 대해서는, 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시형태에서는, 제 1 실시형태에서의 발광 칩(C)에서 사용한 전원선 저항(Rgx) 및 전원선(71)을 설치하지 않고 있으므로, 발광 칩(C)의 크기를 작게 할 수 있다.
제 1 실시형태에서는, 게이트 단자(Gt)는 전원선 저항(Rgx)을 통해 「L」(-3.3V)의 전위가 공급되는 전원선(71)에 접속되어 있었다. 이에 따라, 온 상태의 전송 사이리스터(T)의 게이트 단자(Gt)와, 순바이어스의 결합 다이오드(Dx)에 의해 접속되며, 온 상태의 전송 사이리스터(T)의 게이트 단자(Gt)의 영향을 받은 게이트 단자(Gt)(전송 사이리스터(T1)가 온 상태일 때, 게이트 단자(Gt2, Gt3))를 제외하고, 게이트 단자(Gt)의 전위는 「L」(-3.3V)로 설정되어 있었다.
본 실시형태에서는, 온 상태의 전송 사이리스터(T)의 게이트 단자(Gt)와, 순바이어스의 결합 다이오드(Dx)에 의해 접속되며, 온 상태의 전송 사이리스터(T)의 게이트 단자(Gt)의 영향을 받은 게이트 단자(Gt)를 제외한 게이트 단자(Gt)의 전위는, φW단자 및 φE단자가 「L」(-3.3V)로 설정되면, 쇼트키형 기입 다이오드(SDw) 및 쇼트키형 허가 다이오드(SDe)가 순바이어스가 되어, -2.8V가 된다. 게이트 단자(Gt)의 전위가 -2.8V인 전송 사이리스터(T)의 임계 전압은 -4.3V이므로, 제 1 전송 신호(φ1) 또는 제 2 전송 신호(φ2)가 「L」(-3.3V)이 되어도, 턴온하지 않는다.
즉, 본 실시형태의 발광 칩(C1(C))은, 제 1 실시형태에서의 발광 칩(C1(C))과 동일하게 구동할 수 있다.
따라서, 본 실시형태에 있어서도, 선택 신호(φV(φVa~φVj))의 어느 2개를 조합시켜 발광 칩(C)(발광 칩(C1~C40))을 지정하여, 회로 기판(62)에 설치하는 배선의 수를 억제하고 있다.
(제 4 실시형태)
제 4 실시형태에서는, 제 1 실시형태와 발광 칩(C)의 구성이 다르다.
도 11은, 제 4 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 여기에서도, 발광 칩(C1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 11에 있어서, 발광 칩(C)을 발광 칩(C1(C))으로 표기한다. 다른 발광 칩(C2~C40)의 구성은 발광 칩(C1)과 동일하다.
제 4 실시형태에 있어서의 발광 칩(C1(C))에서는, 도 6에 나타낸 제 1 실시형태의 발광 칩(C1(C))에 있어서의 쇼트키형 기입 다이오드(SDw1, SDw2, SDw3, …)를 각각 제 3 전기적 수단의 일례로서의 기입 저항(Rw1, Rw2, Rw3, …)으로 치환하고, 쇼트키형 허가 다이오드(SDe1, SDe2, SDe3, …)를 각각 제 3 전기적 수단의 일례로서의 허가 저항(Re1, Re2, Re3, …)으로 치환하고 있다. 또한, 기입 저항(Rw1, Rw2, Rw3, …)을 각각 구별하지 않을 때는 기입 저항(Rw)이라 부르고, 허가 저항(Re1, Re2, Re3, …)을 각각 구별하지 않을 때는 허가 저항(Re)이라 부른다.
다른 구성은, 제 1 실시형태에 있어서의 발광 칩(C1(C))과 동일하다. 따라서, 제 1 실시형태와 동일한 것에 대해서는, 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시형태에서는, 제 1 실시형태에서의 발광 칩(C1(C))에서 이용한 쇼트키형 기입 다이오드(SDw) 및 쇼트키형 허가 다이오드(SDe)를 설치하고 있지 않으므로, 쇼트키 전극(도 7에 있어서의 151, 152 등)을 형성하는 공정을 생략할 수 있다.
한편, 본 실시형태에서는, 접속 저항(Ra)과 기입 저항(Rw)과 허가 저항(Re)으로 3입력 AND 회로(AND3)를 구성한다.
3입력 AND 회로(AND3)를, 도 11에 있어서 일점 쇄선으로 둘러싸서 나타낸 접속 저항(Ra1), 기입 저항(Rw1), 허가 저항(Re1)으로 설명한다.
3입력 AND 회로(AND3)는, 접속 저항(Ra1)의 한쪽의 단자(O)에, 기입 저항(Rw1)의 한쪽의 단자(무부호)와 허가 저항(Re1)의 한쪽의 단자(무부호)가 접속되어 있다. 그리고, 접속 저항(Ra1)의 다른 쪽의 단자(X)가 전송 사이리스터(T1)의 게이트 단자(Gt1)에 접속되어 있다. 기입 저항(Rw1)의 다른 쪽의 단자(Y)가 기입 신호선(74)에, 허가 저항(Re1)의 다른 쪽의 단자(Z)가 허가 신호선(76)에 접속되어 있다.
그리고, 단자(X), 단자(Y), 단자(Z)가 입력 단자로 되고, 단자(O)가 출력 단자로 되어 있다. 후술하는 바와 같이, 단자(X), 단자(Y), 단자(Z)의 모든 전위(신호)가 「H」(0V)가 되었을 때, 단자(O)의 전위(신호)가 「H」(0V)가 된다. 따라서, 3입력 AND 회로(AND3)는 3입력의 AND로서 동작한다.
표 7은 접속 저항(Ra1)의 다른 쪽의 단자(X)의 전위(Gt(X)로 표기함.)가 「H」(0V)일 때, φW단자(3입력 AND 회로(AND3)의 단자(Y))의 전위(φW(Y)로 표기함.) 및 φE단자(3입력 AND 회로(AND3)의 Z단자)의 전위(φE(Z)로 표기함.)와, 단자(O)의 전위(Gl(O)로 표기함.)의 관계를 설명하는 표이다.
여기에서는, 접속 저항(Ra)의 저항값을 Ra, 기입 저항(Rw)의 저항값을 Rw, 허가 저항(Re)의 저항값을 Re로 하고, Ra=2×Rw=2×Re의 경우를 나타내고 있다.
φW(Y) 및 φE(Z)가 함께, 「H」(0V)이면, Gl(O)이 「H」(0V)가 된다. 그러나, φW(Y) 또는 φE(Z)의 어느 한쪽이 「L」(-3.3V)이면, -3.3V가 접속 저항(Ra), 기입 저항(Rw), 허가 저항(Re)에 의해 분압되게 되어, Gl(O)이 -1.98V가 된다. 또한, φW(Y) 및 φE(Z)가 함께 「L」(-3.3V)이면, Gl(O)이 -2.64V가 된다.
여기에서는, 제 1 실시형태에서 나타낸 표 2 및 표 3에 대응하는 표를 나타내지 않지만, 상기와 동일하게 구할 수 있다.
표 7에 있어서, φW(Y) 또는 φE(Z)의 어느 한쪽이 「L」(-3.3V)일 때의 Gl(O)은 -1.98V이고, 제 1 실시형태에 있어서의 표 1에 나타낸 -2.8V와 다르다. 그러나, 게이트 단자(Gl)의 전위가 -1.98V의 발광 사이리스터(L)의 임계 전압은 -3.48V이다. 따라서, 점등 신호(φI)가 「L」(-3.3V)이어도, 발광 사이리스터(L)는 턴온하지 않아, 점등(발광)하지 않는다.
즉, 본 실시형태의 발광 장치(65)는, 제 1 실시형태에서의 발광 장치(65)와 동일하게 구동할 수 있다.
또한, Ra/Rw 및 Ra/Re를 크게 하면, φW(Y) 또는 φE(Z)의 어느 한쪽이 「L」(-3.3V)일 때의 Gl(O)을 낮게 할 수 있다. 그러나, Ra가 커지면, 발광 사이리스터(L)의 게이트 단자(Gl)의 전하의 방전에 시간이 걸리게 된다. 한편, Re 및 Rw는, 전송 사이리스터(T)의 게이트 단자(Gt)의 전류 공급 능력에 따라 제한되기 때문에, 함부로 작게 할 수 없다. 따라서, Ra/Rw 및 Ra/Re는, 1 이상 또한 5 이하로 하는 것이 바람직하다.
본 실시형태에 있어서도, 선택 신호(φV(φVa~φVj))의 어느 2개를 조합시켜서 발광 칩(C)(발광 칩(C1~C40))을 지정하여, 회로 기판(62)에 설치하는 배선의 수를 억제하고 있다.
(제 5 실시형태)
제 5 실시형태에서는, 제 1 실시형태와 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성이 다르다.
도 12는 제 5 실시형태에 있어서의 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸 도면이다. 또한, 발광 칩(C)의 구성은 제 1 실시형태와 동일하다(도 4의 (a) 참조). 도 12에서는, 발광 칩(C1~C10)의 부분을 나타내고 있다.
이하에서는, 본 실시형태에 대해서, 제 1 실시형태와 다른 부분을 중심으로 설명하고, 제 1 실시형태와 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시형태에서는, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩(C)(발광 칩(C1~C40))에 대하여, 점등 신호(φIo와 φIe)를 송신하는 점등 신호 공급 수단의 일례로서의 점등 신호 발생부(140)를 구비하고 있다.
그리고, 회로 기판(62)에는, 신호 발생 회로(110)의 점등 신호 발생부(140)로부터, 홀수 번호의 발광 칩(C1, C3, C5, …)의 φI단자에 각각 전류 제한 저항(RI)을 통해 접속되고, 점등 신호(φIo)를 송신하기 위한 점등 신호 라인(204o)이 설치되어 있다. 점등 신호(φIo)는 홀수 번호의 발광 칩(C1, C3, C5, …)에 공통(병렬)으로 송신된다.
마찬가지로, 회로 기판(62)에는, 신호 발생 회로(110)의 점등 신호 발생부(140)로부터, 짝수 번호의 발광 칩(C2, C4, C6, …)의 φI단자에 각각 전류 제한 저항(RI)을 통해 접속되고, 점등 신호(φIe)를 송신하기 위한 점등 신호 라인(204e)이 설치되어 있다. 점등 신호(φIe)는, 짝수 번호의 발광 칩(C2, C4, C6, …)에 공통(병렬)으로 송신된다.
따라서, 본 실시형태에서는, 회로 기판(62)에 설치되는 배선의 수는 16개로, 제 1 실시형태의 15개보다 1개 많다. 그러나, 본 실시형태에 있어서의 배선의 수의 16개는, 본 실시형태를 적용하지 않을 경우의 44개에 비하면 적다.
본 실시형태에서는 점등 신호 라인(204e 및 204o)을 설치하고 있으므로, 제 1 실시형태의 점등 신호 라인(204)에 비해, 점등 신호 라인(204e 및 204o)의 각각 흐르는 전류를 작게 할 수 있다.
본 실시형태에 있어서의 각 발광 칩(C)(발광 칩(C1~C40))에 송신되는 선택 신호(φVa~φVj)의 조합은, 제 1 실시형태와 동일하다(도 5 참조).
또한, 본 실시형태에 있어서의 발광 칩(C)의 회로 구성은, 제 1 실시형태의 발광 칩(C)의 회로 구성과 동일하다(도 6, 도 7 참조).
도 13은, 제 5 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 13에서는, 발광 장치(65)의 발광 칩(C)(발광 칩(C1~C40))에 있어서, 발광 칩(C1, C2, C3, C15, C16, C25, C26)을 취출해서 설명한다. 다른 발광 칩(C)도 동일하다. 그리고, 도 13에서는, 각 발광 칩(C)에 있어서의 발광 사이리스터(L1 및 L2)의 점등 또는 비점등을 제어하는 부분을 중심으로 한 타이밍 차트를 나타내고 있다.
도 13에 있어서, 시각 a 내지 시각 v로 알파벳순으로 시각이 경과한다고 한다. 시각 a 내지 시각 v는, 도 8의 시각 a 내지 시각 v와 동일하다. 그리고, 도 13에서는, 시각 m과 시각 n 사이에 시각 α를, 시각 o와 시각 p 사이에 시각 β를, 시각 s와 시각 t 사이에 시각 γ와 시각 δ(시각 γ는 시간축 상에서 시각 δ보다 앞)를 새롭게 마련하고 있다.
그리고, 본 실시형태에 있어서도, 제 1 실시형태와 마찬가지로, 각 발광 칩(C)의 발광 사이리스터(L1)는, 시각 c 내지 시각 r의 기간 T(1)에 있어서 점등 제어된다. 각 발광 칩(C)의 발광 사이리스터(L2)는, 시각 r 내지 시각 v의 기간 T(2)에 있어서 점등 제어된다. 각 발광 칩(C1)의 발광 사이리스터(L3)는, 시각 v로부터의 기간 T(3)에 있어서 점등 제어가 행해진다. 이하, 동일하게 해서 번호가 4 이상의 발광 사이리스터(L)가 순서대로 점등 제어된다.
이하에서는, 본 실시형태에 대해서, 제 1 실시형태와 다른 부분을 중심으로 설명한다.
점등 신호(φIe)의 신호 파형은 제 1 실시형태에 있어서의 점등 신호(φI)와 동일하다(도 8 참조). 한편, 점등 신호(φIo)의 신호 파형은, 점등 신호(φIe)의 신호 파형을, 시간축 상에서, 기간 T의 1/2의 시간 후로 시프트하고 있다.
홀수 번호의 발광 칩(C1, C3, C15, C25)의 발광 사이리스터(L1)를 점등(발광)시키기 위해서는, 발광 칩(C1, C3, C15, C25)의 각각을 지정하는 선택 신호(φV(φVa~φVj))의 「H」(0V)의 기간을, 점등 신호(φIe)가 「L」(-3.3V)인 시각 c 내지 시각 p의 기간에 설정하게 된다. 이것은 제 1 실시형태와 동일하다.
한편, 짝수 번호의 발광 칩(C2, C16, C26)의 발광 사이리스터(L1)를 점등(발광)시키기 위해서는, 발광 칩(C2, C16, C26)의 각각을 지정하는 선택 신호(φV(φVa~φVj))가 「L」(-3.3V)로부터 「H」(0V)로 이행하는 타이밍(점등 개시 시각)을, 점등 신호(φIo)가 「L」(-3.3V)인 시각 α 내지 시각 p의 기간에 설정하게 된다. 즉, 점등 개시 시각은, 시각 p 내지 시각 δ의 기간에 설정할 수 없다. 만약, 시각 p 내지 시각 q의 기간에, 점등 개시 시각을 설정하면, 전송 사이리스터(T1 및 T2)가 온 상태에 있기 때문에, 발광 사이리스터(L1과 L2)가 점등(발광)하게 된다. 또한, 시각 q 내지 시각 δ의 기간(예를 들면 시각 γ)에, 점등 개시 시각을 설정하면, 전송 사이리스터(T2)가 온 상태에 있기 때문에, 발광 사이리스터(L2)가 점등하게 되기 때문이다.
기간 T(1)에 있어서, 홀수 번호의 발광 칩(C1, C3, C15, C25)에 대해서 구체적으로 설명한다. 도 13에 나타낸 바와 같이, 발광 칩(C1)의 발광 사이리스터(L1)는 시각 d에 있어서 턴온해서 점등(발광)한다. 발광 칩(C15)의 발광 사이리스터(L1)는 시각 i에 있어서 턴온해서 점등(발광)한다. 발광 칩(C25)의 발광 사이리스터(L1)는 시각 n에 있어서 턴온해서 점등(발광)한다. 발광 칩(C3)을 지정하는 선택 신호(φVc 및 φVd)는, 기간 T(1)의 시각 c 내지 시각 p의 기간에 있어서, 함께 「H」(0V)가 되는 기간을 갖지 않으므로, 발광 칩(C3)의 발광 사이리스터(L1)는 비점등인채이다.
그리고, 발광 칩(C1, C15, C25)의 각각의 발광 사이리스터(L1)의 점등 기간은, 시각 p에 있어서, 점등 신호(φIo)가 「L」(-3.3V)로부터 「H」(0V)로 이행함으로써 종료된다.
다음으로, 기간 T(1)에 있어서, 짝수 번호의 발광 칩(C2, C16, C26)에 대해서 구체적으로 설명한다. 도 13에 나타낸 바와 같이, 발광 칩(C2)의 발광 사이리스터(L1)는 시각 o에 있어서 턴온해서 점등(발광)한다. 발광 칩(C16)의 발광 사이리스터(L1)는 시각 n에 있어서 턴온해서 점등(발광)한다. 발광 칩(C26)의 발광 사이리스터(L1)는 시각 β에 있어서 턴온해서 점등(발광)한다.
그리고, 발광 칩(C2, C16, C26)의 발광 사이리스터(L1)의 점등 기간은, 시각 δ이고, 점등 신호(φIe)가 「L」(-3.3V)로부터 「H」(0V)로 이행함으로써 종료된다.
기간 T(2) 이후에 있어서도 동일하다.
이상에서 설명한 바와 같이, 본 실시형태에 있어서도, 선택 신호(φV(φVa~φVj))의 어느 2개를 조합시켜서 발광 칩(C)(발광 칩(C1~C40))을 지정하여, 회로 기판(62)에 설치하는 배선의 수를 억제하고 있다.
또한, 본 실시형태에서는, 점등 신호(φIo)는 점등 신호(φIe)를, 기간 T의 1/2의 시간, 시간축 상에서 뒤로 시프트하고 있지만, 시프트하는 시간은, 기간 T의 1/2에 한정되지 않고, 기간 T 이하의 미리 정해진 시간으로 하면 된다.
(제 6 실시형태)
제 6 실시형태에서는, 제 5 실시형태와 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성이 다르다.
제 5 실시형태에서는, 도 13에 있어서 설명한 바와 같이, 짝수 번호의 발광 칩(C2, C16, C26)의 발광 사이리스터(L1)의 점등 개시 시각은, 점등 신호(φIo)가 「L」(-3.3V)인 시각 α 내지 시각 p의 기간에 설정하게 되고, 시각 p 내지 시각 δ의 기간에는 설정할 수 없었다. 즉, 홀수 번호의 발광 칩(C1, C3, C5, …)에 비해, 짝수 번호의 발광 칩(C2, C4, C6, …)에 설정 가능한 점등 기간이 길게 되어 있었다.
본 실시형태에서는, 홀수 번호의 발광 칩(C1, C3, C5, …)에 송신하는 제 1 전송 신호(φ1a), 제 2 전송 신호(φ2a)와, 짝수 번호의 발광 칩(C2, C4, C6, …)에 송신하는 제 1 전송 신호(φ1b), 제 2 전송 신호(φ2b)를 나눔으로써, 홀수 번호의 발광 칩(C1, C3, C5, …)과 짝수 번호의 발광 칩(C2, C4, C6, …)에서, 설정 가능한 점등 기간을 동일하게 했다.
도 14는 제 6 실시형태에 있어서의 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸 도면이다. 또한, 발광 칩(C)의 구성은 제 1 실시형태와 동일하다(도 4의 (a) 참조). 도 14에서는, 발광 칩(C1~C10)의 부분을 나타내고 있다.
이하에서는, 본 실시형태에 대해서, 제 5 실시형태와 다른 부분을 중심으로 설명하고, 제 5 실시형태와 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 홀수 번호의 발광 칩(C1, C3, C5, …)에 대하여, 제 1 전송 신호(φ1e)와 제 2 전송 신호(φ2e)를 송신하는 전송 신호 발생부(120a)와, 짝수 번호의 발광 칩(C2, C4, C6, …)에 대하여, 제 1 전송 신호(φ1o)와 제 2 전송 신호(φ2o)를 송신하는 전송 신호 발생부(120b)를 구비하고 있다.
또한, 도 14에서는, 전송 신호 발생부(120a)와 전송 신호 발생부(120b)를 나누어서 나타냈지만, 이들을 합쳐 전송 신호 공급 수단의 일례로서의 전송 신호 발생부(120)라고 부른다.
회로 기판(62)에는, 신호 발생 회로(110)의 전송 신호 발생부(120a)로부터, 홀수 번호의 발광 칩(C1, C3, C5, …)의 φ1단자에, 제 1 전송 신호(φ1e)를 송신하기 위한 제 1 전송 신호 라인(201e), 및 홀수 번호의 발광 칩(C1, C3, C5, …)의 φ2단자에, 제 2 전송 신호(φ2e)를 송신하기 위한 제 2 전송 신호 라인(202e)이 설치되어 있다. 제 1 전송 신호(φ1e) 및 제 2 전송 신호(φ2e)는 홀수 번호의 발광 칩(C1, C3, C5, …)에 공통(병렬)으로 송신된다.
마찬가지로, 신호 발생 회로(110)의 전송 신호 발생부(120b)로부터, 짝수 번호의 발광 칩(C2, C4, C6, …)의 φ1단자에, 제 1 전송 신호(φ1o)를 송신하기 위한 제 1 전송 신호 라인(201o), 및 짝수 번호의 발광 칩(C2, C4, C6, …)의 φ2단자에, 제 2 전송 신호(φ2o)를 송신하기 위한 제 2 전송 신호 라인(202o)이 설치되어 있다. 제 1 전송 신호(φ1o) 및 제 2 전송 신호(φ2o)는, 짝수 번호의 발광 칩(C2, C4, C6, …)에 공통(병렬)으로 송신된다.
따라서, 본 실시형태에서는, 회로 기판(62)에 설치되는 배선의 수는 18개로, 제 1 실시형태의 15개보다 3개 많고, 제 5 실시형태의 16개보다 2개 많다. 그러나, 본 실시형태에 있어서의 배선의 수의 18개는, 본 실시형태를 적용하지 않을 경우의 44개에 비하면 적다.
본 실시형태에 있어서의 각 발광 칩(C)(발광 칩(C1~C40))에 대하여, 송신되는 선택 신호(φVa~φVj)의 조합은 제 1 실시형태와 동일하다(도 5 참조).
또한, 본 실시형태에 있어서의 발광 칩(C)의 회로 구성은, 제 1 실시형태의 발광 칩(C)의 회로 구성과 동일하다(도 6, 도 7 참조).
도 15는, 제 6 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 15에서는, 발광 장치(65)의 발광 칩(C)(발광 칩(C1~C40))에 있어서, 발광 칩(C1, C2, C3, C15, C16, C25, C26)을 취출해서 설명한다. 다른 발광 칩(C)도 동일하다. 그리고, 도 15에서는, 각 발광 칩(C)에 있어서의 발광 사이리스터(L1 및 L2)의 점등 또는 비점등을 제어하는 부분을 중심으로 한 타이밍 차트를 나타내고 있다.
도 15에 있어서, 시각 a 내지 시각 v로 알파벳순으로 시각이 경과한다고 한다. 시각 a 내지 시각 v는, 도 8 및 도 13의 시각 a 내지 시각 v와 동일하다. 그리고, 도 15에서는, 시각 m과 시각 n 사이에 시각 α를, 시각 o와 시각 p 사이에 시각 β를, 시각 s와 시각 t 사이에 시각 γ와 시각 δ(시각 γ는 시간축 상에서 시각 δ보다 앞)를 제 5 실시형태와 동일하게 마련하고 있다(도 13 참조).
이하에서는, 본 실시형태에 대해서, 제 5 실시형태와 다른 부분을 중심으로 설명한다.
홀수 번호의 발광 칩(C1, C3, C5, …)에 송신되는 제 1 전송 신호(φ1e) 및 제 2 전송 신호(φ2e)의 신호 파형은, 제 5 실시형태의 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)의 신호 파형과 동일하다. 이에 대하여, 짝수 번호의 발광 칩(C2, C4, C6, …)에 송신되는 제 1 전송 신호(φ1o) 및 제 2 전송 신호(φ2o)의 신호 파형은, 제 1 전송 신호(φ1e) 및 제 2 전송 신호(φ2e)의 신호 파형을, 시간축 상에서, 기간 T의 1/2의 시간 후로 시프트하고 있다.
또한, 제 5 실시형태와 동일하게, 홀수 번호의 발광 칩(C1, C3, C5, …)에 송신되는 점등 신호(φIe)의 신호 파형은 제 1 실시형태의 점등 신호(φI)와 동일하지만(도 8 참조), 짝수 번호의 발광 칩(C2, C4, C6, …)에 송신되는 점등 신호(φIo)의 신호 파형은, 점등 신호(φIe)의 신호 파형을, 시간축 상에서, 기간 T의 1/2의 시간 후로 시프트하고 있다.
즉, 본 실시형태에서는, 홀수 번호의 발광 칩(C1, C3, C5, …)에 송신되는 제 1 전송 신호(φ1e), 제 2 전송 신호(φ2e), 점등 신호(φIe)와, 짝수 번호의 발광 칩(C2, C4, C6, …)에 송신되는 제 1 전송 신호(φ1o), 제 2 전송 신호(φ2o), 점등 신호(φIo)는, 각각의 신호의 시간축 상에서의 상호의 관계(위상 관계)를 유지하고, 시간축 상에서 시프트되어 마련되어 있다.
이렇게 함으로써, 홀수 번호의 발광 칩(C1, C3, C5, …)의 각각의 발광 사이리스터(L1)의 점등 개시 시각은, 홀수 번호의 발광 칩(C1, C3, C5, …)의 각각의 전송 사이리스터(T1)가 온 상태이고, 또한 점등 신호(φIe)가 「L」(-3.3V)인 시각 c 내지 시각 p의 기간에 설정할 수 있고, 짝수 번호의 발광 칩(C2, C4, C6, …)의 각각의 발광 사이리스터(L1)의 점등 개시 시각은, 짝수 번호의 발광 칩(C2, C4, C6, …)의 각각의 전송 사이리스터(T1)가 온 상태이고, 또한 점등 신호(φIo)가 「L」(-3.3V)인 시각 α 내지 시각 δ의 기간에 설정할 수 있다.
따라서, 제 5 실시형태에 있어서의 발광 칩(C2)의 발광 사이리스터(L1)의 점등 개시 시각인 시각 o(도 13 참조)을, 본 실시형태에서는, 화살표로 나타낸 바와 같이 시각 γ에 설정할 수 있다.
이상에서 설명한 바와 같이, 본 실시형태에 있어서도, 본 실시형태에서는, 선택 신호(φV(φVa~φVj))의 어느 2개를 조합시켜서 발광 칩(C)(발광 칩(C1~C40))을 지정하여, 회로 기판(62)에 설치하는 배선의 수를 억제하고 있다.
또한, 본 실시형태에서는, 점등 신호(φIo)는 점등 신호(φIe)를, 시간축 상에서, 기간 T의 1/2의 시간, 후로 시프트하고 있지만, 시프트하는 시간은, 기간 T의 1/2에 한정되지 않고, 기간 T 이하의 미리 정해진 시간으로 하면 된다.
(제 7 실시형태)
제 7 실시형태에서는, 제 1 실시형태와 발광 칩(C) 및 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성이 다르다.
도 16은, 제 7 실시형태에 있어서의 발광 칩(C)의 구성, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸 도면이다. 도 16의 (a)는 발광 칩(C)의 구성을 나타내고, 도 16의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸다. 또한, 도 16의 (b)에서는, 발광 칩(C1~C10)의 부분을 나타내고 있다.
이하에서는, 본 실시형태에 대해서, 제 1 실시형태와 다른 부분을 중심으로 설명하고, 제 1 실시형태와 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
처음에, 도 16의 (a)에 나타낸 발광 칩(C)의 구성을 설명한다.
발광 칩(C)은, 기판(80)의 장변 방향의 양 단부에, 각종의 제어 신호 등을 받아들이기 위한 복수의 본딩 패드인 입력 단자(Vga단자, φ2단자, φW1단자, φW2단자, φE단자, φ1단자, φI1단자, φI2단자)를 구비하고 있다. 제 1 실시형태의 발광 칩(C)의 φW단자가, φW1단자 및 φW2단자로 이루어져 있다. 또한, φI단자가 φI1단자 및 φI2단자로 이루어져 있다. 이들 입력 단자는, 기판(80)의 일 단부로부터 Vga단자, φ2단자, φW1단자, φW2단자의 순서로 설치되고, 기판(80)의 타 단부로부터 φI2단자, φI1단자, φ1단자, φE단자의 순서로 설치되어 있다. 그리고, 발광 소자열(102)은, φW2단자와 φE단자 사이에 설치되어 있다.
다음으로, 도 16의 (b)에 의해, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 설명한다.
발광 장치(65)의 회로 기판(62)에는, 신호 발생 회로(110) 및 발광 칩(C)(발광 칩(C1~C20))이 탑재되고, 신호 발생 회로(110)와 발광 칩(C1~C40)을 상호 접속하는 배선이 설치되어 있다. 또한, 제 1 실시형태에서는, 발광 칩(C)(발광 칩(C1~C40))은 40개였지만, 본 실시형태에서는 발광 칩(C)(발광 칩(C1~C20))은 20개로 한다.
본 실시형태에서는, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩(C)(발광 칩(C1~C20))에 대하여, 점등 신호(φI)를 송신하는 점등 신호 공급 수단의 일례로서의 점등 신호 발생부(140)를 구비하고 있다.
그리고, 회로 기판(62)에는, 신호 발생 회로(110)의 점등 신호 발생부(140)로부터, 각 발광 칩(C)(발광 칩(C1~C20))의 φI1단자와 φI2단자에 각각 전류 제한 저항(RI)을 통해 접속되고, 점등 신호(φI)를 송신하기 위한 점등 신호 라인(204)이 설치되어 있다. 점등 신호(φI)는, 각 발광 칩(C)(발광 칩(C1~C20))의 φI1단자 및 φI2단자에 공통(병렬)으로 송신된다.
제 1 실시형태에서는, 선택 신호(φV(φVa~φVj))로부터 2개를 취한 조합에 의한 2개의 선택 신호(φV)가 지정 신호로서 각 발광 칩(C)(발광 칩(C1~C20))의 φW단자, φE단자에 대하여 송신되어 있었다. 본 실시형태에서는, 선택 신호(φV(φVa~φVj))로부터 3개를 취한 조합에 의한 3개의 선택 신호(φV)가 지정 신호로서 각 발광 칩(C)(발광 칩(C1~C20))의 제어 단자의 일례로서의 φW1단자, φW2단자, φE단자에 대하여 송신된다.
도 17은, 각 발광 칩(C)(발광 칩(C1~C20))에 송신되는 선택 신호(φV(φVa~φVj))의 조합을 설명하는 도면이다. 각 발광 칩(C)에 대하여, “E”로 표기된 선택 신호(φV(φVa~φVj))가 φE단자에 송신되고, “W1”로 표기된 선택 신호(φV(φVa~φVj))가 φW1단자에 송신되고, “W2”로 표기된 선택 신호(φV(φVa~φVj))가 φW2단자에 송신된다.
예를 들면, 발광 칩(C1)의 φE단자에는 선택 신호(φVa)가, φW1단자에는 선택 신호(φVc)가, φW2단자에는 선택 신호(φVd)가 송신된다. 발광 칩(C2)의 φE단자에는 선택 신호(φVa)가, φW1단자에는 선택 신호(φVe)가, φW2단자에는 선택 신호(φVf)가 송신된다. 다른 발광 칩(C3~C20)에 대해서도 동일하다.
도 16의 (b)에 있어서, 선택 신호 라인(230~239)은, 도 17의 선택 신호(φV(φVa~φVj))의 조합에 의거하여, 선택 신호 발생부(160)와, 각 발광 칩(C)(발광 칩(C1~C20))의 φE단자, φW1단자, φW2단자를 접속하고 있다.
여기에서, 송신되는 선택 신호(φV(φVa~φVj))의 조합에 관하여 설명한다. 송신되는 선택 신호(φV(φVa~φVj))의 조합은, 각 발광 칩(C)을 구별해서(개별적으로) 선택(지정)할 수 있게, 서로 중복되지 않도록 선택된다.
우선, 짝수(2n(n은 정수))개의 선택 신호선(φV(φV1~φV2n))이 있을 경우를 설명한다. 1번째의 선택 신호선(φV1)을 φE단자에 접속하고, 2번째의 선택 신호선(φV2)을 비접속으로 하고, (n-1)개를 φW1단자에, 나머지의 (n-1)개를 φW2단자에 배분해서 접속하면, (n-1)개의 발광 칩(C)을 지정할 수 있다.
다음으로, 1번째의 선택 신호선(φV1)을 비접속으로 하고, 2번째의 선택 신호선(φV2)을 φE에 접속하고, (n-1)개를 φW1단자에, 나머지의 (n-1)개를 φW2단자에 배분해서 접속하면, (n-1)개의 발광 칩(C)을 지정할 수 있다.
또한, 1, 2, 4번째의 선택 신호선(φV1, φV2, φV4)을 비접속으로 하고, 3번째의 φV3을 φE단자에 접속하고, (n-2)개를 φW1단자에, 나머지의 (n-2)개를 φW2단자에 배분해서 접속하면, (n-2)개의 발광 칩(C)을 지정할 수 있다.
또한, 1, 2, 3번째의 선택 신호선(φV1, φV2, φV3)을 비접속으로 하고, 4번째의 φV4를 φE단자에 접속하고, (n-2)개를 φW1단자에, 나머지의 (n-2)개를 φW2단자에 배분해서 접속하면, (n-2)개의 발광 칩(C)을 지정할 수 있다.
이하 동일하게 하면, (n-1)부터 1까지의 등차수열의 합이 2세트 생긴다. 따라서, 구별해서 지정할 수 있는 발광 칩(C)의 수 Q는,
[수 2]
로 된다.
예를 들면, 10(n=5)개의 선택 신호선(φV)(φV1~φV10)에서는, 20개의 발광 칩(C)을 구별해서 지정할 수 있다.
또한, 40개의 발광 칩(C)을 구별해서 지정하기 위해서는, 14(n=7)개의 선택 신호선(φV(φV1~φV14))을 사용하면 된다.
다음으로, 홀수(2n+1)개의 선택 신호선(φV(φV1~φV2n+1))이 있을 경우를 설명한다. 1번째의 선택 신호선(φV1)을 φE단자에 접속하고, n개를 φW1단자에, 나머지의 n개를 φW2단자에 배분해서 접속하면, n개의 발광 칩(C)을 구별해서 지정할 수 있다.
이 이후는, 1번째의 선택 신호선(φV1)을 비접속으로 하므로, 상술한 짝수(2n)개의 경우와 동일해진다. 따라서, 구별해서 지정할 수 있는 발광 칩(C)의 수 Q는,
[수 3]
으로 된다.
예를 들면, 11(n=5)개의 선택 신호선(φV)(φV1~φV11)에서는, 25개의 발광 칩(C)을 구별해서 지정할 수 있다.
이상 설명한 바와 같이, 본 실시형태에 있어서의 발광 칩(C)은 φE단자, φW1단자, φW2단자를 구비하고 있고, 3개의 선택 신호선(φV)의 조합에 따라 지정된다. 또한, 선택 신호선(φV)의 수는, 상술한 바와 같이, 발광 칩(C)의 수에 따라 설정하면 된다.
또한, 선택 신호선(φV)의 수를, 발광 칩(C)의 선택에 필요한 수를 넘어 마련해도 된다. 이 경우, 발광 칩(C)에 대응하지 않는 조합이 생기게 된다.
본 실시형태에서는, 발광 칩(C)의 수를 40개로 했을 경우, 회로 기판(62)에 설치되는 배선의 수는, 도 16의 (b)를 참조함으로써 알 수 있는 바와 같이, 전원 라인(200a, 200b), 제 1 전송 신호 라인(201), 제 2 전송 신호 라인(202), 점등 신호 라인(204a, 204b)에 더해서, 14개의 선택 신호(φV)에 대응하는 14개의 선택 신호 라인으로, 20개로 된다. 전술한 본 실시형태를 적용하지 않을 경우의 44개에 비하면 적다.
도 18은, 제 7 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 여기에서는, 발광 칩(C1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 18에 있어서, 발광 칩(C)을 발광 칩(C1(C))으로 표기한다. 다른 발광 칩(C2~C20)의 구성은, 발광 칩(C1)과 동일하다. 제 1 실시형태와 동일한 것에 대해서는, 동일한 부호를 부여하고 상세한 설명을 생략한다.
또한, 입력 단자(Vga단자, φ2단자, φW1단자, φW2단자, φE단자, φ1단자, φI1단자, φI2단자)는, 도 16의 (a)에 나타낸 위치와는 다르지만, 설명의 편의상, 도면 중 좌단에 나타냈다.
제 1 실시형태에 있어서의 발광 칩(C1(C))에서는, 도 6에 나타낸 바와 같이, 1개의 전송 사이리스터(T)에 대하여, 1개의 발광 사이리스터(L)가 설치되어 있었다. 본 실시형태에서는, 도 18에 나타낸 바와 같이, 1개의 전송 사이리스터(T)에 대하여, 2개의 발광 사이리스터(L)가 설치되어 있다. 그리고, 본 실시형태에서는, 발광 칩(C)당, 2개까지의 발광 사이리스터(L)를 병행해서 점등(발광)시킬 수 있다.
즉, 본 실시형태의 발광 칩(C1(C))에서는, 도 6에 나타낸 제 1 실시형태의 발광 칩(C1(C))에 있어서, 짝수 번호의 전송 사이리스터(T2, T4, T6, …), 홀수 번호의 결합 다이오드(Dx1, Dx3, Dx5, …), 짝수 번호의 전원선 저항(Rgx2, Rgx4, Rgx6, …)을 생략한 구성으로 되어 있다.
그리고, 홀수 번호의 전송 사이리스터(T1, T3, T5, T7, …) 중, 번호를 1에서 시작해서 1개 거른 전송 사이리스터(T1, T5, …)의 캐소드 단자가 제 1 전송 신호선(72)에 접속되고, 번호를 3에서 시작해서 1개 거른 전송 사이리스터(T3, T7, …)의 캐소드 단자가 제 2 전송 신호선(73)에 접속되어 있다.
또한, 본 실시형태에 있어서의 발광 칩(C1(C))에서는, 도 6에 나타낸 제 1 실시형태에 있어서의 기입 신호선(74)이, 기입 신호선(74a와 74b)으로 나뉘어 있다. 그리고, 홀수 번호의 쇼트키형 기입 다이오드(SDw1, SDw3, SDw5, …)의 캐소드 단자가 기입 신호선(74a)에 접속되고, 짝수 번호의 쇼트키형 기입 다이오드(SDw2, SDw4, SDw6, …)의 캐소드 단자가 기입 신호선(74b)에 접속되어 있다. 그리고, 기입 신호선(74a)은, 선택 신호(φV)(발광 칩(C1)에서는 φVc)가 송신되는 φW1단자에 접속되어 있다. 기입 신호선(74b)은, 선택 신호(φV)(발광 칩(C1)에서는 φVd)가 송신되는 φW2단자에 접속되어 있다.
또한, 본 실시형태에 있어서의 발광 칩(C1(C))에서는, 도 6에 나타낸 제 1 실시형태에 있어서의 점등 신호선(75)이, 점등 신호선(75a와 75b)으로 나뉘어 있다. 그리고, 홀수 번호의 발광 사이리스터(L1, L3, L5, …)의 캐소드 단자가 점등 신호선(75a)에 접속되고, 짝수 번호의 발광 사이리스터(L2, L4, L6, …)의 캐소드 단자가 점등 신호선(75b)에 접속되어 있다. 그리고, 점등 신호선(75a)은 φI1단자에 접속되고, 점등 신호선(75b)은 φI2단자에 접속되어 있다. 그리고, 본 실시형태에서는, 도 16의 (b)에 나타낸 바와 같이, 점등 신호(φI)가 각각 전류 제한 저항(RI)을 통해 φI1단자와 φI2단자에 공통으로 송신된다.
또한, 발광 칩(C1)의 φE단자에는, 선택 신호(φVa)가 송신된다.
그리고, 발광 사이리스터(L1)의 게이트 단자(Gl1)에 단자(O)가 접속된 3입력 AND 회로(AND11), 발광 사이리스터(L2)의 게이트 단자(Gl2)에 단자(O)가 접속된 3입력 AND 회로(AND12)의 기본적인 구성은, 도 6에 나타낸 제 1 실시형태의 3입력 AND 회로(1)와 동일하다. 즉, 3입력 AND 회로(AND11, 12)는 단자(X), 단자(Y), 단자(Z)를 입력 단자로 하고, 단자(O)를 출력 단자로 한다.
발광 사이리스터(L1)의 게이트 단자(Gl1)에 단자(O)가 접속된 3입력 AND 회로(AND11)의 단자(X)는, 전송 사이리스터(T1)의 게이트 단자(Gt1)에 접속되고, 단자(Y)는 φW1단자에 접속되고, 단자(Z)는 φE단자에 접속되어 있다. 따라서, 3입력 AND 회로(AND11)는, 게이트 단자(Gt1)의 전위, φW1단자의 전위, φE단자의 전위가 모두 「H」(0V)가 되었을 때, 발광 사이리스터(L1)의 게이트 단자(Gl1)의 전위가 「H」(0V)가 된다.
발광 사이리스터(L2)의 게이트 단자(Gl2)에 단자(O)가 접속된 3입력 AND 회로(AND12)의 단자(X)는, 전송 사이리스터(T1)의 게이트 단자(Gt1)에 접속되고, 단자(Y)는 φW2단자에 접속되고, 단자(Z)는 φE단자에 접속되어 있다. 따라서, 3입력 AND 회로(AND12)는, 게이트 단자(Gt1)의 전위, φW2단자의 전위, φE단자의 전위가 모두 「H」(0V)가 되었을 때, 발광 사이리스터(L2)의 게이트 단자(Gl2)가 「H」(0V)가 된다.
그리고, 다른 홀수 번호의 발광 사이리스터(L3, L5, L7, …)는, 발광 사이리스터(L1)와 동일하며, 다른 짝수 번호의 발광 사이리스터(L4, L6, L8, …)는 발광 사이리스터(L2)와 동일하다.
도 19는, 제 7 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 19에서는, 발광 장치(65)의 발광 칩(C)(발광 칩(C1~C20))에 있어서, 발광 칩(C1, C2, C5, C15, C18)을 취출해서 설명한다. 다른 발광 칩(C)도 동일하다. 그리고, 도 19에서는, 각 발광 칩(C)에 있어서의 발광 사이리스터(L1~L4)를 점등 제어하는 부분을 중심으로 한 타이밍 차트를 나타내고 있다.
도 19에 있어서, 시각 a 내지 시각 v로 알파벳순으로 시각이 경과한다고 한다. 시각 a 내지 시각 v는, 도 8의 시각 a 내지 시각 v와 동일하다.
본 실시형태에서는, 각 발광 칩(C)의 발광 사이리스터(L1 및 L2)는, 시각 c 내지 시각 r의 기간 T(1)에 있어서 점등 제어된다. 각 발광 칩(C)의 발광 사이리스터(L3 및 L4)는, 시각 r 내지 시각 v의 기간 T(2)에 있어서 점등 제어된다. 각 발광 칩(C1)의 발광 사이리스터(L5 및 L6)는, 시각 v로부터의 기간 T(3)에 있어서 점등 제어가 행해진다. 이하, 동일하게 해서 번호가 7 이상의 발광 사이리스터(L)가 순서대로 점등 제어된다.
이하에서는, 본 실시형태에 대해서, 제 1 실시형태와 다른 부분을 중심으로 설명한다.
제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 점등 신호(φI)의 신호 파형은, 제 1 실시형태와 동일하다.
선택 신호(φV)의 신호 파형은, 화상 데이터에 따라 변화되어, 지정된 발광 칩(C)의 발광 사이리스터(L)를 점등 또는 비점등으로 제어한다.
그러면, 도 16, 도 17, 도 18을 참조하면서, 도 19에 나타낸 타이밍 차트에 따라, 발광 장치(65)의 동작을 설명한다.
전술한 바와 같이, 3입력 AND 회로(AND11 및 AND12)는, 단자(X)에 접속되는 전송 사이리스터(T)의 게이트 단자(Gt)와, φW1 또는 φW2에 접속되는 단자(Y)와, φE단자에 접속되는 Z단자가 전부 「H」(0V)가 되었을 때에, AND 조건이 성립하여, 단자(O)에 접속된 발광 사이리스터(L)의 게이트 단자(Gl)의 전위가 「H」(0V)가 된다. 이에 따라, 발광 사이리스터(L)는, 임계 전압이 -1.5V가 되고, 점등 신호(φI)가 「L」(-3.3V)이면, 턴온해서 점등(발광)한다.
즉, 발광 사이리스터(L)가 점등(발광)하기 위해서는, φE단자의 전위가 「H」(0V)인 것을 요한다.
시각 c에 있어서, φI가 「L」(-3.3V)이 되어 있다. 이에 따라, 점등 신호선(75a 및 75b)의 전위는 「L」(-3.3V)이 되어 있다.
시각 d에 있어서, 선택 신호(φVa, φVe, φVf)가 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 시각 d에서는, 발광 장치(65)의 각 발광 칩(C)(발광 칩(C1~C20))의 전송 사이리스터(T1)가 온 상태에 있다.
도 17에 나타낸 바와 같이, 선택 신호(φVa)는 발광 칩(C1, C2, C3, C4)의 φE단자에 송신된다. 따라서, 발광 사이리스터(L)가 점등하는 것은, 발광 칩(C1, C2, C3, C4)에 한정된다.
한편, 선택 신호(φVe)는, 발광 칩(C1, C2, C3, C4) 중, 발광 칩(C2)의 φW1단자에 송신되어 있다. 따라서, 발광 칩(C2)에 있어서, 게이트 단자(Gl1)의 전위가 「H」(0V)가 되고, 발광 사이리스터(L1)의 임계 전압이 -1.5V가 된다. 이미, 발광 사이리스터(L1)의 캐소드 단자가 접속된 점등 신호선(75a)은 「L」(-3.3V)이 되어 있으므로, 발광 사이리스터(L1)가 턴온하여, 점등(발광)한다.
발광 사이리스터(L1)가 턴온하고, 캐소드 단자의 전위가 -1.5V가 되면, 점등 신호선(75a)의 전위도 -1.5V가 된다.
이 때, 도 16의 (b)에 나타낸 바와 같이, 발광 칩(C)(발광 칩(C1~C20))의 φI1단자 및 φI2단자는, 각각 전류 제한 저항(RI)을 통해 점등 신호 라인(204)에 접속되어 있다. 따라서, 점등 신호선(75a)의 전위가 -1.5V가 되어도, 점등 신호 라인(204)은 「L」(-3.3V)을 유지하고, 점등 신호선(75b)도 「L」(-3.3V)을 유지한다. 점등 신호선(75a와 75b)의 관계가 반대로 되어도 동일하다.
이제, 선택 신호(φVf)는, 발광 칩(C1, C2, C3, C4)에 있어서, 발광 칩(C2)의 φW2단자에 송신되어 있다. 따라서, 발광 칩(C2)에 있어서, 게이트 단자(Gl2)가 「H」(0V)가 된다. 그리고, 발광 칩(C2)의 게이트 단자(Gl2)가 「H」(0V)로 된 발광 사이리스터(L2)의 임계 전압이 -1.5V가 된다. 이미, 점등 신호선(75b)은 「L」(-3.3V)이 되어 있으므로, 발광 사이리스터(L2)가 턴온해서, 점등(발광)한다. 발광 사이리스터(L2)가 턴온하여, 캐소드 단자의 전위가 -1.5V가 되면, 점등 신호선(75b)의 전위도 -1.5V가 된다.
즉, 발광 칩(C2)에서는, 발광 사이리스터(L1 및 L2)가 병행해서 점등(발광)한다.
본 실시형태에서는, 홀수 번호의 발광 사이리스터(L)와 짝수 번호의 발광 사이리스터(L)를 세트로 해서, 병행해서 점등(발광)시킬 수 있도록, 홀수 번호의 발광 사이리스터(L)에 점등 신호(φI)를 송신하는 점등 신호선(75a)과 짝수 번호의 발광 사이리스터(L)에 점등 신호(φI)를 송신하는 점등 신호선(75b)을 나눠서 설치하고 있다. 또한, 점등 신호선(75a)이 접속되는 φI1단자 및 점등 신호선(75b)이 접속되는 φI2단자와, 점등 신호 라인(204)과의 사이에 각각 전류 제한 저항(RI)을 설치하여서, 홀수 번호의 발광 사이리스터(L) 또는 짝수 번호의 발광 사이리스터(L)가 점등(발광)하고, 점등 신호선(75a 또는 75b)의 한쪽의 전위가 -1.5V가 되어도, 점등 신호선(75a 또는 75b)의 다른 쪽의 전위가 「L」(-3.3V)을 유지하도록 하고 있다. 이렇게 하여, 점등 신호 라인(204)을 1개로 하고 있다.
이상에서 설명한 바와 같이, 본 실시형태에서는, 1개의 발광 칩(C)에 있어서, 2개의 발광 사이리스터(L), 즉 홀수 번호의 발광 사이리스터(L)와 그에 이어지는 짝수 번호의 발광 사이리스터(L)를 병행해서 점등시킬 수 있다.
이 때문에, 도 18에 나타낸 바와 같이, 1개의 전송 사이리스터(T)의 게이트 단자(Gt)에, 2개의 발광 사이리스터(L), 즉 홀수 번호의 발광 사이리스터(L)와 그에 이어지는 짝수 번호의 발광 사이리스터(L)의 게이트 단자(Gl)가 각각 접속 저항(Ra)을 통해 접속되어 있다.
또한, 홀수 번호의 발광 사이리스터(L)와 그에 이어지는 짝수 번호의 발광 사이리스터(L)의 어느 한쪽만을 점등(발광)시킬 수도 있다. 예를 들면, 도 19의 시각 f에서는, 선택 신호(φVa 및 φVc)가 「L」(-3.3V)로부터 「H」(0V)로 이행하고 있다.
전술한 바와 같이, 선택 신호(φVa)는 발광 칩(C1, C2, C3, C4)의 φE단자에 송신된다. 이 경우도, 발광 사이리스터(L)가 점등하는 것은, 발광 칩(C1, C2, C3, C4)에 한정된다. 그리고, 선택 신호(φVc)는 발광 칩(C1)의 φW1단자에 송신된다. 따라서, 발광 칩(C1)의 게이트 단자(Gl1)의 전위가 「H」(0V)로 되고, 발광 사이리스터(L1)가 턴온해서 점등(발광)한다. 그러나, 발광 칩(C1)의 φW2단자에 송신되는 φVd는 「L」(-3.3V)로 유지되어 있다. 따라서, 발광 사이리스터(L2)의 게이트 단자(Gl2)는 「H」(0V)로 되지 않고, 발광 사이리스터(L2)는 점등(발광)하지 않는다. 따라서, 도 19에 나타낸 바와 같이, 시각 f에 있어서, 발광 칩(C1)의 발광 사이리스터(L1)는 턴온해서 점등(발광)하지만, 발광 사이리스터(L2)는 비점등을 유지할 수 있다.
즉, 본 실시형태에서는, 발광 칩(C)은 선택 신호(φV(φVa~φVj))의 3개의 조합으로 지정된다. 또한, 점등시키는 발광 사이리스터(L)는 φE단자 및 φW1단자 또는 φE단자 및 φW2단자에 송신되는 선택 신호(φV)가 함께 「H」(0V)가 됨으로써 설정된다.
본 실시형태에 있어서도, 선택 신호(φV(φVa~φVj))의 어느 3개를 조합시켜 발광 칩(C)(발광 칩(C1~C40))을 지정하여, 회로 기판(62)에 설치하는 배선의 수를 억제하고 있다.
(제 8 실시형태)
제 8 실시형태에서는, 발광 칩(C)을 그룹 및 세트로 나눠서, 점등 제어하고 있다.
도 20은, 제 8 실시형태에 있어서의 발광 장치(65)의 상면도이다.
도 20에 나타낸 바와 같이, 본 실시형태에 있어서의 발광 장치(65)에서는, 발광부(63)는, 회로 기판(62) 상에, 20개의 발광 칩(Ca1~Ca20)(발광 칩 그룹(#a))과, 동일하게 20개의 발광 칩(Cb1~Cb20)(발광 칩 그룹(#b))을, 주주사 방향으로 2열로 지그재그 형상으로 배치해서 구성되어 있다. 즉, 본 실시형태에서는, 2개의 발광 칩 그룹(발광 칩 그룹(#a)과 발광 칩 그룹(#b))을 구비하고 있다. 여기에서는, 발광 칩 그룹을 그룹으로 간략히 할 경우가 있다. 또한, 발광 칩 그룹(#a)과 발광 칩 그룹(#b)의 마주 보는 것에 관한 상세한 것은 후술한다.
그리고, 발광 장치(65)는, 전술한 바와 같이, 발광부(63)를 구동하는 신호 발생 회로(110)를 탑재하고 있다.
또한, 발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20)의 구성은 동일해도 된다. 따라서, 발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20)을 각각 구별하지 않을 때는, 발광 칩(C)이라고 부른다.
또한, 본 실시형태에서는, 발광 칩(C)의 수로서, 합계 40개를 이용했지만, 이에 한정되지 않는다.
도 21은, 제 8 실시형태에 있어서의 발광 칩(C)의 구성, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸 도면이다. 도 21의 (a)는 발광 칩(C)의 구성을 나타내고, 도 21의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸다. 본 실시형태에서는, 발광 칩(C)을 2개의 발광 칩 그룹(#a 및 #b)으로 분할하고 있다.
처음에, 도 21의 (a)에 나타낸 발광 칩(C)의 구성을 설명한다.
발광 칩(C)은, 사각형의 기판(80)(후술하는 도 24 참조) 상에 있어서, 장변측에 장변을 따라 열 형상으로 설치된 복수의 발광 소자(본 실시형태에서는 발광 사이리스터(L1, L2, L3, …))로 이루어지는 발광 소자열(102)을 구비하고 있다. 또한, 발광 칩(C)은, 기판(80)의 장변 방향의 양 단부에, 각종의 제어 신호 등을 받아들이기 위한 복수의 본딩 패드인 입력 단자(φE단자, φ1단자, Vga단자, φ2단자, φW단자, φI단자)를 구비하고 있다. 이들 입력 단자는, 기판(80)의 일 단부로부터 φE단자, φ1단자, Vga단자의 순서로 설치되고, 기판(80)의 타 단부로부터 φI단자, φW단자, φ2단자의 순서로 설치되어 있다. 그리고, 발광 소자열(102)은, Vga단자와 φ2단자 사이에 설치되어 있다.
다음으로, 도 21의 (b)에 의해, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 설명한다.
전술한 바와 같이, 발광 장치(65)의 회로 기판(62)에는, 신호 발생 회로(110) 및 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))이 탑재되고, 신호 발생 회로(110)와 발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20)을 상호 접속하는 배선이 설치되어 있다.
우선, 신호 발생 회로(110)의 구성에 관하여 설명한다.
신호 발생 회로(110)에는, 도시하지 않았지만, 화상 출력 제어부(30) 및 화상 처리부(40)(도 1 참조)에 의해, 화상 처리된 화상 데이터 및 각종의 제어 신호가 입력된다. 신호 발생 회로(110)는, 이들 화상 데이터 및 각종의 제어 신호에 의거해서, 화상 데이터의 재배치나 광량의 보정 등을 행한다.
그리고, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩 그룹(#a)(발광 칩(Ca1~Ca20))에 대하여, 제 1 전송 신호(φ1a)와 제 2 전송 신호(φ2a)를 송신하는 전송 신호 발생부(120a)와, 발광 칩 그룹(#b)(발광 칩(Cb1~Cb20))에 대하여, 제 1 전송 신호(φ1b)와 제 2 전송 신호(φ2b)를 송신하는 전송 신호 발생부(120b)를 구비하고 있다. 또한, 전송 신호를 발광 칩 그룹마다 나누지 않고, 복수의 발광 칩 그룹 또는 모든 발광 칩 그룹에 공통으로 한 세트를 마련하는 구성이어도 된다. 또한, 전송 신호는 발광 칩 내의 발광 소자를 순차적으로 발광 대상으로서 설정하는 신호이면, 한 세트가 아니고 단일의 신호여도 된다.
또한, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩 그룹(#a)(발광 칩(Ca1~Ca20))에 대하여, 선택 신호의 일례로서의 허가 신호(φEa)를 송신하는 허가 신호 발생부(130a)와, 발광 칩 그룹(#b)(발광 칩(Cb1~Cb20))에 대하여, 선택 신호의 일례로서의 허가 신호(φEb)를 송신하는 허가 신호 발생부(130b)를 구비하고 있다.
또한, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩 그룹(#a)(발광 칩(Ca1~Ca20))에 대하여, 점등 신호(φIa)를 송신하는 점등 신호 발생부(140a)와, 발광 칩 그룹(#b)(발광 칩(Cb1~Cb20))에 대하여, 점등 신호(φIb)를 송신하는 점등 신호 발생부(140b)를 구비하고 있다.
그리고, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)을 하나의 발광 칩 세트로 해서, 발광 칩 세트마다 선택 신호의 일례로서의 기입 신호(φW1~φW20)를 송신하는 기입 신호 발생부(150)를 구비하고 있다. 여기에서는, 발광 칩 세트를 세트로 간략히 할 경우가 있다.
예를 들면, 기입 신호 발생부(150)는, 발광 칩 그룹(#a)에 속하는 발광 칩(Ca1)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1)의 발광 칩 세트(#1)에 대하여, 기입 신호(φW1)를 송신한다. 발광 칩 그룹(#a)에 속하는 발광 칩(Ca2)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb2)의 발광 칩 세트(#2)에 대하여, 기입 신호(φW2)를 송신한다. 이하 동일하게 해서, 발광 칩 그룹(#a)에 속하는 발광 칩(Ca20)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb20)의 발광 칩 세트(#20)에 대하여, 기입 신호(φW20)를 송신한다.
따라서, 발광 칩(Ca1)은 허가 신호(φEa)와 기입 신호(φW1)를 지정 신호로 한다. 마찬가지로, 발광 칩(Cb1)은, 허가 신호(φEb)와 기입 신호(φW1)를 지정 신호로 한다. 다른 발광 칩(Ca2~Ca20, Cb2~Cb20)도 동일하다.
또한, 상술한 바와 같이, 도 21의 (b)에서는, 전송 신호 발생부(120a)와 전송 신호 발생부(120b)를 나눠서 나타냈지만, 이들을 합쳐 전송 신호 공급 수단의 일례로서의 전송 신호 발생부(120)라고 부른다.
마찬가지로, 허가 신호 발생부(130a)와 허가 신호 발생부(130b)를 나눠서 나타냈지만, 이들을 합쳐 허가 신호 공급 수단의 일례로서의 허가 신호 발생부(130)라고 부른다.
또한 마찬가지로, 점등 신호 발생부(140a)와 점등 신호 발생부(140b)를 나눠서 나타냈지만, 이들을 합쳐 점등 신호 공급 수단의 일례로서의 점등 신호 발생부(140)라고 부른다.
마찬가지로, 제 1 전송 신호(φ1a)와 제 1 전송 신호(φ1b)를 구별하지 않을 경우에는 제 1 전송 신호(φ1)라고 부르고, 제 2 전송 신호(φ2a)와 제 2 전송 신호(φ2b)를 구별하지 않을 경우에는 제 2 전송 신호(φ2)라고 부른다. 마찬가지로, 허가 신호(φEa)와 허가 신호(φEb)를 구별하지 않을 경우에는 허가 신호(φE)라고, 점등 신호(φIa)와 점등 신호(φIb)를 구별하지 않을 경우에는 점등 신호(φI)라고, 기입 신호(φW1~φW20) 이들을 합쳐 기입 신호(φW)라고 부른다.
다음으로, 발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20)의 배열에 관하여 설명한다.
발광 칩 그룹(#a)에 속하는 발광 칩(Ca1~Ca20)은, 각각의 장변의 방향으로 간격을 두고 일렬로 배열되어 있다. 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1~Cb20)도, 마찬가지로 각각의 장변의 방향으로 일렬로 간격을 두고 배열되어 있다. 그리고, 발광 칩 그룹(#a)에 속하는 발광 칩(Ca1~Ca20) 및 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1~Cb20)이 서로 마주 보고, 발광 소자가 주주사 방향으로 미리 정해진 간격으로 나열되도록, 지그재그 형상으로 배열되어 있다.
신호 발생 회로(110)와 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))을 상호 접속하는 배선에 관하여 설명한다.
회로 기판(62)에는, 발광 칩(C)의 이면에 설치된 Vsub단자(후술하는 도 23 및 도 24 참조)에 접속되어, 기준 전위(Vsub)를 부여하는 전원 라인(200a)이 설치되어 있다. 그리고, 발광 칩(C)에 설치된 Vga단자에 접속되어, 전력 공급을 위한 전원 전위(Vga)를 부여하는 전원 라인(200b)이 설치되어 있다.
또한, 회로 기판(62)에는, 신호 발생 회로(110)의 전송 신호 발생부(120a)로부터, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)의 φ1단자에, 제 1 전송 신호(φ1a)를 송신하기 위한 제 1 전송 신호 라인(201a), 및 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)의 φ2단자에, 제 2 전송 신호(φ2a)를 송신하기 위한 제 2 전송 신호 라인(202a)이 설치되어 있다. 제 1 전송 신호(φ1a) 및 제 2 전송 신호(φ2a)는, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)에 공통(병렬)으로 송신된다.
마찬가지로, 신호 발생 회로(110)의 전송 신호 발생부(120b)로부터, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)의 φ1단자에, 제 1 전송 신호(φ1b)을 송신하기 위한 제 1 전송 신호 라인(201b), 및 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)의 φ2단자에, 제 2 전송 신호(φ2b)를 송신하기 위한 제 2 전송 신호 라인(202b)이 설치되어 있다. 제 1 전송 신호(φ1b) 및 제 2 전송 신호(φ2b)는, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)에 공통(병렬)으로 송신된다.
그리고, 회로 기판(62)에는, 신호 발생 회로(110)의 허가 신호 발생부(130a)로부터, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)의 φE단자에, 허가 신호(φEa)를 송신하기 위한 허가 신호 라인(203a)이 설치되어 있다. 허가 신호(φEa)는, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)에 공통(병렬)으로 송신된다.
마찬가지로, 신호 발생 회로(110)의 허가 신호 발생부(130b)로부터, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)의 φE단자에, 허가 신호(φEb)를 송신하기 위한 허가 신호 라인(203b)이 설치되어 있다. 허가 신호(φEb)는, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)에 공통(병렬)으로 송신된다.
또한, 회로 기판(62)에는, 신호 발생 회로(110)의 점등 신호 발생부(140a)로부터, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)의 φI단자에, 점등 신호(φIa)를 송신하기 위한 점등 신호 라인(204a)이 설치되어 있다. 점등 신호(φIa)는, 발광 칩(Ca1~Ca20)의 각각에 대하여 설치된 전류 제한 저항(RI)을 통해, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)에 공통(병렬)으로 송신된다.
마찬가지로, 신호 발생 회로(110)의 점등 신호 발생부(140b)로부터, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)의 φI단자에, 점등 신호(φIb)를 송신하기 위한 점등 신호 라인(204b)이 설치되어 있다. 점등 신호(φIb)는, 발광 칩(Cb1~Cb20)의 각각에 대하여 설치된 전류 제한 저항(RI)을 통해, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)에 공통(병렬)으로 송신된다.
또한, 회로 기판(62)에는, 신호 발생 회로(110)의 기입 신호 발생부(150)로부터, 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)을 발광 칩의 세트로 해서, 발광 칩 세트마다 기입 신호(φW1~φW20)를 송신하는 기입 신호 라인(205~224)이 설치되어 있다.
예를 들면, 기입 신호 라인(205)은, 발광 칩 그룹(#a)의 발광 칩(Ca1)의 φW단자와 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1)의 φW단자에 접속되어, 발광 칩(Ca1)과 발광 칩(Cb1)으로 구성되는 발광 칩 세트(#1)에 대하여 기입 신호(φW1)를 송신한다. 기입 신호 라인(206)은, 발광 칩 그룹(#a)의 발광 칩(Ca2)의 φW단자와 발광 칩 그룹(#b)에 속하는 발광 칩(Cb2)의 φW단자에 접속되어, 발광 칩(Ca2)과 발광 칩(Cb2)으로 구성되는 발광 칩 세트(#2)에 대하여 기입 신호(φW2)를 송신한다. 이하 동일하게 해서, 기입 신호 라인(224)은, 발광 칩 그룹(#a)의 발광 칩(Ca20)의 φW단자와 발광 칩 그룹(#b)에 속하는 발광 칩(Cb20)의 φW단자에 접속되어, 발광 칩(Ca20)과 발광 칩(Cb20)으로 구성되는 발광 칩 세트(#20)에 대하여 기입 신호(φW20)를 송신한다.
이상 설명한 바와 같이, 회로 기판(62) 상의 모든 발광 칩(C)에는, 기준 전위(Vsub)와 전원 전위(Vga)가 공통으로 송신된다.
그리고, 전송 신호(φ1a, φ2a), 점등 신호(φIa), 허가 신호(φEa)는, 발광 칩 그룹(#a)에 대하여 공통으로 송신된다. 그리고, 전송 신호(φ1b, φ2b), 점등 신호(φIb), 허가 신호(φEb)는, 발광 칩 그룹(#b)에 대하여 공통으로 송신된다.
한편, 기입 신호(φW1~φW20)는, 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)으로 구성되는 발광 칩 세트(#1~#20)의 각각에 대하여 공통으로 송신된다.
도 22는, 제 8 실시형태에 있어서의 발광 장치(65)의 발광 칩(C)을 매트릭스의 각 요소로서 배치해서 나타낸 도면이다.
도 22에서는, 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))을 2×10의 매트릭스의 각 요소로서 배치하고, 상기한 신호 발생 회로(110)와 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))을 상호 접속하는 신호(전송 신호(φ1a, φ2a, φ1b, φ2b), 점등 신호(φIa, φIb), 허가 신호(φEa, φEb), 기입 신호(φW1~φW20))의 라인만을 나타내고 있다.
상술한 바와 같이, 전송 신호(φ1a, φ2a), 점등 신호(φIa), 허가 신호(φEa)는, 발광 칩 그룹(#a)에 대하여 공통으로 송신된다. 그리고, 전송 신호(φ1b, φ2b), 점등 신호(φIb), 허가 신호(φEb)는, 발광 칩 그룹(#b)에 대하여 공통으로 송신되는 것을 용이하게 이해할 수 있다.
한편, 기입 신호(φW1~φW20)는, 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)으로 구성되는 발광 칩 세트(#1~#20)의 각각에 대하여 공통으로 송신되는 것을 용이하게 이해할 수 있다.
여기에서, 배선의 수에 관하여 설명한다.
본 실시형태를 적용하지 않고, 발광 장치(65)의 발광 칩(C)을 발광 칩 그룹 및 발광 칩 세트로 나누지 않을 경우에는, 점등 신호(φI)는, 발광 칩(C)마다 송신되기 때문에, 발광 칩(C)의 수를 40개로 하면, 점등 신호 라인(204)(도 22의 점등 신호 라인(204a 및 204b)에 상당)은 40개 필요해진다. 이에 더해, 제 1 전송 신호 라인(201)(도 21의 (b)의 제 1 전송 신호 라인(201a 및 201b)에 상당), 제 2 전송 신호 라인(202)(도 21의 (b)의 제 2 전송 신호 라인(202a 및 202b)에 상당), 전원 라인(200a, 200b)이 필요해진다. 따라서, 발광 장치(65)에 설치하는 배선의 수는 44개로 된다.
또한, 점등 신호 라인(204)은, 발광 사이리스터(L)에 점등을 위한 전류를 송신하기 때문에, 저항이 작은 것을 요한다. 따라서, 점등 신호 라인(204)에는, 폭이 넓은 배선이 필요해진다. 이 때문에, 본 실시형태를 적용하지 않을 경우에는, 발광 장치(65)의 회로 기판(62) 상에 폭이 넓은 배선을 다수 설치하게 되어, 회로 기판(62)의 면적이 커져 버리게 된다.
본 실시형태에서는, 도 21 및 22에 나타낸 바와 같이, 발광 칩 그룹의 수를 2로 하고 있으므로, 점등 신호 라인(204a, 204b)이 2개로 된다. 또한, 제 1 전송 신호 라인(201a 및 201b), 제 2 전송 신호 라인(202a 및 202b), 전원 라인(200a, 200b)에 더하여, 허가 신호 라인(203a, 203b), 기입 신호 라인(205~224)이 필요해진다. 따라서, 본 실시형태에서는, 발광 장치(65)에 설치하는 배선의 수는 30개로 된다.
본 실시형태에서는, 본 실시형태를 적용하지 않을 경우에 비해, 배선의 수는 약 2/3가 된다.
또한, 본 실시형태에서는, 전류를 송신하는 폭이 넓은 배선은 점등 신호 라인(204a, 204b)의 2개로 삭감된다. 후술하는 바와 같이, 기입 사이리스터(M)는 온 상태가 되어 발광 사이리스터(L)의 임계 전압을 변화시키기 위한 것이기 때문에, 기입 신호 라인(205~224)은 큰 전류를 흘리지 않는다. 따라서, 기입 신호 라인(205~224)에 폭이 넓은 배선을 요하지 않는다. 이 때문에, 본 실시형태에서는, 회로 기판(62) 상에 폭이 넓은 배선을 다수 설치하는 것을 요하지 않아, 회로 기판(62)의 면적을 억제할 수 있다.
도 23은, 제 8 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 또한, 도 23에서는, 입력 단자(Vga단자, φ1단자, φ2단자, φE단자, φW단자, φI단자)를 제외하고, 이하에 설명하는 각 소자는, 후술하는 도 24에서 설명한 바와 같이, 발광 칩(C) 상의 레이아웃에 의거하여 배치되어 있다.
여기에서는, 발광 칩(Ca1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 23에 있어서, 발광 칩(C)을 발광 칩(Ca1(C))으로 표기한다. 다른 발광 칩(Ca2~Ca20) 및 발광 칩(Cb1~Cb20)의 구성은, 발광 칩(Ca1)과 동일하다.
또한, 입력 단자(Vga단자, φ1단자, φ2단자, φE단자, φW단자, φI단자)는, 도 21의 (a)와 다르지만, 설명의 편의상, 도면 중 좌단에 나타냈다.
발광 칩(Ca1(C))은, 전술한 바와 같이 기판(80)(후술하는 도 24 참조) 상에 열 형상으로 배열된 발광 소자의 일례로서의 발광 사이리스터(L1, L2, L3, …)로 이루어지는 발광 사이리스터 열(발광 소자열(102)(도 21의 (a) 참조))을 구비하고 있다.
또한, 발광 칩(Ca1(C))은, 발광 사이리스터 열과 동일하게 열 형상으로 배열된 전송 사이리스터(T1, T2, T3, …)로 이루어지는 전송 사이리스터 열 및 동일하게 열 형상으로 배열된 기입 사이리스터(M1, M2, M3, …)로 이루어지는 기입 사이리스터 열을 구비하고 있다.
여기에서는, 발광 사이리스터(L1, L2, L3, …)를 각각 구별하지 않을 때는, 발광 사이리스터(L)라고 부른다. 전송 사이리스터(T1, T2, T3, …)를 각각 구별하지 않을 때는, 전송 사이리스터(T)라고, 기입 사이리스터(M1, M2, M3, …)를 각각 구별하지 않을 때는 기입 사이리스터(M)라고 부른다.
또한, 상기의 기입 사이리스터(M)는 전술한 발광 사이리스터(L), 전송 사이리스터(T)와 동일하게, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 가지는 반도체 소자이다.
여기에서는, 기입 사이리스터(M)의 애노드 단자를 제 3 애노드 단자, 캐소드 단자를 제 3 캐소드 단자, 게이트 단자를 제 3 게이트 단자라고 부를 경우가 있다.
또한, 발광 칩(Ca1(C))은, 전송 사이리스터(T1, T2, T3, …)를 각각 번호순으로 2개를 페어로 해서 각각의 사이에 제 1 전기적 수단의 일례로서의 결합 다이오드(Dx1, Dx2, Dx3, …)를 구비하고 있다. 그리고, 전송 사이리스터(T1, T2, T3, …)와 기입 사이리스터(M1, M2, M3, …) 사이에 제 4 전기적 수단의 일례로서의 접속 다이오드(Dy1, Dy2, Dy3, …)를 구비하고 있다. 또한, 기입 사이리스터(M1, M2, M3, …)와 발광 사이리스터(L1, L2, L3, …) 사이에 제 5 전기적 수단의 일례로서의 접속 다이오드(Dz1, Dz2, Dz3, …)를 구비하고 있다.
또한, 발광 칩(Ca1(C))은, 전원선 저항(Rgx1, Rgx2, Rgx3, …), 전원선 저항(Rgy1, Rgy2, Rgy3, …), 전원선 저항(Rgz1, Rgz2, Rgz3, …)을 구비하고 있다.
여기에서, 발광 사이리스터(L) 등과 동일하게, 결합 다이오드(Dx1, Dx2, Dx3, …), 접속 다이오드(Dy1, Dy2, Dy3, …), 접속 다이오드(Dz1, Dz2, Dz3, …), 전원선 저항(Rgx1, Rgx2, Rgx3, …), 전원선 저항(Rgy1, Rgy2, Rgy3, …), 전원선 저항(Rgz1, Rgz2, Rgz3, …)의 각각을 구별하지 않을 때는, 결합 다이오드(Dx), 접속 다이오드(Dy), 접속 다이오드(Dz), 전원선 저항(Rgx), 전원선 저항(Rgy), 전원선 저항(Rgz)이라 부른다.
여기에서, 발광 사이리스터 열에 있어서의 발광 사이리스터(L)의 수는, 미리 정해진 개수로 하면 된다. 본 실시형태에서, 발광 사이리스터(L)의 수를 예를 들면 128개로 하면, 전송 사이리스터(T), 기입 사이리스터(M)의 각각의 수도 128개이다. 마찬가지로, 접속 다이오드(Dy), 접속 다이오드(Dz), 전원선 저항(Rgx), 전원선 저항(Rgy), 전원선 저항(Rgz)의 수도 128개이다. 그러나, 결합 다이오드(Dx)의 수는, 전송 사이리스터(T)의 수보다 1 적은 127개이다.
또한, 전송 사이리스터(T) 및 기입 사이리스터(M)의 각각의 수는, 발광 사이리스터(L)의 수보다 많아도 된다.
그리고, 발광 칩(Ca1(C))은, 1개의 스타트 다이오드(Dx0)를 구비하고 있다. 또한, 후술하는 제 1 전송 신호(φ1)를 송신하는 제 1 전송 신호선(72)과 제 2 전송 신호(φ2)를 송신하는 제 2 전송 신호선(73)에 과잉한 전류가 흐르는 것을 방지하는, 전류 제한 저항(R1) 및 전류 제한 저항(R2)을 구비하고 있다. 또한, 제 6 전기적 수단의 일례로서의 기입 저항(RW) 및 제 6 전기적 수단의 일례로서의 허가 저항(RE)을 구비하고 있다.
또한, 발광 사이리스터 열의 발광 사이리스터(L1, L2, L3, …), 전송 사이리스터 열의 전송 사이리스터(T1, T2, T3, …), 기입 사이리스터 열의 기입 사이리스터(M1, M2, M3, …)는, 도 23 중에 있어서, 좌측으로부터 번호순으로 배열되어 있다. 또한, 결합 다이오드(Dx1, Dx2, Dx3, …), 접속 다이오드(Dy1, Dy2, Dy3, …), 접속 다이오드(Dz1, Dz2, Dz3, …), 전원선 저항(Rgx1, Rgx2, Rgx3, …), 전원선 저항(Rgy1, Rgy2, Rgy3, …), 전원선 저항(Rgz1, Rgz2, Rgz3, …)도, 마찬가지로, 도면 중 좌측으로부터 번호순으로 배열되어 있다.
그리고, 발광 사이리스터 열, 전송 사이리스터 열, 기입 사이리스터 열은, 도 23 중 위로부터, 전송 사이리스터 열, 기입 사이리스터 열, 발광 사이리스터 열의 순서로 나열되어 있다.
그러면 다음으로, 발광 칩(Ca1(C))에 있어서의 각 소자의 전기적인 접속에 관하여 설명한다. 전송 사이리스터(T)의 애노드 단자, 기입 사이리스터(M)의 애노드 단자, 발광 사이리스터(L)의 애노드 단자는, 발광 칩(Ca1(C))의 기판(80)에 접속되어 있다(애노드 코먼).
그리고, 이들 애노드 단자는, 기판(80) 이면에 설치된 이면 전극(85)(후술하는 도 24 참조)인 Vsub단자를 통해 전원 라인(200a)(도 21의 (b) 참조)에 접속되어 있다. 이 전원 라인(200a)에, 기준 전위(Vsub)가 공급된다.
전송 사이리스터(T)의 배열에 따라, 홀수번째의 전송 사이리스터(T1, T3, T5, …)의 캐소드 단자는, 제 1 전송 신호선(72)에 접속되어 있다. 그리고, 제 1 전송 신호선(72)은, 전류 제한 저항(R1)을 통해, 제 1 전송 신호(φ1a)의 입력 단자인 φ1단자에 접속되어 있다. 이 φ1단자에는, 제 1 전송 신호 라인(201a)(도 21의 (b) 참조)이 접속되어, 제 1 전송 신호(φ1a)가 송신된다.
한편, 전송 사이리스터(T)의 배열을 따라, 짝수번째의 전송 사이리스터(T2, T4, T6, …)의 캐소드 단자는, 제 2 전송 신호선(73)에 접속되어 있다. 그리고, 제 2 전송 신호선(73)은, 전류 제한 저항(R2)을 통해 제 2 전송 신호(φ2a)의 입력 단자인 φ2단자에 접속되어 있다. 이 φ2단자에는, 제 2 전송 신호 라인(202a)(도 21의 (b) 참조)이 접속되어, 제 2 전송 신호(φ2a)가 송신된다.
또한, 발광 칩(C1b)의 경우에는, φ1단자에는, 제 1 전송 신호 라인(201b)(도 21의 (b) 참조)이 접속되어, 제 1 전송 신호(φ1b)가 송신된다. 마찬가지로, φ2단자에는, 제 2 전송 신호 라인(202b)(도 21의 (b) 참조)이 접속되어, 제 2 전송 신호(φ2b)가 송신된다. 그래서, 이하의 설명에서는, 제 1 전송 신호(φ1a(φ1)) 및 제 2 전송 신호(φ2a(φ2))로 표기한다.
기입 사이리스터(M)의 캐소드 단자는 기입 신호선(74)에 접속되어 있다. 그리고, 기입 신호선(74)은, 기입 저항(RW)을 통해, 기입 신호(φW1(φW))의 입력 단자인 기입 신호 단자의 일례로서의 φW단자에 접속되어 있다. 이 φW단자에는, 기입 신호 라인(205)(도 21의 (b) 참조)이 접속되어, 기입 신호(φW1(φW))가 송신된다.
또한, 기입 신호선(74)은, 기입 사이리스터(M1)와 기입 저항(RW) 사이에 있어서, 허가 신호선(76)과 접속되어 있다. 허가 신호선(76)은, 허가 저항(RE)을 통해, 허가 신호(φEa(φE))의 입력 단자인 허가 신호 단자의 일례로서의 φE단자에 접속되어 있다. 이 φE단자에는, 허가 신호 라인(203a)(도 21의 (b) 참조)이 접속되어, 허가 신호(φEa(φE))가 송신된다.
기입 신호 단자의 일례로서의 φW단자와 허가 신호 단자의 일례로서의 φE단자는, 제어 단자의 일례이기도 하다.
발광 사이리스터(L)의 캐소드 단자는 점등 신호선(75)에 접속되어 있다. 그리고, 점등 신호선(75)은, 점등 신호(φIa(φI))의 입력 단자인 φI단자에 접속되어 있다. 이 φI단자에는, 점등 신호 라인(204a)(도 21의 (b) 참조)이 접속되어, 점등 신호(φIa(φI))가 송신된다.
또한, 점등 신호 발생부(140)(140a 및 140b)와 φI단자 사이에는, 도 21의 (b)에서 나타낸 바와 같이, 전류 제한 저항(RI)이 설치되어 있지만, 도 23에서는 기재를 생략하고 있다.
전송 사이리스터(T)의 게이트 단자(Gt1, Gt2, Gt3, …)는, 동일한 번호의 기입 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에, 1대1로, 각각 접속 다이오드(Dy1, Dy2, Dy3, …)을 통해 접속되어 있다. 즉, 접속 다이오드(Dy1, Dy2, Dy3, …)의 애노드 단자는, 전송 사이리스터(T1, T2, T3, …)의 게이트 단자(Gt1, Gt2, Gt3, …)에 접속되고, 접속 다이오드(Dy1, Dy2, Dy3, …)의 캐소드 단자는, 기입 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에 접속되어 있다.
한편, 기입 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)는, 동일한 번호의 발광 사이리스터(L1, L2, L3, …)의 게이트 단자(Gl1, Gl2, Gl3, …)에, 1대1로, 각각 접속 다이오드(Dz1, Dz2, Dz3, …)를 통해 접속되어 있다. 즉, 접속 다이오드(Dz1, Dz2, Dz3, …)의 애노드 단자는, 기입 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에 접속되고, 접속 다이오드(Dz1, Dz2, Dz3, …)의 캐소드 단자는, 발광 사이리스터(L1, L2, L3, …)의 게이트 단자(Gl1, Gl2, Gl3, …)에 접속되어 있다.
여기에서도, 게이트 단자(Gt1, Gt2, Gt3, …), 게이트 단자(Gm1, Gm2, Gm3, …), 게이트 단자(Gl1, Gl2, Gl3, …)의 각각을 구별하지 않을 때는, 게이트 단자(Gt), 게이트 단자(Gm), 게이트 단자(Gl)라고 부른다.
접속 다이오드(Dy)는, 전송 사이리스터(T)의 게이트 단자(Gt)로부터, 기입 사이리스터(M)의 게이트 단자(Gm)에 전류가 흐르는 방향으로 접속되어 있다. 마찬가지로, 접속 다이오드(Dz)는, 기입 사이리스터(M)의 게이트 단자(Gm)로부터, 발광 사이리스터(L)의 게이트 단자(Gl)에 전류가 흐르는 방향으로 접속되어 있다.
전송 사이리스터(T1, T2, T3, …)의 각각의 게이트 단자(Gt1, Gt2, Gt3, …)를 번호순으로 2개씩 페어로 한 게이트 단자(Gt)간에, 결합 다이오드(Dx1, Dx2, Dx3, …)가 각각 접속되어 있다. 즉, 결합 다이오드(Dx1, Dx2, Dx3, …)는 각각이 게이트 단자(Gt1, Gt2, Gt3, …)에서 순서대로 사이에 위치하도록 직렬 접속되어 있다. 그리고, 결합 다이오드(Dx1)의 방향은, 게이트 단자(Gt1)로부터 게이트 단자(Gt2)를 향해 전류가 흐르는 방향으로 접속되어 있다. 다른 결합 다이오드(Dx2, Dx3, Dx4, …)에 관해서도 동일하다.
전송 사이리스터(T)의 게이트 단자(Gt)는, 전송 사이리스터(T)의 각각 대응해서 설치된 전원선 저항(Rgx)을 통해 전원선(71)에 접속되어 있다. 그리고, 전원선(71)은 Vga단자에 접속되어 있다. Vga단자는 전원 라인(200b)(도 21의 (b) 참조)에 접속되어, 전원 전위(Vga)가 공급된다.
기입 사이리스터(M)의 게이트 단자(Gm)는, 기입 사이리스터(M)의 각각에 대응해서 설치된 전원선 저항(Rgy)을 통해 전원선(71)에 접속되어 있다.
발광 사이리스터(L)의 게이트 단자(Gl)는, 발광 사이리스터(L)의 각각에 대응해서 설치된 전원선 저항(Rgz)을 통해 전원선(71)에 접속되어 있다.
그리고, 전송 사이리스터 열의 일단측의 전송 사이리스터(T1)의 게이트 단자(Gt1)는, 스타트 다이오드(Dx0)의 캐소드 단자에 접속되어 있다. 한편, 스타트 다이오드(Dx0)의 애노드 단자는, 제 2 전송 신호선(73)에 접속되어 있다.
도 24는, 제 8 실시형태에 있어서의 발광 칩(Ca1(C))의 평면 레이아웃도 및 단면도이다. 도 24의 (a)는, 발광 칩(C)의 평면 레이아웃도이며, 발광 사이리스터(L1~L4), 기입 사이리스터(M1~M4), 전송 사이리스터(T1~T4)를 중심으로 한 부분을 나타내고 있다. 도 24의 (b)는, 도 24의 (a)에 나타낸 XXIVB-XXIVB 선에서의 단면도이다. 따라서, 도 24의 (b)의 단면도에는, 도면 중 아래로부터 발광 사이리스터(L1), 접속 다이오드(Dz1), 전원선 저항(Rgz1), 전원선 저항(Rgx1), 접속 다이오드(Dy1), 전송 사이리스터(T1), 결합 다이오드(Dx1)의 단면이 나타나 있다. 또한, 도 24의 (a) 및 (b)의 도면 중에는, 주요한 소자나 단자를 부호에 의해 표기하고 있다.
또한, 도 24의 (a)에서는, 각 소자간을 접속하는 배선을, 전원선(71)을 제외하고, 실선으로 나타내고 있다. 또한, 도 24의 (b)에서는, 각 소자간을 접속하는 배선의 기재를 생략하고 있다.
발광 칩(Ca1(C))은, 도 24의 (b)에 나타낸 바와 같이, 예를 들면 GaAs나 GaAlAs 등의 화합물 반도체에 있어서, p형의 기판(80) 상에, p형의 제 1 반도체층(81), n형의 제 2 반도체층(82), p형의 제 3 반도체층(83) 및 n형의 제 4 반도체층(84)이 순서대로 적층된 뒤, 주위의 p형의 제 1 반도체층(81), n형의 제 2 반도체층(82), p형의 제 3 반도체층(83), n형의 제 4 반도체층(84)을 연속해서 에칭함으로써 상호 분리된 복수의 아일랜드(제 1 아일랜드(141) ~ 제 9 아일랜드(149))를 구비하고 있다.
도 24의 (a)에 나타낸 바와 같이, 제 1 아일랜드(141)에는, 발광 사이리스터(L1)가 설치되어 있다. 제 2 아일랜드(142)에는, 기입 사이리스터(M1) 및 접속 다이오드(Dz1)가 설치되어 있다.
제 3 아일랜드(143)는, 도 24의 (a)에 나타낸 바와 같이, 도면 중에 있어서 좌우로 연장된 간부(trunk)와 간부로부터 분리된 복수의 가지부(branch)로 구성되어 있다. 그리고, 간부에 전원선(71)이 설치되고, 가지부에 전원선 저항(Rgx, Rgy, Rgz)이설치되어 있다.
제 4 아일랜드(144)에는, 전송 사이리스터(T1), 결합 다이오드(Dx1), 접속 다이오드(Dy1)가 설치되어 있다. 제 5 아일랜드(145)에는, 스타트 다이오드(Dx0)가 설치되어 있다. 제 6 아일랜드(146)에는 전류 제한 저항(R1), 제 7 아일랜드(147)에는 전류 제한 저항(R2), 제 8 아일랜드(148)에는 허가 저항(RE), 제 9 아일랜드(149)에는 기입 저항(RW)이 설치되어 있다.
그리고, 발광 칩(Ca1(C))에는, 제 1 아일랜드(141), 제 2 아일랜드(142), 제 4 아일랜드(144)와 동일한 아일랜드가, 병렬해서 형성되어 있다. 이들 아일랜드에는, 발광 사이리스터(L2, L3, L4, …), 기입 사이리스터(M2, M3, M4, …), 전송 사이리스터(T2, T3, T4, …) 등이, 제 1 아일랜드(141), 제 2 아일랜드(142), 제 4 아일랜드(144)와 마찬가지로 설치되어 있다. 이들에 대해서는, 설명을 생략한다.
그리고 또한, 기판(80)의 이면에는 Vsub단자로 되는 이면 전극(85)이 설치되어 있다.
또한, 도 24의 (a) 및 도 24의 (b)에 의해, 제 1 아일랜드(141) ~ 제 9 아일랜드(149)에 대해서 상세하게 설명한다.
제 1 아일랜드(141)에 설치된 발광 사이리스터(L1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(111) 상에 형성된 n형 오믹 전극(121)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형 오믹 전극(131)을 게이트 단자(Gl1)로 한다. 그리고, n형 오믹 전극(121)의 부분을 제외하는 n형의 제 4 반도체층(84)의 영역(111) 표면으로부터 광을 방출한다.
제 2 아일랜드(142)에 설치된 기입 사이리스터(M1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)에 형성된 n형 오믹 전극(부호 없음)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상의 p형 오믹 전극(부호 없음)을 게이트 단자(Gm1)로 한다.
마찬가지로 제 2 아일랜드(142)에 설치된 접속 다이오드(Dz1)는, n형의 제 4 반도체층(84)의 영역(112) 상에 설치된 n형 오믹 전극(122)을 캐소드 단자, p형의 제 3 반도체층(83)을 애노드 단자로 해서 형성되어 있다. 애노드 단자인 p형의 제 3 반도체층(83)은, 기입 사이리스터(M1)의 게이트 단자(Gm1)에 연결되어 있다.
제 3 아일랜드(143)에 설치된 전원선 저항(Rgx, Rgy, Rgz)은, p형의 제 3 반도체층(83) 상에 형성된 2개의 p형 오믹 전극 사이에 형성되어 있다. 그리고, 2개의 p형 오믹 전극 사이의 p형의 제 3 반도체층(83)을 저항으로서 이용하고 있다. 예를 들면, 전원선 저항(Rgz1)은, p형의 제 3 반도체층(83) 상에 설치된 p형 오믹 전극(132과 133) 사이에 형성되어 있다. 전원선 저항(Rgy1)은, p형의 제 3 반도체층(83) 상에 설치된 p형 오믹 전극(133과 134) 사이에 형성되어 있다.
제 4 아일랜드(144)에 설치된 전송 사이리스터(T1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(114) 상에 형성된 n형 오믹 전극(124)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형 오믹 전극(부호 없음)을 게이트 단자(Gt1)로 한다.
마찬가지로 제 4 아일랜드(144)에 설치된 접속 다이오드(Dy1)는, n형의 제 4 반도체층(84)의 영역(113) 상에 설치된 n형 오믹 전극(123)을 캐소드 단자, p형의 제 3 반도체층(83)을 애노드 단자로 해서 형성되어 있다. 애노드 단자인 p형의 제 3 반도체층(83)은, 전송 사이리스터(T1)의 게이트 단자(Gt1)에 연결되어 있다.
또한, 마찬가지로 제 4 아일랜드(144)에 설치된 결합 다이오드(Dx1)는, n형의 제 4 반도체층(84)의 영역(115) 상에 설치된 n형 오믹 전극(125)을 캐소드 단자, p형의 제 3 반도체층(83)을 애노드 단자로 하여 형성되어 있다. 애노드 단자인 p형의 제 3 반도체층(83)은, 전송 사이리스터(T1)의 게이트 단자(Gt1)에 연결되어 있다.
제 5 아일랜드(145)에 설치된 스타트 다이오드(Dx0)는, n형의 제 4 반도체층(84) 상에 설치된 n형 오믹 전극(부호 없음)을 캐소드 단자, n형의 제 4 반도체층(84)을 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형 오믹 전극(부호 없음)을 애노드 단자로 해서 형성되어 있다.
제 6 아일랜드(146)에 설치된 전류 제한 저항(R1), 제 7 아일랜드(147)에 설치된 전류 제한 저항(R2), 제 8 아일랜드(148)에 설치된 허가 저항(RE), 제 9 아일랜드(149)에 설치된 기입 저항(RW)은, 전원선 저항(Rgx1, Rgy1, Rgz1)과 마찬가지로, p형의 제 3 반도체층(83) 상에 형성된 1 세트의 p형 오믹 전극(부호 없음) 사이의 p형의 제 3 반도체층(83)을 저항으로 하고 있다.
도 24의 (a)에 있어서, 각 소자간의 접속 관계를 설명한다.
제 1 아일랜드(141)의 발광 사이리스터(L1)의 게이트 단자(Gl1)인 p형 오믹 전극(131)은, 제 2 아일랜드(142)의 접속 다이오드(Dz1)의 캐소드 단자인 n형 오믹 전극(122)에 접속되어 있다. 발광 사이리스터(L1)의 캐소드 단자인 n형 오믹 전극(121)은 점등 신호선(75)에 접속되어 있다. 점등 신호선(75)은 φI단자에 접속되어 있다. 설명을 생략하지만, 발광 사이리스터(L2, L3, L4, …)에 관해서도 동일하다.
제 2 아일랜드(142)의 기입 사이리스터(M1)의 캐소드 단자인 n형 오믹 전극(부호 없음)은, 기입 신호선(74)에 접속되어 있다. 그리고, 기입 신호선(74)은 제 9 아일랜드(149)에 설치된 기입 저항(Rw)을 통해 φW단자에 접속되어 있다.
기입 신호선(74)은, 기입 저항(RW)과 기입 사이리스터(M1) 사이에 있어서, 허가 신호선(76)에 접속되어 있다. 허가 신호선(76)은, 제 8 아일랜드(148)에 설치된 허가 저항(RE)을 통해 φE단자에 접속되어 있다.
제 2 아일랜드(142)의 접속 다이오드(Dz1)의 캐소드 단자인 n형 오믹 전극(122)은 제 3 아일랜드(143)에 설치된 전원선 저항(Rgz1)의 p형 오믹 전극(132)에 접속되어 있다.
제 2 아일랜드(142)의 기입 사이리스터(M1)의 게이트 단자(Gm1)인 p형 오믹 전극(부호 없음)은, 제 3 아일랜드(143)에 설치된 전원선 저항(Rgy1)의 p형 오믹 전극(134)에 접속되어 있다.
제 3 아일랜드(143)에 설치된 전원선 저항(Rgy1)의 p형 오믹 전극(134)은, 제 4 아일랜드(144)에 설치된 접속 다이오드(Dy1)의 캐소드 단자인 n형 오믹 전극(123)에 접속되어 있다.
그리고, 제 3 아일랜드(143)에 설치된 전원선 저항(Rgx1)의 p형 오믹 전극(부호 없음)은, 제 4 아일랜드(144)에 설치된 전송 사이리스터(T1)의 게이트 단자(Gt1)인 p형 오믹 전극(부호 없음)에 접속되어 있다.
제 4 아일랜드(144)에 설치된 전송 사이리스터(T1)의 캐소드 단자인 n형 오믹 전극(124)은, 제 1 전송 신호선(72)에 접속되어 있다. 제 1 전송 신호선(72)은, 제 6 아일랜드(146)에 설치된 전류 제한 저항(R1)을 통해 φ1단자에 접속되어 있다.
그리고, 제 4 아일랜드(144)에 설치된 결합 다이오드(Dx1)의 캐소드 단자인 n형 오믹 전극(125)은, 인접해서 설치된 전송 사이리스터(T2)의 게이트 단자(Gt2)인 p형 오믹 전극(부호 없음)에 접속되어 있다.
한편, 제 4 아일랜드(144)에 설치된 전송 사이리스터(T1)의 게이트 단자(Gt1)인 p형 오믹 전극(부호 없음)은, 제 5 아일랜드(145)에 설치된 스타트 다이오드(Dx0)의 캐소드 단자인 n형의 제 4 반도체층(84) 상에 형성된 n형 오믹 전극(부호 없음)에 접속되어 있다.
제 5 아일랜드(145)에 설치된 스타트 다이오드(Dx0)의 애노드 단자인 p형의 제 3 반도체층(83) 상에 형성된 p형 오믹 전극(부호 없음)은, 짝수 번호의 전송 사이리스터(T)의 캐소드 단자인 n형의 제 4 반도체층(84) 상에 형성된 n형 오믹 전극(부호 없음)과 접속되는 동시에, 제 7 아일랜드(147)에 설치된 전류 제한 저항(R2)을 통해 φ2단자에 접속되어 있다.
여기에서는 설명을 생략하지만, 다른 발광 사이리스터(L), 전송 사이리스터(T), 기입 사이리스터(M), 결합 다이오드(Dx), 접속 다이오드(Dy, Dz)에 관해서도 동일하다.
이렇게 하여, 도 23에 나타낸 발광 칩(Ca1(C))의 회로 구성이 형성된다.
다음으로, 발광 장치(65)의 동작에 관하여 설명한다.
발광 장치(65)는 발광 칩 그룹(#a)에 속하는 발광 칩(Ca1~Ca20)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1~Cb20)을 구비하고 있다(도 20, 21, 22 참조).
도 21의 (b)에 나타낸 바와 같이, 회로 기판(62) 상의 모든 발광 칩(C)(발광 칩(Ca1~Ca20)과 발광 칩(Cb1~Cb20))에는, 기준 전위(Vsub)와 전원 전위(Vga)가 공통으로 공급된다.
그리고, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)에는, 전술한 바와 같이, 제 1 전송 신호(φ1a), 제 2 전송 신호(φ2a), 점등 신호(φIa), 허가 신호(φEa)가 공통으로 송신된다. 따라서, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)은 병렬로 구동된다.
마찬가지로, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)에는, 전술한 바와 같이, 제 1 전송 신호(φ1b), 제 2 전송 신호(φ2b), 점등 신호(φIb), 허가 신호(φEb)가 공통으로 송신된다. 따라서, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)은 병렬로 구동된다.
한편, 기입 신호(φW1~φW20)(φW)는, 발광 칩 그룹(#a)의 하나의 발광 칩(C)과 발광 칩 그룹(#b)의 하나의 발광 칩(C)로 구성되는 발광 칩 세트(#1~#20)의 각각에 대하여 공통으로 송신된다. 예를 들면, 발광 칩 그룹(#a)의 발광 칩(Ca1)과 발광 칩 그룹(#b)의 발광 칩(Cb1)을 발광 칩 세트(#1)로 해서, 기입 신호(φW1)가 공통으로 송신된다. 또한, 20개의 기입 신호(φW1~φW20)는, 동일한 타이밍에서 병렬로 송신된다. 따라서, 발광 칩 세트(#1~#20)은 병렬로 구동된다.
또한, 후술하는 바와 같이 기입 신호(φW1~φW20)의 타이밍을 서로 시프트해서 송신해도 된다.
발광 칩 그룹(#a)의 발광 칩(Ca2~Ca20)은 발광 칩(Ca1)과 병행되어서 구동되고, 발광 칩 그룹(#b)의 발광 칩(Cb2~Cb20)은 발광 칩(Cb1)과 병행해서 구동되므로, 발광 칩 세트(#1)에 속하는 발광 칩(Ca1 및 Cb1)의 동작을 설명하면 충분하다. 또한, 마찬가지로, 발광 칩 세트(#2~#20)는 발광 칩 세트(#1)와 병행해서 구동되므로, 발광 칩(Ca1 과 Cb1)이 속하는 발광 칩 세트(#1)를 설명하면 충분하다.
도 25는, 제 8 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 25에서는, 발광 칩 세트(#1)(발광 칩(Ca1 및 Cb1))에 더해서, 발광 칩 세트(#2)(발광 칩(Ca2 및 Cb2)), 발광 칩 세트(#3)(발광 칩(Ca3 및 Cb3))의 동작을 설명하는 타이밍 차트를 나타내고 있다. 그리고, 도 25에서는, 각각의 발광 칩(C)에 있어서, 발광 사이리스터(L1~L4)의 4개의 발광 사이리스터(L)의 점등 또는 비점등을 제어하는 부분의 타이밍 차트를 나타내고 있다. 또한, 이하에서는, 발광 사이리스터(L)의 점등 또는 비점등을 제어하는 것을 점등 제어라고 부른다.
그리고, 발광 칩 세트(#1)(발광 칩(Ca1 및 Cb1))에서는, 각각의 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 했다. 발광 칩 세트(#2)(발광 칩(Ca2 및 Cb2))에서는, 발광 칩(Ca2)의 발광 사이리스터(L2, L3, L4)를 점등시키는 것으로 하고, 발광 칩(Cb2)의 발광 사이리스터(L1, L3, L4)를 점등시키는 것으로 했다. 발광 칩(Ca2)의 발광 사이리스터(L1) 및 발광 칩(Cb2)의 발광 사이리스터(L2)는 비점등으로 했다. 발광 칩 세트(#3)(발광 칩(Ca3 및 Cb3))에서는, 각각의 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 하고, 기입 신호(φW3)의 송신 타이밍을, 기입 신호(φW1)의 송신 타이밍에 대하여 시프트하고 있다.
이하에서는, 상술한 바와 같이, 발광 칩(Ca1 및 Cb1)의 동작을 중심으로 설명한다.
도 25에 있어서, 시각 a 내지 시각 y로 알파벳순으로 시각이 경과하는 것으로 한다. 발광 칩 그룹(#a)의 발광 칩(Ca1)의 발광 사이리스터(L1)는, 시각 c 내지 시각 p의 기간 Ta(1)에 있어서 점등 제어된다. 발광 칩 그룹(#a)의 발광 칩(Ca1)의 발광 사이리스터(L2)는, 시각 p 내지 시각 u의 기간 Ta(2)에 있어서 점등 제어된다. 발광 칩 그룹(#a)의 발광 칩(Ca1)의 발광 사이리스터(L3)는, 시각 u 내지 시각 w의 기간 Ta(3)에 있어서 점등 제어된다. 발광 칩 그룹(#a)의 발광 칩(Ca1)의 발광 사이리스터(L4)는, 시각 w 내지 시각 y의 기간 Ta(4)에 있어서 점등 제어된다. 이하, 동일하게 해서 번호가 5 이상의 발광 사이리스터(L)가 점등 제어된다.
한편, 발광 칩 그룹(#b)의 발광 칩(Cb1)의 발광 사이리스터(L1)는, 시각 i 내지 시각 r의 기간 Tb(1)에 있어서 점등 제어된다. 발광 칩 그룹(#b)의 발광 칩(Cb1)의 발광 사이리스터(L2)는, 시각 r 내지 시각 v의 기간 Tb(2)에 있어서 점등 제어된다. 발광 칩 그룹(#b)의 발광 칩(Cb1)의 발광 사이리스터(L3)는, 시각 v 내지 시각 x의 기간 Tb(3)에 있어서 점등 제어된다. 이하, 동일하게 해서 번호가 4 이상의 발광 사이리스터(L)가 점등 제어된다.
본 실시형태에서는, 기간 Ta(1), Ta(2), Ta(3), … 및 기간 Tb(1), Tb(2), Tb(3), …은 동일한 길이의 기간으로 하고, 각각을 구별하지 않을 때는 기간 T라고 부른다.
그리고, 발광 칩 그룹(#a)의 발광 칩(Ca1~Ca20)을 제어하는 기간 Ta(1), Ta(2), Ta(3), …과, 발광 칩 그룹(#b)의 발광 칩(Cb1~Cb20)을 제어하는 기간 Tb(1), Tb(2), Tb(3), …은, 기간 T의 반 정도의 길이(위상으로 말하면 180°) 시프트되어 있는 것으로 한다. 즉, 기간 Tb(1)는, 기간 Ta(1)가 개시한 후, 기간 T의 반 정도의 기간이 경과했을 때에 개시한다.
따라서, 이하에서는, 발광 칩 그룹(#a)의 발광 칩(Ca1)을 제어하는 기간 Ta(1), Ta(2), Ta(3), …에 관하여 설명한다.
또한, 이하에 설명하는 신호의 상호의 관계가 유지되도록 하면, 기간 T의 길이를 가변으로 해도 된다.
기간 Ta(1), Ta(2), Ta(3), …에 있어서의 신호 파형은, 화상 데이터에 따라 변화되는 기입 신호(φW(φW1~φW20))를 제외하고, 동일한 파형의 반복이다.
따라서, 이하에서는, 시각 c 내지 시각 p의 기간 Ta(1)만을 설명한다. 또한, 시각 a 내지 시각 c의 기간은, 발광 칩(Ca1(C))이 동작을 개시하는 기간이다. 이 기간의 신호에 대해서는, 동작의 설명에 있어서 설명한다.
제 1 전송 신호(φ1a), 제 2 전송 신호(φ2a), 허가 신호(φEa), 점등 신호(φIa)의, 기간 Ta(1)에 있어서의 신호 파형에 관하여 설명한다.
제 1 전송 신호(φ1a)는, 시각 c에서 로우 레벨의 전위(이하, 「L」로 기재함)이고, 시각 n에서 「L」로부터 하이 레벨의 전위(이하, 「H」로 기재함)로 이행하고, 시각 p에서 「H」를 유지하고 있다.
제 2 전송 신호(φ2a)는, 시각 c에서 「H」이고, 시각 m에서 「H」로부터 「L」로 이행하고, 시각 p에서 「L」을 유지하고 있다.
여기에서, 제 1 전송 신호(φ1a)와 제 2 전송 신호(φ2a)를 비교하면, 기간 Ta(1)에 있어서의 제 1 전송 신호(φ1a)의 파형이, 기간 Ta(2)에 있어서의 제 2 전송 신호(φ2a)의 파형으로 되어 있다. 그리고, 기간 Ta(1)에 있어서의 제 2 전송 신호(φ2a)의 파형이, 기간 Ta(2)에 있어서의 제 1 전송 신호(φ1a)의 파형으로 되어 있다.
즉, 제 1 전송 신호(φ1a)와 제 2 전송 신호(φ2a)는 기간 T의 2배의 기간(2T)을 단위로 해서 반복되는 신호 파형이다. 그리고, 시각 m 내지 시각 n의 기간과 같이, 함께 「L」이 되는 기간을 사이에 두고, 번갈아 「H」와 「L」을 반복하고 있다. 그리고, 시각 a 내지 시각 b의 기간을 제외하고, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)는, 동시에 「H」로 되는 기간을 갖지 않는다.
제 1 전송 신호(φ1a)와 제 2 전송 신호(φ2a)의 1세트의 전송 신호에 의해, 도 23에 나타낸 전송 사이리스터(T)가, 후술하는 바와 같이, 순번대로 온 상태가 되어서, 점등 또는 비점등의 제어 대상인(점등 제어하는) 발광 사이리스터(L)를 설정한다.
허가 신호(φEa)는, 시각 c에서 「H」이고, 시각 d에서 「H」로부터 「L」로 이행하고, 시각 h에서 「L」로부터 「H」로 이행한다. 그리고, 시각 p에서 「H」를 유지하고 있다.
허가 신호(φEa)는, 후술하는 바와 같이, 점등 또는 비점등의 제어 대상인(점등 제어하는) 발광 사이리스터(L)를 점등 가능한 상태로 설정한다.
점등 신호(φIa)는, 시각 c에서, 「H」로부터 「L」로 이행하고, 시각 o에 있어서, 「L」로부터 「H」로 이행한다. 그리고, 시각 p에 있어서 「H」를 유지한다.
점등 신호(φIa)는, 후술하는 바와 같이 발광 사이리스터(L)에 점등(발광)을 위한 전류를 공급하는 신호이다.
기입 신호(φW1)는, 시각 c에서 「H」이고, 시각 e에서 「H」로부터 「L」로 이행하고, 시각 f에서 「L」로부터 「H」로 이행한다. 또한, 시각 k에서 「H」로부터 「L」로 이행하고, 시각 l에서 「L」로부터 「H」로 이행한다. 즉, 기입 신호(φW1)는, 기간 Ta(1)에 있어서, 「L」이 되는 기간이 2가지 있다.
그리고, 기입 신호(φW1)와 허가 신호(φEa)의 관계를 보면, 기입 신호(φW1)는 허가 신호(φEa)가 「L」인 시각 d 내지 시각 h의 기간에 포함되는 시각 e 내지 시각 f의 기간에서 「L」이 되어 있다.
한편, 기입 신호(φW1)와, 허가 신호(φEa)에 대하여 위상이 180° 시프트되어 송신되는 허가 신호(φEb)의 관계를 보면, 기입 신호(φW1)는 기간 Tb(1)에 있어서의 허가 신호(φEb)가 「L」인 시각 j 내지 시각 o의 기간에 포함되는 시각 k 내지 시각 l의 기간에서 「L」이 되어 있다.
즉, 기간 Ta(1)에 있어서, 기입 신호(φW1)가 최초에 「L」로 되는 기간(시각 e 내지 시각 f)은, 발광 칩(Ca1)의 발광 사이리스터(L1)를 점등 상태로 이행시키기 위한 신호이고, 기입 신호(φW1)가 후에 「L」로 되는 기간(시각 k 내지 시각 l)은, 발광 칩(Cb1)의 발광 사이리스터(L1)를 점등 상태로 이행시키기 위한 신호이다.
이 때문에, 허가 신호(φEa)가 「L」인 기간(시각 d 내지 시각 h)은, 기입 신호(φW1)의 발광 칩(Cb1)의 발광 사이리스터(L1)를 점등 상태로 이행시키기 위해서 「L」이 되는 기간(시각 k 내지 시각 l)과 겹치지 않도록 설정되어 있다. 마찬가지로, 허가 신호(φEb)가 「L」인 기간(시각 j 내지 시각 o)은, 기입 신호(φW1)의 발광 칩(Ca1)의 발광 사이리스터(L1)를 점등 상태로 이행시키기 위해서 「L」로 되는 기간(시각 e 내지 시각 f)과 겹치지 않도록 설정되어 있다.
상술한 바와 같이, 발광 사이리스터(L)는, 허가 신호(φE)와 기입 신호(φW)가 함께 「L」로 있을 때, 점등 상태로 이행한다. 허가 신호(φE) 및 기입 신호(φW)의 「H」를 “0”, 「L」을 “1”로 하면, 발광 사이리스터(L)는, 허가 신호(φE)와 기입 신호(φW)의 논리 적(論理積)(AND)이 “1”일 때, 점등 상태로 이행한다. 따라서, 허가 신호(φE) 및 기입 신호(φW)의 파형은, 도 25에서는 허가 신호(φE)가 기입 신호(φW)보다 앞서「H」로부터 「L」로 이행하지만, 기입 신호(φW)가 허가 신호(φE)보다 앞서「H」로부터 「L」로 이행해도 된다.
기입 사이리스터(M)의 기본적인 동작은, 전술한 사이리스터(전송 사이리스터(T), 발광 사이리스터(L))와 동일하다.
그리고, 3입력 AND 회로(AND4)는, 기입 사이리스터(M)와 접속 다이오드(Dy)와 기입 저항(RW)과 허가 저항(RE)으로 구성되어 있다.
여기에서, 3입력 AND 회로(AND4)를, 도 23에 있어서 일점 쇄선으로 둘러싸서 나타낸 기입 사이리스터(M1), 접속 다이오드(Dy1), 기입 저항(RW), 허가 저항(RE)으로 설명한다.
3입력 AND 회로(AND4)는, 접속 다이오드(Dy1)의 캐소드 단자인 단자(O)는, 기입 사이리스터(M1)의 게이트 단자, 및 접속 다이오드(Dz1)를 통해 발광 사이리스터(L1)의 게이트 단자(Gl1)에 접속되어 있다. 그리고, 접속 다이오드(Dy1)의 애노드 단자인 단자(X)가 전송 사이리스터(T1)의 게이트 단자(Gt1)에 접속되어 있다. 기입 사이리스터(M1)의 캐소드 단자가 기입 저항(Rw)을 통해 단자(Y)(φW단자)에 접속되어 있다. 마찬가지로, 기입 사이리스터(M1)의 캐소드 단자가 허가 저항(RW)을 통해 단자(Z)(φE단자)에 접속되어 있다.
그리고, 단자(X), 단자(Y), 단자(Z)가 입력 단자로 되고, 단자(O)가 출력 단자로 되어 있다. 후술하는 바와 같이, 단자(X)의 전위(신호)가 「H」(0V), 단자(Y) 및 단자(Z)의 전위(신호)가 함께 「L」(-3.3V)이 되었을 때, 단자(O)의 전위(신호)가 「H」(0V)가 된다. 따라서, 3입력 AND 회로(AND4)는, 3입력의 AND로서 동작한다.
그러면, 도 21 및 도 23을 참조하면서, 도 25에 나타낸 타이밍 차트에 따라, 발광 장치(65)의 동작을 설명한다.
(1) 시각 a
발광 장치(65)에 기준 전위(Vsub) 및 전원 전위(Vga)의 공급을 개시한 시각 a에서의 상태(초기 상태)에 관하여 설명한다.
<발광 장치(65)>
도 25에 나타낸 타이밍 차트의 시각 a에 있어서, 전원 라인(200a)은 「H」(0V)의 기준 전위(Vsub)로 설정되고, 전원 라인(200b)은 「L」(-3.3V)의 전원 전위(Vga)로 설정된다(도 21의 (b) 참조). 따라서, 모든 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))의 각각의 Vsub단자는 「H」로 설정되고, 각각의 Vga단자는 「L」로 설정된다(도 23 참조).
그리고, 신호 발생 회로(110)의 전송 신호 발생부(120a)는 제 1 전송 신호(φ1a), 제 2 전송 신호(φ2a)를 각각 「H」로, 전송 신호 발생부(120b)는 제 1 전송 신호(φ1b), 제 2 전송 신호(φ2b)를 각각 「H」로 설정한다. 그러면, 제 1 전송 신호 라인(201a, 201b) 및 제 2 전송 신호 라인(202a, 202b)이 「H」로 된다(도 21의 (b) 참조). 이에 따라, 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))의 각각의 φ1단자 및 φ2단자가 「H」가 된다. 전류 제한 저항(R1)을 통해 φ1단자에 접속되어 있는 제 1 전송 신호선(72)의 전위도 「H」가 되고, 전류 제한 저항(R2)을 통해 φ1단자에 접속되어 있는 제 2 전송 신호선(73)도 「H」가 된다(도 23 참조).
또한, 신호 발생 회로(110)의 허가 신호 발생부(130a)는 허가 신호(φEa)를 「H」로, 허가 신호 발생부(130b)는 허가 신호(φEb)를 「H」로 설정한다. 그러면, 허가 신호 라인(203a, 203b)이 「H」가 된다(도 21의 (b) 참조). 이에 따라, 발광 칩(C)의 φE단자가 「H」가 된다(도 23 참조).
또한, 신호 발생 회로(110)의 점등 신호 발생부(140a)는 점등 신호(φIa)를 「H」로, 점등 신호 발생부(140b)는 점등 신호(φIb)를 「H」로 설정한다. 그러면, 점등 신호 라인(204a, 204b)이 「H」가 된다(도 21의 (b) 참조). 이에 따라, 발광 칩(C)의 φI단자가 「H」가 된다. φI단자에 접속되어 있는 점등 신호선(75)도 「H」가 된다(도 23 참조).
신호 발생 회로(110)의 기입 신호 발생부(150)는 기입 신호(φW1~φW20)를 「H」로 설정한다. 그러면, 기입 신호 라인(205~224)이 「H」가 된다(도 21의 (b) 참조). 이에 따라, 발광 칩(C)의 φW단자가 「H」가 된다(도 23 참조).
발광 칩(C)의 φW단자는, 기입 저항(RW)을 통해, 기입 신호선(74)에 접속되어 있다. 발광 칩(C)의 φE단자는, 허가 저항(RE)을 통해, 허가 신호선(76)에 접속되고, 기입 신호선(74)에 접속되어 있다. 상술한 바와 같이, 발광 칩(C)의 φW단자 및 φE단자는 함께 「H」로 설정되어 있으므로, 기입 신호선(74)도 「H」가 된다(도 23 참조).
다음으로, 도 23을 참조하면서, 도 25에 나타낸 타이밍 차트에 따라, 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))의 동작을, 발광 칩 세트(#1)에 속하는 발광 칩(Ca1 과 Cb1)을 중심으로 설명한다.
또한, 도 25 및 이하에 있어서의 설명에서는, 각 단자의 전위가 스텝 형상으로 변화되는 것으로 하고 있지만, 각 단자의 전위는 서서히 변화되고 있다. 따라서, 전위 변화 사이에서도, 하기에 나타내는 조건이 만족시켜지면, 사이리스터는, 턴온 및 턴오프 등의 상태의 변화를 일으킨다.
<발광 칩(Ca1)>
전송 사이리스터(T), 기입 사이리스터(M) 및 발광 사이리스터(L)의 애노드 단자는 Vsub단자에 접속되어 있으므로, 「H」로 설정된다.
한편, 홀수 번호의 전송 사이리스터(T1, T3, T5, …)의 각각의 캐소드 단자는, 제 1 전송 신호선(72)에 접속되어, 「H」로 설정되어 있다. 짝수 번호의 전송 사이리스터(T2, T4, T6, …)의 각각의 캐소드 단자는, 제 2 전송 신호선(73)에 접속되어, 「H」로 설정되어 있다. 따라서, 전송 사이리스터(T)의 애노드 단자 및 캐소드 단자는 함께 「H」로 되어, 전송 사이리스터(T)는 오프 상태에 있다.
마찬가지로, 기입 사이리스터(M)의 캐소드 단자는, 기입 신호선(74)에 접속되어, 전술한 바와 같이, 「H」로 설정되어 있다. 따라서, 기입 사이리스터(M)의 애노드 단자 및 캐소드 단자는 함께 「H」로 되어, 기입 사이리스터(M)는 오프 상태에 있다.
또한, 발광 사이리스터(L)의 캐소드 단자는, 점등 신호선(75)에 접속되어, 「H」로 설정되어 있다. 따라서, 발광 사이리스터(L)의 애노드 단자 및 캐소드 단자는 함께 「H」로 되어, 발광 사이리스터(L)는 오프 상태에 있다.
전송 사이리스터(T)의 게이트 단자(Gt)는, 전원선 저항(Rgx)을 통해 전원선(71)에 접속되어 있다. 전원선(71)은 「L」(-3.3V)의 전원 전위(Vga)로 설정되어 있다. 따라서, 후술하는 게이트 단자(Gt1 및 Gt2)를 제외하고, 게이트 단자(Gt)의 전위는 「L」이 되어 있다.
그리고, 기입 사이리스터(M)의 게이트 단자(Gm)는, 전원선 저항(Rgy)을 통해 전원선(71)에 접속되어 있다. 따라서, 후술하는 게이트 단자(Gm1)를 제외하고, 게이트 단자(Gm)의 전위는 「L」이 되어 있다.
또한, 발광 사이리스터(L)의 게이트 단자(Gl)는, 전원선 저항(Rgz)을 통해 전원선(71)에 접속되어 있다. 따라서, 게이트 단자(Gl)의 전위는 「L」이 되어 있다.
이상으로부터, 후술하는 전송 사이리스터(T1, T2), 기입 사이리스터(M1)를 제외하고, 전송 사이리스터(T), 기입 사이리스터(M) 및 발광 사이리스터(L)의 임계 전압은 각각의 게이트 단자(Gt, Gm, Gl)의 전위(-3.3V)에서 pn접합의 확산 전위(Vd)(1.5V)를 뺀 값(-4.8V)으로 되어 있다.
도 23 중의 전송 사이리스터 열의 일단의 게이트 단자(Gt1)는, 전술한 바와 같이, 스타트 다이오드(Dx0)의 캐소드 단자에 접속되어 있다. 그리고, 스타트 다이오드(Dx0)의 애노드 단자는, 제 2 전송 신호선(73)에 접속되어 있다. 제 2 전송 신호선(73)은 「H」로 설정되어 있다. 그러면, 스타트 다이오드(Dx0)는, 그 캐소드 단자가 「L」이고 그 애노드 단자가 「H」로 되어, 순방향으로 전압이 인가(순바이어스)되어 있다. 이에 따라, 스타트 다이오드(Dx0)의 캐소드 단자(게이트 단자(Gt1))는, 스타트 다이오드(Dx0)의 애노드 단자의 「H」(0V)에서 스타트 다이오드(Dx0)의 확산 전위(Vd)(1.5V)를 뺀 값(-1.5V)이 된다. 따라서, 전송 사이리스터(T1)의 임계 전압은, 게이트 단자(Gt1)의 전위(-1.5V)에서 확산 전위(Vd)(1.5V)를 뺀 -3V로 된다.
그리고, 전송 사이리스터(T1)에 인접하는 전송 사이리스터(T2)의 게이트 단자(Gt2)는, 게이트 단자(Gt1)에 결합 다이오드(Dx1)를 통해 접속되어 있다. 전송 사이리스터(T2)의 게이트 단자(Gt2)의 전위는, 게이트 단자(Gt1)의 전위(-1.5V)에서 결합 다이오드(Dx1)의 확산 전위(Vd)(1.5V)를 뺀 -3V가 된다. 따라서, 전송 사이리스터(T2)의 임계 전압은 -4.5V가 된다.
또한, 번호가 3 이상의 전송 사이리스터(T)의 임계 전압은, 전술한 바와 같이 -4.8V이다.
한편, 기입 사이리스터(M1)의 게이트 단자(Gm1)는 게이트 단자(Gt1)에 접속 다이오드(Dy1)를 통해 접속되어 있기 때문에, 기입 사이리스터(M1)의 게이트 단자(Gm1)의 전위는, 게이트 단자(Gt1)의 전위(-1.5V)에서 접속 다이오드(Dy1)의 확산 전위(Vd)(1.5V)를 뺀 -3V가 된다. 따라서, 기입 사이리스터(M1)의 임계 전압은 -4.5V가 된다.
또한, 번호가 2 이상의 기입 사이리스터(M)의 임계 전압은, 전술한 바와 같이 -4.8V이다.
또한, 발광 사이리스터(L)의 임계 전압은, 전술한 바와 같이 -4.8V이다.
<발광 칩(Cb1)>
발광 칩(Cb1)에 있어서도, 초기 상태는 발광 칩(Ca1)과 동일하므로, 설명을 생략한다.
(2) 시각 b
도 25에 나타낸 시각 b에 있어서, 발광 칩 그룹(#a)에 송신되는 제 1 전송 신호(φ1a)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 이에 따라 발광 장치(65)는 동작 상태로 들어간다.
<발광 칩(Ca1)>
임계 전압이 -3V인 전송 사이리스터(T1)가 턴온한다. 그러나, 전송 사이리스터(T3) 이후의 번호가 큰 홀수번째의 전송 사이리스터(T)는, 임계 전압이 -4.8V이므로, 온 상태로 이행할 수 없다. 한편, 임계 전압이 -4.5V인 전송 사이리스터(T2)는, 제 2 전송 신호(φ2a)가 「H」(0V)이므로, 턴온할 수 없다.
전송 사이리스터(T1)가 턴온하면, 게이트 단자(Gt1)의 전위는, 애노드 단자의 「H」(0V)가 된다. 그리고, 전송 사이리스터(T1)의 캐소드 단자(도 23의 제 1 전송 신호선(72))의 전위는, 전송 사이리스터(T1)의 애노드 단자의 「H」(0V)에서 pn접합의 확산 전위(Vd)(1.5V)를 뺀 -1.5V가 된다. 그러면, 캐소드 단자(게이트 단자(Gt2))가 -3V였던 결합 다이오드(Dx1)는, 그 애노드 단자(게이트 단자(Gt1))가 「H」(0V)가 되므로, 순바이어스이다. 따라서, 결합 다이오드(Dx1)의 캐소드 단자(게이트 단자(Gt2))의 전위는, 그 애노드 단자(게이트 단자(Gt1))의 「H」(0V)에서 확산 전위(Vd)(1.5V)를 뺀 -1.5V가 된다. 이에 따라, 전송 사이리스터(T2)의 임계 전압은 -3V가 된다.
전송 사이리스터(T2)의 게이트 단자(Gt2)에 결합 다이오드(Dx2)를 통해 접속된 게이트 단자(Gt3)의 전위는 -3V가 된다. 이에 따라, 전송 사이리스터(T3)의 임계 전압은 -4.5V가 된다. 번호가 4 이상의 전송 사이리스터(T)는, 게이트 단자(Gt)의 전위가 「L」의 전원 전위(Vga)이므로, 임계 전압은 -4.8V가 유지된다.
한편, 전송 사이리스터(T1)가 턴온해서, 접속 다이오드(Dy1)의 애노드 단자(게이트 단자(Gt1))의 전위가 「H」(0V)로 된다. 그러면, 캐소드 단자(게이트 단자(Gm1))가 -3V였던 접속 다이오드(Dy1)는, 순바이어스이다. 따라서, 접속 다이오드(Dy1)의 캐소드 단자(게이트 단자(Gm1))의 전위는, 애노드 단자(게이트 단자(Gt1))의 전위(0V)에서 pn접합의 확산 전위(Vd)(1.5V)를 뺀 -1.5V가 된다. 이에 따라, 기입 사이리스터(M1)의 임계 전압은 -3V가 된다.
또한, 기입 사이리스터(M2)의 게이트 단자(Gm2)의 전위는 -3V가 되고, 기입 사이리스터(M2)의 임계 전압은 -4.5V가 된다. 번호가 3 이상의 기입 사이리스터(M)는 -4.8V의 임계 전압이 유지된다.
그러나, 기입 신호선(74)은 「H」이므로, 어느 기입 사이리스터(M)도 온 상태로 이행하지 않는다.
접속 다이오드(Dy1)의 캐소드 단자(게이트 단자(Gm1))는 접속 다이오드(Dz1)의 애노드 단자(게이트 단자(Gm1))이다. 따라서, 접속 다이오드(Dz1)의 애노드 단자(게이트 단자(Gm1))의 전위가 -1.5V가 된다. 그러면, 접속 다이오드(Dz1)는, 캐소드 단자(게이트 단자(Gl1))의 전위가 -3.3V였으므로, 순바이어스이다. 따라서, 접속 다이오드(Dz1)의 캐소드 단자(게이트 단자(Gl1))의 전위는, 그 애노드 단자(게이트 단자(Gm1))의 전위(-1.5V)에서 pn접합의 확산 전위(Vd)(1.5V)를 뺀 -3V가 된다. 이에 따라, 발광 사이리스터(L1)의 임계 전압은 -4.5V가 된다.
한편, 게이트 단자(Gm2)의 전위가 -3V가 되어도, 발광 사이리스터(L2)는 임계 전압 -4.8V가 유지된다. 번호가 3 이상의 발광 사이리스터(L)는, 마찬가지로, 임계 전압 -4.8V가 유지된다.
그리고, 점등 신호선(75)이 「H」이므로, 어느 발광 사이리스터(L)도 온 상태로 이행하지 않는다.
즉, 시각 b에 있어서, 턴온하는 것은 전송 사이리스터(T1)뿐이다. 그리고, 시각 b의 직후(여기에서는, 시각 b에 있어서의 신호의 전위의 변화에 의해 사이리스터 등의 변화가 생긴 후, 정상 상태가 되었을 때를 말함)에 있어서, 전송 사이리스터(T1)가 온 상태에 있다. 다른 전송 사이리스터(T), 모든 기입 사이리스터(M) 및 발광 사이리스터(L)는 오프 상태에 있다.
또한, 이하에서는, 온 상태에 있는 사이리스터(전송 사이리스터(T), 기입 사이리스터(M), 발광 사이리스터(L))만을 설명하고, 오프 상태에 있는 사이리스터(전송 사이리스터(T), 기입 사이리스터(M), 발광 사이리스터(L))의 설명을 생략한다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호는 변화되지 않으므로, 발광 칩(Cb1)은 초기 상태가 유지되어 있다.
이상 설명한 바와 같이, 사이리스터(전송 사이리스터(T), 기입 사이리스터(M), 발광 사이리스터(L))의 게이트 단자(게이트 단자(Gt, Gm, Gl))는 다이오드(결합 다이오드(Dx), 접속 다이오드(Dy, Dz))에 의해 상호 접속되어 있다. 따라서, 게이트 단자의 전위가 변화되면, 전위가 변화된 게이트 단자에, 순바이어스의 다이오드를 통해 접속된 게이트 단자의 전위가 변화된다. 그리고, 변화된 게이트 단자를 가지는 사이리스터의 임계 전압이 변화된다. 그리고, 임계 전압이 「L」보다 높아지면, 사이리스터가 턴온한다.
더 구체적으로 설명한다. 전위가 「H」(0V)가 된 게이트 단자와, 순바이어스의 다이오드 1개로 접속된 게이트 단자의 전위는 -1.5V가 되고, 그 게이트 단자를 가지는 사이리스터의 임계 전압은 -3V가 된다. 이 임계 전압은 「L」(-3.3V)보다 높으므로(절대값이 작음), 사이리스터가 턴온한다.
한편, 전위가 「H」(0V)가 된 게이트 단자와, 순바이어스의 다이오드 2개로 접속된 게이트 단자의 전위는 -3V가 되고, 그 게이트 단자를 가지는 사이리스터의 임계 전압은 -4.5V가 된다. 이 임계 전압은 「L」(-3.3V)보다 낮기 때문에, 사이리스터는 턴온할 수 없어, 오프 상태를 유지한다.
이하에서는, 턴온할 수 있게 임계 전압이 변화되는 사이리스터(전송 사이리스터(T), 기입 사이리스터(M), 발광 사이리스터(L))를 중심으로 설명하고, 다른 변화에 관해서는 설명을 생략한다.
(3) 시각 c
시각 c에 있어서, 발광 칩 그룹(#a)에 송신되는 점등 신호(φIa)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
점등 신호선(75)이 「L」(-3.3V)이 되어도, 발광 사이리스터(L1)의 임계 전압은 -4.5V, 번호가 2 이상의 발광 사이리스터(L)의 임계 전압은 -4.8V이므로, 어느 발광 사이리스터(L)도 턴온하지 않는다.
따라서, 시각 c의 직후에 있어서는, 전송 사이리스터(T1)만이 온 상태에 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호는 변화되지 않으므로, 발광 칩(Cb1)은 초기 상태가 유지되어 있다.
(4) 시각 d
시각 d에 있어서, 발광 칩 그룹(#a)에 송신되는 허가 신호(φEa)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
기입 신호(φW1)는 「H」이다. 따라서, 기입 신호선(74)은, φE단자와 φW단자 사이의 전위차가, 허가 저항(RE)과 기입 저항(RW)으로 분압된 전위로 된다. 예를 들면, RE=RW라고 하면, 기입 신호선(74)의 전위는 -1.65V로 된다. 이하, RE=RW로서 설명한다.
이 때, 기입 사이리스터(M1)는 임계 전압이 -3V이기 때문에, 턴온할 수 없다. 기입 사이리스터(M2)는 임계 전압이 -4.5V이고, 번호가 3 이상의 기입 사이리스터(M)는 임계 전압이 -4.8V이므로, 턴온할 수 없다.
따라서, 시각 d의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호는 변화되지 않으므로, 발광 칩(Cb1)은 초기 상태가 유지되어 있다.
(5) 시각 e
시각 e에 있어서, 발광 칩 그룹(#a)의 발광 칩(Ca1)과 발광 칩 그룹(#b)의 발광 칩(Cb1)이 속하는 발광 칩 세트(#1)에 송신되는 기입 신호(φW1)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
전술한 바와 같이, 발광 칩(Ca1)의 허가 신호(φEa)는, 시각 d에 있어서, 「L」로 이행하고 있다. 허가 신호(φEa) 및 기입 신호(φW1)가 함께 「L」이 되므로, 기입 신호선(74)의 전위는, -1.65V로부터 「L」(-3.3V)로 이행한다.
그러면, 임계 전압이 -3V인 기입 사이리스터(M1)가 턴온한다. 한편, 기입 사이리스터(M2)는, 임계 전압이 -4.5V, 번호가 3 이상의 기입 사이리스터(M)는, 임계 전압이 -4.8V이므로, 턴온할 수 없다.
기입 사이리스터(M1)가 턴온하면, 게이트 단자(Gm1)는 「H」(0V)가 된다. 그리고, 캐소드 단자(도 23의 기입 신호선(74))는 -3.3V로부터 -1.5V가 된다.
이에 따라, 접속 다이오드(Dz1)는, 그 애노드 단자(게이트 단자(Gm1))가 「H」(0V)로 된다. 그러면, 접속 다이오드(Dz1)는, 캐소드 단자(게이트 단자(Gt2))가 -4.5V였으므로, 순바이어스이다. 따라서, 접속 다이오드(Dz1)의 캐소드 단자(게이트 단자(Gl2))는, -1.5V가 되고, 발광 사이리스터(L1)의 임계 전압은 -3V가 된다.
또한, 번호가 2 이상의 발광 사이리스터(L)의 임계 전압은 -4.8V가 유지되어 있다.
점등 신호선(75)은, 시각 c에 있어서 「L」(-3.3V)로 이행하고 있다. 그러면, 기입 신호(φW1)의 「H」(0V)로부터 「L」(-3.3V)로의 이행하는 타이밍에 있어서, 발광 사이리스터(L1)가 턴온하여, 점등(발광)한다. 또한, 번호가 2 이상의 발광 사이리스터(L)는 임계 전압이 -4.8V이므로, 턴온할 수 없다.
따라서, 시각 e의 직후에 있어서는, 전송 사이리스터(T1), 기입 사이리스터(M1) 및 발광 사이리스터(L1)가 온 상태에 있다.
<발광 칩(Cb1)>
기입 신호(φW1)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그러나, 허가 신호(φEb)는 초기 상태의 「H」를 유지하고 있다. 따라서, RE=RW에 있어서, 발광 칩(Cb1)의 기입 신호선(74)의 전위는, -1.65V가 된다.
이 때, 기입 사이리스터(M1)는 임계 전압이 -4.5V, 번호가 2 이상의 기입 사이리스터(M)는 임계 전압이 -4.8V이다. 따라서, 어느 기입 사이리스터(M)도 턴온할 수 없다.
(6) 시각 f
시각 f에 있어서, 발광 칩 그룹(#a)의 발광 칩(Ca1)과 발광 칩 그룹(#b)의 발광 칩(Cb1)이 속하는 발광 칩 세트(#1)에 송신되는 기입 신호(φW1)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
전술한 바와 같이, 허가 신호(φEa)는, 시각 d로부터, 「L」을 유지하고 있다. 이 때문에, 기입 신호선(74)의 전위는 -1.65V로 이행하려고 한다. 한편, 기입 신호선(74)에 접속된 기입 사이리스터(M1)는 온 상태가 되어 있다. 기입 사이리스터(M1)의 온 상태를 유지하기 위한 기입 신호선(74)의 전위는, -1.5V 이하이면 된다. -1.65V는 -1.5V보다 낮은 전위이므로, 기입 사이리스터(M1)는 계속해서 온 상태를 유지한다. 그리고, 기입 신호선(74)의 전위는, 온 상태의 기입 사이리스터(M1)에 의해 -1.5V를 유지한다.
따라서, 시각 f의 직후에 있어서는, 전송 사이리스터(T1), 기입 사이리스터(M1) 및 발광 사이리스터(L1)가 온 상태에 있다.
<발광 칩(Cb1)>
기입 신호(φW1)가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, -1.65V였던 발광 칩(Cb1)의 기입 신호선(74)의 전위가 「H」(0V)로 돌아간다.
(7) 시각 g
시각 g에 있어서, 발광 칩 그룹(#b)에 송신되는 제 1 전송 신호(φ1b)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
발광 칩(Ca1)이 속하는 발광 칩 그룹(#a)에 송신되는 신호에는 변화가 없으므로, 시각 f의 직후의 상태가 유지된다.
<발광 칩(Cb1)>
발광 칩(Cb1)의 동작은, 시각 b에 있어서의 발광 칩(Ca1)의 동작과 동일하다. 즉, 전송 사이리스터(T1)가 턴온한다. 이에 따라, 제 1 전송 신호선(72)의 전위가 -1.5V가 된다. 또한, 전송 사이리스터(T2)의 임계 전압이 -3V, 기입 사이리스터(M1)의 임계 전압이 -3V가 된다.
즉, 발광 칩(Cb1)은, 발광 칩(Ca1)의 동작을 시프트한 타이밍(위상이 180° 시프트된 관계)에서 동작한다.
(8) 시각 h
시각 h에 있어서, 발광 칩 그룹(#a)에 송신되는 허가 신호(φEa)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
기입 신호(φW1)는, 시각 f에 있어서 「L」로부터 「H」로 이행하고 있으므로, 기입 신호선(74)의 전위가 「H」로 이행한다.
그러면, 온 상태에 있었던 기입 사이리스터(M1)는, 캐소드 단자 및 애노드 단자가 함께 「H」로 되므로, 턴오프한다. 이에 따라, 게이트 단자(Gm1)의 전위가 -1.5V로 돌아간다.
그리고, 시각 h의 직후에 있어서는, 전송 사이리스터(T1), 발광 사이리스터(L1)가 온 상태에 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 시각 g의 직후의 상태가 유지된다.
(9) 시각 i
시각 i에 있어서, 발광 칩 그룹(#b)에 송신되는 점등 신호(φIb)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
발광 칩(Ca1)이 속하는 발광 칩 그룹(#a)에 송신되는 신호에 변화가 없으므로, 시각 h의 직후의 상태가 유지된다.
<발광 칩(Cb1)>
발광 칩(Cb1)의 동작은, 시각 c에 있어서의 발광 칩(Ca1)의 동작과 동일하므로, 상세한 설명을 생략한다.
시각 i의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있다.
또한, 여기에서는, 시각 c와 시각 i에서, 기간 T에 대하여 위상이 180° 시프트되어 있는 것으로 한다.
(10) 시각 j
시각 j에 있어서, 발광 칩 그룹(#b)에 송신되는 허가 신호(φEb)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
발광 칩(Ca1)이 속하는 발광 칩 그룹(#a)에 송신되는 신호에 변화가 없으므로, 시각 h의 직후의 상태가 유지된다.
<발광 칩(Cb1)>
발광 칩(Cb1)의 동작은, 시각 d에 있어서의 발광 칩(Ca1)의 동작과 동일하므로, 상세한 설명을 생략한다.
시각 j에서는, RE=RW에 있어서, 기입 신호선(74)의 전위는 -1.65V로 된다.
시각 j의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있다.
(11) 시각 k
시각 k에 있어서, 발광 칩 그룹(#a)의 발광 칩(Ca1)과 발광 칩 그룹(#b)의 발광 칩(Cb1)이 속하는 발광 칩 세트(#1)에 송신되는 기입 신호(φW1)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
발광 칩(Ca1)의 기입 신호선(74)의 전위는, 시각 h에 있어서, 「H」로 이행하고 있었다.
따라서, 기입 신호(φW1)가 「L」로 이행하면, 시각 d의 경우와 마찬가지로, 기입 신호선(74)의 전위가 -1.65V가 된다.
그러나, 기입 사이리스터(M1)는 임계 전압이 -4.5V, 번호가 2 이상 기입 사이리스터(M)는 임계 전압이 -4.8V이므로, 어느 기입 사이리스터(M)도 턴온하지 않는다.
시각 k의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있어서, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)의 허가 신호(φEb)는, 시각 j에 있어서, 「L」로 이행하고 있다. 따라서, 허가 신호(φEb) 및 기입 신호(φW1)가 함께 「L」이 됨으로써, 기입 신호선(74)의 전위는 -1.65V로부터 「L」(-3.3V)로 이행한다. 그러면, 시각 e에 있어서의 발광 칩(Ca1)과 마찬가지로, 임계 전압이 -3V인 기입 사이리스터(M1)가 턴온한다.
기입 사이리스터(M1)가 턴온하면, 게이트 단자(Gm1)는 「H」(0V)가 된다. 그리고, 발광 사이리스터(L1)의 임계 전압은 -3V가 된다.
점등 신호선(75)은, 시각 i에 있어서, 「L」(-3.3V)로 이행하고 있으므로, 기입 신호(φW1)의 「H」(0V)로부터 「L」(-3.3V)로의 이행의 타이밍에서, 발광 사이리스터(L1)가 턴온하여, 점등(발광)한다.
시각 k의 직후에 있어서는, 전송 사이리스터(T1), 기입 사이리스터(M1)가 온 상태가 되어 있어서, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
(12) 시각 l
시각 l에 있어서, 발광 칩 그룹(#a)의 발광 칩(Ca1)과 발광 칩 그룹(#b)의 발광 칩(Cb1)이 속하는 발광 칩 세트(#1)에 송신되는 기입 신호(φW1)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
시각 k에 있어서, -1.65V가 된 기입 신호선(74)의 전위가 「H」로 돌아간다.
시각 l의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태가 되어 있어서, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
<발광 칩(Cb1)>
시각 f에 있어서의 발광 칩(Ca1)의 동작과 동일하게, 기입 신호선(74)의 전위는 -1.65V로 이행하려고 한다. 그러나, -1.65V는, 온 상태의 기입 사이리스터(M1)의 캐소드 단자의 전위(-1.5V)보다 낮으므로, 기입 사이리스터(M1)는 계속해서 온 상태를 유지한다. 그리고, 기입 신호선(74)의 전위는, 온 상태의 기입 사이리스터(M1)에 의해 -1.5V를 유지한다.
시각 f의 직후에 있어서는, 전송 사이리스터(T1), 기입 사이리스터(M1)가 온 상태가 되어 있어서, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
(13) 시각 m
시각 m에 있어서, 발광 칩 그룹(#a)에 송신되는 제 2 전송 신호(φ2a)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
임계 전압이 -3V인 전송 사이리스터(T2)가 턴온한다. 그러나, 전송 사이리스터(T4) 이후의 번호가 큰 짝수번째의 전송 사이리스터(T)는, 임계 전압이 -4.8V이므로, 턴온할 수 없다.
전송 사이리스터(T2)가 턴온하면, 게이트 단자(Gt2)는 「H」(0V)가 된다. 그러면, 전송 사이리스터(T2)의 게이트 단자(Gt2)에 결합 다이오드(Dx2)를 통해 접속된 게이트 단자(Gt3)의 전위는 -1.5V가 된다. 이에 따라, 전송 사이리스터(T3)의 임계 전압은 -3V가 된다.
그리고, 캐소드 단자(도 23의 제 2 전송 신호선(73))는, 애노드 단자의 「H」(0V)에서 pn접합의 확산 전위(Vd)(1.5V)를 뺀 -1.5V가 된다.
한편, 전송 사이리스터(T2)가 턴온해서 게이트 단자(Gt2)가 「H」가 되면, 접속 다이오드(Dy2)를 통해, 게이트 단자(Gm1)의 전위가 -1.5V가 된다. 이에 따라, 기입 사이리스터(M2)의 임계 전압이 -3V가 된다. 그러나, 기입 신호선(74)의 전위는 「H」이므로, 기입 사이리스터(M2)는 턴온하지 않는다.
또한, 접속 다이오드(Dz2)를 통해, 게이트 단자(Gl2)의 전위가 -3V가 된다. 이에 따라, 발광 사이리스터(L2)의 임계 전압이 -4.5V가 된다. 이 때, 점등 신호선(75)의 전위는, 온 상태의 발광 사이리스터(L1)에 의해 -1.5V로 되어 있으므로, 발광 사이리스터(L2)는 턴온하지 않는다.
즉, 시각 m에 있어서, 턴온할 수 있는 것은 전송 사이리스터(T2)뿐이다.
그리고, 시각 m의 직후에 있어서는, 전송 사이리스터(T1), 전송 사이리스터(T2)가 온 상태가 되어 있어서, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 시각 l의 직후의 상태가 유지된다.
(14) 시각 n
시각 n에 있어서, 발광 칩 그룹(#a)에 송신되는 제 1 전송 신호(φ1a)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
온 상태에 있었던 전송 사이리스터(T1)는, 캐소드 단자 및 애노드 단자가 함께 「H」로 되므로, 턴오프한다. 이에 따라, 게이트 단자(Gt1)가 「H」로부터 「L」(-3.3V)로 이행하고, 전송 사이리스터(T1)의 임계 전압이 -4.8V가 된다. 또한, 결합 다이오드(Dx1)는, 애노드 단자(게이트 단자(Gt1))가 「L」로 되고, 캐소드 단자(게이트 단자(Gt2))가 「H」이므로, 역바이어스가 된다.
마찬가지로, 접속 다이오드(Dy1)도, 애노드 단자(게이트 단자(Gt1))가 「L」(-3.3V)로 된다. 그러면, 접속 다이오드(Dy1)는, 캐소드 단자(게이트 단자(Gm1))가 -1.5V였으므로, 역바이어스가 된다. 이에 따라, 접속 다이오드(Dy1)의 캐소드 단자(게이트 단자(Gm1))가 「L」로 이행하기 시작한다.
또한, 접속 다이오드(Dz1)는, 캐소드 단자(게이트 단자(Gm1))가 「L」로 이행하면, 온 상태에 있는 발광 사이리스터(L1)에 의해, 캐소드 단자(게이트 단자(Gl1))가 「H」이므로, 역바이어스가 된다. 따라서, 기입 사이리스터(M1)는, 게이트 단자(Gm1)가 「L」이 되고, 임계 전압이 -4.8V가 된다.
시각 n의 직후에 있어서는, 전송 사이리스터(T2)가 온 상태에 있어서, 발광 사이리스터(L1)가 온 상태로 점등(발광)하고 있다.
또한, 「H」(0V)가 된 게이트 단자에 역바이어스의 다이오드로 접속된 게이트 단자에는, 「H」(0V)가 된 영향이 미치지 않아, 사이리스터의 임계 전압은 높아지지(절대값에서 작아지지) 않는다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 시각 l의 상태가 유지된다.
(15) 시각 o
시각 o에 있어서, 발광 칩 그룹(#a)에 송신되는 점등 신호(φIa)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 또한, 발광 칩 그룹(#b)에 송신되는 허가 신호(φEb)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
점등 신호(φIa)가, 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 온 상태에 있었던 발광 사이리스터(L1)는, 캐소드 단자 및 애노드 단자가 함께 「H」로 되어 턴오프하여, 소등한다(비점등이 된다). 이에 따라, 게이트 단자(Gl1)가 「L」을 향해 이행한다. 그리고, 발광 사이리스터(L1)의 임계 전압은 -4.8V가 된다.
즉, 발광 칩(Ca1)의 발광 사이리스터(L1)는, 시각 e의 기입 신호(φW1)가 「H」로부터 「L」로 이행하는 타이밍에서 점등(발광)(턴온)하고, 시각 o의 점등 신호(φIa)가 「L」로부터 「H」로 이행하는 타이밍에서 소등(턴오프)한다. 시각 e 내지 시각 o의 기간이, 발광 칩(Ca1)의 발광 사이리스터(L1)의 점등(발광) 기간에 대응한다.
시각 o의 직후에 있어서는, 전송 사이리스터(T2)가 온 상태가 되어 있다.
<발광 칩(Cb1)>
발광 칩 그룹(#b)에 송신되는 허가 신호(φEb)가, 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 발광 칩(Ca1)의 시각 h와 동일하게, 기입 신호선(74)의 전위가 「H」로 이행한다.
시각 o의 직후에 있어서는, 전송 사이리스터(T1), 발광 사이리스터(L1)가 온 상태가 되어 있어서, 발광 사이리스터(L1)가 점등(발광)하고 있다.
또한, 본 실시형태에서는, 시각 o에 있어서, 발광 칩 그룹(#a)에 송신되는 점등 신호(φIa)를 「L」로부터 「H」로 이행하고, 발광 칩 그룹(#b)에 송신되는 허가 신호(φEb)를 「L」로부터 「H」로 이행했지만, 이들 이행을 동시에 할 필요는 없고, 어느 쪽이 먼저여도 상관없다.
(16) 시각 p
시각 p에 있어서, 발광 칩 그룹(#a)에 송신되는 점등 신호(φIa)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
시각 p로부터는, 발광 사이리스터(L2)의 점등 제어의 기간 Ta(2)에 들어간다.
제 1 전송 신호(φ1a) 및 제 2 전송 신호(φ2a)는, 기간 Ta(1) 및 Ta(2)을 주기로 해서 변화되기 때문에, 이들 신호의 파형은 다르지만, 발광 칩(Ca1)의 동작은, 시각 c 내지 시각 p의 기간 Ta(1)의 반복으로 된다. 따라서, 기간 Ta(2)에서는, 제 1 전송 신호(φ1a), 제 2 전송 신호(φ2a) 및 이들에 관련되는 전송 사이리스터(T)의 설명을 제외하고, 발광 칩(Ca1)의 동작의 설명을 생략한다.
시각 p에 있어서는, 전송 사이리스터(T2)가 온 상태가 되어 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 시각 o의 직후의 상태가 유지된다.
(17) 시각 q
시각 q에 있어서, 발광 칩 그룹(#a)에 송신되는 허가 신호(φEa)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 또한, 발광 칩 그룹(#b)에 송신되는 점등 신호(φIb)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
시각 h와 동일하므로 설명을 생략한다.
시각 q의 직후에 있어서는, 전송 사이리스터(T2), 발광 사이리스터(L2)가 온 상태가 되어 있어서, 발광 사이리스터(L2)가 점등(발광)하고 있다.
<발광 칩(Cb1)>
시각 o에 있어서의 발광 칩(Ca1)의 동작과 동일하게, 점등 신호(φIb)가, 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 온 상태에 있었던 발광 사이리스터(L1)는, 캐소드 단자 및 애노드 단자가 함께 「H」로 되어 오프 상태로 이행해서, 소등한다. 이에 따라, 게이트 단자(Gl1)가 「L」을 향해 이행한다. 그리고, 발광 사이리스터(L1)의 임계 전압은 -4.8V가 된다.
즉, 발광 칩(Cb1)의 발광 사이리스터(L1)는, 시각 k의 기입 신호(φW1)가 「H」로부터 「L」로 이행하는 타이밍에서 점등(발광)(턴온)하고, 시각 q의 점등 신호(φIb)가 「L」로부터 「H」로 이행하는 타이밍에서 소등(턴오프)한다. 시각 k 내지 시각 q의 기간이, 발광 칩(Cb1)의 발광 사이리스터(L1)의 점등(발광) 기간에 대응한다.
시각 q의 직후에 있어서는, 전송 사이리스터(T2)가 온 상태가 되어 있다.
(18) 시각 r
시각 r에 있어서, 발광 칩 그룹(#b)의 발광 사이리스터(L1)를 제어하는 기간 Tb(1)이 종료된다.
(19) 시각 s
시각 s에 있어서, 발광 칩(Ca1)이 속하는 발광 칩 그룹(#a)에 송신되는 제 1 전송 신호(φ1a)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광 칩(Ca1)>
임계 전압이 -3V였던 전송 사이리스터(T3)가 턴온한다. 이에 따라, 게이트 단자(Gt3)는 「H」(0V)가 된다. 그리고, 게이트 단자(Gt4)의 전위는 -1.5V가 된다. 이에 따라, 전송 사이리스터(T4)의 임계 전압은 -3V가 된다. 이에 따라, 기입 사이리스터(M4)의 임계 전압이 -3V로, 발광 사이리스터(L4)의 임계 전압이 -4.5V로 된다.
또한, 시각 s의 직후에 있어서는, 전송 사이리스터(T2, T3)가 온 상태가 되어 있어서, 발광 사이리스터(L2)가 온 상태로 점등(발광)하고 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 상태의 변화는 없다.
또한, 시각 s의 직후에 있어서는, 전송 사이리스터(T2), 기입 사이리스터(M2)가 온 상태가 되어 있어서, 발광 사이리스터(L2)가 온 상태로 점등(발광)하고 있다.
(20) 시각 t
시각 t에 있어서, 발광 칩(Ca1)이 속하는 발광 칩 그룹(#a)으로 송신되는 제 2 전송 신호(φ2a)가 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
온 상태에 있었던 전송 사이리스터(T2)는, 캐소드 단자 및 애노드 단자가 함께 「H」로 되므로, 턴오프한다. 그러면, 전송 사이리스터(T2)의 게이트 단자(Gt2)가 「L」로 이행한다. 그리고, 기입 사이리스터(M2)의 게이트 단자(Gm2) 및 발광 사이리스터(L2)의 게이트 단자(Gl2)도 「H」로 이행한다. 그리고, 전송 사이리스터(T2), 기입 사이리스터(M2)의 임계 전압이 -4.8V가 된다.
시각 t의 직후에 있어서는, 전송 사이리스터(T3)가 온 상태가 되어 있어서, 발광 사이리스터(L2)가 온 상태로 점등(발광)하고 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 상태의 변화는 없다.
또한, 시각 t의 직후에 있어서는, 전송 사이리스터(T2), 기입 사이리스터(M2)가 온 상태가 되어 있어서, 발광 사이리스터(L2)가 온 상태로 점등(발광)하고 있다.
(21) 그 외
시각 u에 있어서, 발광 칩 그룹(#a)의 발광 사이리스터(L2)를 제어하는 기간 Ta(2)가 종료된다. 시각 v에 있어서, 발광 칩 그룹(#b)의 발광 사이리스터(L2)를 제어하는 기간 Tb(2)가 종료된다. 시각 w에 있어서, 발광 칩 그룹(#a)의 발광 사이리스터(L3)를 제어하는 기간 Ta(3)가 종료된다. 시각 x에 있어서, 발광 칩 그룹(#b)의 발광 사이리스터(L3)를 제어하는 기간 Tb(3)가 종료된다. 그리고, 시각 y에 있어서, 발광 칩 그룹(#a)의 발광 사이리스터(L4)를 제어하는 기간 Ta(4)가 종료된다. 이하 동일하게, 발광 칩(C)의 모든 발광 사이리스터(L)의 점등 제어를 행한다.
이상 설명한 발광 칩(C)의 동작을 요약해서 설명한다.
처음에 전송 사이리스터(T)의 동작을 설명한다.
제 8 실시형태에 있어서의 발광 칩(C)에서는, 2상(相)의 전송 신호(제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2))에 의해, 전송 사이리스터(T)의 온 상태를 순서대로 옮기고 있다.
즉, 2상의 전송 신호 중의 한쪽의 전송 신호가 「L」(-3.3V)이 됨으로써, 한쪽의 전송 신호가 캐소드 단자에 송신된 전송 사이리스터(T)가 온 상태가 되고, 그 게이트 단자(Gt)가 「H」(0V)가 된다. 「H」(0V)가 된 게이트 단자(Gt)와 순바이어스의 결합 다이오드(Dx)에 의해 접속된 인접하는 전송 사이리스터(T)의 게이트 단자(Gt)의 전위가 -1.5V가 된다. 이에 따라, 인접하는 전송 사이리스터(T)는, 임계 전압이 상승(본 실시형태에서는, -4.5V로부터 -3V)하고, 다른 쪽의 전송 신호가 「L」(-3.3V)로 되는 타이밍에서 온 상태가 된다.
즉, 2상의 전송 신호(제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2))를, 「L」(-3.3V)의 기간이 겹치도록(도 25에 있어서의 시각 m 내지 시각 n의 기간), 위상을 시프트해서 송신함으로써, 전송 사이리스터(T)를 순차적으로 온 상태로 설정한다.
그리고, 전송 사이리스터(T)가 온 상태가 되고, 게이트 단자(Gt)가 「H」(0V)가 되면, 게이트 단자(Gt)에 접속 다이오드(Dy)를 통해 접속된 기입 사이리스터(M)의 게이트 단자(Gm)의 전위가 -1.5V가 되고, 기입 사이리스터(M)의 임계 전압이 -3V로 된다.
그리고, 허가 신호(φE)(φEa 또는 φEb)와 기입 신호(φW(φW1~φW20))가 함께 「L」일 때, 기입 신호선(74)의 전위가 「L」(-3.3V)이 되고, 기입 사이리스터(M)가 턴온한다.
기입 사이리스터(M)가 온 상태가 되면, 기입 사이리스터(M)의 게이트 단자(Gm)가 「H」(0V)가 되고, 게이트 단자(Gm)에 접속 다이오드(Dz)를 통해 접속된 게이트 단자(Gl)의 전위가 -1.5V가 되고, 발광 사이리스터(L)의 임계 전압이 -3V가 된다.
허가 신호(φE)(φEa 또는 φEb)와 기입 신호(φW(φW1~φW20))가 함께 「L」이 되는 시각 전에, 점등 신호(φI)(φIa 또는 φIb)를 「L」(-3.3V)로 설정하면, 허가 신호(φE)(φEa 또는 φEb)와 기입 신호(φW(φW1~φW20))가 함께 「L」이 되는 타이밍(시각)에 있어서, 발광 사이리스터(L)가 턴온하여, 점등(발광)한다.
이렇게, 발광 사이리스터(L)가 점등(발광)하고 있는 점등 기간은, 허가 신호(φE)(허가 신호(φEa) 또는 φEb)와 기입 신호(φW)(기입 신호(φW1~φW20))가 함께 「L」이 되는 타이밍(시각)으로부터, 점등 신호(φI)(φIa 또는 φIb)가 「L」로부터 「H」가 되는 시각(도 25에 있어서의 시각 e 내지 시각 o)까지로 된다.
한편, 허가 신호(φE)(허가 신호(φEa) 또는 φEb)와 기입 신호(φW)(기입 신호(φW1~φW20))의 한쪽만이 「L」이 되는 상태는 소위 반선택의 상태이며, 기입 사이리스터(M)는 턴온하지 않고, 발광 사이리스터(L)도 턴온하지 않는다.
즉, 허가 신호(φE)가 「L」인 발광 칩(C)에서는, 기입 신호(φW)의 「H」로부터 「L」로 이행에 의해, 발광 사이리스터(L)가 점등(발광)한다.
한편, 허가 신호(φE)가 「H」이면, 기입 신호(φW)가 「H」로부터 「L」로 이행해도, 발광 사이리스터(L)의 점등(발광)이 저지된다.
본 실시형태에서는, 발광 칩 그룹(#a)과 발광 칩 그룹(#b)에 속하는 발광 칩(C)으로 구성되는 발광 칩 세트에 대하여, 각각의 발광 칩(C)의 발광 사이리스터(L)를 함께 점등(발광)할 때는, 공통으로 송신하는 기입 신호(φW(φW1~φW20))에 「L」이 되는 기간을 2개 마련하고 있다(도 25의 시각 e 내지 시각 f의 기간 및 시각 k 내지 시각 l의 기간). 즉, 앞의 「L」의 기간은 발광 칩 그룹(#a)의 발광 칩(C)에 대해서, 뒤의 「L」의 기간은 발광 칩 그룹(#b)의 발광 칩(C)에 대해서, 점등의 개시를 설정한다.
그리고, 본 실시형태에서는, 발광 칩 그룹(#a)과 발광 칩 그룹(#b)에서, 각각 송신하는 전송 신호(제 1 전송 신호(φ1a, φ1b) 및 제 2 전송 신호(φ2a, φ2b)), 허가 신호(φE(φEa 및 φEb)) 및 점등 신호(φI(φIa 및 φIb))의 위상을 180° 시프트하고 있다. 이에 따라, 기입 신호(φW(φW1~φW20))에 마련된 2개의 「L」의 기간을 설정하기 위한 기간의 폭(마진(margin))을 최대로 하고 있다.
즉, 위상을 180° 시프트하고 있으므로, 기입 신호(φW)에 마련하는 2개의 「L」의 시각은, 각각 기간 T의 전반의 1/2과 후반의 1/2의 기간에 마련하면 된다.
또한, 허가 신호(φE(φEa 및 φEb)) 및 기입 신호(φW(φW1~φW20))는, 각각 「L」로 됨으로써, 발광 사이리스터(L)를 점등 대상으로서 선택하는 것이고, 허가 신호(φE(φEa 및 φEb)) 및 기입 신호(φW(φW1~φW20))가 함께 점등 대상으로서 선택한 발광 사이리스터(L)가 점등한다.
따라서, 발광 칩 그룹(#a)의 발광 칩(C)에 송신하는 허가 신호(φEa)의 「L」의 기간과, 그 발광 칩(C)에 송신하는 기입 신호(φW(φW1~φW20))의 「L」의 기간이 겹치도록 시프트하면 된다. 허가 신호(φEb)에 관해서도 동일하다.
한편, 허가 신호(φE(φEa 및 φEb))는, 동일한 발광 칩 세트에 속하는 발광 칩 그룹(#a)의 발광 칩(C)에 송신하는 허가 신호(φEa)의 「L」의 기간과, 동일한 발광 칩 세트에 속하는 발광 칩 그룹(#b)의 발광 칩(C)에 송신하는 기입 신호(φW(φW1~φW20))의 「L」이 겹치지 않도록 하면 된다. 반대의 경우도 동일하다. 점등을 의도하지 않는 발광 사이리스터(L)가 점등하게 되는 것을 억제하기 위함이다.
다음으로, 발광 칩 세트(#2)에 속하는 발광 칩(Ca2 및 Cb2)의 동작 및 발광 칩 세트(#3)에 속하는 발광 칩(Ca3 및 Cb3)의 동작에 관하여 설명한다. 전술한 바와 같이, 발광 칩(Ca2, Ca3)은, 발광 칩(Ca1)과 병행으로 동작하고, 발광 칩(Ca1, Cb1)과 동일하게 동작한다. 발광 칩(Cb2, Cb3)은, 발광 칩(Cb1)과 병행해서 동작하고, 발광 칩(Cb1)과 동일하게 동작한다.
그래서, 발광 칩 세트(#2)에 속하는 발광 칩(Ca2 및 Cb2)에 있어서는, 발광 사이리스터(L)의 몇 개를 점등시키지 않을 경우에 관하여 설명한다. 또한, 발광 칩 세트(#3)에 속하는 발광 칩(Ca3 및 Cb3)에 대해서는, 발광 사이리스터(L)의 광량 보정을 위해, 기입 신호(φW3)의 「L」의 시각을 변경하는 방법에 관하여 설명한다.
전술한 바와 같이, 발광 칩 세트(#2)에서는, 발광 칩(Ca2)의 발광 사이리스터(L2, L3, L4)를 점등시키는 것으로 하고, 발광 칩(Cb2)의 발광 사이리스터(L1, L3, L4)를 점등시키는 것으로 했다. 발광 칩(Ca2)의 발광 사이리스터(L1) 및 발광 칩(Cb2)의 발광 사이리스터(L2)는 비점등인채로 했다.
발광 칩(Ca2)의 발광 사이리스터(L1)를 비점등인채로 할(점등시키지 않을) 때는, 발광 칩 세트(#1)의 발광 사이리스터(L1)를 점등시키기 위해 기입 신호(φW1)를 「L」로 하는 시각 e 내지 시각 f의 기간에 있어서, 기입 신호(φW2)를 「H」인채로 유지하면 된다. 이에 따라, 시각 e에 있어서, 발광 칩(Ca2)의 기입 신호선(74)이 -1.65V인채로 유지되고, 기입 사이리스터(M1)가 턴온할 수 없다. 따라서, 발광 사이리스터(L1)의 임계 전압도 -4.5V로 유지되므로, 턴온할 수 없어, 점등(발광)하지 않는다.
발광 칩(Cb2)의 발광 사이리스터(L2)에 있어서도 동일하다.
한편, 발광 사이리스터(L)의 휘도는, 제조 조건의 불균일 등에 의해, 발광 칩(C)간, 발광 사이리스터(L)간에서 다른 경우가 있다. 이 때문에, 발광 사이리스터(L)의 광량이 보정(광량 보정)된다. 광량 보정의 방법에는, 발광 사이리스터(L)에 흐르는 전류를 조정해서 행하는 방법과, 발광 사이리스터(L)의 점등 기간을 조정해서 행하는 방법이 있다.
전술한 바와 같이, 발광 사이리스터(L)의 점등 기간은, 기입 신호(φW)가 「L」로 이행해서 발광 사이리스터(L)를 턴온하는 시각으로부터, 점등 신호(φI)가 「L」로부터 「H」로 이행해서 발광 사이리스터(L)를 턴오프(소등)하는 시각까지이다. 본 실시형태에서는, 점등 개시 시각을 조정해서 광량 보정하는 방법을 이용하고 있다.
도 25에 나타낸 바와 같이, 발광 칩(Ca1)의 발광 사이리스터(L1)는, 시각 e에 있어서, 기입 신호(φW1)를 「L」로 함으로써, 턴온하여, 점등(발광)한다. 이에 대하여, 발광 칩(Ca3)의 발광 사이리스터(L1)는, 시각 e와 f 사이에 있어서, 기입 신호(φW1)를 「L」로 함으로써, 턴온하여, 점등(발광)하고 있다.
즉, 발광 칩(Ca3)의 발광 사이리스터(L1)의 점등 기간은, 발광 칩(Ca1)의 발광 사이리스터(L1)의 점등 기간보다 짧게 되어 있다.
이렇게, 기입 신호(φW)를 「L」로 이행하는 시각을 조정함으로써, 점등 기간을 길게 하거나, 짧게 하거나 할 수 있다. 본 실시형태에서는, 발광 칩(C)을 2개의 발광 칩 그룹(#a 및 #b)으로 나누고 있으므로, 기입 신호(φW)를 「L」로 이행하는 시각을, 전술한 바와 같이, 기간 T의 전반의 1/2과 후반의 1/2의 기간으로 마련하면 된다.
(광량 보정)
다음으로, 광량 보정에 대해서 더 설명한다.
도 26은 광량 보정의 방법을 설명하기 위한 타이밍 차트이다. 도 26에서는, 도 25의 일부를 취출해서 나타내고 있다.
점등 기간의 조정에 의해 광량 보정을 행할 경우, 가장 휘도가 작은 발광 사이리스터(L)의 점등 기간을 기준으로 해서, 동일한 광량으로 되도록, 각각의 발광 사이리스터(L)의 점등 기간을 계측한다. 이들 점등 기간의 값은, 화상 형성 장치(1)의 화상 출력 제어부(30) 등에 설치된 불휘발 메모리 등에 보정 데이터로서 기록된다. 그리고, 불휘발 메모리로부터 판독된 보정 데이터와 화상 데이터에 의거하여, 발광 사이리스터(L)마다 점등 기간이 설정된다.
또한, 화상 형성 장치(1)에 있어서는, 발광부(63)의 휘도를 균일하게 늘리거나 감하거나 하는 농도 보정도 행해진다.
도 26에 있어서, 시각 a 내지 시각 u는, 도 25와 동일하게 했다. 또한, 허가 신호(φEa 및 φEb)를 기재하고 있지 않으므로, 시각 d, h, j를 생략하고 있다. 그리고, 도 25에 있어서, 점등 신호(φIa)가 「H」인 기간(시각 o 내지 시각 p의 기간), 및 점등 신호(φIb)가 「H」인 기간(시각 q 내지 시각 r의 기간)은 짧은 것으로 하고, 도 26에서는, 시각 o와 시각 p를, 시각 q와 시각 r를 겹쳐서 기입하고 있다.
본 실시형태에서는, 공통인 기입 신호(φW1)가, 발광 칩 세트(#1)에 속하는 발광 칩(Ca1과 Cb1)에 공통으로 송신된다. 그리고, 발광 칩(Ca1)의 발광 사이리스터(L1)와 발광 칩(Cb1)의 발광 사이리스터(L1)를 함께 점등시키는 것으로 하면, 기간 Ta(1)에 있어서, 기입 신호(φW1)에, 2개의 「L」의 기간이 마련된다(도 25 참조).
그리고, 허가 신호(φEa)와 기입 신호(φW1)가 함께, 「L」로 되었을 때에, 발광 칩(Ca1)의 발광 사이리스터(L1)가 점등(발광)을 개시하고, 또한 허가 신호(φEb)와 기입 신호(φW1)가 함께 「L」로 되었을 때에, 발광 칩(Cb1)의 발광 사이리스터(L1)가 점등(발광)을 개시한다.
따라서, 발광 사이리스터(L)의 광량 보정은, 허가 신호(φEa 및 φEb)의 각각의 「L」의 기간과, 기입 신호(φW1)에 있어서의 2개의 「L」의 기간을 조정함으로써 행한다. 그러나, 허가 신호(φEa)와 기입 신호(φW1)가 함께 「L」로 될 때와, 허가 신호(φEb)와 기입 신호(φW1)가 함께 「L」로 될 때가 겹치면, 이제는 발광 칩(Ca1)의 발광 사이리스터(L1)와 발광 칩(Cb1)의 발광 사이리스터(L1)의 발광 기간이 독립적으로 제어할 수 없게 된다. 기입 신호(φW1)는, 발광 칩(Ca1) 및 발광 칩(Cb1)의 각각의 발광 사이리스터(L)에 대하여, 시계열로 2개의 「L」의 기간을 마련하고 있다. 따라서, 기입 신호(φW1)에 있어서, 「L」의 기간이 겹치면, 시계열로 2개의 「L」의 기간을 마련할 수 없는 것을 의미하고 있다.
이하에서는, 기입 신호(φW1)에 있어서, 2개의 「L」의 기간이 겹치지 않는 범위, 즉 광량 보정이 가능한 범위에 관하여 설명한다. 또한, 허가 신호(φEa 및 φEb)의 「L」의 기간은, 기입 신호(φW1)의 「L」의 기간에 추종해서 변화하는 것으로 해서 설명을 생략한다.
전술한 바와 같이, 발광 사이리스터(L)의 점등 기간의 개시 시각은, 기입 신호(φW1)가 「H」로부터 「L」이 되는 타이밍이다. 점등 기간의 종료 시각은, 점등 신호(φI)(φIa 또는 φIb)가 「L」로부터 「H」로 이행하는 시각이다. 여기에서의 광량 보정에 있어서는, 점등 기간의 종료 시각을 변경하지 않는 것으로 한다.
발광 칩(Ca1)의 발광 사이리스터(L1)에 대하여, 최장(1로 함)의 점등 기간은, 점등 신호(φIa)가 「H」로부터 「L」로 이행하는 시각 c로부터, 점등 신호(φIa)가 「L」로부터 「H」로 이행하는 시각 o까지의 기간으로 된다. 따라서, 이 점등 기간은, 기입 신호(φW1)가 기간 Ta(1)에 있어서의 2개의 「L」의 기간 중, 처음에 「L」이 되는 시각 e를 시각 c 내지 시각 o의 사이에서 시프트시킴으로써, 조정된다.
한편, 발광 칩(Cb1)의 발광 사이리스터(L1)에 대하여, 최장(1로 함)의 점등 기간은, 점등 신호(φIb)가 「H」로부터 「L」로 이행하는 시각 i로부터, 점등 신호(φIb)가 「L」로부터 「H」로 이행하는 시각 q까지의 기간으로 된다. 따라서, 이 점등 기간은, 기입 신호(φW1)가 기간 Ta(1)에 있어서의 2개의 「L」의 기간 중, 후에 「L」이 되는 시각 k를 시각 i 내지 시각 q의 사이에서 시프트시킴으로써 조정된다.
그러나, 발광 칩(Ca1)의 발광 사이리스터(L1)의 점등 기간을 조정할 수 있는 시각 c 내지 시각 o의 기간과, 발광 칩(Cb1)의 발광 사이리스터(L1)의 점등 기간을 조정할 수 있는 시각 i 내지 시각 q의 기간은, 일부의 기간(시각 i 내지 시각 o의 기간)이 중복되고 있다. 따라서, 중복되는 기간에 있어서, 기입 신호(φW1)의 2개의 「L」의 기간이 겹치지 않도록 하게 된다.
도 26에 나타낸 4개의 경우(Ca1_A, Ca1_B, Ca1_C, Ca1_D)는, 발광 칩(Ca1)의 발광 사이리스터(L1)에 대하여, 점등 기간의 개시 시각을 조정했을 경우를 나타내고 있다. 마찬가지로, 도 26에 나타낸 4개의 경우(Cb1_A, Cb1_B, Cb1_C, Cb1_D)는, 발광 칩(Cb1)의 발광 사이리스터(L1)에 대하여, 점등 기간의 개시 시각을 조정했을 경우를 나타내고 있다.
Ca1_A 및 Cb1_A는, 기준 점등 기간을 3/4에 설정했을 경우, Ca1_B 및 Cb1_B은 기준 점등 기간을 1/2에 설정했을 경우, Ca1_C 및 Cb1_C는 기준 점등 기간을 3/8에 설정했을 경우, Ca1_D 및 Cb1_D는 기준 점등 기간을 3/16에 설정했을 경우를 나타낸다. 그리고, 각각의 기준 점등 기간에 대하여, 광량 보정이 ±30%의 범위 가능한 점등 기간의 범위도 나타내고 있다. 또한, 기준 점등 기간은, 측정된 각각의 발광 사이리스터(L)의 휘도의 중앙값으로부터 산출된 점등 기간이다. 즉, 휘도가 중앙값인 발광 사이리스터(L)는, 기준 점등 기간의 점등으로 감광체 드럼(12)을 미리 정해진 광량으로 노광 가능하다. 휘도가 중앙값을 하회하는 발광 사이리스터(L)는, 기준 점등 기간보다 점등 기간을 길게 하고, 휘도가 중앙값을 상회하는 발광 사이리스터(L)는, 기준 점등 기간보다 점등 기간을 짧게 해서, 각각의 발광 사이리스터(L)의 광량이 미리 정해진 범위 내가 되도록 광량 보정한다.
기준 점등 기간을 3/4으로 하는 Ca1_A 및 Cb1_A의 경우를 생각한다. 기입 신호(φW1)가 처음에 「H」로부터 「L」로 이행하는 시각 e의 시프트 가능한 범위(점등 기간 조정 범위)는, Ca1_A의 도면 중에 나타낸 화살표의 범위로 된다. 마찬가지로, 기입 신호(φW1)가 후에 「H」로부터 「L」로 이행하는 시각 k의 시프트 가능한 범위는, Cb1_A의 도면 중에 나타낸 화살표의 범위로 된다.
즉, 기준 점등 기간을 3/4으로 하는 Ca1_A 및 Cb1_A의 경우에 있어서, 화살표에 의해 나타내는 범위가 겹치지 않도록 하기 위해서는, 점등 기간을 0.5 ~ 1의 범위로 조정하게 된다. 기준 점등 기간을 3/4(0.75)로 할 경우에는, 기준 점등 기간 0.75에 대하여 ±30%의 범위에 있어서, 광량 보정할 수 있다. 이 범위이면, 발광 칩(Ca1)의 발광 사이리스터(L1, L2, L3, …)와, 발광 칩(Cb1)의 발광 사이리스터(L1, 2, 3, …)의 점등 기간을 개별적으로 조정할 수 있다.
기준 점등 기간을 1/2로 하는 Ca1_B 및 Cb1_B의 경우에서는, 점등 기간을 0.375 ~ 0.75의 범위로 조정하면, ±30%의 광량 보정할 수 있다. 마찬가지로, 기준 점등 기간을 3/8로 하는 Ca1_C 및 Cb1_C의 경우에서는, 점등 기간을 0.5 ~ 0.25의 범위로 조정하면 되고, 기준 점등 기간을 3/16로 하는 Ca1_D 및 Cb1_D의 경우에서는, 점등 기간을 0.125 ~ 0.25의 범위로 조정하면, ±30%의 광량 보정할 수 있다.
또한, 광량 보정의 범위가 ±30%인 것은, 발광 사이리스터(L)의 휘도의 편차가 ±30%의 범위의 발광 사이리스터(L)를 사용할 수 있게 된다.
이상 설명한 바와 같이, 발광 칩 그룹(#a)과 발광 칩 그룹(#b)에서, 신호의 위상이 180° 시프트해 있으므로, 기입 신호(φW)를 공통으로 해도, 넓은 범위에서 광량 보정할 수 있다.
(제 9 실시형태)
제 8 실시형태에서는, 발광 칩(C)을 2개의 발광 칩 그룹(#a 및 #b)으로 분할했지만, 발광 칩 그룹은 2개로 한정되지 않는다. 제 9 실시형태에서는, 발광 칩(C)을 4개의 발광 칩 그룹(#a, #b, #c, #d)으로 분할하고 있다.
도 27은, 제 9 실시형태에 있어서의 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸 도면이다.
발광 칩(C)의 수는 40개로 하고, 발광 칩 그룹(#a)(발광 칩(Ca1~Ca10)), 발광 칩 그룹(#b)(발광 칩(Cb1~Cb10)), 발광 칩 그룹(#c)(발광 칩(Cc1~Cc10)), 발광 칩 그룹(#d)(발광 칩(Cd1~Cd10))으로 나뉘어 있다. 또한, 발광 칩(C)의 구성은, 도 21의 (a), 도 23, 도 24에 나타낸 것과 동일하다.
발광 장치(65)의 회로 기판(62)에는, 신호 발생 회로(110) 및 발광 칩(C)(발광 칩(Ca1~Ca10), 발광 칩(Cb1~Cb10), 발광 칩(Cc1~Cc10), 발광 칩(Cd1~Cd10))이 탑재되고, 신호 발생 회로(110)와 발광 칩(C)을 상호 접속하는 배선이 설치되어 있다.
신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩 그룹(#a)에 대하여, 제 1 전송 신호(φ1a)와 제 2 전송 신호(φ2a)를 송신하는 전송 신호 발생부(120a)와, 발광 칩 그룹(#b)에 대하여, 제 1 전송 신호(φ1b)와 제 2 전송 신호(φ2b)를 송신하는 전송 신호 발생부(120b)와, 발광 칩 그룹(#c)에 대하여, 제 1 전송 신호(φ1c)와 제 2 전송 신호(φ2c)를 송신하는 전송 신호 발생부(120c)와, 발광 칩 그룹(#d)에 대하여, 제 1 전송 신호(φ1d)와 제 2 전송 신호(φ2d)를 송신하는 전송 신호 발생부(120d)를 구비하고 있다.
또한, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩 그룹(#a)에 대하여, 허가 신호(φEa)를 송신하는 허가 신호 발생부(130a)와, 발광 칩 그룹(#b)에 대하여, 허가 신호(φEb)를 송신하는 허가 신호 발생부(130b)와, 발광 칩 그룹(#c)에 대하여, 허가 신호(φEc)를 송신하는 허가 신호 발생부(130c)와, 발광 칩 그룹(#d)에 대하여, 허가 신호(φEd)를 송신하는 허가 신호 발생부(130d)를 구비하고 있다.
또한, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩 그룹(#a)에 대하여, 점등 신호(φIa)를 송신하는 점등 신호 발생부(140a)와, 발광 칩 그룹(#b)에 대하여, 점등 신호(φIb)를 송신하는 점등 신호 발생부(140b)와, 발광 칩 그룹(#c)에 대하여, 점등 신호(φIc)를 송신하는 점등 신호 발생부(140c)와, 발광 칩 그룹(#d)에 대하여, 점등 신호(φId)를 송신하는 점등 신호 발생부(140d)를 구비하고 있다.
그리고, 신호 발생 회로(110)는, 각종의 제어 신호에 의거하여, 발광 칩 그룹(#a, #b, #c, #d)에 속하는 각각 하나의 발광 칩(C)을 포함하는 세트를 10세트 형성하고, 10세트에 각각 대응하는 기입 신호(φW1~φW10)를 송신하는 기입 신호 발생부(150)를 구비하고 있다.
예를 들면, 기입 신호 발생부(150)는, 발광 칩 그룹(#a)에 속하는 발광 칩(Ca1)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1)과 발광 칩 그룹(#c)에 속하는 발광 칩(Cc1)과 발광 칩 그룹(#d)에 속하는 발광 칩(Cd1)으로 구성되는 발광 칩 세트(#1)에 대하여, 기입 신호(φW1)를 송신한다. 발광 칩 그룹(#a)의 발광 칩(Ca2)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb2)과 발광 칩 그룹(#c)의 발광 칩(Cc2)과 발광 칩 그룹(#d)에 속하는 발광 칩(Cd2)으로 구성되는 발광 칩 세트(#2)에 대하여, 기입 신호(φW2)를 송신한다. 이하 마찬가지로 해서, 발광 칩 그룹(#a)에 속하는 발광 칩(Ca10)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb10)과 발광 칩 그룹(#c)에 속하는 발광 칩(Cc10)과 발광 칩 그룹(#d)에 속하는 발광 칩(Cd10)으로 구성되는 발광 칩 세트(#10)에 대하여, 기입 신호(φW10)를 송신한다.
다음으로, 발광 칩 그룹(#a)(발광 칩(Ca1~Ca10)), 발광 칩 그룹(#b)(발광 칩(Cb1~Cb10)), 발광 칩 그룹(#c)(발광 칩(Cc1~Cc10)), 발광 칩 그룹(#d)(발광 칩(Cd1~Cd10))의 배열에 관하여 설명한다.
발광 칩 그룹(#a)에 속하는 발광 칩(Ca1~Ca10)과, 발광 칩 그룹(#c)에 속하는 발광 칩(Cc1~Cc10)이, 발광 칩(C)의 장변 방향으로 번갈아 일렬로 사이를 두고 배열되어 있다. 이것에 마주 보도록, 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1~Cb10)과, 발광 칩 그룹(#d)에 속하는 발광 칩(Cd1~Cd10)이, 발광 칩(C)의 장변 방향으로 번갈아 일렬로 간격을 두고 배열되어 있다.
다음으로는, 신호 발생 회로(110)와 각 발광 칩(C)(발광 칩(Ca1~Ca10), 발광 칩(Cb1~Cb10), 발광 칩(Cc1~Cc10), 발광 칩(Cd1~Cd10))을 상호 접속하는 배선은, 제 8 실시형태와 동일하므로, 동일한 구성 요소에는 동일한 부호를 부여하고, 상세한 설명을 생략한다.
회로 기판(62) 상의 모든 발광 칩(C)에는, 기준 전위(Vsub)와 전원 전위(Vga)가 공통으로 공급된다.
그리고, 전송 신호(φ1a, φ2a), 점등 신호(φIa), 허가 신호(φEa)는, 발광 칩 그룹(#a)에 대하여, 공통으로 송신된다. 그리고, 전송 신호(φ1b, φ2b), 점등 신호(φIb), 허가 신호(φEb)는, 발광 칩 그룹(#b)에 대하여, 공통으로 송신된다. 전송 신호(φ1c, φ2c), 점등 신호(φIc), 허가 신호(φEc)는, 발광 칩 그룹(#c)에 대하여, 공통으로 송신된다. 전송 신호(φ1d, φ2d), 점등 신호(φId), 허가 신호(φEd)는, 발광 칩 그룹(#d)에 대하여, 공통으로 송신된다.
한편, 기입 신호(φW1~φW10)는, 발광 칩 그룹(#a, #b, #c, #d)에 속하는 각각 하나의 발광 칩(C)이 구성하는 발광 칩 세트(#1~#10)에 대하여 1:1로 송신된다.
도 28은, 제 9 실시형태에 있어서의 발광 장치(65)의 발광 칩(C)을 매트릭스의 각 요소로서 배치해서 나타낸 도면이다.
발광 칩(C)을 4행×10열의 매트릭스의 각 요소로서 배치하고, 상기한 신호 발생 회로(110)와 발광 칩(C)을 상호 접속하는 신호(전송 신호(φ1, φ2), 점등 신호(φI), 허가 신호(φE), 기입 신호(φW))의 라인만을 나타낸 도면이다. 신호 발생 회로(110)로부터 송신되는 신호와 발광 칩(C)의 관계를 용이하게 이해할 수 있다.
여기에서, 도 27에 있어서, 배선의 수에 관하여 설명한다.
본 실시형태에서는, 발광 칩 그룹의 수를 4로 하고 있으므로, 점등 신호 라인(204a, 204b, 204c, 204d)이 4개로 된다. 또한, 제 1 전송 신호 라인(201a, 201b, 201c, 201d), 제 2 전송 신호 라인(202a, 202b, 202c, 202d), 전원 라인(200a, 200b)에 더해, 허가 신호 라인(203a, 203b, 203c, 203d), 기입 신호 라인(205~214)(10개)이 필요해진다. 따라서, 배선의 수는 28개로 된다. 제 8 실시형태에 있어서의 30개보다 배선의 수는 적어진다.
또한, 본 실시형태에서는, 저항이 작은 것을 요하는 점등 신호 라인(204)의 수는, 제 8 실시형태의 2개에 비해, 4개로 된다.
도 29는, 제 9 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 29에서는, 발광 칩 세트(#1)(발광 칩(Ca1, Cb1, Cc1, Cd1))의 동작을 설명하기 위한 타이밍 차트를 나타내고 있다. 여기에서는, 발광 칩(Ca1, Cb1, Cc1, Cd1)의 각각의 발광 사이리스터(L1, L2, L3, L4)를 전부 점등(발광)시키는 것으로 했다.
시각 a 내지 시각 w는, 도 25의 타이밍 차트에 나타낸 것과 동일한 타이밍을 나타내고 있다. 또한, 제 8 실시형태와는, 허가 신호(φE)의 기간이 다르기 때문에, 시각 h를 생략하고 있다.
본 실시형태에서는, 발광 칩 그룹(#a)의 발광 사이리스터(L)를 점등 제어하는 신호(제 1 전송 신호(φ1a), 제 2 전송 신호(φ2a), 허가 신호(φEa), 점등 신호(φIa))를, 발광 사이리스터(L)를 점등 제어하는 기간 T의 1/4(위상을 90°) 시프트하고, 발광 칩 그룹(#b, #c, #d)의 각각의 발광 사이리스터(L)를 점등 제어하는 신호로 하고 있다.
또한, 본 실시형태에서는, 허가 신호(φE(φEa, φEb, φEc, φEd))는, 각각의 「L」의 기간이 겹치지 않도록 설정되어 있다.
그리고, 기입 신호(φW1)는, 기간 Ta(1)의 1/4의 기간마다 「L」로 되는 기간을 마련하고 있다.
발광 칩 세트(#1)(발광 칩(Ca1, Cb1, Cc1, Cd1))의 동작은, 제 8 실시형태에서 설명한 것과 동일하므로, 상세한 것은 생략한다.
이상 설명한 바와 같이, 발광 칩(C)을 4개의 발광 칩 그룹(#a, #b, #c, #d)으로 분할했을 경우에는, 각각의 발광 칩 그룹(#a, #b, #c, #d)에 속하는 발광 사이리스터(L)를 점등 제어하는 신호(제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 허가 신호(φE), 점등 신호(φI))를, 하나의 발광 사이리스터(L)를 점등 제어하는 기간 T의 1/4(위상을 90°) 시프트해서 송신하면 된다.
또한, 전술한 발광 칩(C)을 2개의 발광 칩 그룹(#a, #b)으로 분할할 경우와 동일하게 광량 보정하면, 농도 보정이 가능한 범위는 ±15%로 된다.
또한, 발광 칩(C)을 4를 넘는 수, 예를 들면 발광 칩(C)을 M개의 발광 칩 그룹으로 분할해도 된다.
도 30은, 발광 장치(65)의 발광 칩(C)을 M개의 발광 칩 그룹(#a~#M)으로 분할하고, 매트릭스의 각 요소로서 배치해서 나타낸 도면이다.
도 30에서는, M×N개의 발광 칩(C)을 M개의 발광 칩 그룹(#a~#M)(여기에서, M은 발광 칩 그룹의 수)으로 분할하고, M행×N열의 매트릭스의 각 요소로서 배치하고, 상기한 신호 발생 회로(110)와 각 발광 칩(C)(발광 칩(Ca1~CaN, Cb1~CbN, …), 발광 칩(CM1~CMN))을 상호 접속하는 신호(전송 신호(φ1, φ2), 점등 신호(φI), 허가 신호(φE), 기입 신호(φW1~φWN))의 라인만을 나타내고 있다.
이 경우에도, 발광 칩 그룹(#1)의 발광 사이리스터(L)를 점등 제어하는 신호(제 1 전송 신호(φ1a), 제 2 전송 신호(φ2a), 허가 신호(φEa), 점등 신호(φIa))를, 하나의 발광 사이리스터(L)를 점등 제어하는 기간 T의 M분의 1(위상을 360/M) 시프트해서, 발광 칩 그룹(#a, #b, …, #M)의 각각의 발광 사이리스터(L)를 점등 제어하는 신호로 하면 된다.
그리고, 각각의 기입 신호(φW1~φWN)는, T/M의 기간마다 「L」로 되는 기간을 설정하면 된다. 또한, 전술한 바와 같이, 화상 데이터에 의거하여, 발광 사이리스터(L)를 점등하지 않을 때는, 「L」로 하지 않고, 「H」를 유지하면 된다. 또한, 허가 신호(φE(φEa, φEb, …, φEM))는, 각각의 「L」의 기간과, 점등시키려고 하는 발광 사이리스터(L)에 대응하는 기입 신호(φW1~φWN)의 「L」의 기간이 겹치도록 하고, 대응하지 않는 기입 신호(φW1~φWN)의 「L」의 기간이 겹치지 않도록 설정하면 된다.
M×N개의 발광 칩(C)을 M개의 발광 칩 그룹으로 분할할 경우의 배선의 수를 설명한다. 점등 신호 라인(204), 제 1 전송 신호 라인(201), 제 2 전송 신호 라인(202) 및 허가 신호 라인(203)이 각각 M, 기입 신호 라인이 N, 전원 라인(200a, 200b)으로 된다. 따라서, 배선의 수는 4×M+N+2로 된다.
한편, 본 실시형태를 적용하지 않을 경우에는, 발광 칩(C)마다 점등 신호 라인(204)을 설치하므로, 점등 신호 라인(204)이 M×N, 제 1 전송 신호 라인(201) 및 제 2 전송 신호 라인(202), 전원 라인(200a, 200b)으로, 배선의 수는 M×N+4로 된다.
따라서, 본 실시형태에 의해, (M×N+4)-(4×M+N+2)의 배선의 수를 삭감할 수 있다. 또한, 발광 사이리스터(L)에 전류를 공급하기 위한 점등 신호 라인(204)의 수는, M×N으로부터 M이 되어, M×N-M삭감할 수 있다.
(제 10 실시형태)
제 10 실시형태에서는, 제 8 실시형태에 있어서의 발광 칩(C)의 구성을 변경하고 있다.
도 31은, 제 10 실시형태에 있어서의 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))의 회로 구성을 설명하기 위한 등가 회로도이다.
본 실시형태에서는, 도 23에 나타낸 제 8 실시형태에 있어서의 기입 사이리스터(M1)와 기입 저항(RW) 사이에, 기입 사이리스터(M1)와 병렬로, 기입 허가 사이리스터(M0)를 설치하고 있다. 그리고, 기입 허가 사이리스터(M0)의 게이트 단자(Gm0)를 허가 신호선(76)에 접속하고, 허가 저항(RE)을 통해 φE단자에 접속하고 있다. 다른 구성은, 도 23에 나타낸 제 8 실시형태에서의 경우와 동일하다. 따라서, 제 8 실시형태와 동일한 구성에는 동일한 부호를 부여하고, 기입 허가 사이리스터(M0) 이외에 대해서는, 상세한 설명을 생략한다.
여기에서는, 기입 허가 사이리스터(M0)의 애노드 단자를 제 4 애노드 단자, 캐소드 단자를 제 4 캐소드 단자, 게이트 단자(Gm0)를 제 4 게이트 단자라고 부를 경우가 있다.
도 31을 참조하면서, 도 25의 타이밍 차트에 의해, 발광 칩(Ca1 및 Cb1)에 있어서의 기입 허가 사이리스터(M0)의 동작을 설명한다. 또한, 타이밍 차트는 제 8 실시형태의 경우와 동일하다.
<발광 칩(Ca1)>
시각 a에 있어서, 도 31에 있어서의 φE단자의 전위는 「H」(0V)이다. φE단자는 기입 허가 사이리스터(M0)의 게이트 단자(Gm0)에 접속되어 있으므로, 기입 허가 사이리스터(M0)의 임계 전압은 -1.5V로 된다.
다음으로, 시각 d에 있어서, 허가 신호(φEa)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 기입 허가 사이리스터(M0)의 게이트 단자(Gm0)의 전위가 -3.3V가 되고, 기입 허가 사이리스터(M0)의 임계 전압은 -4.8V로 된다.
그리고, 시각 e에 있어서, 발광 칩 세트(#1)(발광 칩 그룹(#a)에 속하는 발광 칩(Ca1)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1))에 송신되는 기입 신호(φW1)가 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 이 때, 기입 허가 사이리스터(M0)의 임계 전압은 -4.8V이므로, 기입 허가 사이리스터(M0)는 턴온할 수 없다. 따라서, 제 8 실시형태에 있어서 설명한 바와 같이, 임계 전압이 -3V로 되어 있는 기입 사이리스터(M1)가 턴온한다. 이에 따라, 발광 사이리스터(L1)의 임계 전압이 -3V가 되고, 턴온하여, 점등(발광)한다.
시각 f에 있어서, 기입 신호(φW1)가 「L」로부터 「H」로 이행하면, 기입 사이리스터(M1)의 애노드 단자와 캐소드 단자가 함께 「H」가 되므로, 기입 사이리스터(M1)가 턴오프한다. 그리고, 기입 사이리스터(M1)의 임계 전압은 -3V로 된다. 그러나, 발광 사이리스터(L1)는 온 상태를 유지하여, 점등(발광)하고 있다.
다음으로, 시각 h에 있어서, 허가 신호(φEa)가 「L」로부터 「H」가 되면, 기입 허가 사이리스터(M0)의 게이트 단자(Gm0)의 전위가 0V가 되고, 기입 허가 사이리스터(M0)의 임계 전압이 -1.5V로 돌아간다. 여기에서도, 발광 사이리스터(L1)는 온 상태를 유지하여, 점등(발광)하고 있다.
그 후, 시각 k에 있어서, 기입 신호(φW1)가 「H」로부터 「L」(-3.3V)이 되면, 임계 전압이 -1.5V인 기입 허가 사이리스터(M0)가 턴온하고, 기입 신호선(74)의 전위를 -1.5V로 설정한다. 이 때, 임계 전압이 -3V인 기입 사이리스터(M1)는, 임계 전압이 -1.5V보다 높은 기입 허가 사이리스터(M0)가 먼저 턴온하기 때문에, 턴온할 수 없다. 여기에서도, 발광 사이리스터(L1)는 온 상태를 유지하여, 점등(발광)하고 있다.
그리고, 시각 l에 있어서, 기입 신호(φW1)가 「L」로부터 「H」(0V)가 되면, 애노드 단자와 캐소드 단자가 함께 「H」가 되므로, 기입 허가 사이리스터(M0)가 턴오프한다. 여기에서도, 발광 사이리스터(L1)는 온 상태를 유지하여, 점등(발광)하고 있다.
<발광 칩(Cb1)>
시각 a에 있어서, 발광 칩(Ca1)과 마찬가지로, φEb단자의 전위는 「H」(0V)이므로, 기입 허가 사이리스터(M0)의 임계 전압은 -1.5V로 되어 있다.
시각 e에 있어서, 발광 칩 세트(#1)(발광 칩 그룹(#a)에 속하는 발광 칩(Ca1)과 발광 칩 그룹(#b)에 속하는 발광 칩(Cb1))에 송신되는 기입 신호(φW1)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 임계 전압이 -1.5V인 기입 허가 사이리스터(M0)가 턴온하고, 기입 신호선(74)의 전위를 -1.5V로 설정한다. 임계 전압이 -3V가 되어 있었던 기입 사이리스터(M1)는 턴온할 수 없다. 이 때문에, 발광 사이리스터(L1)는, 임계 전압 -4.5V가 유지되어, 턴온할 수 없다.
그리고, 시각 f에 있어서, 기입 신호(φW1)가 「L」로부터 「H」로 이행하면, 기입 허가 사이리스터(M0)가 턴오프한다.
한편, 시각 j에 있어서, 허가 신호(φEb)가 「H」로부터 「L」로 이행하면, 기입 허가 사이리스터(M0)의 임계 전압이 -4.8V로 된다.
그리고, 시각 k에 있어서, 기입 신호(φW1)가 「H」로부터 「L」로 이행해도, 기입 허가 사이리스터(M0)는 온 상태가 되지 않는다.
따라서, 임계 전압이 -3V인 기입 사이리스터(M1)가 턴온한다. 이에 따라, 발광 사이리스터(L1)의 임계 전압이 -3V로 이행하고, 턴온하여, 점등(발광)한다.
시각 l에 있어서, 기입 신호(φW1)가 「L」로부터 「H」로 이행하면, 기입 사이리스터(M1)가 턴오프한다. 그러나, 발광 사이리스터(L1)는 온 상태를 유지하여, 점등(발광)하고 있다.
이상 설명한 바와 같이, 허가 신호(φE)가 「H」를 유지하고 있으면, 기입 허가 사이리스터(M0)는, 임계 전압이 -1.5V가 되고, 기입 신호(φW)의 「H」로부터 「L」로의 이행에 의해, 턴온한다. 그리고, 기입 신호선(74)을 -1.5V로 한다. 이 때문에, 임계 전압이 -3V의 기입 사이리스터(M)가 턴온할 수 없고, 발광 사이리스터(L)가 점등(발광)하지 않는다. 즉, 허가 신호(φE)가 「H」이면, 기입 신호(φW)가 「H」로부터 「L」로 이행해도, 발광 사이리스터(L)의 점등(발광)이 저지된다.
한편, 허가 신호(φE)가 「L」이 되면, 기입 허가 사이리스터(M0)는, 임계 전압이 -4.8V가 되고, 기입 신호(φW)가 「H」로부터 「L」로 이행해도, 온 상태가 되지 않는다. 이 때문에, 임계 전압이 -3V의 기입 사이리스터(M)가 턴온하여, 발광 사이리스터(L)가 점등(발광)한다. 즉, 허가 신호(φE)가 「L」인 발광 칩(C)에서는, 기입 신호(φW)의 「H」로부터 「L」로 이행에 의해, 발광 사이리스터(L)의 점등(발광)이 허가된다. 허가 신호(φE)는 발광 사이리스터(L)를 반선택 상태로 설정하게 된다.
이상 설명한 바와 같이, 발광 칩(C)에 있어서, 허가 신호(φE)가 「L」이고 기입 신호(φW)가 「L」일 경우에, 기입 사이리스터(M)가 턴온한다. 이에 따라 발광 사이리스터(L)가 턴온해서 점등(발광)한다. 허가 신호(φE)와 기입 신호(φW)의 어느 한쪽이 「H」이면, 기입 사이리스터(M)가 턴온할 수 없어, 발광 사이리스터(L)의 턴온을 저지한다. 이 관계는, 제 8 실시형태에 있어서의 허가 신호(φE)와 기입 신호(φW)의 관계와 동일하다.
(제 11 실시형태)
제 11 실시형태에서는, 제 8 실시형태에 있어서의 발광 칩(C)의 구성을 변경하고 있다.
도 32는, 제 11 실시형태에 있어서의 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))의 회로 구성을 설명하기 위한 등가 회로도이다.
본 실시형태에서는, 도 23에 나타낸 제 8 실시형태에 있어서의 기입 사이리스터(M)의 게이트 단자(Gm)와 발광 사이리스터(L)의 게이트 단자(Gl) 사이에 설치된 접속 다이오드(Dz), 전원선 저항(Rgz)을 생략하고, 게이트 단자(Gl)와 게이트 단자(Gm)를 공통으로 하고 있다.
다른 구성은 제 8 실시형태와 동일하다. 따라서, 동일한 구성 요소에 관해서는 동일한 부호를 부여하고, 상세한 설명을 생략한다.
본 실시형태에 있어서의 발광 칩(Ca1 및 Cb1)의 동작을, 도 25의 타이밍 차트를 참조해서 설명한다. 본 실시형태에서는, 도 25에 나타낸 타이밍 차트에 있어서, 점등 신호(φI(φIa, φIb))의 「L」을 「Le」(-3V <「Le」≤-1.5V)로 변경한다.
<발광 칩(Ca1)>
시각 a에 있어서, 제 8 실시형태에서 설명한 바와 같이, 기입 사이리스터(M1)는 임계 전압이 -3V가 된다. 그리고, 본 실시형태에서는, 기입 사이리스터(M1)의 게이트 단자(Gm1)와 발광 사이리스터(L1)의 게이트 단자(Gl1)가 직접 접속되어 있으므로, 발광 사이리스터(L1)는 임계 전압이 -3V가 된다.
시각 c에 있어서, 점등 신호(φIa)를 「H」로부터 「Le」(-3V <「Le」≤-1.5V)로 이행한다. 그러나, 임계 전압이 -3V인 발광 사이리스터(L1)는 턴온할 수 없다.
제 8 실시형태에서 설명한 바와 같이, 발광 사이리스터(L1)가 턴온하여, 점등(발광)하는 것은, 기입 신호(φW1)가 「H」로부터 「L」로 이행할 때가 아니면 안 된다.
다음으로, 시각 e에 있어서, 기입 신호(φW1)를 「H」로부터 「L」로 이행한다. 그러면, 임계 전압이 -3V인 기입 사이리스터(M1)가 턴온한다. 그러면, 기입 사이리스터(M1)의 게이트 단자(Gm1)의 전위가 「H」(0V)가 된다. 기입 사이리스터(M1)의 게이트 단자(Gm1)는 발광 사이리스터(L1)의 게이트 단자(Gl1)이므로, 발광 사이리스터(L1)의 임계 전압이 -1.5V가 된다. 그러면, 점등 신호(φIa)가 「Le」(-3V <「Le」≤-1.5V)이므로, 발광 사이리스터(L1)는 턴온하여, 점등(발광)한다.
즉, 본 실시형태에서는, 기입 사이리스터(M)의 게이트 단자(Gm)와 발광 사이리스터(L)의 게이트 단자(Gl) 사이에 설치된 접속 다이오드(Dz), 전원선 저항(Rgz)을 생략하고 있으므로, 발광 사이리스터(L)의 임계 전압이 높은 측으로 시프트 했다. 따라서, 점등 신호(φI(φIa 및 φIb))의 「L」을 「Le」(-3V <「Le」≤-1.5V)로 변경하고 있다.
다른 동작에 대해서는, 제 8 실시형태와 동일하므로, 상세한 설명을 생략한다.
본 실시형태에서는, 발광 장치(65)를 구동하기 위해서, 「H」, 「L」, 「Le」와 3개의 전위를 필요로 한다. 그러나, 본 실시형태에서는, 접속 다이오드(Dz) 및 전원선 저항(Rgz)을 필요로 하지 않으므로, 발광 칩(C)의 기판(80)의 크기(사이즈)를 작게 할 수 있다.
(제 12 실시형태)
제 12 실시형태에서는, 제 11 실시형태에 있어서의 발광 칩(C)의 구성을 변경하고 있다.
도 33은, 제 12 실시형태에 있어서의 발광 칩(C)(발광 칩(Ca1~Ca20) 및 발광 칩(Cb1~Cb20))의 회로 구성을 설명하기 위한 등가 회로도이다.
제 11 실시형태에 있어서는, 접속 다이오드(Dy)에 pn접합 다이오드를 사용하고 있었다. 그리고, 기입 사이리스터(M)를 사용하고 있었다.
본 실시형태에서는, 제 8 실시형태에 있어서의 접속 다이오드(Dy1, Dy2, Dy3, …)를 쇼트키형 접속 다이오드(SDy1, SDy2, SDy3, …)로 하는 동시에 기입 사이리스터(M1, M2, M3, …)의 부분을 쇼트키형 접속 다이오드(SDz1, SDz2, SDz3, …)에 의한 다이오드 로직으로 구성하고 있다. 이에 따라, 발광 칩(C)의 구성을 변경했다.
여기에서는, 제 8 실시형태와 동일하게, 발광 칩(Ca1)을 예로, 발광 칩(C)을 설명한다. 또한, 제 8 실시형태의 형태와 동일한 구성 요소에는 동일한 부호를 부여하고, 상세한 설명을 생략한다.
발광 칩(Ca1(C))에 있어서, 발광 사이리스터 열, 전송 사이리스터 열, 결합 다이오드(Dx), 전원선 저항(Rgx), 스타트 다이오드(Dx0), 전류 제한 저항(R1) 및 전류 제한 저항(R2)에 대해서는, 제 8 실시형태와 동일하다.
그리고, 발광 칩(Ca1(C))에 있어서, 전송 사이리스터(T1, T2, T3, …)와 발광 사이리스터(L1, L2, L3, …) 사이에 제 2 전기적 수단의 일례로서의 쇼트키형 접속 다이오드(SDy1, SDy2, SDy3, …)를 구비하고 있다. 또한, 제 3 전기적 수단의 일례로서의 쇼트키형 접속 다이오드(SDz1, SDz2, SDz3, …)를 구비하고 있다.
또한, 제 3 전기적 수단의 일례로서의 기입 저항(SRgy1, SRgy2, SRgy3, …)을 구비하고 있다.
그리고, 발광 칩(Ca1(C))은, 1개의 스타트 다이오드(Dx0)를 구비하고 있다.
또한, 쇼트키형 접속 다이오드(SDy1, SDy2, SDy3, …), 쇼트키형 접속 다이오드(SDz1, SDz2, SDz3, …), 기입 저항(SRgy1, SRgy2, SRgy3, …)을 각각 구별하지 않을 때는, 쇼트키형 접속 다이오드(SDy), 쇼트키형 접속 다이오드(SDz), 기입 저항(SRgy)이라고 부른다.
즉, 제 2 전기적 수단은, 제 1 실시형태에 있어서의 접속 저항(Ra)이어도 되고, 본 실시형태에 있어서의 쇼트키형 접속 다이오드(SDy)이어도 된다. 또한, 제 3 전기적 수단은, 제 1 실시형태에 있어서의 쇼트키형 기입 다이오드(SDw), 쇼트키형 허가 다이오드(SDe), 제 4 실시형태에 있어서의 기입 저항(Rw), 허가 저항(Re)이어도 되고, 본 실시형태에 있어서의 쇼트키형 접속 다이오드(SDz), 기입 저항(SRgy)이어도 된다.
그러면 다음으로, 발광 칩(Ca1(C))에 있어서의 각 소자의 전기적인 접속에 관하여 설명한다.
전송 사이리스터(T), 결합 다이오드(Dx), 스타트 다이오드(Dx0), 전류 제한 저항(R1) 및 전류 제한 저항(R2)에 대해서는, 제 8 실시형태와 동일하므로, 상세한 설명을 생략한다.
발광 사이리스터(L1, L2, L3, …)의 캐소드 단자는, 점등 신호선(75)에 접속되어 있다. 그리고, 점등 신호선(75)은, 점등 신호(φIa(φI))의 입력 단자인 φI단자에 접속되어 있다. 이 φI단자에는, 점등 신호 라인(204a)(도 21의 (b) 참조)이 접속되어, 점등 신호(φIa(φI))가 송신된다.
전송 사이리스터(T)의 게이트 단자(Gt)는, 발광 사이리스터(L)의 게이트 단자(Gl)와 1대1로, 쇼트키형 접속 다이오드(SDy)를 통해 접속되어 있다. 쇼트키형 접속 다이오드(SDy)의 캐소드 단자는, 전송 사이리스터(T)의 게이트 단자(Gt)에 접속되고, 쇼트키형 접속 다이오드(SDy)의 애노드 단자는, 발광 사이리스터(L)의 게이트 단자(Gl)에 접속되어 있다.
발광 사이리스터(L)의 게이트 단자(Gl)는, 각각이 기입 저항(SRgy)을 통해, 허가 신호선(76)에 접속되어 있다.
또한, 발광 사이리스터(L)의 게이트 단자(Gl)는, 각각이 쇼트키형 접속 다이오드(SDz)를 통해, 기입 신호선(74)에 접속되어 있다. 쇼트키형 접속 다이오드(SDz)는, 애노드 단자가 게이트 단자(Gl)에, 캐소드 단자가 기입 신호선(74)에 접속되어 있다.
도 34는, 제 12 실시형태에 있어서의 발광 칩(Ca1(C))의 평면 레이아웃도 및 단면도이다. 도 34의 (a)는, 발광 칩(Ca1(C))의 평면 레이아웃도이고, 발광 사이리스터(L1~L4), 전송 사이리스터(T1~T4)를 중심으로 한 부분을 나타내고 있다. 도 34의 (b)는, 도 34의 (a)에 나타낸 XXXIVB-XXXIVB 선에서의 단면도이다. 따라서, 도 34의 (b)의 단면도에는, 도면 중 아래로부터 발광 사이리스터(L1), 쇼트키형 접속 다이오드(SDz1, SDy1), 기입 저항(SRgy1), 결합 다이오드(Dx1), 전송 사이리스터(T1)의 단면이 나타나 있다. 또한, 도 34의 (a) 및 (b)의 도면 중에는, 소자나 단자를 부호에 의해 표기하고 있다.
또한, 도 34의 (a)에서는, 각 소자간을 접속하는 배선을, 전원선(71) 및 기입 신호선(74)을 제외하고, 실선으로 나타내고 있다. 또한, 도 34의 (b)에서는, 각 소자간을 접속하는 배선의 기재를 생략하고 있다.
그리고, 도 24에 나타낸 제 8 실시형태와 동일한 구성에는 동일한 부호를 부여하고 상세한 설명을 생략한다. 이 때문에, 도 24에 나타낸 제 8 실시형태에 있어서의 제 2 아일랜드(142), 제 8 아일랜드(148)를 생략하고 있다. 또한, 본 실시형태에서는, 제 9 아일랜드(149)에 기입 저항(SRgy)이 형성되는 것으로 했다.
도 34의 (a)에 나타낸 바와 같이, 제 1 아일랜드(141)에는, 발광 사이리스터(L1)가 설치되어 있다. 제 3 아일랜드(143)는, 도 34의 (a)에서 나타낸 바와 같이, 도면 중에 있어서, 좌우로 연장된 간부와 간부로부터 분리된 복수의 가지부로 구성되어 있다. 그리고, 간부에 전원선(71)이 설치되고, 가지부에 전원선 저항(Rgx)이 설치되어 있다. 제 4 아일랜드(144)에는, 전송 사이리스터(T1), 결합 다이오드(Dx1)가 설치되어 있다.
제 5 아일랜드(145)에는, 스타트 다이오드(Dx0)가 설치되어 있다. 제 6 아일랜드(146)에는 전류 제한 저항(R1), 제 7 아일랜드(147)에는 전류 제한 저항(R2)이 설치되어 있다.
그리고, 제 9 아일랜드(149)는, 도 34의 (a)에서 나타낸 바와 같이, 제 3 아일랜드(143)와 마찬가지로, 도면 중에 있어서, 좌우로 연장된 간부와 간부로부터 분리된 복수의 가지부로 구성되어 있다. 그리고, 간부에 기입 신호선(74)이 설치되고, 가지부에 기입 저항(SRgy)이 설치되어 있다.
그리고, 발광 칩(Ca1(C))에는, 제 1 아일랜드(141), 제 4 아일랜드(144)와 동일한 아일랜드가, 병렬해서 형성되어 있다. 이들 아일랜드에는, 발광 사이리스터(L2, L3, L4, …), 전송 사이리스터(T2, T3, T4, …) 등이, 제 1 아일랜드(141), 제 4 아일랜드(144)와 마찬가지로 설치되어 있다. 이들에 대해서는, 설명을 생략한다.
그리고 또한, 기판(80)의 이면에는 Vsub단자로 되는 이면 전극(85)이 설치되어 있다.
또한, 도 34의 (a) 및 도 34의 (b)에 의해, 제 1 아일랜드(141) 및 제 9 아일랜드(149)에 대해서 상세하게 설명한다.
제 1 아일랜드(141)에 설치된 발광 사이리스터(L1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(111) 상에 형성된 n형 오믹 전극(121)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형 오믹 전극(131)을 게이트 단자(Gl1)로 한다. 그리고, n형 오믹 전극(121)의 부분을 제외하는 n형의 제 4 반도체층(84)의 영역(111) 표면으로부터 광을 방출한다.
그리고, 제 1 아일랜드(141)에 설치된 쇼트키형 접속 다이오드(SDy1 및 SDz1)는, 각각이 n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 쇼트키 전극(151, 152)을 캐소드 단자로 하고, p형의 제 3 반도체층(83)을 애노드 단자로 하고 있다. 즉, p형의 제 3 반도체층(83)의 전위를 쇼트키 전극(151, 152)의 전위보다 높게 했을 경우에, 순바이어스로 되어 전류가 흐르고, 반대로, 낮게 했을 경우에, 역바이어스로 되어 전류가 저지된다.
제 9 아일랜드(149)에 설치된 기입 저항(SRgy)은, p형의 제 3 반도체층(83) 상에 형성된 2개의 p형 오믹 전극(134, 135) 사이에 형성되어 있다. 그리고, 2개의 p형 오믹 전극(134, 135) 사이의 p형의 제 3 반도체층(83)을 저항으로서 이용하고 있다.
도 34의 (a)에 있어서, 각 소자간의 접속 관계를 설명한다. 또한, 도 24에 나타낸 제 8 실시형태와 다른 것만을 설명한다.
제 1 아일랜드(141)의 발광 사이리스터(L1)의 게이트 단자(Gl1)인 p형 오믹 전극(131)은, 제 9 아일랜드(149)의 기입 저항(SRgy1)의 p형 오믹 전극(134)에 접속되어 있다. 기입 저항(SRgy1)의 p형 오믹 전극(135)은, 허가 신호선(76)을 구성하고, φE단자에 접속되어 있다.
제 1 아일랜드(141)의 쇼트키형 접속 다이오드(SDz1)의 쇼트키 전극(151)은, 기입 신호선(74)에 접속되어 있다. 기입 신호선(74)은 φW단자에 접속되어 있다.
제 1 아일랜드(141)의 쇼트키형 접속 다이오드(SDy1)의 쇼트키 전극(152)은, 전원선 저항(Rgx1)의 p형 오믹 전극(부호 없음) 및 제 4 아일랜드(144)에 설치된 전송 사이리스터(T1)의 게이트 단자(Gt1)인 p형 오믹 전극(부호 없음)에 접속되어 있다. 그리고, 전원선 저항(Rgx1)의 p형 오믹 전극(133)은, 전원선(71)을 구성하고, Vga단자에 접속되어 있다.
그 외의 접속 관계는, 도 24에서 설명한 제 8 실시형태와 동일하다.
이렇게 하여, 도 33에 나타낸 발광 칩(Ca1(C))의 회로 구성이 형성된다.
또한, 도 34에 나타낸 바와 같이, 제 8 실시형태에 있어서의 제 2 아일랜드(142)(도 24 참조)를 이용하고 있지 않기 때문에, 발광 칩(C)의 기판(80)의 크기(사이즈)를 작게 할 수 있다.
다음으로, 발광 장치(65)의 동작에 관하여 설명한다.
도 35는, 제 12 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다. 여기에서도, 제 8 실시형태와 동일하게, 발광 칩(C)은 발광 칩 그룹(#a와 #b)의 2개로 분할되어 있다.
도 35에서는, 발광 칩 세트(#1)(발광 칩(Ca1 및 Cb1)), 발광 칩 세트(#2)(발광 칩(Ca2 및 Cb2)), 발광 칩 세트(#3)(발광 칩(Ca3 및 Cb3))의 동작을 설명하기 위한 타이밍 차트를 나타내고 있다. 그리고, 도 25에서는, 각각의 발광 칩(C)에 있어서, 발광 사이리스터(L1~L4)의 4개의 발광 사이리스터(L)의 점등 및 비점등을 제어하는 부분의 타이밍 차트를 나타내고 있다.
그리고, 도 25에 나타낸 제 8 실시형태와 동일하게, 발광 칩 세트(#1)(발광 칩(Ca1 및 Cb1))에서는, 각각의 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 했다. 발광 칩 세트(#2)에서는, 발광 칩(Ca2)의 발광 사이리스터(L2, L3, L4)를 점등시키는 것으로 하고, 발광 칩(Cb2)의 발광 사이리스터(L1, L3, L4)를 점등시키는 것으로 했다. 발광 칩(Ca2)의 발광 사이리스터(L1) 및 발광 칩(Cb2)의 발광 사이리스터(L2)는 비점등인채로 했다. 발광 칩 세트(#3)(발광 칩(Ca3 및 Cb3))에서는, 각각의 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 하고, 기입 신호(φW3)의 송신 타이밍을, 기입 신호(φW1)의 송신 타이밍에 대하여 시프트하고 있다.
이하에서는, 제 8 실시형태와 동일한 부분에 대해서는 상세한 설명을 생략하고, 쇼트키형 접속 다이오드(SDy1) 및 쇼트키형 접속 다이오드(SDz1)에 관련되는 동작에 관하여 설명한다.
본 실시형태에서는, 허가 신호(φE(φEa 및 φEb)) 및 기입 신호(φW(φW1, φW2, φW3, …))의 「H」와 「L」의 관계가, 제 8 실시형태(도 25 참조)와 반대로 되어 있다.
즉, 허가 신호(φEa)는, 시각 a에 있어서, 「L」(-3.3V)이고, 시각 d에 있어서, 「L」로부터 「H」(0V)로 이행한다. 그리고, 시각 h에 있어서, 「H」로부터 「L」로 이행한다. 이하 동일하다.
기입 신호(φW1)는, 시각 a에 있어서, 「L」(-3.3V)이고, 시각 e에 있어서, 「L」로부터 「H」(0V)로 이행한다. 그리고, 시각 f에 있어서, 「H」로부터 「L」로 이행한다. 이하 동일하다.
또한, 점등 신호(φI(φIa 및 φIb))에 있어서, 제 8 실시형태의 「L」(-3.3V)을, 「Ls」(-2.5V <「Ls」≤-1.5V)로 하고 있다.
그러면, 도 33을 참조하면서, 도 35의 타이밍 차트에 따라서, 발광 칩(Ca1 및 Cb1)의 동작을 설명한다. 또한, 제 8 실시형태와 다른 것만을 설명한다. 그리고, 각 시각에 부여된 번호는, 제 8 실시형태와 동일한 것으로 한다.
또한, GaAs, GaAlAs 등에 의한 p형 반도체층(83)에 쇼트키 접합이 형성되어 있는 것으로 하고, 쇼트키 접합의 순방향 전위(Vs)를 0.5V로 한다.
(1) 시각 a
<발광 장치(65)>
도 35에 나타낸 타이밍 차트의 시각 a에 있어서, 신호 발생 회로(110)의 허가 신호 발생부(130a)는 허가 신호(φEa)를 「L」(-3.3V)로, 허가 신호 발생부(130b)는 허가 신호(φEb)를 「L」(-3.3V)로 설정한다. 그러면, 허가 신호 라인(203a, 203b)이 「L」이 된다(도 21의 (b) 참조). 이에 따라, 발광 칩(C)의 φE단자가 「L」이 된다(도 33 참조).
신호 발생 회로(110)의 기입 신호 발생부(150)는 기입 신호(φW1~φW20)를 「L」로 설정한다. 그러면, 기입 신호 라인(205~224)이 「L」이 된다(도 21의 (b) 참조). 이에 따라, 발광 칩(C)의 φW단자가 「L」이 된다(도 33 참조).
<발광 칩(Ca1)>
φE가 「L」(-3.3V)로 설정되므로, 발광 사이리스터(L)의 게이트 단자(Gl)(쇼트키형 접속 다이오드(SDz 및 SDy)의 애노드 단자)의 전위는 「L」이 된다.
φW1이 「L」로 설정되므로, 쇼트키형 접속 다이오드(SDz)의 캐소드 단자도 「L」이 된다. 즉, 쇼트키형 접속 다이오드(SDz)의 애노드 단자 및 캐소드 단자의 전위는 함께 「L」이다.
한편, 전송 사이리스터(T1)의 게이트 단자(Gt1)의 전위는, 제 8 실시형태에 있어서 설명한 바와 같이, -1.5V이므로, 쇼트키형 접속 다이오드(SDy1)의 캐소드 단자가 -1.5V가 된다. 따라서, 쇼트키형 접속 다이오드(SDy1)는 역바이어스가 되어 있다. 전송 사이리스터(T2)의 게이트 단자(Gt2)의 전위는 -3V이므로, 쇼트키형 접속 다이오드(SDy2)도 역바이어스가 되어 있다. 번호가 3 이상의 전송 사이리스터(T)의 게이트 단자(Gt)의 전위는 「L」이므로, 번호가 3 이상의 쇼트키형 접속 다이오드(SDy)의 캐소드 단자도 「L」이 되어 있다. 즉, 번호가 3 이상의 쇼트키형 접속 다이오드(SDy)의 애노드 단자 및 캐소드 단자의 전위는 함께 「L」이다.
즉, 쇼트키형 접속 다이오드(SDy, SDz)는 역바이어스 상태 또는 애노드 단자와 캐소드 단자가 동일 전위이므로, 게이트 단자(Gl)의 전위에 영향을 주지 않는다. 따라서, 게이트 단자(Gl)는 「L」(-3.3V)로 되고, 발광 사이리스터(L)의 임계 전압은, -4.8V이다.
<발광 칩(Cb1)>
발광 칩(Cb1)에 있어서도, 발광 칩(Ca1)과 동일하므로, 설명을 생략한다.
(2) 시각 b
시각 b에 있어서, 발광 칩 그룹(#a)에 송신되는 제 1 전송 신호(φ1a)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 이에 따라, 발광 장치(65)는 동작 상태가 된다.
<발광 칩(Ca1)>
전송 사이리스터(T1)가 턴온하고, 게이트 단자(Gt1)(쇼트키형 접속 다이오드(SDy1)의 캐소드 단자)의 전위가 「H」(0V)가 된다. 쇼트키형 접속 다이오드(SDy1)의 애노드 단자(게이트 단자(Gl1))는, 「L」(-3.3V)이었으므로, 쇼트키형 접속 다이오드(SDy1)는 역바이어스 상태가 유지된다.
게이트 단자(Gt2)(쇼트키형 접속 다이오드(SDy2)의 캐소드 단자)의 전위가 -1.5V가 되지만, 쇼트키형 접속 다이오드(SDy1)와 마찬가지로, 애노드 단자(게이트 단자(Gl2))는 「L」(-3.3V)이었으므로, 쇼트키형 접속 다이오드(SDy2)는 역바이어스 상태가 유지된다. 따라서, 게이트 단자(Gl1)의 전위는 「L」(-3.3V)이 유지된다. 게이트 단자(Gt3)의 전위도 변화되지만, 쇼트키형 접속 다이오드(SDy3)도 역바이어스 상태가 유지된다. 따라서, 모든 게이트 단자(Gl)는 「L」(-3.3V)이 유지된다. 따라서, 발광 사이리스터(L)의 임계 전압은 -4.8V가 유지된다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호는 변화되지 않으므로, 발광 칩(Cb1)은 초기 상태가 유지되어 있다.
(3) 시각 c
시각 c에 있어서, 발광 칩 그룹(#a)에 송신되는 점등 신호(φIa)가 「H」(0V)로부터 「Ls」(-2.5V <「Ls」≤-1.5V)로 이행한다.
<발광 칩(Ca1)>
발광 사이리스터(L)의 임계 전압이 -4.8V이므로, 발광 사이리스터(L)는 점등(발광)하지 않는다.
따라서, 시각 c의 직후에 있어서, 전송 사이리스터(T1)만이 온 상태에 있다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호는 변화되지 않으므로, 발광 칩(Cb1)은 초기 상태가 유지되어 있다.
(4) 시각 d
시각 d에 있어서, 발광 칩 그룹(#a)에 송신되는 허가 신호(φEa)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
게이트 단자(Gl)의 전위가, 「L」로부터 「H」를 향해 변화를 시작한다. 한편, 쇼트키형 접속 다이오드(SDz)의 캐소드 단자는 「L」의 기입 신호선(74)에 접속되어 있다. 이 때문에, 게이트 단자(Gl)의 전위의 변화와 함께, 쇼트키형 접속 다이오드(SDz)는 순바이어스 상태로 이행한다. 그러면, 게이트 단자(Gl)는, 순바이어스의 쇼트키형 접속 다이오드(SDz)에 의해, 기입 신호선(74)의 전위인 「L」(-3.3V)로부터 쇼트키 접합의 순방향 전위(Vs)(0.5V)를 뺀 값, 즉 -2.8V가 된다.
한편, 게이트 단자(Gt1)의 전위는 0V, 게이트 단자(Gt2)의 전위는 -1.5V이므로, 쇼트키형 접속 다이오드(SDy1, SDy2)는 역바이어스 상태에 있다. 또한, 게이트 단자(Gt3)의 전위는 -3V, 번호가 3 이상의 게이트 단자(Gt)의 전위는, 「L」(-3.3V)이므로, 번호가 3 이상의 게이트 단자(Gl)의 전위(-2.8V)와의 차이는, 쇼트키 접합의 순방향 전위(Vs)(0.5V)보다 절대값에서 작다. 따라서, 쇼트키형 접속 다이오드(SDy)에 의해, 게이트 단자(Gl)의 전위는 영향을 받지 않는다.
이상 설명한 바와 같이, 시각 d에 있어서는, 게이트 단자(Gl)의 전위가, -2.8V가 된다. 그러나, 발광 사이리스터(L)의 임계 전압은, -4.3V이다. 따라서, 점등 신호(φIa)가 「Ls」(-2.5V <「Ls」≤-1.5V)이어도, 발광 사이리스터(L)는 턴온할 수 없어, 점등(발광)하지 않는다.
<발광 칩(Cb1)>
발광 칩(Cb1)이 속하는 발광 칩 그룹(#b)에 송신되는 신호는 변화되지 않으므로, 발광 칩(Cb1)은 초기 상태가 유지되어 있다.
(5) 시각 e
시각 e에 있어서, 발광 칩 그룹(#a)의 발광 칩(Ca1)과 발광 칩 그룹(#b)의 발광 칩(Cb1)이 속하는 발광 칩 세트(#1)에 송신되는 기입 신호(φW1)가 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광 칩(Ca1)>
기입 신호(φW1)가 「H」가 되어, 기입 신호선(74)의 전위가 「H」(0V)가 되면, 기입 신호선(74)에 접속된 쇼트키형 접속 다이오드(SDz1)의 캐소드 단자가 「H」가 된다. 이 때, 쇼트키형 접속 다이오드(SDy1)의 캐소드 단자(Gt1)는 「H」(0V)이다. 또한, 쇼트키형 접속 다이오드(SDz)의 애노드 단자는, 기입 저항(SRgy1)을 통해, 「H」의 허가 신호선(76)에 접속되어 있다. 따라서, 발광 사이리스터(L1)의 게이트 단자(Gl1)는, 「H」(0V)가 된다. 이에 따라, 발광 사이리스터(L1)는, 임계 전압이 -1.5V가 되고, 점등 신호선(75)이 「Ls」(-2.5V <「Ls」≤-1.5V)임으로써, 턴온하여, 점등(발광)한다.
한편, 게이트 단자(Gt2)의 전위는, -1.5V였다. 따라서, 기입 신호선(74)의 전위가 「H」(0V)가 되고, 게이트 단자(Gl2)가 -2.8V로부터 「H」를 향해 변화되면, -1V에서 쇼트키형 접속 다이오드(SDy2)가 순바이어스가 되고, 게이트 단자(Gl2)의 전위를 -1V로 설정한다. 따라서, 발광 사이리스터(L2)의 임계 전압은 -2.5V로 된다. 점등 신호선(75)은, 「Ls」(-2.5V <「Ls」≤-1.5V)이므로, 발광 사이리스터(L2)는 턴온할 수 없어, 점등(발광)하지 않는다.
마찬가지로, 게이트 단자(Gt3)의 전위는 -3V였다. 따라서, 기입 신호선(74)의 전위가 「H」(0V)가 되고, 게이트 단자(Gl3)가 -2.8V로부터 「H」를 향해 변화되면, -2.5V에서 쇼트키형 접속 다이오드(SDy3)가 순바이어스가 되고, -2.5V가 유지된다. 따라서, 발광 사이리스터(L3)의 임계 전압은 -4V로 된다. 점등 신호선(75)은, 「Ls」(-2.5V <「Ls」≤-1.5V)이므로, 발광 사이리스터(L3)는 턴온할 수 없어, 점등(발광)하지 않는다.
마찬가지로, 번호가 4 이상의 게이트 단자(Gt)의 전위는, -3.3V였으므로, 게이트 단자(Gl)의 전위는, -2.8V가 유지된다. 따라서, 번호가 4 이상의 발광 사이리스터(L)의 임계 전압은 -4.3V이므로, 번호가 4 이상의 발광 사이리스터(L)는 턴온할 수 없어, 점등(발광)하지 않는다.
따라서, 시각 e의 직후에 있어서는, 전송 사이리스터(T1) 및 발광 사이리스터(L1)가 온 상태에 있다.
<발광 칩(Cb1)>
시각 e에 있어서, 상술한 바와 같이, 기입 신호(φW1)가 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 그러나, 허가 신호(φEb)는 「L」(-3.3V)을 유지하고 있다.
쇼트키형 접속 다이오드(SDz)의 애노드 단자는, 기입 저항(SRgy1)을 통해, 「L」의 허가 신호선(76)에 접속되고, 그 캐소드 단자는 「H」가 된 기입 신호선(74)에 접속되어 있다. 따라서, 쇼트키형 접속 다이오드(SDz)는 역바이어스로 되어, 기입 신호(φW1)(기입 신호선(74))가 「L」로부터 「H」가 된 영향을, 게이트 단자(Gl)에 주지 않는다.
따라서, 발광 사이리스터(L)는, 임계 전압은 -4.8V를 유지한다.
또한, 시각 e에 있어서는, 점등 신호(φIb)가 「H」의 상태를 유지하고 있다. 이 때문에, 발광 사이리스터(L)는, 임계 전압에 관계없이, 턴온하지 않아, 점등(발광)하지 않는다.
그러나, 예로, 발광 칩(Ca1)에 있어서의 시각 k의 상태와 같이, 점등 신호(φIb)가 「Ls」(-2.5V <「Ls」≤-1.5V)로 되어 있어도, 상술한 바와 같이 임계 전압이 -4.8V이므로, 발광 사이리스터(L)는, 임계 전압에 관계없이, 턴온하지 않아, 점등(발광)하지 않는다.
이 후의 동작에 대해서는, 제 8 실시형태에 있어서의 동작 및 상기한 쇼트키형 접속 다이오드(SDy 및 SDz)의 동작을 반복하게 된다. 따라서, 이 이후에 대해서는, 설명을 생략한다.
이상 설명한 바와 같이, 제 12 실시형태에 있어서는, 허가 신호(φE)와 기입 신호(φW)가 함께 「H」의 상태가 됨으로써, 온 상태의 전송 사이리스터(T)에 쇼트키형 접속 다이오드(SDy)를 통해 접속된 발광 사이리스터(L)를 턴온시켜, 점등(발광)시킬 수 있다.
즉, 허가 신호(φE)가 「H」인 발광 칩(C)에서는, 기입 신호(φW)의 「L」로부터 「H」로 이행에 의해, 발광 사이리스터(L)의 점등(발광)이 허가된다. 즉, 허가 신호(φE)는 발광 사이리스터(L)를 반(半)선택의 상태로 설정한다.
한편, 허가 신호(φE)가 「L」이면, 기입 신호(φW)가 「L」로부터 「H」로 이행해도, 발광 사이리스터(L)의 점등(발광)이 저지된다.
따라서, 복수의 발광 칩(C)을 복수의 발광 칩 그룹에 나누는 동시에, 각각의 발광 칩 그룹에 속하는 발광 칩(C)을 발광 칩 세트로 한다. 그리고, 각각의 발광 칩 그룹에 1세트의 신호(제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 허가 신호(φE), 점등 신호(φI))를, 공통으로 송신한다. 여기에서, 각 발광 칩 그룹에 송신하는 허가 신호(φE)의 「H」가 되는 타이밍을 시프트한다. 그리고, 허가 신호(φE)의 「H」의 타이밍에 대응하여, 기입 신호(φW)의 「H」의 기간을 발광 칩 세트에 송신함으로써, 발광 장치(65)를 구동할 수 있다.
이에 따라, 점등(발광)을 위한 큰 전류를 흘리기 위한 점등 신호 라인(204)을 발광 칩 그룹에서 공통으로 하여, 배선의 수를 억제할 수 있다. 큰 전류를 흘리기 위한 배선이 적어짐으로써, 발광 장치(65)의 회로 기판(62)의 크기(사이즈)를 작게 할 수 있다.
(제 13 실시형태)
제 8 실시형태에서는, 40개의 발광 칩(C)을, 20개의 발광 칩(Ca1~Ca20)의 발광 칩 그룹(#a)과, 20개의 발광 칩(Cb1~Cb20)의 발광 칩 그룹(#b)으로 나누는 동시에, 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)을 하나의 발광 칩 세트(#1~#20)로 하고 있었다.
제 13 실시형태에서는, 40개의 발광 칩(C)(발광 칩(C1~C40))을, 복수의 발광 칩 층(본 실시형태에서는, #L1, #L2, #L3)으로 나누고, 발광 칩 층마다, 제 8 실시형태를 적용하고 있다. 즉, 각 발광 칩 층에 있어서, 발광 칩 그룹(#a, #b)이 설치되는 동시에, 발광 칩 그룹(#a, #b)에 속하는 발광 칩(C)이 발광 칩 세트를 구성하고 있다(후술하는 도 39 참조).
이하에서는, 제 8 실시형태와 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
도 36은, 제 13 실시형태에 있어서의 발광 칩(C)의 구성을 나타낸 도면이다.
발광 칩(C)은, 기판(80)의 장변 방향의 양 단부에, 각종의 제어 신호 등을 받아들이기 위한 복수의 본딩 패드인 입력 단자(Vga단자, φ2단자, φW단자, φE1단자, φE2단자, φ1단자, φI단자)를 구비하고 있다. 또한, 이들 입력 단자는, 기판(80)의 일 단부로부터 Vga단자, φ2단자, φW단자, φE1단자의 순서로 설치되고, 기판(80)의 타 단부로부터 φI단자, φ1단자, φE2단자의 순서로 설치되어 있다. 그리고, 발광 소자열(102)은, φE1단자와 φE2단자 사이에 설치되어 있다.
도 37은 제 13 실시형태에 있어서의 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸 도면이다. 도 37에서는, 발광 칩(C1~C10)의 부분을 나타내고 있다.
신호 발생 회로(110)는, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)를 송신하는 전송 신호 발생부(120)와, 허가 신호(φEa, φEb) 및 허가 신호(φE21, φE22, φE23)를 송신하는 허가 신호 발생부(130)와, 점등 신호(φI1~φI6)를 송신하는 점등 신호 발생부(140)와, 기입 신호(φW1~φW7)를 송신하는 기입 신호 발생부(150)를 구비하고 있다.
발광 칩(C)(발광 칩(C1~C40))은, 홀수 번호의 발광 칩(C1, C3, C5, …)과 짝수번 번호의 발광 칩(C2, C4, C6, …)이 마주 보게, 지그재그 형상으로 배열되어 있다. 그리고, 발광 칩(C)(발광 칩(C1~C40))의 발광 소자가 주주사 방향으로 미리 정해진 간격으로 나열되도록 발광 칩(C)(발광 칩(C1~C40))이 배치되어 있다.
신호 발생 회로(110)와 발광 칩(C)(발광 칩(C1~C40))을 접속하는 배선에 관하여 설명한다.
회로 기판(62)에는, 신호 발생 회로(110)의 전송 신호 발생부(120)로부터, 발광 칩(C)(발광 칩(C1~C40))의 φ1단자에, 제 1 전송 신호(φ1)를 송신하기 위한 제 1 전송 신호 라인(201), 및 발광 칩(C)(발광 칩(C1~C40))의 φ2단자에, 제 2 전송 신호(φ2)를 송신하기 위한 제 2 전송 신호 라인(202)이 설치되어 있다. 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)는, 발광 칩(C)(발광 칩(C1~C40))에 공통(병렬)으로 송신된다.
회로 기판(62)에는, 신호 발생 회로(110)의 허가 신호 발생부(130)로부터, 발광 칩(C)(발광 칩(C1~C40))의 φE1단자 및 φE2단자에, 허가 신호(φEa, φEb, φE21, φE22, φE23)를 송신하는 허가 신호 라인(203a~203e)이 설치되어 있다. 허가 신호(φEa, φEb)는, φE1단자에 송신되고, 허가 신호(φE21, φE22, φE23)는 φE2단자에 송신된다.
회로 기판(62)에는, 점등 신호 발생부(140)로부터, 발광 칩(C)(발광 칩(C1~C40))의 φI단자에 전류 제한 저항(RI)을 통해, 점등 신호(φIa1, φIb1, φIa2, φIb2, φIa3, φIb3)를 송신하기 위한 점등 신호 라인(204a~204f)이 설치되어 있다.
그리고, 신호 발생 회로(110)의 기입 신호 발생부(150)로부터, 발광 칩(C)(발광 칩(C1~C40))의 φW단자에 기입 신호(φW1~φW7)를 송신하는 기입 신호 라인(205~211)이 설치되어 있다.
도 38은, 발광 칩(C)(발광 칩(C1~C40))과, 송신되는 허가 신호(φEa, φEb, φE21, φE22, φE23), 기입 신호(φW1~φW7), 점등 신호(φIa1, φIb1, φIa2, φIb2, φIa3, φIb3)의 관계를 설명하는 도면이다. 도 37에 나타낸 회로 기판(62) 상의 배선 구성은 도 38에 나타낸 관계에 따라 설치되어 있다.
예를 들면, 발광 칩(C1)의 φE1단자는, 허가 신호 라인(203a)에 접속되어, 허가 신호(φEa)가 송신된다. φE2단자는, 허가 신호 라인(203c)에 접속되어, 허가 신호(φE21)가 송신된다. φW단자는, 기입 신호 라인(205)에 접속되어, 기입 신호(φW1)가 송신된다. 그리고, φI단자는, 점등 신호 라인(204a)에 접속되어, 점등 신호(φIa1)가 송신된다. 다른 발광 칩(C2~C40)에 대해서도 동일하다.
도 39는, 제 13 실시형태에 있어서의 발광 장치(65)의 발광 칩(C)을 매트릭스의 각 요소로서 배치해서 나타낸 도면이다.
도 39에서는, 발광 칩(C)(발광 칩(C1~C40))을 (2×7)×3의 매트릭스의 각 요소로서 배치하고 있다. 그리고, 발광 칩(C)(발광 칩(C1~C40))과, 허가 신호(φEa, φEb, φE21, φE22, φE23), 기입 신호(φW1~φW7), 점등 신호(φIa1, φIb1, φIa2, φIb2, φIa3, φIb3)의 관계를 나타내고 있다.
여기에서는, 14개의 발광 칩(C1, C2, C7, C8, C13, C14, C19, C20, C25, C26, C31, C32, C37, C38)을 발광 칩 층(#L1)으로 하고, 이 중의 7개의 발광 칩(C1, C7, C13, C19, C25, C31, C37)으로 발광 칩 그룹(#a), 나머지의 7개의 발광 칩(C2, C8, C14, C20, C26, C32, C38)으로 발광 칩 그룹(#b)을 구성한다. 그리고, 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)으로 하나의 발광 칩 세트(#1~#7)를 구성한다. 예를 들면, 발광 칩(C1과 C2)으로, 발광 칩 세트(#1)를 구성한다.
또한, 14개의 발광 칩(C3, C4, C9, C10, C15, C16, C21, C22, C27, C28, C33, C34, C39, C40)을 발광 칩 층(#L2)으로 하고, 이 중의 7개의 발광 칩(C3, C9, C15, C21, C27, C33, C39)으로 발광 칩 그룹(#a), 나머지의 7개의 발광 칩(C4, C10, C16, C22, C28, C34, C40)으로 발광 칩 그룹(#b)을 구성한다. 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)으로 하나의 발광 칩 세트(#1~#7)를 구성한다.
또한, 12개의 발광 칩(C5, C6, C11, C12, C17, C18, C23, C24, C29, C30, C35, C36)을 발광 칩 층(#L3)으로 하고, 이 중의 6개의 발광 칩(C5, C11, C17, C23, C29, C35)으로 발광 칩 그룹(#a), 나머지의 6개의 발광 칩(C6, C12, C18, C24, C30, C36)으로 발광 칩 그룹(#b)을 구성한다. 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)으로 하나의 발광 칩 세트(#1~#6)를 구성한다. 발광 칩 층(#L3)에서는, 발광 칩 세트(#7)가 없다.
즉, 본 실시형태에서는, 발광 칩 층(#L1~#L3)마다, 제 8 실시형태에서 나타낸 발광 칩 그룹(#a와 #b)이, 설치되어 있다.
각 발광 칩(C)(발광 칩(C1~C40))의 φE1단자에 송신되는 허가 신호(φEa 및 φEb)는, 제 8 실시형태와 동일하게, 발광 칩 층(#L1~#L3)에 관계없이, 발광 칩 그룹(#a)을 구성하는 발광 칩(C) 및 발광 칩 그룹(#b)을 구성하는 발광 칩(C)에 각각 공통으로 송신된다.
각 발광 칩(C)(발광 칩(C1~C40))의 φW단자에 송신되는 기입 신호(φW1~φW7)는, 제 8 실시형태와 동일하게, 발광 칩 그룹(#a)에 속하는 하나의 발광 칩(C)과 발광 칩 그룹(#b)에 속하는 하나의 발광 칩(C)을 세트로 하는 발광 칩 세트(#1~#7)마다, 발광 칩 층(#L1~#L3)에 관계없이, 공통으로 송신된다.
또한, 점등 신호(φIa1, φIb1)는, 각각 발광 칩 층(#L1)의 발광 칩 그룹(#a, #b)의 발광 칩(C)의 φI단자에 송신되고, 점등 신호(φIa2, φIb2)는, 각각 발광 칩 층(#L2)의 발광 칩 그룹(#a, #b)의 발광 칩(C)의 φI단자에 송신되고, 점등 신호(φIa3, φIb3)는, 각각 발광 칩 층(#L3)의 발광 칩 그룹(#a, #b)의 발광 칩(C)의 φI단자에 공통으로 송신된다.
그리고, 허가 신호(φE21, φE22, φE23)는, 각각이 발광 칩 층(#L1~#L3)에 속하는 발광 칩(C)의 φE2단자에 공통으로 송신된다. 즉, 허가 신호(φE21, φE22, φE23)는, 발광 칩 층(#L1~#L3)을 선택(식별)하는 신호이다.
또한, 상기의 배선 구성으로부터, 발광 칩 층(#L1~#L3)마다 발광 칩 그룹(#a와 #b)을 구별하지 않고, 발광 칩 층(#L1~#L3)을 통해, 발광 칩 그룹(#a 및 #b)으로 해도 된다. 발광 칩 세트(#1~#7)에 대해서도 동일하다.
여기에서, 본 실시형태에 있어서의 발광 장치(65)의 회로 기판(62)의 배선의 수에 관하여 설명한다.
본 실시형태에서는, 도 37에 나타낸 바와 같이, 전원 라인(200a 및 200b), 제 1 전송 신호 라인(201), 제 2 전송 신호 라인(202), 허가 신호 라인(203a~203e), 기입 신호 라인(205~211), 점등 신호 라인(204a~204f)이 설치되어 있으므로, 22개로 된다. 따라서, 본 실시형태를 이용하지 않을 경우의 44개의 1/2로 된다.
이상 설명한 바와 같이, 제 8 실시형태에서는, 도 22에서 나타낸 바와 같이, 발광 칩(C)은 배선 구성에 있어서 2차원으로 배열되어 있다고 볼 수 있다. 이에 대하여, 본 실시형태에서는, 발광 칩(C)은 배선 구성에 있어서 3차원으로 배열되어 있다고 볼 수 있다.
도 40은, 제 13 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 여기에서는, 발광 칩(C1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 40에 있어서, 발광 칩(C)을 발광 칩(C1(C))으로 표기한다. 또한, 도 40에서는, 도 36과 다르게, 입력 단자(Vga단자, φ2단자, φW단자, φE1단자, φE2단자, φ1단자, φI단자)를, 도면 중 좌단에 나타냈다.
도 40의 발광 칩(C1(C))은, 도 6에 나타낸 제 1 실시형태의 발광 칩(C1(C))에 있어서, 쇼트키형 허가 다이오드(SDe1)를 대신하여, 쇼트키형 허가 다이오드(SDe11 및 SDe12)를 설치하고 있다.
그리고, 쇼트키형 허가 다이오드(SDe11)의 캐소드 단자를 허가 신호선(76a)에, 쇼트키형 허가 다이오드(SDe12)의 캐소드 단자를 허가 신호선(76b)에 접속하고 있다. 그리고, 허가 신호선(76a)은 φE1단자에, 허가 신호선(76b)은 φE2단자에 접속되어 있다.
본 실시형태에서는, 발광 칩(C)의 선택이, 기입 신호(φW), 허가 신호(φE1, φE2) 및 게이트 단자(Gt)에 의해 행해지게 된다. 따라서, 발광 칩(C)에는, 4입력의 AND의 기능이 필요해진다.
4입력 AND 회로(AND5)를, 도 40의 일점 쇄선으로 둘러싼 접속 저항(Ra1), 쇼트키형 기입 다이오드(SDw1), 쇼트키형 허가 다이오드(SDe11), 쇼트키형 허가 다이오드(SDe12)로 설명한다.
4입력 AND 회로(AND5)는, 접속 저항(Ra1)의 한쪽의 단자(O)에, 쇼트키형 기입 다이오드(SDw1)의 애노드 단자, 쇼트키형 허가 다이오드(SDe11), 쇼트키형 허가 다이오드(SDe12)의 애노드 단자가 접속되어서 구성되어 있다. 그리고, 접속 저항(Ra1)의 다른 쪽의 단자(X)가 전송 사이리스터(T1)의 게이트 단자(Gt1)에 접속되어 있다. 쇼트키형 기입 다이오드(SDw1)의 캐소드 단자(Y)가 기입 신호선(74)에 접속되고, 쇼트키형 허가 다이오드(SDe11)의 캐소드 단자(W)가 허가 신호선(76a)에 접속되고, 쇼트키형 허가 다이오드(SDe21)의 캐소드 단자(Z)가 허가 신호선(76b)에 접속되어 있다.
다른 게이트 단자(Gt2, Gt3, Gt4, …)와 게이트 단자(Gl2, Gl3, Gl4, …) 사이에도, 동일한 4입력 AND 회로(AND5)가, 각각 설치되어 있다.
그리고, 단자(X), 단자(Y), 단자(W), 단자(Z)가 입력 단자로 되고, 단자(O)가 출력 단자로 되어 있다. 4입력 AND 회로(AND5)는, 단자(X)의 전위(Gt(X)), 단자(Y)의 전위(φW(Y)), 단자(W)의 전위(φE1(W)), 단자(Z)의 전위(φE2(Z))가 모두 「H」(0V)가 되었을 때에, 출력인 단자(O)의 전위(Gl(O))가 「H」(0V)로 된다. 이렇게 함으로써, 발광 사이리스터(L)의 임계 전압이 -1.5V로 되고, 점등 신호(φI)(발광 칩(C1)에서는 φIa1)가 「L」(-3.3V)이면, 발광 사이리스터(L)가 턴온하여, 점등(발광)한다.
따라서, 4입력 AND 회로(AND5)는, 4입력의 AND로서 동작한다.
또한, 발광 장치(65) 및 발광 칩(C1(C))은, 제 1 실시형태에 있어서 설명한 바와 동일하게 동작하므로, 상세한 설명을 생략한다.
여기에서는, 발광 칩(C)이 배선 구성에 있어서 3차원으로 배열되는 것으로 했지만, 더 고차원으로 배열되어도 된다.
(제 14 실시형태)
제 14 실시형태는, 제 8 실시형태와 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성이 다르다.
도 41은, 제 14 실시형태에 있어서의 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸 도면이다. 또한, 발광 칩(C)의 구성은 제 8 실시형태와 동일하다(도 21의 (a), 도 23 참조). 도 41에서는, 발광 칩(Ca1~Ca5), 발광 칩(Cb1~Cb5)의 부분을 나타내고 있다.
이하에서는, 본 실시형태에 대해서, 제 8 실시형태와 다른 것을 중심으로 설명하고, 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
신호 발생 회로(110)는, 제 8 실시형태에 있어서의 점등 신호 발생부(140)(도 21의 (b)의 점등 신호 발생부(140a 및 140b) 참조)를 대신하여, 소등 신호(φRa)를 송신하는 소등 신호 발생부(170a)와, 소등 신호(φRb)를 송신하는 소등 신호 발생부(170b)를 구비한다. 여기에서는, 소등 신호 발생부(170a 및 170b)를 합쳐 소등 신호 발생부(170)라고 부른다. 또한, 소등 신호(φRa와 φRb)를 각각 구별하지 않을 때는 소등 신호(φR)라고 부른다.
회로 기판(62)에는, 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자에, 전류 제한 저항(RI)을 통해, 전원 전위(Vga)를 공급하는 전원선(200c)이 설치되어 있다. 마찬가지로, 발광 칩 그룹(#b)의 발광 칩(C)(발광 칩(Cb1~Cb20))의 φI단자에, 전류 제한 저항(RI)을 통해, 전원 전위(Vga)를 공급하는 전원선(200d)이 설치되어 있다.
그리고, 소등 신호 발생부(170a)로부터, 발광 칩 그룹(#a)에 속하는 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자에, 소등 신호(φRa)를 송신하기 위한 소등 신호 라인(240a)이 설치되어 있다. 또한, 소등 신호 발생부(170b)로부터, 발광 칩 그룹(#b)에 속하는 발광 칩(C)(발광 칩(Cb1~Cb20))의 φI단자에, 소등 신호(φRb)를 송신하기 위한 소등 신호 라인(240b)이 설치되어 있다. 또한, 소등 신호 라인(240a 및 240b)은, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20)))의 φI단자와 전류 제한 저항(RI) 사이에, 다이오드(Di)를 통해 접속되어 있다. 다이오드(Di)는, 소등 신호 발생부(170a 및 170b)로부터, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20)))의 φI단자에 전류가 흐르도록, 애노드 단자가 소등 신호 발생부(170a 및 170b)측에, 캐소드 단자가 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φI단자측에 접속되어 있다.
도 42는, 제 14 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
본 실시형태의 타이밍 차트는, 도 25에 나타낸 제 8 실시형태에 있어서의 타이밍 차트에 있어서의 점등 신호(φIa)를 소등 신호(φRa)로, 점등 신호(φIb)를 소등 신호(φRb)로 치환한 것에 대응한다. 그 외는, 제 8 실시형태와 동일하다. 따라서, 소등 신호(φRa 및 φRb)에 관하여 설명한다.
발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자는, 전류 제한 저항(RI)을 통해, 전원 전위(Vga)(「L」(-3.3V))를 공급하는 전원선(200c)에 접속되어 있다. 도 42의 타이밍 차트의 시각 c에 있어서, 소등 신호(φRa)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 다이오드(Di)는 역바이어스가 된다. 따라서, 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자는 전원 전위(Vga)(「L」(-3.3V))가 된다.
그리고, 제 8 실시형태와 동일하게, 시각 e에 있어서, 기입 신호(φW1)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 발광 칩 그룹(#a)의 발광 칩(Ca1)에 있어서, 기입 사이리스터(M1)가 턴온한다. 이에 따라, 게이트 단자(Gl1)가 -1.5V가 되고, 발광 사이리스터(L1)는 임계 전압이 -3V가 되고, 턴온해서 점등(발광)한다.
그 후, 시각 o에 있어서, 소등 신호(φRa)가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 다이오드(Di)가 순바이어스가 되어서, 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자의 전위를 다이오드(Di)의 확산 전위로 설정한다. 이 때, 다이오드(Di)가 실리콘에 의한 것이면, 확산 전위는 0.6V이다. 따라서, φI단자의 전위는 -0.6V가 된다. 이 전위는 온 상태의 발광 사이리스터(L)의 유지 전위(-1.5V)보다 절대값에서 작으므로, 발광 사이리스터(L1)는 온 상태를 유지할 수 없어, 턴오프해서 소등한다.
또한, 시각 p에 있어서, 소등 신호(φRa)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 다이오드(Di)가 역바이어스가 된다. 이에 따라, 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자의 전위가 전원 전위(Vga)(「L」(-3.3V))로 된다.
이렇게, 소등 신호(φRa)는, 점등 신호(φIa)와 동일하게 동작한다. 소등 신호(φRb)도 동일하다.
본 실시형태에서는, 소등 신호(φRa 및 φRb)는, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φI단자의 전위를 제어할 수 있으면 되어, 큰 전류를 공급하지 않아도 된다. 따라서, 소등 신호 라인(240a 및 240b)에 저저항의 배선을 이용하지 않아도 된다.
(제 15의 실시형태)
제 15의 실시형태는, 제 14 실시형태와 발광 장치(65)의 회로 기판(62) 상의 배선 구성이 다르다. 도 41에 나타낸 제 14 실시형태에서는, 소등 신호 라인(240a 및 240b)과, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φI단자와의 사이에, 다이오드(Di)를 이용하고 있었다. 본 실시형태에서는, 트랜지스터(Tr)를 이용하고 있다.
도 43은 제 15 실시형태에 있어서의 발광 장치(65)의 회로 기판(62) 상의 배선 구성을 나타낸 도면이다. 또한, 발광 칩(C)의 구성은 제 8 실시형태와 동일하다(도 21의 (a), 도 23 참조). 도 43에서는, 발광 칩(Ca1~Ca5), 발광 칩(Cb1~Cb5)의 부분을 나타내고 있다.
이하에서는, 본 실시형태에 대해서, 제 14 실시형태와 다른 것을 중심으로 설명하고, 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
회로 기판(62)의 소등 신호 라인(240a 및 240b)의 각각은, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20)의 φI단자와 전류 제한 저항(RI) 사이에, 트랜지스터(Tr)를 통해 접속되어 있다. 예를 들면, 트랜지스터(Tr)는 pnp형이다. 그리고, 트랜지스터(Tr)의 베이스 단자가 소등 신호 라인(240a 또는 240b)에 접속되어 있다. 트랜지스터(Tr)의 컬렉터 단자가, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φI단자와 전류 제한 저항(RI)을 접속하는 부분에 접속되어 있다. 트랜지스터(Tr)의 이미터 단자는, 「H」(0V)인 기준 전위(Vsub)가 공급되어 있다.
도 44는, 제 15 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
본 실시형태의 타이밍 차트는, 도 42에 나타낸 제 14 실시형태에 있어서의 타이밍 차트에 있어서의 소등 신호(φRa 및 φRb)의 「H」(0V)와 「L」(-3.3V)을 반전시킨 것에 대응한다. 그 외는, 제 8 실시형태와 동일하다. 따라서, 소등 신호(φRa 및 φRb)에 관하여 설명한다.
발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자는, 전류 제한 저항(RI)을 통해, 전원 전위(Vga)(「L」(-3.3V))를 공급하는 전원선(200c)에 접속되어 있다. 도 44의 타이밍 차트의 시각 c에 있어서, 소등 신호(φRa)가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 트랜지스터(Tr)의 이미터 단자와 베이스 단자(φRa의 전위)가 「H」(0V)이므로, 트랜지스터(Tr)는 오프 상태가 된다. 따라서, 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자는 전원 전위(Vga)(「L」(-3.3V))가 된다.
그리고, 시각 e에 있어서, 기입 신호(φW1)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 발광 칩 그룹(#a)의 발광 칩(Ca1)의 기입 사이리스터(M1)가 턴온한다. 이에 따라, 발광 칩 그룹(#a)의 발광 칩(Ca1)의 게이트 단자(Gl1)가 -1.5V가 되고, 발광 칩 그룹(#a)의 발광 칩(Ca1)의 발광 사이리스터(L1)가, 임계 전압이 -3V가 되고, 턴온해서 점등(발광)한다.
그 후, 시각 o에 있어서, 소등 신호(φRa)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 트랜지스터(Tr)의 이미터 단자와 베이스 단자 사이가 순바이어스가 되어서, 트랜지스터(Tr)가 온 상태가 된다. 이에 따라, 트랜지스터(Tr)의 컬렉터 단자의 전위가, 이미터 단자의 전위, 즉 기준 전위(Vsub)(「H」(0V))가 된다. 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자의 전위가 「H」(0V)로 되고, 온 상태였던 발광 사이리스터(L1)는, 캐소드 단자의 전위가 애노드 단자의 전위와 동일하게 되어서, 턴오프해서 소등한다.
또한, 시각 p에 있어서, 소등 신호(φRa)가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 트랜지스터(Tr)가 오프 상태가 된다. 이에 따라, 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자의 전위가 전원 전위(Vga)(「L」(-3.3V))로 된다.
이렇게, 소등 신호(φRa)는, 점등 신호(φIa)와 동일하게 동작한다. 소등 신호(φRb)도 동일하다.
본 실시형태에서는, 소등 신호(φRa 및 φRb)는, 트랜지스터(Tr)의 베이스 단자에 송신되어, 트랜지스터(Tr)를 온 상태로부터 오프 상태에 할 수 있으면 되고, 큰 전류를 공급하지 않아도 된다. 따라서, 소등 신호 라인(240a 및 240b)에 저저항의 배선을 이용하지 않아도 된다.
(제 16 실시형태)
제 16 실시형태는, 제 15의 실시형태와 발광 장치(65)의 회로 기판(62) 상의 배선 구성 및 발광 칩(C)의 회로 구성이 다르다.
제 15 실시형태에 있어서의 발광 칩(C)은, 제 8 실시형태에 있어서의 발광 칩(C)(도 23 참조)과 동일했다. 본 실시형태에 있어서의 발광 칩(C)은, 제 8 실시형태에 있어서의 발광 칩(C)에 소등 사이리스터(RT)(후술하는 도 46 참조)를 설치하고 있다.
도 45는, 제 16 실시형태에 있어서의 발광 칩(C)의 구성, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62)의 배선 구성을 나타낸 도면이다. 도 45의 (a)는 발광 칩(C)의 구성을 나타내고, 도 45의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸다.
도 45의 (a)에 나타낸 바와 같이, 발광 칩(C)은 복수의 본딩 패드인 입력 단자(φE단자, φ1단자, Vga단자, φ2단자, φW단자, φR단자, φI단자)를 구비하고 있다. 이들 입력 단자는, 기판(80)의 일 단부로부터 φE단자, φ1단자, Vga단자의 순서로 설치되고, 기판(80)의 타 단부로부터 φI단자, φR단자, φW단자, φ2단자의 순서로 설치되어 있다. 그리고, 발광 소자열(102)은 Vga단자와 φ2단자 사이에 설치되어 있다.
도 45의 (b)에 나타낸 바와 같이, 발광 장치(65)의 신호 발생 회로(110)의 구성은, 제 14 실시형태와 동일하다(도 41 참조). 따라서, 회로 기판(62)에 설치된 배선 구성에 대해서는, 제 14 실시형태와 다른 것을 중심으로 설명하고, 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
회로 기판(62)에 설치된 소등 신호(φRa)를 송신하기 위한 소등 신호 라인(240a)은 발광 칩 그룹(#a)에 속하는 발광 칩(C)(발광 칩(Ca1~Ca20))의 φI단자에 접속되어 있다. 소등 신호(Rb)를 송신하기 위한 소등 신호 라인(240b)은 발광 칩 그룹(#b)에 속하는 발광 칩(C)(발광 칩(Cb1~Cb20))의 φI단자에 접속되어 있다.
여기에서는, 소등 사이리스터(RT)의 애노드 단자를 제 5 애노드 단자, 캐소드 단자를 제 5 캐소드 단자, 게이트 단자를 제 5 게이트 단자라고 부를 경우가 있다.
도 46은, 제 16 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 여기에서는, 발광 칩(Ca1)을 예로, 발광 칩(C)을 설명한다. 그래서, 도 46에 있어서, 발광 칩(C)을 발광 칩(Ca1(C))으로 표기한다. 다른 발광 칩(Ca2~Ca20) 및 발광 칩(Cb1~Cb20)의 구성은, 발광 칩(Ca1)과 동일하다. 도 46에서는, 도 45의 (b)에 나타낸 발광 칩(C)의 회로 구성과 입력 단자의 위치가 다르지만, 설명의 편의상, 도면 중 왼쪽에 기재하고 있다.
또한, 이하에서는, 본 실시형태에 있어서의 발광 칩(Ca1(C))의 회로 구성에 대해서, 도 23에 나타낸 제 8 실시형태에 있어서의 발광 칩(C)과 다른 것을 중심으로 설명하고, 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시형태에 있어서의 발광 칩(Ca1(C))에서는, 점등 신호선(75)은 Vga단자에 접속되어 있다. 도 46에서는, Vga단자가 2개 기재되어 있지만, 공통인 하나의 단자인 것으로 한다.
그리고, 발광 칩(Ca1(C))에는, 소등 사이리스터(RT)가 설치되어 있다. 소등 사이리스터(RT)의 애노드 단자는, 발광 칩(Ca1(C))의 기판(80)에 접속되어 있다. 소등 사이리스터(RT)의 캐소드 단자는, 소등 저항(Rr)을 통해, 소등 신호(φRa)(φR)가 공급되는 φR단자에 접속되어 있다. 소등 사이리스터(RT)의 게이트 단자는, 전원 전위(Vga)(「L」(-3.3V))가 공급되는 점등 신호선(75)에 접속되어 있다.
본 실시형태에서는, 발광 장치(65)는 제 15 실시형태에 있어서 도 44에서 나타낸 타이밍 차트를 따라 동작한다.
소등 신호(φRa)가 송신되는 소등 신호 단자의 일례로서의 φR단자는 소등 사이리스터(RT)의 게이트 단자에 접속되어 있다.
시각 c에 있어서, 소등 신호(φRa)가 「H」(0V)이면, 소등 사이리스터(RT)의 임계 전압은 -4.8V이다. 소등 사이리스터(RT)는, 캐소드 단자가 전원 전위(Vga)(「L」(-3.3V))가 공급되는 점등 신호선(75)에 접속되어 있지만, 턴온하지 않는다. 따라서, 점등 신호선(75)의 전위는 「L」(-3.3V)로 유지되어 있다.
시각 e에서 기입 신호(φW1)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 기입 사이리스터(M1)가 턴온하고, 발광 사이리스터(L1)가 턴온해서 점등(발광)한다. 그러면, 점등 신호선(75)은 발광 사이리스터(L1)의 애노드 단자의 전위인 -1.5V가 된다. 이에 따라, 소등 사이리스터(RT)의 임계 전압이 -3V가 된다.
시각 o에 있어서, 소등 신호(φRa)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 소등 사이리스터(RT)는, 임계 전압이 -3V이므로, 턴온한다. 그리고, 점등 신호선(75)에 접속되어 있는 게이트 단자의 전위가 「H」(0V)가 된다.
이에 따라, 온 상태로 점등(발광)하고 있었던 발광 사이리스터(L1)가 턴오프해서 소등한다.
시각 p에 있어서, 소등 신호(φRa)가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 온 상태에 있었던 소등 사이리스터(RT)의 애노드 단자와 캐소드 단자가 함께 「H」(0V)가 되어, 턴오프한다. 그러면, 점등 신호선(75)은 전원 전위(Vga)(「L」(-3.3V))로 된다. 또한, 소등 사이리스터(RT)의 게이트 단자에 의해 점등 신호선(75)의 전위를, 「H」(0V)로 끌어들이기 위해서, 소등 저항(Rr)의 저항값은, 전원 라인(200c 또는 200d)과 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φI단자 사이에 설치된 전류 제한 저항(RI)의 저항값보다 작게 설정되어 있다.
이렇게, 소등 신호(φRa)는 점등 신호(φIa)와 동일하게 동작한다. 소등 신호(φRb)도 동일하다.
본 실시형태에서는, 소등 신호(φRa 및 φRb)는, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φR단자에 접속된 소등 사이리스터(RT)를 턴온 가능하면 되어, 큰 전류를 공급하지 않아도 된다. 따라서, 소등 신호 라인(240a 및 240b)에 저저항의 배선을 이용하지 않아도 된다.
또한, 본 실시형태에서는, 회로 기판(62) 상에 제 14 실시형태에 있어서의 다이오드(Di) 또는 제 15 실시형태에 있어서의 트랜지스터(Tr)를 설치하지 않으므로, 회로 기판(62)의 구성이 간단해진다.
(제 17 실시형태)
제 17 실시형태는, 제 8 실시형태와 발광 장치(65)의 회로 기판(62) 상의 배선 구성 및 발광 칩(C)의 회로 구성이 다르다.
제 8 실시형태에 있어서의 발광 칩(C)에서는, 기판(80) 상에 설치된 1개의 자기 주사형 발광 소자 어레이(SLED)로 구성되어 있었다. 본 실시형태에 있어서의 발광 칩(C)은, 기판(80) 상에 설치된 2개의 자기 주사형 발광 소자 어레이(SLED)(SLED-l 및 SLED-r)로 구성되어 있다.
도 47은, 제 17 실시형태에 있어서의 발광 칩(C)의 구성, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62)의 배선 구성을 나타낸 도면이다. 도 47의 (a)는 발광 칩(C)의 구성을 나타내고, 도 47의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸다.
도 47의 (a)에 나타낸 바와 같이, 발광 칩(C)은 복수의 본딩 패드인 입력 단자(Vga단자, φ2단자, φWl단자, φE단자, φIl단자, φ1단자, φWr단자, φIr단자)를 구비하고 있다. 이들 입력 단자는, 기판(80)의 일 단부로부터 Vga단자, φ2단자, φWl단자, φE단자, φIl단자의 순서로 설치되고, 기판(80)의 타 단부로부터 φIr단자, φWr단자, φ1단자의 순서로 설치되어 있다. 그리고, 발광 소자열(102)은, φI1단자와 φ1단자 사이에 설치되어 있다.
본 실시형태에 있어서의 발광 장치(65)에서는, 제 8 실시형태와 동일하게, 발광부(63)는, 회로 기판(62) 상에, 20개의 발광 칩(Ca1~Ca20)(발광 칩 그룹(#a))과, 동일한 20개의 발광 칩(Cb1~Cb20)(발광 칩 그룹(#b))을, 주주사 방향으로 2열로 지그재그 형상으로 배치해서 구성되어 있다(도 20 참조).
도 47의 (b)에 나타낸 바와 같이, 발광 장치(65)의 신호 발생 회로(110)의 구성은, 제 8 실시형태와 동일하다(도 21의 (b) 참조). 따라서, 회로 기판(62)에 설치된 배선 구성에 대해서는, 제 8 실시형태와 다른 것을 중심으로 설명하고, 동일한 것에 대해서는 동일한 부호를 부여하고 상세한 설명을 생략한다.
발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φIl단자 및 φIr단자는, 점등 신호 발생부(140a)로부터 공통으로 점등 신호(φIa)가 송신된다. 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 제어 단자의 일례로서의 φE단자는, 허가 신호 발생부(130a)로부터 공통으로 허가 신호(φEa)가 송신된다.
발광 칩 그룹(#b)의 발광 칩(C)(발광 칩(Cb1~Cb20))의 φIl단자 및 φIr단자는, 점등 신호 발생부(140b)로부터 공통으로 점등 신호(φIb)가 송신된다. 발광 칩 그룹(#b)의 발광 칩(C)(발광 칩(Cb1~Cb20))의 제어 단자의 일례로서의 φE단자는, 허가 신호 발생부(130b)로부터 공통으로 허가 신호(φEb)가 송신된다.
그리고, 발광 칩 세트(#1)를 구성하는 발광 칩(Ca1 및 Cb1)의 제어 단자의 일례로서의 φWl단자에는, 기입 신호(φWl1)가 공통으로 송신되고, 제어 단자의 일례로서의 φWr단자에는, 기입 신호(φWr1)가 공통으로 송신된다. 발광 칩 세트(#2)를 구성하는 발광 칩(Ca2 및 Cb2)의 φWl단자에는, 기입 신호(φWl2)가 공통으로 송신되고, φWr단자에는, 기입 신호(φWr2)가 공통으로 송신된다. 다른 발광 칩 세트(#3~#20)에 대해서도 동일하다.
또한, 기입 신호(φWl1, φWl2, φWl3, …)를 각각 구별하지 않을 때는, 기입 신호(φWl)라고 부르고, 기입 신호(φWr1, φWr2, φWr3, …)를 각각 구별하지 않을 때는, 기입 신호(φWr)라고 부른다.
즉, 제 8 실시형태에 있어서와 동일하게, 발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))에는, 제 1 전송 신호(φ1a), 제 2 전송 신호(φ2a), 허가 신호(φEa), 점등 신호(φIa)가 공통으로 송신된다. 마찬가지로, 발광 칩 그룹(#b)의 발광 칩(C)(발광 칩(Cb1~Cb20))에는, 제 1 전송 신호(φ1b), 제 2 전송 신호(φ2b), 허가 신호(φEb), 점등 신호(φIb)가 공통으로 송신된다.
한편, 발광 칩 그룹(#a)의 한 개의 발광 칩(C)과 발광 칩 그룹(#b)의 한 개의 발광 칩(C)으로 구성되는 발광 칩 세트에는, 세트마다 기입 신호(φWl 및 φWr)가 공통으로 송신된다.
도 48은, 제 17 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 또한, 도 47의 (b)에 나타낸 발광 칩(C)의 구성은, 입력 단자의 위치가 다르지만, 설명의 편의상, 도 48에서는 도면 중 왼쪽으로 기재하고 있다.
또한, 본 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED)는, 제 1 실시형태에 있어서, 도 6에 나타낸 것이다.
도 48에 나타낸 바와 같이, 발광 칩(C)은, 도면 중 좌측으로부터, 전송 사이리스터(Tl1, Tl2, Tl3, …) 및 발광 사이리스터(Ll1, Ll2, Ll3, …)가 번호순으로 설치되어 있다. 다른 소자에 관해서도, 상세한 설명을 생략하지만 도 6에 나타낸 바와 동일하게 설치되어 있다. 이들에 소자에 의해, SLED-l이 구성되어 있다. 마찬가지로, 도면 중 우측으로부터, 전송 사이리스터(Tr1, Tr2, Tr3, …) 및 발광 사이리스터(Lr1, Lr2, Lr3, …)가 번호순으로 설치되어 있다. 다른 소자에 관해서도, 상세한 설명을 생략하지만 도 6에 나타낸 바와 동일하게 설치되어 있다. 이들에 소자에 의해, SLED-r이 구성되어 있다.
이하에서는, 전송 사이리스터(Tl1, Tl2, Tl3, …) 및 전송 사이리스터(Tr1, Tr2, Tr3, …)를 각각 구별하지 않을 때는, 전송 사이리스터(T)라고 부른다. 마찬가지로, 발광 사이리스터(Ll1, Ll2, Ll3, …) 및 발광 사이리스터(Lr1, Lr2, Lr3, …)를 각각 구별하지 않을 때는, 발광 사이리스터(L)라고 부른다.
또한, 발광 사이리스터(L)의 개수는, SLED-l 및 SLED-r의 각각에 있어서 128개 등, 미리 정해진 개수로 해도 된다.
그리고, SLED-l에 있어서의 홀수 번호의 전송 사이리스터(T)의 캐소드 단자는, 제 1 전송 신호선(72l)에 접속되고, 전류 제한 저항(Rl1)을 통해, 도면 중 우단에 나타난 φ1단자에 접속되어 있다. SLED-l에 있어서의 짝수 번호의 전송 사이리스터(T)의 캐소드 단자는, 제 2 전송 신호선(73l)에 접속되고, 전류 제한 저항(Rl2)을 통해, 도면 중 좌단에 나타난 φ2단자에 접속되어 있다.
SLED-l의 스타트 다이오드(Dxl0)는, 애노드 단자가 제 2 전송 신호선(73l)에 접속되고, 캐소드 단자가 전송 사이리스터(Tl1)의 게이트 단자(부호 없음)에 접속되어 있다.
한편, SLED-r에 있어서의 홀수 번호의 전송 사이리스터(T)의 캐소드 단자는, 제 1 전송 신호선(72r)에 접속되고, 전류 제한 저항(Rr1)을 통해, 도면 중 우단에 나타난 φ1단자에 접속되어 있다. SLED-r에 있어서의 짝수 번호의 전송 사이리스터(T)의 캐소드 단자는, 제 2 전송 신호선(73r)에 접속되고, 전류 제한 저항(Rr2)을 통해, 도면 중 좌단에 나타난 φ2단자에 접속되어 있다.
SLED-r의 스타트 다이오드(Dxr0)는, 애노드 단자가 제 2 전송 신호선(73r)에 접속되고, 캐소드 단자가 전송 사이리스터(Tr1)의 게이트 단자(부호 없음)에 접속되어 있다.
φ1단자에는 제 1 전송 신호(φ1)가 송신되고, φ2단자에는 제 2 전송 신호(φ2)가 송신된다. 즉, 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)는, SLED-l과 SLED-r에 공통으로 송신된다.
SLED-l의 쇼트키형 기입 다이오드(SDwl1, SDwl2, SDwl3, …)의 캐소드 단자는, 기입 신호선(74l)에 접속되어 있다. 기입 신호선(74l)은, 도면 중 좌단에 나타낸 φWl단자에 접속되어 있다.
SLED-r의 쇼트키형 기입 다이오드(SDwr1, SDwr2, SDwr3, …)의 캐소드 단자는, 기입 신호선(74r)에 접속되어 있다. 기입 신호선(74l)은, 도면 중 우단에 나타낸 φWr단자에 접속되어 있다.
SLED-l의 쇼트키형 허가 다이오드(SDel1, SDel2, SDel3, …) 및 쇼트키형 허가 다이오드(SDer1, SDer2, SDer3, …)의 캐소드 단자는 허가 신호선(76)에 접속되어 있다. 허가 신호선(76)은, 도면 중 좌단에 나타낸 φE단자에 접속되어 있다.
φWl단자에는 기입 신호(φWl)가, φWr단자에는 기입 신호(φWr)가 송신된다. 즉, 기입 신호(φWl과 φWr)가, SLED-l과 SLED-r에 개별적으로 송신된다. 이에 대하여, 허가 신호(φE)는, SLED-l과 SLED-r에 공통으로 송신된다.
또한, φWl단자와 φWr단자를 각각 구별하지 않을 때는 φW단자라고 부른다.
SLED-l의 발광 사이리스터(Ll1, Ll2, Ll3, …)의 캐소드 단자는, 점등 신호선(75l)에 접속되어 있다. 점등 신호선(75l)은, 도면 중 좌단에 나타낸 φIl단자에 접속되어 있다.
SLED-r의 발광 사이리스터(Lr1, Lr2, Lr3, …)의 캐소드 단자는, 점등 신호선(75r)에 접속되어 있다. 점등 신호선(75r)은, 도면 중 우단에 나타낸 φIr단자에 접속되어 있다.
발광 칩 그룹(#a)의 발광 칩(C)(발광 칩(Ca1~Ca20))의 φIl단자와 φIr에는 점등 신호(φIa)가 송신되고, 발광 칩 그룹(#b)의 발광 칩(C)(발광 칩(Cb1~Cb20))의 φIl단자와 φIr에는 점등 신호(φIb)가 송신된다.
도 49는, 제 17 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다. 도 49에서는, 발광 칩 세트(#1)(발광 칩(Ca1 및 Cb1))의 동작을 설명하는 타이밍 차트를 나타내고 있다.
그리고, 발광 칩(Ca1)의 SLED-l에서는, 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 하고, 발광 칩(Ca1)의 SLED-r에서는, 발광 사이리스터(L2, L3, L4)를 점등시키는 것으로 했다. 또한, 발광 칩(Cb1)의 SLED-l에서는, 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 하고, 발광 칩(Cb1)의 SLED-r에서는, 발광 사이리스터(L1, L3, L4)를 점등시키는 것으로 했다.
제 17 실시형태에서는, 발광 칩(C)의 SLED로서, 제 1 실시형태의 발광 칩(C)의 SLED를 이용했다. 따라서, 제 1 실시형태에 있어서의 선택 신호(φV)에서 설명한 바와 같이(도 8 참조), 본 실시형태에 있어서의 허가 신호(φEa 및 φEb)와 기입 신호(φWl1 및 φWr1)는, 「H」(0V)와 「L」(-3.3V)을 반대로 하고 있다. 그 외는, 제 8 실시형태와 동일하다(도 25 참조). 따라서, 본 실시형태의 발광 칩(C)의 동작을, 제 1 실시형태 및 제 8 실시형태에 있어서의 설명으로부터 알 수 있다. 따라서, 상세한 설명을 생략한다.
(제 18 실시형태)
제 18 실시형태는, 제 17 실시형태와 발광 장치(65)의 회로 기판(62) 상의 배선 구성 및 발광 칩(C)의 회로 구성이 다르다.
본 실시형태에 있어서의 발광 칩(C)도, 기판(80) 상에 설치된 2개의 자기 주사형 발광 소자 어레이(SLED)로 구성되어 있다.
도 50은, 제 18 실시형태에 있어서의 발광 칩(C)의 구성, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62)의 배선 구성을 나타낸 도면이다. 도 50의 (a)는 발광 칩(C)의 구성을 나타내고, 도 50의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62) 상의 배선 구성을 나타낸다.
도 50의 (a)에 나타낸 바와 같이, 발광 칩(C)은 복수의 본딩 패드인 입력 단자(Vga단자, φ2단자, φEl단자, φW단자, φIl단자, φ1단자, φEr단자, φIr단자)를 구비하고 있다. 이들 입력 단자는, 기판(80)의 일 단부로부터 Vga단자, φ2단자, φEl단자, φW단자, φIl단자의 순서로 설치되고, 기판(80)의 타 단부로부터 φIr단자, φEr단자, φ1단자의 순서로 설치되어 있다. 그리고, 발광 소자열(102)은, φI1단자와 φ1단자 사이에 설치되어 있다.
즉, 제 17 실시형태에서는, φWl, φWr, φE가 설치되어 있었지만, 본 실시형태에서는, 제어 단자의 일례로서의 φEl, φEr, φW가 설치되어 있다.
본 실시형태에 있어서의 발광 장치(65)에서는, 제 8 실시형태와 동일하게, 발광부(63)는, 회로 기판(62) 상에, 20개의 발광 칩(Ca1~Ca20)과, 동일하게 20개의 발광 칩(Cb1~Cb20)을, 주주사 방향으로 2열로 지그재그 형상으로 배치해서 구성되어 있다(도 20 참조).
도 50의 (b)에 나타낸 바와 같이, 발광 장치(65)의 신호 발생 회로(110)의 구성은, 제 8 및 제 17 실시형태와 다르고, 전송 신호 발생부(120)는, 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)를, 모든 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φ1단자 및 φ2단자에 각각 송신한다.
허가 신호 발생부(130a)는, 허가 신호(φEl)를 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φEl단자에 공통으로 송신하고, 허가 신호 발생부(130b)는, 허가 신호(φEr)를 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φEr단자에 공통으로 송신한다. 허가 신호(φEl)와 허가 신호(φEr)를 각각 구별하지 않을 때는 허가 신호(φE)라고 부른다.
점등 신호 발생부(140a)는, 점등 신호(φIl)를, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φIl단자에 송신하고, 점등 신호(φIr)를, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 φIr단자에 송신한다.
그리고, 기입 신호(φWa1)가 발광 칩(Ca1)의 φW단자에 송신된다. 마찬가지로, 기입 신호(φWb1)가 발광 칩(Cb1)의 φW단자에 송신된다. 다른 발광 칩(Ca2~Ca20, Cb2~Cb20)에 대해서도 동일하며, 각각의 φW단자에 기입 신호(φWa2~φWa20, φWb2~φWb20)가 송신된다.
도 51은, 제 18 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED) 칩인 발광 칩(C) 회로 구성을 설명하기 위한 등가 회로도이다. 또한, 도 50의 (a)에 나타낸 발광 칩(C)의 구성은, 입력 단자의 위치가 다르지만, 설명의 편의를 위해서이다.
또한, 본 실시형태에 있어서의 발광 칩(C)은, 제 17 실시형태의 발광 칩(C)과 일부의 배선의 구성이 다르다.
즉, SLED-l의 쇼트키형 기입 다이오드(SDwl1, SDwl2, SDwl3, …) 및 SLED-r의 쇼트키형 기입 다이오드(SDwr1, SDwr2, SDwr3, …)의 캐소드 단자는, 기입 신호선(74)에 접속되어 있다. 기입 신호선(74)은, 도면 중 좌단에 나타낸 제어 단자의 일례로서의 φW단자에 접속되어 있다.
SLED-l의 쇼트키형 허가 다이오드(SDel1, SDel2, SDel3, …)의 캐소드 단자는 허가 신호선(76l)에 접속되어 있다. 허가 신호선(76l)은, 도면 중 좌단에 나타낸 제어 단자의 일례로서의 φEl단자에 접속되어 있다.
SLED-r의 쇼트키형 허가 다이오드(SDer1, SDer2, SDer3, …)의 캐소드 단자는 허가 신호선(76r)에 접속되어 있다. 허가 신호선(76r)은, 도면 중 좌단에 나타낸 제어 단자의 일례로서의 φEr단자에 접속되어 있다.
그 외는, 제 17 실시형태와 동일하다.
즉, 본 실시형태에서는, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 각각의 SLED-l을 SLED 그룹(#l)으로 하고, 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 각각의 SLED-r을 SLED 그룹(#r)으로 하고 있다.
그리고, 각 발광 칩(C)(발광 칩(Ca1~Ca20, Cb1~Cb20))의 SLED-l과 SLED-r을 세트로 하고 있다.
도 52는, 제 18 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다. 도 52에서는, 발광 칩 세트(#l)에 속하는 발광 칩(Ca1)의 SLED-l(Ca1(SLED-l)) 및 발광 칩(Cb1)의 SLED-l(Cb1(SLED-l))과, 발광 칩 세트(#r)에 속하는 발광 칩(Ca1)의 SLED-r(Ca1(SLED-r)) 및 발광 칩(Cb1)의 SLED-r(Cb1(SLED-r))의 동작을 설명하는 타이밍 차트를 나타내고 있다.
그리고, 발광 칩(Ca1)의 SLED-l에서는, 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 하고, 발광 칩(Cb1)의 SLED-l에서는, 발광 사이리스터(L2, L3, L4)를 점등시키는 것으로 했다. 또한, 발광 칩(Ca1)의 SLED-r에서는, 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 하고, 발광 칩(Cb1)의 SLED-r에서는, 발광 사이리스터(L1, L3, L4)를 점등시키는 것으로 했다.
제 18 실시형태에 있어서의 발광 장치(65)는, 제 8 실시형태에 있어서의 발광 칩 그룹(#a)을 발광 칩 그룹(#l)으로, 발광 칩 그룹(#b)을 발광 칩 그룹(#r)으로 치환하는 동시에, 발광 칩 세트를 SLED-l과 SLED-r의 세트로 치환한 것에 대응한다.
따라서, 도 52에 나타낸 본 실시형태에 있어서의 발광 칩(C)의 동작을, 제 1 실시형태 및 제 8 실시형태에 대한 설명으로부터 알 수 있다. 따라서, 상세한 설명을 생략한다.
(제 19 실시형태)
제 19 실시형태는, 제 18 실시형태와 발광 칩(C)의 회로 구성이 다르다.
도 53은, 제 19 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다.
제 18 실시형태에서는, 도 52에 나타낸 바와 같이, 허가 신호(φEl와 φEr)는, 동시에 「H」(0V)가 될 경우가 없다. 따라서, 본 실시형태에서는, 허가 신호선(76l)과 허가 신호선(76r)을, 반전 사이리스터(IT)를 통해 접속하고, 한쪽이 「H」(0V)일 때, 다른 쪽을 「L」(-3.3V)로 하고 있다. 이에 따라, 허가 신호(φEl 또는 φEr)의 한쪽을 생략하고 있다. 이에 따라, φEl단자 또는 φEr단자의 한쪽도 생략하고 있다.
이하에서는, 도 53에 있어서, 도 51에 나타낸 제 18 실시형태와 다른 것에 관하여 설명하고, 동일한 것에는 동일한 부호를 부여하고 상세한 설명을 생략한다.
여기에서는, 반전 사이리스터(IT)의 애노드 단자를 제 6 애노드 단자, 캐소드 단자를 제 6 캐소드 단자, 게이트 단자를 제 6 게이트 단자라고 부를 경우가 있다.
제어 신호선의 일례로서의 허가 신호선(76l)의 일단은, 도면 중 좌단에 나타낸 φE단자에 접속되어 있다. 허가 신호선(76l)의 타단은, 반전 사이리스터(IT)의 캐소드 단자에 저항(RK)을 통해 접속되어 있다.
반전 사이리스터(IT)의 애노드 단자는, 기판(80)에 접속되어 있다.
반전 사이리스터(IT)의 게이트 단자는, 전류 제한 저항(RG)을 통해 전원선(71)에 접속되어, 전원 전위(Vga)(「L」(-3.3V))가 공급되어 있다. 그리고, 반전 사이리스터(IT)의 게이트 단자는, 제어 신호선의 일례로서의 허가 신호선(76r)의 일단에 접속되어 있다. 허가 신호선(76l)의 타단에는 입력 단자가 설치되어 있지 않다.
허가 신호(φE)가 「H」(0V)이면, 허가 신호선(76l)이 「H」(0V)가 된다. 반전 사이리스터(IT)의 캐소드 단자의 전위는 애노드 단자의 전위의 「H」(0V)이므로, 반전 사이리스터(IT)는 오프 상태에 있다. 그러면, 허가 신호선(76r)은, 전류 제한 저항(RG)을 통해 전원선(71)에 접속되어 있으므로, 전원 전위(Vga)(「L」(-3.3V))가 된다. 그리고, SLED-r의 어느 하나의 발광 사이리스터(Lr)가 온 상태가 되면, 순바이어스의 쇼트키형 허가 다이오드(SDer)를 통해, 허가 신호선(76r) 및 허가 신호선(76r)에 접속된 반전 사이리스터(IT)의 게이트 단자의 전위가 -0.5V로 이행한다. 이에 따라, 반전 사이리스터(IT)의 임계 전압이 -2V가 된다.
이 후, 허가 신호(φE)가 「L」(-3.3V)로 되고, 허가 신호선(76l)의 전위가 「L」(-3.3V)이 되면, 반전 사이리스터(IT)가 턴온해서 온 상태가 된다. 그러면, 반전 사이리스터(IT)의 게이트 단자의 전위가 「H」(0V)가 되고, 허가 신호선(76r)의 전위가 「H」(0V)가 된다.
즉, 반전 사이리스터(IT)는, 인버터로서 동작하고, 허가 신호(φE)의 전위에 따라, 허가 신호선(76l과 76r)을 번갈아 「H」(0V)와 「L」(-3.3V)의 전위로 설정한다.
이에 따라, 도 52에 나타낸 허가 신호(φEl)를 허가 신호(φE)로 하고, 허가 신호(φEr)를 생략할 수 있다.
제 1 내지 제 19 실시형태에 있어서, 전송 사이리스터(T)는, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)의 2상(相)으로 구동했지만, 전송 사이리스터(T)를 3개마다 3상의 전송 신호를 송신해서 구동해도 된다. 마찬가지로 해서, 4상 이상의 전송 신호를 송신해도 구동해도 된다.
또한, 제 1 내지 제 19 실시형태에 있어서, 제 1 전기적 수단으로서 결합 다이오드(Dx)를 이용했지만, 제 1 전기적 수단은, 한쪽의 단자의 전위의 변화가 다른 쪽의 단자의 전위의 변화를 일으키는 것이면 되고, 저항 등을 이용해도 된다.
제 1 실시형태에 있어서, 제 2 전기적 수단으로서, 접속 저항(Ra)을 사용하고, 제 8 실시형태에 있어서, 쇼트키형 접속 다이오드(SDy)를 사용했다. 제 2 전기적 수단은 저항, 다이오드, 쇼트키형 다이오드여도 된다.
제 1 실시형태에 있어서, 제 3 전기적 수단으로서, 쇼트키형 기입 다이오드(SDw), 쇼트키형 허가 다이오드(SDe)를 이용하고, 제 4 실시형태에 있어서, 기입 저항(Rw), 허가 저항(Re)을 이용했다. 제 3 전기적 수단은 다이오드, 쇼트키형 다이오드, 저항이어도 된다.
또한, 제 8 내지 제 11 실시형태에 있어서, 제 4 전기적 수단으로서 접속 다이오드(Dy)를, 제 8 내지 제 11 실시형태에 있어서, 제 5 전기적 수단으로서 접속 다이오드(Dz)를 이용했다. 제 4 전기적 수단 및 제 5 전기적 수단은, 전위 강하를 생기게 해서 전위를 시프트시키는 것이면 되고, 저항 등이어도 된다.
제 8 실시형태에 있어서, 제 6 전기적 수단으로서, 기입 저항(RW) 및 허가 저항(RE)을 이용했지만, 다이오드여도 된다.
또한, 발광 소자열(102)의 발광 점(발광 사이리스터(L))의 수를 128로 해서 설명했지만, 이 개수는 임의로 설정할 수 있다.
제 1 내지 제 13 실시형태에 있어서, 발광 칩(C)에는, 자기 주사형 발광 소자 어레이(SLED)가 1개 또는 2개 탑재되어 있는 것으로 했지만, 3개 이상이어도 된다.
그리고, 제 8 내지 제 12 실시형태에 있어서, 발광 칩 그룹을 구성하는 발광 칩(C)의 수 및 발광 칩 세트를 구성하는 발광 칩(C)의 수를 동일한 것으로 했지만, 달라도 된다. 또한, 발광 칩 세트를 구성하는 발광 칩(C)은, 각각이 다른 발광 칩 그룹에 속해 있는 것으로 했지만, 동일한 발광 칩 그룹에 속하는 발광 칩(C)을 포함하고 있어도 된다. 이 경우, 동일한 발광 칩 그룹에 속하는 발광 칩(C)은 동시에 점등 제어된다.
또한, 제 1 내지 제 19 실시형태에서는, 사이리스터(전송 사이리스터(T), 기입 사이리스터(M), 발광 사이리스터(L))의 애노드 단자를 기판(80)에 있어서 공통으로 한 애노드 코먼으로서 설명했다. 캐소드 단자를 기판(80)으로 한 캐소드 코먼에 있어서도, 회로의 극성을 변경함으로써 사용할 수 있다.
1…화상 형성 장치 10…화상 형성 프로세스부
11…화상 형성 유닛 12…감광체 드럼
14…프린트 헤드 30…화상 출력 제어부
40…화상 처리부 62…회로 기판
63…발광부 64…로드 렌즈 어레이
65…발광 장치 110…신호 발생 회로
120…전송 신호 발생부 130…허가 신호 발생부
140…점등 신호 발생부 150…기입 신호 발생부
160…선택 신호 발생부 φ1(φ1a, φ1b)…제 1 전송 신호
φ2(φ2a, φ2b)…제 2 전송 신호
φE(φEa, φEb, φEl, φEr, φE21, φE22, φE23)…허가 신호
φW(φW1~φW20)…기입 신호 φR(φRa, φRb)…소등 신호
φI(φIa, φIb)…점등 신호 φV(φVa~φVj)…선택 신호
C1~C40, Ca1~Ca20, Cb1~Cb20…발광 칩
L…발광 사이리스터 T…전송 사이리스터
M…기입 사이리스터 M0…기입 허가 사이리스터
Dx…결합 다이오드 Dy…접속 다이오드
Dz…접속 다이오드 SDw, SDW…쇼트키형 기입 다이오드
SDe, SDE…쇼트키형 허가 다이오드 SDy…쇼트키형 접속 다이오드
SDz…쇼트키형 접속 다이오드 Vga…전원 전위
Vsub…기준 전위
11…화상 형성 유닛 12…감광체 드럼
14…프린트 헤드 30…화상 출력 제어부
40…화상 처리부 62…회로 기판
63…발광부 64…로드 렌즈 어레이
65…발광 장치 110…신호 발생 회로
120…전송 신호 발생부 130…허가 신호 발생부
140…점등 신호 발생부 150…기입 신호 발생부
160…선택 신호 발생부 φ1(φ1a, φ1b)…제 1 전송 신호
φ2(φ2a, φ2b)…제 2 전송 신호
φE(φEa, φEb, φEl, φEr, φE21, φE22, φE23)…허가 신호
φW(φW1~φW20)…기입 신호 φR(φRa, φRb)…소등 신호
φI(φIa, φIb)…점등 신호 φV(φVa~φVj)…선택 신호
C1~C40, Ca1~Ca20, Cb1~Cb20…발광 칩
L…발광 사이리스터 T…전송 사이리스터
M…기입 사이리스터 M0…기입 허가 사이리스터
Dx…결합 다이오드 Dy…접속 다이오드
Dz…접속 다이오드 SDw, SDW…쇼트키형 기입 다이오드
SDe, SDE…쇼트키형 허가 다이오드 SDy…쇼트키형 접속 다이오드
SDz…쇼트키형 접속 다이오드 Vga…전원 전위
Vsub…기준 전위
Claims (23)
- 각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩과,
P개(P는 3 이상의 정수이며, P>Q)의 선택 신호를 송신함으로써, 당해 P개의 선택 신호로부터 2 이상 또한 Q 이하의 개수의 조합에 의해, 상기 복수의 발광 칩을 구성하는 각각의 발광 칩에 대응하는 상기 지정 신호가 구성되어, 각각의 발광 칩을 상기 제어 대상으로서 지정하는 선택 신호 발생부를 구비하는 발광 장치. - 제 1 항에 있어서,
상기 복수의 발광 칩은 PCQ개 이하이고, 당해 복수의 발광 칩을 구성하는 각각의 발광 칩의 지정 신호의 개수가 Q이며, 각각의 발광 칩을 지정하는 상기 P개의 선택 신호로부터 Q개를 취출한 조합이 서로 중복되지 않는 것을 특징으로 하는 발광 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 선택 신호 발생부는, 상기 선택 신호를, 상기 복수의 발광 칩을 상기 제어 대상으로서 지정하는 조합마다 시계열로 송신하는 것을 특징으로 하는 발광 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 복수의 발광 칩의 상기 복수의 발광 소자의 각각의 발광 소자를 순서대로 상기 제어 대상으로서 설정하는 전송 신호를 송신하는 전송 신호 발생부를 더 구비하는 것을 특징으로 하는 발광 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 복수의 발광 칩의 상기 복수의 발광 소자에 점등을 위한 전력을 공급하는 점등 신호를 송신하는 점등 신호 발생부를 더 구비하는 것을 특징으로 하는 발광 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 복수의 발광 칩의 상기 복수의 발광 소자에 점등을 위한 전력이 전원선으로부터 공급되는 동시에, 점등한 발광 소자를 소등시키기 위해서, 당해 전원선에 의해 당해 발광 소자에 가해진 전위를 당해 발광 소자가 소등하는 전위로 변화시키는 소등 신호를 공급하는 소등 신호 발생부를 더 구비하는 것을 특징으로 하는 발광 장치. - 각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩을 구비하는 발광 장치의 구동 방법으로서,
상기 복수의 발광 칩의 상기 복수의 발광 소자의 각각의 발광 소자를 순서대로 점등 또는 비점등의 제어 대상으로서 설정하는 스텝과,
P개(P는 3 이상의 정수이며, P>Q)의 선택 신호의 2 이상 또한 Q 이하의 개수의 조합에 의해 상기 지정 신호를 구성하고, 상기 복수의 발광 칩으로부터 상기 제어 대상의 발광 칩을 지정하는 스텝을 포함하는 것을 특징으로 하는 발광 장치의 구동 방법. - 각각이 복수의 발광 소자를 가지는 복수의 발광 칩과,
상기 복수의 발광 칩을, M 그룹(M은 2 이상의 정수)으로 나누고, 각각의 그룹에 속하는 발광 칩에 대하여, 제어 대상으로 설정된 발광 소자를 점등의 대상으로서 선택하는 허가 신호를 공통으로 송신하는 허가 신호 공급 수단과,
상기 M 그룹의 각각에 속하는 발광 칩을 N 세트(N은 2 이상의 정수)로 나누고, 각각의 세트에 속하는 발광 칩에 대하여, 상기 제어 대상으로 설정된 발광 소자를 점등의 대상으로서 선택하는 기입 신호를 공통으로 송신하는 기입 신호 공급 수단과,
상기 M 그룹의 각각의 그룹에 속하는 발광 칩에 대하여, 상기 허가 신호에 의해 선택되고, 또한 상기 기입 신호에 의해 선택되는 발광 소자에 점등을 위한 전력을 공급하는 점등 신호를 공통으로 송신하는 점등 신호 공급 수단을 구비한 발광 장치. - 제 8 항에 있어서,
상기 기입 신호 공급 수단은, 상기 N 세트의 각각의 세트에 속하는 발광 칩에 대하여, 상기 M 그룹의 그룹마다 시계열로, 상기 제어 대상으로 지정된 발광 소자를 점등의 대상으로서 선택하는 기입 신호를 송신하는 것을 특징으로 하는 발광 장치. - 제 8 항 또는 제 9 항에 있어서,
상기 점등 신호 공급 수단 및 상기 허가 신호 공급 수단은, 상기 M 그룹의 각각의 그룹에 대하여, 그룹마다 상기 점등 신호 및 상기 허가 신호의 송신 시각을 시프트해서 송신하는 것을 특징으로 하는 발광 장치. - 제 10 항에 있어서,
상기 점등 신호 공급 수단 및 상기 허가 신호 공급 수단은, 상기 M 그룹의 각각의 그룹에 대하여, 그룹마다 위상을 360°/M 시프트해서, 상기 점등 신호 및 상기 허가 신호를 송신하는 것을 특징으로 하는 발광 장치. - 복수의 발광 소자와,
각각이, 상기 복수의 발광 소자의 각각의 발광 소자에 대응해서 설치되며, 각각의 발광 소자를 순서대로 점등 또는 비점등의 제어 대상으로서 순서대로 설정하는, 복수의 전송 소자와,
각각이, 지정 신호를 수신함으로써, 상기 복수의 발광 소자의 각각의 발광 소자의 점등 또는 비점등의 제어가 되는, N(N은 2 이상의 정수)개의 제어 단자를 포함하는 발광 칩. - 제 12 항에 있어서,
상기 발광 칩은,
각각이, 상기 복수의 발광 소자의 각각의 발광 소자와, 상기 복수의 전송 소자이며, 당해 발광 소자에 대응해서 설치된 전송 소자 사이에, 상기 N개의 제어 단자에 각각 송신된 N개의 신호와, 당해 전송 소자로부터의 신호를 입력으로 해서 당해 발광 소자에 신호를 출력하는, 복수의 AND 회로를 더 포함하는 것을 특징으로 하는 발광 칩. - 제 13 항에 있어서,
상기 발광 칩의 상기 복수의 전송 소자가, 각각이 제 1 게이트 단자, 제 1 애노드 단자, 제 1 캐소드 단자를 가지는 복수의 전송 사이리스터이고, 상기 복수의 발광 소자가, 각각이 제 2 게이트 단자, 제 2 애노드 단자, 제 2 캐소드 단자를 가지는 복수의 발광 사이리스터이며,
상기 복수의 전송 사이리스터의 각각의 전송 사이리스터의 상기 제 1 게이트 단자를 각각 상호 접속하는, 복수의 제 1 전기적 수단을 더 포함하는 것을 특징으로 하는 발광 칩. - 제 14 항에 있어서,
상기 발광 칩의 상기 복수의 AND 회로의 각각의 AND 회로가,
일단이 상기 전송 사이리스터의 상기 제 1 게이트 단자와 접속되며, 타단이 상기 발광 사이리스터의 상기 제 2 게이트 단자에 접속된 제 2 전기적 수단과,
각각이, 상기 N개의 제어 단자의 각각과 상기 발광 사이리스터의 상기 제 2 게이트 단자 사이에 설치된 N개의 제 3 전기적 수단을 구비하는 것을 특징으로 하는 발광 칩. - 제 14 항에 있어서,
상기 발광 칩은,
각각이, 상기 복수의 전송 사이리스터의 각각의 전송 사이리스터에 대응해서 설치되고, 일단이 상기 제 1 게이트 단자와 접속되며, 타단이 상기 발광 사이리스터의 상기 제 2 게이트 단자에 접속된, 복수의 제 2 전기적 수단과,
각각이, 상기 복수의 발광 사이리스터의 각각의 발광 사이리스터에 대응해서 설치되고, 일단이 상기 제 2 게이트 단자에 접속된 복수의 제 3 전기적 수단과,
상기 복수의 제 3 전기적 수단의 각각의 타단이 접속된 기입 신호선과, 상기 N개의 제어 단자 사이에 각각 설치된 N개의 쇼트키 접합 다이오드를 더 구비하고,
상기 복수의 AND 회로의 각각의 AND 회로가,
상기 복수의 제 2 전기적 수단의 1개와, 상기 복수의 제 3 전기적 수단의 1개와, 상기 N개의 쇼트키 접합 다이오드로 구성되는 것을 특징으로 하는 발광 칩. - 제 14 항에 있어서,
상기 발광 칩은,
각각이, 상기 복수의 전송 사이리스터의 각각의 상기 제 1 게이트 단자와 일단이 접속되는 복수의 제 4 전기적 수단과,
각각이, 제 3 게이트 단자, 제 3 애노드 단자, 제 3 캐소드 단자를 갖고, 당해 제 3 게이트 단자와 상기 복수의 제 4 전기적 수단의 각각의 타단이 접속되는 복수의 기입 사이리스터와,
각각이, 상기 복수의 기입 사이리스터의 각각의 상기 제 3 게이트 단자와, 상기 복수의 발광 사이리스터의 각각의 상기 제 2 게이트 단자가 접속된, 복수의 제 5 전기적 수단과,
상기 복수의 기입 사이리스터의 각각의 상기 제 3 애노드 단자 또는 상기 제 3 캐소드 단자의 어느 한쪽을 접속하는 기입 신호선의 일단과, 상기 N개의 제어 단자의 각각과의 사이에 설치된 N개의 제 6 전기적 수단을 더 구비하고,
상기 복수의 AND 회로의 각각의 AND 회로가,
상기 복수의 제 4 전기적 수단의 1개와, 상기 복수의 기입 사이리스터의 1개와, 상기 N개의 제 6 전기적 수단으로 구성되는 것을 특징으로 하는 발광 칩. - 제 17 항에 있어서,
제 4 게이트 단자, 제 4 애노드 단자, 제 4 캐소드 단자를 갖고, 상기 기입 신호선에 접속된 상기 복수의 AND 회로의 각각의 AND 회로에서의 상기 기입 사이리스터의 상기 제 3 애노드 단자 또는 상기 제 3 캐소드 단자의 어느 한쪽과 상기 N개의 제 6 전기적 수단 사이에, 당해 제 4 애노드 단자 또는 당해 제 4 캐소드 단자의 어느 한쪽을 당해 기입 신호선에 접속한 기입 허가 사이리스터를 더 구비하는 것을 특징으로 하는 발광 칩. - 제 12 항 내지 제 18 항 중 어느 한 항에 있어서,
제 5 게이트 단자, 제 5 애노드 단자, 제 5 캐소드 단자를 갖고, 당해 제 5 게이트 단자가, 상기 복수의 발광 사이리스터의 각각의 발광 사이리스터의 상기 제 2 애노드 단자 또는 상기 제 2 캐소드 단자의 어느 한쪽이 접속되고, 점등을 위한 전력을 공급하는 점등 신호를 송신하는 점등 신호선에 접속되고, 당해 제 5 애노드 단자 또는 당해 제 5 캐소드 단자의 어느 한쪽이, 전류 제한 저항을 통해, 소등을 위한 소등 신호가 송신되는 소등 신호 단자에 접속되어 있는 소등 사이리스터를 더 포함하는 것을 특징으로 하는 발광 칩. - 복수의 발광 소자와,
각각이, 상기 복수의 발광 소자의 각각의 발광 소자에 대응해서 설치되고, 각각의 발광 소자를 순서대로 점등 또는 비점등의 제어 대상으로서 순서대로 설정하는, 복수의 전송 소자를 포함하는 자기 주사형 발광 소자 어레이를 복수 구비하는 동시에,
각각이, 지정 신호를 수신함으로써 상기 복수의 발광 소자의 각각의 발광 소자의 점등 또는 비점등의 제어가 되는, N(N은 2 이상의 정수)개의 제어 단자를 구비하는 발광 칩. - 제 20 항에 있어서,
제 6 게이트 단자, 제 6 애노드 단자, 제 6 캐소드 단자를 갖고, 인접하는 2개의 자기 주사형 발광 소자 어레이 사이에서, 당해 제 6 애노드 단자 또는 당해 제 6 캐소드 단자의 어느 한쪽이, 당해 인접하는 2개의 당해 자기 주사형 발광 소자 어레이의 한쪽의 제어 신호선에 접속되고, 당해 제 6 게이트 단자가, 당해 인접하는 2개의 자기 주사형 발광 소자 어레이의 다른 쪽의 제어 신호선에 접속된 반전 사이리스터를 더 포함하는 것을 특징으로 하는 발광 칩. - 각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩과, P개(P는 3 이상의 정수이며, P>Q)의 선택 신호를 송신함으로써, 당해 P개의 선택 신호로부터 2 이상 또한 Q 이하의 개수의 조합에 의해, 당해 복수의 발광 칩을 구성하는 각각의 발광 칩에 대응하는 당해 지정 신호가 구성되어, 각각의 발광 칩을 당해 제어 대상으로서 지정하는 선택 신호 발생부를 구비하고, 상 유지체를 노광해서 정전 잠상을 형성하는 노광 수단과,
상기 노광 수단으로부터 조사되는 광을 상기 상 유지체 위에 결상시키는 광학 수단을 구비하는 프린트 헤드. - 상 유지체를 대전하는 대전 수단과,
각각이, 복수의 발광 소자를 갖고, 2 이상 또한 Q(Q는 2 이상의 정수) 이하의 개수의 지정 신호에 의해 점등 또는 비점등의 제어 대상으로서 지정되는 복수의 발광 칩과, P개(P는 3 이상의 정수이며, P>Q)의 선택 신호를 송신함으로써, 당해 P개의 선택 신호로부터 2 이상 또한 Q 이하의 개수의 조합에 의해, 당해 복수의 발광 칩을 구성하는 각각의 발광 칩에 대응하는 당해 지정 신호가 구성되어, 각각의 발광 칩을 당해 제어 대상으로서 지정하는 선택 신호 발생부를 구비하고, 상기 상 유지체를 노광해서 정전 잠상을 형성하는 노광 수단과,
상기 노광 수단으로부터 조사되는 광을 상기 상 유지체 위에 결상시키는 광학 수단과,
상기 상 유지체에 형성된 상기 정전 잠상을 현상하는 현상 수단과,
상기 상 유지체에 현상된 화상을 피전사체에 전사하는 전사 수단을 구비하는 화상 형성 장치.
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