KR20110092204A - 위상변화메모리용 키홀부재의 경사구조 히터 - Google Patents

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KR20110092204A
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차순우
팀 민비엘리
이선종
이진욱
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차순우
이선종
이진욱
팀 민비엘리
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Abstract

본 발명은 반도체 집적회로장치를 제조하는 방법에 관한 것으로, 특히 위상변화메모리장치의 제조방법에 관한 것이다.

Description

위상변화메모리용 키홀부재의 경사구조 히터{KEYHOLE-FREE SLOPED HEATER FOR PHASE CHANGE MEMORY}
본 발명은 반도체 집적회로장치를 제조하는 방법에 관한 것으로, 특히 위상변화메모리장치의 제조방법에 관한 것이다.
반도체 공정기술에서의 진보는 메모리와 같이 밀도, 전자장치의 용량을 증가시키는 결과를 가져온다. 증가된 밀도는 배선 크기 또는 전자장치의 임의 크기(CD, critical dimension)의 축소를 가져온다.
고밀도 전자장치들이 진보되어 발전되고 있으나 그러한 장치들은 끊임없는 도전이 요구된다. 예를 들어 컨택트 라이크 홀(contact like hole)과 같이 증가된 종횡비(aspect ratio, L/D)를 갖는 반도체 구조에서 증가된 밀도는 갭-채우기 공정(a gap-fill process) 동안에 공극(keyhole, seam) 문제를 발생한다.
상기 공극(a void)은 다른 전자장치에서 보다 위상변화메모리(PCM)에 영향을 준다: PCM 메모리 셀은 히터를 포함할 수 있고, 전압이 히터를 접촉하는 칼코겐화물 재료(chalcogenide material)의 위상변화를 감소하도록 열을 발생하도록 히터에 적용된다.
상기 히터의 공극은 메모리 셀의 동작 사이클 동안에 히터에 물리적으로 손상을 가할 뿐만 아니라 위상변화메모리(PCM) 셀의 칼코겐화물 재료의 위상을 변화하도록 면적(extent)에 영향을 준다. 따라서 상기 공극은 위상변화메모리(PCM)의 신뢰성 문제를 야기할 수 있다.
본 발명에 의한 제1 목적은 위상변화재료의 적어도 일부분을 선택적으로 녹이도록 위상변화재료의 일부분과 접촉하는 히터를 포함하는 메모리장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 제2 목적은 둥근 홀을 갖는 에칭마스크로 유전층(a dielectric layer)을 마스킹하는 단계(masking)와; 유전층 내의 선형 측면의 경사(sloping)를 갖는 홀을 생성하기 위해 에칭가스를 이용하여 유전층을 에칭하는 단계(etching); 및 경사를 갖는 플러그를 형성하기 위한 선형 측면의 경사(sloping)를 갖는 홀에 금속을 적층하는 단계(depositing);를 포함하는 메모리장치를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 제3 목적은 메모리 셀 어레이(a memory cell array)에 저장되는 하나 또는 그 이상의 어플리케이션을 실행하는 프로세서; 및 상기 메모리 셀 어레이에 쓰기(a write) 및/또는 소거(an erase) 공정을 적용하는 제어기;를 포함하는 시스템을 제공하는 것을 목적으로 한다.
본 발명에 의한 메모리장치는 위상변화재료의 적어도 일부분을 선택적으로 녹이도록 위상변화재료의 일부분과 접촉하는 히터를 포함하며, 상기 히터의 측면은 선형프로파일을 포함하며, 상기 측면은 상기 히터의 축에 대하여 경사지게 형성된 것을 특징으로 한다.
본 발명에 의한 메모리장치를 형성하는 방법은, 둥근 홀을 갖는 에칭마스크로 유전층(a dielectric layer)을 마스킹하는 단계(masking)와; 유전층 내의 선형 측면의 경사(sloping)를 갖는 홀을 생성하기 위해 에칭가스를 이용하여 유전층을 에칭하는 단계(etching); 및 경사를 갖는 플러그를 형성하기 위한 선형 측면의 경사(sloping)를 갖는 홀에 금속을 적층하는 단계(depositing); 를 포함하는 것을 특징으로 한다.
본 발명에 의한 시스템은 메모리 셀 어레이(a memory cell array)에 저장되는 하나 또는 그 이상의 어플리케이션을 실행하는 프로세서; 및 상기 메모리 셀 어레이에 쓰기(a write) 및/또는 소거(an erase) 공정을 적용하는 제어기;를 포함하며, 상기 메모리 셀 어레이는 위상 변화 재료의 적어도 일부분을 선택적으로 녹이는 위상변화재료의 일부를 접촉하는 히터를 포함하고, 상기 히터의 측면은 선형 프로파일(a linear profile)을 포함하고 상기 측면은 상기 히터의 축에 대해 경사지게 형성된 것을 특징으로 한다.
도1은 본 발명의 실시예에 의한 위상변화메모리의 일부를 도시한 것이고,
도2는 본 발명의 실시예에 의한 제조공정을 도시한 것이고,
도3은 본 발명의 실시예에 의한 반도체 구조의 단면을 도시한 것이고,
도4은 본 발명의 다른 실시예에 의한 반도체 구조의 단면을 도시한 것이고,
도5와 도6은 본 발명의 실시예에 의한 그래프를 도시한 것이고,
도7과 도8은 본 발명의 실시예에 의한 에칭홀의 평면을 도시한 것이고,
도9와 도10은 본 발명의 실시예에 의한 그래프를 도시한 것이고,
도11와 도12는 본 발명의 실시예에 의한 에칭홀의 평면을 도시한 것이고,
도13와 도14은 본 발명의 실시예에 의한 그래프를 도시한 것이고,
도15와 도16은 본 발명의 실시예에 의한 에칭홀의 평면을 도시한 것이고,
도17은 본 발명의 실시예에 의한 반도체 구조의 단면을 도시한 것이고,
도18은 본 발명의 실시예에 의한 컴퓨팅 시스템의 구조를 도시한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 본 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 작동상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.
본 명세서의 "하나의 실시예" 또는 "제1 실시예"에서 참조번호는, 실시예에서의 배선, 구조 또는 특징이 특허청구범위에 기재된 적어도 하나의 실시예에 포함되는 것을 의미한다. 본 명세서에서 "하나의 실시예" 또는 "제1 실시예"의 문장표현은 동일한 실시예를 모두 참조하는 것은 아니다. 또한 본 발명의 배선, 구조 또는 특성은 하나 또는 그 이상의 실시예와 조합될 수 있다.
실시예에서 반도체장치의 일부를 제조하는 공정은 키홀(keyholes) 및/또는 다른 공극을 회피하는 TiSiN 의 적층을 포함한다. 예를 들면 TiSiN 은 위상변화메모리(PCM) 셀의 히터를 형성하도록 이용될 수 있다.
상기 제조공정은 선형 측벽(linear sidewalls)의 경사를 갖는 히터를 생성하는 하나 또는 그 이상의 에칭조건을 포함한다.
소정 실시예에서 상기 히터는 80nm의 상부 직경과 50nm의 하부 직경, 81°경사각을 갖는 갭-채우기 공정(a gap-fill process)에 의해 형성될 수 있으며, 특허청구범위를 한정하지는 않는다.
상기 히터는 이하의 설명에서와 같이 제조될 수 있으며 키홀 및/또는 다른 공극이 존재하지 않는다. 따라서 상기 제조공정은 위상변화메모리(PCM) 생산에 유익하며, 위상변화메모리(PCM) 히터는 히팅목적의 저항을 유지하도록 상대적으로 높은 종횡비를 포함할 수 있다.
예를 들어 히터에서 키홀 및/또는 공극은 히터의 종횡비를 감소하여 회피될 수 있지만, 상기 히터는 감소된 저항을 가지며 정상적인 동작을 수행할 수 없다.
따라서 이하의 제조공정의 실시예는 상대적으로 높은 종횡비를 유지하는 동안 키홀-프리-히터(keyhole-free-heater)를 가능하게 한다.
소정 실시예에서 제조공정은 압력, 라디오 주파수 및/또는 온도와 같이 에칭 및/또는 적층 동안의 하나 또는 그 이상의 물리적 파라미터를 조정하는 단계를 포함한다.
상술한 바와 같이 공정은 선형측벽의 경사와 80nm의 상부 직경과 50nm의 하부 직경, 81°경사각을 갖는 임의 크기(CD, critical dimension)를 갖는 키홀-프리-히터를 가능하게 하고 특허청구범위를 한정하지는 않는다.
도1은 본 발명의 실시예에 의한 위상변화메모리(100)의 일부 구조를 도시한 것이다. 상기 일부 구조는 두 개 메모리 셀을 포함하는 것을 도시한다. 각 메모리 셀은 서로 다른 메모리 상태이다. 반도체 기판(150)은 N-도프 영역(155,N-dopped region)을 포함할 수 있으며 P-도프 영역(156,P-dopped region)을 포함하는 구조도 있고 P-도프 영역(156,P-dopped region)를 이용할 수 있다. 위상변화메모리(100)은 워드라인(160), 비트라인(105)과 비트라인 접촉부(110)를 포함할 수 있다.
하나의 메모리 상태를 나타내기 위해 위상변화재료(125)의 부분을 접촉하는 히터(145)는 위상변화재료(125)의 일부를 녹이도록 가열하고 위상변화재료(125)의 일부는 아몰퍼스 GST(germanium antimony tellurium)를 포함하여 상대적으로 빠르게 냉각될 수 있다.
상기 아몰퍼스 재료는 상대적으로 높은 저항을 가질 수 있고 접촉부(120)에 높은 저항 연결을 가져온다.
또 하나의 메모리 상태를 나타내기 위해 위상변화재료(115)의 부분을 접촉하는 히터(135)는 위상변화재료(115)의 일부를 녹이도록 가열하고 위상변화재료(115)의 일부는 다결정질(polycrystalline)의 낮은 저항 재료를 포함하여 상대적으로 느리게 냉각될 수 있다. 상기 다결정질 위상변화재료(115)는 접촉부(120)에 낮은 저항 연결을 가져온다. 물론 위상변화메모리의 일부에 대한 자세한 설명은 단지 실시예에 한정하는 것이며 특허청구범위를 한정하지 않는다.
도1에 도시된 바와 같이 히터(135)는 히터(135) 및/또는 히터(145)의 제조 동안에 공극(130)을 개발할 수 있다. 상기 공극(130)은 접촉부(120)에 연결 저항을 증가할 수 있으며, 메모리 셀의 고장을 유발할 수 있다. 예를 들어 고장난 메모리 셀은 메모리 상태 및/또는 적당한 쓰기 데이터를 스위치하는 것을 실패할 수 있다. 그러므로 공극(130)의 크기/갯수의 제거(eliminating) 및/또는 감소(reducing)는 메모리 셀 동작에 효과적이다.
도2는 본 발명의 실시예에 의한 제조공정(200)의 순서도이다. 예를 들면 공정(200)은 메모리장치의 일부를 형성하는데 이용될 수 있다. 단계(210)에서 유전층은 다수의 둥근홀을 갖는 에칭 마스크로 마스크될 수 있다.
소정 실시예에서 에칭 마스크 내의 홀의 위치는 위상변화메모리 어레이의 메모리 셀을 위한 각각의 히터 위치와 대응하며, 특허청구범위에 기재된 발명을 한정하지 않는다. 단계(220)에서 유전층은, 유전층 내의 선형 측면의 경사면을 갖는 홀을 생성하기 위해 에칭 가스를 이용하는 에칭 마스크의 패턴에 따라 에칭될 수 있다. 여기서 선형 측면은 에칭홀의 하부에서 에칭홀의 상부까지 선형인 선형프로파일을 갖는 에칭홀의 측면을 포함한다. 다시 설명하면 선형 프로파일을 갖는 에칭홀의 측면은 에칭홀의 하부에서 상부까지 직선으로 및/또는 곡선 없는 측면을 포함할 수 있다. 예를 들어 에칭 홀의 측면은 상부 또는 하부가 잘려진 원뿔형(truncated conical shape)을 포함하며, 특허청구범위를 한정하지 않는다. 에칭홀의 측면의 경사면은 에칭홀의 하부 및/또는 상부에 대한 경사각으로 설명되거나 에칭홀의 축에 대한 경사각으로 설명될 수 있다. 예를 들어 상기 축은 에칭 홀의 하부에서 상부까지 연장하는 중앙 종축을 포함한다. 단계(230)에서 금속 및/또는 다른 전도성 금속은 선형 측면의 경사면을 갖는 플러그를 형성하는 갭-채우기 또는 다마신 공정(damascene process)을 이용하는 홀에 적층될 수 있다. 본 명세서에서 설명한 바와 같이 플러그는 키홀 및/또는 공극이 존재하지 않을 수 있다.
도3은 본 발명의 실시예에 의하면 반도체구조(300)의 단면을 도시한 것이다. 라인(305)은 금속과 같은 전 재료를 포함하고, 예를 들면 질화물층(nitride layer, 320)이 적층될 수 있다. 산기 질화물층(320)과 함께 산화물층(325)은 타타늄 질화물 라인(315, titanium nitride line)을 적어도 부분적으로 주변에 구비될 수 있다. 소정 실시예에서 탄탈륨 질화물(tantalum nitride,310)은 탄탈륨 질화물 라인(315)과 질화물층(nitride layer, 320)과 산화물층(325) 사이에 형성된다.
부가적인 질화물층(nitride layer, 328)과 유전층(330)은 다수의 타타늄 질화물 라인(315, titanium nitride line)을 커버한다. 실시예에서 하부 비반사코팅(bottom antireflective coating,BARC,355)은 포토-저항(photo-resist,340) 전에 적층될 수 있다. 에칭 마스크를 이용하여 포토저항(340)은 둥근홀(345)을 제공하도록 패턴화될 수 있다. 이상의 반도체 구조에 대한 구체적인 설명은 단지 실시예에 불과하며 특허청구범위에 기재된 발명의 내용을 한정하지는 않는다.
도4는 본 발명의 다른 실시예에 의한 반도체 구조(400)의 단면을 도시한 것이다. 상기 반도체 구조(400)는 도2에 도시된 바와 같이 단계(220)에서 실행되는 것과 같은 에칭공정 이후의 구조(300)로부터 이루어지는 구조를 포함한다. 여기서 상기 에칭공정은 각각 패턴된 BARC(435) 및 패턴된 유전층(430)을 야기하는 BARC(335) 및 패턴된 유전층(330)을 에칭하는 선택적인 에칭단계(etching)를 포함한다. 질화물층(328)은 에칭공정(220) 동안에 에칭-중지층(etch-stop layer)으로 작용한다.
이후 질화물층(328)은 타타늄 질화물 라인(315)을 노출하도록 제거될 수 있다. 결과적으로 에칭홀(445)은 선형 측벽이 경사지게 된다. 상술한 특징은 이하의 설명에서와 같이 에칭공정(220)의 에칭조건의 적어도 일부분에 의해 따른다.
상술한 바와 같이, 금속 또는 다른 재료가 채워지면 에칭홀(445)의 선형 측벽 경사는 위상변화메모리와 같이 키홀-프리 반도체 요소(semiconductor component)의 배치를 하도록 한다.
구체적인 실시예에서 도4에 도시된 에칭홀(445)와 같은 에칭 둥근홀은 선형 측벽이 경사지게 형성되고 상기 선형 측벽의 경사는 상부 직경, 하부 직경 및 경사각으로 설명될 수 있다. 여기서 에칭홀(445)의 상부는 에칭공정이 시작되는 부분으로부터 에칭홀(445)의 단부로 한정되며, 에칭홀(445)의 하부는 상부와 마주하는 부분이다. 그리고 경사각은 에칭홀(445)의 선형 경사 측벽과 에칭홀(445)의 평평한 하부 사이의 각으로 한정된다. 따라서 90°의 경사각을 갖는 측벽은 종축 측벽을 포함한다(소정 실시예에서 측벽은 실제로 경사지지 않음).
상술한 바와 같이 에칭홀(445)의 측벽 경사각이 에칭로을 제조하기 위해 이용되는 에칭공정의 구체적인 설명에 의해 결정될 수 있다. 예를 들어 에칭 프로세스는 에칭제의 화학적 선택, 에칭제의 흐름비, 플라즈마 에칭제의 RF 전원, 에칭제 쳄버 압력 및 온도, 및/또는 아르곤 가스 흐름과 같은 파라미터를 포함한다. 실시예에서 에칭제는 CH3F, CH2F2, CHF3, CF4, C4F8 및/또는 C4F6 와 같은 플로린(fluorine), 카본(carbon) 및/또는 하이드로진(hydrogene)를 포함한다. 몇몇 소정 파라미터는 경사각의 적어도 일부분에서 판단하는 상대적으로 중요한 역할을 한다. 소정 파라미터와, 에칭 조건과 대응 파라미터가 이하에 설명된다.
도5는 본 발명에 의한 에칭제 C4F8 의 흐름비에 대해 플롯된 에칭 홀의 최종 체크 임의 크기(FCCD, final check critical dimension)의 그래프(500)를 도시한 것이다. 여기서 FCCD 는 에칭공정의 에칭-애쉬-클린 부분(etch-ash-clean portion) 이후의 CD의 측정을 포함하는 것이다. 상기 측정은 반도체 웨이퍼의 에칭 홀에 대해 수행되는 것이다. 실시예에서 반도체 웨이퍼의 다른 부분이 에칭 조건의 약간의 변화가 이루어질 수 있다. 상기 변화에 대한 계수를 위해 이하의 몇몇 측정이 반도체 웨이퍼의 중앙 영역의 에칭홀에 대해 수행될 수 있고 다른 측정이 반도체 웨이퍼의 에치 주변 영역에서 수행될 수 있다.
이하의 설명에서 반도체 웨이퍼의 에지 영역에서 측정되는 FCCD는 에지-FCCD가 되고, 반도체 웨이퍼의 중앙 영역에서 측정되는 FCCD는 중앙-FCCD 가 될 수 있다. 플롯된 라인이 선형이지만, 상기 라인은 비선형 테스트 결과의 선형화를 포함하며, 특허청구범위에 기재된 발명은 플롯된 값에 한정되지 않는다. 상기 그래프는 명세서에 설명된 하나 또는 그 이상의 실시예를 설명하기 위한 단지 실시예 불과하다.
도5에서 라인(510)은 에칭홀의 하부 직경에 대한 에칭제 흐름비와 에지-FCCD의 플롯이다. 라인(520)은 에칭홀의 하부 직경에 대한 에칭제 흐름비와 중앙-FCCD의 플롯이다. 라인(530)은 에칭홀의 상부 직경에 대한 에칭제 흐름비와 에지-FCCD의 플롯이다. 라인(540)은 에칭홀의 상부 직경에 대한 에칭제 흐름비와 중앙-FCCD의 플롯이다.
도5에 도시된 바와 같이 에칭제 C4F6 흐름비가 증가하는 만큼, 에칭홀의 하부 직경은 에칭홀의 상부의 흐름비 보다 빠른 흐름비로 감소한다. 도6에 도시된 바와 같이 흐름비차는 흐름비가 증가하는 만큼 감소하는 경사각을 이룬다. 여기서 라인(610)은 반도체 웨이퍼의 중앙 영역의 에칭홀에 대한 에칭제 C4F6 의 흐름비와 경사각의 플롯이고 라인(620)은 반도체 웨이퍼의 에지 영역의 에칭홀에 대한 에칭제 C4F6의 흐름비와 경사각의 플롯이다.
도7과 도8은 본 발명의 실시예에 의한 에칭제 가스 C4F6 의 다른 흐름비를 이용하여 생성되는 에칭홀의 평면을 도시한 것이다. 예를 들어 에칭홀(77)에 있어서 약 16 sccm(standard cubic centimeters)의 흐름비가 이용되며, 에칭홀(88)에 있어서 약10 sccm의 흐름비가 이용된다. 내부 원형(7B,8B, inner circle)은 에칭홀의 하부를 나타내고 외부 원(7T,8T, outer circle)은 에칭홀의 상부를 나타낸다. 소정 실시예에서 소정 홀 깊이에 대해 에칭 홀의 선형 측벽의 경사각은 에칭홀의 상부와 하부 직경 사이의 차에 의해 결정된다. 예를 들어 동일한 홀 깊이에 대해 에칭홀(88)은 에칭홀(77)의 경사각 보다 큰 경사각을 가지며 도6에 도시된 플롯 관계와 일치한다. 상술한 플롯 관계와 에칭홀에 대한 구체적인 설명 그리고 에칭공정은 단지 실시예에 불과하며 특허청구범위를 한정하지 않는다.
도9는 본 발명의 실시예에 의한 RF 전원에 대해 플롯된 에칭홀의 FCCD의 그래프(900)를 도시한 것이다. 상기 RF 전원은 에칭공정 동안 에칭제 가스 C4F6에 적용될 수 있다. 상술한 바와 같이 FCCD는 에칭 공정의 에칭-애쉬-클린 부분(etch-ash-clean portion) 이후의 CD의 측정을 포함하는 것이다.
상기 측정은 반도체 웨이퍼의 중앙 또는 에지 영역 내에 구비되는 에칭홀에 대해 수행되는 것이다. 플롯된 라인이 선형이지만, 각 라인은 비선형 테스트 결과의 선형화를 포함한다. 특허청구범위에 기재될 발명은 상기 플롯값 또는 그 관계에 한정되지 않는다. 라인(910)은 에칭홀의 하부 직경에 대한 RF 전원과 에지-FCCD의 플롯이다. 라인(920)은 에칭홀의 하부 직경에 대한 RF 전원과 중앙-FCCD의 플롯이다. 라인(930)은 에칭홀의 상부 직경에 대한 RF 전원과 에지-FCCD의 플롯이다. 라인(940)은 에칭홀의 상부 직경에 대한 RF 전원과 중앙-FCCD의 플롯이다.
도9에 도시된 바와 같이 에칭제 C4F6 에 적용하는 RF 전원이 증가하는 만큼, 에칭홀의 하부 직경은 에칭홀의 상부의 흐름비 보다 빠른 흐름비로 증가한다. 도10에 도시된 바와 같이 흐름비차는 흐름비가 증가하는 만큼 감소하는 경사각을 이룬다. 여기서 라인(1010)은 반도체 웨이퍼의 중앙 영역의 에칭홀에 대한 에칭제 C4F6에 적용하는 RF 전원과 경사각의 플롯이고 라인(620)은 반도체 웨이퍼의 에지 영역의 에칭홀에 대한 에칭제 C4F6에 적용하는 RF 전원과 경사각의 플롯이다.
도11와 도12는 본 발명의 실시예에 의한 에칭제 가스 C4F6에 적용하는 다른 RF 전원을 이용하여 생성되는 에칭홀의 평면을 도시한 것이다. 예를 들어 에칭홀(11)에 있어서 약 700w의 RF 전원이 이용되며, 에칭홀(22)에 있어서 약1500w RF 전원이 이용된다. 내부 원형(11B,12B, inner circle)은 에칭홀의 하부를 나타내고 외부 원(11T,12T, outer circle)은 에칭홀의 상부를 나타낸다. 소정 실시예에서 소정 홀 깊이에 대해 에칭 홀의 선형 측벽의 경사각은 에칭홀의 상부와 하부 직경 사이의 차에 의해 결정된다. 예를 들어 동일한 홀 깊이에 대해 에칭홀(22)은 에칭홀(11)의 경사각 보다 큰 경사각을 가지며 도10에 도시된 플롯 관계와 일치한다. 상술한 플롯 관계와 에칭홀에 대한 구체적인 설명 그리고 에칭공정은 단지 실시예에 불과하며 특허청구범위를 한정하지 않는다.
도13은 본 발명의 실시예에 의한 다른 에칭제에 대해 플롯되는 에칭홀의 FCCD의 그래프를 도시한 것이다. 에칭제는 CH3F, CH2F2, CHF3, CF4, C4F8 및/또는 C4F6와 같은 형태로 플로린(fluorine), 카본(carbon) 및/또는 하이드로진(hydrogene)를 포함한다. 상기 다른 에칭제는 서로 다른 요소에 카본의 화학적 비율에 의해 설명될 수 있다. 상술한 바와 같이 FCCD는 에칭 공정의 에칭-애쉬-클린 부분(etch-ash-clean portion) 이후의 CD의 측정을 포함하는 것이다.
상기 측정은 반도체 웨이퍼의 중앙 또는 에지 영역 내에 구비되는 에칭홀에 대해 수행되는 것이다. 플롯된 라인이 선형이지만, 각 라인은 비선형 테스트 결과의 선형화를 포함한다. 특허청구범위에 기재될 발명은 상기 플롯값 또는 그 관계에 한정되지 않는다. 라인(1310)은 에칭홀의 하부 직경에 대한 에칭제 타입과 에지-FCCD의 플롯이다. 라인(1320)은 에칭홀의 하부 직경에 대한 에칭제 타입과 중앙-FCCD의 플롯이다. 라인(1330)은 에칭홀의 상부 직경에 대한 에칭제 타입과 에지-FCCD의 플롯이다. 라인(1340)은 에칭홀의 상부 직경에 대한 에칭제 타입과 중앙-FCCD의 플롯이다.
도13에 도시된 바와 같이 에칭제의 다른 요소에 카본의 화학적 비율이 증가하는 만큼, 에칭홀의 하부 직경은 에칭홀의 상부의 흐름비 보다 빠른 흐름비로 감소한다. 도14에 도시된 바와 같이 흐름비차는 다른 요소에 카본의 화학적 비율이 증가하는 만큼 감소하는 경사각을 이룬다. 여기서 라인(1410)은 반도체 웨이퍼의 중앙 영역의 에칭홀에 대한 다른 요소에 카본의 에칭제의 화학적 비율과 경사각을 도시한 플롯이고 라인(1420)은 반도체 웨이퍼의 에지 영역의 에칭홀에 대한 다른 요소에 에칭제의 화학적 비율과 경사각을 도시한 것이다.
도15와 도16은 본 발명의 실시예에 의한 다른 에칭제 가스를 이용하여 생성되는 에칭홀의 평면을 도시한 것이다. 예를 들어 에칭홀(55)에 있어서 에칭제 가스 CH3F이 이용되며, 에칭홀(66)에 있어서 에칭제 가스 C4F6이 이용된다. 내부 원형(15B,16B, inner circle)은 에칭홀의 하부를 나타내고 외부 원(15T,16T, outer circle)은 에칭홀의 상부를 나타낸다. 소정 실시예에서 소정 홀 깊이에 대해 에칭 홀의 선형 측벽의 경사각은 에칭홀의 상부와 하부 직경 사이의 차에 의해 결정된다. 예를 들어 동일한 홀 깊이에 대해 에칭홀(55)은 에칭홀(66)의 경사각 보다 큰 경사각을 가지며 도14에 도시된 플롯 관계와 일치한다. 상술한 플롯 관계와 에칭홀에 대한 구체적인 설명 그리고 에칭공정은 단지 실시예에 불과하며 특허청구범위를 한정하지 않는다.
도17은 본 발명의 실시예에 의한 반도체 구조(1700)의 단면을 도시한 것이다. 상기 반도체 구조(1700)는 도2에 도시된 바와 같이 단계(230)에서 실행되는 것과 같은 에칭공정 이후의 구조(400)로부터 이루어지는 구조를 포함한다. 포토-레지스트(340)와 BARC(435)가 애쉬공정(ashing process)과 클리닝 공정(cleaning process)에서 제거된 후에, 에칭홀(445)은 다마신 공정(damascene process) 을 이용하여 금속플러그(1740)으로 채워진다. 에칭홀(445)의 선형의 경사진 측벽은, 금속 플러그(1740)가 키홀 및/또는 다른 공극이 없는 에칭홀(445)의 크기 및/또는 형상과 일치하도록 한다. 실시예에서 상기 금속플러그(1740)는 타타늄 질화물 라인(315, titanium nitride line)을 접촉하는 TiSiN을 포함하지만 한정하지는 않는다. 이와 같은 경우 상술한 바와 같이 금속플러그(1740)는 위상변화메모리 셀을 위한 히터 요소를 포함할 수 있으며 한정하지는 않는다.
도18은 상술한 메모리셀의 어레이를 포함하는 메모리 장치(710)를 포함하는 컴퓨팅 시스템(700)의 바람직한 실시예를 도시한 것이다.
컴퓨팅 시스템(704)은 메모리장치(710)를 관리하는 구조가 될 수 있는 모든 장치, 어플라이언스 및/또는 기계를 의미하는 것이다. 상기 메모리장치(710)는 메모리 제어기(715)와 메모리(722)를 포함할 수 있다. 예컨대 상기 컴퓨터 장치(704)는 데스크탑 컴퓨터, 랩탑 컴퓨터, 워크스테이션, 서버디바이스 또는 그와 같은 하나 또는 그 이상의 컴퓨팅 장치 및/또는 플랫폼을 포함할 수 있다. 또한 개인휴대통신, 이동통신장치와 같은 하나 또는 그 이상의 개인 컴퓨팅 또는 통신장치 또는 어플라이언스를 포함할 수 있다. 또한 데이터베이스 또는 데이터 저장서비스 공급기/시스템과 같은 컴퓨팅 시스템 및/또는 관련 서비스공급기를 포함할 수 있으며, 상술한 장치들의 조합을 포함할 수 있다.
다양한 장치의 모든 부분 또는 일부분이 상기 시스템(700)에 도시된 것을 알 수 있고 본 명세서에 기재된 공정과 방법은 하드웨어, 펌웨어, 소프트웨어 또는 그들의 조합을 포함하여 이용될 수 있다. 상기 컴퓨팅장치(704)는 버스(740)와 호스트 또는 메모리 제어기(715)를 통해 메모리(722)에 결합되는 적어도 하나의 프로세싱 유닛(720)을 포함한다. 상기 프로세싱 유닛(720)은 상술한 프로세스(500)의 적어도 일부분과 같이 데이터 컴퓨팅 프로시저(procedure) 또는 공정(process)의 적어도 일부를 수행하는 하나 또는 그 이상의 회로이다. 상기 프로세스 유닛(720)은 하나 또는 그 이상의 프로세서, 제어기, 마이크로 프로세서, 마이크로 콘트롤러, 어플리케이션 특정 집적회로, 디지털신호 프로세서, 프로그래머블 로직 장치, 영역프로그래머블 게이트 어레이(field programmable gate array) 및 그와 같은 장치 또는 그들의 조합을 포함한다. 상기 프로세스유닛(720)은 읽기, 쓰기 및/또는 소거(erase)와 같은 메모리 관련 동작(memory-related operations)을 프로세스하거나 및/또는 초기화하는 메모리 제어기(715)와 통신한다. 예를 들어, 상기 프로세싱 유닛(720)은 메모리 장치(710)의 하나 또는 그 이상의 소정 메모리 셀에 프로그램 펄스를 인가하도록 메모리 제어기(715)에 명령한다. 상기 프로세싱 유닛(720)은 메모리 제어기(715)와 통신하도록 구성되는 오퍼레이팅 시스템을 포함한다. 상기 오퍼레이팅 시스템은 버스(740)를 통해 메모리 제어기(715)에 보내질 수 있는 명령(commands)을 생성한다.
상기 메모리(722)는 데이터 저장 메카니즘의 하나이다. 상기 메모리(722)는 제1 메모리(724) 및/또는 제2 메모리(726)를 포함한다. 제1 메모리(724)는 RAM(a random access memory), ROM(read only memory)를 포함할 수 있다. 프로세싱 유닛(720)으로부터 분리되는 실시예에서, 제1 메모리(724)의 모든 부분 또는 일부분이 프로세싱 유닛(720)과 결합되거나 같이 구비되거나 내부에 구비될 수 있다.
제2 메모리(726)는 제1 메모리 및/또는 디스크 드라이브, 광학디스크 드라이브, 테이브 드라이브, 고체상태 메모리 드라이브 등과 같은 하나 또는 그 이상의 데이터 저장장치 또는 시스템과 같은 동일한 또는 유사한 형태의 메모리를 포함한다. 실시예에서 제2 메모리(726)는 컴퓨터로 읽기 가능한 매체(728)에 결합되는 구조 또는 수용할 수 있는 구조가 될 수 있다. 상기 컴퓨터로 읽기 가능한 매체(728)는 액세서블 데이터를 운반 및/또는 만드는 매체, 시스템(700)에서 하나 또는 그 이상의 장치에 대한 코드 및/또는 명령을 포함할 수 있다.
실시예에서 프로세싱 유닛(720)은 메모리장치로부터의 정보를 회수하거나(retrieve) 및/또는 정보를 저장하는 메모리 제어기(715)에 명령을 초기화하는 하나 또는 그 이상의 어플리케이션을 진행한다(host). 상기 어플리케이션은 워드프로세싱 어플리케이션, 보이스 통신 어플리케이션, 네비게이션 어플리케이션 등을포함한다. 상기 컴퓨팅 장치(704)는 입력/출력(732)을 포함할 수 있다. 상기 입력/출력(732)은 인간 및/또는 기계입력을 시작하거나(introduce) 또는 받아들이는(accept) 구조가 되는 하나 또는 그 이상의 장치 또는 구조 및/또는 인간 및/또는 기계 입력에 대해 제공하거나 전달할 수 있는 구조가 되는 하나 또는 그 이상의 장치 또는 구조 중의 하나이다. 상기 입력/출력장치(732)는 디스플레이, 스피커, 키보드, 마우스, 트랙볼, 터치스크린, 데이터포트를 포함할 수 있다.
상술한 설명에서 다양한 부가설명은 특허청구범위에 기재된 발명을 보다 용이하게 이해할 수 있도록 기재한 것이다. 특허청구범위에 기재된 발명은 당해 기술분야의 통상의 지식을 가진자에 의해 보다 구체적인 설명이 없이 충분히 실시될 수 있도록 기재된 것이다. 당해 기술분야의 전문가에 의해 알려진 방법, 장치 또는 시스템은 특허청구범위에 기재된 발명을 이해할 수 있는 범위 내에서 구체적으로 기재하였다.
본 발명의 명세서에서 "및(and)", "및/또는(and/or)" 그리고 "또는(or)"는 다양한 의미를 포함하며 기재된 문맥에 적절하게 이해될 수 있다. 일반적으로 "및/또는(and/or)"은 A, B 및 C 그리고 A, B 또는 C를 의미하며 "또는"는 A, B 또는 C를 의미한다.
본 명세서에서 "하나의 실시예" 또는 "제1 실시예"는, 본 발명의 특징, 구조 또는 특징이 특허청구범위에 기재된 발명에 포함되는 것을 의미한다. 그러므로 본 명세서에서 여러 번 사용된 "하나의 실시예"는 모든 동일한 실시예를 의미하는 것은 아니다. 또한 본 발명의 특징, 구조 또는 특성은 하나 또는 그 이상의 실시예와 조합될 수 있다. 본 명세서에 기재된 구체적인 실시예는 디지털 신호로 동작하는 기계, 장치, 엔진 또는 기구를 포함한다. 상기 각 신호는 전자신호, 광학신호, 전자기신호 또는 정보를 제공하는 소정 형태의 신호를 포함한다.
본 발명의 구체적인 실시예는 여러가지 실시 가능한 예 중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 본 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.

Claims (20)

  1. 위상변화재료의 적어도 일부분을 선택적으로 녹이도록 위상변화재료의 일부분과 접촉하는 히터를 포함하며,
    상기 히터의 측면은 선형프로파일을 포함하며, 상기 측면은 상기 히터의 축에 대하여 경사지게 형성된 것을 특징으로 하는 메모리장치.
  2. 제1항에 있어서,
    상기 위상변화재료는 GST(germanium antimony tellurium)을 포함하는 것을 특징으로 하는 메모리장치.
  3. 제1항에 있어서,
    상기 히터는 TiSiN 을 포함하는 것을 특징으로 하는 메모리장치.
  4. 제3항에 있어서,
    상기 측면은 80° 내지 81°범위의 각도로 상기 히터의 축방향에 대하여 경사지게 형성된 것을 특징으로 하는 메모리장치.
  5. 제1항에 있어서,
    상기 히터는 제1 단부와, 상기 제1 단부의 단면 보다 작은 단면을 갖는 마주하는 제2 단부를 포함하는 것을 특징으로 하는 메모리장치.
  6. 둥근 홀을 갖는 에칭마스크로 유전층(a dielectric layer)을 마스킹하는 단계(masking)와;
    유전층 내의 선형 측면의 경사(sloping)를 갖는 홀을 생성하기 위해 에칭가스를 이용하여 유전층을 에칭하는 단계(etching); 및
    경사를 갖는 플러그를 형성하기 위한 선형 측면의 경사(sloping)를 갖는 홀에 금속을 적층하는 단계(depositing); 를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  7. 제6항에 있어서,
    상기 에칭 가스는 플로린(fluorine) 및 카본(carbon)을 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  8. 제7항에 있어서,
    선형 측면의 경사의 경사각을 감소하기 위해 상기 카본과 상기 플로린의 비율을 증가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  9. 제7항에 있어서,
    상기 에칭가스는 C4F6를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  10. 제6항에 있어서,
    상기 유전층은 산소를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  11. 제6항에 있어서,
    상기 금속을 적응하는 단계는 다마신 공정(damascene process) 동안에 수행되는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  12. 제6항에 있어서,
    선형 측면의 경사의 경사각을 감소하기 위해 상기 유전층을 에칭하도록 이용되는 에칭기(etcher)의 RF 전원을 감소하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  13. 제6항에 있어서,
    선형 측면의 경사의 경사각을 감소하기 위해 상기 에칭 가스의 흐름비(flow rate)를 증가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  14. 제6항에 있어서,
    상기 금속은 TiSiN 를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  15. 제6항에 있어서,
    상기 메모리는 위상변화메모리를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  16. 제15항에 있어서,
    상기 플러그는 히터를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  17. 메모리 셀 어레이(a memory cell array)에 저장되는 하나 또는 그 이상의 어플리케이션을 실행하는 프로세서; 및
    상기 메모리 셀 어레이에 쓰기(a write) 및/또는 소거(an erase) 공정을 적용하는 제어기;를 포함하며,
    상기 메모리 셀 어레이는 위상 변화 재료의 적어도 일부분을 선택적으로 녹이는 위상변화재료의 일부를 접촉하는 히터를 포함하고,
    상기 히터의 측면은 선형 프로파일(a linear profile)을 포함하고 상기 측면은 상기 히터의 축에 대해 경사지게 형성된 것을 특징으로 하는 시스템.
  18. 제17항에 있어서,
    상기 위상변화재료는 GST(germanium antimony tellurium)을 포함하는 것을 특징으로 하는 시스템.
  19. 제17항에 있어서,
    상기 히터는 TiSiN 을 포함하는 것을 특징으로 하는 시스템.
  20. 제17항에 있어서,
    상기 히터는 제1 단부와, 상기 제1 단부의 단면 보다 작은 단면을 갖는 마주하는 제2 단부를 포함하는 것을 특징으로 하는 시스템.




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