KR20110004415A - 드라이버들을 갖는 데이터 셀들 및 이를 제조하고 동작시키는 방법들 - Google Patents

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Abstract

방법들 및 디바이스들이 개시되는데, 상기 디바이스는 제 1 게이트를 가지는 제 1 반도체 핀, 상기 제 1 반도체 핀에 인접하고 제 2 게이트를 가지는 제 2 반도체 핀, 및 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에서 연장되는 제 3 게이트를 포함한다. 일부 실시예들에서, 상기 제 3 게이트는 상기 제 1 게이트 또는 상기 제 2 게이트에 전기적으로 연결되지 않을 수 있다.

Description

드라이버들을 갖는 데이터 셀들 및 이를 제조하고 동작시키는 방법들{DATA CELLS WITH DRIVERS AND METHODS OF MAKING AND OPERATING THE SAME}
본 발명의 실시예들은 일반적으로 전자 디바이스(electronic device)들에 관한 것이며, 더 구체적으로는, 특정 실시예들에서, 드라이버(driver)들을 갖는 데이터 셀(data cell)들을 가지는 전자 디바이스들에 관한 것이다.
많은 유형들의 전자 디바이스들은 복수의 데이터 셀들을 갖는다. 전형적으로, 데이터 셀들은 데이터 소자(예를 들어, 메모리 소자, 이미징 소자(imaging element), 또는 다양한 종류들의 센서(sensor)들과 같이, 데이터를 출력하도록 구성되는 다른 디바이스) 및 일부 경우들에서, 트랜지스터(transistor) 또는 다이오드(diode)와 같은 액세스 디바이스(access device)를 각각 포함한다. 일반적으로, 액세스 디바이스는 데이터 소자로의 액세스를 제어하고, 데이터 소자는 저장 또는 감지된 데이터를 나타내는 신호들을 출력한다.
일부 전자 디바이스들에서, 데이터 소자들로부터의 신호들은 너무 약해서, 신뢰 가능하게 감지될 수 없다. 전형적으로, 데이터 소자들은 전자 디바이스들의 기능을 증가시키고 이들의 비용을 낮추기 위하여 상대적으로 작게 제조된다. 그러나, 이 관행의 하나의 결과는 일부 데이터 소자들이 예를 들어, 낮은 강도의 상대적으로 약한 신호들을 출력한다는 것이다. 결과적으로, 데이터 소자에 의해 저장 또는 감지되는 디지털 값(예를 들어, 0, 1, 00, 01, 등) 또는 아날로그 값을 표시하는 것과 같은 유용한 목적들에 상기 신호들을 사용하는 것이 어려울 수 있다.
본 발명의 제 1 양상에 따르면, 제 1 게이트를 가지는 제 1 반도체 핀; 상기 제 1 반도체 핀에 인접하고 제 2 게이트를 가지는 제 2 반도체 핀; 및 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에서 연장되고, 상기 제 1 게이트 또는 상기 제 2 게이트에 전기적으로 연결되지 않는 제 3 게이트를 포함하는 디바이스가 제공된다.
본 발명의 제 2 양상에 따르면, 복수의 데이터 셀들을 포함하고, 상기 복수의 데이터 셀들이: 데이터 소자; 및 상기 데이터 소자에 연결되는 드라이버를 각각 포함하는, 회로가 제공된다.
본 발명의 제 3 양상에 따르면, 커패시터의 전압을 변화시킴으로써 데이터를 저장하는 단계; 제 1 핀 전계-효과 트랜지스터의 제 1 게이트에 상기 커패시터의 상기 전압을 인가하는 단계; 적어도 부분적으로 상기 제 1 게이트의 전압에 따라 상기 제 1 핀 전계-효과 트랜지스터를 통해 전류를 제어하는 단계; 및 상기 전류 또는 상기 전류에 의해 생성되는 전압의 변화를 측정함으로써 상기 저장된 데이터를 판독하는 단계를 포함하는 방법이 제공된다.
본 발명의 제 4 양상에 따르면, 기판 내에 복수의 절연 트렌치들을 형성하는 단계; 상기 절연 트렌치들 사이에 복수의 트렌치 세그먼트들을 형성하는 단계; 복수의 핀들을 형성하는 단계를 포함하고, 상기 트렌치 세그먼트들이 인접한 핀들의 쌍들 사이에서 연장되지만, 4개 이상의 핀들 사이에서 연장되지 않는, 방법이 제공된다.
본 발명의 제 5 양상에 따르면, 메모리 셀들의 어레이를 포함하며, 각각의 메모리 셀이: 커패시터 플레이트; 및 상기 커패시터 플레이트에 연결되는 게이트를 가지는 제 1 트랜지스터를 포함하는, 메모리 디바이스가 제공된다.
도 1 내지 29는 본 기술의 실시예에 따른 액세스 디바이스 및 드라이버를 형성하는 프로세스의 단계들을 도시한 도면.
도 30은 도 1 내지 29에 의해 도시된 액세스 디바이스 및 드라이버로 형성될 수 있는 단일 데이터 셀의 회로 개략도.
도 30 내지 38은 도 1 내지 30의 액세스 디바이스 및 드라이버에 연결되는 데이터 소자를 형성하는 프로세스를 도시한 도면.
도 39 및 40은 본 기술의 실시예에 따른 데이터 셀들의 어레이(array)들의 2개의 실시예들을 도시한 도면.
도 41 내지 57은 본 기술의 실시예에 따른 액세스 디바이스 및 드라이버를 형성하는 프로세스의 제 2 실시예의 단계들을 도시한 도면.
도 58 내지 63은 도 41 내지 57의 프로세스에 의해 생성되는 액세스 디바이스 및 드라이버로 형성되는 데이터 셀을 도시한 도면.
도 1은 액세스 디바이스 및 드라이버를 형성하는 프로세스의 제 1 단계를 도시한다. 상기 프로세스는 기판(110)을 제공하는 것에서 시작될 수 있다. 기판(110)은 단-결정 또는 다-결정 실리콘, 비화 갈륨, 인화 인듐과 같은 반도체 물질들, 또는 반도체 특성들을 갖는 다른 물질들을 포함할 수 있다. 대안적으로, 또는 추가적으로, 기판(110)은 전자 디바이스가 구성될 수 있는 비-반도체 바디(non-semiconductor body), 예를 들어, 플라스틱 또는 세라믹 작업 표면과 같은 바디를 포함할 수 있다. 용어 "기판"은 프로세싱되지 않은 전체 웨이퍼(unprocessed whole wafer), 부분적으로-프로세싱된 전체 웨이퍼, 완전히-프로세싱된 전체 웨이퍼, 다이싱된 웨이퍼(diced wafer)의 일부, 또는 패키징된 전자 디바이스(packaging electronic device) 내의 다이싱된 웨이퍼의 일부를 포함하는 다양한 제조 단계들에서의 이러한 구조들을 포함한다.
기판(110)은 상부 도핑 영역(upper doped region)(112) 및 하부 도핑 영역(lower doped region)(114)을 포함할 수 있다. 상부 도핑 영역(112)의 깊이는 기판(110)의 상당한 에어리어에 걸쳐 일반적으로 균일할 수 있고, 상부 도핑 영역(112)은 하부 도핑 영역(114)과 상이하게 도핑될 수 있다. 예를 들어, 상부 도핑 영역(112)이 n+ 물질을 포함할 수 있고, 하부 도핑 영역(114)이 p- 물질을 포함할 수 있으며, 또 그 반대일 수 있다.
다음으로, 도 2에 의해 도시된 바와 같이, 여러 막들이 기판(110) 상에 형성될 수 있다. 패드 산화막(pad oxide)(116)이 직접적으로 상부 도핑 영역(112) 상에 형성될 수 있다. 패드 산화물(116)은 300Å 미만, 예를 들어, 일반적으로 80Å 부근의 두께를 가질 수 있다. 중단 바디(stop body)(예를 들어, 층)(118)가 패드 산화막(116) 상에 형성될 수 있다. 중단 바디(118)는 질화물을 포함할 수 있고, 300 Å 미만, 예를 들어, 일반적으로 95 Å 부근의 두께를 가질 수 있지만, 본원에 설명된 다른 구조들과 같이, 중단 바디(118)는 이러한 치수들 및 물질들로 제한되지 않는다. 희생 바디(sacrificial body)(120)가 중단 바디(118) 상에 형성될 수 있다. 희생 바디(120)는 폴리실리콘으로 이루어질 수 있고, 500 Å 및 2000 Å 사이, 예를 들어, 일반적으로 1000 Å 부근의 두께를 가질 수 있다. 하부 마스킹 바디(lower masking body)(122)가 희생 바디(120) 상에 형성될 수 있다. 하부 마스킹 바디(122)는 산화물로 이루어질 수 있고, 500 Å 및 2000 Å 사이, 예를 들어, 일반적으로 1000 Å 부근의 두께를 가질 수 있다. 최종적으로, 상부 마스킹 바디(124)가 하부 마스킹 바디(122) 상에 형성될 수 있다. 상부 마스킹 바디(124)는 탄소로 이루어질 수 있고, 1000 Å 및 3000 Å 사이, 예를 들어, 일반적으로, 2000 Å 부근의 두께를 가질 수 있다. 이러한 물질들(116, 118, 120, 122) 및 다른 물질들은 화학적-기상 증착, 스푼-온 코팅(spun-on coating)들, 또는 당업계에 공지된 다른 프로세스들로 형성될 수 있다.
다음으로, 도 3에 의해 도시된 바와 같이, 컬럼 마스크(column mask)(126)가 형성될 수 있다. (용어 "컬럼"은 이후에-도입되는 로우(row)들이 연장되는 방향과 상이한 방향 이외의 기판(110) 상의 임의의 특정 수평 방향을 나타내지 않는다.) 컬럼 마스크(126)는 폭(128)을 가지는 마스킹된 영역들 및 폭(130)을 가지는 노출된 영역들을 규정하는 라인(line)들의 패턴을 포함할 수 있다. 폭들(128 및 130)은 일반적으로 서로 동일할 수 있고, 각각 일반적으로 "F"라고 칭해지는 리소그래픽-레졸루션 한도(lithographic-resolution limit)(예를 들어, 포토리소그래픽-레졸루션 한도)와 동일하다. 컬럼 마스크(126)는 일반적으로 2F와 동일한 피치(pitch)(132)를 가질 수 있다. 컬럼 마스크(126)에 의해 형성된 라인들은 일반적으로 일직선이고, 일반적으로 서로 평행하며, 일반적으로 X-방향에서 연장될 수 있다. 이러한 라인들은 일반적으로 연속적일 수 있고, 일반적으로 X-방향에서 균일할 수 있다. 그러나, 다른 실시예들에서, 컬럼 마스크(126)에 의해 형성된 라인들은 다른 형상들을 가질 수 있는데, 예를 들어, 상기 라인들은 (예를 들어, 상하로, 좌우로, 또는 둘 모두로) 물결칠 수 있거나, X-방향에서 폭이 변화할 수 있거나, 또는 복수의 더 짧은 세그먼트(segment)들로부터 형성될 수 있다.
컬럼 마스크(126)를 형성한 이후에, 도 4에 의해 도시된 바와 같이, 컬럼 하드 마스크(column hard mask)(134)가 형성될 수 있다. 컬럼 하드 마스크(134)는 컬럼 마스크(126)에 의해 커버되지 않는 영역 아래에 배치되는 상부 마스킹 바디(124)의 부분 및 하부 마스킹 바디(122)의 부분을 (예를 들어, 방향성 플라즈마 에치(directional plasma etch)로) 일반적으로-이방성 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 에치는 희생 바디(120) 상에서 또는 희생 바디(120) 내에서 중단될 수 있다.
다음으로, 도 5에 의해 도시된 바와 같이, 컬럼 마스크(126)가 제거될 수 있고, 컬럼 스페이서(column spacer)들(136)이 컬럼 하드 마스크(134)의 측벽들 상에 형성될 수 있다. 컬럼 스페이서들(136)은 일반적으로 컨포멀 막(conformal film)(예를 들어, 수직 및 수평 구조들 둘 모두 상에서 일반적으로 균일한 두께로 이루어지는 막)을 증착하고 나서, 수평 표면들로부터 상기 막을 제거하기 위하여 상기 막을 이방성 에칭하여, 기판(110) 상에 일반적으로 수직 표면들에 대해 배치되는 물질을 남김으로써 형성될 수 있다. 컬럼 스페이서들(136)은 산화물로 이루어질 수 있고, 100 nm 미만, 예를 들어, 36 nm 미만 또는 일반적으로 36 nm와 동일한 폭(138)을 가질 수 있다. 컬럼 스페이서들(136)은 컬럼 하드 마스크(134)에 의해 노출되는 에어리어(area)를 F 이하의, 예를 들어, 일반적으로 3/4F, 1/2F, 또는 1/4F 이하의 폭(140)으로 좁힐 수 있다.
다음으로, 도 6에 의해 도시된 바와 같이, 컬럼 절연 트렌치(column isolation trench)들(142)이 형성될 수 있다. 컬럼 절연 트렌치들은 컬럼 스페이서들(136) 사이의 노출된 영역들을 일반적으로 이방성 에칭함으로써 형성될 수 있다. 컬럼 절연 트렌치들(142)은 폭(140)에 대응하는(예를 들어, 일반적으로 동일하거나 비례하는) 폭(141)을 가질 수 있다. 컬럼 절연 트렌치들(142)은 일반적으로 X-방향에서 연장될 수 있고, 일반적으로 서로 평행하고 일반적으로 일직선일 수 있다. 컬럼 절연 트렌치들(142)의 단면 형상은 X-방향에서 일반적으로 균일할 수 있다. 일부 실시예들에서, 컬럼 절연 트렌치들(142)은 500 Å 및 5000 Å 사이, 예를 들어, 일반적으로 2500 Å과 동일한 깊이(144)를 가질 수 있다.
컬럼 절연 트렌치들(142)을 형성한 이후에, 도 7에 의해 도시된 바와 같이, 상기 컬럼 절연 트렌치들이 유전체(146)로 부분적으로 또는 전체적으로 채워질 수 있다. 유전체(146)는 산화물과 같은 다양한 물질들로 이루어질 수 있고, 산화물 라이너(oxide liner) 및 질화물 라이너(nitride liner)와 같은 다양한 라이너 막들(도시되지 않음)로 라이닝될(lined) 수 있다. 일부 실시예들에서, 유전체(146)를 형성하기 이전에, 컬럼 절연 트렌치들(142)의 하부는 컬럼 절연 트렌치들(142)의 대향 측면들 상에서 구조들을 더 전기적으로 절연하기 위하여 선택되는 도펀트(dopant)가 주입 또는 확산될 수 있다.
다음으로, 도 8에 의해 도시된 바와 같이, 기판(100)이 평탄화될 수 있다. 기판(110)을 평탄화하는 것은 기판(110)을 에칭하는 것 또는 기판을 화학적-기계적 평탄화로 연마하는 것을 포함할 수 있다. 평탄화는 상부 마스킹 바디(124) 및 하부 마스킹 바디(122) 둘 모두를 제거하는 것을 포함할 수 있고, 희생 바디(120) 상에서 또는 희생 바디(120) 내에서 중단될 수 있다. 추가적으로, 유전체(146)의 상부가 제거될 수 있다.
다음으로, 도 9에 의해 도시된 바와 같이, 희생 바디(120)가 부분적으로 또는 전체적으로 제거될 수 있다. 이 희생 바디(120)를 제거하는 것은 노출된 유전체(146)의 상당한 부분을 제거함이 없이 희생 바디(120)를 선택적으로 에칭하는 에치, 즉, 희생 바디(120)에 선택적인 에치로 기판(110)을 습식 에칭 또는 건식 에칭하는 것을 포함할 수 있다. 에치가 다른 유형들의 물질의 상당한 양을 제거함이 없이 어떤 물질을 제거하는 경우에, 에치는 그 물질에 "선택적이라고" 한다. 희생 바디(120)를 제거한 이후에, 유전체(146)에 의해 형성되는 일반적으로 수직 돌출부(projection)들(148)이 기판(110)으로부터 연장될 수 있다.
다음으로, 도 10에 의해 도시된 바와 같이, 유전체(146)의 일반적으로 수직 돌출부들(146)의 측벽들 상에 제 2 컬럼 스페이서(150)가 형성될 수 있다. 상술된 컬럼 스페이서들(136)과 같이, 제 2 컬럼 스페이서들(150)은 기판(110) 상에 일반적으로 컨포멀 막을 증착하고 상기 막이 수평 표면들으로부터 일반적으로 제거될 때까지 상기 막을 이방성 에칭하여, 기판(110) 상의 수직 표면들 상에 물질을 남김으로써 형성될 수 있다. 제 2 컬럼 스페이서들(150)은 유전체(146)와 동일한 물질, 예를 들어, 산화물로 이루어질 수 있거나, 또는 상이한 물질로 이루어질 수 있다. 제 2 컬럼 스페이서들(150)은 100 nm 미만 또는 일반적으로 100 nm와 동일한, 예를 들어, 36 nm 미만 또는 일반적으로 36 nm와 동일한 폭(152)을 가질 수 있다. 상기 스페이서들(150)은 일반적으로 1F, 3/4F, 1/2F, 또는 1/4F 이하인 인접한 스페이서들(150) 간의 폭(154)을 규정할 수 있다.
제 2 그룹의 컬럼 스페이서들(150)을 형성한 이후에, 도 11에 의해 도시된 바와 같이, 컬럼-게이트 트렌치(column-gate trench)(152)가 형성될 수 있다. 컬럼-게이트 트렌치(152)는 제 2 그룹의 컬럼 스페이서들(150) 사이의 노출된 영역들을 일반적으로 이방성 에칭함으로써 형성될 수 있다. 컬럼-게이트 트렌치들(152)은 일반적으로 서로 및 컬럼 절연 트렌치들(142)에 평행할 수 있고, 일반적으로 X-방향에서 연장될 수 있다. 컬럼-게이트 트렌치들(152)은 컬럼 절연 트렌치들(142)의 깊이(144)(도 6) 미만이고 상부 도핑 영역(112)의 깊이를 초과하는 깊이(154)를 가질 수 있다.
다음으로, 도 12에 의해 도시된 바와 같이, 컬럼-세그먼팅 마스크(column-segmenting mask)(156)가 형성될 수 있다. 컬럼-세그먼팅 마스크(156)는 논의된 다른 마스크들과 같이, 포토리소그래피 또는 다른 패터닝 프로세스(patterning process)들로 형성되는 소프트 마스크(soft mask) 또는 하드 마스크(hard mask)일 수 있다. 컬럼-세그먼팅 마스크(156)는 마스킹된 영역들(158) 및 노출된 영역들(160)을 규정할 수 있다. 마스킹된 영역들(158)은 일반적으로 Y-방향에서 연장될 수 있고, 일반적으로 일직선이고 일반적으로 서로 평행할 수 있다. 그러나, 다른 실시예들에서, 마스킹된 영역들(158)은 물결치거나, 폭이 변화하거나, 또는 세그먼팅될 수 있다. 마스킹된 영역들(158)은 일반적으로 F 이하의 폭을 가질 수 있다. 노출된 영역들(160)은 마스킹된 영역들(158)보다 더 넓을 수 있고, 노출된 영역(160) 및 마스킹된 영역(158)이 함께, 일반적으로 컬럼-세그먼팅 마스크(156)의 피치(161)를 규정할 수 있다. 컬럼-세그먼팅 마스크(156)는 포토레지스트(photoresist)로부터 형성될 수 있거나 또는 예를 들어, 하드 마스크일 수 있다. 컬럼-세그먼팅 마스크(156)의 일부가 트렌치들(152) 내에 배치될 수 있다.
그 후, 도 13에 의해 도시된 바와 같이, 기판(110)이 에칭될 수 있다. 기판(110)을 에칭하는 것은 하부 도핑 영역(114)으로부터 물질을 선택적으로 제거하는 일반적으로 이방성 에치로 기판(110)을 에칭하는 것을 포함할 수 있다. 이것은 컬럼-게이트 트렌치들(152)의 더 깊은 부분들(162)을 형성할 수 있다.
상기 더 깊은 부분들(162)을 형성한 이후에, 도 14에 의해 도시된 바와 같이, 컬럼-세그먼팅 마스크(156)가 제거될 수 있고, 도 15에 의해 도시된 바와 같이, 기판(110)이 부분적으로 또는 실질적으로 평탄화될 수 있다. 기판(110)을 평탄화하는 것은 제 2 그룹의 컬럼 스페이서들(150) 및 수직 돌출부들(148)을 선택적으로 에칭하는 것을 포함할 수 있거나, 또는 이 프로세스는 화학적-기계적 평탄화로 이러한 구조들을 평탄화하는 것을 포함할 수 있다. 다른 실시예들에서, 제 2 그룹의 컬럼 스페이서들(150) 및 수직 돌출부들(148) 중 일부 또는 모두가 기판(110) 상에 남겨지고 후속 단계들 동안 제거될 수 있다.
다음으로, 도 16에 의해 도시된 바와 같이, 컬럼-게이트 유전체(164)가 형성될 수 있다. 컬럼-게이트 유전체(164)는 증착, 성장, 또는 다른 방법으로 형성될 수 있고, 상부 도핑 영역(112) 및 하부 도핑 영역(114)의 노출된 부분들을 실질적으로 또는 전체적으로 커버할 수 있다. 컬럼-게이트 유전체(164)는 본질적으로 산화물(예를 들어, 이산화 실리콘), 산질화물과 같은 다양한 유전체 물질들, 또는 예를 들어, 이산화 하프늄, 이산화 지르코늄, 및 이산화 티타늄과 같은 고-유전 상수 물질들을 포함하거나, 상기 물질들로 구성되거나, 상기 물질들로 이루어질 수 있다.
컬럼-게이트 유전체(164)를 형성한 이후에, 일부 실시예들에서, 도 17에 의해 도시된 바와 같이, 컬럼 게이트(166)가 형성될 수 있다. 컬럼 게이트(166)는 금속 또는 도핑된 폴리실리콘과 같은 전도성 물질로 이루어질 수 있고, 오버버든(overburden)이 형성될 때까지 기판(110) 상에 전도성 물질을 증착하고 나서, 컬럼 게이트(166)가 상부 도핑 영역(112) 아래에 리세스(recess)될 때까지 상기 전도성 물질을 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 컬럼 게이트(166)는 컬럼-게이트 트렌치들(152)의 더 깊은 부분들(162) 내로 리세스되지 않아서, 상기 컬럼 게이트(166)는 더 깊은 부분들(162) 사이에서 X-방향에서 일반적으로 연속적이다.
다음으로, 도 18에 의해 도시된 바와 같이, 컬럼-게이트 커버(168)가 기판(110) 상에 형성된다. 컬럼-게이트 커버(168)는 산화물, 질화물과 같은 유전체 물질, 또는 다른 적절한 물질일 수 있다. 일부 실시예들에서, 컬럼-게이트 커버(168)는 기판(110) 상에 유전체 물질을 증착하고 나서, 에치 또는 화학적-기계적 평탄화로 상기 유전체 물질을 평탄화함으로써 형성될 수 있다.
컬럼-게이트 커버(168)를 형성한 이후에, 도 19에 의해 도시된 바와 같이, 로우 마스크(row mask)(170)가 형성될 수 있다. 로우 마스크(170)는 일반적으로 Y-방향에서 연장되는 복수의 라인들을 포함할 수 있다. 일부 실시예들에서, 이러한 라인들은 일반적으로 평행하고, 일반적으로 일직선이며, Y-방향에서 일반적으로 균일한 폭으로 이루어진다. 그러나, 다른 실시예들에서, 이러한 라인들은 물결치거나, 폭이 변화하거나, 또는 세그먼팅될 수 있다. 로우 마스크(170)는 일반적으로 마스킹된 영역들(172) 및 노출된 영역들(174)을 규정할 수 있고, 상기 마스킹된 영역들 및 노출된 영역들은 함께 피치(176)로 X-방향에서 반복될 수 있다. 피치(176)는 컬럼-세그먼팅 마스크(156)의 피치(161)(도 12)의 1/2과 일반적으로 동일할 수 있다. 상기 마스크(170)는 X-방향에서 정렬되어, 로우 마스크(170)의 교호하는 노출된 영역들(174)이 컬럼-게이트 트렌치(152)의 더 깊은 부분(162)의 에지(edge)(178)와 중첩하도록(도 20의 에치-후 도면에 더 명확하게 도시된 배열) 할 수 있다. 마스킹된 영역(172)의 폭은 일반적으로 F, 3/4F, 또는 1/2F 이하일 수 있다. 로우 마스크(170)는 포토레지스트로 이루어질 수 있거나 또는 하드 마스크일 수 있다. 일부 실시예들에서, 로우 마스크(170)는 서브-포토리소그래픽 피처(sub-photolithographic feature)들을 형성하기 위하여 포토리소그래피로 형성된 구조를 더블 피칭(double pitching)함으로써 형성될 수 있거나, 또는 레지스트-리플로우 프로세스(resist-reflow process) 또는 하드 마스크가 습식 에치로 언더커팅(undercutting)되는 레지스트-언더컷 프로세스(resist-undercut process)와 같은 다른 서브-포토리소그래픽 기술들이 사용될 수 있다. (더블-피칭은 패터닝된 구조에 의해 규정되는 구조들의 수를 2배로 하기 위하여 패터닝된 구조 상에 측벽 스페이서들을 형성하는 프로세스를 나타낸다.)
다음으로, 도 20에 의해 도시된 바와 같이, 기판(110)이 로우-게이트 트렌치들(182)에 의해 분리되는 핀 로우(fin row)들(180)을 형성하도록 에칭될 수 있다. 로우-게이트 트렌치들(182)은 로우 마스크(170)에 의해 규정되는 노출된 영역들(174)을 일반적으로 이방성 에칭함으로써 형성될 수 있다. 로우-게이트 트렌치들(182)은 컬럼-게이트 트렌치들(152)의 더 깊은 부분(162)과 중첩하는 깊이로 기판(110) 내로 연장될 수 있다. 일부 실시예들에서, 로우-게이트 트렌치들(182)은 더 깊은 부분(162)의 하부로 연장되지 않아서, 컬럼 게이트(166)의 일부가 핀 로우들(180) 사이에서 연장되도록 한다.
로우-게이트 트렌치들(182)을 형성한 이후에, 도 21에 의해 도시된 바와 같이, 로우-게이트 유전체(184)가 형성될 수 있다. 로우-게이트 유전체(184)는 성장, 증착, 또는 다른 방법으로 형성될 수 있고, 컬럼-게이트 유전체(164)를 참조하여 상술된 유전체 물질들 중 하나 이상을 포함할 수 있다.
로우-게이트 유전체(184)를 형성한 이후에, 도 22에 의해 도시된 바와 같이, 로우 게이트들(186, 187, 188, 및 189)이 형성될 수 있다. 이 실시예에서, 로우 게이트들(186, 187, 188, 및 189)은 측벽-스페이서 프로세스로 형성될 수 있다. TiN, 다른 적절한 금속들, 또는 도핑된 폴리실리콘과 같은 전도성 물질의 막이 기판(110) 상에 증착되고 나서, 이방성 에칭되어, 각각의 핀 로우(180)의 어느 한 측 상에 전도성 측벽 스페이서(186 또는 188)를 남길 수 있다. 로우 게이트들(186, 187, 188, 및 189)은 상부 도핑 영역(112)과 중첩할 수 있다. 일부 실시예들에서, 로우 게이트들(186 및 187)은 서로, 그리고 일반적으로 동일한 전압에서 결합될 수 있거나, 또는 다른 실시예들에서, 독립적으로 제어될 수 있다. 유사하게, 로우 게이트들(188 및 189)은 서로 결합될 수 있거나 또는 독립적으로 제어될 수 있다.
다음으로, 도 23에 의해 도시된 바와 같이, 유전체 물질(190)이 기판(110) 상에 형성될 수 있다. 유전체 물질(190)은 산화물, 질화물, 또는 다른 적절한 물질일 수 있고, 인접한 핀 로우들(180)과 관련된 게이트들(186, 187, 188, 및 189)을 절연시킬 수 있다.
유전체 물질(190)을 형성한 이후에, 도 24에 의해 도시된 바와 같이, 기판(110)이 평탄화될 수 있다. 기판(110)은 에치 또는 화학적-기계적 평탄화로 평탄화될 수 있다. 일부 실시예들에서, 평탄화는 이후에-형성되는 데이터 라인들 및 데이터 소자들과의 전기적 콘택(contact)을 설정하기 위하여 상부 도핑 영역(112)의 상부를 노출시킨다.
이 프로세스는 3개의 트랜지스터들: 로우 게이트들(188 및 189)에 의해 제어되는 하나의 트랜지스터, 컬럼-세그먼트 게이트(210)에 의해 제어되는 하나의 트랜지스터, 및 로우 게이트들(186 및 187)에 의해 제어되는 하나의 트랜지스터를 각각 갖는 셀들(192)의 어레이를 생성할 수 있다. 이러한 트랜지스터들이 이하에 설명된다. 결과적인 어레이가 도 24의 사시도에 의해 도시되어 있고, 개별적인 셀의 예가 도 25 내지 30에 의해 도시되어 있다. 이 실시예에서의 각각의 셀의 반도체 부분이 도 25 및 26에 의해 도시되어 있고, 개별적인 셀의 다른 양상들이 도 27 내지 30에 의해 도시되어 있다.
도 25 및 26에 의해 도시된 바와 같이, 각각의 셀(192)은 핀들(194 및 196) 사이에서 연장되는 공통 캐비티(198)에 의해 분할되는 2개의 핀들(194 및 196)을 포함할 수 있다. 핀(194)은 캐비티(198)의 어느 한 측 상에 배치될 수 있는 2개의 레그(leg)들(200 및 202)을 포함할 수 있고, 핀(196)은 캐비티(198)의 어느 한 측 상에 또한 배치될 수 있는 2개의 레그들(204 및 206)을 포함할 수 있다. 일부 실시예들에서, 캐비티(198)는 레그들(204 및 206) 사이에서 스패닝(spanning)되는 상승된 부분(elevated portion)(208)을 형성하기 위하여 레그들(204 및 206) 사이의 깊이를 변화시킬 수 있다. 레그들(200, 202, 204, 및 206)은 상부 도핑 영역(112)으로부터 형성되는 말단부 및 하부 도핑 영역(114)으로부터 형성되는 하부를 포함할 수 있다. 이하에 설명되는 바와 같이, 핀(194)은 한 쌍의 적층된 트랜지스터들을 갖는 AND 게이트를 형성할 수 있고, 핀(196)은 단일 트랜지스터를 형성할 수 있다.
도 27은 단일 셀(192)의 예의 부분들의 분해도이다. 셀(192)은 도 25 및 26을 참조하여 설명된 반도체 부분들, 컬럼-게이트 세그먼트(210), 및 로우 게이트들(186, 187, 188, 및 189)을 포함할 수 있다. 컬럼-게이트 세그먼트(210)는 도 20에 의해 도시된 바와 같이, 로우-게이트 트렌치들(182)의 형성 동안 컬럼 게이트(166)를 분할함으로써 컬럼 게이트(166)로부터 형성될 수 있다. 컬럼-게이트 세그먼트(210)는 동일한 컬럼 게이트(166) 또는 다른 컬럼 게이트들(166)로부터 형성된 다른 컬럼-게이트 세그먼트들로부터 분리될 수 있는데, 예를 들어, 전기적으로 절연될 수 있다. 각각의 컬럼-게이트 세그먼트(210)는 매립된 부재(buried member)(212) 및 2개의 라이저(riser)들(214 및 216)을 포함할 수 있다. 라이저들(214 및 216)은 일반적으로 수직으로, 그리고 일반적으로 매립된 부재(212)로부터 수직으로 연장될 수 있고, 매립된 부재(212)는 라이저들(214 및 216)을 서로 전기적으로 연결시킬 수 있다. 라이저(216)는 일반적으로 자신(216)으로부터 수직으로 연장되고 상승된 부분(208)과 중첩하도록 형상화되는 립(lip)(218)을 포함할 수 있다. 일부 실시예들에서, 라이저들(214 및 216)의 상부는 일반적으로 상부 도핑 영역(112)과 중첩하지 않는다. 컬럼-게이트 세그먼트(210)는 일반적으로 캐비티(198)에 상보적일 수 있다.
도 27에 도시되어 있지 않을지라도, 셀(192)은 또한 상술된 절연 부재들: 유전체(146), 컬럼-게이트-유전체(164), 로우-게이트 유전체(184), 및 유전체 물질(190)을 포함할 수 있다.
도 28, 29, 및 30은 상술된 구조들에 대한 하나의 용도를 도시한다. 도 28은 셀(192)이 데이터 셀을 형성하도록 구성될 수 있는 하나의 방식을 도시한 셀(192)의 부분들의 사시도이고, 도 29는 셀(192)의 동작 동안 형성될 수 있는 전도성 채널의 사시도이다. 도 30은 셀(192) 또는 다른 셀들로 형성될 수 있는 데이터 셀의 예의 회로도이다.
도 28 및 30에 의해 도시된 바와 같이, 셀(192)은 데이터 소자(219), 전압원(Vcc), 데이터 라인(DL), 판독 제어 라인(CL READ), 및 기록 제어 라인(CL WRITE)에 연결될 수 있다. 일부 실시예들에서, 데이터 라인은 디지트 라인(digit line)이라고 칭해질 수 있고, 제어 라인들은 워드 라인들이라고 칭해질 수 있다. 이러한 도면들에서, 셀(192)로의 연결들은 셀(192)이 다양한 기술들에 의해 다른 디바이스들에 연결될 수 있다는 것을 강조하기 위하여 개략적인 형태로 표현된다. 이러한 연결들을 형성하는 프로세스의 하나의 예가 다음 도면들에 의해 도시되어 있다.
도 28에 의해 도시된 바와 같이, 데이터 라인(DL)은 레그들(202 및 206)에 연결될 수 있다. 전압원은 레그(200)에 연결될 수 있고, 데이터 소자들(219)은 레그(204) 및 컬럼-게이트 세그먼트(210)(도 27에서 볼 수 있음) 둘 모두에 연결될 수 있다. 데이터 소자(219)는 라이저(216) 및 립(218)을 통하여 컬럼-게이트 세그먼트(210)에 연결될 수 있다. 판독 제어 라인은 로우 게이트들(186 및 187)에 연결되거나 또는 로우 게이트들(186 및 187)로부터 형성될 수 있고, 기록 제어 라인은 로우 게이트(189)에 연결되거나 로우 게이트(189)로부터 형성될 수 있다. 일부 실시예들에서, 로우 게이트(188)는 셀(192)의 다음 동작들 중 일부 또는 모두 동안 사용되지 않을 수 있거나, 또는 기록 제어 라인에 연결될 수 있다.
전압(예를 들어, 상부 도핑 영역들(112) 및 하부 도핑 영역(114)의 도핑에 따라, 임계 전압을 초과하거나 임계 전압 미만인 전압)이 로우 게이트(189)에 인가될 때, 셀(192)은 전도성 채널(220)을 형성할 수 있고, 상기 전도성 채널의 예가 도 29에 의해 도시되어 있다. 일부 실시예들에서, 상기 채널(220)은 일반적으로 수직 부분(222) 및 일반적으로 수평 부분(224)을 포함할 수 있는데, 예를 들어, 이러한 부분들(222 및 224)은 일반적으로 L-형상을 형성할 수 있다. (이하에서, 이러한 부분들은 수직 부분(222) 및 수평 부분(224)이라고 칭해지는데, 이는 이러한 피처들 또는 임의의 다른 피처들이 반드시 정확하게 수직이거나, 수평이거나, 직각이라는 것을 제시하고자 하는 것이 아니다). 수직 부분(222)은 자신(222)의 상부에 일반적으로 비전도성 노치(nonconductive notch)(226)를 포함할 수 있다.
동작 시에, 채널(220)은 레그(204) 및 레그(206) 사이에서 전류를 도통시킬 수 있다. 일부 실시예들에서, 레그들(204 및 206)의 말단부는 소스(source) 또는 드레인(drain)이라고 칭해질 수 있다. 레그(204) 및 레그(206) 사이의 전류는 레그(204)로부터 채널(220) 내로 흐르는 전류에 대응하는 화살표들(228), 및 레그(206)를 통하여 채널(220)을 빠져나가는 전류에 대응하는 화살표들(230) 둘 모두에 의해 표현된다. 다른 실시예들, 또는 다른 동작들에서, 전류의 방향이 반전될 수 있다. 서브-임계 전압(sub-threshold voltage)이 로우 게이트(189)에 인가될 때, 셀(192)은 채널(220)을 설정할 수 없고, 전류가 일반적으로 레그들(204 및 206)의 상부 도핑 영역들(212)로부터 하부 도핑 영역(214)을 통해 흐를 수 없다. 따라서, 일부 실시예들에서, 레그들(204 및 206) 사이에서 흐르는 전류는 로우 게이트(189)의 전압에 의해 제어될 수 있다. (본원에 사용된 바와 같은, 서브-임계 전압은 전류가 흐르도록 하는 전압이며, 셀들의 구성, 예를 들어, PMOS-형 셀 또는 NMOS-형 셀에 따라 임계 전압 미만의 전압 또는 임계 전압을 초과하는 전압일 수 있다).
레그들(200 및 202) 사이에서 흐르는 전류는 2개의 상이한 전압들: 제어 판독 라인들(CL READ)의 전압 및 컬럼-게이트 세그먼트(210)(도 27)의 전압에 의해 부분적으로 또는 실질적으로 전체적으로 제어될 수 있다. 도 29에 의해 도시된 바와 같이, 상부 채널 부분들(232, 234, 236, 및 238)이 로우 게이트들(186 및 187)로부터 나오는 전계들에 의해 설정될 수 있다. 이러한 상부 채널 부분들(232, 234, 236, 및 238) 각각은 일반적으로 수직 부분 및 일반적으로 수평 부분을 포함할 수 있는데, 예를 들어, 일반적으로 L-형상을 가질 수 있다. 상부 채널 부분들(232 및 234)은 레그(200) 내에 형성될 수 있고, 하부 채널 부분들(236 및 238)은 레그(202) 내에 형성될 수 있다.
상부 채널 부분들(232 및 234)은 하부 채널(240)에 의해 상부 채널 부분들(236 및 238)에 연결될 수 있다. 하부 채널(240)은 상부 채널 부분들(232, 234, 236, 및 238)의 일반적으로 수평 부분 및 일반적으로 수직 부분 둘 모두에 일반적으로 직각일 수 있다. 일부 실시예들에서, 하부 채널(240)은 일반적으로 X-방향에서 연장되고, 일반적으로 U-형 단면을 갖는다. 하부 채널(240)은 컬럼-게이트 세그먼트(210)(도 27)로부터 나오는 전계들에 의해 형성될 수 있다.
동작 시에, 상부 채널 부분들(232, 234, 236, 및 238) 및 하부 채널(240) 둘 모두가 형성될 때 전류가 레그들(200 및 202) 사이에서 흐를 수 있다. 따라서, 핀(194)은 로우 게이트들(186 및 187)에 의해 제어되는 한 쌍의 상부 트랜지스터들 및 컬럼-게이트 세그먼트(210)에 의해 제어되는 하부 트랜지스터를 갖는 AND 게이트를 형성할 수 있다. 전류 흐름의 예는 상부 채널 부분들(232 및 234) 내로의 전류 흐름을 도시한 화살표들(242 및 244)에 의해 도시되어 있다. 이러한 전류들(242 및 244)은 하부 채널(240)을 통해 흐르고 나서, 화살표들(246 및 248)에 의해 도시된 바와 같이, 상부 채널 부분들(236 및 238) 밖으로 흐를 수 있다. 상부 채널 부분들(232 및 234)은 하부 채널(240)에 의해 상부 채널 부분들(236 및 238)에 직렬로 연결된다고 할 수 있다. 다른 실시예들 또는 다른 동작들에서, 전류의 방향이 반전될 수 있다.
도 30은 셀(192)(및 본 기술에 따른 다른 셀들)을 회로 개략도 형태로 도시한다. 도시된 셀(192)은 데이터 소자(219), 트랜지스터(250), 및 드라이버(252)를 포함할 수 있다. 데이터 소자(219)는 다양한 상이한 유형들의 데이터 소자들을 포함할 수 있다. 예를 들어, 데이터 소자(219)는 이미지 센서와 같은 센서, 예를 들어, 전하-결합 디바이스(charge-coupled device) 또는 광다이오드, 또는 메모리 소자를 포함할 수 있다. 다양한 유형들의 구상된 메모리 소자들 중에, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)와 같은 휘발성 메모리 소자들, 및 상-변화 메모리 소자들(예를 들어, 오보닉 디바이스(ovonic device)들), 플로팅 게이트 메모리 소자(floating gate memory element)들, 강자성 메모리 소자(ferroelectric memory element)들, 자기저항 메모리 소자들, 및 반도체-산화물-질화물-산화물-반도체(Semiconductor-Oxide-Nitride-Oxide-Semiconductor: SONOS) 메모리 소자들과 같은 비휘발성 메모리 소자들이 있다.
도 30에 의해 도시된 트랜지스터(250)는 도 28의 핀(196)에 의해 형성될 수 있고, 도 30에 의해 도시된 드라이버(252)는 도 28의 핀(194)에 의해 형성될 수 있다. 일부 실시예들에서, 드라이버(252)는 2개의 액세스 트랜지스터들(254 및 256) 및 증폭 트랜지스터(258)를 포함할 수 있다. 액세스 트랜지스터들(254 및 256)은 도 28에 의해 도시된 바와 같은 핀(194)의 레그들(200 및 202)에 의해 형성될 수 있고, 증폭 트랜지스터(258)는 도 27에 의해 도시된 바와 같은 컬럼-게이트 세그먼트(210)에 인접한 핀(194)의 부분에 의해 형성될 수 있다. 액세스 트랜지스터들(254 및 256)은 판독-액세스 디바이스들이라고 칭해질 수 있고, 트랜지스터(250)는 기록-액세스 디바이스라고 칭해질 수 있다. 다른 실시예들은 다이오드들과 같은 다른 유형들의 판독-액세스 및 기록-액세스 디바이스들을 포함할 수 있다.
도 30에 의해 도시된 셀(192)은 데이터 소자(219)로부터 데이터를 출력할 수 있다. 동작 시에, 데이터 소자(219)는 증폭 트랜지스터(258)의 게이트에 전압을 인가할 수 있고, 증폭 트랜지스터(258)는 이 신호를 증폭할 수 있다. 증폭 트랜지스터(258)는 자신의 트라이오드 영역(triode region)에서 동작하도록 구성될 수 있고, 데이터 소자(219)로부터의 전압에 따라 변화할 수 있는 자신의 소스 및 자신의 드레인 사이의 전류를 구동시킬 수 있는데, 예를 들어, 증폭 트랜지스터(258)는 자신의 게이트의 전압에 일반적으로 비례하는 전류를 도통시킬 수 있다. 증폭 트랜지스터(258)를 통해 전류를 도통시키기 위하여, 액세스 트랜지스터들(254 및 256)은 전압원(Vcc) 및 데이터 라인(DL) 사이의 경로를 폐쇄할 수 있다. 판독 신호가 판독 제어 라인(CL READ) 상에서 어서팅(asserting)될 때, 액세스 트랜지스터들(254 및 256)은 전도성 상태로 진입하여, 전류가 증폭 트랜지스터(258)를 통하여 데이터 라인(DL) 및 전압원(Vcc) 사이에서 흐르도록 할 수 있다. 데이터 라인(DL)으로의 또는 데이터 라인(DL)으로부터의 전류의 크기는 부분적으로 또는 실질적으로 전체적으로, 데이터 소자(219)가 증폭 트랜지스터(258)의 게이트에 인가하는 전압에 의하여 제어될 수 있다. 따라서, 일부 실시예들에서, 데이터 라인(DL) 및 전압원(Vcc) 사이에서 흐르는 전류는 데이터 소자(219)로부터 출력되는 데이터 값을 나타낼 수 있다(예를 들어, 일반적으로 상기 데이터 값에 비례할 수 있다).
드라이버(252)의 일부 실시예들은 데이터 소자(219)가 데이터 라인(DL)을 통해 데이터를 전달하는 속도 및 정확도를 증가시킨다고 여겨진다. 데이터 라인(DL) 내로 흐르는 전류가 데이터 소자(219)라기보다는 오히려, 전압원(Vcc)에 의해 공급되기 때문에, 데이터를 판독할 때 데이터 라인(DL)이 전압을 변화시키는 속도는 적어도 부분적으로 데이터 소자 또는 이의 신호의 크기로부터 분리될 수 있다. 따라서, 상대적으로 작은 전류들을 공급하는 상대적으로 작은 데이터 소자(219)가 여전히 디지트 라인(DL) 전압을 고속으로 변화시킬 수 있다.
일부 실시예들에서, 데이터 소자(219)는 증폭 트랜지스터(258)의 게이트에 인가된 전압의 상대적으로 작은 변화들을 통하여 다중 비트, 예를 들어, 2, 3, 4, 5 또는 그 이상의 비트의 데이터를 전달할 수 있다. 전압의 이러한 상대적으로 작은 차이들은 드라이버(252)에 의해 증폭될 수 있고, 데이터 라인(DL)을 통하여 출력될 수 있다. 따라서, 데이터 소자(219)의 레졸루션이 드라이버(252)로 신호들을 증폭함으로써 증가될 수 있다.
메모리 디바이스들에서의 실시예들과 같은 일부 실시예들에서, 데이터는 데이터 소자(219)에 기록될 수 있다. 데이터를 기록하기 위하여, 신호가 기록 제어 라인(CL WRITE) 상에서 어서팅될 수 있고, 이 신호는 트랜지스터(250)를 턴 온(turn on)시킬 수 있다. 트랜지스터(250)가 턴 온될 때, 전류가 데이터 라인(DL)으로부터 데이터 소자(219)로 흐를 수 있고, 이 전류는 데이터 소자(219)의 특성, 예를 들어, 저장된 전하 또는 결정도(degree of crystallinity)를 변화시킬 수 있다. 데이터 소자(219)의 특성의 변화가 데이터를 저장하는데 사용될 수 있다.
도 31 내지 38은 도 28의 셀(192)을 커패시터 메모리 소자(capacitor memory element)에 연결하는 프로세스의 예를 도시한다. 도 31에 의해 도시된 바와 같이, 디지트 라인들(260)이 기판(110) 상에 형성될 수 있다. 디지트 라인들(260)은 일반적으로 X-방향에서 연장될 수 있고, 셀들(192)의 레그들(206 및 202)에 연결될 수 있다. 데이터 라인들(260)은 일반적으로 일직선일 수 있지만, 다른 실시예들에서, 다른 형상들을 가질 수 있는데, 예를 들어, 물결치거나, 폭이 변화하거나, 세그먼팅될 수 있다. 일부 실시예들에서, 데이터 라인들(260)은 레그들(202 및 206) 위에 이격될 수 있고, 비아(via), 콘택, 또는 다른 구조를 통하여 레그들(202 및 206)에 연결될 수 있다.
다음으로, 도 32에 의해 도시된 바와 같이, 유전체 바디(262)가 데이터 라인들(260) 상에 형성될 수 있고, 도 33에 의해 도시된 바와 같이, 비아들(264)이 유전체 바디(262)를 통해 개방될 수 있다. 비아들(264)은 셀들(192) 각각에서 레그들(200)을 노출시킬 수 있다. 비아들(264)은 포토리소그래피로 기판(110)을 패터닝하고 나서, 유전체 바디(262)의 노출된 부분을 제거하기 위하여 기판(110)을 일반적으로 이방성 에칭함으로써 형성될 수 있다.
비아들(264)을 개방시킨 이후에, 도 34에 의해 도시된 바와 같이, 콘택들(266)이 비아들(264) 내에 형성될 수 있고, 전압원 커넥터(voltage-source connector)들(268)이 형성될 수 있다. 일부 실시예들에서, 콘택들(266)은 기판(110) 상에 상술된 전도성 물질들 중 하나 이상과 같은 일반적으로 전도성 물질을 증착하고, 상기 전도성 물질이 주로 비아들(264) 내부에 유지될 때까지 전도성 물질을 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 전압원 커넥터들(268)은 일반적으로 전도성 막을 증착하고 상기 전도성 막을 패터닝 및 에칭함으로써 형성될 수 있다. 도시된 전압원 커넥터들(268)은 일반적으로 Y-방향에서 연장된다. 다른 실시예들에서, 전압원 커넥터들은 다른 방향들, 예를 들어, X-방향에서 연장될 수 있거나, 또는 전도성 플레이트(conductive plate)로부터 형성될 수 있다.
다음으로, 도 35에 의해 도시된 바와 같이, 또 다른 유전체 바디(270)가 기판(110) 상에 형성될 수 있다. 유전체 바디(270)는 산화물, 질화물, 스푼-온 유전체, 또는 다른 적절한 물질들로 이루어질 수 있다.
유전체 바디(270)를 형성한 이후에, 도 36에 의해 도시된 바와 같이, 비아들(272)이 유전체 바디(270) 및 유전체 바디(262)를 통해 형성될 수 있다. 비아들(272)은 포토리소그래피로 기판(110)을 패터닝하고 기판(110)을 일반적으로 이방성 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 비아들(272)은 레그(204) 및 컬럼-게이트 세그먼트(210)의 라이저(216) 둘 모두와 중첩할 수 있다. 일부 실시예들에서, 비아들(272)을 개방시키는 에치는 컬럼-게이트 커버(168)의 일부를 선택적으로 제거하여 컬럼-게이트 세그먼트들(210)의 부분을 노출시킬 수 있다. 특정 실시예들에서, 이 에치는 로우 게이트들(186, 187, 188, 및 189)을 커버하는 보호 유전체(190)의 상당한 부분을 제거하지 않아서, 이러한 구조들이 일반적으로 컬럼-게이트 세그먼트(210)로부터 절연된 채로 유지되도록 할 수 있다.
다음으로, 도 37에 의해 도시된 바와 같이, 커패시터 플레이트들(274)이 기판(110) 상에 형성될 수 있다. 커패시터 플레이트들(274)은 상부의 컵-형 부분(cup-shaped portion)(276) 및 하부 콘택(278)을 포함할 수 있다. 컵-형 부분(276)은 희생 층을 증착하고 나서, 상기 희생 층 내에 커패시터 플레이트들(274)에 상보적인 홀들을 에칭함으로써 형성될 수 있다. 홀들을 형성한 이후에, 일반적으로 컨포멀 막이 희생 층 상에 증착될 수 있고, 홀들의 외부에 배치된 컨포멀 막의 부분을 제거함으로써 컵-형 부분(276)을 남기기 위하여 예를 들어, 화학적-기계적 평탄화로 평탄화될 수 있다. 커패시터 플레이트들(274)은 전도성 물질, 예를 들어, 금속, 도핑된 폴리실리콘, 또는 다른 적절한 물질들로 이루어질 수 있다. 하부 콘택(278)은 레그(204) 및 컬럼-게이트 세그먼트(210)의 라이저(216) 둘 모두에 연결될 수 있다. 후속 단계들에서, 커패시터 유전체가 커패시터 플레이트들(274) 상에 증착될 수 있고, 기판(110) 상에 전도성 막을 증착하는 것에 의하여 공통 커패시터 플레이트가 형성됨으로써, 커패시터들을 형성할 수 있다.
동작 시에, 커패시터 플레이트들(274)은 전하를 축적함으로써 데이터를 저장할 수 있다. 전하의 크기는 특정 데이터 값들에 대응할 수 있는데, 예를 들어, 작은 전하는 0에 대응할 수 있고, 더 큰 전하는 1에 대응할 수 있다. 일부 실시예들에서, 저장된 전하의 범위는 다중 비트 데이터 값들, 예를 들어, 2, 3, 4, 또는 그 이상의 비트에 대응하는 더 작은 증분(increment)들로 분할될 수 있다.
도 38은 커패시터 플레이트(274)에 연결되는 단일 셀(192)의 예를 도시한다. 이 실시예에서, 커패시터 플레이트(274)는 데이터 소자이고, 핀(196)은 로우 게이트(189)에 의해 제어되는 액세스 디바이스를 형성하고, 핀(194)은 로우 게이트들(186 및 187) 및 컬럼-게이트 세그먼트(210)(도 27) 둘 모두에 의해 제어되는 드라이버를 형성한다. 로우 게이트(186 및 187)가 임계 전압 이상으로 에너자이징(energizing)될 때, 컬럼-게이트 세그먼트(210)(도 27) 상에 커패시터 플레이트(274)에 의해 어서팅되는 전압의 크기에 따라 전류가 전압원 커넥터(268)로부터 데이터 라인(260)으로 흐를 수 있다. 전압원으로부터의 이 전류의 크기는 데이터 라인(260)의 전압을 변화시킴으로써 커패시터 플레이트(274)에 의해 저장되는 데이터의 값을 표시할 수 있다. 예를 들어, 디지트 라인(260)의 전압의 상승은 1의 저장된 데이터 값에 대응할 수 있고, 디지트 라인(260)의 전압의 감소는 0의 저장된 데이터 값에 대응할 수 있다.
도 39는 셀들(192)의 어레이(280)의 하나의 예를 도시한다. 도시된 어레이(280)는 복수의 셀들(192), 판독-제어 드라이버(282), 기록-제어 드라이버(284), 데이터 센서(286), 데이터 드라이버(288), 및 전압원(290)을 포함할 수 있다. 상술된 바와 같이, 셀들(192)은 커패시터 플레이트(294), 컬럼-게이트 세그먼트(210), 및 레그들(200, 202, 204, 및 206)을 각각 포함할 수 있다. 셀들(192)의 레그들(202 및 206)은 데이터 드라이버(288) 및 데이터 센서(286)에 연결될 수 있고, 레그(200)는 전압원 커넥터(268)를 통하여 전압원(290)에 연결될 수 있다.
동작 시에, 데이터 드라이버(288)는 데이터를 커패시터 플레이트들(274)에 기록하기 위하여 데이터 라인들(260)을 통해 전압 또는 전류를 출력할 수 있고, 데이터 센서(286)는 데이터 라인들(260) 상에서 셀들(192)에 의해 출력된 전류들 또는 전압들을 판독, 예를 들어, 디지털 값들에 대응하는 개별 카테고리(category)들로 카테고리화할 수 있다. 판독-제어 드라이버(282)는 선택된 셀(192)의 로우 게이트들(186 및 187) 상에 전압을 어서팅함으로써 판독을 위한 셀들(192)을 선택하도록 구성될 수 있다. 일부 실시예들에서, 이러한 로우 게이트들(186 및 187)은 판독 제어 라인들 또는 판독 워드 라인들이라고 칭해질 수 있다. 기록-제어 드라이버(284)는 그 셀(192)과 관련된 로우 게이트(189) 상에 전압을 어서팅함으로써 셀을 선택하도록 구성될 수 있다. 로우 게이트(189)는 일부 실시예들에서, 기록-제어 라인들 또는 기록 워드 라인들이라고 칭해질 수 있다.
상기 어레이(280) 내의 도시된 셀들(192)은 일반적으로 직사각형 격자로 배열될 수 있다(예를 들어, 상기 셀들은 일반적으로 유사한 방위(orientation)들을 가질 수 있고, 일반적으로 직각 로우들 및 컬럼들로 배열될 수 있다). 다른 실시예들에서, 상기 셀들은 상이한 배열들을 가질 수 있다. 예를 들어, 셀들(192)은 육각형 격자의 오프셋팅 로우(offset row)들로 배열되거나 또는 도 40의 어레이(292)에 의해 도시된 바와 같이, 인접한 로우들에서 상이한 방위들로 배열될 수 있다. 이 실시예에서, 셀들(192)은 제 1 방향에서 방위가 맞춰질 수 있고, 인접한 로우들의 셀들(192')은 반대 방향에서 방위가 맞춰지고 셀(192)의 대략적으로 1/2만큼 오프셋될 수 있다.
도 41 내지 63은 드라이버를 갖는 데이터 셀을 형성하는 프로세스의 또 다른 예를 도시한다. 본 예에서, 프로세스는 도 41에 의해 도시된 상태에서 기판(294)을 획득하는 것에서 시작한다. 기판(294)은 도 1 내지 10에 의해 도시되고 상술된 단계들을 실행함으로써(또는 실행하도록 함으로써) 획득될 수 있다. 따라서, 기판(294)은 상술된 하부 도핑 영역(112), 하부 도핑 영역(114), 컬럼 절연 트렌치들(142), 유전체(146), 수직 돌출부들(148), 및 제 2 그룹의 컬럼 스페이서들(150)을 포함할 수 있다.
일부 실시예들에서, 도 41의 기판(294)은 적어도 하나의 면에서 도 10의 기판(110)과 상이할 수 있다. 인접한 컬럼 스페이서들(150) 사이의 갭들(295)이 갭들(154)(도 10)보다 더 넓을 수 있다. 더 넓은 갭들(295)은 컬럼 절연 트렌치들(142)의 쌍들 사이의 거리를 증가시키기 위하여 컬럼 마스크(126)(도 3)의 간격을 조정함으로써 더 넓어질 수 있다.
다음으로, 도 42에 의해 도시된 바와 같이, 제 3 컬럼 스페이서(296)가 형성될 수 있다. 제 3 컬럼 스페이서(296)는 기판(294) 상에 막을 증착하고 나서, 수평 표면들로부터 막을 제거하기 위하여 상기 막을 일반적으로 이방성 에칭함으로써 형성될 수 있다. 제 3 컬럼 스페이서(296)는 일반적으로 더 넓은 갭(295) 내의 갭(298)을 규정할 수 있다. 일부 실시예들에서, 갭(298)은 갭(154)(도 3)과 일반적으로 동일할 수 있다. 제 3 컬럼 스페이서(296)는 자신(296)의 선택적 제거를 용이하게 하기 위하여 제 2 그룹의 컬럼 스페이서들(150) 및 수직 돌출부들(148)과 상이한 물질로 이루어질 수 있다. 예를 들어, 제 2 그룹의 컬럼 스페이서들(150) 및 수직 돌출부들(148)은 산화물일 수 있고, 제 3 컬럼 스페이서(296)는 폴리실리콘일 수 있다.
제 3 컬럼 스페이서(296)를 형성한 이후에, 도 43에 의해 도시된 바와 같이, 마스킹 물질(300)이 기판(294) 상에 형성될 수 있다. 마스킹 물질(300)은 기판(294)을 평탄화하기 위하여 오버버든(302)으로 형성될 수 있다. 일부 실시예들에서, 마스킹 물질(300)은 이들 물질의 선택적 제거를 용이하게 하기 위하여 제 3 컬럼 스페이서(296)와 상이한 물질이다. 예를 들어, 마스킹 물질(300)은 산화물일 수 있다.
다음으로, 도 44에 의해 도시된 바와 같이, 기판(294)이 평탄화될 수 있다. 평탄화는 ("앨리게이터 에치(alligator etch)"라고 당업계에서 칭하는 에치와 같은) 에칭되는 물질들 사이에서 일반적으로 비선택적인 에치로 기판(294)을 에칭하는 것 또는 화학적-기계적 평탄화로 기판(294)을 연마하는 것을 포함할 수 있다.
기판(294)을 평탄화한 이후에, 도 45에 의해 도시된 바와 같이, 컬럼-노치 마스크(column-notch mask)(302)가 형성될 수 있다. 컬럼-노치 마스크(302)는 하드 마스크(예를 들어, 산화물 하드 마스크)일 수 있거나, 또는 포토레지스트로 이루어질 수 있다. 컬럼-노치 마스크(302)는 컬럼 절연 트렌치들(142)의 쌍들 사이의 제 3 컬럼 스페이서들(296) 중 하나 위의 공간을 제외하고는 기판(294)을 일반적으로 커버할 수 있다. 도시된 실시예에서, 컬럼-노치 마스크(302)의 노출된 영역(304)은 일반적으로 남겨진 제 3 컬럼 스페이서(296)와 정렬될 수 있다. 노출된 영역(304)은 남겨진 제 3 컬럼 스페이서(296)에 인접한 구조들(150 및 300)이 하드 마스크의 기능을 할 수 있기 때문에, Y-방향에서 정렬 마진(alignment margin)을 증가시키기 위하여 남겨진 제 3 컬럼 스페이서(296)보다 더 넓어질 수 있다.
다음으로, 도 46에 의해 도시된 바와 같이, 컬럼 노치(306)가 기판(294) 내에 형성될 수 있다. 일부 실시예들에서, 컬럼 노치(306)는 노출된 영역(304) 아래에 배치된 제 3 컬럼 스페이서(296)를 선택적으로 에칭하고 나서, 제 2 그룹의 컬럼 스페이서들(150) 및 마스킹 물질(300)을 마스크로서 사용하여 상부 도핑 영역(112)을 통하여 에칭함으로써 형성될 수 있다. 제 3 컬럼 스페이서(296)가 폴리실리콘으로 이루어지는 실시예들에서, 제 3 컬럼 스페이서(296)는 수산화 테트라메틸암모늄(TMAH) 에치로 제거될 수 있다. 제 3 컬럼 스페이서들(296) 중 하나를 제거하면, 컬럼 노치(306)의 폭을 일반적으로 규정할 수 있는 갭(308)이 형성될 수 있다. 일부 실시예들에서, 갭(308)은 1F, 3/4F, 또는 1/2F보다 좁거나 또는 이들과 일반적으로 동일할 수 있다.
컬럼 노치(306)를 형성한 이후에, 도 47에 의해 도시된 바와 같이, 컬럼-노치 마스크(302)가 제거될 수 있고, 컬럼 노치(306)가 부분적으로 또는 전체적으로 컬럼-노치 유전체(310)로 채워질 수 있다. 컬럼-노치 유전체(310)는 컬럼 노치(306)가 실질적으로 채워질 때까지 컬럼 노치(306) 내에 TEOS(tetra-ethyl-ortho-silicate) 같은 산화물과 같은 유전체 물질을 증착함으로써 형성될 수 있다. 일부 실시예들에서, 컬럼-노치 유전체(310)는 상부 도핑 영역(112) 및 하부 도핑 영역(114)에 인접한 산화물 및 질화물 라이너와 같은 하나 이상의 라이너 물질들을 포함할 수 있다.
다음으로, 일부 실시예들에서, 도 48에 의해 도시된 바와 같이, 제 2 컬럼-노치 마스크(312)가 기판(294) 상에 형성될 수 있다. 제 2 컬럼-노치 마스크(312)는 하드 마스크(예를 들어, 산화물 하드 마스크)이거나 포토레지스트로 이루어질 수 있고, 복수의 노출된 영역들(314)을 규정할 수 있다. 이 실시예에서, 노출된 영역들(314)은 일반적으로 직사각형 격자로 배열될 수 있지만, 다른 실시예들에서, 상이하게, 예를 들어, 일반적으로 육각형 격자로 배열될 수 있다. 도시된 노출된 영역들(314)은 일반적으로 입방형 부피를 규정할 수 있지만, 다른 실시예들에서, 다른 형상들을 가질 수 있는데, 예를 들어, 일반적으로 우측-타원-원통형 부피 또는 우측-원형-원통형 부피를 규정할 수 있다. 이 실시예에서, 노출된 영역들(314)은 일반적으로 남아 있는 제 3 컬럼 스페이서(296) 위에 배치되고, 일반적으로 이 구조와 정렬된다. Y-방향의 정렬 마진들을 증가시키기 위하여, 노출된 영역들(314)은 남아 있는 제 3 컬럼 스페이서(296)의 폭(318)보다 더 넓은 폭(316)을 가질 수 있다.
다음으로, 도 49에 의해 도시된 바와 같이, 컬럼-트렌치 세그먼트들(319)이 기판(294) 내에 형성될 수 있다. 컬럼-트렌치 세그먼트들(319)은 2개의 단계들에서 형성될 수 있다. 일부 실시예들에서, 노출된 영역들(314) 아래에 배치된 제 3 컬럼 스페이서(296)의 일부가 예를 들어, TMAH 습식 에치 또는 건식 에치로 제거될 수 있다. 제 3 컬럼 스페이서(296)의 이 부분은 일반적으로 제 3 컬럼 스페이서(296)에 선택적이고 제 2 컬럼 스페이서(150) 또는 마스킹 물질(300) 중 하나에 선택적이지 않는 에치로 제거될 수 있다. 이 선택성의 결과로서, 일부 실시예들에서, 이러한 물질들(150 및 300)의 상당한 부분이 기판(294) 상에 유지됨으로써, 노출된 영역(314)의 폭(316)보다 더 좁은 폭(320)을 규정하는 하드 마스크로서의 기능을 할 수 있다. 제 3 컬럼 스페이서(296)를 통한 개구를 형성한 이후에, 컬럼-트렌치 세그먼트(319)들의 나머지가 형성될 수 있다. 일부 실시예들에서, 상부 도핑 영역(112) 및 하부 도핑 영역(114)은 X-방향에서 피처들을 규정하기 위하여 제 2 컬럼-노치 마스크(312)를 사용하고 Y-방향에서 피처들을 규정하기 위하여 제 2 그룹의 컬럼 스페이서들(150) 및 마스킹 물질(300) 둘 모두를 사용하여 일반적으로 이방성 에칭될 수 있다. 컬럼-트렌치 세그먼트들(319)은 컬럼 노치(306)의 폭(308)과 일반적으로 동일한 폭을 가질 수 있다.
도시되어 있지 않지만, 컬럼-트렌치 세그먼트(319)의 하나 또는 양 측면들의 하부에는 기생 디바이스(parasitic device)들의 N-채널 형성을 억제하기 위하여 높은 Vth 임플란트(implant)가 주입될 수 있다. 예를 들어, 컬럼-트렌치 세그먼트(319)의 우측(321)에는 각이 있는 임플란트(angled implant)가 주입될 수 있다.
컬럼-트렌치 세그먼트들(319)을 형성한 이후에, 도 50에 의해 도시된 바와 같이, 제 2 컬럼-노치 마스크(312)가 제거될 수 있고, 컬럼-게이트 유전체(322)가 형성될 수 있다. 컬럼-게이트 유전체(322)는 도 21에 의해 도시된 컬럼-게이트 유전체(164)를 참조하여 상술된 물질들 중 어느 하나를 포함할 수 있다.
컬럼-게이트 유전체(322)를 형성한 이후에, 도 51에 의해 도시된 바와 같이, 컬럼-게이트 세그먼트들(324)이 형성될 수 있다. 컬럼-게이트 세그먼트들(324)은 기판(294) 상에 금속 또는 도핑된 폴리실리콘(예를 들어, n+ 도핑된 폴리실리콘)과 같은 전도성 물질을 예를 들어, 화학적-기상 증착 또는 물리적-기상 증착으로 증착함으로써 형성될 수 있다. 일부 실시예들에서, 전도성 물질은 그 후에, 컬럼-트렌치 세그먼트들(319) 내로 그 전도성 물질을 리세스하도록 에칭될 수 있다. 컬럼-게이트 세그먼트들(324)은 일반적으로 X-방향에서 연장될 수 있고, 일반적으로 프로세스의 이 단계에서 다른 컬럼-게이트 세그먼트들(324)로부터 절연될 수 있다.
다음으로, 도 52에 의해 도시된 바와 같이, 기판(294)이 평탄화될 수 있다. 평탄화는 상부 도핑 영역(112) 위에 배치된 물질들 중 일부 또는 실질적으로 모두를 제거하는 것을 포함할 수 있다. 기판(294)은 화학적-기계적 평탄화 또는 앨리게이터 에치와 같은 일반적으로 비-선택적 에치로 평탄화될 수 있다.
평탄화 이후에, 도 53에 의해 도시된 바와 같이, 로우 마스크(326)가 기판(294) 상에 형성될 수 있다. 로우 마스크(326)는 소프트 마스크 또는 하드 마스크일 수 있고, 일반적으로 복수의 마스킹된 영역들(328) 및 노출된 영역들(330)을 규정할 수 있고, 상기 영역들 둘 모두는 일반적으로 Y-방향에서 연장될 수 있다. 일부 실시예들에서, 마스킹된 영역들(328)의 폭은 포토리소그래피로 형성된 마스크를 더블 피칭 또는 리플로우하는 것과 같은 서브-포토리소그래픽 기술들로 규정될 수 있다. 마스킹된 영역들(328)은 일반적으로 서로 평행하고 일반적으로 일직선일 수 있거나, 또는 다른 실시예들에서, 다른 형상들을 가질 수 있는데, 예를 들어, 옆으로 물결칠 수 있거나, 불연속적일 수 있거나, 또는 Y-축을 따라 폭이 변화할 수 있다. 일부 실시예들에서, 마스킹된 영역(328)의 폭은 일반적으로 F, 3/4F, 또는 1/2F 이하이다. 폭(330)은 폭(328)보다 더 클 수 있는데, 예를 들어, 일부 실시예들에서, 폭(330)은 일반적으로 F와 동일할 수 있다. 마스킹된 영역들(328)은 일반적으로 컬럼-게이트 세그먼트들(324)의 대향 단부들과 정렬될 수 있고, 부분적으로 또는 실질적으로 전체적으로 컬럼-게이트 세그먼트들(324)의 대향 단부들 위에 배치될 수 있다.
다음으로, 도 54에 의해 도시된 바와 같이, 로우-게이트 트렌치들(332)이 형성될 수 있다. 로우-게이트 트렌치들(332)은 마스킹된 영역들(328) 사이에서 기판(294)을 일반적으로 이방성 에칭함으로써 형성될 수 있다. 로우-게이트 트렌치들(332)은 핀 로우들(334)을 규정할 수 있다. 로우-게이트 트렌치들(332)은 컬럼 노치(306)의 깊이(338)보다 더 크지만, 일부 실시예들에서, 컬럼-트렌치 세그먼트(319)의 깊이(340)만큼 크지는 않은 깊이(336)를 가질 수 있다.
로우-게이트 트렌치들(332)을 형성한 이후에, 도 55에 의해 도시된 바와 같이, 로우 마스크(326)가 제거될 수 있고, 로우-게이트 유전체(342)가 기판(294) 상에 형성될 수 있다. 로우-게이트 유전체(341)는 도 21에서 컬럼-게이트 유전체를 참조하여 상술된 물질들 중 어느 하나를 포함할 수 있다.
다음으로, 도 56에 의해 도시된 바와 같이, 로우 게이트들(342, 344, 346, 및 348)이 형성될 수 있다. 로우 게이트들(342, 344, 346, 및 348)은 예를 들어, 전도성 물질의 블랭킷 막(blanket flim)을 증착하고 나서, 일반적으로 수직 표면들에 인접한 일부 전도성 물질을 남기면서, 수평 표면들로부터 전도성 물질을 제거하도록 상기 전도성 물질을 일반적으로 이방성 에칭함으로써 측벽-스페이서 프로세스로 형성될 수 있다. 로우 게이트들(342, 344, 346, 및 348)은 금속들(예를 들어, TiN) 또는 도핑된 폴리실리콘과 같은 다양한 전도성 물질들로 이루어지거나 상기 다양한 전도성 물질들을 포함할 수 있다. 도시된 로우 게이트들(342, 344, 346, 및 348)은 일반적으로 X-방향에서 연장되고, 일반적으로 컬럼-게이트 세그먼트들(324)과 수직일 수 있다.
도 56은 셀들(350)의 어레이를 도시하며, 개별적인 셀(350)의 부분들이 도 57에 의해 더 상세히 도시되어 있다. 구체적으로, 도 57은 로우 게이트들(342, 344, 346, 및 348), 컬럼-게이트 세그먼트(324), 및 상부 도핑 영역(112) 및 하부 도핑 영역(114)에 의해 형성될 수 있는 셀(350)의 반전도성 부분(358)의 분해도를 도시한다. 이러한 피처들을 명확하게 디스플레이하기 위하여, 셀(350)의 절연 부분들이 도 57에 도시되어 있지 않다. 셀들(350)은 일반적으로 30F2, 25F2, 또는 18F2 이하의 수평 표면적을 소모할 수 있다.
컬럼-게이트 세그먼트(324)는 일반적으로 대칭적일 수 있고, 매립된 부재(356)에 의해 이어지는 라이저들(352 및 354)을 포함할 수 있다. 일부 실시예들에서, 라이저들(352 및 354)은 매립된 부재(356)의 대향하는 말단부들에서 또는 그 부근에서 배치될 수 있다. 라이저들(352 및 354)은 일반적으로 X-방향에서 수평적으로 연장될 수 있는 매립된 부재(356)에 일반적으로 수직일 수 있다. 일부 실시예들에서, 컬럼-게이트 세그먼트(324)는 일반적으로 U-형상을 가지는 것을 특징으로 할 수 있다. 컬럼-게이트 세그먼트(324)는 이후에-형성되는 연결들을 제외하고는, 일반적으로 다른 셀들(350) 내의 다른 컬럼-게이트 세그먼트들로부터 전기적으로 절연될 수 있다. 또한, 일부 실시예들에서, 컬럼-게이트 세그먼트(342)는 또한 다시 일부의 이후에-형성되는 연결들을 제외하고는, 일반적으로 로우 게이트들(342, 344, 346, 및 348)로부터 전기적으로 절연될 수 있다.
반도전성 부분(350)은 2개의 핀들(360 및 362) 및 캐비티(364)를 포함할 수 있다. 핀들(360 및 362) 각각은 3개의 레그들(366, 368, 370, 372, 374, 및 376)을 포함할 수 있다. 다른 실시예들에서, 핀들(360 및 362)은 단일 셀(350) 내에 더 많거나 더 적은 레그들을 포함할 수 있다. 레그들(366 및 368) 및 레그들(372 및 374)은 노치들(378 및 380)에 의해 서로 분리될 수 있다. 이러한 노치들(378 및 380)은 상부 도핑 영역(112)보다 더 깊을 수 있지만, 일부 실시예들에서, 핀들(360 및 362)의 높이(382)만큼 깊지는 않다. 다른 레그들(368과 370 및 374와 376)은 핀들(360 및 362)의 높이(382)를 넘어서 연장될 수 있는 캐비티(364)에 의해 서로 분리될 수 있다. 캐비티(364)의 형상은 일반적으로 컬럼-게이트 세그먼트(324)의 형상에 상보적일 수 있다.
도 58 내지 63은 셀(350)이 커패시터 플레이트(274)와 같은 데이터 소자에 연결될 수 있는 하나의 방식을 도시한다. 일부 실시예들에서, 셀(350)은 도 31 내지 38을 참조하여 상술된 프로세스의 변경된 버전(version)으로 커패시터 플레이트(274), 디지트 라인들(260), 및 전압원 커넥터(268)에 연결될 수 있다. 이 실시예에서, 콘택(266) 및 하부 콘택(278)의 위치들은 상기 콘택들(266 및 278)을 셀(350)의 특정 부분들과 정렬시키기 위하여 데이터 라인(260)에 대해 시프트(shift)될 수 있다. 구체적으로는, 데이터 라인(260)이 레그들(366 및 372)에 연결될 수 있고, 콘택(266)이 전압원 커넥터(268)를 레그(370)에 연결시킬 수 있다. 하부 콘택(278)은 커패시터 플레이트(274)의 컵-형 부분(276)을 레그들(374 및 376) 및 컬럼-게이트 세그먼트(324)의 라이저(354) 둘 모두에 연결시킬 수 있다. 도 58 내지 63에 도시되어 있지 않을지라도, 셀(350)은 또한 도 37에 의해 도시된 유전체 바디들(262 및 270) 및 다른 절연체들을 포함할 수 있다.
동작 시에, 셀(350)은 도 30에 의해 도시된 회로와 유사하거나 동일하게 동작할 수 있다. 로우 게이트들(342 및 344)은 판독 제어 라인들(CL READ)의 기능을 할 수 있고, 로우 게이트들(346 및 348)은 기록 제어 라인들(CL WRITE)의 기능을 할 수 있다. 핀(360)은 드라이버(252)의 기능을 할 수 있고, 핀(362)은 트랜지스터(250)의 기능을 할 수 있다.
도 61 내지 63의 단면도들은 셀들(350)을 통한 전류를 도시한다. 셀(350)에 데이터를 기록하기 위하여, 로우 게이트들(346 및 348)이 에너자이징될 수 있고, 도 61에 의해 도시된 바와 같이, 커패시터 플레이트(274)가 충전 또는 방전될 수 있다. 커패시터 플레이트(274)의 전하는 화살표(360)에 의해 표시된 바와 같은 커패시터 플레이트(274) 및 데이터 라인(260) 사이의 전류에 의해 조정될 수 있다. 상기 전류(360)는 레그(372)의 상부 도핑 부분(112)으로부터 하부 도핑 부분(114) 내의 채널을 통하여 레그(374)의 상부 도핑 부분(112)으로 흐를 수 있다.
하부 도핑 부분(114) 내의 채널은 로우 게이트들(346 및 348)(도 58)에서 나오는 전계들에 의해 형성될 수 있다. 일부 실시예들에서, 셀(350)은 핀(362)의 어느 한 측 상에서 로우 게이트들(346 및 348) 중 하나에 각각 인접한 2개의 일반적으로 평행한 채널들을 형성할 수 있다. 이러한 채널들은 도 61의 화살표(360)에 의해 표시된 바와 같이, 일반적으로 U-형상을 가질 수 있고, 컬럼-노치 유전체(310) 주위에 전도성 경로를 형성하여, 레그들(372 및 374)의 상부 도핑 영역들(112)을 이을 수 있다.
전류(360)(도 61)는 실시예에 따라, 커패시터 플레이트(274)에 기록되는 데이터 값 및 이전에 커패시터 플레이트(274)에 기록된 데이터 값에 따라, 커패시터 플레이트(274) 쪽으로 또는 커패시터 플레이트(274)로부터 흐를 수 있다. 일부 실시예들에서, 이 전류(360)의 일부는 또한 컬럼-게이트 세그먼트(324)를 충전 또는 방전할 수 있다. 일단 커패시터(274)의 전하가 기록된 데이터 값을 반영하도록 조정되면, 로우 게이트들(346 및 340)은 디-에너자이징(de-energizing)되어, 레그들(372 및 374) 사이의 전도성 채널을 폐쇄하고 커패시터 플레이트(274) 상의 전하가 변화되지 않도록 할 수 있다.
판독 동작의 예가 이제 도 62 및 63을 참조하여 설명될 것이다. 데이터를 판독하기 위하여, 전압원 커넥터(268) 및 데이터 라인(260) 사이의 전류(또는 이 전류에 의해 생성된 전압의 변화)가 데이터 값, 예를 들어, 0, 1; 또는 다중-비트 디지털 값에 대응하도록 카테고리화될 수 있다. 이 전류의 크기는 커패시터 플레이트(274)에 의해 저장되는 데이터에 의해 영향을 받을 수 있다. 커패시터 플레이트(274)의 전압은 이 전압이 커패시터 플레이트(274)의 하부 콘택 부분(278)을 통해, 컬럼-게이트 세그먼트(324)의 라이저(354)를 통해, 매립된 부재(356)를 가로질러, 그리고 라이저(352) 내로 전파될 수 있기 때문에, 컬럼-게이트 세그먼트(324)의 전압에 대응할 수 있다(예를 들어, 컬럼-게이트 세그먼트(324)의 전압과 일반적으로 동일할 수 있다). 이 경로는 도 63의 단면도에 의해 도시되어 있다.
컬럼-게이트 세그먼트(324), 및 더 구체적으로는, 라이저(352)로부터 나오는 전계는 레그(372)의 상부 도핑 영역(112) 및 레그(368)의 상부 도핑 영역(112) 사이에서 연장되는 전도성 채널을 설정할 수 있다. 도 62에 의해 도시된 바와 같이, 이 전도성 채널은 화살표(362)에 의해 표시된 바와 같이, 전압원 커넥터(268) 및 레그(368) 사이에서 전류를 운반할 수 있다.
데이터를 판독할 때, 로우 게이트들(342 및 344)이 에너자이징될 수 있고, 로우 게이트들(342 및 344) 또는 사용으로부터의 전계가 화살표(364)에 의해 표시된 바와 같이, 레그(368) 및 레그(366) 사이에서 전류를 운반하는 채널을 설정할 수 있다. 일부 실시예들에서, 로우 게이트들(342 및 344)의 에너자이징은 핀(360)의 어느 한 측 상에 2개의 전도성 채널들을 설정할 수 있고, 이러한 전도성 채널들은 컬럼-노치 유전체(310) 주위에서 연장됨으로써 레그들(366 및 368)의 상부 도핑 영역들(112)을 연결시킬 수 있다. 로우 게이트들(342 및 344)로부터의 채널들 및 컬럼-게이트 세그먼트(324)로부터의 채널은 둘 모두 일반적으로 U-형상을 가질 수 있고, 로우 게이트들(342 및 344)로부터의 채널들은 일반적으로 컬럼-게이트 세그먼트(342)로부터의 채널에 직각일 수 있다.
판독 동작 동안, 부분적으로 커패시터 플레이트(274)의 전하에 따라 전류가 전압원 커넥터(268) 및 데이터 라인(260) 사이에서 흐를 수 있다. 커패시터 플레이트(274)가 충전되는 경우에, 컬럼-게이트 세그먼트(324)가 또한 충전될 수 있고, 컬럼-게이트 세그먼트(324)로부터의 전계가 전류(362)에 대한 전도성 채널을 형성할 수 있다. 커패시터 플레이트(274)가 충전되지 않는 경우에, 일부 실시예들에서, 컬럼-게이트 세그먼트(324)가 레그들(368 및 370) 사이에 전도성 채널을 설정할 수 없고, 전압원 커넥터(268) 및 데이터 라인(260) 사이에서 전류가 흐를 수 없다. 판독 동작 동안의 전류 흐름은 부분적으로 레그들(368 및 370)에 의해 형성된 트랜지스터들에 의존할 수 있는데, 이들이 전류(364)를 운반하는 전압원 커넥터(268) 및 데이터 라인(260) 사이의 전도성 경로의 부분을 설정할 수 있기 때문이다.
도 58 내지 63에 의해 도시된 구조는 도 30에 의해 도시된 회로의 하나의 예일 수 있다. 컬럼-게이트 세그먼트(324)는 커패시터 플레이트(274)의 전압을 기반으로 하여 전류(362)(도 62)를 구동시켜서, 도 30에 의해 도시된 드라이버(215) 내의 증폭 트랜지스터(258)의 기능을 할 수 있다. 유사하게, 레그들(366 및 368) 및 로우 게이트들(342 및 344)에 의해 형성된 트랜지스터들은 도 30에 의해 도시된 드라이버(252) 내의 액세스 트랜지스터들(254 및 256)의 기능을 할 수 있다. 이들은 함께 AND 게이트를 형성할 수 있다.
상술된 바와 같이, 데이터 값을 나타내는 신호를 송신하기 위하여 드라이버 회로를 사용하는 것이 더 작은 데이터 소자들의 사용을 용이하게 하고, 데이터 소자들로부터의 신호들의 더 빠른 검출을 허용하고, 다중-비트 데이터 값들을 저장하는 데이터 소자들로부터의 신호들의 더 미세한 레졸루션을 허용한다고 여겨진다. 일부 실시예들에서, 판독은 비-파괴적인데, 예를 들어, 전하 및 대응하는 데이터가 판독 이후에도 커패시터 상에 유지된다. 또한, 일부 실시예들은 SRAM과 유사한 속도로 동작할 수 있다. 추가된 신호 강도가 또한 디지트 라인들을 길게 하는데 사용될 수 있고, 이는 칩 상의 감지 증폭기들의 수를 감소시키고 다이 크기(die size)를 감소시킬 수 있다. 일부 실시예들에서, 다중 비트가 단일 메모리 소자 상에 저장될 수 있고, 드라이버는 상이한 데이터 값들에 대응하는 신호들의 더 작은 차이들을 증폭할 수 있다. 모든 실시예들이 이러한 이점들 모두를 제공하지는 않을 것이며, 일부 실시예들은 다른 이유들 때문에 유용하고 이러한 이점들 중 어느 것도 제공하지 않을 것이다.
본 발명이 다양한 변경들 및 대안적인 형태들을 허용할 수 있지만, 특정한 실시예들이 도면들에서 예로서 도시되었고 본원에 상세히 설명되었다. 그러나, 본 발명이 개시된 특정 형태들로 제한되지 않게 된다는 점이 이해되어야 한다. 오히려, 본 발명은 다음의 첨부된 청구항들에 의해 규정된 바와 같은 본 발명의 정신과 범위 내에 존재하는 모든 변경들, 등가물들, 및 대안들을 커버하게 된다.

Claims (25)

  1. 제 1 게이트를 가지는 제 1 반도체 핀;
    상기 제 1 반도체 핀에 인접하고 제 2 게이트를 가지는 제 2 반도체 핀; 및
    상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 사이에서 연장되고, 상기 제 1 게이트 또는 상기 제 2 게이트에 전기적으로 연결되지 않는 제 3 게이트를 포함하는 디바이스.
  2. 청구항 1에 있어서, 상기 제 3 게이트는 상기 제 1 게이트, 상기 제 2 게이트, 또는 상기 제 1 게이트와 상기 제 2 게이트 둘 모두 아래에서 연장되는 디바이스.
  3. 청구항 1에 있어서, 상기 제 3 게이트는 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀 이외의 반도체 핀들로 연장되지 않는 디바이스.
  4. 청구항 1에 있어서, 상기 제 1 반도체 핀은 상기 제 2 반도체 핀에 일반적으로 평행하게 연장되는 디바이스.
  5. 청구항 1에 있어서, 상기 제 1 반도체 핀은 3개의 레그들을 포함하는 디바이스.
  6. 청구항 5에 있어서, 상기 3개의 레그들은 상기 레그의 나머지와 상이하게 도핑되는 말단 부분을 각각 포함하는 디바이스.
  7. 복수의 데이터 셀들을 포함하고, 상기 복수의 데이터 셀들이:
    데이터 소자; 및
    상기 데이터 소자에 연결되는 드라이버를 각각 포함하는 회로.
  8. 청구항 7에 있어서, 상기 데이터 소자는 메모리 소자 또는 이미징 소자를 포함하는 회로.
  9. 청구항 7에 있어서, 상기 데이터 소자는 커패시터를 포함하는 회로.
  10. 청구항 7에 있어서, 상기 데이터 소자에 결합되는 판독-액세스 디바이스; 및
    상기 판독-액세스 디바이스에 결합되는 데이터 라인을 포함하는 회로.
  11. 청구항 10에 있어서, 상기 드라이버에 연결되는 판독-제어 라인; 및
    상기 판독-액세스 디바이스의 트랜지스터 게이트에 연결되는 기록-제어 라인을 포함하는 회로.
  12. 청구항 7에 있어서, 상기 드라이버는:
    기록-액세스 디바이스; 및
    증폭 트랜지스터를 포함하는 회로.
  13. 청구항 12에 있어서, 상기 증폭 트랜지스터의 게이트는 상기 데이터 소자에 연결되는 회로.
  14. 청구항 13에 있어서, 상기 기록-액세스 디바이스는 상기 증폭 트랜지스터에 의해 서로 연결되는 2개의 트랜지스터들을 포함하는 회로.
  15. 커패시터의 전압을 변화시킴으로써 데이터를 저장하는 단계;
    제 1 핀 전계-효과 트랜지스터의 제 1 게이트에 상기 커패시터의 상기 전압을 인가하는 단계;
    적어도 부분적으로 상기 제 1 게이트의 전압에 따라 상기 제 1 핀 전계-효과 트랜지스터를 통해 전류를 제어하는 단계; 및
    상기 전류 또는 상기 전류에 의해 생성되는 전압의 변화를 측정함으로써 상기 저장된 데이터를 판독하는 단계를 포함하는 방법.
  16. 청구항 15에 있어서, 상기 제 1 핀 전계-효과 트랜지스터의 제 2 게이트에 판독 전압을 인가하는 단계를 포함하는 방법.
  17. 청구항 15에 있어서, 상기 데이터를 저장하는 단계는 제 2 핀 전계-효과 트랜지스터를 통해 제 2 전류를 도통시키는 단계를 포함하는 방법.
  18. 청구항 17에 있어서, 상기 제 1 핀 전계-효과 트랜지스터의 제 1 게이트에 상기 커패시터의 전압을 인가하는 단계는 상기 제 1 핀 전계-효과 트랜지스터의 상기 제 2 게이트 하에서, 상기 제 1 핀 전계-효과 트랜지스터 및 상기 제 2 핀 전계-효과 트랜지스터 사이에서 연장되는 컨덕터를 통해 상기 전압을 전파하는 단계를 포함하는 방법.
  19. 기판 내에 복수의 절연 트렌치들을 형성하는 단계;
    상기 절연 트렌치들 사이에 복수의 트렌치 세그먼트들을 형성하는 단계;
    복수의 핀들을 형성하는 단계를 포함하고, 상기 트렌치 세그먼트들이 인접한 핀들의 쌍들 사이에서 연장되지만, 4개 이상의 핀들 사이에서 연장되지 않는 방법.
  20. 청구항 19에 있어서, 상기 트렌치 세그먼트들은 2개 이상의 인접한 핀들 사이에서 연장되지 않는 방법.
  21. 청구항 19에 있어서, 상기 복수의 핀들을 형성하는 단계 이전에 상기 트렌치 세그먼트들 내에 게이트들을 형성하는 단계를 포함하는 방법.
  22. 청구항 21에 있어서, 상기 절연 트렌치들 사이에 노치(notch)를 형성하는 단계를 포함하는 방법.
  23. 청구항 19에 있어서, 측-벽 스페이서들을 갖는 상기 복수의 핀들의 측면들에 인접하게 게이트들을 형성하는 단계를 포함하는 방법.
  24. 메모리 셀들의 어레이를 포함하며, 각각의 메모리 셀이:
    커패시터 플레이트; 및
    상기 커패시터 플레이트에 연결되는 게이트를 가지는 제 1 트랜지스터를 포함하는 메모리 디바이스.
  25. 청구항 24에 있어서, 각각의 셀은 상기 제 1 트랜지스터와 직렬로 연결된 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 핀 전계-효과 트랜지스터들인 메모리 디바이스.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160031380A (ko) * 2014-09-12 2016-03-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 직렬 연결 트랜지스터 구조물 및 이의 제조 방법
WO2017105515A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Stacked transistors

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7808042B2 (en) * 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8188546B2 (en) * 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
US8101486B2 (en) * 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US9202921B2 (en) * 2010-03-30 2015-12-01 Nanya Technology Corp. Semiconductor device and method of making the same
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US8293602B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
US8921899B2 (en) 2010-11-19 2014-12-30 Micron Technology, Inc. Double gated 4F2 dram CHC cell and methods of fabricating the same
US9553193B2 (en) * 2010-11-19 2017-01-24 Micron Technology, Inc. Double gated fin transistors and methods of fabricating and operating the same
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
US8497550B2 (en) * 2011-03-14 2013-07-30 Nanya Technology Corp. Multi-level DRAM cell using CHC technology
JP5740225B2 (ja) * 2011-06-29 2015-06-24 株式会社東芝 抵抗変化メモリの製造方法
US8969154B2 (en) 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US20130099307A1 (en) * 2011-10-21 2013-04-25 Chi-Sheng Tseng Semiconductor device having metal gate and manufacturing method thereof
US9530901B2 (en) * 2012-01-31 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Decoupling finFET capacitors
US9059322B2 (en) * 2012-09-24 2015-06-16 International Business Machines Corporation Semiconductor-on-insulator (SOI) deep trench capacitor
US20140103452A1 (en) 2012-10-15 2014-04-17 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US8946050B2 (en) * 2012-10-30 2015-02-03 Globalfoundries Inc. Double trench well formation in SRAM cells
US8916924B2 (en) 2012-12-28 2014-12-23 Macronix International Co., Ltd. Method for manufacturing semiconductor device using thin hard mask and structure manufactured by the same
US8659949B1 (en) * 2012-12-28 2014-02-25 Macronix International Co., Ltd. Three-dimensional memory structure and method of operating the same hydride
US9805934B2 (en) * 2013-11-15 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of contact/via hole with self-alignment
US9048303B1 (en) 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9601495B2 (en) * 2015-07-30 2017-03-21 Globalfoundries Inc. Three-dimensional semiconductor device with co-fabricated adjacent capacitor
US9779943B2 (en) 2016-02-25 2017-10-03 Globalfoundries Inc. Compensating for lithographic limitations in fabricating semiconductor interconnect structures
US9679809B1 (en) 2016-03-22 2017-06-13 Globalfoundries Inc. Method of forming self aligned continuity blocks for mandrel and non-mandrel interconnect lines
US9691626B1 (en) 2016-03-22 2017-06-27 Globalfoundries Inc. Method of forming a pattern for interconnection lines in an integrated circuit wherein the pattern includes gamma and beta block mask portions
US9818623B2 (en) * 2016-03-22 2017-11-14 Globalfoundries Inc. Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
US9691775B1 (en) 2016-04-28 2017-06-27 Globalfoundries Inc. Combined SADP fins for semiconductor devices and methods of making the same
US9818641B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US9786545B1 (en) 2016-09-21 2017-10-10 Globalfoundries Inc. Method of forming ANA regions in an integrated circuit
US9818640B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines
US9852986B1 (en) 2016-11-28 2017-12-26 Globalfoundries Inc. Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
US10388644B2 (en) 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US10037912B2 (en) 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US9812351B1 (en) 2016-12-15 2017-11-07 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned continuity cuts
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US10014302B1 (en) * 2016-12-27 2018-07-03 Micron Technology, Inc. Methods of forming memory arrays
US9934970B1 (en) * 2017-01-11 2018-04-03 International Business Machines Corporation Self aligned pattern formation post spacer etchback in tight pitch configurations
FR3065580B1 (fr) * 2017-04-24 2019-07-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d’une matrice de photodiodes a structures en mesa
US10692887B2 (en) 2017-08-29 2020-06-23 Micron Technology, Inc. Methods used in forming an array of memory cells

Family Cites Families (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3885861A (en) * 1972-10-02 1975-05-27 Hughes Aircraft Co Liquid crystal digital reticle
US5196910A (en) * 1987-04-24 1993-03-23 Hitachi, Ltd. Semiconductor memory device with recessed array region
US5160987A (en) * 1989-10-26 1992-11-03 International Business Machines Corporation Three-dimensional semiconductor structures formed from planar layers
US5109256A (en) 1990-08-17 1992-04-28 National Semiconductor Corporation Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US6791131B1 (en) * 1993-04-02 2004-09-14 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US5864181A (en) * 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
JPH07263576A (ja) * 1994-03-25 1995-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6831322B2 (en) * 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
WO1997028532A1 (en) 1996-02-01 1997-08-07 Micron Technology, Inc. Digit line architecture for dynamic memory
US5688709A (en) * 1996-02-14 1997-11-18 Lsi Logic Corporation Method for forming composite trench-fin capacitors for DRAMS
US5793033A (en) * 1996-03-29 1998-08-11 Metanetics Corporation Portable data collection device with viewing assembly
US7064376B2 (en) * 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5821513A (en) * 1996-06-26 1998-10-13 Telxon Corporation Shopping cart mounted portable data collection device with tethered dataform reader
US6285045B1 (en) * 1996-07-10 2001-09-04 Fujitsu Limited Semiconductor device with self-aligned contact and its manufacture
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
US6097076A (en) 1997-03-25 2000-08-01 Micron Technology, Inc. Self-aligned isolation trench
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6097212A (en) * 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
US6130551A (en) * 1998-01-19 2000-10-10 Vantis Corporation Synthesis-friendly FPGA architecture with variable length and variable timing interconnect
US6137128A (en) * 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
US5858829A (en) * 1998-06-29 1999-01-12 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines
TW388125B (en) 1998-08-19 2000-04-21 Vanguard Int Semiconduct Corp Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas
DE19842704C2 (de) * 1998-09-17 2002-03-28 Infineon Technologies Ag Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
TW380316B (en) 1998-10-15 2000-01-21 Worldwide Semiconductor Mfg Manufacturing method for fin-trench-structure capacitor of DRAM
US6100129A (en) * 1998-11-09 2000-08-08 Worldwide Semiconductor Manufacturing Corporation Method for making fin-trench structured DRAM capacitor
US6426175B2 (en) * 1999-02-22 2002-07-30 International Business Machines Corporation Fabrication of a high density long channel DRAM gate with or without a grooved gate
KR100325472B1 (ko) * 1999-04-15 2002-03-04 박종섭 디램 메모리 셀의 제조 방법
US6504755B1 (en) * 1999-05-14 2003-01-07 Hitachi, Ltd. Semiconductor memory device
JP4074051B2 (ja) * 1999-08-31 2008-04-09 株式会社東芝 半導体基板およびその製造方法
DE19946719A1 (de) 1999-09-29 2001-04-19 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung
US6282113B1 (en) * 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
JP3457236B2 (ja) * 1999-11-05 2003-10-14 茂徳科技股▲ふん▼有限公司 深いトレンチキャパシター蓄積電極の製造方法
WO2001061738A1 (en) 2000-02-15 2001-08-23 Steag Cvd Systems Ltd. Dram capacitor with ultra-thin nitride layer
JP3983960B2 (ja) * 2000-07-14 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法および半導体集積回路装置
KR100466689B1 (ko) 2000-08-28 2005-01-24 인터내셔널 비지네스 머신즈 코포레이션 콤팩트형 이중 포트 동적 랜덤 액세스 메모리 아키텍쳐 시스템 및 그 제조 방법
US6509226B1 (en) 2000-09-27 2003-01-21 International Business Machines Corporation Process for protecting array top oxide
US6967147B1 (en) * 2000-11-16 2005-11-22 Infineon Technologies Ag Nitrogen implantation using a shadow effect to control gate oxide thickness in DRAM semiconductor
US6258659B1 (en) * 2000-11-29 2001-07-10 International Business Machines Corporation Embedded vertical DRAM cells and dual workfunction logic gates
US6576944B2 (en) 2000-12-14 2003-06-10 Infineon Technologies Ag Self-aligned nitride pattern for improved process window
CA2340985A1 (en) * 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6809368B2 (en) * 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
DE10162578A1 (de) 2001-12-19 2003-08-21 Infineon Technologies Ag Schicht-Anordnung, Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6865100B2 (en) * 2002-08-12 2005-03-08 Micron Technology, Inc. 6F2 architecture ROM embedded DRAM
US6927462B2 (en) * 2002-08-28 2005-08-09 Infineon Technologes Richmond, Lp Method of forming a gate contact in a semiconductor device
US6670682B1 (en) * 2002-08-29 2003-12-30 Micron Technology, Inc. Multilayered doped conductor
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
DE10248722A1 (de) 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
DE10302128B3 (de) * 2003-01-21 2004-09-09 Infineon Technologies Ag Pufferverstärkeranordnung
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US6845033B2 (en) * 2003-03-05 2005-01-18 International Business Machines Corporation Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology
JP2004281782A (ja) * 2003-03-17 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
DE10321740A1 (de) * 2003-05-14 2004-12-09 Infineon Technologies Ag Bitleitungsstruktur sowie Verfahren zu deren Herstellung
US6794254B1 (en) * 2003-05-15 2004-09-21 Taiwan Semiconductor Manufacturing Company Embedded dual-port DRAM process
US7099216B2 (en) * 2003-09-05 2006-08-29 International Business Machines Corporation Single cycle read/write/writeback pipeline, full-wordline I/O DRAM architecture with enhanced write and single ended sensing
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US6979849B2 (en) * 2003-12-31 2005-12-27 Micron Technology, Inc. Memory cell having improved interconnect
US6998666B2 (en) * 2004-01-09 2006-02-14 International Business Machines Corporation Nitrided STI liner oxide for reduced corner device impact on vertical device performance
DE102004006520B4 (de) * 2004-02-10 2010-05-12 Qimonda Ag Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und Stegfeldeffekttransistoren (FinFET) sowie DRAM-Speicherzellenanordnung
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
KR100529386B1 (ko) * 2004-04-27 2005-11-17 주식회사 하이닉스반도체 래치-업 방지용 클램프를 구비한 반도체 메모리 소자
DE102004021052B3 (de) * 2004-04-29 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung von Trench-DRAM-Speicherzellen und Trench-DRAM-Speicherzellenfeld mit Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFET)
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
KR100604870B1 (ko) * 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
DE102004031385B4 (de) * 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
JP2006054431A (ja) 2004-06-29 2006-02-23 Infineon Technologies Ag トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7315466B2 (en) * 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
DE102004043857B3 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes
DE102004043858A1 (de) * 2004-09-10 2006-03-16 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung
KR100585161B1 (ko) * 2004-10-02 2006-05-30 삼성전자주식회사 다중채널 트랜지스터 소자 제조 방법 및 이에 의한 소자
KR100630704B1 (ko) 2004-10-20 2006-10-02 삼성전자주식회사 비평면 구조의 트랜지스터를 구비한 ｃｍｏｓ 이미지 센서및 그 제조 방법
US7476920B2 (en) * 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
KR101107252B1 (ko) * 2004-12-31 2012-01-19 엘지디스플레이 주식회사 일렉트로-루미네센스 표시 패널의 박막 트랜지스터 기판및 그 제조 방법
CA2495726A1 (en) * 2005-01-28 2006-07-28 Ignis Innovation Inc. Locally referenced voltage programmed pixel for amoled displays
US7254074B2 (en) * 2005-03-07 2007-08-07 Micron Technology, Inc. Open digit line array architecture for a memory array
KR100702011B1 (ko) * 2005-03-16 2007-03-30 삼성전자주식회사 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들
KR100630746B1 (ko) 2005-05-06 2006-10-02 삼성전자주식회사 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법
US7269079B2 (en) * 2005-05-16 2007-09-11 Micron Technology, Inc. Power circuits for reducing a number of power supply voltage taps required for sensing a resistive memory
US7316953B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a recessed gate with word lines
KR100608380B1 (ko) * 2005-06-01 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 트랜지스터 및 그 제조방법
KR101296984B1 (ko) 2005-06-10 2013-08-14 페어차일드 세미컨덕터 코포레이션 전하 균형 전계 효과 트랜지스터
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7776715B2 (en) * 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7151023B1 (en) * 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion
US20070058468A1 (en) * 2005-09-12 2007-03-15 Promos Technologies Pte.Ltd. Singapore Shielded bitline architecture for dynamic random access memory (DRAM) arrays
US7465642B2 (en) * 2005-10-28 2008-12-16 International Business Machines Corporation Methods for forming semiconductor structures with buried isolation collars
KR100653712B1 (ko) * 2005-11-14 2006-12-05 삼성전자주식회사 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US8716772B2 (en) * 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
KR100734304B1 (ko) * 2006-01-16 2007-07-02 삼성전자주식회사 트랜지스터의 제조방법
KR100720238B1 (ko) * 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20070176253A1 (en) * 2006-01-31 2007-08-02 Peng-Fei Wang Transistor, memory cell and method of manufacturing a transistor
TWI294640B (en) * 2006-02-16 2008-03-11 Nanya Technology Corp Alignment mark and alignment method for the fabrication of trench-capacitor dram devices
US7573108B2 (en) * 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
US7595232B2 (en) 2006-09-07 2009-09-29 International Business Machines Corporation CMOS devices incorporating hybrid orientation technology (HOT) with embedded connectors
US7514321B2 (en) 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US8174073B2 (en) * 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
US7879659B2 (en) * 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
KR100924344B1 (ko) * 2007-12-10 2009-10-30 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자 및 그 제조방법
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US9190494B2 (en) 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US7808042B2 (en) * 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8076229B2 (en) 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160031380A (ko) * 2014-09-12 2016-03-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 직렬 연결 트랜지스터 구조물 및 이의 제조 방법
US9373620B2 (en) 2014-09-12 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Series connected transistor structure and method of manufacturing the same
US9620500B2 (en) 2014-09-12 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Series-connected transistor structure
WO2017105515A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Stacked transistors
US11257929B2 (en) 2015-12-18 2022-02-22 Intel Corporation Stacked transistors

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