KR20100129784A - 칩 사이즈 양면 접속 패키지 및 그의 제조 방법 - Google Patents

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Abstract

반도체 기판에 개구된 구멍 내에 저저항 금속을 매립하고, 관통 전극을 형성한다. 지지부에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품이 LSI 칩에 형성한 접속 영역 상에 일괄하여 고정되고 또 전기적으로 접속된다. 앞면측에 있어서는 수지 밀봉 후, 지지부를 박리함으로써 앞면 배선을 노출시키고, 이면측에 있어서는 반도체 기판을 연삭하여, 관통 전극의 선단을 노출시킨다. 앞면측에 노출된 앞면 배선, 및 이면측에 노출된 관통 전극의 선단을 각각 외부 접속용 배선으로서 사용한다.

Description

칩 사이즈 양면 접속 패키지 및 그의 제조 방법{Chip-size double side connection package and method for manufacturing the same}
본 발명은 반도체 칩을, 그 상하에 위치하는 제 1 주면 및 제 2 주면에 각각 설치한 외부 접속용 배선에 접속한 칩 사이즈 양면 접속 패키지 및 그의 제조 방법에 관한 것이다.
칩 사이즈 패키지(CSP)란 LSI 칩 사이즈에 한없이 근접하는 소형과, 얇기를 구비한 초소형 패키지이며, 또, 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)란 각각의 LSI로 나누기(개편화) 전에, LSI와 전극끼리를 접속해 주위를 수지로 굳힌, 다시 말해, 웨이퍼 상에서 직접 패키지한 초소형 패키지로서 알려져 있다(비특허문헌 1 참조). 이러한 웨이퍼 레벨 칩 사이즈 패키지로서, 상하에 다른 동일한 패키지를 적층 가능한 양면 전극 패키지가 특허문헌 1에 개시되어 있다.
도 16은 특허문헌 1에 개시된 종래의 양면 전극 패키지를 도시하는 도면이다. 회로 소자가 형성된 반도체 기판의 앞면에 다층 배선부가 형성된다. 이 다층 배선부의 형성의 단계에서 반도체 기판에 구멍을 형성하고, 이 구멍 내에 다층 배선부에 접속되는 관통 전극이 형성된다. 관통 전극의 선단을 노출시키도록, 반도체 기판의 이면측에 이면 절연층을 형성한다. 또한, 다층 배선부 최상층의 배선층에는 포스트 전극이 접속되고, 또한, 이 포스트 전극은 앞면 절연층으로 덮인다.
다음에, 앞면측에 있어서는 앞면 절연층으로부터 노출되는 포스트 전극의 선단에, 또한, 이면측에 있어서는 이면 절연층으로부터 노출되는 관통 전극의 선단에 각각 범프 전극을 형성한다.
이러한 칩 사이즈의 양면 전극 패키지는 상하 양면이 절연층으로 덮여 있기 때문에 테스트를 용이하게 할 수 있는 동시에, 상하에 다른 동일한 구성의 패키지를 조합하는 것을 자유롭게 할 수 있다. 완성된 양면 전극 패키지의 면적은 원래의 LSI 칩과 완전히 동일한 크기의 소형 사이즈이며, 게다가 기판에 대한 탑재가 용이하기 때문에 고밀도 실장에 적합하다. 이 특징으로부터, 휴대전화나 디지털카메라 등 실장 스페이스가 적은 제품에 대한 탑재가 진행되고 있다.
하지만, 일반적으로, 반도체 제조 프로세스는 LSI를 만드는 전공정과, 그것을 패키징하는 후공정으로 나누어지지만, 전공정을 커버하는 전업 메이커는 적다. 종래의 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 제조는 웨이퍼 상에서 재배선이나 포스트 전극 도금 등의 처리를 하는 프로세스, 즉 전공정과 가까운 설비를 필요로 하고, 종래의 후공정 설비만으로는 행할 수 없었다. 이 때문에, 외부 접속용 범프 전극을, 절연층의 표면에 노출된 포스트 전극 선단과는 다른 위치에 설치하는 것도 용이하지 않았다.
특허문헌 1 : 일본 공개특허공보 2005-136187호 특허문헌 2 : 일본 공개특허공보 2006-210758호
비특허문헌 1 : http://www.casio-micronics.co.jp/product/w_csp.html, 카시오 마이크로닉스 가부시키가이샤 홈페이지, 「W-CSP」
본 발명은 관계되는 문제점을 해결하고, 상하에 다른 동일한 구성의 패키지를 조합하는 것을 자유롭게 할 수 있는 칩 사이즈 양면 접속 패키지의 제조시에, 전공정과 가까운 설비가 필요한 공정을 오프 라인으로 부품에 집약하는 것을 목적으로 하고 있다. 이것에 의해, 후공정 메이커도 큰 투자가 필요없이 참여할 수 있어, 금후의 시장 확대에 용이하게 추종할 수 있게 된다.
또한, 본 발명은 간단한 수단에 의해, 포스트 전극 선단과는 다른 위치에 외부 전극을 배치하는 것을 가능하게 하는 것을 목적으로 하고 있다.
본 발명의 칩 사이즈 양면 접속 패키지 및 그의 제조 방법은 반도체 기판 상에 LSI 영역과 전극 접속 영역을 형성한 반도체 칩을, 그 상하에 위치하는 제 1 주면 및 제 2 주면에 각각 설치한 외부 접속용 배선에 접속한다. 지지부에 지지되는 포스트 전극뿐만 아니라, 거기에 접속되는 앞면 배선을 형성한 배선이 있는 포스트 전극 부품을 형성한다. 전극 접속 영역의 중앙 또는 그 부근에 있어서, 관통 전극에 상당하는 구멍을 반도체 기판에 개구하고, 이 구멍 내에 저저항 금속을 매립하고, 관통 전극을 형성한다. 관통 전극의 상면 영역 또는 전극 접속 영역에는 지지부에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 복수의 포스트 전극의 각각을 일괄하여 고정하고 또 전기적으로 접속한다. 제 1 주면측에 있어서는 반도체 칩과 지지부 사이의 공간에 수지를 충전한 후, 지지부를 박리함으로써 앞면 배선을 노출시키고, 제 2 주면측에 있어서는 반도체 기판을 연삭하여, 관통 전극의 선단을 노출시킨다. 제 1 주면측에 노출된 앞면 배선, 및 제 2 주면측에 노출된 관통 전극의 선단을 각각 외부 접속용 배선으로서 사용한다.
상기 앞면 배선 상에 거기에 접속되는 외부 접속용 외부 전극을 형성할 수 있고, 또한, 제 2 주면측에 있어서, 연삭한 상기 반도체 기판에 대하여 상기 관통 전극의 선단을 노출시키도록 이면 절연층을 도포하고, 상기 관통 전극의 선단에 접속되는 외부 전극을 형성할 수 있다.
본 발명에 의하면, 상하에 다른 동일한 구성의 패키지를 조합하는 것을 자유롭게 할 수 있는 양면 전극 패키지의 제조시에, 전공정과 가까운 설비가 필요한 공정을 오프 라인으로 부품에 집약할 수 있다.
또한, 본 발명에 의하면, 베어 칩에 가까운 형태로 패키지되어 있고, 패키지의 양면을 절연층으로 덮을 수 있으므로, 검사도 충분히 행할 수 있고, 또한, 칩 사이즈로 양품 상품 검사를 충분히 행한 상태로 3차원 적층이 용이해진다.
도 1a는 완성된 LSI 웨이퍼를 도시하는 도면이며, 복수개의 칩이 종횡으로 병치하여 형성되어 있는 1장의 웨이퍼를 도시하고, 1b는 그 중 1칩만을 추출하여 도시하는 확대한 LSI 칩 사시도이며, 1c는 X-X' 라인으로 절단한 단면도.
도 2는 관통 전극용 개구 공정을 설명하는 도면.
도 3은 저저항 금속의 충전을 설명하는 도면.
도 4a는 판형의 지지부에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 상세를 도시하는 도면이며, 1개의 패키지를 위한 단체 패턴의 측면 단면도, 1b는 그의 사시도, 1c는 다수개의 단체 패턴을 1개로 연결한 연결 패턴의 사시도.
도 5는 배선이 있는 포스트 전극 부품과 LSI 칩을 접속 전의 상태로 예시하는 도면.
도 6은 배선이 있는 포스트 전극 부품을 LSI 칩 상에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면.
도 7은 실리콘 기판 연삭을 설명하는 도면.
도 8은 이면 절연층의 도포를 설명하는 도면.
도 9는 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면.
도 10은 범프 전극을 형성한 칩 사이즈 양면 접속 패키지를 도시하는 도면.
도 11은 관통 전극의 노출단에 접속되는 이면 배선(재배선)의 형성을 설명하는 도면.
도 12는 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면.
도 13은 범프 전극을 형성한 칩 사이즈 양면 접속 패키지를 도시하는 도면.
도 14a는 다수개 일체로 연결된 상태로 나타내는 배선이 있는 포스트 전극 부품을 도시하는 사시도이며, 14b는 도면 중의 X-X' 라인으로 절단한 단면도.
도 15는 제 3 실시형태의 칩 사이즈 양면 접속 패키지를 예시하는 도면.
도 16은 종래의 양면 전극 패키지를 도시하는 도면.
도 17은 포토레지스트를 사용한 전주 부품의 제조 방법을 도시하는 공정도.
이하, 예시에 기초하여 본 발명을 설명한다. 본 발명의 제 1 실시형태의 칩 사이즈 양면 접속 패키지를, 그 제조 공정순으로, 도 1 내지 도 10을 참조하여 설명한다. 도 1은 완성된 LSI 웨이퍼를 도시하는 도면이며, 도 1a는 복수개의 칩이 종횡으로 병치하여 형성되어 있는 1장의 웨이퍼를 도시하고, 도 1b는 그 중 1 칩만을 추출하여 도시하는 확대한 LSI 칩 사시도이며, 도 1c는 X―X' 라인으로 절단한 단면도다. 도 1b, 1c에 도시하는 LSI 칩은 반도체(예를 들면 실리콘) 기판 상에 통상의 반도체 프로세스 기술을 사용하여 형성된다. 실리콘 기판 상면에는 액티브 영역 및 배선 영역을 포함하는 LSI 영역과, 그 주변부에 LSI 영역에 접속되는 본딩 패드 영역이 형성된다. 이 복수의 본딩 패드 영역(전극 접속부)의 각각에는 후술하는 관통 전극 또는 포스트 전극, 또는 그 양쪽이 접속되게 된다. 또한, 본 명세서에 있어서, 도 1c에 표시한 바와 같이, LSI 칩은 실리콘 기판측을 이면, LSI 영역측을 앞면으로 하여 이하에 설명한다. 또한, 후술하는 바와 같이, 이 본딩 패드 영역에 전기적으로 접속된 관통 전극의 상면 영역에 포스트 전극을 접속하는 예를 도시하여 설명하지만, 포스트 전극은 관통 전극의 상면 영역뿐만 아니라 본딩 패드 영역에도 땜납 접속(예를 들면 땜납 리플로)으로 일괄 접속할 수 있다.
도 2는 관통 전극용 개구 공정을 설명하는 도면이다. 본딩 패드 영역의 중앙 또는 그 부근에 있어서, 후술하는 관통 전극에 상당하는 구멍이 본딩 패드 영역을 포함하여 실리콘 기판에 개방된다. 이 구멍은 예를 들면, 수㎛ 내지 30㎛ 정도의 직경이며 5 내지 50㎛ 정도의 깊이다. 그리고, 이 구멍 내에 저저항 금속을 매립하고, 관통 전극을 형성하지만, 그 전에, 실리콘 기판의 구멍의 측면에 절연막을 형성한다. 열산화막으로 절연막을 형성할 수 있지만, 저온에서 퇴적하는 것이 바람직하므로, 그 경우는 절연막으로서 질화막을 사용하고, 그 형성에는 가열된 촉매체 상에서의 원료의 접촉 분해 반응에 의해 생성된 분해종에 의해 행한다(특허문헌 2 참조).
도 3은 저저항 금속의 충전을 설명하는 도면이다. 저저항(도전성) 금속의 보충은 도금에 의해 행할 수 있다. 또는 프린터에서 실용되고 있는 잉크젯법으로 나노 금속(구리, 은 돈 등) 입자를 사용하여 행할 수 있다. 이것에 의해, 저저항 충전 금속(관통 전극)은 본딩 패드 영역과 전기적으로도 접속된다.
다음에, 도 4를 참조하여, 배선이 있는 포스트 전극 부품의 제조에 대해서 설명한다. 도 4는 판형의 지지부에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 상세를 도시하는 도면이며, 도 4a 및 4b는 1개의 패키지를 위한 단체 패턴의 측면 단면도 및 사시도를 각각 도시하고, 또 도 4c는 다수개의 패키지를 위한 각각의 단체 패턴을 1개로 연결한 연결 패턴의 사시도를 도시하고 있다. 전주법에 의해, 지지부에 지지되는 포스트 전극뿐만 아니라, 거기에 접속되는 배선을 형성한다.
이들 단체 패턴 또는 연결 패턴은 복수의 포스트 전극 및 배선을 배면의 지지부에 의해 일체로 연결해서 구성된다. 포스트 전극은 예시한 바와 같은 원주형상에 한하지 않고, 직사각형, 다각형상 등을 포함하는 기둥형(봉형) 형상이면 좋다. 배선 패턴 및 포스트 전극은 전주법에 의해 제작한다.
전주법 자체는 주지의 가공법이다. 전주법이란 「전기 도금법에 의한 금속 제품의 제조·보수 또는 복제법」이며, 기본적으로는 전기 도금과 같지만, 도금 두께, 도금 피막의 분리 조작을 행하는 점이 전기 도금과는 다르다. 또한, 모형으로부터 도금 피막을 박리하여 사용할 경우, 도금 피막의 물성의 제어·관리가 중요 포인트가 된다. 본 발명에서 사용하는 전주법에 의해 성장시키는 도전성 재료의 도금 금속으로서는 니켈 또는 구리나 니켈 합금, 또는 동합금을 포함하는 재료를 사용할 수 있다. 본 발명에서 사용하는 모형 재질로서는 일반적인 도전성 재료인 스테인리스를 사용할 수 있지만, 그 이외에, 예를 들면 베이스에 실리콘 기판을 사용하여, 그 표면을 도금 패턴이 박리하기 쉽도록 도금용 전기가 통할 정도의 얇은 산화막 등의 재료로 덮은 것을 사용할 수 있다. 내부 응력이 생기지 않는 도금욕의 조성이나 도금 조건을 선정할 필요가 있고, 니켈 도금의 경우, 도금욕으로서, 설파민산 니켈욕이 이용되고 있다.
도 17은 포토레지스트를 사용한 전주 부품의 제조 방법을 도시하는 공정도이다. 이하, 전주법에 대해서 설명하지만, 이 공정도에 도시한 제조 스텝은 도금의 경우(도 14 참조)에도 적용 가능하다. 도금(무전해 도금)의 경우는 모형으로서 스테인리스와 같은 도전체 대신에 절연체를 사용함으로써, 이것을 벗기지 않고 반도체 장치의 보호막으로서 기능시킬 수 있다.
전주법은 도 17a에 도시하는 바와 같이, 스테인리스 등의 모형의 상면에 포토레지스트(부도체 피막)를 도포한다. 그 다음에, 패턴 필름을 통해서 노광하는 패턴 인화 및 그 후의 현상에 의해, 비도금 부분을 포토레지스트 패턴으로 덮은 전주용 원판을 형성한다(도 17b). 전주용 원판의 포토레지스트 패턴의 두께는 칩 사이즈 양면 접속 패키지의 경우는 제품(포스트 전극, 또는 배선 패턴)의 두께 이상이며, 포스트 전극의 경우는 IC의 칩 두께보다 두꺼운, 예를 들면 50㎛부터 300μ 전후의 두께로 한다. 계속해서, 포토레지스트 패턴의 개구부에 도금 금속이 형성된다(도 17c). 적성 온도로 유지된 도금욕(예를 들면, 설파민산 니켈액) 중에 양극측에 전주시키고자 하는 전주 금속을 넣고, 음극측에 스테인리스 등의 전주 모형을 배치한다. 음극측의 전주 모형의 표면 상에는 도 17c에 도시하는 바와 같이, 포토레지스트 패턴이 미리 형성되어 있다. 전류를 흘리면, 양극측의 전주 금속이 용출하여, 전주 모형상의 포토레지스트 패턴 개구부에 도금된다.
다음에, 도 17d에 도시하는 바와 같이, 평탄화 가공이 행하여진다. 다음에, 레지스트를 제거하면(도 17e), 레지스트 부분 이외가 그대로 배선 패턴이나 포스트 전극이 된다. 그리고, 이 도금 금속을 전주 모형으로부터 박리한다(도 17f). 형성된 도금 금속과 지지부의 박리를 열이나 압력으로 용이하게 행할 수 있는 것이 전주법의 특징이다.
도 4에 예시한 배선이 있는 포스트 전극 부품의 제조를 위해서는 도 17a 내지 17d에 도시하는 공정을 2회 반복하고, 최초의 공정에서, 지지부 위에 배선 패턴을 형성한 후, 2회째의 공정에서, 배선 패턴에 접속되는 포스트 전극을 형성한다.
이와 같이, 배선이 있는 포스트 전극 부품은 지지부인 도전성 재료(전주 모형)에 리소그래피와 도금을 사용하여 배선이 있는 기둥형의 포스트 전극을 성장시킴으로써, 지지부와 일체가 된 배선이 있는 포스트 전극 패턴을 형성한다. 이 후, 도 4에 도시한 배선이 있는 포스트 전극 부품은 도 3에 도시한 LSI 칩 상에 접속, 고정되게 된다.
도 5는 배선이 있는 포스트 전극 부품과 LSI 칩을 접속 전의 상태로 예시하고 있다. 배선이 있는 포스트 전극 부품의 복수의 포스트 전극의 각각이 LSI 칩에 형성한 관통 전극의 상면 영역 또는 본딩 패드 영역 상에 일괄하여 고정되고 또 전기적으로 접속된다. 이것에 의해, LSI 칩의 앞면측에 배선이 있는 포스트 전극 부품이 결합된다. 포스트 전극을 고정 및 접속하는 수법으로서는 땜납 접속에 의해 행할 수 있다. 관통 전극의 상면 영역 또는 본딩 패드 영역에 땜납 접속(예를 들면 땜납 리플로)을 행함으로써, 포스트 전극이 일괄 접속된다. 포스트 전극이 관통 전극의 상면 영역에 고정된 단계에서는 모든 포스트 전극과 앞면 배선이 판형의 지지부에 의해 일체로 연결되어 있다.
도 6은 배선이 있는 포스트 전극 부품을 LSI 칩 상에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면이다. 지지부에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품이 LSI 칩에 고정된 후, 이 상태로, LSI 칩의 앞면은 지지부(상술한 전주 모형)의 하면까지, 즉 LSI 칩과 지지부 사이의 공간을 채우도록 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
도 7은 실리콘 기판 연삭을 설명하는 도면이다. 실리콘 기판의 이면측을 연삭하고, 관통 전극의 선단이 드러나도록 한다. 이것에 의해, 실리콘 기판은 25㎛ 정도의 두께가 된다. 실리콘 기판이 이렇게 얇아져도 배선이 있는 포스트 전극 부품이 고정되어 있기 때문에, 강성 작용이 작용하여 웨이퍼 전체의 강도를 유지할 수 있다. 이것에 의해 실리콘 기판은 핸들링시에 균열이 생기거나, 깨지거나 하는 손상을 방지할 수 있다.
도 8은 이면 절연층의 도포를 설명하는 도면이다. 실리콘 기판의 이면측의 실리콘 표면 상에 이면 절연층을 형성한다. 이 때, 예를 들면, 관통 전극 부분을 제외하도록, 절연 재료(예를 들면, 에폭시계의 재료)를 잉크젯법으로 도포한다. 또는, 절연 재료를 전체면에 도포한 후, 관통 전극을 개공하여 관통 전극 선단을 노출시킨다. 이면 절연층의 두께는 최저이어도 전기적 절연을 도모할 수 있는 두께로 한다.
도 9는 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면이다. 지지부를 박리함으로써, 복수의 포스트 전극(및 그것에 접속된 앞면 배선)이 전기적으로는 서로 각각 분리된다. 이 상태로, 노출된 앞면 배선 및 관통 전극 선단을 각각 앞면 및 이면에 있어서의 외부 접속용 배선 또는 전극으로서 사용함으로써, 완성된 칩 사이즈 양면 접속 패키지로서 사용 가능하다.
도 10은 범프 전극을 형성한 칩 사이즈 양면 접속 패키지를 도시하는 도면이다. 앞면에 있어서는 지지부를 박리함으로써 노출된 앞면 배선 상에 거기에 접속되는 외부 접속용 외부 전극(범프 전극)을 형성한다. 앞면 배선 상면을 보호하는 보호막(재질은 예를 들면 솔더 레지스트)을 필요에 따라서 형성할 수 있고, 이 때는 보호막에 구멍을 뚫고, 거기에 외부 전극을 형성한다. 이면에 있어서도, 외부 전극(범프 전극)을 형성해야 하는 개소에 있어서 이면 절연층에 구멍을 뚫고, 거기에 외부 전극을 형성한다. 이 후, LSI 칩을 잘라 개편화한다. 또는, 외부 전극의 형성 전에, 개편화할 수도 있다. 반도체 장치의 제조에 있어서는 일반적으로, 면적이 넓은 반도체 웨이퍼가 준비되고, 그 후, 각 처리를 거쳐, 최종적으로는 종횡으로 절단 분리하여 다수의 반도체 소자(반도체 칩)를 형성한다. 이것에 의해, 칩 사이즈 양면 접속 패키지가 완성된다.
이와 같이, 본 발명은 칩 사이즈 양면 접속 패키지의 재배선과 포스트 전극 작성 공정을, 배선이 있는 포스트 전극 부품으로서 집약할 수 있다. 이것에 의해, 종래의 배선층은 LSI 칩의 표면에 형성되는 것에 대해서, 본 발명에 따르면, 포스트 전극보다도 더욱 외측의 밀봉 수지부의 표면의 스페이스적으로 여유가 있는 부분에 용이하게 형성할 수 있다.
다음에, 도 11 내지 도 13을 참조하여, 제 2 실시형태의 칩 사이즈 양면 접속 패키지에 대해서 설명한다. 도 8에 도시하는 바와 같이, 관통 전극 선단을 제외하고 이면 절연층을 도포한 공정 후, 도 11에 도시하는 바와 같이, 관통 전극의 노출단에 접속되는 이면 배선(재배선)을 형성한다. 이 이면 배선은 예를 들면, 나노 금속 입자를 사용한 금속 입자 배선으로 행한다. 금속 입자 배선이란 잉크젯법 또는 스크린 인쇄법과 같은 직묘 방식으로, 배선층을 나노 금속 입자로 직접 패터닝하는 방법이다. 유기 용매 중에 나노 금속(구리, 은, 금 등) 입자가 함유되어 있고, 그것을 프린터에서 실용되고 있는 잉크젯법으로 원하는 패턴을 사용한다. 그 후, 유기용제를 증발시키는 열처리가 행하여진다. 또는, 스크린 인쇄법의 경우는 유기 용매 중에 나노 금속 입자를 함유시킨 나노 페이스트를 이면 절연층 상에 스크린 인쇄법으로 도포한 후, 가열 소성함으로써, 회로 배선을 형성할 수 있다. 이 금속 입자 배선에 의한 재배선 공정 후에, 용매 제거와 함께, 저저항화 처리를 행할 수 있다(특허문헌 2 참조).
도 12는 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면이다. 지지부를 박리함으로써, 복수의 포스트 전극(및 그것에 접속된 앞면 배선)이 전기적으로는 서로 각각 분리된다.
도 13은 범프 전극을 형성한 칩 사이즈 양면 접속 패키지를 도시하는 도면이다. 도 12에 도시하는 상태로, 완성된 칩 사이즈 양면 접속 패키지로서 사용 가능하지만, 또한, 앞면에 있어서는 상술한 도 10과 마찬가지로, 지지부를 박리함으로써 노출된 배선 상에 거기에 접속되는 외부 접속용 외부 전극(범프 전극)을 형성할 수 있다. 이면에 있어서는 이면 배선에 접속되도록 외부 전극(범프 전극)을 형성한다. 앞면 또는 이면에 있어서는 필요에 따라서, 배선 상면을 보호하는 보호막(절연막 또는 솔더 레지스트를 도포)을 형성할 수 있고, 이 때는 보호막에 구멍을 뚫고, 거기에 외부 전극을 형성한다.
도 14는 도 4와는 상이한 다른 예의 배선이 있는 포스트 전극 부품을 도시하는 도면이다. 도 14a는 다수개 일체로 연결된 상태로 도시하는 배선이 있는 포스트 전극 부품을 도시하는 사시도이며, 도면 중의 X-X' 라인으로 절단한 단면도를 도 14b에 도시하고 있다.
배선이 있는 포스트 전극 부품의 지지부에 스테인리스(SUS)를 사용할 수 있다. 단, 스테인리스(SUS)를 사용한 경우, 실리콘 기판과 열팽창 계수가 달라 웨이퍼 상에 형성된 포스트 전극 접속 위치와 스테인리스에 지지된 포스트 전극의 위치가 어긋나는 경우가 상정된다. 이 경우는 열팽창이 같은 실리콘 기판 또는 저열팽창 계수의 유리를 사용하는 것이 바람직하다.
예시하는 지지부는 그 한쪽의 전체면에 폴리이미드 테이프 등으로 대표되는 박막 필름의 절연 기재에 의해 작성한 테이프를 붙인다. 지지부와 테이프는 후의 공정에서 서로 박리된다. 이 때문에, 예를 들면 리플로-온도보다 고온(몰드 온도 이상)을 가하면, 지지부와 테이프가 박리되기 쉬운 처리를 미리 행해 둔다. 예를 들면 열 캡슐이 있는 접착제, 또는 지지부로서 광을 투과하는 재료(내열 저열팽창 유리 등)로 하여, 자외선 박리형 접착제를 사용한다. 또는 열가소성의 접착제라도 좋다.
또한, 이 테이프 상에 배선 패턴이 되어야 할 금속의 시드층을 형성하고, 메탈 첨부 테이프를 형성한다. 이 시드층으로서는 예를 들면, 구리 도금을 가능하게 하는 금, 은, 구리, 파라듐박을 사용할 수 있다. 배선층의 패턴은 시드층 상에 레지스트를 도포하고, 패턴을 노광, 현상하여 더욱 에칭을 행하고, 레지스트를 제거하여 완성시킨다. 이 시드층 상에 도금에 의해 배선층을 성장시킨다. 또한, 그 위에 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하고, 포스트부를 도금 성장시킨다. 또는, 배선부는 나노 금속 입자로 직접 시드층을 패터닝(상기한 금속 입자 배선 참조)하여 리소그래피 공정을 생략할 수도 있다. 또는 동박이 있는 테이프를 부착하고, 배선 패턴을 에칭으로 형성할 수도 있다. 또한, 그 위에 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하고, 포스트부를 도금 성장시킨다. 이것에 의해, 배선이 있는 포스트 전극 부품이 완성된다.
도 15는 제 3 실시형태의 칩 사이즈 양면 접속 패키지를 예시하는 도면이다. 도 15는 도 10에 예시하는 칩 사이즈 양면 접속 패키지에 보호막(박막 필름)을 부가한 것에 상당한다. 도 14에 예시하는 배선이 있는 포스트 전극 부품은 상술한 예와 마찬가지로, LSI 칩 상에 접속, 고정되어, 수지 밀봉된다. 이 때, 지지부가 박리되게 되지만, 이 때, 예를 들면, 소정의 고온을 가함으로써, 지지부만이 박리되어, 박막 필름의 절연 기재 테이프는 남는다. 노출된 절연 기재 테이프는 완성 제품의 보호막으로서 기능한다. 이 후, 앞면에 있어서는 보호막에 구멍을 뚫고, 개구에 의해 노출된 앞면 배선과 접속되는 외부 전극을 형성한다. 이것에 의해, 제 3 실시형태의 칩 사이즈 양면 접속 패키지가 완성된다. 마찬가지로, 도 14에 예시하는 배선이 있는 포스트 전극 부품은 제 2 실시형태의 칩 사이즈 양면 접속 패키지(도 11 내지 도 13 참조)에도 적용하고, 보호막으로서 기능하는 박막 필름을 구비하는 것이 가능하게 된다.
이상, 본 개시에서 몇가지의 실시형태를 단지 예시로서 상세하게 설명했지만, 본 발명의 신규의 교시 및 유리한 효과로부터 실질적으로 일탈하지 않고, 그 실시형태에는 많은 개변 예가 가능하다.

Claims (19)

  1. 반도체 기판 상에 LSI 영역과 전극 접속 영역을 형성한 반도체 칩을, 그 상하에 위치하는 제 1 주면 및 제 2 주면에 각각 설치한 외부 접속용 배선에 접속한 칩 사이즈 양면 접속 패키지에 있어서,
    상기 전극 접속 영역의 필요한 개소에 있어서, 개구된 구멍 내에 저저항 금속을 매립하고, 관통 전극을 형성하고,
    상기 관통 전극의 상면 영역 또는 상기 전극 접속 영역에는 지지부에 지지되는 포스트 전극뿐만 아니라, 거기에 접속되는 앞면 배선을 형성한 배선이 있는 포스트 전극 부품을 고정하여 전기적으로 접속하고,
    제 1 주면측에 있어서는 상기 반도체 칩과 상기 지지부 사이의 공간에 수지를 충전한 후, 지지부를 박리함으로써 노출된 상기 앞면 배선을, 그리고, 제 2 주면측에 있어서는 상기 반도체 기판을 연삭함으로써 노출된 상기 관통 전극의 선단을, 각각 상기 외부 접속용 배선으로서 사용하는 것으로 구성되는 칩 사이즈 양면 접속 패키지.
  2. 제 1 항에 있어서, 상기 앞면 배선 상에, 거기에 접속되는 외부 접속용 외부 전극을 형성한 칩 사이즈 양면 접속 패키지.
  3. 제 1 항에 있어서, 제 2 주면측에 있어서, 연삭한 상기 반도체 기판에 대하여 상기 관통 전극의 선단을 노출시키도록 이면 절연층을 도포하고, 상기 관통 전극의 선단에 접속되는 외부 전극을 형성한 칩 사이즈 양면 접속 패키지.
  4. 제 1 항에 있어서, 제 2 주면측에 있어서, 연삭한 상기 반도체 기판에 대하여 상기 관통 전극의 선단을 노출시키도록 이면 절연층을 도포하여, 상기 관통 전극의 선단에 접속되는 이면 배선을 형성한 칩 사이즈 양면 접속 패키지.
  5. 제 4 항에 있어서, 제 2 주면측에 있어서, 상기 이면 배선에 접속되는 외부 전극을 형성한 칩 사이즈 양면 접속 패키지.
  6. 제 1 항에 있어서, 상기 관통 전극에 상당하는 구멍을 반도체 기판에 개구한 후, 상기 구멍의 측면에 절연막을 퇴적한 칩 사이즈 양면 접속 패키지.
  7. 제 1 항에 있어서, 상기 배선이 있는 포스트 전극 부품은 지지부인 도전성 재료에 배선이 있는 기둥형의 포스트 전극을 성장시킴으로써, 지지부와 일체가 된 배선이 있는 포스트 전극 패턴을 형성한 칩 사이즈 양면 접속 패키지.
  8. 제 1 항에 있어서, 상기 배선이 있는 포스트 전극 부품은 지지부의 한쪽 전체면에 박막 필름의 절연 기재 테이프를 붙인 다음, 배선이 있는 기둥형의 포스트 전극을 성장시킴으로써, 지지부와 일체가 된 배선이 있는 포스트 전극 패턴을 형성한 칩 사이즈 양면 접속 패키지.
  9. 제 8 항에 있어서, 제 1 주면측에 있어서, 상기 지지부를 박리함으로써 남는 상기 절연 기재 테이프를 보호막으로서 사용하는 칩 사이즈 양면 접속 패키지.
  10. 반도체 기판 상에 LSI 영역과 전극 접속 영역을 형성한 반도체 칩을, 그 상하에 위치하는 제 1 주면 및 제 2 주면에 각각 설치한 외부 접속용 배선에 접속한 칩 사이즈 양면 접속 패키지의 제조 방법에 있어서,
    지지부에 지지되는 포스트 전극뿐만 아니라, 거기에 접속되는 앞면 배선을 형성한 배선이 있는 포스트 전극 부품을 형성하고,
    관통 전극이 접속되어야 할 상기 전극 접속 영역의 중앙 또는 그 부근에 있어서, 관통 전극에 상당하는 구멍을 반도체 기판에 개구하고,
    상기 구멍 내에 저저항 금속을 매립하고, 관통 전극을 형성하고,
    상기 관통 전극의 상면 영역 또는 상기 전극 접속 영역에는 상기 지지부에 의해 일체로 연결되어 있는 상기 배선이 있는 포스트 전극 부품의 복수의 포스트 전극의 각각을 일괄하여 고정하고 또한 전기적으로 접속하고,
    제 1 주면측에 있어서는, 상기 반도체 칩과 상기 지지부 사이의 공간에 수지를 충전한 후, 지지부를 박리함으로써 상기 앞면 배선을 노출시키고,
    제 2 주면측에 있어서는, 상기 반도체 기판을 연삭하여, 상기 관통 전극의 선단을 노출시키고,
    제 1 주면측에 노출된 상기 앞면 배선, 및 제 2 주면측에 노출된 상기 관통 전극의 선단을 각각 상기 외부 접속용 배선으로서 사용하는 것으로 구성되는 칩 사이즈 양면 접속 패키지의 제조 방법.
  11. 제 10 항에 있어서, 상기 앞면 배선 상에, 거기에 접속되는 외부 접속용 외부 전극을 형성한 칩 사이즈 양면 접속 패키지의 제조 방법.
  12. 제 10 항에 있어서, 제 2 주면측에 있어서, 연삭한 상기 반도체 기판에 대하여 상기 관통 전극의 선단을 노출시키도록 이면 절연층을 도포하고, 상기 관통 전극의 선단에 접속되는 외부 전극을 형성한 칩 사이즈 양면 접속 패키지의 제조 방법.
  13. 제 10 항에 있어서, 제 2 주면측에 있어서, 연삭한 상기 반도체 기판에 대하여 상기 관통 전극의 선단을 노출시키도록 이면 절연층을 도포하여, 상기 관통 전극의 선단에 접속되는 이면 배선을 형성한 칩 사이즈 양면 접속 패키지의 제조 방법.
  14. 제 13 항에 있어서, 제 2 주면측에 있어서, 상기 이면 배선에 접속되는 외부 전극을 형성한 칩 사이즈 양면 접속 패키지의 제조 방법.
  15. 제 10 항에 있어서, 상기 관통 전극에 상당하는 구멍을 반도체 기판에 개구한 후, 상기 구멍의 측면에 절연막을 퇴적한 칩 사이즈 양면 접속 패키지의 제조 방법.
  16. 제 10 항에 있어서, 상기 배선이 있는 포스트 전극 부품은 지지부인 도전성 재료에 배선이 있는 기둥형의 포스트 전극을 성장시킴으로써, 지지부와 일체가 된 배선이 있는 포스트 전극 패턴을 형성한 칩 사이즈 양면 접속 패키지의 제조 방법.
  17. 제 10 항에 있어서, 상기 배선이 있는 포스트 전극 부품은 지지부의 한쪽 전체면에 박막 필름의 절연 기재 테이프를 붙인 다음, 배선이 있는 기둥형의 포스트 전극을 성장시킴으로써, 지지부와 일체가 된 배선이 있는 포스트 전극 패턴을 형성한 칩 사이즈 양면 접속 패키지의 제조 방법.
  18. 제 17 항에 있어서, 제 1 주면측에 있어서, 상기 지지부를 박리함으로써 남는 상기 절연 기재 테이프를 보호막으로서 사용하는 칩 사이즈 양면 접속 패키지의 제조 방법.
  19. 반도체 기판 상에 LSI 영역과 전극 접속 영역을 형성한 반도체 칩을, 그 상하에 위치하는 제 1 주면 및 제 2 주면에 각각 설치한 외부 접속용 배선에 접속한 칩 사이즈 양면 접속 패키지에 있어서,
    상기 전극 접속 영역에 접속되는 복수의 포스트 전극, 상기 복수의 포스트 전극에 각각 접속되는 복수의 배선, 및 이들 복수의 포스트 전극 및 배선의 배면에 구비한 박막 필름의 절연 기재 테이프를 가지고, 또한, 상기 반도체 칩과 상기 절 연 기재 테이프 사이의 공간을 충족시키는 수지 밀봉부를 구비하고,
    제 1 주면측에 있어서는 상기 복수의 포스트 전극에 각각 접속되는 상기 복수의 배선을, 또한, 제 2 주면측에 있어서는 상기 반도체 기판을 관통하여 형성한 관통 전극의 선단을 각각 상기 외부 접속용 배선으로서 사용하는 것으로 구성되는 칩 사이즈 양면 접속 패키지.
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