KR20100125253A - 게이트 쇼트들에 강건한 핀 트랜지스터들을 포함하는 디바이스들 및 그 제조 방법들 - Google Patents

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Abstract

기판(102, 210)에서 로우간 트렌치(144, 220)를 에칭하는 단계, 유전체 재료(150, 222)로 로우간 트렌치(144, 220)를 충분히 또는 완전히 채우는 단계, 및 적어도 부분적으로는 기판(102, 210)에서 게이트 트렌치(164, 238)를 에칭함으로써 핀(190, 258) 및 절연성 돌출부(168, 242)를 형성하는 단계를 포함하는 방법을 포함하는 방법들, 시스템들 및 디바이스들이 개시된다. 일부 실시예들에서, 절연성 돌출부(168, 242)는 로우간 트렌치(144, 220) 내의 유전체 재료(150, 222)의 적어도 일부를 포함한다.

Description

게이트 쇼트들에 강건한 핀 트랜지스터들을 포함하는 디바이스들 및 그 제조 방법들{DEVICES INCLUDING FIN TRANSISTORS ROBUST TO GATE SHORTS AND METHODS OF MAKING THE SAME}
본 발명의 실시예들은 일반적으로는 전자 디바이스들에 관한 것으로, 특히 일부 실시예들에서는 핀 트랜지스터들에 관한 것이다.
핀 필드-효과 트랜지스터들(finFET들)은 종종 기판으로부터 거의 수직으로 상승하는 핀(fin)(예를 들면, 키 크고 얇은 반도전성 부재) 주위에 구축된다. 통상적으로, 게이트는 핀의 하나의 사이드를 따라 위쪽으로, 최상부 위에, 그리고 핀의 나머지 사이드를 따라 아래로 등각으로 진행함으로써 핀을 횡단한다. 일부 예들에서, 게이트는 핀의 사이드들에 대해 배치되고 최상부 위로 연장되지 않는다. 일반적으로, 소스 및 드레인은 핀의 엔드들 근처에서, 게이트의 반대 사이드들 상에 로케이팅된다. 동작 시, 소스와 드레인 사이의 핀을 통한 전류는 게이트에 선택적으로 에너지 공급함으로써 제어된다.
일부 finFET들은 측벽-스페이서 프로세스로 형성된 게이트들을 포함한다. 이러한 프로세스의 일부 버전들에서, 게이트들은 등각의 도전성 막으로 핀을 피복하고 그리고나서 도전성 막을 이방성으로 에칭함으로써 형성된다. 에치 동안에, 도전성 재료는 수직 표면들보다는 수평 표면들로부터 더 빠르게 제거된다. 결과적으로, 도전성 재료의 일부가 핀들의 수직 측벽들에 대해 남아있고, 그럼으로써 게이트를 형성한다. 이러한 프로세스의 장점은 종종 정렬 및 분해능 제한들을 받게 되는 포토리소그래피로 패터닝된 게이트들에 비해 비교적 좁은 게이트들이 형성될 수 있다는 점이다.
측벽-스페이서 프로세스로 게이트들을 형성하는 것은 일부 프로세스 이슈들을 피하지만, 다른 오류 메커니즘들을 도입시킬 수 있다. 종종, 핀들이 완전하지는 않은 이방성인 에치로 형성되었기 때문에, 핀들의 측벽들은 수직이라기보다는 경사져 있다. 이들 경사진 측벽들은 측벽 스페이서에 대한 프로세스 윈도우를 좁힐 수 있고, 일부 경우들에서는 이를 메울 수 있다. 각도들은 인접하는 핀들의 베이스들을 서로에게 더 근접하게 배치시키고, 등각 막이 이러한 더 좁은 갭에 성막되는 경우에 인접한 측벽들을 덮는 막의 일부들이 결합하여, 갭 내에 더 큰 수직 두께를 가지는 막을 생성할 수 있다. 막은 갭 내에서, 측벽-스페이서가 인접하는 게이트들 사이의 도전성 막의 전부를 제거하지 않을 만큼 두껍게 될 수 있다. 결과적인 도전성 잔류물은 인접하는 finFET들을 쇼트시키는 스트링거(stringer)들을 형성하고 수율들을 낮게 할 수 있다.
도 1-27은 본 기술의 실시예에 따른 제조 프로세스를 예시하고 있다.
도 28-37은 본 기술의 실시예에 따른 또 하나의 제조 프로세스를 예시하고 있다.
도 1에 의해 예시된 바와 같이, 제조 프로세스는 기판(102)을 제공하는 것으로 시작된다. 기판(102)은 단결정 또는 다결정 실리콘, 갈륨 비화물, 인듐 인화물, 또는 반도체 특성들을 가지는 다른 재료들과 같은 반도전성 재료들을 포함할 수 있다. 다르게는 또는 추가적으로는, 기판(102)은 플라스틱 또는 세라믹 작업 표면과 같은 바디들과 같이, 전자 디바이스가 그 위에 구성될 수 있는 비-반도체 바디를 포함할 수 있다. 용어 "기판"은 다양한 제조 단계들에서의 이들 구조들을 포함하고, 미처리된-전체 웨이퍼, 부분적으로-처리된-전체 웨이퍼, 완전히-처리된-전체 웨이퍼, 다이싱된 웨이퍼의 일부, 또는 패키징된-전자 디바이스의 다이싱된 웨이퍼의 일부를 포함하여, 반도전성 재료를 포함하는 임의의 재료를 포함할 수도 있다.
이러한 실시예에서, 기판(102)은 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)을 포함한다. 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)은 상이하게 도핑될 수 있다. 예를 들면, 상부-도핑된 영역(104)은 n+ 재료를 포함하고 하부-도핑된 영역(106)은 p- 재료를 포함할 수 있다. 상부-도핑된 영역(104)의 깊이는 일반적으로, 예를 들면 메모리 디바이스의 어레이 영역의 충분한 부분 전체에 걸친 것과 같이, 기판(102)의 충분한 부분에 걸쳐 균일할 수 있다. 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)은 도펀트 재료들을 주입하거나 확산시킴으로써 도핑될 수 있다. 다르게는 또는 추가적으로는, 이들 영역들(104 또는 106) 중 하나 또는 양쪽 모두는, 반도전성 재료의 에피택셜 성막 동안에 또는 웨이퍼들이 절단되는 반도전성 잉곳(ingot)의 성장 동안과 같이, 기판(102)의 모두 또는 일부의 성장 또는 성막 동안에 도핑될 수도 있다. 아래에 설명되는 바와 같이, 상부-도핑된 영역(104)은 트랜지스터의 소스 및 드레인을 형성하는데 이용되는 재료를 제공하고 하부-도핑된 영역(106)은 트랜지스터의 채널을 형성하는데 이용되는 재료를 제공할 수 있다.
깊은-분리 트렌치들(108) 및 얕은 트렌치들(110)은 도 2에 의해 예시된 바와 같이 기판(102) 내에 형성될 수 있다. 이들 트렌치들(108 및 110)은 거의 Y 방향으로 연장될 수 있다. 하나 이상의 얕은 트렌치들(110)은 깊은-분리 트렌치들(108)의 쌍들 사이에 개재될 수 있다. 일부 실시예들에서, 얕은 트렌치들(110)은 후속적으로-형성된 소스들 및 드레인들을 분리하도록 상부-도핑된 영역(104)보다 더 깊을 수 있다. 추가적으로는, 깊은-분리 트렌치들(108)은 후속적으로-형성된 트랜지스터들을 분리하도록 얕은 트렌치들(110)보다 충분히 더 깊을 수 있다.
깊은-분리 트렌치들(108) 및 얕은 트렌치들(110)은 기판(102)의 수개의 치수들을 정의할 수 있다. 얕은 트렌치들(110)은 깊은-분리 트렌치들이 패터닝되는 장비의 분해능, 예를 들면 포토리소그래피-분해능 한계인, F보다 작거나 거의 같은 폭(112)을 가지고 있다. 유사하게, 깊은-분리 트렌치들(108)은 F와 거의 작거나 같은 폭(114)을 가지고 있고, 깊은-분리 트렌치들(108)은 F와 거의 작거나 같은 폭(116)만큼 얕은 트렌치들(110)로부터 이격될 수 있다. 일부 실시예들에서, 이들 폭들(112, 114, 및 116)의 하나 이상 또는 모두는 3/4 F, 1/2 F 또는 1/4 F와 거의 작거나 같다. 트렌치들(108 및 110)은 일부 실시예들에서 4F, 2F 또는 1F보다 작거나 거의 같은 작은 참조번호 118의 주기로 반복된다. 깊은-분리 트렌치들(108) 및 얕은 트렌치들(110)은 거의 직사각형 또는 사다리꼴 단면을 가질 수 있고, 일부 실시예들에서 이들 단면은 Y 방향으로의 일부 거리를 통해, 예를 들면 1개, 2개, 5개 또는 그 이상의 트랜지스터 길이들보다 큰 거리(예를 들면, 후속적으로 형성된 트랜지스터의 최대 치수에 대응하는 거리)를 통해, 거의 균일할 수 있다.
깊은-분리 트렌치들(108) 및 얕은 트렌치들(110)은 예를 들면 높은 밀도 플라즈마(HDP) 산화물, 테트라에틸-오르토-실리케이트(TEOS), 또는 스핀-온-글래스(SOG)와 같은 다양한 유전체 재료들로 부분적으로 또는 완전히 채워져, 피쳐(feature)들을 전기적으로 분리시킬 수 있다. 추가적으로는, 깊은-분리 트렌치들(108) 또는 얕은 트렌치들(110)은, 예를 들면 막 스트레스들을 감소시키고 접착력을 개선하거나, 배리어 재료로서 기능하는 실리콘 질화물과 같은 다양한 라이너(liner) 재료들을 포함할 수 있다. 일부 실시예들에서, 채워지기 이전에, 깊은-분리 트렌치들(108)의 기저부는 후속적으로-형성된 트랜지스터들을 추가 분리시키도록 선택되는 도펀트들로 주입된다.
다음으로, 도 3에 의해 예시된 바와 같이, 버퍼 영역(120)이 형성된다. 버퍼 영역(120)은 예를 들면 노(furnace)에서 기판(102)을 산소에 노출시킴으로써 성장되는 산화물일 수 있다. 다르게는 또는 추가적으로는, 버퍼 영역(120)은 예를 들면 화학 기상 증착(CVD) 챔버 내에서 성막될 수 있다. 예시된 버퍼 영역(120)은 성장된 산화물이고, 그러므로 상부-도핑된 영역(104)의 노출된 부분들에 주로 배치된다. 버퍼 영역(120)은 300Å보다 작은, 예를 들면 30Å 내지 150Å의 두께를 가질 수 있다. 일부 실시예들에서, 버퍼 영역(120)은 후속 막들 및 프로세스들이 상부-도핑된 영역(104) 또는 하부-도핑된 영역(106)에서 스트레스-유도되는 결함들을 형성할 가능성을 줄일 수 있다.
중지 영역(122)은 도 4에 의해 예시된 바와 같이, 버퍼 영역(120) 상에 등각으로 형성될 수 있다. 중지 영역(122)은 질화물 층일 수 있고, 1000Å보다 작은, 예를 들면 100Å 내지 500Å의 두께를 가질 수 있다. 아래에 설명되는 바와 같이, 일부 실시예들에서, 중지 영역(122)은 프로세스가 상부 도핑된 영역(104)을 관통하기 이전에 에치 또는 CMP 중지(예를 들면, 에치 또는 화학적-기계적 평탄화(CMP) 프로세스를 느리게 할 수 있다)로서 기능할 수 있다. 추가적으로, 일부 실시예들에서, 중지 영역(122)로의 이행(transition)은 이들 프로세스들 중 하나를 중지할 적절한 시간을 시그널링할 수 있다.
다음으로, 하부-희생 영역(124)은 도 5에 의해 예시된 바와 같이, 중지 영역(122) 상에 형성될 수 있다. 일부 실시예들에서, 하부 희생 영역(124)은 200Å 내지 5000Å, 예를 들면 500Å 내지 3,000Å의 두께를 가지는 폴리실리콘으로 만들어지는 블랭킷(blanket) 막이다. 이하에 설명되는 바와 같이, 이러한 영역(124)으로부터의 재료는 측벽 스페이서가 형성되는 거의 수직인 면을 형성할 수 있다.
도 6에 의해 예시된 바와 같이, 상부 희생 영역(126)은 하부 희생 영역(124) 상에 형성될 수 있다. 이러한 실시예에서, 후속 공정 동안에 상부 희생 영역(126)의 선택적 제거를 용이하게 하기 위해, 상부 희생 영역(126)이 하부 희생 영역(124)과 상이한 재료로 만들어진다. 상부 희생 영역(126)은 산화물과 같은 다양한 재료들로 만들어질 수 있고, 200Å 내지 3000Å, 예를 들면 500Å 내지 1500Å의 두께를 가질 수 있다. 추가적으로 또는 다르게는, 일부 실시예들에서, 비결정질-탄소-마스킹 층이 상부 희생 영역(126) 상에 형성될 수 있다. 다른 실시예들에서, 상부 희생 영역(126) 및 마스킹 영역이 생략될 수 있는데, 이는 여기에 기재된 다른 특징들 중 임의의 하나라도 생략될 수 없다는 것을 암시하는 것은 아니다.
다음으로, 핀 마스크(128)는 도 7에 의해 예시된 바와 같이, 상부-희생 영역(126) 상에 형성된다. 핀 마스크(128)는 포토리소그래피 시스템, 전자-빔 시스템, 또는 나노-임프린트 시스템과 같은 다양한 리소그래피 시스템들로 패터닝될 수 있다. 일부 실시예들에서, 핀 마스크(128)는 193nm 파장의 광 소스를 가지는 포토리소그래피 시스템을 이용하여 형성된다. 핀 마스크(128)는 폭(130)을 가지는 노출된 영역들 및 폭(132)을 가지는 마스킹된 영역을 포함한다. 일부 실시예들에서, 폭들(130 및 132)은 거의 서로 동일하고 각각이 거의 1F와 동일하다. 핀 마스크(128)는 거의 2F와 동일한 주기(134)로 반복될 수 있다. 노출된 영역들 및 마스킹된 영역들은 거의 서로 평행하고 깊은-분리 트렌치들(108) 및 얕은 트렌치들(110) 양쪽 모두에 대해 거의 수직이다. 추가적으로, 일부 실시예들에서, 노출된 영역들 및 마스킹된 영역들은 X 방향으로의 충분한 거리에 걸쳐, 예를 들면 5개 이상의 트랜지스터들에 대응하는 거리에 걸쳐 거의 균일한 단면을 가질 수 있다. 일부 실시예들에서, 핀 마스크(128)는 기판(102)의 어레이 부분에 배치되고 기판(102)의 주변부로는 연장되지 않는다. 아래에 설명되는 바와 같이, 핀 마스크(128)는 후속적으로-형성된 핀들, 분리 트렌치들, 및 게이트들의 위치 및 간격을 일반적으로 정의할 수 있다.
일부 실시예들에서, 핀 마스크(128)는 일부 종래의 프로세스들과 비교하여 비교적 큰 정렬 마진을 가지고 있다. 깊은-분리 트렌치들(108) 및 얕은 트렌치들(110)과 같은 기판(102) 상의 기존의 구조들 중 다수는 Y 방향으로 거의 균일하다. 결과적으로, 일부 실시예들에서, 마스크(128)는 트랜지스터들의 최종 형태에 크게 영향을 미치지 않고서도 Y 축을 따라 약간 시프트되거나 오정렬될 수 있다. 유사하게, 마스크(128)는 거의 X 방향으로 균일하기 때문에, X 방향으로의 마스크(128)의 일부 오정렬은 수용가능할 수 있다. 정렬 마진을 증가시키는 것은 수율을 증가시키고 비용들을 낮출 것으로 사료된다.
다음으로, 프리커서 트렌치들(136)이 도 8에 의해 예시된 바와 같이 형성될 수 있다. 프리커서 트렌치들(136)은 핀 마스크(128)에 의해 보호되지 않는 기판(102)의 영역들을 에칭함으로써 형성된다. 그러므로, 프리커서 트렌치들(136)의 형태는 일반적으로 핀 마스크(128)의 형태에 상보적일 수 있다. 에치는 이방성-플라즈마 에치일 수 있고, 노출된 영역들 아래의 상부-희생 영역(126) 및 하부 희생 영역(124)의 충분한 부분 또는 전체를 제거할 수 있다. 에치는 중지 영역(122) 상에서 또는 근처에서 중지할 수 있다. 일부 실시예들에서, 에치 동안의 제품 기체들의 화학적 조성의 변화는 에치가 중지 영역(122)에 도달하거나 에치가 시간 지정될 수 있는 때를 시그널링할 수 있다.
프리커서 트렌치들을 형성한 후, 핀 마스크(128)는 도 9에 의해 예시된 바와 같이, 제거될 수 있다. 핀 마스크(128)는 노 또는 플라즈마 에치 챔버에서 핀 마스크(128)를 산소에 노출시키는 것을 포함하여, 다양한 기술들로 제거될 수 있다.
다음으로, 스페이서(138)가 도 10에 의해 예시된 바와 같이 형성될 수 있다. 예시된 스페이서(138)는 기판(102) 상에 성막된 거의 등각인(예를 들면, 인가되는 경우에 수평 및 수직 구조들에 걸쳐 거의 균일한 두께를 가지는 재료) 산화물이다. 일부 실시예들에서, 스페이서(138)는 상부 희생 영역(126)과 동일한 재료일 수 있지만, 하부 희생 영역(124)과는 상이한 재료일 수 있다. 스페이서(138)는 1/16 F, 1/8 F 또는 1/4 F보다 크거나 거의 같은 두께(140)를 가질 수 있다. 스페이서(138)는 프리커서 트렌치들(136)의 폭(142)을 1F, 3/4 F, 또는 1/2 F보다 작거나 거의 같은 폭으로 좁힌다. 아래에 설명되는 바와 같이, 이러한 더 좁은 폭(142)은 일반적으로 후속적으로-형성되는 핀들의 폭을 정의할 수 있다.
스페이서(138)를 형성한 후, 기판(102)은 도 11에 의해 예시된 바와 같이 에칭될 수 있다. 에치는 Z축을 따른 거의 이방성-플라즈마 에치일 수 있고, 결과적으로 수평 표면들로부터의 스페이서 재료(138)의 제거로 나타난다. 예를 들면, 프리커서 트렌치들(136)의 기저부에서의 희생 영역(126)의 부분 및 상부-희생 영역(126) 위의 스페이서(138)의 부분 양쪽 모두. 이러한 재료를 제거하는 것에 의해, 에치가 진행되어 로우간(inter-row) 트렌치들(144)을 형성함에 따라 마스크로서 더 작용할 수 있는 측벽 스페이서들을 형성할 수 있다. 에치는 중지 영역(122), 버퍼 영역(120), 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)을 관통할 수 있다. 일부 실시예들에서, 에치는 얕은 트렌치들(110)보다 깊지만, 깊은-분리 트렌치들(108)만큼 깊지는 않다. 에치는 X 방향으로의 충분한 거리, 예를 들면 5개의 트랜지스터들보다 큰 거리에 걸쳐 거의 균일한 단면을 가지고 있는 거의 직선이고 거의 평행한 로우간 트렌치들(144)을 정의할 수 있다. 로우간 트렌치들(144)은 1F, 3/4 F, 또는 1/2 F보다 작거나 거의 같은 폭(146)을 가질 수 있다. 일부 실시예들에서, 로우간 트렌치들(144)은 그 깊이가 1000Å 내지 10,000Å, 예를 들면 2000Å 내지 5000Å일 수 있다. 후속 공정들 동안에, 로우간 트렌치들(144)은 트랜지스터들의 인접하는 로우들 사이에 배치되는 유전체의 형태 및 위치를 일반적으로 정의할 수 있다.
다음으로, 외곽 라이너(146)는 도 12에 의해 예시된 바와 같이 로우간 트렌치들(144) 내에 형성될 수 있다. 예시된 외곽 라이너(146)는 상부 도핑된 영역(104) 및 하부 도핑된 영역(106)의 노출된 부분들 상에 성장된 산화물일 수 있다. 다른 실시예들에서, 외곽 라이너(146)는 본 기술분야에 공지된 방법들에 의해 성막될 수도 있다. 라이너는 150Å보다 작은, 예를 들면 20 내지 70Å의 두께를 가질 수 있고, 일부 실시예들에서, 스트레스-유도된 결함들로부터 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)을 보호할 수 있다.
도 13에 의해 예시된 바와 같이, 내부 라이너(148)가 기판(102) 상에 형성될 수 있다. 내부 라이너(148)는 기판(102) 상에 성막된 질화물 층일 수 있다. 내부 라이너(148)는 200Å보다 작은, 예를 들면 30Å 내지 100Å의 두께를 가질 수 있다. 일부 실시예들에서, 또 하나의 라이너, 예를 들면 100Å 내지 300Å의 두께를 가지는 TEOS 라이너가 내부 라이너(148) 상에 형성될 수 있다.
다음으로, 로우간 유전체(150)는 도 14에 예시된 바와 같이 기판(102) 상에 형성될 수 있다. 로우간 유전체(150)는 스핀 온 유전체(SOD: spun on dielectric)와 같은 다양한 유전체 재료들로부터 만들어지거나 이들을 포함할 수 있다. 일부 실시예들에서, SOD 로우간 유전체(150)는 로우간 유전체(150)로부터 휘발성 화합물들을 몰아내도록 기판(102)을 가열시킴으로써 치밀화될 수 있다. 치밀화 동안에, 하나 이상의 라이너들(146 또는 148)은 기판(102)에서 축소되는 로우간 유전체(150)로부터의 막 스트레스들을 완화시킬 수 있고, 이 막 스트레스들은 완화되지 않는다면, 결정 면들의 슬립, 또는 오정렬을 유발할 수 있다.
도 15에 의해 예시된 바와 같이, 기판(102)의 최상부 부분은 로우간 유전체(150)의 형성 이후에 제거될 수 있다. 일부 실시예들에서, 최상부 부분은 하부 희생 영역(124) 상에서 또는 그 내에서 중지하는 CMP 프로세스로 제거된다. CMP 프로세스는 하부-희생 영역(124)으로의 이행 동안에 발생하는 현상에 의해 종단될 수 있다. 그러한 현상의 예들은 기판(102)의 광학 특성들(예를 들면, 컬러 또는 반사도)의 변화, 폐기물 재료(예를 들면, 폐기물 슬러리의 화합물들)의 화학적 특성들의 변화, 또는 기판(102)의 기계적 특성들(예를 들면, 미끄럼 마찰)의 변화를 포함한다. 다르게는 또는 추가적으로는, 기판(102)의 최상부 부분은 하부-희생 영역(124) 상에서 또는 그 내에서 중지하는 에치로 제거될 수 있다.
이러한 공정은 제거를 위해 하부-희생 영역(124)을 노출시키므로, 아래에 설명되는 바와 같이, 측벽 스페이서가 그 자리에 형성될 수 있다. 일부 실시예들에서, 하부-희생 영역(124)은 하부-희생 영역(124)이 만들어지는 재료에 일반적으로 선택적인 습식 에치, 예를 들면 테트라메틸암모늄 하이드록사이드(TMAH) 에치와 같이 폴리실리콘에 일반적으로 선택적인 습식 에치로 제거된다. 하부-희생 영역(124)을 제거함으로써 남겨지는 공간은 핀 마스크(128, 도 7)의 마스킹된 영역의 폭(132)과 거의 대응하는(예를 들면, 거의 동일하거나 비례하는) 폭(152)을 가질 수 있다. 스페이서(138)의 수직의 노출된 표면들은, 그 위에 측벽 스페이서들이 형성되어 게이트들 및 핀들을 배치하거나 형상 결정하는 표면을 제공할 수 있다.
다음으로, 또 하나의 스페이서(154)가 도 17에 의해 예시된 바와 같이 기판(102) 상에 형성될 수 있다. 이러한 스페이서(154)는 더 이전의 스페이서(138), 내부 라이너(148), 로우간 유전체(150), 및 중지 영역(122)과는 상이한 재료로 만들어질 수 있다. 일부 실시예들에서, 제2 스페이서(154)는 하부-희생(124)과 동일한 재료, 예를 들면 폴리실리콘으로 만들어진다. 스페이서(154)는 기판(102) 상에 100Å 내지 1000Å, 예를 들면 200Å 내지 600Å의 두께(156)로 성막된 거의 등각의 막일 수 있다. 일부 실시예들에서, 두께(156)는 1/8 F 또는 1/4 F보다 크거나, 작거나 또는 거의 동일할 수 있고, 스페이서(154)는 1/4 F, 1/2 F 또는 1F보다 작거나 거의 같은 폭(160)을 가지는 갭(158)을 정의할 수 있다. 아래에 설명되는 바와 같이, 두께(156)는 후속적으로-형성된 게이트들의 폭을 일반적으로 정의할 수 있고, 폭(160)은 후속적으로-형성된 핀들의 폭을 일반적으로 정의할 수 있다.
도 18에 의해 예시된 바와 같이, 제2 스페이서(154)가 이방성으로 에칭되어 측벽 스페이서들을 형성할 수 있다. 에치는 플라즈마 에치 챔버 내에서 수행될 수 있고, 수직 표면들 상에 배치된 스페이서(154)의 충분한 부분을 남겨둔 상태에서 수평 표면들로부터 스페이서(154)의 충분한 부분 또는 모두를 거의 제거할 수 있다. 에치는 중지 영역(122), 버퍼 영역(120) 또는 상부-도핑된 영역(104) 상에서 또는 그 내에서 중지할 수 있다.
스페이서(154)를 에칭한 후, 또 하나의 희생 영역(162)이 도 19에 의해 예시된 바와 같이 기판(102) 상에 형성될 수 있다. 예시된 희생 영역(162)은 100Å 내지 1000Å, 예를 들면 200Å 내지 600Å의 두께로 성막되는 산화물일 수 있다. 희생 영역(162)은 부분적으로, 충분히 또는 완전히 보이드(void)들(158)을 채울 수 있다. 일부 실시예들에서, 희생 영역(162)은 제2 스페이서(154)에 의해 형성된 스페이서들의 선택적 제거를 용이하게 하기 위해, 제2 스페이서(154)와 상이한 재료일 수 있다.
다음으로, 기판(102)의 최상부 부분이 도 20에 의해 예시된 바와 같이 제거될 수 있다. 최상부 부분은 에치 또는 CMP를 포함하여 다양한 프로세스들로 제거될 수 있다. 일부 실시예들에서, 기판(102)은 제2 스페이서(154)로부터 형성된 측벽 스페이서들의 최상부 부분이 노출될 때까지 폴리싱된다.
도 21에 의해 예시된 바와 같이, 제2 스페이서(154)가 기판(102)으로부터 제거된다. 제2 스페이서(154)는 에치, 예를 들면 제2 스페이서(154)가 만들어지는 재료에 거의 선택적인 습식 에치로 제거될 수 있다. 예를 들면, 제2 스페이서(154)가 폴리실리콘으로 만들어지는 실시예들에서, 제2 스페이서(154)는 TMAH 습식 에치로 제거될 수 있다.
다음으로, 에치는 도 22에 의해 예시된 바와 같이, 제2 스페이서(154)를 제거함으로써 노출되는 기판(102)의 부분들로부터 재료를 제거할 수 있다. 에치는 게이트 트렌치들(164), 핀 로우들(166), 및 절연성 돌출부들(168)을 형성할 수 있다. 게이트 트렌치들(164) 각각은 핀 로우들(166) 및 절연성 돌출부들(168) 각각의 사이에 배치될 수 있다. 기판(102)은 각 핀 로우(166) 및 각 절연성 돌출부(168)에 대해 2-게이트 트렌치들(164)을 포함할 수 있다. 예시된 게이트 트렌치들(164)은 핀 로우들(166) 및 절연성 돌출부들(168) 사이에 배치된다. 예시된 실시예에서, 에치는 로우간 유전체(150)로부터 재료를 제거하지 않고, 절연성 돌출부들은 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)의 2개의 부분들 사이에 샌드위치된 로우간 유전체(150)를 포함한다. 그렇지만, 다른 실시예들에서, 에치는 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)의 이들 부분들을 소비할 수 있고, 로우간 유전체(150)로부터의 재료가 게이트 트렌치들(164)의 부분을 정의할 수 있다.
피쳐들(164, 166 및 168)은 기판(102)으로 500Å 내지 4000Å, 예를 들면 1300Å 내지 2500Å만큼 에칭하는 거의 이방성인 에치로 형성될 수 있다. 게이트 트렌치들(164), 핀 로우들(166), 및 절연성 돌출부들(168)은 거의 직선일 수 있고, X 방향으로의 충분한 거리를 통해, 예를 들면 5개의 트랜지스터들보다 큰 거리를 통해 거의 균일한 단면 형태를 가질 수 있다. 구조들(164, 166 및 168)은 거의 서로에 대해 평행할 수 있고, 얕은 트렌치들(110) 및 깊은-분리 트렌치들(108)에 대해 거의 수직일 수 있다. 게이트 트렌치들(164), 핀 로우들(166) 및 절연성 돌출부들(168)은 1/4 F, 1/2 F, 또는 1F보다 작거나 거의 같은 폭들(170, 172 및 174)을 각각 가질 수 있다. 일부 실시예들에서, 게이트 트렌치들(164), 핀 로우들(166) 및 절연성 돌출부들(168)의 패턴은 3F, 2F 또는 3/2 F보다 작거나 거의 같은 주기(176)로 반복될 수 있다.
다음으로, 기판(102)은 도 23에 의해 예시된 바와 같이 CMP로 평탄화된다. 일부 실시예들에서, CMP는 희생 영역(162) 및 라이너(138)의 나머지 부분을 제거할 수 있고, 일부 실시예들에서는 로우간 유전체(150), 내부 라이너(148) 및 중지 영역(122)의 최상부 부분을 제거할 수도 있다. 평탄화는 중지 영역(122) 상에서 또는 그 근처에서 중지될 수 있다. 일부 실시예들에서, 평탄화한 후, 기판(102)은 세척되어 CMP-슬러리 잔류물을 제거할 수 있다. 일부 실시예들에서, 기판(102)은 기판(102)을 불화수소산에 노출시키지 않고 세척될 수 있고, 이는 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)의 일부 결정 오리엔테이션들을 차별적으로 에칭함으로써 피트들을 생성할 수 있다.
도 24에 의해 예시된 바와 같이, 게이트 유전체(178)가 게이트 트렌치들(164) 내에 형성될 수 있다. 일부 실시예들에서, 게이트 유전체(178)는 화학 기상 증착(CVD) 또는 원자층 성막(ALD)으로 성막될 수 있거나, 게이트 유전체(178)는 예를 들면 기판(102)을 산소에 노출시킴으로써 성장될 수 있다. 게이트 유전체(178)는 산화물(예를 들면, 실리콘 다이옥사이드), 옥시나이트라이드, 또는 하프늄 다이옥사이드, 지르코늄 다이옥사이드 및 티타늄 다이옥사이드와 같은 고-유전체 상수 재료들과 같은 다양한 유전체 재료들로 만들어질 수 있다. 일부 실시예들에서, 게이트 유전체(178)는 300Å보다 작은, 예를 들면 30Å 내지 150Å의 두께를 가질 수 있다.
다음으로, 게이트 재료(180)가 도 25에 의해 예시된 바와 같이 기판(102) 상에 형성될 수 있다. 게이트 재료는 도핑된 폴리실리콘, 텅스텐, 티타늄, 티타늄 나이트라이드, 또는 다른 적절한 재료들과 같은 다양한 도전성 재료들 중 하나 이상일 수 있고, 물리 기상 증착(PVD) 또는 CVD와 같은 다양한 프로세스들로 형성될 수 있다.
게이트 재료(180)를 형성한 후, 게이트 재료(180)의 최상부 부분은 도 26에 의해 예시된 바와 같이 기판(102)으로부터 제거될 수 있다. 게이트 재료(180)는 CMP, 플라즈마 에칭, 습식 에칭, 또는 그 조합들과 같은 다양한 프로세스들로 제거될 수 있다. 일부 실시예들에서, 게이트 재료(180)는 1000Å보다 작거나 거의 같은, 예를 들면 200Å 내지 500Å인 거리(182)만큼 리세스된다. 거리(182)는 게이트 재료(180)의 최상부가 상부-도핑된 영역(104)의 기저부 위에 있도록 허용하고, 즉, 게이트 재료(180)는 적어도 부분적으로는 상부-도핑된 영역(104)을 오버랩(overlap)할 수 있다. 하나의 실시예에서, 게이트 재료(180)를 게이트 트렌치들(164)로 리세스시키는 것에 의해 게이트들(184 및 186)을 형성한다. 게이트들(184 및 186)은 핀 로우들(166)의 반대 사이드들 상에 배치될 수 있고, 예시된 게이트들(184 및 186)은 절연성 돌출부들(168)에 의해 인접하는 게이트(184 또는 186)로부터 전기적으로 분리될 수 있다.
예시된 게이트들(184 및 186)은 일부 종래의 설계들에서의 게이트들보다 서로에게 쇼트될 가능성이 더 적을 수 있다. 하나의 실시예에서, 게이트 트렌치들(164)의 일부, 예를 들면 대략 절반은 절연성 돌출부들(168)에 의해 정의되고, 그럼으로써 적어도 하나의 방향, 예를 들면 가장 근접한, 인접한 핀 로우(166)의 방향으로 절연되는 트렌치들(164)을 형성한다. 그러므로, 예시된 게이트들(184 및 186)은 게이트 재료(180)를 사전-분리된 게이트 트렌치들(164)로 리세스함으로써 형성된다. 본 실시예의 게이트들(184 및 186)은, 게이트들의 형태가 일반적으로 정의된 이후에 분리되는 게이트들을 자주 포함하는 종래의 설계들의 게이트들보다 쇼트될 가능성이 더 적은 것으로 사료된다. 환언하면, 일부 종래 설계들에서는, 게이트가 적어도 부분적으로는 게이트간 유전체의 형태를 결정하는데 반해, 예시된 실시예에서는, 게이트들 사이의 절연 구조, 즉 절연성 돌출부들(168)의 형태가 게이트들(184 및 186)의 형태를 적어도 부분적으로 결정한다. 절연성 돌출부들(168)은 게이트들(184 및 186)이 형성되기 이전에 게이트들(184 및 186) 간의 경로들을 차단하기 때문에, 이것은 일부 실시예들에서 절연성 돌출부들(168)의 효과를 증가시킬 것으로 사료된다.
예시된 핀 로우들(166)의 각각은 인접하는 게이트들(184 및 186)과 협력하여 복수의 트랜지스터들(188)을 형성할 수 있다. 트랜지스터들(188)의 일부의 형태가 도 27에 의해 예시되어 있고, 이는 단일 트랜지스터(188)의 반도전성 부분의 형태를 예시하고 있다. 예시된 트랜지스터(188)는 베이스(192)로부터 상승하는 핀(190)을 포함한다. 예시된 핀(190)은 거의 U-형태의 보이드(198)에 의해 분리되는 2개의 다리들(194 및 196)을 가지는 말단(distal) 부분을 포함한다. 이러한 실시예에서, 보이드(198)는 얕은 트렌치(110)에 의해 형성되고, 보이드(198)는 상부-도핑된 영역(104)의 깊이 아래로 연장된다. 예시된 다리들(194 및 196)은 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)의 최상부 부분 양쪽 모두를 포함한다. 예시된 핀(190)은 또한 서로에 대해 거의 평행일 수 있고, 서로에 대해 대체로 경사질 수 있거나, 서로에 대해 대체로 굴곡될 수 있는 2개의 대향하는 사이드들(200 및 202)을 포함한다. 핀(188)의 에지들(204 및 206)은 거의 사이드들(200 및 202)에 대해 수직이고 서로에 대해 거의 평행할 수 있으며, 서로에 대해 대체로 경사질 수 있거나, 서로에 대해 대체로 굴곡될 수 있다.
동작 시, 2개의 다리들(194 및 196)은 소스 및 드레인으로서 기능할 수 있고, 트랜지스터(188)는 게이트들(184 및 186)(도 26)의 전압에 따라 소스 및 드레인 사이의 전류 흐름을 선택적으로 제어할 수 있다. 턴온되는 경우에, 예시된 트랜지스터(188)는 소스 및 드레인간의 전류 흐름을 예시하는 화살표(208)에 의해 표현된 거의 수직인 채널을 확립한다. 채널(208)은 2개의 게이트들(184 및 186)로부터 나오는 전계들에 의해 확립될 수 있다. 게이트들(184 및 186)은 다양한 패턴들에 따라 에너지 공급될 수 있고, 즉 양쪽 게이트들(184 및 186)은 거의 동시에 에너지 공급될 수 있으며, 하나의 게이트(184 및 186)가 에너지 공급되지만 나머지는 공급되지 않고, 또는 게이트들(184 및 186)은 서로에 관계없이 에너지 공급될 수 있다. 일부 실시예들에서, 게이트들(184 및 186)은 핀 로우들(166)에 부분적으로 또는 전체적으로 외접할 수 있고, 예를 들면 게이트들(184 및 186)은 핀 로우들(166)의 하나 또는 양쪽 엔드들에서 접속할 수 있다. 예시된 트랜지스터들(188)은 각 측벽(200 및 202)에 인접한 게이트(184 및 186)를 가지고 있으므로, 듀얼-게이트 트랜지스터들 또는 멀티-게이트 트랜지스터들로서 지칭될 수 있다.
이전에 설명된 실시예는 도 7을 참조하여 설명된 단일 리소그래피 공정으로, X 방향으로 연장되는 구조들, 즉 핀 로우들(166), 게이트들(184 및 186), 및 절연성 돌출부들(168)을 형성한다. 다른 실시예들은 2개 이상의 리소그래피 공정들로, 그러나 전체적으로는 더 적은 공정들로 이들 구조들(166, 184 및 186)을 형성할 수 있다. 그러한 제조 프로세스의 하나의 예가 도 28 내지 37에 의해 예시되어 있다. 이하에 설명되는 바와 같이, 이러한 실시예는 더 적은 프로세스 공정들을 가지고 있지만 상기 기재된 실시예와 비교하여 하나의 추가적인 리소그래피 공정을 포함한다.
도 28에 의해 예시된 바와 같이, 이러한 실시예는 기판(210)을 제공하는 것으로 시작된다. 기판(210)은 처음에 도 1 및 2를 참조하여 상기 설명된 프로세스들을 거칠 수 있다. 결과적으로, 기판(210)은 상부-도핑된 영역(104), 하부 도핑된 영역(106), 깊은-분리 트렌치들(108) 및 얕은 트렌치들(110)을 포함할 수 있다. 이들 피쳐들의 최상부 상에, 제1-핀 마스크(212)가 형성될 수 있다. 제1-핀 마스크(212)는 포토레지스트로 만들어지거나 하드 마스크일 수 있다. 제1-핀 마스크(212)는 상기 설명된 리소그래피 시스템들, 또는 레지스트 리플로우, 마스크 언더커팅, 또는 측별 스페이서를 통한 더블 피칭(pitching)과 같은 서브-리소그래피 기술들 중 임의의 하나로 패터닝될 수 있다. 일부 실시예들에서, 제1-핀 마스크(212)는 폭(214)을 가지는 노출된 영역들 및 폭(216)을 가지는 마스킹된 영역들을 일반적으로 정의한다. 일부 실시예들에서, 이들 폭들(214 및 216)은 거의 동일하고, 각각은 1F보다 작거나 거의 같다. 제1-핀 마스크(212)는 2F보다 작거나 거의 같은 주기(218)로 반복될 수 있다. 예시된 노출된 영역들 및 마스킹된 영역들은 거의 직선이고, 인접하는 마스크 구조들에 대해 거의 평행하며, 깊은-분리 트렌치들(108) 및 얕은 트렌치들(110) 양쪽 모두에 대해 거의 수직이다. 제1-핀 마스크(212)의 노출된 영역들 및 마스킹된 영역들은 X 방향으로의 충분한 거리, 예를 들면 5개의 트랜지스터들보다 큰 거리를 통해 거의 균일한 단면을 가질 수 있다.
다음으로, 로우간 트렌치들(220)이 도 29에 의해 예시된 바와 같이 에칭된다. 로우간 트렌치들(220)은 거의 이방성인 플라즈마 에치로 에칭될 수 있고, 이들은 얕은 트렌치들(108)의 깊이보다는 크게, 그러나 깊은-분리 트렌치들(110)만큼 깊지는 않은 거리를 기판(210) 내로 연장될 수 있다. 다른 실시예들에서, 로우간 트렌치들(220)은 거의 깊은-분리 트렌치들(110)만큼 깊거나 그보다 더 깊을 수 있다. 로우간 트렌치들(220)의 기저부는 필드-분리 임플랜트(도시되지 않음)로 주입되어 후속적으로 형성된 트랜지스터들을 분리시킨다.
도 30에 의해 예시된 바와 같이, 로우간 트렌치들(220)을 에칭한 후, 제1-핀 마스크(212)가 제거되고, 로우간 유전체(222)가 로우간 트렌치들(220)에 형성될 수 있다. 일부 실시예들에서, 로우간 유전체(222)는 CVD, ALD, 스핀-온 유전체들, 또는 다른 적절한 프로세스들 및 재료들로 형성될 수 있다. 로우간 유전체(222)는 상기 기재된 산화물들 중 하나와 같은 산화물일 수 있고, 일부 실시예들에서, 이는 상부-도핑된 영역(104) 및 하부-도핑된 영역(106)에 인접한 얇은-산화물 라이너, 및 산화물 라이너와 로우간 유전체(222)의 나머지 사이의 질화물 라이너 양쪽 모두를 포함할 수 있다. 일부 실시예들에서, 로우간 유전체(222)는 기판(210)의 표면을 거의 평탄화시키는 CMP 또는 에치로 제거되는 오버버든(overburden)으로 성막된다.
다음으로, 도 31에 의해 예시된 바와 같이, 제2-핀 마스크(224)가 형성될 수 있다. 제2-핀 마스크(224)는 제1 핀 마스크(212)의 주기(218)의 1/2과 거의 동일한 거리(225)만큼 제1-핀 마스크(212)에 대해 오정렬될 수 있다. 예를 들면, 제1-핀 마스크(224)의 마스킹된 영역들의 중간점은 제2-핀 마스크(212)의 마스킹된 영역들의 중간점으로부터 거리(225)만큼 분리될 수 있다. 추가적으로, 제2-핀 마스크(224)의 마스킹된 영역들의 중간점은, 로우간 트렌치들(220)의 로우간 유전체(222)의 에지에 대한 제2 핀 마스크(224)의 위치에 의해 예시된 바와 같이, 거의 제1-핀 마스크(212)의 마스킹된 영역들의 에지 상에 또는 그 근처에 있을 수 있다. 제2-핀 마스크(224)는 폭(226)을 가지는 노출된 영역 및 폭(228)을 가지는 마스킹된 영역을 일반적으로 정의할 수 있다. 이들 피쳐들은 주기(230)로 반복될 수 있다. 일부 실시예들에서, 주기(230)는 거의 제1-핀 마스크(212)의 주기(218)와 동일하다. 마스킹된 영역들의 폭(228)은 1F, 1/2 F, 또는 1/4 F보다 작거나 거의 같을 수 있다. 일부 실시예들에서, 제2-핀 마스크(224)의 마스킹된 영역들의 폭들은 제1-핀 마스크(212)의 마스킹된 영역들의 폭들(216)의 일부이고, 예를 들면 폭(216)의 1/4 또는 1/2보다 작거나 거의 같다. 제2-핀 마스크(224)의 노출된 영역들 및 마스킹된 영역들은 거의 직선이고, 이웃하는 마스크 구조와 거의 평행하며, 로우간 유전체(222)에 거의 평행하고, 깊은-분리 트렌치들(108) 및 얕은 트렌치들(110) 양쪽 모두에는 거의 수직일 수 있다. 제2-핀 마스크(224)는 X 방향으로의 충분한 거리를 통해, 예를 들면 5개의 트랜지스터들보다 큰 거리를 통해 거의 균일한 단면을 가질 수 있다.
제2-핀 마스크(224)는 다양한 기술들로 형성될 수 있다. 예를 들면, 일부 실시예들에서, 제2-핀 마스크(224)는 포토리소그래피 시스템으로 패터닝된 포토레지스트로 만들어진다. 다른 실시에들에서, 제2-핀 마스크(224)는 포토리소그래피로 정의된 마스크를 더블-피칭(pitching)함으로써 형성된다. 예를 들면, 제2-핀 마스크(224)는 예시된 제2-핀 마스크(224)의 거의 하나 걸러 하나의 마스킹된 영역들 사이에 배치된 마스킹된 영역들로 프리커서 마스크를 패터닝하고, 그리고나서 프리커서 마스크의 사이드들 상의 측벽 스페이서들로서 제2-핀 마스크(224)를 형성함으로서 형성될 수 있다.
다음으로, 측벽 스페이서들(232)은 도 32에 의해 예시된 바와 같이, 제2-핀 마스크(224)의 사이드들 상에 형성된다. 측벽 스페이서들(232)은 기판(210) 상에 블랭킷 막을 성막하고, 그리고나서 막을 이방성으로 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 측벽 스페이서들(232)은 탄소로 만들어질 수 있고, 이들은 1F, 1/2 F, 또는 1/4 F보다 작거나 거의 같은 폭(234)을 가질 수 있다. 측벽 스페이서들(232)은 1F, 1/2 F, 또는 1/4 F보다 작거나 거의 같은 폭(236)을 가지는 갭을 정의할 수 있다.
다음으로, 도 33에 의해 예시된 바와 같이, 제2-핀 마스크(224)가 제거될 수 있고, 게이트 트렌치들(238)이 기판(210) 내에서 에칭될 수 있다. 게이트 트렌치들(238)은 측벽 스페이서들(232)에 의해 마스킹된 거의 이방성인 에치로 형성될 수 있다. 일부 실시예들에서, 게이트 트렌치들(238)은 얕은 트렌치들(110)보다는 깊지만 로우간 유전체(222) 또는 깊은-분리 트렌치들(108)만큼 깊지는 않다. 게이트 트렌치들(238)은 그 깊이가 500Å 내지 3000Å, 예를 들면 1300Å 내지 1700Å일 수 있다. 게이트 트렌치들(238)은 거의 평행하고, 거의 직선이며, 깊은-분리 트렌치들(108) 및 얕은 트렌치들(110) 양쪽 모두에 거의 수직일 수 있다. 이러한 실시예에서, 게이트 트렌치들(238)은 충분한 거리, 예를 들면 5개의 트랜지스터들보다 큰 거리를 통해 X 방향으로 거의 균일한 단면을 가지고 있다.
일부 실시예들에서, 게이트 트렌치들(238)을 형성하는 것에 의해 핀 로우들(240) 및 절연성 돌출부들(242)을 거의 동시에 형성할 수 있다. 예시된 절연성 돌출부들(242)은 예시된 핀 로우들(240)의 각각 사이에 개재되고, 일부 실시예들에서 각 핀 로우(240)는 게이트 트렌치들(238)에 의해 양쪽 사이드 상에서 인접하는 절연성 돌출부(242)로부터 분리된다. 이전 실시예의 경우에서와 같이, 예시된 게이트 트렌치들(238)의 위치 및 형태가 절연성 돌출부들(242)을 형성하는 재료를 제거함으로써 적어도 부분적으로 정의되므로, 게이트 트렌치들(238)에 형성된 게이트들은 서로에게 쇼트될 가능성이 더 적은 것으로 사료된다.
다음으로, 게이트 유전체(244)는 도 34에 의해 예시된 바와 같이 게이트 트렌치들(238)내에 형성될 수 있다. 게이트 유전체(244)는 성막되거나 성장될 수 있고, 산화물(예를 들면, 실리콘 다이옥사이드), 옥시나이트라이드, 또는 하프늄 다이옥사이드, 지르코늄 다이옥사이드, 및 티타늄 다이옥사이드와 같은 높은-유전체 상수 재료들과 같은 다양한 유전체 재료들로 만들어질 수 있다. 일부 실시예들에서, 게이트 유전체(244)는 300Å보다 작은, 예를 들면 30Å 내지 150Å의 두께를 가지고 있다.
게이트 유전체(244)를 형성한 후, 게이트 재료(246)가 도 35에 의해 예시된 바와 같이 기판(210) 상에 형성될 수 있다. 게이트 재료(246)는 CVD, PVD 또는 다른 적절한 프로세스들로 성막된 도전성 재료일 수 있다. 일부 실시예들에서, 게이트 재료(246)는 상기 리스트된 도전성 재료들 중 하나를 포함한다. 게이트 재료(246)는 오버버든(248)으로 성막되어, 모든 게이트 트렌치들(238)이 채워질 가능성을 증가시키고 기판(210)을 평탄화시킨다. 게이트 재료(246)는 스페이서들(232)을 제거하기 이전 또는 이후에 기판(210) 상에 형성될 수 있다.
다음으로, 도 36에 의해 예시된 바와 같이, 오버버든(248)이 제거되고, 게이트 재료(246)가 리세스되어 게이트들(250 및 252)을 형성할 수 있다. 게이트들(250, 252)은 잔류-게이트 재료(238)가 절연성 돌출부들(242)의 반대 사이드들 상에서 게이트들(250, 252)을 접속할 가능성을 줄이도록 선택되는 거리(254)만큼 리세스될 수 있다. 게이트들(250, 252)은 CMP, 건식 에치, 습식 에치 또는 그 조합으로 리세스될 수 있다. 일부 실시예들에서, 게이트들(250, 252)은 상부-도핑된 영역(104)을 중첩하고, 상부-도핑된 영역(104)의 기저부 아래까지 리세스되지는 않는다.
이러한 스테이지에서, 기판(210)은 복수의 트랜지스터들(256)을 포함할 수 있다. 이들 트랜지스터들(256)의 반도체 부분의 형태는 도 37에 의해 예시되어 있다. 각 예시된 트랜지스터(256)는 베이스(260)로부터 상승하는 핀(258)을 포함한다. 핀(258)은 사이드들(261, 262), 에지들(264, 266), 다리들(268, 270), 및 거의 U-형태의 보이드(272)를 포함할 수 있다. 이전의 실시예에서와 같이, 예시된 다리들(268, 270)은 소스 및 드레인으로서 기능할 수 있고, 게이트들(252, 254)로부터 나오는 전계는 핀(258)의 양쪽 사이드(260, 262)에서 채널들(274)을 확립할 수 있다.
본 발명은 다양한 변형들 및 대안 형태들의 여지가 있지만, 특정 실시예들이 도면들에서 예로서 도시되어 있고 여기에 상세하게 설명되었다. 그러나, 본 발명이 개시된 특정 형태들로 제한되려는 것이 아니라는 것은 자명하다. 오히려, 본 발명은 이하의 첨부된 청구항들에 의해 정의된 본 발명의 사상 및 범주 내에 드는 모든 변형들, 등가물들, 및 대안들을 커버하려는 것이다.

Claims (22)

  1. 기판에서 로우간(inter-row) 트렌치를 에칭하는 단계;
    유전체 재료로 상기 로우간 트렌치를 충분히 또는 완전히 채우는 단계; 및
    적어도 부분적으로는 상기 기판에서 게이트 트렌치를 에칭함으로써 핀 및 절연성 돌출부를 형성하는 단계 - 상기 절연성 돌출부는 상기 로우간 트렌치 내의 상기 유전체 재료의 적어도 일부를 포함함 -
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 로우간 트렌치를 에칭하는 단계는,
    상기 기판 상의 희생 영역에 프리커서(precursor) 트렌치들을 형성하는 단계; 및
    상기 프리커서 트렌치들에 스페이서를 형성하는 단계 - 상기 스페이서는 상기 프리커서 트렌치들을 좁게 함 -
    를 포함하는 방법.
  3. 제2항에 있어서, 상기 스페이서는 포토리소그래피-분해능(photolithographic-resolution) 한계보다 작은 폭으로 상기 트렌치들을 좁게 하는 방법.
  4. 제2항에 있어서, 상기 희생 영역 및 측벽 스페이서들을 마스크로서 이용하여 상기 로우간 트렌치들을 에칭하는 단계를 포함하는 방법.
  5. 제1항에 있어서, 상기 기판에서 로우간 트렌치를 에칭하는 단계는, 상부-도핑된 영역을 통해 그리고 적어도 부분적으로는 하부-도핑된 영역 내로 로우간 트렌치를 에칭하는 단계를 포함하는 방법.
  6. 제1항에 있어서, 유전체 재료로 상기 로우간 트렌치를 충분히 또는 완전히 채우는 단계는,
    상기 로우간 트렌치에 제1 라이너를 형성하는 단계; 및
    상기 기판에 스핀-온-유전체를 도포하는 단계
    를 포함하는 방법.
  7. 제1항에 있어서,
    희생 재료 및 제1 측벽 스페이서로 상기 로우간 트렌치의 에칭을 마스킹하는 단계; 및
    상기 유전체 재료로 상기 로우간 트렌치를 충분히 또는 완전히 채운 후에 상기 희생 재료를 제거하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 희생 재료의 제거에 뒤따라서 상기 제1 측벽 스페이서의 표면 상에 제2 측벽 스페이서를 형성하는 단계; 및
    적어도 부분적으로는 상기 제2 측벽 스페이서로 상기 게이트 트렌치의 에칭을 마스킹하는 단계
    를 포함하는 방법.
  9. 제1항에 있어서, 적어도 부분적으로는 상기 기판에서 게이트 트렌치를 에칭함으로써 핀(fin) 및 절연성 돌출부를 형성하는 단계는 상기 유전체 재료의 일부를 에칭하는 단계를 포함하는 방법.
  10. 제1항에 있어서, 적어도 부분적으로는 상기 기판에서 게이트 트렌치를 에칭함으로써 핀 및 절연성 돌출부를 형성하는 단계는, 복수의 게이트 트렌치들을 에칭함으로써 복수의 핀 로우들 및 복수의 절연성 돌출부들을 거의 동시에 형성하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 복수의 절연성 돌출부들 중 각각의 절연성 돌출부는 상기 복수의 핀 로우들 중 핀 로우들의 쌍 사이에 개재되고,
    상기 복수의 게이트 트렌치들 중 게이트 트렌치는 상기 복수의 핀 로우들 중 각 핀 로우의 양쪽 사이드 상에서, 상기 핀 로우와 상기 복수의 절연성 돌출부들 중 인접하는 절연성 돌출부의 사이에 배치되는 방법.
  12. 제1항에 있어서,
    상기 기판에서 로우간 트렌치를 에칭하는 단계는 포토리소그래피 공정으로 상기 기판 상에 제1 마스크를 형성하는 단계를 포함하고,
    적어도 부분적으로는 상기 기판에서 게이트 트렌치를 에칭함으로써 핀 및 절연성 돌출부를 형성하는 단계는 제2 포토리소그래피 공정으로 상기 기판 상에 제2 마스크를 형성하는 단계를 포함하는 방법.
  13. 제12항에 있어서, 상기 제2 마스크는 상기 제1 마스크에 대해 상기 제1 마스크의 피치의 절반과 거의 동일한 거리만큼 시프트되는 방법.
  14. 제13항에 있어서,
    상기 제1 마스크를 형성하는 단계는 제1 포토리소그래피 툴로 상기 제1 마스크를 형성하는 단계를 포함하고,
    상기 제2 마스크를 형성하는 단계는 제2 포토리소그래피 툴로 상기 제2 마스크를 형성하는 단계를 포함하며, 상기 제2 포토리소그래피 툴의 분해능은 상기 제1 포토리소그래피 툴의 분해능의 2배와 거의 같거나 그보다 큰 방법.
  15. 제13항에 있어서, 상기 제2 마스크를 형성하는 단계는 프리커서 마스크를 더블-피칭(double-pitching)하는 단계를 포함하는 방법.
  16. 반도체 핀;
    상기 반도체 핀의 양쪽 사이드 상에 배치된 게이트 트렌치; 및
    상기 반도체 핀의 양쪽 사이드 상에 배치되고 상기 게이트 트렌치들 중 하나에 의해 적어도 부분적으로는 상기 반도체 핀으로부터 분리되는 절연성 돌출부
    를 포함하는 디바이스.
  17. 제16항에 있어서,
    각 게이트 트렌치에 배치된 게이트를 포함하고, 각 게이트는 상기 반도체 핀의 최상부 아래까지 리세스되는 디바이스.
  18. 제16항에 있어서, 상기 반도체 핀은 거의 U-형태의 보이드(void)에 의해 분리된 2개의 레그(leg)들을 포함하는 디바이스.
  19. 서로에 대해 거의 평행한 제1 복수의 트렌치들을 기판에 형성하는 단계;
    서로에 대해 거의 평행하고 상기 제1 복수의 트렌치들에 대체로 수직인 제2 복수의 트렌치들을 상기 기판에 형성하는 단계; 및
    상기 제2 복수의 트렌치들에 거의 평행하고 상기 제2 복수의 트렌치들에 대해 상기 제2 복수의 트렌치들의 주기보다 작은 거리만큼 오정렬되는 제3 복수의 트렌치들을 상기 기판에 형성하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 제3 복수의 트렌치들을 형성하기 전에, 상기 제1 복수의 트렌치들 및 상기 제2 복수의 트렌치들 양쪽 모두를 유전체 재료로 적어도 충분히 채우는 단계를 포함하는 방법.
  21. 제19항에 있어서, 상기 제3 복수의 트렌치들을 형성하는 단계는, 복수의 게이트 트렌치들, 복수의 절연성 돌출부들 및 복수의 핀 로우들을 거의 동시에 형성하는 단계를 포함하는 방법.
  22. 제21항에 있어서,
    상기 복수의 게이트 트렌치들 내에 적어도 부분적으로 배치되는 도전성 영역을 형성하는 단계; 및
    상기 도전성 영역을 상기 복수의 게이트 트렌치들 내로 리세스하는 단계
    를 포함하는 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140053739A (ko) * 2012-10-26 2014-05-08 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR20140148188A (ko) * 2013-06-21 2014-12-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150022091A (ko) * 2013-08-22 2015-03-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180131625A (ko) * 2016-04-29 2018-12-10 도쿄엘렉트론가부시키가이샤 복수의 재료의 층을 이용하여 기판을 패터닝하는 방법

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7745319B2 (en) * 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
KR101903975B1 (ko) 2008-07-16 2018-10-04 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
JP5701477B2 (ja) * 2008-09-18 2015-04-15 マイクロンメモリジャパン株式会社 電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法
KR101055747B1 (ko) * 2008-11-13 2011-08-11 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비하는 반도체 장치의 제조방법
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8039340B2 (en) 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US9202921B2 (en) * 2010-03-30 2015-12-01 Nanya Technology Corp. Semiconductor device and method of making the same
TWI479609B (zh) * 2010-05-19 2015-04-01 Winbond Electronics Corp 快閃記憶體之製作方法
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
US8728945B2 (en) * 2010-11-03 2014-05-20 Texas Instruments Incorporated Method for patterning sublithographic features
JP5748195B2 (ja) 2010-11-05 2015-07-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US8293602B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
US9553193B2 (en) 2010-11-19 2017-01-24 Micron Technology, Inc. Double gated fin transistors and methods of fabricating and operating the same
US9385132B2 (en) 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
CN104303263B (zh) * 2012-01-13 2016-12-14 特拉创新公司 具有线形翅片场效应结构的电路
KR101929478B1 (ko) * 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
US8586449B1 (en) 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
US8946050B2 (en) * 2012-10-30 2015-02-03 Globalfoundries Inc. Double trench well formation in SRAM cells
KR101983633B1 (ko) * 2012-11-30 2019-05-29 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8987800B2 (en) 2013-03-14 2015-03-24 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
US20140306286A1 (en) * 2013-04-10 2014-10-16 International Business Machines Corporation Tapered fin field effect transistor
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
US9805934B2 (en) * 2013-11-15 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of contact/via hole with self-alignment
US9831306B2 (en) 2013-12-19 2017-11-28 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
US9978608B2 (en) * 2016-09-21 2018-05-22 Globalfoundries Inc. Fin patterning for a fin-type field-effect transistor
US9837403B1 (en) * 2016-09-27 2017-12-05 International Business Machines Corporation Asymmetrical vertical transistor
US10014302B1 (en) * 2016-12-27 2018-07-03 Micron Technology, Inc. Methods of forming memory arrays
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10515815B2 (en) * 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
CN108493249B (zh) * 2018-03-21 2021-02-02 上海华力集成电路制造有限公司 Soi嵌入式三栅极晶体管及其制造方法
US11114303B2 (en) * 2018-07-31 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around device, method for manufacturing FinFET device, and method for manufacturing gate all around device
CN112038341B (zh) * 2019-06-04 2024-06-21 长鑫存储技术有限公司 存储结构及其形成方法
CN112038340A (zh) * 2019-06-04 2020-12-04 长鑫存储技术有限公司 存储结构及其形成方法
US11502087B2 (en) * 2020-01-21 2022-11-15 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method for fabricating the same
US11908751B2 (en) 2021-05-05 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor isolation regions and methods of forming the same
EP4297548A1 (fr) * 2022-06-16 2023-12-27 STMicroelectronics Crolles 2 SAS Procede de fabrication de dispositifs electroniques

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050027781A (ko) * 2003-09-16 2005-03-21 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
KR20060121883A (ko) * 2003-09-23 2006-11-29 프리스케일 세미컨덕터, 인크. 분리 영역을 갖는 반도체 디바이스를 형성하기 위한 방법
KR20070057223A (ko) * 2004-09-01 2007-06-04 마이크론 테크놀로지, 인크. 연직의 유자형 트랜지스터를 구비하는 디램 셀

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3885861A (en) 1972-10-02 1975-05-27 Hughes Aircraft Co Liquid crystal digital reticle
US5196910A (en) 1987-04-24 1993-03-23 Hitachi, Ltd. Semiconductor memory device with recessed array region
US5160987A (en) 1989-10-26 1992-11-03 International Business Machines Corporation Three-dimensional semiconductor structures formed from planar layers
US5109256A (en) 1990-08-17 1992-04-28 National Semiconductor Corporation Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication
US6791131B1 (en) 1993-04-02 2004-09-14 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US5864181A (en) 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
JPH07263576A (ja) 1994-03-25 1995-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6831322B2 (en) 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
JP3853406B2 (ja) 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
AU1757797A (en) 1996-02-01 1997-08-22 Micron Technology, Inc. Digit line architecture for dynamic memory
US5688709A (en) 1996-02-14 1997-11-18 Lsi Logic Corporation Method for forming composite trench-fin capacitors for DRAMS
US5793033A (en) 1996-03-29 1998-08-11 Metanetics Corporation Portable data collection device with viewing assembly
US7064376B2 (en) 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5821513A (en) 1996-06-26 1998-10-13 Telxon Corporation Shopping cart mounted portable data collection device with tethered dataform reader
KR980012544A (ko) 1996-07-10 1998-04-30 세끼자와 다다시 반도체 장치 및 그 제조방법
JP3941133B2 (ja) 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5925918A (en) 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6097212A (en) 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
US6130551A (en) 1998-01-19 2000-10-10 Vantis Corporation Synthesis-friendly FPGA architecture with variable length and variable timing interconnect
US6137128A (en) 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
US5858829A (en) 1998-06-29 1999-01-12 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines
TW388125B (en) 1998-08-19 2000-04-21 Vanguard Int Semiconduct Corp Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas
DE19842704C2 (de) 1998-09-17 2002-03-28 Infineon Technologies Ag Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
TW380316B (en) 1998-10-15 2000-01-21 Worldwide Semiconductor Mfg Manufacturing method for fin-trench-structure capacitor of DRAM
US6100129A (en) 1998-11-09 2000-08-08 Worldwide Semiconductor Manufacturing Corporation Method for making fin-trench structured DRAM capacitor
US6426175B2 (en) 1999-02-22 2002-07-30 International Business Machines Corporation Fabrication of a high density long channel DRAM gate with or without a grooved gate
KR100325472B1 (ko) 1999-04-15 2002-03-04 박종섭 디램 메모리 셀의 제조 방법
JP4074051B2 (ja) 1999-08-31 2008-04-09 株式会社東芝 半導体基板およびその製造方法
DE19946719A1 (de) 1999-09-29 2001-04-19 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung
US6282113B1 (en) 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
JP3457236B2 (ja) 1999-11-05 2003-10-14 茂徳科技股▲ふん▼有限公司 深いトレンチキャパシター蓄積電極の製造方法
WO2001061738A1 (en) 2000-02-15 2001-08-23 Steag Cvd Systems Ltd. Dram capacitor with ultra-thin nitride layer
JP3983960B2 (ja) 2000-07-14 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法および半導体集積回路装置
KR100466689B1 (ko) 2000-08-28 2005-01-24 인터내셔널 비지네스 머신즈 코포레이션 콤팩트형 이중 포트 동적 랜덤 액세스 메모리 아키텍쳐 시스템 및 그 제조 방법
US6509226B1 (en) 2000-09-27 2003-01-21 International Business Machines Corporation Process for protecting array top oxide
US6967147B1 (en) 2000-11-16 2005-11-22 Infineon Technologies Ag Nitrogen implantation using a shadow effect to control gate oxide thickness in DRAM semiconductor
US6258659B1 (en) 2000-11-29 2001-07-10 International Business Machines Corporation Embedded vertical DRAM cells and dual workfunction logic gates
US6576944B2 (en) 2000-12-14 2003-06-10 Infineon Technologies Ag Self-aligned nitride pattern for improved process window
CA2340985A1 (en) 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6809368B2 (en) 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6865100B2 (en) 2002-08-12 2005-03-08 Micron Technology, Inc. 6F2 architecture ROM embedded DRAM
US6927462B2 (en) 2002-08-28 2005-08-09 Infineon Technologes Richmond, Lp Method of forming a gate contact in a semiconductor device
US6670682B1 (en) 2002-08-29 2003-12-30 Micron Technology, Inc. Multilayered doped conductor
DE10248722A1 (de) 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
DE10302128B3 (de) 2003-01-21 2004-09-09 Infineon Technologies Ag Pufferverstärkeranordnung
US6845033B2 (en) 2003-03-05 2005-01-18 International Business Machines Corporation Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology
JP2004281782A (ja) 2003-03-17 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
US6794254B1 (en) 2003-05-15 2004-09-21 Taiwan Semiconductor Manufacturing Company Embedded dual-port DRAM process
KR100517559B1 (ko) * 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US7099216B2 (en) 2003-09-05 2006-08-29 International Business Machines Corporation Single cycle read/write/writeback pipeline, full-wordline I/O DRAM architecture with enhanced write and single ended sensing
US6844591B1 (en) 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
DE10361695B3 (de) 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US6998666B2 (en) 2004-01-09 2006-02-14 International Business Machines Corporation Nitrided STI liner oxide for reduced corner device impact on vertical device performance
DE102004006520B4 (de) 2004-02-10 2010-05-12 Qimonda Ag Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und Stegfeldeffekttransistoren (FinFET) sowie DRAM-Speicherzellenanordnung
DE102004021052B3 (de) 2004-04-29 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung von Trench-DRAM-Speicherzellen und Trench-DRAM-Speicherzellenfeld mit Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFET)
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
DE102004031385B4 (de) 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
US7132333B2 (en) 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
JP2006054431A (ja) 2004-06-29 2006-02-23 Infineon Technologies Ag トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
DE102004043857B3 (de) 2004-09-10 2006-03-30 Infineon Technologies Ag DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes
DE102004043858A1 (de) 2004-09-10 2006-03-16 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung
KR100585161B1 (ko) 2004-10-02 2006-05-30 삼성전자주식회사 다중채널 트랜지스터 소자 제조 방법 및 이에 의한 소자
US7476920B2 (en) 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
US7254074B2 (en) 2005-03-07 2007-08-07 Micron Technology, Inc. Open digit line array architecture for a memory array
US7316953B2 (en) 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a recessed gate with word lines
KR100608380B1 (ko) 2005-06-01 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 트랜지스터 및 그 제조방법
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7151023B1 (en) 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion
US20070058468A1 (en) 2005-09-12 2007-03-15 Promos Technologies Pte.Ltd. Singapore Shielded bitline architecture for dynamic random access memory (DRAM) arrays
KR100653712B1 (ko) 2005-11-14 2006-12-05 삼성전자주식회사 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들
US7402856B2 (en) 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US7332672B2 (en) * 2005-12-16 2008-02-19 Henry Stephen K Cable protector with raised barrier lid
US8716772B2 (en) 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
KR100734304B1 (ko) 2006-01-16 2007-07-02 삼성전자주식회사 트랜지스터의 제조방법
KR100720238B1 (ko) 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20070176253A1 (en) 2006-01-31 2007-08-02 Peng-Fei Wang Transistor, memory cell and method of manufacturing a transistor
TWI294640B (en) 2006-02-16 2008-03-11 Nanya Technology Corp Alignment mark and alignment method for the fabrication of trench-capacitor dram devices
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
KR100696764B1 (ko) * 2006-03-23 2007-03-19 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US7573108B2 (en) 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
JP4600834B2 (ja) * 2006-07-13 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
JP4552908B2 (ja) * 2006-07-26 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050027781A (ko) * 2003-09-16 2005-03-21 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
KR20060121883A (ko) * 2003-09-23 2006-11-29 프리스케일 세미컨덕터, 인크. 분리 영역을 갖는 반도체 디바이스를 형성하기 위한 방법
KR20070057223A (ko) * 2004-09-01 2007-06-04 마이크론 테크놀로지, 인크. 연직의 유자형 트랜지스터를 구비하는 디램 셀

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140053739A (ko) * 2012-10-26 2014-05-08 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR20140148188A (ko) * 2013-06-21 2014-12-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150022091A (ko) * 2013-08-22 2015-03-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180131625A (ko) * 2016-04-29 2018-12-10 도쿄엘렉트론가부시키가이샤 복수의 재료의 층을 이용하여 기판을 패터닝하는 방법

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