KR20100123592A - 탄화 규소 반도체 장치의 제조방법 - Google Patents

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Abstract

원하는 내전압 특성을 얻는 것이 가능한 불순물 농도의 범위가 넓은 JTE 영역을, 제조공정수를 그다지 증가시키지 않고 용이하게 제조가능한 탄화 규소 반도체 장치의 제조방법을 얻는다. 제1도전형의 탄화 규소 웨이퍼의 표면 내부에, 제1불순물인 알루미늄과 제2불순물인 붕소를 이온주입하여, 소정 간격을 갖는 제2도전형의 제1영역을 형성하는 공정과, 활성화 어닐처리에 의해 제1영역에 포함되는 제2불순물인 붕소를 주위로 확산시켜, 탄화 규소 웨이퍼의 표면 내부에 제1영역으로부터 JTE 영역을 형성하는 공정과, 제1영역의 일부를 포함하는 제1영역의 사이에 상당하는 탄화 규소 웨이퍼의 표면 위에 제1전극을 형성하는 공정과, 탄화 규소 웨이퍼의 이면 위에 제2전극을 형성하는 공정을 포함한다.

Description

탄화 규소 반도체 장치의 제조방법{METHOD OF MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화 규소 반도체 장치의 제조방법에 관한 것으로서, 특히 탄화 규소 반도체 장치의 종단 구조의 제조방법에 관한 것이다.
기판 재료로서의 탄화 규소(SiC)를 사용한 반도체 장치(탄화 규소 반도체 장치)는, 종래의 기판 재료인 규소(Si)를 사용한 반도체 장치(규소 반도체 장치)에 비해, 내전압 특성 및 온도 특성이 우수한 반도체 장치로서 알려져, 다양한 탄화 규소 반도체 장치가 제안되어 있지만, 실용에 견딜 수 있는 탄화 규소 반도체 장치의 실현에는, 아직 해결해야 할 문제가 많이 존재한다. 이들 문제의 한가지로, 예를 들면, SBD(Schottky Barrier Diode)에 있어서의 쇼트키 전극의 단부, pn 다이오드(PN Diode)나 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 있어서의 pn 접합의 단부에 집중하는 전계에 의해, 반도체 장치의 내전압 특성이 현저하게 저하하는 문제가 있다.
이와 같은 쇼트키 전극의 단부 및 pn 접합의 단부에 생기는 전계를 완화하는 것으로서, JTE(Junction Termination Extension)으로 불리는 종단 구조가 알려져 있다.
이 JTE는, 쇼트키 전극의 단부 또는 pn 접합의 단부로부터 주변 영역을 향해 설치된, 계단 형상으로 불순물 농도를 낮게 한 p형의 영역(이후, JTE 영역이라고 한다)이다. 바꾸어 말하면, 이 JTE 영역은, 쇼트키 전극의 단부 또는 pn접합의 단부로부터 주변 영역을 향해 불순물 농도가 계단 형상으로 낮아지도록, 불순물 농도가 다른 복수의 p형 영역으로부터 구성되어 있다. 이와 같이, 쇼트키 전극의 단부 또는 pn 접합의 단부로부터 주변 영역을 향해 불순물 농도를 계단 형상으로 낮게 한 p형 영역을 설치하여, 불순물 농도의 범위를 넓게 취하는 것에 의해, 원하는 내전압 특성을 갖는 JTE 영역을 얻고 있다.(예를 들면, 특허문헌 1, 특허문헌 2 참조)
일본국 특개 2006-165225호 공보 일본국 특개 2000-516767호 공보
상기에 나타낸 것과 같이, 원하는 내전압 특성을 갖는 JTE 영역을 얻기 위해서는, 쇼트키 전극이나 pn 접합의 단부로부터 주변 영역을 향해 불순물 농도가 계단 형상으로 낮아지도록, 불순물 농도가 다른 복수개의 p형 영역을 설치할 필요가 있지만, 이와 같은 복수개의 p형 영역을 형성하기 위해서는, 형성할 p형 영역의 개수의 공정을 필요로 한다. 예를 들면, 1개의 p형 영역을 형성하기 위해서는, 적어도 마스크 형성, 이온주입, 마스크 제거의 3개의 공정을 필요로 한다. 그리고, 이들 3개의 공정이, 형성할 p형 영역의 수만큼 필요하게 된다.
본 발명은, 상기와 같은 과제를 해결하기 위한 것으로서, 원하는 내전압 특성을 얻는 것이 가능한 불순물 농도의 범위가 넓은 JTE 영역을, 제조 공정수를 그다지 증가시키지 않고 용이하게 제조가능한 탄화 규소 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 탄화 규소 반도체 장치의 제조방법은, 제1도전형의 탄화 규소 웨이퍼의 표면 내부에, 활성화 어닐처리로 확산하지 않고 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제1불순물과 활성화 어닐처리로 확산해서 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제2불순물을 이온주입하여, 소정의 간격을 갖는 제2도전형의 제1영역을 형성하는 공정과, 활성화 어닐처리에 의해 상기 제1영역에 포함되는 상기 제2불순물을 주위로 확산시켜, 상기 탄화 규소 웨이퍼의 표면 내부에 상기 제1영역으로부터 JTE 영역을 형성하는 공정과, 상기 어닐처리전에 있어서 상기 제1영역의 일부를 포함하는 상기 제1의 영역의 사이에 해당하는 상기 탄화 규소 웨이퍼의 표면 위에 제1전극을 형성하는 공정과, 상기 탄화 규소 웨이퍼의 이면 위에 제2전극을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 따르면, 제1도전형의 탄화 규소 웨이퍼의 표면 내부에, 활성화 어닐처리로 확산하지 않고 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제1불순물과 활성화 어닐처리로 확산해서 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제2불순물을 이온주입해서 제2도전형의 제1영역을 형성한 후에, 활성화 어닐처리에 의해 제1영역에 포함되는 제2불순물을 주위로 확산시켜 탄화 규소 웨이퍼의 표면 내부에 JTE 영역을 형성하도록 했으므로, 원하는 내전압 특성을 갖는 불순물 농도의 범위가 넓은 JTE 영역을, 제조 공정수를 거의 증가시키지 않고 제조가능하게 한 탄화 규소 반도체 장치의 제조방법을 얻을 수 있다.
도 1은 본 발명의 실시예 1에 관한 탄화 규소 반도체 장치인 SBD를 나타내는 단면도이다.
도 2는 본 발명의 실시예 1에 관한 탄화 규소 반도체 장치인 SBD의 제조공정의 일부를 나타낸 설명도이다.
도 3은 본 발명의 실시예 1에 관한 탄화 규소 반도체 장치인 SBD의 제조공정의 일부를 나타낸 설명도이다.
도 4는 본 발명의 실시예 1에 관한 탄화 규소 반도체 장치인 SBD의 제조공정의 일부를 나타낸 설명도이다.
도 5는 본 발명의 실시예 1에 관한 탄화 규소 반도체 장치인 SBD의 제조공정의 일부를 나타낸 설명도이다.
도 6은 본 발명의 실시예 1에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 7은 본 발명의 실시예 2에 관한 탄화 규소 반도체 장치인 SBD를 나타낸 단면도이다.
도 8은 본 발명의 실시예 2에 관한 탄화 규소 반도체 장치인 SBD의 제조공정의 일부를 나타낸 설명도이다.
도 9는 본 발명의 실시예 2에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 10은 본 발명의 실시예 3에 관한 탄화 규소 반도체 장치인 SBD를 나타낸 단면도이다.
도 11은 본 발명의 실시예 3에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 12는 본 발명의 실시예 4에 관한 탄화 규소 반도체 장치인 pn 다이오드를 나타낸 단면도이다.
도 13은 본 발명의 실시예 4에 관한 탄화 규소 반도체 장치인 pn 다이오드의 제조공정의 일부를 나타낸 설명도이다.
도 14는 본 발명의 실시예 4에 관한 탄화 규소 반도체 장치인 pn 다이오드의 제조공정의 일부를 나타낸 설명도이다.
도 15는 본 발명의 실시예 4에 관한 탄화 규소 반도체 장치인 pn 다이오드의 제조공정의 일부를 나타낸 설명도이다.
도 16은 본 발명의 실시예 4에 관한 탄화 규소 반도체 장치인 pn 다이오드의 제조공정의 일부를 나타낸 설명도이다.
도 17은 본 발명의 실시예 4에 관한 탄화 규소 반도체 장치인 pn 다이오드의 제조공정의 일부를 나타낸 설명도이다.
도 18은 본 발명의 실시예 4에 관한 탄화 규소 반도체 장치인 pn 다이오드의 제조공정의 일부를 나타낸 설명도이다.
도 19는 본 발명의 실시예 4에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 20은 본 발명의 실시예 5에 관한 탄화 규소 반도체 장치인 pn 다이오드를 나타낸 단면도이다.
도 21은 본 발명의 실시예 5에 관한 탄화 규소 반도체 장치인 pn 다이오드의 일부를 나타낸 부분 단면도이다.
도 22는 본 발명의 실시예 5에 관한 탄화 규소 반도체 장치인 pn 다이오드의 일부를 나타낸 부분 단면도이다.
도 23은 본 발명의 실시예 6에 관한 탄화 규소 반도체 장치인 pn 다이오드를 나타낸 단면도이다.
도 24는 본 발명의 실시예 6에 관한 탄화 규소 반도체 장치인 pn 다이오드의 제조공정의 일부를 나타낸 설명도이다.
도 25는 본 발명의 실시예 6에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 26은 본 발명의 실시예 7에 관한 탄화 규소 반도체 장치인 pn 다이오드를 나타낸 단면도이다.
도 27은 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET를 나타낸 단면도이다.
도 28은 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 29는 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 30은 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 31은 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 32는 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 33은 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 34는 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 35는 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 36은 본 발명의 실시예 8에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 37은 본 발명의 실시예 8에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 38은 본 발명의 실시예 9에 관한 탄화 규소 반도체 장치인 MOSFET를 나타낸 단면도이다.
도 39는 본 발명의 실시예 9에 관한 탄화 규소 반도체 장치인 MOSFET의 제조공정의 일부를 나타낸 설명도이다.
도 40은 본 발명의 실시예 9에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
<실시예 1>
본 발명의 실시예 1에 관한 탄화 규소 반도체 장치로서, SBD를 예로 들어 설명한다. 도 1은, 본 발명의 실시예 1에 관한 SBD의 구조를 나타낸 단면도이다. 도 1은 SBD의 한쪽의 구조를 나타낸 것으로, 실제는 중심축 P에서 대칭 구조로 되어 있다. 도 2 내지 도 5는, 본 발명의 실시예 1에 관한 SBD의 제조공정을 나타낸 설명도이다. 또한, 도 6은, 본 발명의 실시예 1에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 1에 있어서, n+형(제1도전형)의 탄화 규소 기판(1)의 표면 위에는 n-형(제1도전형)의 탄화 규소층(2)이 설치되고, 이 탄화 규소층(2)의 표면 내부에는 소정의 간격을 갖고 p형(제2도전형)의 JTE 영역(3)이 설치되어 있다. 이 JTE 영역(3)은, 불순물 농도 분포의 특징에서 볼 때, 제1 JTE 영역(3a)으로부터 제3 JTE 영역(3c)의 3개의 영역으로 나뉜다. 또한 탄화 규소층(2)의 표면 위에는 제1 JTE 영역(3a)의 일부, 제3 JTE 영역(3c) 및 제3 JTE 영역(3c)의 사이에 있는 탄화 규소층(2)의 표면 노출부에 걸쳐 애노드 전극(4)(제1전극)이 설치되고, 탄화 규소 기판(1)의 이면 위에는 캐소드 전극(5)(제2전극)이 설치되어 있다. 이때, 애노드 전극(4) 바로 아래에 해당하는 범위 X는 다이오드로서 동작하는 셀 영역이며, 이 셀 영역 X의 외측의 범위 Y는 애노드 전극(4) 단부에서 생기는 전계를 완화하는 JTE 영역(3)이 형성되는 주변 영역이다. 이때, JTE 영역(3) 중에서, 애노드 전극(4) 단부에서 생기는 전계의 완화에 기여하는 것은 제1 JTE 영역(3a) 및 제2 JTE 영역(3b)이 된다.
다음에, 본 발명의 실시예 1에 관한 SBD의 제조공정에 대해, 도 2 내지 도 6을 참조해서 설명한다.
우선, n+형의 탄화 규소 기판(1)의 표면 위에, 에피택셜 결정성장법에 의해 n-형의 탄화 규소층(2)을 형성한다. 반도체 기판(1)과 탄화 규소층(2)으로 탄화 규소 웨이퍼를 구성한다.(도 2 참조)
다음에, 탄화 규소층(2)의 표면 내부에, 레지스트(6)를 마스크로 하여, p형 불순물인 알루미늄(Al)과 붕소(B)를 이온주입(도 3 중에 화살표 A로서 나타낸다)g여, 소정의 간격을 갖고 제1영역(7)을 선택적으로 형성한다. 이온주입후, 레지스트(6)는 제거된다.(도 3참조)
다음에, 탄화 규소 웨이퍼를 고온에서 활성화 어닐처리(예를 들면, 아르곤(Ar) 분위기에서 1500℃，30분)한다. 이에 따라 주입 이온이 전기적으로 활성화되고, 또한 이온주입에 의해 생긴 결정 결함이 회복한다.(도 4 참조)
또한, 활성화 어닐처리시에, 제1영역(7)에 주입되어 있었던 붕소가 제1영역(7)의 주위의 탄화 규소층(2) 내부로 확산함으로써, 탄화 규소층(2)의 표면 내부에, 제1 JTE 영역(3a), 제2 JTE 영역(3b) 및 제3 JTE 영역(3c)으로 이루어진 JTE 영역(3)이 형성된다. 이 활성화 어닐처리시의 붕소의 확산 방향은, 탄화 규소 웨이퍼의 면내 방향(도 4 중에 S로 표시한다)이 크고, 깊이 방향(도 4 중에 D로서 표시한다)은 작다. 이것은 탄화 규소 웨이퍼의 결정구조에 근거한 것이며, 구체적으로는, 탄화 규소 웨이퍼가 (0001)면을 갖기 때문에, (0001) 면내 방향의 확산이 크고, (0001)면에 수직 방향의 확산은 작은 것에 따른다. 이때, 이 활성화 어닐처리에 의해 확산하는 것은 붕소이며, 알루미늄의 확산은 무시할 수 있는 정도로 작다.(도 4 참조)
다음에, 탄화 규소층(2)의 표면 위에, 스퍼터링 등의 물리기상성장법(PVD: Physical Vapor deposition)에 의해 금속막을 형성한 후, 불요 부분을 제거해서 쇼트키 전극이 되는 애노드 전극(4)(제1전극)을 형성한다. 애노드 전극(4)은 셀 영역 X의 탄화 규소층(2)의 표면 위에 형성된다. 구체적으로는, 애노드 전극(4)을, 제1영역(7)의 일부와 제1영역(7)의 사이에 있는 탄화 규소층(2)의 표면 노출부를 덮도록 형성(배치)하도록 한다. 이에 따라 어닐처리후에, 애노드 전극(4)이, 제1 JTE 영역(3a)의 일부, 제3 JTE 영역(3c) 및 제3 JTE 영역(3c) 사이에 있는 탄화 규소층(2)의 표면 노출부에 걸쳐 형성된다. 여기에서 애노드 전극(4)이 되는 재료로서는, 원하는 쇼트키 접합의 특성이 얻어지는, 예를 들면, 티타늄(Ti)이나 니켈(Ni)을 들 수 있다.(도 5 참조)
최후에, 탄화 규소 기판(1)의 이면 위에, 스퍼터링 등의 물리기상성장법(PVD: Physical Vapor deposition)에 의해 캐소드 전극(5)(제2전극)을 형성한다. 이에 따라 도 1에 나타낸 SBD의 주요부가 완성된다.
다음에, JTE 영역(3)의 p형 불순물 농도 분포에 대해, 도 6을 참조해서 설명한다.
도 6은, JTE 영역(3)을 구성하는 제1 JTE 영역(3a), 제2 JTE 영역(3b) 및 제3 JTE 영역(3c)의 p형 불순물 농도 분포를 나타낸다. 제1 JTE 영역(3a)(도면 중 I 부분)은, 애노드 전극(4)의 단부 아래를 포함하는 주변 영역 Y에 형성되고, p형 불순물 농도가 대략 일정한 영역이며, 활성화 어닐처리후에도, 이온주입 당초의 p형 불순물 농도를 갖는다. 제2 JTE 영역(3b)은, 제1 JTE 영역(3a)의 외측에 형성된다. 제2 JTE 영역(3b)(도면 중 II, III 부분)은, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 또한, 제2 JTE 영역(3b)의 p형 불순물 농도는, 제1 JTE 영역(3a)의 p형 불순물 농도로부터 n형으로 반전할 때까지 연속적으로 저하되어 간다. 제3 JTE 영역(3c)은, 제1 JTE 영역(3a)의 다른쪽인 내측에 형성된다. 제3 JTE 영역(3c)은, 애노드 전극(4)의 단부로부터 셀 영역 X의 내측을 향해, p형 불순물 농도가, 제1 JTE 영역(3a)의 p형 불순물 농도로부터 연속적으로 저하되어 가는 영역이다. 제2 JTE 영역(3b)에 있어서의 농도 구배는, 제조공정에 대해 설명한 것과 같이, 이온주입에 의해 형성된 제1영역(7)의 접합 부근(도면 중 II 부분)에 있었던 붕소가, 붕소 농도가 낮은 탄화 규소층(2)측(도면 중 III 부분)으로, 활성화 어닐처리에 의해 확산한 것에 의해 형성된 것이다.
이들 제1 JTE 영역(3a), 제2 JTE 영역(3b) 및 제3 JTE 영역(3c) 중에서, 제3 JTE 영역(3c)은, 애노드 전극(4)에 덮이기 때문에, 노드 전극(4)의 단부에서 생기는 전계의 완화에 기여하지 않는다. 따라서 애노드 전극(4)의 단부에서 생기는 전계의 완화에 기여하는 JTE 영역(3)은, 애노드 전극(4)의 단부 아래의 영역을 포함하는 주변 영역 Y에 형성되는 제1 JTE 영역(3a)과 제2 JTE 영역(3b)이 된다.
또한, 이온 주입시에 주입되는 붕소 및 알루미늄의 양 및 비율은, 활성화 어닐처리후에, 제1 JTE 영역(3a)과 제2 JTE 영역(3b)으로 이루어진 JTE 영역(3)의 p형 불순물 농도가, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 향해, 높은 농도로부터 낮은 농도로 저하하는 농도 구배가 형성되도록 설정된다.
예를 들면, 이온주입후의 제1영역(7)의 p형 불순물 농도로서, 알루미늄 및 붕소를 모두 10으로 하고, 활성화 어닐처리에 있어서의 주위에의 붕소의 확산 비율을 40%, 즉 도면 중 II 부분의 붕소의 40%가 III 부분으로 확산하는 것으로 한 경우, 활성화 어닐처리후에, 제1 JTE 영역(3a)(도면 중 I 부분)의 p형 불순물 농도는 20(=10+10), 제2 JTE 영역(3b)에 있어서의 II 부분과 III 부분의 p형 불순물 농도는 평균값으로서, 각각 16(=10+6)과 4(=0+4)로 되어, JTE 영역(3)의 p형 불순물 농도가, 애노드 전극(4)의 단부에서 주변 영역 Y의 외측을 향해 저하하는 농도 구배가 형성되는 것을 알 수 있다.
또한, 붕소의 확산에 의해 형성되는 제2 JTE 영역(3b)의 폭은 2㎛ 내지 4㎛이다. 본 발명자들은, 시뮬레이션에 의해, 이 폭이 전계완화에 효과가 있는 것을 확인하였다.
본 발명의 실시예 1에 있어서는, 탄화 규소층(2)의 표면 내부에, p형 불순물로서의 알루미늄 및 붕소를 이온주입해서 제1 영역(7)을 형성한 후에, 활성화 어닐처리에 의해 제1 영역(7)에 함유하는 붕소를 탄화 규소층(2)의 면내 방향으로 확산시킴으로써, 애노드 전극(4)의 단부 아래의 영역을 포함하는 주변 영역 Y에, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 행해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(3)을 형성하였다. 이에 따라, JTE 영역(3)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 넓은 p형 불순물 농도범위의 JTE 영역(3)을, 통상의 이온주입후의 활성화 어닐처리에 의해 형성할 수 있다. 그 때문에, 종래와 같이, 주변 영역을 향해 p형 불순물 농도를 계단 형상으로 낮게 한 복수의 p형 영역으로 이루어진 JTE 영역을 얻기 위한 많은 제조공정을 필요로 하지 않는다. 이 제조공정의 저감은 제조 비용의 저감에 이어짐으로써, 탄화 규소 반도체 장치의 비용 저감을 가능하게 한다.
<실시예 2>
실시예 1에서는, 이온주입에 의해 제1영역(7)을 형성한 후에 활성화 어닐처리를 행하여, 넓은 p형 불순물 농도범위를 갖는 JTE 영역(3)을 형성하는 경우에 대해 나타냈지만, 이온주입에 의해 형성하는 영역은, 2개 또는 그 이상이어도 된다. 이하, 이온주입에 의해 형성하는 영역이 2개인 경우를 예로 들어 설명한다.
도 7은, 본 발명의 실시예 2에 관한 SBD의 구조를 나타낸 단면도이다. 도 7은 SBD의 한쪽의 구조를 나타낸 것이며, 실제는 중심축 P에서 대칭구조로 되어 있다. 도 8은, 본 발명의 실시예 2에 관한 SBD의 제조공정을 나타낸 설명도이며, 실시예 1에 관한 SBD의 제조공정과 상위한 공정을 설명하는 것이다. 또한, 도 9는, 본 발명의 실시예 2에 관한 활성화 어닐후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 7에 있어서, 실시예 1에 있어서의 도 1에 나타낸 것과 동일한 부호의 것은, 동일 또는 상당하는 것을 나타내고, 여기에서의 설명은 생략한다. 실시예 1과 상위한 구조는, 탄화 규소층(2)의 표면 내부에, p형(제2도전형)의 JTE 영역(3) 대신에 p형(제2도전형)의 JTE 영역(8)이 설치되는 것이다. 이 JTE 영역(8)은, p형 불순물 농도 분포의 특징에서 볼 때, 제1 JTE 영역(8a)으로부터 제5 JTE 영역(8e)의 5개의 영역으로 나뉜다. 이때, 실시예 1과 마찬가지로, 애노드 전극(4) 바로 아래에 해당하는 범위 X는 다이오드로서 동작하는 셀 영역이며, 이 셀 영역 X의 외측의 범위 Y는 애노드 전극(4) 단부에 생기는 전계를 완화하는 JTE 영역(8)이 형성되는 주변 영역이다. 이때, JTE 영역(8) 중, 애노드 전극(4) 단부에 생기는 전계의 완화에 기여하는 것은 제1 JTE 영역(8a) 내지 제4JTE 영역(8d)이 된다.
다음에, 본 발명의 실시예 2에 관한 SBD의 제조공정에 대해 설명한다. 여기에서는, 실시예 1에서 설명한 SBD의 제조공정과 상위한 공정에 대해 설명한다.
도 8은, 실시예 1에서 설명한 SBD의 제조공정과 상위한 SBD의 제조공정을 나타낸 것이다. 도 8에 나타낸 제조공정은, 실시예 1의 제조공정에서 설명한 제1영역(7)을 형성하는 공정의 뒤에 설치된다. 구체적으로는, 탄화 규소층(2)의 표면 내부에, 레지스트(9)를 마스크로 하여, p형 불순물인 알루미늄(Al)과 붕소(B)를 이온주입(도 8 중에 화살표 B로 나타낸다)하여, 제1영역(7)의 외측에 접하도록 해서 p-형의 제2영역(10)을 형성한다. 또한 제2영역(10)의 p형 불순물 농도는, 제1영역(7)의 p형 불순물 농도보다도 낮게 해 둔다. 이온주입후, 레지스트(9)는 제거된다. 이때, 도 8에 있어서, 실시예 1에서 나타낸 것과 동일한 부호의 것은, 동일 또는 상당하는 것을 나타내고, 여기에서의 설명은 생략한다.
제2영역(10)의 형성후에는, 실시예 1의 제조공정에서 나타낸 활성화 어닐처리 이후의 공정이 참고가 된다. 단, 본 실시예 2에서는, 활성화 어닐처리시에, 도 9에 나타낸 것과 같이, 제1영역(7) 및 제2영역(10)에 주입되어 있었던 붕소가 탄화 규소층(2) 내부로 확산함으로써, 탄화 규소층(2)의 표면 내부에, 제1 JTE 영역(8a) 내지 제5 JTE 영역(8e)으로 이루어진 JTE 영역(8)이 형성된다. 이때, 활성화 어닐처리시의 붕소의 확산 방향은, 탄화 규소 웨이퍼의 면내 방향이 크고, 깊이 방향은 작은 것은 실시예 1에서 설명한 대로이다.
다음에, JTE 영역(8)의 p형 불순물 농도 분포에 대해, 도 9를 참조해서 설명한다.
도 9는, JTE 영역(8)을 구성하는 제1 JTE 영역(8a), 제2 JTE 영역(8b), 제3 JTE 영역(8c), 제4 JTE 영역(8d) 및 제5 JTE 영역(8e)의 p형 불순물 농도 분포를 나타낸다. 제1 JTE 영역(8a)(도면 중 I 부분)은, 애노드 전극(4)의 단부 아래의 영역을 포함하는 주변 영역 Y에 형성되고, p형 불순물 농도가 대략 일정한 영역이며, 활성화 어닐처리후에도, 이온주입 당초의 p형 불순물 농도를 갖는다. 제3 JTE 영역(8c)(도면 중 iv 부분)은, 제1 JTE 영역(8a)의 외측에, 제2 JTE 영역(8b)을 개재하여 형성되고, p형 불순물 농도가 대략 일정한 영역이며, 활성화 어닐처리후에도, 이온주입 당초의 p형 불순물 농도를 갖는다. 또한, 제3 JTE 영역(8c)의 p형 불순물 농도는, 제1 JTE 영역(8a)의 p형 불순물 농도보다도 낮다. 제2 JTE 영역(8b)은, 제1 JTE 영역(8a)과 제3 JTE 영역(8c) 사이에 형성된다. 제2 JTE 영역(8b)은, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 또한, 제2 JTE 영역(8b)의 p형 불순물 농도는, 제1 JTE 영역(8a)의 p형 불순물 농도로부터 제3 JTE 영역(8c)의 p형 불순물 농도로 연속적으로 저하되어 간다. 제4 JTE 영역(8d)은, 제3 JTE 영역(8c)의 외측에 형성되고, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 또한, 제4 JTE 영역(8d)의 p형 불순물 농도는, 제3 JTE 영역(8c)의 p형 불순물 농도로부터 n형으로 반전할 때까지 연속적으로 저하되어 간다. 제5 JTE 영역(8e)은, 제1 JTE 영역(8a)의 다른쪽인 내측에 형성된다. 제5 JTE 영역(8e)은, 애노드 전극(4)의 단부로부터 셀 영역 X의 내측을 향해, p형 불순물 농도가, 제1 JTE 영역(8a)의 p형 불순물 농도로부터 연속적으로 저하되어 가는 영역이다. 제2 JTE 영역(8b)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제1영역(7)의 경계(계면) 부근(도면 중 ii 부분)에 있었던 붕소가, 이온주입에 의해 형성된 붕소 농도가 낮은 제2영역(10)측(도면 중 iii 부분)으로, 활성화 어닐처리에 의해 확산한 것에 의해 형성된 것이다. 또한, 제4 JTE 영역(8d)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제2영역(10)의 접합 부근(도면 중 v 부분)에 있었던 붕소가, 붕소 농도가 낮은 탄화 규소층(2)측(도면 중 vi 부분)으로, 활성화 어닐처리에 의해, 확산한 것에 의해 형성된 것이다.
이들 제1 JTE 영역(8a) 내지 제5 JTE 영역(8e) 중에서, 제5 JTE 영역(8e)은, 애노드 전극(4)에 덮이기 때문에, 애노드 전극(4)의 단부에 생기는 전계의 완화에 기여하지 않는다. 따라서, 애노드 전극(4)의 단부에 생기는 전계의 완화에 기여하는 JTE 영역(8)은, 애노드 전극(4)의 단부 아래를 포함하는 주변 영역 Y에 형성되는 제1 JTE 영역(8a) 내지 제4 JTE 영역(8d)이 된다.
또한, 이온주입시에 주입되는 붕소 및 알루미늄의 양 및 비율은, 활성화 어닐처리후에, 제1 JTE 영역(8a) 내지 제4 JTE 영역(8d)으로 이루어진 JTE 영역(8)의 p형 불순물 농도가, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 향해, 높은 농도로부터 낮은 농도로 저하하는 농도 구배가 형성되도록 설정된다.
예를 들면, 이온주입후의 제1 영역(7)의 p형 불순물 농도로서 알루미늄 및 붕소를 모두 10으로 하고, 이온주입후의 제2영역(10)의 p형 불순물 농도로서 알루미늄 및 붕소를 모두 5로 하고, 활성화 어닐처리에 있어서의 주위에의 붕소의 확산 비율을 실시예 1과 동일하게 40%로 한 경우, 활성화 어닐처리후에, 제1 JTE 영역(8a)(도면 중 I 부분)의 p형 불순물 농도는 20(=10+10), 제2 JTE 영역(8b)에 있어서의 ii 부분과 iii 부분의 p형 불순물 농도는, 평균값으로서, 각각 18(=10+ (10-2))과 12(=5+(5+2)), 제3 JTE 영역(8c)(도 iv 부분)의 p형 불순물 농도는 10(=5+5), 제4 JTE 영역(8d)에 있어서의 v 부분과 vi 부분의 p형 불순물 농도는, 평균값으로서, 각각 8(=5+3)과 2(=0+2)가 되어, JTE 영역(8)의 p형 불순물 농도가, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 향해 저하하는 농도 구배가 형성되는 것을 알 수 있다.
또한, 붕소의 확산에 의해 형성되는 제2 JTE 영역(8b) 및 제4 JTE 영역(8d)의 폭은, 각각 2㎛ 내지 4㎛이 된다. 이 폭은, 실시예 1에 나타낸 2㎛ 내지 4㎛과 마찬가지로, 전계완화에 충분한 효과를 갖는다고 할 수가 있다.
본 발명의 실시예 2에 있어서는, 탄화 규소층(2)의 표면 내부에, p형 불순물로서의 알루미늄 및 붕소를 이온주입해서 소정의 간격을 갖는 제1영역(7)을 형성하고, 이 제1영역(7)의 외측에 p형 불순물로서의 알루미늄 및 붕소를 이온주입하여, 제1영역(7)에서도 낮은 p형 불순물 농도를 갖는 제2 영역(10)을 형성한 후에, 활성화 어닐처리에 의해 제1영역(7) 및 제2영역(10)에 함유하는 붕소를 탄화 규소층(2)의 면내 방향으로 확산시킴으로써, 애노드 전극(4)의 단부 아래의 영역을 포함하는 주변 영역 Y에, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(8)을 형성하였다. 이에 따라, JTE 영역(8)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역으로 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 넓은 p형 불순물 농도 범위의 JTE 영역(8)을, 통상의 이온주입후의 활성화 어닐처리에 의해 형성할 수 있다. 그 때문에, 종래와 같이, 주변 영역을 향해 p형 불순물 농도를 계단 형상으로 낮게 한 복수의 p형 영역으로 이루어진 JTE 영역을 얻기 위해 많은 제조공정을 필요로 하지 않는다. 이 제조공정의 저감은 제조 비용의 저감에 이어짐으로써, 탄화 규소 반도체 장치의 비용 저감을 가능하게 한다.
이때, 본 실시예 2에서는, 2개의 이온주입 영역을 형성하고, 활성화 어닐처리에 의해 JTE 영역을 형성하는 것을 예로 들어 설명했지만, 2개 이상의 이온주입 영역을 형성하고, 활성화 어닐처리에 의해 JTE 영역을 형성해도 된다. 본 실시예 2를 참고로, 주변 영역의 외측을 향해, p형 불순물 농도를 계단 형상으로 낮게 한 복수의 이온주입 영역을 형성한 후에 활성화 어닐처리를 행함으로써, 애노드 전극(4)의 단부 아래를 포함하는 주변 영역 Y에, 애노드 전극(4)의 단부로부터 주변 영역을 향해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역을 형성할 수 있다. 이 JTE 영역은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역으로 되어, 불순물 농도 범위가 넓은 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다.
<실시예 3>
실시예 2에 있어서는, p형 불순물로서의 붕소 및 알루미늄을 이온주입해서 제1영역(7)을 형성했으므로, 활성화 어닐처리에 의해 제1 JTE 영역(8a)의 다른쪽인 내측에, JTE 영역(8)으로서는 필요하지 않은 제5 JTE 영역(8e)이 형성되었다. 이 제5 JTE 영역(8e)은, 애노드 전극(4)의 유효면적(쇼트키 접합 면적)을 작게 하므로, 통전시의 손실이 증가하게 된다.
본 실시예 3에서는, 이 제5 JTE 영역(8)e의 형성을 저지하기 위해, 실시예 2에 나타낸 제1영역(7)을 알루미늄만의 이온주입으로 형성한다. 그 이외는 실시예 2에 나타낸 제조방법과 동일하다. 이에 따라, 활성화 어닐처리시에 제1영역(7)의 주위에의 붕소의 확산이 없어지므로, 제5 JTE 영역(8e)과 제2 JTE 영역(8b)이 형성되지 않게 된다.
도 10은, 본 발명의 실시예 3에 관한 SBD의 구조를 나타낸 단면도이며, 실시예 2에서 나타낸 도 7과는, 제2 JTE 영역(8b)과 제1 JTE 영역(8a)의 내측의 셀 영역 X에 형성된 제5 JTE 영역(8e)이 없는 점에서 상위하고, 그 밖의 점에서는 동일하다. 따라서, 도 10에는, 도 7과 동일한 부호를 붙이고 상세한 설명을 생략한다. 이때, 도 10은 SBD의 한 쪽의 구조를 나타낸 것으로, 실제는 중심축 P에서 대칭구조로 되어 있다. 또한, 도 11은, 본 발명의 실시예 3에 관한 활성화 어닐처리후의 JTE 영역(8)의 p형 불순물 농도 분포를 나타낸 설명도이며, 실시예 2에 나타낸 도 9와는, 제5 JTE 영역(8e)과 제2 JTE 영역(8b)이 없는 점에서 상위하고, 그 밖의 점에서는 동일하다. 이때, 제조방법에 대해서도, 실시예 2에서 설명한 제조공정이 참고가 되기 때문에, 여기에서의 설명은 생략한다.
본 실시예 3에 있어서는, 실시예 2와 마찬가지로, 애노드 전극(4)의 단부 아래의 영역을 포함하는 주변 영역 Y에, 애노드 전극(4)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(8)이 형성되므로, 제2 JTE 영역(8b)이 없어져도 JTE 영역(8)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 실시예 2와 마찬가지로, 종래에 비해 많은 제조공정을 필요로 하지 않는다. 더구나, 실시예 3에 있어서는, 제1 JTE 영역(8a)의 내측의 셀 영역 X에 제5 JTE 영역(8)e가 형성되지 않으므로, 애노드 전극(4)의 유효면적이 작아지는 일이 없어, 통전시의 손실의 증가를 방지할 수 있다.
<실시예 4>
실시예 1 내지 3에 있어서는, 탄화 규소 반도체 장치로서 SBD에 형성되는 JTE 영역에 대해 설명했지만, 여기에서 설명한 JTE 영역의 제조방법은, 다른 탄화 규소 반도체 장치에도 적용할 수 있다. 본 실시예 4에서는, 탄화 규소 반도체 장치로서 pn 다이오드를 예로 들어 설명한다.
도 12는, 본 발명의 실시예 4에 관한 pn 다이오드의 구조를 나타낸 단면도이다. 도 12는 pn 다이오드의 한 쪽의 구조를 나타낸 것으로, 실제는 중심축 P에서 대칭 구조로 되어 있다. 도 13 내지 도 18은, 본 발명의 실시예 4에 관한 pn 다이오드의 제조공정을 나타낸 설명도이다. 또한, 도 19는, 본 발명의 실시예 4에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 12에 있어서, n+형(제1도전형)의 탄화 규소 기판(15)의 표면 위에는 n-형(제1도전형)의 탄화 규소층(16)이 설치되어 있다. 또한, 탄화 규소층(16)의 표면 내부에는 p형(제2도전형)의 웰 영역(17)이 설치되고, 이 웰 영역(17)의 표면 내부에는 p+형(제2도전형)의 콘택 영역(18)이 설치되어 있다. 또한, 탄화 규소층(16)의 표면 내부에는, 웰 영역(17)의 외측에 JTE 영역(19)이 설치되어 있다. 이 JTE 영역(19)은, 불순물 농도 분포의 특징에서 볼 때, 제1 JTE 영역(19a) 내지 제3 JTE 영역(19c)의 3개의 영역으로 나뉜다. 더구나, 콘택 영역(18)의 표면 위에는 애노드 전극(제1전극)(20)이 설치되고, 탄화 규소 기판(15)의 이면 위에는 캐소드 전극(제2전극)(21)이 설치되어 있다. 이때, 웰 영역(17)이 형성되어 있는 범위 X는 다이오드로서 동작하는 셀 영역이며, 이 셀 영역 X의 외측의 범위 Y는 pn 접합의 단부에 생기는 전계를 완화하는 JTE 영역(19)이 형성되는 주변 영역이다.
다음에, 본 발명의 실시예 4에 관한 pn 다이오드의 제조공정에 대해, 도 13 내지 18을 참조해서 설명한다.
우선 n+형의 탄화 규소 기판(15)의 표면 위에, 에피택셜 결정성장법에 의해 n-형의 탄화 규소층(16)을 형성한다. 반도체 기판(15)과 탄화 규소층(16)으로 탄화 규소 웨이퍼를 구성한다.(도 13 참조)
다음에, 탄화 규소층(16)의 표면 내부에, 레지스트(22)를 마스크로 하여, p형 불순물인 알루미늄(Al)과 붕소(B)를 이온주입(도 14 중에 화살표 A로서 나타낸다)하여, p형의 제1영역(23)을 선택적으로 형성한다. 이온주입후, 레지스트(22)는 제거된다.(도 14 참조)
다음에, 제1영역(23)의 표면 내부에, 레지스트(24)를 마스크로 하여, p형 불순물인 알루미늄(Al)을 이온주입(도 15 중에 화살표 B로서 나타낸다.)하여, p+형의 콘택 영역(18)을 선택적으로 형성한다. 이온주입후, 레지스트(24)는 제거된다. 이 콘택 영역(18)은, 웰 영역(17)과 애노드 전극(제1전극)(20)을 전기적으로 접속할 때의 저항인 콘택 저항을 하강시키기 위해 형성하는 것이다.(도 15 참조)
다음에, 탄화 규소층(16)의 표면 내부에, 레지스트(25)를 마스크로 하여, p형 불순물인 알루미늄(Al)과 붕소(B)를 이온주입(도 16 중에 화살표 C로서 나타낸다)하여, 제1영역(23)의 외측에 접하도록 p-형의 제2영역(26)을 선택적으로 형성한다. 이때, 제2영역(26)의 p형 불순물 농도는, 제1영역(23)의 p형 불순물 농도보다 낮게 해 둔다. 이온주입후, 레지스트(25)는 제거된다.(도 16 참조)
다음에, 탄화 규소 웨이퍼를 고온에서 활성화 어닐처리(예를 들면, 아르곤(Ar) 분위기에서 1500℃，30분)한다. 이에 따라, 주입 이온이 전기적으로 활성화되고, 또한 이온주입에 의해 생긴 결정 결함이 회복한다.(도 17 참조)
또한, 활성화 어닐시에, 제1영역(23) 및 제2영역(26)에 주입되어 있었던 붕소가 탄화 규소층(16) 내부로 확산함으로써, 탄화 규소층(16)의 표면 내부에, 웰 영역(17)과, 웰 영역(17)의 외측에 제1 JTE 영역(19a), 제 2 JTE 영역(19b) 및 제 3 JTE 영역(19c)으로 이루어진 JTE 영역(19)이 형성된다. 이때, 활성화 어닐처리시의 붕소의 확산 방향은, 탄화 규소 웨이퍼의 면내 방향이 크고, 깊이 방향은 작은 것은 실시예 1에서 설명한 대로이다.
다음에, 탄화 규소층(16)의 표면 위에, 스퍼터링 등의 물리기상성장법(PVD: Physical Vapor deposition)에 의해 금속막을 형성한 후, 불요 부분을 제거해서 애노드 전극(20)(제1전극)을 형성한다. 애노드 전극(20)은, 셀 영역 X의 콘택 영역(18)의 표면 위에 형성된다. 여기에서 애노드 전극(20)이 되는 재료로서는, 예를 들면, 알루미늄(Al)이나 니켈(Ni)을 들 수 있다.(도 18 참조)
최후에, 탄화 규소 기판(15)의 이면 위에, 스퍼터링 등의 물리기상성장법에 의해 캐소드 전극(21)(제2전극)을 형성한다. 이에 따라, 도 12에 나타낸 pn 다이오드의 주요부가 완성된다.
다음에, JTE 영역(19)의 p형 불순물 농도 분포에 대해, 도 19를 참조해서 설명한다.
도 19는, JTE 영역(19)을 구성하는 제1 JTE 영역(19a), 제2 JTE 영역(19b) 및 제3 JTE 영역(19c)의 p형 불순물 농도 분포를 나타낸다. 제1 JTE 영역(19a)(도면 중 I 및 II 부분)은, 웰 영역(17)의 외측에 형성된다. 제1 JTE 영역(19a)은, 웰 영역(17)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 또한, 제1 JTE 영역(19a)의 p형 불순물 농도는, 웰 영역(17)의 p형 불순물 농도로부터 제2 JTE 영역(19b)의 p형 불순물 농도로 연속적으로 저하되어 간다. 제2 JTE 영역(19b)(도면 중 III 부분)은, 제1 JTE 영역(19a)의 외측에 형성되고, p형 불순물 농도가 대략 일정한 영역이며, 어닐처리후에도, 이온주입 당초의 p형 불순물 농도를 갖는다. 제3 JTE 영역(19c)(도면 중 IV 및 V 부분)은, 제2 JTE 영역(19b)의 외측에 형성된다. 제3 JTE 영역(19c)은, 제2 JTE 영역(19b)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 즉 제3 JTE 영역(19c)의 p형 불순물 농도는, 제2 JTE 영역(19b)의 p형 불순물 농도로부터 n형으로 반전할 때까지 연속적으로 저하되어 간다. 제1 JTE 영역(19a)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제1영역(23)의 경계(계면) 부근(도면 중 I 부분)에 있었던 붕소가, 이온주입에 의해 형성된 붕소 농도가 낮은 제2영역(26)측(도면 중 II 부분)으로, 활성화 어닐처리에 의해 확산한 것에 의해 형성된 것이다. 또한, 제3 JTE 영역(19c)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제2영역(26)의 접합 부근(도면 중 IV 부분)에 있었던 붕소가, 붕소 농도가 낮은 탄화 규소층(2)측(도면 V 부분)으로, 활성화 어닐처리에 의해, 확산한 것에 의해 형성된 것이다.
또한, 이온주입시에 주입되는 붕소 및 알루미늄의 양 및 비율은, 활성화 어닐처리후에, 제1 JTE 영역(19a) 내지 제3 JTE 영역(19c)으로 이루어진 JTE 영역(19)의 p형 불순물 농도가, 웰 영역(17)의 단부로부터 주변 영역 Y의 외측을 향해, 높은 농도로부터 낮은 농도로 저하하는 농도 구배가 형성되도록 설정된다.
또한, 붕소의 확산에 의해 형성되는 제1 JTE 영역(19a) 및 제3 JTE 영역(19c)의 폭은, 각각 2㎛ 내지 4㎛이 된다. 이 폭은, 실시예 1에서 나타낸 2㎛ 내지 4㎛과 마찬가지로, 전계완화에 충분한 효과를 갖는다고 할 수 있다.
본 발명의 실시예 4에 관한 탄화 규소 반도체 장치의 제조방법에 있어서는, 탄화 규소층(16)의 표면 내부에, p형 불순물로서의 알루미늄 및 붕소를 이온주입 해서 제1영역(23)을 형성하고, 이 제1영역(23)의 외측에 p형 불순물로서의 알루미늄 및 붕소를 이온주입해서 제1영역(23)보다도 낮은 p형 불순물 농도를 갖는 제2영역(26)을 형성한 후에, 활성화 어닐처리에 의해 제1영역(23) 및 제2영역(26)에 함유하는 붕소를 탄화 규소층(16)의 면내 방향으로 확산시킴으로써, 웰 영역(17)과, 이 웰 영역(17)의 외측에, 웰 영역(17)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(19)을 형성하였다. 이에 따라, JTE 영역(19)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 넓은 p형 불순물 농도범위의 JTE 영역(19)을, 통상의 이온주입후의 활성화 어닐처리에 의해 형성할 수 있다. 그 때문에, 종래와 같이, 주변 영역을 향해 p형 불순물 농도를 계단 형상으로 낮게 한 복수의 p형 영역으로 이루어진 JTE 영역을 얻기 위해 많은 제조공정을 필요로 하지 않는다. 이 제조공정의 저감은 제조 비용의 저감에 이어짐으로써, 탄화 규소 반도체 장치의 비용 저감을 가능하게 한다.
<실시예 5>
실시예 4에 있어서는, p형 불순물로서의 붕소 및 알루미늄을 이온주입해서 제1 영역(23)을 형성하고, 활성화 어닐처리에 의해 웰 영역(17)을 형성했지만, 본 실시예 5에서는, 알루미늄만의 이온주입으로 제1영역(23)을 형성하고, 활성화 어닐처리에 의해 웰 영역(17)을 형성한다. 그 이외는, 실시예 4에서 나타낸 제조방법과 동일하다.
도 20은, 본 발명의 실시예 5에 관한 pn 다이오드의 구조를 나타낸 단면도이며, 그 구조는, 실시예 4에 나타낸 도 12와 제1 JTE 영역(19a)이 없어진 것 이외는 기본적으로 동일하다. 따라서, 도 20에는 도 12와 동일한 부호를 붙이고 상세한 설명은 생략한다. 이때, 도 20은 pn 다이오드의 한 쪽의 구조를 나타낸 것으로, 실제는 중심축 P에서 대칭 구조로 되어 있다. 이때, 구체적인 제조방법은, 실시예 4에서 설명한 제조공정이 참고가 되기 때문에, 여기에서의 설명은 생략한다.
본 실시예 5에 있어서는, 실시예 4와 마찬가지로, 웰 영역(17)의 단부로부터 주변 영역 Y를 향해 p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(19)이 형성되므로, 제1 JTE 영역(19a)이 없어도 JTE 영역(19)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 실시예 4와 마찬가지로, 종래에 비해 많은 제조공정을 필요로 하지 않는다. 더구나, 웰 영역(17)에는 붕소가 주입되지 않고 있으므로, 웰 영역의 고저항화나 깊은 준위에 의한 디바이스 특성의 악화를 방지할 수 있다.
또한, 본 실시예 5에 있어서는, 제2영역(26)의 주입 깊이를, 제1영역(23)의 주입 깊이와 같거나, 또는 제1영역(23)의 주입 깊이보다 깊게 해 두면, 활성화 어닐처리시에, 제2영역(26)에 포함되는 붕소가, 탄화 규소 웨이퍼의 깊이 방향으로 약간 확산함으로써, 도 21 및 도 22에 도시된 것과 같이, 웰 영역(17)의 외측 하단부(도 21, 도 22에 S로 나타낸다)를 덮도록 하여, 제4 JTE 영역(19d)이 형성된다. 이 제4 JTE 영역(19d)은, 웰 영역(17)의 외측 하단부 S의 전계를 완화하는 효과를 갖는다.
<실시예 6>
실시예 4에서는, 이온주입에 의해 제1영역(23)과 제2영역(26)을 형성한 후에 활성화 어닐처리를 행하여, 넓은 p형 불순물 농도범위를 갖는 JTE 영역(19)을 형성하는 경우에 대해 나타냈지만, 이온주입에 의해 형성하는 영역은, 3개 또는 그 이상이어도 된다. 이하, 이온주입에 의해 형성하는 영역이 3개인 경우에 대해 설명한다.
도 23은, 본 발명의 실시예 6에 관한 pn 다이오드의 구조를 나타낸 단면도이다. 도 24는, 본 발명의 실시예 6에 관한 pn 다이오드의 제조공정을 나타낸 설명도이며, 실시예 4에 관한 pn 다이오드의 제조공정과 상위한 공정을 설명하는 것이다. 또한, 도 25는, 본 발명의 실시예 6에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다. 이때, 도 23은, pn 다이오드의 한쪽의 구조를 나타낸 것이며, 실제는 중심축 P에서 대칭 구조로 되어 있다.
도 23에 있어서, 실시예 4에 있어서의 도 12에 나타낸 것과 동일한 부호의 것은, 동일 또는 상당한 것을 나타내고, 여기에서의 설명은 생략한다. 실시예 4와 상위한 구조는, 탄화 규소층(16)의 표면 내부에, p-형(제2도전형)의 JTE 영역(19) 대신에 p-형(제2도전형)의 JTE 영역(27)이 설치되어 있는 것이다. 이 JTE 영역(27)은, p형 불순물 농도 분포의 특징에서 볼 때, 제1 JTE 영역(27a) 내지 제5 JTE 영역(27e)의 5개의 영역으로 나뉜다. 이때, 실시예 4와 마찬가지로, 웰 영역(17)이 형성되어 있는 범위 X는 다이오드로서 동작하는 셀 영역이며, 이 셀 영역 X의 외측의 범위 Y는 pn 접합의 단부에 생기는 전계를 완화하는 JTE 영역(27)이 형성되는 주변 영역이다.
다음에, 본 발명의 실시예 6에 관한 pn 다이오드의 제조공정에 대해 설명한다. 여기에서는 실시예 4에서 설명한 pn 다이오드의 제조공정과 상위한 공정에 대해 설명한다.
도 24는, 실시예 4에서 설명한 pn 다이오드의 제조공정과 상위한 pn 다이오드의 제조공정을 나타낸 것이다. 도 24에 나타낸 제조공정은, 실시예 4의 제조공정에서 설명한 제2영역(26)을 형성하는 공정의 뒤에 설치된다. 구체적으로는, 탄화 규소층(16)의 표면 내부에, 레지스트(28)를 마스크로 하여, p형 불순물인 알루미늄(Al)과 붕소(B)를 이온주입(도 24 중에 화살표 D로서 나타낸다)하여, 제2영역(26)의 외측에 접하도록 p--형의 제3영역(29)을 형성한다. 이때, 제3영역(29)의 p형 불순물 농도는, 제2 영역(26)의 p형 불순물 농도보다 낮게 해 둔다. 이온주입후, 레지스트(28)는 제거된다. 이때, 도 24에 있어서, 실시예 4에서 나타낸 것과 동일한 부호의 것은, 동일 또는 상당하는 것을 나타내고, 여기에서의 설명은 생략한다.
제3영역(29)의 형성후에는, 실시예 4의 제조공정에서 나타낸 활성화 어닐처리 이후의 공정이 참고가 된다. 단, 본 실시예 6에서는, 활성화 어닐처리시에, 도 23에 나타낸 것과 같이, 제1영역(23), 제2영역(26) 및 제3영역(29)에 주입되어 있었던 붕소가 탄화 규소층(16) 내부로 확산함으로써, 탄화 규소층(16)의 표면 내부에, 제1 JTE 영역(27a) 내지 제5 JTE 영역(27e)으로 이루어진 JTE 영역(27)이 형성된다. 또한, 제1 JTE 영역(27a)의 사이의 영역은, 웰 영역(17)이 된다.
다음에, JTE 영역(27)의 p형 불순물 농도 분포에 대해, 도 25를 참조해서 설명한다.
도 25는, JTE 영역(27)을 구성하는 제1 JTE 영역(27a), 제2 JTE 영역(27b), 제3 JTE 영역(27c), 제4 JTE 영역(27d) 및 제5 JTE 영역(27e)의 p형 불순물 농도 분포를 나타낸다. 제1 JTE 영역(27a)(도면 중 i 및 ii 부분)은, 웰 영역(17)의 외측의 주변 영역 Y에 형성된다. 제1 JTE 영역(27a)은, 웰 영역(17)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 또한, 제1 JTE 영역(27a)의 p형 불순물 농도는, 웰 영역(17)의 p형 불순물 농도로부터 제2 JTE 영역(27b)의 p형 불순물 농도로 연속적으로 저하되어 간다. 제2 JTE 영역(27b)(도면 중 iii 부분)은, 제1 JTE 영역(27a)의 외측에 형성되고, p형 불순물 농도가 대략 일정한 영역이며, 활성화 어닐처리후에도, 이온주입 당초의 p형 불순물 농도를 갖는다. 제3 JTE 영역(27c)(도면 중 iv 및 v 부분)은, 제2 JTE 영역(27b)의 외측의 주변 영역 Y에 형성된다. 제3 JTE 영역(27c)은, 제2 JTE 영역(27b)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 즉 제3 JTE 영역(27c)의 p형 불순물 농도는, 제2 JTE 영역(27b)의 p형 불순물 농도로부터 제4 JTE 영역(27d)의 p형 불순물 농도로 연속적으로 저하되어 간다. 제4 JTE 영역(27d)(도면 중 vi 부분)은, 제3 JTE 영역(27c)의 외측에 형성되고, p형 불순물 농도가 대략 일정한 영역이며, 활성화 어닐처리후에도, 이온주입 당초의 p형 불순물 농도를 갖는다. 제5 JTE 영역(27e)(도면 중 vii 및 viii 부분)은, 제4 JTE 영역(27d)의 외측의 주변 영역 Y에 형성된다. 제5 JTE 영역(27e)은, 제4 JTE 영역(27d)의 단부로부터 주변 영역 Y의 외측을 향해, 제4 JTE 영역(27d)의 p형 불순물 농도로부터 n형으로 반전할 때까지 연속적으로 저하되어 가는 영역이다. 제1 JTE 영역(27a)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제1영역(23)의 경계(계면) 부근(도면 중 i 부분)에 있었던 붕소가, 이온주입에 의해 형성된 붕소 농도가 낮은 제2영역(26)측(도면 중 ii 부분)으로, 활성화 어닐처리에 의해 확산한 것에 의해 형성된 것이다. 또한, 제3 JTE 영역(27c)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제2영역(26)의 경계(계면) 부근(도면 중 iv 부분)에 있었던 붕소가, 붕소 농도가 낮은 제3영역(29)측(도면 v 부분)으로, 활성화 어닐처리에 의해 확산한 것에 의해 형성된 것이다. 또한, 제5 JTE 영역(27e)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제3영역(29)의 접합 부근(도면 중 vii 부분)에 있었던 붕소가, 붕소 농도가 낮은 탄화 규소층(2)측(도면 viii 부분)으로, 활성화 어닐처리에 의해, 확산한 것에 의해 형성된 것이다.
또한, 이온주입시에 주입되는 붕소 및 알루미늄의 양 및 비율은, 활성화 어닐처리 후에, 제1 JTE 영역(27a) 내지 제5 JTE 영역(27e)으로 이루어진 JTE 영역(27)의 p형 불순물 농도가, 웰 영역(17)의 단부로부터 주변 영역 Y의 외측을 향해, 높은 농도로부터 낮은 농도로 저하하는 농도 구배가 형성되도록 설정된다.
또한, 붕소의 확산에 의해 형성되는 제1 JTE 영역(27a), 제3 JTE 영역(27c) 및 제5 JTE 영역(27e)의 폭은, 각각 2㎛ 내지 4㎛가 된다. 이 폭은, 실시예 1에 나타낸 2㎛ 내지 4㎛와 마찬가지로, 전계완화에 충분한 효과를 갖는다고 할 수 있다.
본 발명의 실시예 6에 관한 탄화 규소 반도체 장치의 제조방법에 있어서는, 탄화 규소층(16)의 표면 내부에, p형 불순물로서의 알루미늄 및 붕소를 이온주입 해서 제1영역(23)을 형성하고, 이 제1영역(23)의 외측에 p형 불순물로서의 알루미늄 및 붕소를 이온주입해서 제1영역(23)보다도 낮은 p형 불순물 농도를 갖는 제2영역(26)을 형성하고, 다시 이 제2영역(26)의 외측에 p형 불순물로서의 알루미늄 및 붕소를 이온주입해서 제2영역(26)보다도 낮은 p형 불순물 농도를 갖는 제3영역(29)을 형성한 후에, 활성화 어닐처리에 의해 제1영역(23), 제2영역(26) 및 제3 영역(29)에 함유하는 붕소를 탄화 규소층(16)의 면내 방향으로 확산시킴으로써, 웰 영역(17)과, 이 웰 영역의 외측에, 웰 영역(17)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(27)을 형성하였다. 이에 따라, JTE 영역(27)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 넓은 p형 불순물 농도범위의 JTE 영역(27)을, 통상의 이온주입후의 활성화 어닐처리에 의해 형성할 수 있다. 그 때문에, 종래와 같이, 주변 영역을 향해 p형 불순물 농도를 계단 형상으로 낮게 한 복수의 p형 영역으로 이루어진 JTE 영역을 얻기 위해 많은 제조공정을 필요로 하지 않는다. 이 제조공정의 저감은 제조 비용의 저감에 이어짐으로써, 탄화 규소 반도체 장치의 비용 저감을 가능하게 한다.
이때, 본 실시예 6에서는, 3개의 이온주입 영역을 형성하고, 활성화 어닐처리에 의해 JTE 영역을 형성하는 것을 예로 들어 설명했지만, 3개 이상의 이온주입 영역을 형성하고, 활성화 어닐처리에 의해 JTE 영역을 형성해도 된다. 본 실시예 6을 참고로, 주변 영역의 외측을 향해, p형 불순물 농도를 계단 형상으로 낮게 한 복수의 이온주입 영역을 형성한 후, 활성화 어닐처리를 행함으로써, 웰 영역(17)의 단부로부터 주변 영역 Y를 향해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역을 형성할 수 있다. 이 JTE 영역은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되고, 불순물 농도범위가 넓은 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다.
<실시예 7>
실시예 6에 있어서는, p형 불순물로서의 붕소 및 알루미늄을 이온주입해서 제1영역(23)을 형성하고, 활성화 어닐처리에 의해 웰 영역(17)을 형성했지만, 실시예 5와 같이 알루미늄만의 이온주입으로 제1영역(23)을 형성하고, 활성화 어닐처리에 의해 웰 영역(17)을 형성해도 된다. 그 이외는, 실시예 6에 나타낸 제조방법과 동일하다.
도 26은, 본 발명의 실시예 7에 관한 pn 다이오드의 구조를 나타낸 단면도이며, 그것의 구조는, 실시예 6에서 나타낸 도 23과 제1 JTE 영역(27a)이 없어진 것 이외는 기본적으로 동일하다. 따라서, 도 26에는 도 23과 동일한 부호를 붙이고 상세한 설명은 생략한다. 이때, 도 26은 pn 다이오드의 한쪽의 구조를 나타낸 것으로, 실제는 중심축 P에서 대칭 구조로 되어 있다. 이때, 구체적인 제조방법은, 실시예 6에서 설명한 제조공정이 참고가 되기 때문에, 여기에서의 설명은 생략한다.
본 실시예 7에 있어서는, 실시예 6과 마찬가지로, 웰 영역(17)의 단부로부터 주변 영역 Y를 향해 p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(27)이 형성되므로, 제1 JTE 영역(27a)이 없어도 JTE 영역(27)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 실시예 6과 마찬가지로, 종래에 비해 많은 제조공정을 필요로 하지 않는다. 더구나, 웰 영역(17)에는 붕소가 주입되지 않고 있으므로, 웰 영역의 고저항화나 깊은 준위에 의한 디바이스 특성의 악화를 방지할 수 있다.
또한, 도시는 하지 않지만, 본 실시예 7에 있어서도, 제2영역(26)의 주입 깊이를, 제1 영역(23)의 주입 깊이와 같거나, 또는 제1영역(23)의 주입 깊이보다 깊게 해 두면, 활성화 어닐처리시에, 제2영역(26)에 포함되는 붕소가, 탄화 규소 웨이퍼의 수직방향인 깊이 방향으로 약간 확산함으로써, 웰 영역(17)의 외측 하단부를 덮도록 p형 영역이 형성된다. 이 p형 영역은, 웰 영역(17)의 외측 하단부의 전계를 완화하는 효과를 갖는다.
<실시예 8>
실시예 1 내지 3에 있어서는, 탄화 규소 반도체 장치로서 SBD를 예로 들고, 또한 실시예 4 내지 7에 있어서는, 탄화 규소 반도체 장치로서 pn 다이오드를 예로 들어, JTE 영역에 대해 설명하였다. 본 실시예 8에서는, 탄화 규소 반도체 장치로서, MOSFET를 예로 들어 설명한다.
도 27은, 본 발명의 실시예 8에 관한 MOSFET의 구조를 나타낸 단면도이다. 도 27은 MOSFET의 한쪽의 구조를 나타낸 것으로, 실제는 중심축 P에서 대칭 구조로 되어 있다. 도 28 내지 도 36은, 본 발명의 실시예 8에 관한 MOSFET의 제조공정을 나타낸 설명도이다. 또한, 도 37은, 본 발명의 실시예 8에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다.
도 27에 있어서, n+형(제1도전형)의 탄화 규소 기판(41)의 표면 위에는 n-형(제1도전형)의 탄화 규소층(42)이 설치되어 있다. 또한, 탄화 규소층(42)의 표면 내부에는 p형(제2도전형)의 웰 영역(43)이 소정의 간격을 갖고 설치되고, 또한 웰 영역(43)의 표면 내부에는, n형(제1도전형)의 소스 영역(44)과, 소스 영역(44)의 외측에 p+형(제2도전형)의 콘택 영역(45)이 설치되어 있다. 더구나, 탄화 규소층(42)의 표면 내부에는 웰 영역(43)의 외측에 JTE 영역(46)이 설치되어 있다. 이 JTE 영역(46)은, 불순물 농도 분포의 특징에서 볼 때, 제1 JTE 영역(46a)과 제2 JTE 영역(46b)의 2개의 영역으로 나뉜다. 또한, 탄화 규소층(42)의 표면 위에는, 적어도 소스 영역(44)과 웰 영역(43) 사이에 있는 탄화 규소층(42)의 표면 노출부에 끼워진 웰 영역(43)(채널 영역이라고 부른다)을 덮도록 하여, 게이트 전극(50)이 게이트 산화막(49)을 개재하여 설치되고, 또한 소스 영역(44)과 콘택 영역(45)에 전기적으로 접속되는 소스 전극(제1전극)(52)이 설치되어 있다. 더구나, 탄화 규소층(42)의 표면 위에는, 게이트 전극(50)을 덮도록 층간 절연막(51)이 설치되고, 또한 웰 영역(43)의 외연부로부터 주변 영역 Y에 걸쳐 산화막(47)을 개재하여 절연막(48)이 설치되어 있다. 또한, 탄화 규소 기판(41)의 이면 위에는 드레인 전극(제2전극)(53)이 설치되어 있다. 이때, 웰 영역(43)이 형성되어 있는 범위 X는 MOSFET로서 동작하는 셀 영역이며, 이 셀 영역 X의 외측의 범위 Y는 pn 접합의 단부에 생기는 전계를 완화하는 JTE 영역(46)이 형성되는 주변 영역이다.
다음에, 본 발명의 실시예 8에 관한 MOSFET의 제조공정에 대해, 도 28 내지 도 37을 참조해서 설명한다.
우선 n+형의 탄화 규소 기판(41)의 표면 위에, 에피택셜 결정성장법에 의해 n-형의 탄화 규소층(42)을 형성한다. 반도체 기판(41)과 탄화 규소층(42)으로 탄화 규소 웨이퍼를 구성한다.(도 28 참조)
다음에, 탄화 규소층(42)의 표면 내부에, 레지스트(54)를 마스크로 하여, p형 불순물인 알루미늄(Al)을 이온주입(도 29 중에 화살표 A로서 나타낸다)하여, p형의 제1영역(55)을 소정의 간격을 갖고 선택적으로 형성한다. 이온주입후, 레지스트(54)는 제거된다.(도 29 참조)
다음에, 탄화 규소층(42)의 표면 내부에, 레지스트(56)를 마스크로 하여, p형 불순물인 알루미늄(Al)과 붕소(B)를 이온주입(도 30 중에 화살표 B로서 나타낸다)하여, 제1영역(55)의 외측에 p-형의 제2영역(57)을 선택적으로 형성한다. 이때, 제2영역(57)의 p형 불순물 농도는, 제1영역(55)의 p형 불순물 농도보다 낮게 해 둔다. 이온주입후, 레지스트(56)는 제거된다.(도 30 참조)
다음에, 제1영역(55)의 표면 내부에, 레지스트(58)를 마스크로 하여, n형 불순물인 인(P) 또는 질소(N)를 이온주입(도 31 중에 화살표 C로서 나타낸다)하여, n형의 소스 영역(44)을 선택적으로 형성한다. 이온주입후, 레지스트(58)는 제거된다.(도 31 참조)
다음에, 제1영역(55)의 표면 내부에, 레지스트(59)를 마스크로 하여, p형 불순물인 알루미늄(Al)을 이온주입(도 32 중에 화살표 D로서 나타낸다)하여, 소스 영역(44)의 외측에 p+형의 콘택 영역(45)을 선택적으로 형성한다. 이온주입후, 레지스트(59)는 제거된다. 이 콘택 영역(45)은, 웰 영역(43)과 소스 전극(제1전극)(52)을 전기적으로 접속할 때의 저항인 콘택 저항을 하강시키기 위해 형성하는 것이다.(도 32 참조)
다음에, 탄화 규소 웨이퍼를 고온에서 활성화 어닐처리(예를 들면, 아르곤(Ar) 분위기에서 1500℃，30분)한다. 이에 따라, 주입 이온이 전기적으로 활성화되고, 또한 이온주입에 의해 생긴 결정 결함이 회복한다.(도 33 참조)
또한, 활성화 어닐시에, 제2영역(57)에 주입되어 있었던 붕소가 탄화 규소층(42) 내부로 확산함으로써, 탄화 규소층(42)의 표면 내부에, 웰 영역(43)과, 웰 영역(43)의 외측에 제1 JTE 영역(46a) 및 제2 JTE 영역(46b)으로 이루어진 JTE 영역(46)이 형성된다. 이때, 활성화 어닐처리시의 붕소의 확산 방향은, 탄화 규소 웨이퍼의 면내 방향이 크고, 깊이 방향은 작은 것은 실시예 1에서 설명한 대로이다.
다음에, 열산화법에 의해 탄화 규소층(42)의 표면 위에, 이산화규소(SiO2)로 이루어진 산화막(60)을 형성한다.(도 34 참조)
다음에, 화학기상성장법에 의해, 산화막(60)의 표면 위에 폴리실리콘 막을 형성하고, 레지스트를 마스크로 하여, 불요 부분을 웨트 또는 플라즈마를 사용한 에칭법에 의해 제거해서 게이트 전극(50)을 형성한다. 이 게이트 전극(50)은, 적어도 소스 영역(44)과 탄화 규소층(42)의 표면 노출부에 끼워진 웰 영역(43), 즉 채널 영역을 덮도록 형성된다.(도 34 참조)
다음에, TEOS(Tetraethoxysilane) 가스를 사용한 CVD(Chemical Vapor Deposition) 등의 화학기상성장법에 의해, 게이트 전극(50) 및 산화막(60)의 표면 위에, 이산화규소(SiO2)로 이루어진 절연막(61)을 형성한다.(도 34 참조)
다음에, 레지스트를 마스크로 하여, 웨트 또는 플라즈마를 사용한 에칭법에 의해, 콘택 영역(45) 및 소스 영역(44)의 일부가 노출하도록, 절연막(61) 및 산화막(60)을 제거한다. 그후 레지스트는 제거된다. 이에 따라, 산화막(47), 게이트 산화막(49), 절연막(48) 및 층간 절연막(51)이 형성된다.(도 35 참조)
다음에, 노출된 콘택 영역(45) 및 소스 영역(44)의 일부, 및 절연막(48) 및 층간 절연막(51)의 표면 위에, 스퍼터링 등의 물리기상성장법(PVD: Physical Vapor deposition)에 의해, 알루미늄(Al) 또는 니켈(Ni) 등의 금속재료로 이루어진 금속막을 형성한 후, 레지스트를 마스크로 하여, 불요 부분을 제거하여, 콘택 영역(45) 및 소스 영역(44)의 일부의 표면 위에 소스 전극(제1전극)(52)을 형성한다. 그후, 레지스트는 제거된다.(도 36 참조)
최후에, 탄화 규소 기판(41)의 이면 위에, 스퍼터링 등의 물리기상성장법에 의해 드레인 전극(53)(제2전극)을 형성한다. 이에 따라, 도 27에 나타낸 MOSFET의 주요부가 완성된다.
다음에, JTE 영역(46)의 p형 불순물 농도 분포에 대해, 도 37을 참조해서 설명한다.
도 37은, JTE 영역(46)을 구성하는 제1 JTE 영역(46a) 및 제2 JTE 영역(46b)의 p형 불순물 농도 분포를 나타낸다. 제1 JTE 영역(46a)(도면 중 I 부분)은, 웰 영역(43)의 외측에 형성된다. 제1 JTE 영역(46a)은, 웰 영역(43)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 대략 일정한 영역이며, 활성화 어닐처리후에도, 대략 이온주입 당초의 p형 불순물 농도를 갖는다. 제2 JTE 영역(46b)(도면 중 II 및 III 부분)은, 제1 JTE 영역(46a)의 외측에 형성된다. 제2 JTE 영역(46b)은, 제1 JTE 영역(46a)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 즉 제2 JTE 영역(46b)의 p형 불순물 농도는, 제1 JTE 영역(46a)의 p형 불순물 농도로부터 n형으로 반전할 때까지 연속적으로 저하되어 간다. 제2 JTE 영역(46b)에 있어서의 농도 구배는, 제조공정에 대해 설명한 것과 같이, 이온주입에 의해 형성된 제2영역(57)의 접합 부근(도면 중 II 부분)에 있었던 붕소가, 붕소 농도가 낮은 탄화 규소층(2)측(도면 중 III 부분)으로, 활성화 어닐처리에 의해 확산한 것에 의해 형성된 것이다.
또한, 이온주입시에 주입되는 붕소 및 알루미늄의 양 및 비율은, 활성화 어닐처리 후에, 제1 JTE 영역(46a)과 제2 JTE 영역(46b)으로 이루어진 JTE 영역(46)의 p형 불순물 농도가, 웰 영역(43)의 단부로부터 주변 영역 Y의 외측을 향해, 높은 농도로부터 낮은 농도로 저하하는 농도 구배가 형성되도록 설정된다.
또한, 붕소의 확산에 의해 형성되는 제2 JTE 영역(46b)의 폭은 2㎛ 내지 4㎛이 된다. 이 폭은, 실시예 1에서 나타낸 2㎛ 내지 4㎛과 마찬가지로, 전계완화에 충분한 효과를 갖는다고 할 수 있다.
본 발명의 실시예 8에 관한 탄화 규소 반도체 장치의 제조방법에 있어서는, 탄화 규소층(42)의 표면 내부에, p형 불순물로서의 알루미늄을 이온주입해서 제1영역(55)을 소정의 간격을 갖고 형성하고, 이 제1영역(55)의 외측에 p형 불순물로서의 알루미늄 및 붕소를 이온주입해서 제1영역(55)보다도 낮은 p형 불순물 농도를 갖는 제2영역(57)을 형성한 후에, 활성화 어닐처리에 의해 제2영역(57)에 함유하는 붕소를 탄화 규소층(42)의 면내 방향으로 확산시킴으로써, 웰 영역(43)과, 웰 영역(43)의 단부로부터 주변 영역 Y를 향해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(46)을 형성하였다. 이에 따라, JTE 영역(46)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 넓은 p형 불순물 농도범위의 JTE 영역(46)을, 통상의 이온주입후의 활성화 어닐처리에 의해 형성할 수 있다. 그 때문에, 종래와 같이, 주변 영역을 향해 p형 불순물 농도를 계단 형상으로 낮게 한 복수의 p형 영역으로 이루어진 JTE 영역을 얻기 위한 많은 제조공정을 필요로 하지 않는다. 이 제조공정의 저감은 제조 비용의 저감에 이어짐으로써, 탄화 규소 반도체 장치의 비용 저감을 가능하게 한다.
<실시예 9>
실시예 8에서는, 이온주입에 의해 제1영역(55)과 제2영역(57)을 형성한 후에, 활성화 어닐처리를 행하여 넓은 p형 불순물 농도범위를 갖는 JTE 영역(46)을 형성하는 경우에 대해 나타냈지만, 이온주입에 의해 형성하는 영역은, 3개 또는 그 이상이어도 된다. 이하, 이온주입에 의해 형성하는 영역이 3개인 경우 대해 설명한다.
도 38은, 본 발명의 실시예 9에 관한 MOSFET의 구조를 나타낸 단면도이다. 도 39는, 본 발명의 실시예 9에 관한 MOSFET의 제조공정을 나타낸 설명도이며, 실시예 8에 관한 MOS FET의 제조공정과 상위한 공정을 설명하는 것이다. 또한, 도 40은, 본 발명의 실시예 9에 관한 활성화 어닐처리후의 JTE 영역의 p형 불순물 농도 분포를 나타낸 설명도이다. 이때, 도 38은, MOSFET의 한쪽의 구조를 나타낸 것으로, 실제는 중심축 P에서 대칭 구조로 되어 있다.
도 38에 있어서, 실시예 8에 있어서의 도 27에서 나타낸 것과 동일한 부호의 것은, 동일 또는 상당하는 것을 나타내고, 여기에서의 설명은 생략한다. 실시예 8과 상위한 구조는, 탄화 규소층(42)의 표면 내부에, p-형(제2도전형)의 JTE 영역(46) 대신에 p-형(제2도전형)의 JTE 영역(62)이 설치되어 있는 점이다. 이 JTE 영역(62)은, p형 불순물 농도 분포의 특징에서 볼 때, 제1 JTE 영역(62a) 내지 제4 JTE 영역(62d)의 4개의 영역으로 나뉜다. 이때, 실시예 8과 마찬가지로, 웰 영역(43)이 형성되어 있는 범위 X는 MOSFET로서 동작하는 셀 영역이며, 이 셀 영역 X의 외측의 범위 Y는 pn 접합의 단부에 생기는 전계를 완화하는 JTE 영역이 형성되는 주변 영역이다.
다음에, 본 발명의 실시예 9에 관한 MOSFET의 제조공정에 대해 설명한다. 여기에서는 실시예 8에서 설명한 MOSFET의 제조공정과 상위한 공정에 대해 설명한다.
도 39는, 실시예 8에서 설명한 MOSFET의 제조공정과 상위한 MOSFET의 제조공정을 나타낸 것이다. 도 39에 나타낸 제조공정은, 실시예 8의 제조공정에서 설명한 제2영역(57)을 형성하는 공정 후에 설치된다. 구체적으로는, 탄화 규소층(42)의 표면 내부에, 레지스트(63)를 마스크로 하여, p형 불순물인 알루미늄(Al)과 붕소(B)를 이온주입(도 39 중에 화살표 A로서 나타낸다)하여, 제2영역(57)의 외측에 p--형의 제3영역(64)을 형성한다. 이때, 제3영역(64)의 p형 불순물 농도는, 제2영역(57)의 p형 불순물 농도보다 낮게 해 둔다. 이온주입후, 레지스트(63)는 제거된다. 이때, 도 39에 있어서, 실시예 8에서 나타낸 것과 동일한 부호의 것은, 동일 또는 상당하는 것을 나타내고, 여기에서의 설명은 생략한다.
제3영역(64)의 형성후에는, 실시예 8의 제조공정에서 나타낸 활성화 어닐처리 이후의 공정이 참고가 된다. 단, 본 실시예 9에서는, 활성화 어닐처리시에, 도 38에 나타낸 것과 같이, 제2영역(57) 및 제3영역(64)에 주입되어 있었던 붕소가 탄화 규소층(42) 내부로 확산함으로써, 탄화 규소층(42)의 표면 내부에, 제1 JTE 영역(62a) 내지 제4 JTE 영역(62d)에 의해 이루어진 JTE 영역(62)이 형성된다. 또한, 셀 영역 X에 있는 제1 JTE 영역(62a)의 내측의 영역은, 웰 영역(43)이 된다.
다음에, JTE 영역(62)의 p형 불순물 농도 분포에 대해, 도 40을 참조해서 설명한다.
도 40은, JTE 영역(62)을 구성하는 제1 JTE 영역(62a), 제2 JTE 영역(62b), 제3 JTE 영역(62c) 및 제4 JTE 영역(62d)의 p형 불순물 농도 분포를 나타낸다. 제1 JTE 영역(62a)(도면 중 I 부분)은, 웰 영역(43)의 외측의 주변 영역 Y에 형성된다. 제1 JTE 영역(62a)은, 웰 영역(43)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 대략 일정한 영역이며, 활성화 어닐처리후에도, 대략 이온주입 당초의 p형 불순물 농도를 갖는다. 제2 JTE 영역(62b)(도면 중 ii 및 iii 부분)은, 제1 JTE 영역(62a)의 외측의 주변 영역 Y에 형성된다. 제2 JTE 영역(62b)은, 제1 JTE 영역(62a)의 단부로부터 주변 영역 Y의 외측을 향해, p형 불순물 농도가 연속적으로 저하되어 가는 영역이다. 즉 제2 JTE 영역(62b)의 p형 불순물 농도는, 제1 JTE 영역(62a)의 p형 불순물 농도로부터 제3 JTE 영역(62c)의 p형 불순물 농도로 연속적으로 저하되어 간다. 제3 JTE 영역(62c)(도면 중 iv 부분)은, 제2 JTE 영역(62b)의 외측에 형성되고, p형 불순물 농도가 대략 일정한 영역이며, 활성화 어닐처리후에도, 대략 이온주입 당초의 p형 불순물 농도를 갖는다. 제4 JTE 영역(62d)(도면 중 v 및 vi 부분)은, 제3 JTE 영역(62c)의 외측의 주변 영역 Y에 형성된다. 제4 JTE 영역(62d)은, 제3 JTE 영역(62c)의 단부로부터 주변 영역 Y의 외측을 향해, 제3 JTE 영역(64c)의 p형 불순물 농도로부터 n형으로 반전할 때까지 연속적으로 저하되어 간다. 제2 JTE 영역(62b)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제2영역(57)의 경계(계면) 부근(도면 중 ii 부분)에 있었던 붕소가, 붕소 농도가 낮은 제3영역(64)측(도면 중 iii 부분)으로, 활성화 어닐처리에 의해, 확산한 것에 의해 형성된 것이다. 또한, 제4 JTE 영역(62d)에 있어서의 농도 구배는, 이온주입에 의해 형성된 제3영역(64)의 접합 부근(도면 중 v 부분)에 있었던 붕소가, 붕소 농도가 낮은 탄화 규소층(2)측(도면 중 vi 부분)으로, 활성화 어닐처리에 의해, 확산한 것에 의해 형성된 것이다.
또한, 이온주입시에 주입되는 붕소 및 알루미늄의 양 및 비율은, 활성화 어닐처리 후에, 제1 JTE 영역(62a) 내지 제4 JTE 영역(62d)으로 이루어진 JTE 영역(62)의 p형 불순물 농도가, 웰 영역(43)의 단부로부터 주변 영역 Y의 외측을 향해, 높은 농도로부터 낮은 농도로 저하하는 농도 구배가 형성되도록 설정된다.
또한, 붕소의 확산에 의해 형성되는 제2 JTE 영역(62b) 및 제4 JTE 영역(62d)의 폭은, 각각 2㎛ 내지 4㎛이 된다. 이 폭은, 실시예 1에서 나타낸 2㎛ 내지 4㎛과 마찬가지로, 전계완화에 충분한 효과를 갖는다고 할 수 있다.
본 발명의 실시예 9에 관한 탄화 규소 반도체 장치의 제조방법에 있어서는, 탄화 규소층(42)의 표면 내부에, p형 불순물로서의 알루미늄을 이온주입해서 제1영역(55)을 소정의 간격을 갖고 형성하고, 이 제1영역(55)의 외측에 p형 불순물로서의 알루미늄 및 붕소를 이온주입해서 제1영역(55)보다도 낮은 p형 불순물 농도를 갖는 제2영역(57)을 형성하고, 다시, 이 제2영역(57)의 외측에 p형 불순물로서의 알루미늄 및 붕소를 이온주입해서 제2영역(57)보다도 낮은 p형 불순물 농도를 갖는 제3영역(64)을 형성한 후에, 활성화 어닐처리에 의해 제2 영역(57) 및 제3영역(64)에 함유하는 붕소를 탄화 규소층(42)의 면내 방향으로 확산시킴으로써, 웰 영역(43)과, 웰 영역(43)의 단부로부터 주변 영역 Y를 향해 p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역(62)을 형성하였다. 이에 따라, JTE 영역(62)은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다. 또한, 넓은 p형 불순물 농도범위의 JTE 영역(62)을, 통상의 이온주입후의 활성화 어닐처리에 의해 형성할 수 있다. 그 때문에, 종래와 같이, 주변 영역을 향해 p형 불순물 농도를 계단 형상으로 낮게 한 복수의 p형 영역으로 이루어진 JTE 영역을 얻기 위한 많은 제조공정을 필요로 하지 않는다. 이 제조공정의 저감은 제조 비용의 저감에 이어짐으로써, 탄화 규소 반도체 장치의 비용 저감을 가능하게 한다.
이때, 본 실시예 9에서는, 3개의 이온주입 영역을 형성하고, 활성화 어닐처리에 의해 JTE 영역을 형성하는 것을 예로 들어 설명했지만, 3개 이상의 이온주입 영역을 형성하고, 활성화 어닐처리에 의해 JTE 영역을 형성해도 된다. 본 실시예 9를 참고로, 주변 영역의 외측을 향해, p형 불순물 농도를 계단 형상으로 낮게 한 복수의 이온주입 영역을 형성한 후, 활성화 어닐처리를 행함으로써, 웰 영역(43)의 단부로부터 주변 영역 Y를 향해, p형 불순물 농도가 높은 농도로부터 낮은 농도로 저하하는 농도 구배를 갖는 JTE 영역을 형성할 수 있다. 이 JTE 영역은, 불순물 농도가 계단 형상으로 낮아진 복수의 p형 영역이 되고, 불순물 농도범위가 넓은 p형 영역이 되므로, 원하는 내전압 특성을 가질 수 있다.
또한, 본 발명의 실시예 8 및 9에 관한 탄화 규소 반도체 장치의 제조방법에 있어서는, 제1영역(55)을 알루미늄만의 이온주입에 의해 형성하고 있으므로, 활성화 어닐처리에 의해 웰 영역(43)을 형성하는 공정으로, 붕소의 확산에 의해 웰 영역(43)의 간격, 구체적으로는 웰 영역(43)의 사이의 탄화 규소층(42)의 폭(도 27, 도 38 중에 Z로서 나타낸다)이 좁아지는 일이 없다. 이에 따라, 채널길이가 길어지는 것에 의한 채널 저항의 증대나, 웰 영역(43)의 간격이 좁아지는 것에 의한 JFET(Junction Field Effect Transistor) 저항의 증대를 방지할 수 있다.
또한, 도시는 하지 않지만, 본 실시예 8 및 9에 있어서도, 제2영역(57)의 주입 깊이를, 제1영역(55)의 주입 깊이와 같거나, 또는 제1영역(55)의 주입 깊이보다 깊게 해 두면, 활성화 어닐처리시에, 제2영역(57)에 포함되는 붕소가, 탄화 규소 웨이퍼의 깊이 방향으로 약간 확산함으로써, 웰 영역(43)의 외측 하단부를 덮도록 p형 영역이 형성된다. 이 p형 영역은, 웰 영역(43)의 외측 하단부의 전계를 완화하는 효과를 갖는다. 이것에는 도 21 및 도 22가 참고가 된다.
또한, 각 실시예에 있어서는, 활성화 어닐시에 탄화 규소층(2) 내부에서 거의 확산하지 않는 p형 불순물(제1불순물)로서 알루미늄(n형 불순물(제3불순물)에 있어서는 질소 및 인)을 사용하고, 활성화 어닐시에 탄화 규소층(2) 내부에서 확산하는 p형 불순물(제2불순물)로서 붕소를 사용하여 설명했지만, 여기에서 나타낸 불순물로 동등한 특성, 상세하게는 활성화 어닐처리시에 탄화 규소층(2) 내부에 있어서 동등한 확산 특성을 갖는 불순물이면 이용가능하며, 그들 불순물을 사용하는 것도, 당연히 본 발명의 범위에 포함되는 것이다.
1: n+형(제1도전형)의 반도체 기판, 2: n-형(제1도전형)의 탄화 규소층, 3: p형(제2도전형)의 JTE 영역, 3a: 제1 JTE 영역, 3b: 제2 JTE 영역, 3c: 제3 JTE 영역, 4: 애노드 전극(제1전극), 5: 캐소드 전극(제2전극), 7: 제1영역, X: 영역, Y: 주변 영역

Claims (18)

  1. 제1도전형의 탄화 규소 웨이퍼의 표면 내부에, 활성화 어닐처리로 확산하지 않고 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제1불순물과 활성화 어닐처리로 확산해서 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제2불순물을 이온주입하여, 소정의 간격을 갖는 제2도전형의 제1영역을 형성하는 공정과,
    활성화 어닐처리에 의해 상기 제1영역에 포함되는 상기 제2불순물을 주위로 확산시켜, 상기 탄화 규소 웨이퍼의 표면 내부에 상기 제1영역으로부터 JTE 영역을 형성하는 공정과,
    상기 제1영역의 일부를 포함하는 상기 제1의 영역의 사이에 해당하는 상기 탄화 규소 웨이퍼의 표면 위에 제1전극을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 이면 위에 제2전극을 형성하는 공정을 구비한 탄화 규소 반도체 장치의 제조방법.
  2. 제 1항에 있어서,
    상기 제1불순물은 알루미늄이며, 상기 제2불순물은 붕소인 탄화 규소 반도체 장치의 제조방법.
  3. 제1도전형의 탄화 규소 웨이퍼의 표면 내부에, 활성화 어닐처리로 확산하지 않고 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제1불순물을 이온주입하여, 소정의 간격을 갖는 제2도전형의 제1영역을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 표면 내부에 있어서의 상기 제1영역의 외측에, 상기 제1불순물과 활성화 어닐처리로 확산해서 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제2불순물을 이온주입하여, 제2도전형의 불순물 농도가 상기 제1영역의 상기 불순물 농도로부터 계단 형상으로 낮아지는 적어도 1개의 제2도전형의 영역을 형성하는 공정과,
    활성화 어닐처리에 의해 상기 영역에 포함되는 상기 제2불순물을 주위로 확산시켜, 상기 제1영역 및 상기 영역으로부터 JTE 영역을 형성하는 공정과,
    상기 제1영역의 일부를 포함하는 상기 제1의 영역의 사이에 해당하는 상기 탄화 규소 웨이퍼의 표면 위에 제1전극을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 이면 위에 제2전극을 형성하는 공정을 구비한 탄화 규소 반도체 장치의 제조방법.
  4. 제 3항에 있어서,
    상기 제1불순물은 알루미늄이며, 상기 제2불순물은 붕소인 탄화 규소 반도체 장치의 제조방법.
  5. 제 3항에 있어서,
    상기 제1영역에는, 상기 제2불순물이 더 이온주입되어, 상기 어닐처리시에 상기 제1영역에 포함되는 상기 제2불순물을 주위로 확산시키는 탄화 규소 반도체 장치의 제조방법.
  6. 제 5항에 있어서,
    상기 제1불순물은 알루미늄이며, 상기 제2불순물은 붕소인 탄화 규소 반도체 장치의 제조방법.
  7. 제1도전형의 탄화 규소 웨이퍼의 표면 내부에, 활성화 어닐처리로 확산하지 않고 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제1불순물을 이온주입해서 제2도전형의 제1영역을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 표면 내부에 있어서의 상기 제1영역의 외측에, 상기 제1불순물과 활성화 어닐처리로 확산해서 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제2불순물을 이온주입하여, 제2도전형의 불순물 농도가 상기 제1영역의 상기 불순물 농도로부터 계단 형상으로 낮아지는 적어도 1개의 제2도전형의 영역을 형성하는 공정과,
    활성화 어닐처리에 의해 상기 영역에 포함되는 상기 제2불순물을 주위로 확산시켜, 상기 탄화 규소 웨이퍼의 표면 내부에, 상기 제1영역과 상기 영역으로 이루어진 웰 영역과 상기 웰 영역의 외측에 JTE 영역을 형성하는 공정과,
    상기 웰 영역의 표면 위에 제1전극을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 이면 위에 제2전극을 형성하는 공정을 구비한 탄화 규소 반도체 장치의 제조방법.
  8. 제 7항에 있어서,
    상기 제1불순물은 알루미늄이며, 상기 제2불순물은 붕소인 탄화 규소 반도체 장치의 제조방법.
  9. 제 7항에 있어서,
    상기 제1영역에는, 상기 제2불순물이 더 이온주입되어, 상기 어닐처리시에 상기 제1영역에 포함되는 상기 제2불순물을 주위로 확산시키는 탄화 규소 반도체 장치의 제조방법.
  10. 제 9항에 있어서,
    상기 제1불순물은 알루미늄이며, 상기 제2불순물은 붕소인 탄화 규소 반도체 장치의 제조방법.
  11. 제 7항에 있어서,
    상기 영역의 깊이는 상기 제1영역의 깊이 이상으로 형성되는 탄화 규소 반도체 장치의 제조방법.
  12. 제 11항에 있어서,
    상기 제1불순물은 알루미늄이며, 상기 제2불순물은 붕소인 탄화 규소 반도체 장치의 제조방법.
  13. 제1도전형의 탄화 규소 웨이퍼의 표면 내부에, 활성화 어닐처리로 확산하지 않고 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제1불순물을 이온주입하여, 소정의 간격을 갖는 제2도전형의 제1영역을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 표면 내부에 있어서의 상기 제1영역의 외측에, 상기 제1불순물과 활성화 어닐처리로 확산해서 상기 탄화 규소 웨이퍼 내에서 제2도전형이 되는 제2불순물을 이온주입하여, 제2도전형의 불순물 농도가 상기 제1영역의 상기 불순물 농도로부터 계단 형상으로 낮아지는 적어도 1개의 제2도전형의 영역을 형성하는 공정과,
    상기 제1영역의 표면 내부에, 활성화 어닐처리로 확산하지 않고 상기 탄화 규소 웨이퍼 내에서 제1도전형이 되는 제3불순물을 이온주입해서 제1도전형의 소스 영역을 형성하는 공정과,
    활성화 어닐처리에 의해 상기 영역에 포함되는 상기 제2불순물을 주위로 확산시켜, 상기 탄화 규소 웨이퍼의 표면 내부에, 상기 제1영역과 상기 영역으로부터 상기 소스 영역을 포함하는 웰 영역과 상기 웰 영역의 외측에 JTE 영역을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 표면 위에, 상기 웰 영역이 갖는 채널 영역을 덮도록 게이트 산화막을 개재하여 게이트 전극을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 표면 위에, 상기 소스 영역 및 상기 웰 영역과 전기적으로 접속되는 제1전극을 형성하는 공정과,
    상기 탄화 규소 웨이퍼의 이면 위에 제2전극을 형성하는 공정을 구비한 탄화 규소 반도체 장치의 제조방법.
  14. 제 13항에 있어서,
    상기 제1불순물은 알루미늄이며, 상기 제2불순물은 붕소인 탄화 규소 반도체 장치의 제조방법.
  15. 제 14항에 있어서,
    상기 제3불순물은 질소 또는 인인 탄화 규소 반도체 장치의 제조방법.
  16. 제 13항에 있어서,
    상기 영역의 깊이는 상기 제1영역의 깊이 이상으로 형성되는 탄화 규소 반도체 장치의 제조방법.
  17. 제 16항에 있어서,
    상기 제1불순물은 알루미늄이며, 상기 제2불순물은 붕소인 탄화 규소 반도체 장치의 제조방법.
  18. 제 17항에 있어서,
    상기 제3불순물은 질소 또는 인인 탄화 규소 반도체 장치의 제조방법.
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