KR20090057976A - Ｍｏｓｆｅｔ 및 그 제조 방법 - Google Patents

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Abstract

트렌치 MOSFET는 게이트 트렌치에 인접하는 RFP 트렌치를 포함한다. RFP 트렌치는 RFP 트렌치의 벽을 따라 유전체 레이어에 의해 다이로부터 절연되는 RFP 전극을 포함한다. 게이트 트렌치는 두꺼운 바닥 산화물 레이어를 포함하고, 게이트 및 RFP 트렌치는 바람직하게 동일 프로세싱 단계에서 형성되고 실질적으로 깊이가 동일하다. MOSFET가 제 3 사분면일 경우(전방-바이어스된 소스/바디-드레인 접합을 가지는), RFP와 게이트 전극의 복합 효과가 소수 캐리어 확산 전류와 역-회복 전하를 실질적으로 감소시킨다. RFP 전극은 또한 MOSFET 소스/바디-드레인 접합부가 역 바이어스되는 경우 채널 영역내의 전기장을 생성하도록 RFP로 기능한다.

Description

ＭＯＳＦＥＴ 및 그 제조 방법{POWER MOSFET WITH RECESSED FIELD PLATE}
관련출원의 참조
본 출원은 그 전체가 참조로 본 명세서에 포함되는 2006년 9월 27일 출원된 미국 특허 가출원 제60/847,551호의 우선권을 주장한다.
파워 MOSFET는 여러 전자 애플리케이션에서 스위칭 장치로 폭 넓게 사용된다. 전도 파워 손실을 최소화 하기 위하여, 파워 MOSFET는 낮은 특정 온-저항(on-resistance)을 가지는 것이 바람직하고, 상기 온-저항은 상기 MOSFET의 활성 다이 영역(A)과 MOSFET의 온-레지스트(Ron)의 곱(Ron*A)으로 정의된다. 도 1의 MOSFET(10)의 개략적인 단면도에 도시된 바와 같이, 트렌치-타입 MOSFET는 높은 패킹 밀도 또는 유닛 영역 당 셀 숫자로 인해 낮은 특정 온-저항을 제공한다. 셀 밀도가 증가할수록, 게이트 대 소스 커패시턴스(Cgs), 게이트 대 드레인 커패시턴스(Cgd), 및 드레인 대 소스 커패시턴스(Cds)와 같은, 관련 커패시턴스 또한 증가한다. 이동 통신 기기에서 사용되는 동기식 벅(buck) DC-DC 컨버터와 같은 여러 스위칭 애플리케이션에서, 12~30V 범위의 브레이크다운 전압을 가지는 MOSFET는 1MHz에 접근하는 스위칭 진동수에서 작동하는 것이 요구된다. 그러므로, 이들 커패시턴스에 의해 야기되는 스위칭 또는 동적 전력 손실을 최소화 하는 것이 바람직하다. 이 커패시턴스의 양은 게이트 전하(Qg), 게이트-드레인 전하(Qgd), 및 출력 전하(Qoss)에 직접적으로 비례한다. 또한, 이 장치들이 제 3 사분면(the third quadrant)에서 동작할 때, 즉 드레인-바디 접합이 포워드-바이어스되는 경우, 전하는 소수 캐리어 주입의 결과로 저장되고, 이 저장된 전하는 장치의 스위칭 속도에 지연을 야기한다. 그러므로, MOSFET 스위치가 낮은 역 회복 전하(Qrr)를 가지는 것은 치명적이다. Sapp의 미국 특허 제6,710,403호는 도 2에 도시된 바와 같은, Ron, Cgs, 및 Cgd의 수준을 낮추도록 활성 트렌치(24)의 양 측에 2개의 더 깊은 폴리 실리콘-충전 트렌치(22)를 구비한 듀얼-트렌치 파워 MOSFET를 제안한다. 그러나, MOSFET(20)는 역 회복 전하(Qrr)를 낮추지 않고 두개의 상이한 깊이를 가지는 트렌치의 형성을 요한다. 또한, MOSFET(20)에서 깊은 및 얕은 트렌치는 자체 정렬되지 않고, 이것이 메사(mesa) 폭에 변화를 야기하고 그리하여 브레이크다운 전압에 변화를 야기한다.
CPU 전압 조절 모듈(VRM)과 같은 새로운 애플리케이션에 의해 구동되는, 스위칭-속도 조건이 1MHz 및 그 이상으로 증가할수록, 파워 MOSFET는 점점 충분한 효율의 성능과 파워 손실로 작동될 수 없게 된다. 그러므로, 낮은 게이트 전하(Qg, Qgd), 낮은 출력 전하(Qoss), 및 낮은 역-회복 전하(Qrr)를 가지고, 낮은 특정 온-저항(Ron*A) 또한 가지는 파워 MOS 트랜지스터에 대한 분명한 필요가 있다.
본 발명에 따른 MOSFET는 반도체 다이 안에 형성되고 게이트 트렌치 및 RFP(recessed field plate) 트렌치를 포함하고, 양 트렌치는 다이의 표면에서 확장하고 그 둘 사이에는 메사가 형성되는 것을 특징으로 한다. 게이트 트렌치는 게이트 트렌치의 바닥에 두꺼운 부분을 구비하는 제 1 유전체 레이어에 의해 상기 다이로부터 분리되는 게이트 전극을 포함하고 RFP 트렌치와 실질적으로 동일한 깊이로 연장한다. RFP 트렌치는 제 2 유전체 레이어에 의해 상기 다이로부터 분리되는 RFP 전극을 포함한다. MOSFET는 또한 게이트 트렌치의 측벽과 다이 표면에 인접하고 MOSFET의 일부 영역 내의 RFP 전극 트렌치에 인접하는 제 1 전도성 타입의 소스 영역과, 상기 소스 영역과 게이트 트렌치의 측벽에 인접하는 제 1 전도성 타입에 반대되는 제 2 전도성 타입의 바디 영역을 포함한다. MOSFET의 일부 영역에서, p+ 바디 접촉 영역은 P-바디에 평행하게 인접하도록 배치된다. RFP 전극은 독립적으로 바이어스되거나 소스 전위에 바이어스된다. 일 실시예에서, 게이트와 RFP 트렌치의 각각의 깊이는 실질적으로 동일하다.
본 발명은 MOSFET 제조 방법 또한 포함한다. 상기 방법은 반도체 다이를 제공하는 단계; 다이의 표면에서 확장하고 실질적으로 깊이가 동일한 게이트 트렌치와 RFP 트렌치를 형성하도록 다이를 에칭하는 단계; 상기 게이트 트렌치의 바닥에 절연 레이어를 형성하는 단계; 상기 절연 레이어 위의 상기 게이트 트렌치의 측벽 상에 게이트 유전체 레이어를 형성하는 단계; 상기 RFP 트렌치의 벽을 따라 제 2 유전체 레이어를 형성하는 단계; 게이트 전극을 형성하도록 상기 게이트 트렌치 안으로 전도성 물질을 주입하는 단계; RFP 전극을 형성하도록 상기 RFP 트렌치 안으로 전도성 물질을 주입하는 단계; 상기 게이트 트렌치의 측벽에 인접하는 상기 메사 안에 바디 영역을 형성하도록 상기 제 1 전도성 타입의 도펀트를 임플란트하는 단계; 상기 다이의 상기 표면에 인접하는상기 메사 내에 소스 영역을 형성하도록 제 1 전도성 타입에 반대되는 제 2 전도성 타입의 도펀트를 임플란트하는 단계; 및 상기 소스 영역과 접촉하는 상기 다이의 상기 표면 상에 소스 접촉 레이어를 피착하는 단계를 포함한다.
도 1 은 종래의 트렌치-타입 MOSFET의 단면도이다.
도 2는 알려진 듀얼-트렌치 MOSFET의 단면도이다.
도 3A는 독립적으로 바이어스된 RFP 전극을 구비한 본 발명에 따른 RFP를 구비한 MOSFET의 단면도이다.
도 3B는 소스와 동일한 전위에서 바이어스된 RFP 전극을 가지는 본 발명에 따른 RFP를 구비한 MOSFET의 단면도이다.
도 4A는 도 3A에 도시된 MOSFET의 상면도이다.
도 4B는 도 4A내의 4B-4B 절단면에서 얻어지는 도 3A에 도시된 MOSFET의 단면도이다.
도 5A는 RFP 전극이 소스 영역과 접촉하는 다른 실시예에서의 단면도이다.
도 5B는 도 4A내의 4B-4B 절단면에 상응하는 절단면에서 얻어지는 도 5A의 MOSFET의 단면도이다.
도 6A-6H는 도 3A에 도시된 MOSFET의 제조 프로세스를 도시한다.
도 7A,7B는 도 6A-6H에 도시된 프로세스의 일부의 다른 버전을 도시한다.
도 8A,8B는 게이트 트렌치 위의 절연 레이어가 소스 영역의 일부와 오버랩하 고 소스 접촉 레이어는 RFP 전극과 접촉하는 본 발명에 따른 MOSFET의 단면도이다.
도 9는 바디 접촉 영역이 소스 영역에 평행하게 인접하도록 형성되는, 도 8A,8B의 MOSFET에 유사한 MOSFET의 단면도이다.
도 10은 바디 접촉 영역이 소스 영역 아래 레벨로 연장하는, 도 9의 MOSFET에 유사한 MOSFET의 단면도이다.
도 11은 RFP 전극이 함몰되고 바디 접촉 영역이 바디 영역에 평행하게 인접하는, 본 발명에 따른 MOSFET의 단면도이다.
도 12는 바디 접촉 영역이 소스 영역 아래로 연장하는, 도 11의 MOSFET에 유사한 MOSFET의 단면도이다.
도 13은 금속 플러그가 RFP 트렌치의 상부에 형성되는, 도 12의 MOSFET에 유사한 MOSFET의 단면도이다.
도 14A-14H는 도 10에 도시된 MOSFET의 제조 프로세스를 도시한다.
도 15A, 15B는 도 14A-14H에 도시된 프로세스의 변형을 도시한다.
도 16A, 16B는 MOSFET의 브레이크다운 전압을 제한하는 깊은 P-타입 영역을 포함하는 본 발명에 따른 MOSFET의 단면도이다.
도 17은 RFP 트렌치가 두꺼운 바닥 산화물 레이어를 포함하는 경우의 본 발명에 따른 MOSFET의 단면도이다.
도 18A-18C는 게이트 트렌치 및/또는 RFP 트렌치 안에 층진 산화물 레이어를 포함하는 MOSFET의 단면도이다.
도 19는 게이트 트렌치가 RFP 보다 깊은 경우의 MOSFET의 단면도이다.
도 20 은 본 발명에 따른 준-수직 MOSFET의 단면도이다.
본 발명에 따른 n-채널 MOSFET(30)의 기본 셀이 도 3A에 도시된다. MOSFET(30)는 강하게 도핑된 n+기판(38) 위에 성장되는 n-타입 에피택셜 레이어(36)를 포함하는 반도체 다이 안에 형성된다. MOSFET(30)는 n-타입 에피택셜 레이어(36) 내의 어느 한 측 게이트 트렌치(34) 위에 위치하는 RFP(recessed field plate) 트렌치(32A,32B)를 포함한다. 도 2에 도시된 MOSFET(20) 내의 트렌치와는 달리, 게이트 트렌치(34)의 두꺼운 바닥 산화물은 RFP 트렌치(32A,32B)와 실질적으로 동일한 깊이로 확장한다. 또한, RFP 트렌치(32A, 32B)와 게이트 트렌치(34)는 바람직하게 동일한 프로세싱 단계에서 형성되고 그리하여 자체 정렬되며(즉, RFP 트렌치(32A,32B)는 프로세싱 및 정렬 변형에도 불구하고 게이트 트렌치(34)로부터 동일하게 이격됨), RFP 트렌치(32A,32B)와 게이트 트렌치(34)는 깊이가 동일하거나 실질적으로 동일하다(예를 들어 RFP 트렌치(32A,32B)의 각각의 깊이는 게이트 트렌치(32)의 깊이의 ±10% 또는 바람직하게 ±5% 이내). 트렌치 사이의 메사는 n+소스 영역(37)과 p-바디 영역(39)를 포함하고, p-바디 영역(39) 아래는 에피택셜 레이어(36)의 n-타입 드레인-드리프트 영역(41)이다. 드레인-드리프트 영역(41)은 RFP 트렌치(32A,32B)와 게이트 트렌치(34) 사이의 영역(41A)을 포함한다. 드레인-드리프트 영역(41)과 n+기판(38)이 함께 MOSFET(30)의 드레인(43)을 형성한다.
도 2에 도시된 종래 기술의 MOSFET(20)에서, 바디-드레인 접합이 역-바이어스될 때, 전기장 세기가 감소되고 그리하여 브레이크다운 전압이 두 깊은 트렌 치(22) 사이의, 주로 게이트 트렌치(24) 아래의 드리프트 영역 안에서, 공핍 영역의 확장으로 인해 감소된다. MOSFET(30)에서, 동일 조건 하의 전기장은 공핍 레이어가 두꺼운 산화물의 게이트 트렌치(34)와 RFP 트렌치(32A,32B) 사이에 위치하는 드레인-드리프트 영역(41)의 더 좁은 영역(41A)에 내부적으로 제한되기 때문에 추가로 감소된다. 또한, 종래 기술의 MOSFET(20) 내의 트렌치(22)가 게이트 트렌치(24) 보다 더 깊기 때문에, 트렌치(22)의 바닥에서 전기장이 더 높고, 이것은 트렌치(22) 내의 산화물 레이어의 두께에 더 낮은 제한을 설정한다. 이 제한은 MOSFET(20)의 채널 내의 전기장을 감소함에 있어 트렌치(22)의 효과를 열화시킨다.
다시 도 3A를 참조하면, 트렌치(32A,32B)의 벽은 실리콘 이산화물(SiO2)과 같은 절연 물질 레이어(33)로 라이닝되고, 트렌치(32A,32B)는 RFP 전극(35)을 포함하고, 각각은 n-타입 또는 p-타입 도핑된 폴리 실리콘과 같은 전도성 물질의 레이어를 포함한다. 산화물 레이어(33)는 바람직하게 MOSFET(30)의 브레이크다운 전압을 초과하는 브레이크다운 전압을 가진다. 게이트 트렌치(34)는 에피택셜 레이어(36)의 드레인-드리프트 영역(41)과 p-바디 영역(39) 사이에 p-n 접합의 레벨까지 절연 물질의 레이어(40)로 충전된다. 상기 절연 레이어(40)의 위에는 n-타입 도핑된 폴리 실리콘으로 형성되고 게이트 유전체 레이어(44)에 의해 에피택셜 레이어(36)로부터 분리되는 게이트 전극(42)이다. 채널 영역(45)(점선으로 표시됨)은 게이트 유전체 레이어(44)에 인접하는 p-바디 영역(39) 안에 놓인다. 절연 레이어(40)의 두께는 게이트 전극(42)과 드레인-드리프트 영역(41)의 오버랩을 최소화 하도록 바람직하게 설정된다. 위를 덮는 소스 접촉 레이어(46)는 n+소스 영역(37)과 접촉하고, 드레인 접촉 레이어(31)는 n+기판(38)과 접촉한다. 접촉 레이어(46,31)는 다른 전도성 물질로 사용될 수도 있지만, 일반적으로 금속으로 형성된다.
RFP 트렌치(32A,32B) 내의 RFP 전극(35)은 에피택셜 레이어(36)의 표면(36A) 아래로 게이트 전극(42)의 바닥 보다 더 깊은 레벨로 확장한다. RFP 전극(35)은 독립적으로 바이어스되거나, 도 3B에 도시된 바와 같이 도면의 평면 바깥의 n+소스 영역(37)에 연결된다.
일부 실시예에서, RFP 트렌치(32A,32B)와 게이트 트렌치(34) 사이의 영역 내의 드레인-드리프트 영역(41)의 도핑 농도(예를 들어 5X1015~1.5X1016cm-3)는 게이트 트렌치(34) 아래의 영역 내의 드레인-드리프트 영역(41)의 도핑 농도(예를 들어 2X1015~3X1016cm-3) 보다 작다. 이 구조는 바디 영역(39)과 드레인-대-드리프트 영역(41) 사이의 PN 접합이 영역(41A) 내의 제한된 공핍 전하 때문에 역-바이어스 되는 경우 RFP 트렌치(32A,32B)와 게이트 트렌치(34) 사이의 드레인-드리프트 영역(41A)의 범위 내에서 공핍-확산을 개선한다. 이것은 예를 들어 형성된 바와 같은 에피택셜 레이어(36)의 도핑을 변화시키는 것에 의해 추가로 개선될 수 있다. 이는 더 짧은 채널 길이를 가져오고, 차례로 더 낮은 Ron, 더 낮은 게이트-대-소스 커패시터(Cgs), 및 더 낮은 게이트-대-드레인 커패시턴스(Cgd)를 제공한다.
도 3A,3B에 도시된 실시예에서, n+소스 영역(37)은 게이트 트렌치(34)와 RFP 트렌치(32A,32B) 사이로 확장한다. 한편, 도 4A의 상면도와 도 4B의 단면도에 도시된 MOSFET(50)는 MOSFET(30)와 유사하지만, 선택된 범위에서 n+소스 영역(37)은 p+바디 접촉 영역(52)에 의해 스냅-백이나 제 2 브레이크다운 특성을 회피하도록 배치된다. 도 4A에서, 3A-3A 단면의 도면은 도 3A에 도시된 단면도와 동일하고, 4B-4B 단면은 도 4B에 도시된다.
종래의 N-채널 MOSFET는 제 3 사분면에서 동작하는 경우, 그 드레인이 그 소스-바디 전극에 대하여 역으로 바이어스되고, 확산 전류는 소수의 캐리어 주입과 높은 Qrr을 가져온다. MOSFET(30,50)에서, n+소스 영역(37)이 게이트 트렌치(34)와 RFP 트렌치(32A,32B) 사이의 메사를 가로질러 모든 방향으로 확장하기 때문에, RFP 전극(35)은 종래 구조에서 게이트 전극에 의해 제공되는 것에 덧붙여 드레인에서 채널로의 다수의 캐리어 채널 전류 경로를 제공한다. RFP와 게이트 전극의 결합 효과는 종래 구조보다 소수의 캐리어 확산 전류와 역 회복 전하(Qrr)에 상당한 감소를 가져온다. 다시 말해, 제 3 사분면 동작에서 RFP 전극은 부가되는 게이트-드레인 커패시턴스(Cgd)와 게이트-소스 커패시턴스(Cgs)의 불이익 없이 추가 게이트로 작용한다.
RFP 전극(35)은 또한 MOSFET(30,50)가 역 바이어스 되는 경우 채널 영역(45)에서 전기장을 감소시키는 RFP로 기능을 한다. 이 효과는 펀치스루 장애에 대한 고려 없이 더 짧은 채널 길이의 사용을 가능하게 하고, 이것은 더 낮은 특정 온-저항(Ron*A)과 더 낮은 게이트 전하(Qg)를 가져온다. MOSFET(20)와 달리, p-바디 영역(39) 아래의 드리프트 영역(41A)은 두꺼운 게이트 바닥 산화물과 RFP 전극 사이 에 제한되고 그러므로 더욱 효과적으로 공핍된다. 그러므로, 더 깊은 공핍 레이어는 동일한 역 바이어스 바디-드레인 접합 조건을 위한 결과이고, 더 낮은 온-저항을 가져오는 더 짧은 채널이 사용될 수 있다. 또한, 게이트-드레인 커패시터(Cgd)가 더 빠른 속도에서 부가된 드레인-소스 전압(Vds)으로 강하하기 때문에, 더 낮은 게이트-드레인 전하(Qgd)와 더 양호한 Ron-Qgd 교환이 실현된다. 다시 말해, RFP 전극(35)과 p-바디 영역(39)과 드레인-드리프트 영역(41) 사이의 접합까지 절연 레이어(40)로 충진된 게이트 트렌치(34)를 구비하는 것의 결합 효과는, MOSFET(30,50)가 오프-상태인 동안 드레인-소스 전압(Vds)이 증가되듯이 더 높은 속도에서 트렌치(32a,32B, 및 34) 사이의 드레인-드리프트 영역(36) 범위의 공핍을 원조한다. 그러므로, 더 낮은 게이트-드레인 전하(Qgd)는 낮은 게이트-드레인 커패시턴스와 증가한 Vds를 구비하는 그 빠른 낙하 속도를 가져온다. 또한, p- 바디 영역(39) 내의 도핑은 동일한 브레이크다운 또는 펀치스로 전압에서 더 낮은 임계 전압을 얻도록 조절될 수 있다. p-바디 영역(39)에서 도핑은 게이트 전하(Qg)를 상당히 감소하는 p-바디 영역(39)이 완전히 공핍되도록 추가로 조절될 수 있다.
도 3A,3B에 도시된 MOSFET(30)에서, RFP 전극(35)은 절연 레이어(48)에 의해 소스 접촉 레이어(46)으로부터 분리된다. 한편, MOSFET(60)에는, 도 5A 및 5B에 도시된 바와 같이, 절연층(48)이 없고, RFP 트렌치(64A,64B) 내의 RFP 전극(62)은 소스 접촉 레이어(46)에 전기적으로 접촉하도록 상향 확장한다. 도 5A는 도 4A내의 3A-3A 단면에 상응하는 단면에서 보여지는 도면이다. 도 5B는 도 4A내의 4B-4B 단면에 상응하는 단면에서 보여지는 도면이다.
도 3A의 MOSFET 제조 방법의 실시예가 도 6A-6H에 도시된다. 도 6A에 도시된 바와 같이, 출발 물질은, 예를 들어 인 또는 비소로 강하게 도핑된 n+기판(38)이다. n-타입 에피택셜 레이어(36)가 n+기판(38)의 상면 위에 성장된다. 얇은 산화물 레이어(72)가 n-타입 에피택셜 레이어(36) 위에 성장되고, 실리콘 질화물 레이어(74)가 산화물 레이어(72)의 상면 위에 피착된다. 예를 들어, 산화물 레이어(72)는 200~300Å 두께가 될 수 있고, 실리콘 질화물 레이어(74)는 1000Å 두께가 될 수 있다.
포토레지스트 마스크(미도시)가 도 6B에 도시된 바와 같이, 실리콘 질화물 레이어(74)와 산화물 레이어(72)를 개구(76)로 패터닝하는 데 사용된다.
에피택셜 레이어(36)는 도 6C에 도시된 바와 같이 RFP 트렌치(32A,32B) 및 게이트 트렌치(34)를 형성하도록 개구(76)를 통해 에칭된다. 트렌치(32A,32B,34)는 실시예일 뿐이고, 일반적으로 여러 트렌치가 형성될 수도 있다. 예를 들어 300Å의 얇은 열 산화물 레이어(미도시)가 트렌치(32A,32B,34)의 벽에 성장되고, 트렌치(32A,32B,34)는 그 다음 LTO 또는 TEOS 또는 HDP(high density plasma) 산화물과 같은 피착된 실리콘 이산화물의 레이어(78)로 충전된다. 결과 구조가 도 6C에 도시된다.
산화물 레이어(78)는 건식 플라즈마 에칭 또는 CMP(chemical- mechanical polishing) 기술을 이용하여 실리콘 질화물 레이어(74)의 상면 약간 아래 또는 같은 레벨로 백 에칭 된다. 포토레지스트 마스크 레이어(80)가 도 6D에 도시되는 바와 같이 RFP 트렌치(32A,32B) 위에 개구(82)를 형성하도록 피착 및 패터닝되고, 그 다음 RFP 트렌치(32A,32B) 내의 산화물 레이어(78)가 개구(82)를 통해 습식 또는 건식 플라즈마 에칭 또는 습식과 건식 에칭의 조합으로 도 6D에 도시된 구조를 산출하도록 완전하게 또는 부분적으로 에칭된다.
포토레지스트 마스크 레이어(80)가 제거되고 게이트 트렌치에 남은 산화물 레이어(78)의 부분이 습식 에칭으로 부분적으로 에칭된다. 실리콘 질화물 레이어(74)를 제거하는 에칭과 산화물 레이어(72)와 RFP 트렌치(32A,32B)의 벽 위에 남아있는 산화물을 제거하는 습식 산화물 에칭이 이루어진다. 결과 구조가 도 6E에 도시된다.
도 6F에 도시된 바와 같이, 열 공정이 RFP 트렌치(32A,32B)의 벽 상에 산화물 레이어(33)를 형성하고 산화물 레이어(78)(게이트 트렌치(34)의 바닥에 절연 레이어(40)를 형성함)의 남은 부분 위의 게이트 트렌치(34)의 벽 상에 게이트 유전체 레이어(44)를 형성하도록 그 다음에 수행된다. 이 프로세스는 또한 에피택셜 레이어(36)의 상면 위에 산화물 레이어(80)를 생성한다. 이 산화물 레이어의 두께는 범위가 예를 들어 200Å~1000Å이다. 폴리실리콘 레이어(82)가 그 다음에 피착되고 그 다음, 예를 들어 인과 같은 n-타입 도펀트로 임플란트되는 것에 의해 도핑되고 그 다음 플라즈마 건식 에칭 또는 CMP 기술로 산화물 레이어(80)의 표면 또는 아래 레벨로 백 에칭된다. 몇몇 마스킹과 임플란트 단계가 붕소와 같은 p-타입 도펀트를 사용하여 p-바디 영역(39)와 p+바디 접촉 영역(52)을 형성하고, 비소 또는 인 또는 그 화합물과 같은 n-타입 도펀트를 사용하여 n+ 소스 영역(37)을 형성하도록 수행된다. 깊은 p 레이어(미도시) 또한 이 단계 또는 프로세스의 이전 단계에서 임플란 트 된다.
폴리실리콘 레이어(82)가 백에칭 되고 산화물 레이어가 피착되고 후에 에칭되고, 남은 RFP 전극(35)와 게이트 전극(42)은 도 6G에 도시된 바와 같이 산화물 레이어(84)에 의해 커버된다.
소스 접촉 레이어(46)가 포토레지스트 마스크(미도시)에 의해 피착되고 한정된다. n+기판(38)의 백 사이드가 얇아지고 드레인 금속 레이어(31)가 피착되어 결과 MOSFET(30)가 도 3A,6H에 도시된다.
다른 방법에서, 도 6D에 도시된 단계 다음 RFP 트렌치(32A, 32B)와 게이트 트렌치(34) 안에 남은 산화물 레이어(78)의 부분이 에칭되고 도 7A,7B에 도시된 단계가 수행된다. 도 7A에 도시된 바와 같이, 산화물 레이어(72)와 질화물 레이어(74)와 함께 아직 남은 산화물 레이어(33,44)가 RFP와 게이트 트렌치(32A,32B,34)의 벽 상에 각각 열 성장된다. 폴리실리콘 레이어(85)는 폴리실리콘 레이어(85)의 표면이 질화물 레이어(74)의 표면 또는 표면 아래 레벨이 되도록 피착되고 에칭 또는 CMP에 의해 부분적으로 제거된다. 결과 구조가 도 7A에 도시된다.
폴리실리콘 레이어(85)가 에칭되고(예를 들어 약 0.1㎛로), 산화물 레이어(87)의 표면이 질화물 레이어(74)의 표면 또는 표면 아래의 레벨이 되도록 피착 및 백 에칭 된다. 질화물 레이어(74)가 에칭에 의해 제거되고 옵션으로 산화물 레이어(72)가 제거되고 희생 산화물 레이어(미도시)가 재 성장될 수 있다. P-바디 영역(39)과 n+ 소스 영역(37)이 임플란트 된다. 산화물 레이어(87)는 그 다음에 도 7B에 도시된 구조체를 남기도록 n+ 소스 영역(37) 위의 영역에서 제거된다. 소스 접촉 레이어(미도시)가 그 다음 산화물 레이어(87)와 n+ 소스 영역(37)의 상부 위에 피착된다.
전술된 MOSFET의 여러 변형은 본 발명의 범위 안에 있다. 도 8A에 도시된 MOSFET(70)에서, 게이트 전극(42) 위의 절연 레이어(92)가 에피택셜 레이어(36)의 표면(36A)위에 연장하고 n+ 소스 영역(37)을 부분적으로 커버하는 반면에, RFP 전극(35)은 표면(36A) 아래 함몰된 상태로 남는다. 소스 접촉 레이어(94)는 RFP 전극(35)이 소스 전위에서 바이어스되도록 RFP 전극(35)과 접촉한다. 도 8B는 도 4A에 도시된 4B-4B 단면과 유사한 단면에서 본, n+ 소스 영역이 p+ 바디 접촉 영역(52)으로 대체되는 경우의 MOSFET(70)의 다른 도면이다.
도 9에 도시된 MOSFET(80)는 p+바디 접촉 영역(96)이 소스 접촉 레이어(94)를 통해 소스-바디 쇼트를 제공하도록 에피택셜 레이어(36)의 표면(36A)에서 n+소스 영역(98)에 인접하여 형성되는 것을 제외하고 MOSFET(70)에 유사하다. MOSFET(80)에서는, 소스-바디 쇼트를 제공하도록 도 4A에 도시된 바와 같이 n+소스 영역을 p+ 바디 접촉 영역(52)으로 가로막을 필요가 없다. 도 10에 도시된 바와 같이, MOSFET(90)는 p+ 바디 접촉 영역(99)이 소스 접촉 레이어(94)와 접촉을 위해 RFP 트렌치(32A,32B)의 벽을 따라 더 큰 표면을 제공하도록 n+ 소스 영역의 바닥 아래 레벨로 연장하는 것을 제외하고 MOSFET(80)와 유사하다.
도 11에 도시된, MOSFET(100)에서, p+ 바디 접촉 영역(104)은 n+소스 영역(37) 아래 및 p-바디 영역(106)에 인접하여 형성된다. RFP 트렌치(102A,102B)에 서, RFP 전극(112)과 산화물 레이어(110)는 소스 접촉 레이어(108)가 p+바디 접촉 영역(104)과 접촉을 허용하도록 충분히 함몰되어, 소스-바디 쇼트를 제공한다. 게이트 트렌치(34)에서, 절연 레이어(92)는 에피택셜 레이어(36)의 표면(36A) 위로 연장하고 n+ 소스 영역(37)을 부분적으로 커버한다. MOSFET(100)는 셀 밀도가 더 높으므로 더 낮은 특정 온-저항을 허용한다. 도 12에 도시된 MOSFET(110)는 p+ 바디 접촉 영역(114)이 p-바디 영역(106)의 바닥 아래 레벨로 연장하는 것을 제외하고 MOSFET(100)과 유사하다. 도 13에 도시된 MOSFET(120)는 RFP 트렌치(118A,118B)가 예를 들어 텅스텐을 포함하는 금속 플러그(116)을 포함하는 것을 제외하고 MOSFET(110)과 유사하고, 금속 플러그(116)는 소스 영역(37)과 p+ 바디 접촉 영역(114) 사이에 매우 낮은 저항의 전도 경로를 제공하도록 소스 영역(37)과 p+ 바디 접촉 영역(114) 모두에 접촉한다.
도 14A-14H는 도 10에 도시된 MOSFET(90)의 제조 프로세스를 도시한다. 프로세스는 n+기판(38)의 상부 위에 n-타입 에피택셜 레이어(36)를 성장하는 것으로 시작한다. 도 14A에 도시된 바와 같이 산화물 레이어(120)(예를 들어 0.5㎛의 두께)와 포토레지스트 트렌치 마스크 레이어(122)가 에피택셜 레이어(36)의 상면 위에 피착된다. 마스크 레이어(122)는 개구를 형성하도록 패터닝되고 산화물 레이어(120)와 에피택셜 레이어(36)는 RFP 트렌치(32A,32B)와 게이트 트렌치(34)를 형성하도록 상기 개구를 통해 에칭된다. 마스크 레이어(122)와 산화물 레이어(120)가 제거되고, 희생 산화물 레이어와 패드 산화물 레이어(미도시)가 성장된다.
도 14B에 도시된 바와 같이, 산화물 레이어(124)가 트렌치(32A,32B,34) 안에 피착된다. 산화물 레이어(124)는 바람직하게 고-밀도 플라즈마 산화물과 같은 양질의 산화물이다. 활성 마스크(미도시)가 피착되고 다이의 활성 영역 위로 개구로 패터닝되고, 산화물 레이어(124)는 도 14C에 도시된 바와 같이 트렌치(32A,32B,34) 안으로 다운 에칭된다. 활성 마스크는 옵션 필드 말단 산화물(미도시) 또는 산화물 레이어가 다이의 종료 영역 안에서 에칭되는 것을 방지한다.
포토레지스트 바닥 산화물(BOX) 마스크 레이어(126)는 피착되고 RFP 트렌치(32A,32B) 위의 개구로 패터닝되고, 산화물 레이어(124)의 남은 부분이 RFP 트렌치(32A,32B)에서 제거되어 산화물 레이어(124)의 나머지(절연 레이어(40)가 됨)를 게이트 트렌치(34)의 바닥에 남긴다. 결과 구조가 도 14D에 도시된다.
BOX 마스크 레이어(126)가 제거되고, 도 14E에 도시된 바와 같이, 산화물 레이어(128)가 성장되어 RFP 트렌치(32A,32B)의 벽 위의 산화물 레이어(33)와 절연 레이어(40) 위의 게이트 트렌치(34)의 벽 위의 산화물 레이어(44)의 형성을 가져온다. 폴리실리콘 레이어(130)가 피착되고(예를 들어 7000Å 두께), 마스크 레이어(미도시)가 피착 및 패터닝되고, 폴리실리콘 레이어(130)가 CMP 및/또는 건식 에칭 프로세스를 사용하여 트렌치(32A,32B,34) 안으로 백 에칭되어 게이트 트렌치(34) 안의 게이트 전극(42)과 RFP 트렌치(32A,32B) 안의 RFP 전극(35)을 형성한다. p-타입 도펀트가 p-바디 영역(39)을 형성하도록 임플란트 된다(예를 들어 5x1012cm-2의 용량과 100keV의 에너지의 붕소). RTA(Rapid Thermal Anneal)프로세스가 예를 들어 1025℃의 온도에서 30초동안 수행되어 p-바디 영역(39)에 대하여 0.5㎛ 깊이의 접 합이 생성된다.
도 14F에 도시된 바와 같이, 포토레지스트 소스 마스크 레이어(132)가 개구를 형성하기 위해 피착 및 패터닝되고, n-타입 도펀트가 게이트 트렌치(34)에 인접하는 에피택셜 레이어(36)의 표면에 n+ 소스 영역(98)을 형성하도록 임플란트된다. 예를 들어, 비소는 n+ 소스 영역(98)에 대하여 0.2㎛ 깊이의 접합과 0.25~0.3㎛의 채널 길이(L)를 제공하도록 2x1015cm-2의 용량과 80keV의 에너지에서 임플란트된다.
도 14G에 도시된 바와 같이, 소스 마스크 레이어(132)가 제거되고, ILD(inter-level dielectric) 레이어(136)-예를 들어, LTO(low-temperature oxide) 및 BPSG(borophosphosilicate glass)가 예를 들어 0.5-1.5㎛ 두께로 피착 된다. ILD 레이어(136)는 그 다음 밀도가 높혀진다.
도 14H에 도시된 바와 같이, 접촉 마스크 레이어(미도시)가 피착되고 RFP 트렌치(32A,32B) 위의 개구로 패터닝되고, ILD 레이어(136)와 RFP 전극(35)의 부분이 접촉 마스크 레이어 내의 개구를 통해 건식 또는 습식 에칭된다. 리플로우 프로세스가 ILD 레이어(136) 상에 수행된다. p-타입 도펀트가 p+바디 접촉 영역(99)을 형성하도록 임플란트된다. 예를 들어, 붕소가 p+바디 접촉 영역(99)에 대하여 0.4㎛ 깊이의 접합을 생성하도록 1x1015cm-2~1x1015cm-2의 용량과 20-60keV의 에너지에서 임플란트된다. 소스 접촉 레이어(94)가 그 다음에 MOSFET(90)를 생성하도록 RFP 전극(35)과 접촉하여 피착된다. 선택적으로, 텅스텐 플러그가 소스 접촉 레이어(94)가 피착되기 전에 RFP 전극(35)과 접촉하도록 RFP 트렌치(32A,32B)의 상부에 형성 된다.
프로세스의 변형에서, 도 15A에 도시된 바와 같이, 폴리실리콘 레이어(130)는 RFP 전극(112)를 형성하도록 접촉 마스크 레이어 안의 개구를 통해 RFP 트렌치(32A,32B) 안으로 더 아래로 에칭된다. 붕소와 같은 p-타입 도펀트가 그 다음에 n+ 소스 영역(37) 아래에 위치하고 p-바디 영역(106)의 바닥보다 에피택셜 레이어의 더 안으로 연장하는 p+바디 접촉 영역(114)을 형성하는 각도에서 임플란트된다. 도 15B에 도시된 바와 같이, 예를 들어 텅스텐을 포함하는 금속 플러그(116)가 소스 접촉 레이어(94)가 피착되기 전에 RFP 트렌치(32A,32B)의 상부에 형성된다. 금속 플러그(116)가 있는 것을 제외하고, MOSFET(130)는 도 12에 도시된 MOSFET(1101)와 유사하다.
여러 다른 실시예가 본 발명의 넓은 범위 안에서 가능하다. 일부 실시예에서, 더 깊은 p 영역이 RFFP 트렌치 또는 장치의 다른 포인트의 브레이크 다운 전압보다 더 낮은 기설정된 값으로 그 브레이크 다운 전압을 고정하도록 MOSFET의 선택된 영역 안에서 형성된다. 도 16A에 도시된 MOSFET(150)에서, 깊은 p+ 영역(152)이 RFP 트렌치(32A,32B)와 게이트 트렌치(34) 사이의 영역 바깥에 위치된다. 도 16B에 도시된 MOSFET(160)에서, 깊은 p+ 영역(162)은 RFP 트렌치(32A,32B) 각각의 양 사이드에 위치한다. P+영역(152,162)은 p-바디 영역(39)보다 에피택셜 레이어(36) 안으로 더 깊이 연장하고 RFP 트렌치(32A,32B)와 게이트 트렌치(34) 만큼 깊다. 도 16A,16B는 n+소스 영역이 없는 단면에서 본 도면이다.
다른 실시예에서, RFP 트렌치를 라이닝하는 절연 레이어는 트렌치의 사이드 에서 보다 트렌치의 바닥에서 더 두껍다. 도 17에 도시된 MOSFET(170)에서, RFP 트렌치(32A,32B)의 벽을 라이닝하는 절연 레이어(172)는 트렌치의 측벽을 지나는 섹션(172A) 보다 더 두꺼운 트렌치의 바닥에서의 섹션(172B)를 포함한다.
다른 실시예에서, 에피택셜 레이어(36)의 N-에피택셜 드레인-드리프트 영역(41)의 도핑은 부정형이다(도 3A 참조). 예를 들어, 드레인-드리프트 영역(41)의 도핑은, 드레인-드리프트 영역(41)의 구역(41A)에서의 도핑 농도가 구역(41A) 아래의 드레인-드리프트 영역(41) 부분에서의 도핑 농도보다 작도록 에피택셜 레이어(36) 내의 깊이의 증가에 따라 증가하는 도핑 농도를 가지는 부정형이다.
새로운 구조체의 다른 변형은 게이트 트렌치 및/또는 RFP 트렌치를 라이닝하는 층진 산화물을 포함한다. 도 18A에 도시된 MOSFET(180)에서, 게이트 트렌치(34) 내의 게이트 산화물 레이어(182)는 p-바디 영역(39)에 인접하는 트렌치(34)의 측벽 상에 두께 d1을 가지는 더 얇은 섹션(182B)과 트렌치(34)의 더 낮은 측벽과 바닥을 따라 두께 d2를 가지는 더 두꺼운 섹션(182A)을 포함한다. 두께 d2가 트렌치(34)의 폭W의 1/2보다 작아서, 게이트 산화물 레이어(182)는 “키홀” 형상을 형성한다. MOSFET(180)에서, 더 얇은 섹션(182B)과 더 두꺼운 섹션(182A)은 p-바디 영역(39)과 드레인-드리프트 영역(41) 사이의 접합에 인접한 위치에서 만난다.
마찬가지로, 도 18B에 도시된 MOSFET(190)에서, RFP 트렌치(32A,32B) 각각의 산화물 레이어(192)는 트렌치(32A,32B)의 상부 측벽 위에 두께 d3를 가지는 더 얇은 섹션(192B)과, 트렌치(32A,32B)의 더 낮은 측벽과 바닥을 따라 두께 d4를 가지는 더 두꺼운 섹션(192A)을 포함한다. 두께 d4가 트렌치(32A,32B)의 폭W의 1/2보다 작아서, 산화물 레이어(192)는 “키홀” 형상을 형성한다.
도 18C에 도시된 MOSFET(200)에서, 게이트 트렌치(34)는 게이트 산화물 레이어(182)를 포함하고(전술된 바와 같이), RFP 트렌치(32A,32B)는 산화물 레이어(192)를 포함한다(전술된 바와 같이).
도 19에 도시된 MOSFET(210)에서, 게이트 트렌치(214)는 RFP 트렌치(212A,212B)에서 전기장을 감소시키도록 RFP 트렌치(212A,212B)보다 깊지만, 게이트 전극(216)은 RFP 전극(215)보다 더 얕다. 예를 들어, 게이트 트렌치(214)는 RFP 트렌치(212A,212B)의 바닥보다 에피택셜 레이어(36) 안에 더 깊은 레벨로 연장하지만, 게이트 트렌치(216)의 바닥에서 절연 레이어(40)의 두께 때문에, RFP 전극(215)이 게이트 전극(216)보다 더 깊은 레벨로 연장한다.
본 발명의 원리는 수직 MOSFET와 함께 준-수직에도 적용할 수 있다. 도 20 은 준-수직 MOSFET(220)의 단면도이다. MOSFET(220)는 게이트 트렌치(224), RFP 트렌치(222A,222B), n+소스 영역(226), 및 p-바디 영역(228)을 포함한다. n-매장 레이어(230)는 p-타입 기판(236)과 n-에피택셜 레이어(234) 사이의 인터페이스에 형성된다. N-매장 레이어(230)는 n+ 싱커 영역을 통해 n-에피택셜 레이어(234)의 상면으로부터 첩촉된다. RFP 트렌치(222A,222B) 내의 RFP 전극(235)은 소스 접촉 레이어(238)에 의해 접촉된다. MOSFET(220)가 턴온되면, 전류 흐름이 n+ 소스 영역(226)으로부터, p-바디 영역(228)을 통해 n-매장 레이어(230)로 흐르고 n+ 싱커 영역(232)을 경유하여 n-에피택셜 레이어(234)의 표면으로 돌아온다.
전술된 실시예는 예일 뿐이고 제한하는 것은 아니다. 본 발명의 광범위한 원칙에 따르는 많은 추가 및 대체 실시예가 당업자에게 명백할 것이다. 예를 들어, 본 발명에 따르는 장치는 “스트립” 및 “셀룰러” 레이아웃을 포함하여 여러 레이아웃에서 제작될 수 있다. 전술된 실시예는 보통 n-채널이었지만 본 발명의 주제인 MOSFET는 p-채널 MOSFET에 동일하게 적용할 수 있다. 전술된 실시예가 기판 상에 정상된 에피낵셜 레이어를 포함하고 있지만, 일부 실시예에서 에피택셜 레이어는 생략될 수 있다. 전술된 실시예의 여러 조합이 실현 될 수 있고 본 개시의 범위 안에 포함된다는 것 또한 주의해야 한다.

Claims (25)

  1. 반도체 다이에 형성되는 MOSFET에 있어서,
    상기 다이의 표면으로부터 연장하는 게이트 트렌치;
    상기 다이의 상기 표면으로부터 연장하는 제 1 RFP(recessed field plate) 트렌치;
    상기 다이의 상기 표면으로부터 연장하는 제 2 RFP 트렌치;
    상기 게이트 트렌치와 상기 제 1 RFP 트렌치 사이의 상기 다이의 메사;
    상기 게이트 트렌치의 측벽과 상기 다이의 상기 표면에 인접하는 상기 메사 내의 제 1 전도성 타입의 소스 영역;
    상기 소스 영역과 상기 게이트 트렌치의 상기 측벽에 인접하는 상기 제 1 전도성 타입에 반대되는 제 2 전도성 타입의 바디 영역; 및
    상기 바디 영역에 인접하는 상기 제 1 전도성 타입의 드레인-드리프트 영역;을 포함하고,
    상기 게이트 트렌치는 게이트 전극을 포함하고, 상기 게이트 전극은 제 1 유전체 레이어에 의해 상기 다이로부터 분리되고, 상기 제 1 유전체 레이어는 상기 게이트 트렌치 바닥에 제 1 섹션, 및 상기 게이트 트렌치의 측벽에 제 2 섹션을 포함하고, 상기 제 1 섹션은 상기 제 2 섹션보다 더 두꺼우며,
    상기 제 1 RFP 트렌치는 제 1 RFP 전극을 포함하고, 상기 제 1 RFP 전극은 상기 제 2 유전체 레이어에 의해 상기 다이로부터 분리되고,
    상기 제 2 RFP 트렌치는 제 2 RFP 전극을 포함하고, 상기 제 2 RFP 전극은 제 3 유전체 레이어에 의해 상기 다이로부터 분리되고, 상기 게이트 트렌치가 상기 제 1 REF 트렌치와 제 2 RFP 트렌치의 사이에 위치하며,
    상기 제 1 및 제 2 RFP 전극 각각의 바닥은 상기 게이트 전극의 바닥보다 상기 다이의 상기 표면 아래 더 깊은 레벨에 위치하고, 상기 제 1 및 제 2 RFP 트렌치 각각의 깊이는 상기 게이트 트렌치의 깊이와 실질적으로 동일한 것을 특징으로 하는 MOSFET.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 RFP 트렌치 각각의 상기 깊이는 상기 게이트 트렌치의 깊이의 ±10% 이내인 것을 특징으로 하는 MOSFET.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 RFP 트렌치 각각의 상기 깊이는 상기 게이트 트렌치의 깊이의 ±5% 이내인 것을 특징으로 하는 MOSFET.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 RFP 전극은 상기 소스 영역에 전기적으로 연결되는 것을 특징으로 하는 MOSFET.
  5. 제 4 항에 있어서,
    상기 다이의 표면을 덮는 소스 접촉 레이어를 포함하고, 상기 소스 접촉 레이어는 전도성 물질을 포함하며 상기 제 1 및 제 2 RFP 전극 및 상기 소스 영역과 접촉하는 것을 특징으로 하는 MOSFET.
  6. 제 1 항에 있어서,
    상기 게이트 트렌치는 상기 제 1 및 제 2 RFP 트렌치로부터 등거리인 것을 특징으로 하는 MOSFET.
  7. 제 1 항에 있어서,
    상기 제 1 RFP 트렌치와 상기 게이트 트렌치 사이 구역 내의 상기 드레인-드리프트 영역의 도핑 농도는 상기 게이트 트렌치 아래 구역 내의 상기 드레인-드리프트 영역의 도핑 농도보다 작은 것을 특징으로 하는 MOSFET.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 RFP 전극은 상기 제 1 전도성 타입의 도펀트로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 MOSFET.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 RFP 전극은 상기 제 2 전도성 타입의 도펀트로 도핑된 폴 리실리콘을 포함하는 것을 특징으로 하는 MOSFET.
  10. 제 1 항에 있어서,
    상기 소스 접촉 레이어는 텅스텐 플러그를 포함하고, 상기 텅스텐 플러그는 상기 RFP 전극과 접촉하는 것을 특징으로 하는 MOSFET.
  11. 제 1 항에 있어서,
    상기 다이의 상기 표면으로부터 연장하는 제 2 전도성 타입의 전압-고정(voltage-clamping) 영역을 추가로 포함하고, 상기 전압-고정 영역의 깊이는 상기 RFP 트렌치의 바닥과 상기 바디 영역의 바닥 사이의 레벨인 것을 특징으로 하는 MOSFET.
  12. 반도체 다이에 형성되는 MOSFET에 있어서,
    상기 다이의 표면으로부터 연장하는 게이트 트렌치;
    상기 다이의 상기 표면으로부터 연장하는 RFP 트렌치;
    상기 게이트 트렌치와 상기 RFP 트렌치 사이의 상기 다이의 메사;
    상기 다이의 상기 표면에 인접하는 상기 메사 내의 제 1 전도성 타입의 소스 영역;
    상기 메사 내의 상기 제 1 전도성 타입에 반대되는 제 2 전도성 타입의 바디 영역; 및
    상기 바디 영역에 인접하는 상기 제 1 전도성 타입의 드레인 드리프트 영역;을 포함하고,
    상기 게이트 트렌치는 게이트 전극을 포함하고, 상기 게이트 전극은 제 1 유전체 레이어에 의해 상기 다이로부터 분리되고, 상기 제 1 유전체 레이어는 상기 게이트 트렌치 바닥에서의 제 1 섹션과 상기 게이트 트렌치의 측벽에서의 제 2 섹션을 포함하고, 상기 제 1 섹션은 상기 제 2 섹션보다 두꺼우며,
    상기 RFP 트렌치는 RFP 전극을 포함하고, 상기 RFP 전극은 제 2 유전체 레이어에 의해 상기 다이로부터 분리되고, 상기 RFP 전극의 바닥은 상기 게이트 전극의 바닥보다 상기 다이의 상기 표면 아래 더 깊은 레벨에 위치하고, 상기 RFP 전극은 상기 게이트 전극으로부터 전기적으로 절연되고,
    상기 소스 영역은 상기 RFP 트렌치의 측벽과 상기 게이트 트렌치의 측벽 사이의 상기 메사를 가로질러 연장하며,
    상기 바디 영역은 상기 소스 영역에 인접하고 상기 RFP 트렌치의 상기 측벽과 상기 게이트 트렌치의 상기 측벽 사이의 메사를 가로질러 연장하는 것을 특징으로 하는 MOSFET.
  13. 제 12 항에 있어서,
    상기 바디 영역은 상기 RFP 트렌치의 상기 측벽에 인접하는 바디 접촉 영역을 포함하고, 상기 바디 접촉 영역은 상기 제 2 전도성 타입의 도펀트로 도핑되고 상기 바디 영역의 남은 부분의 도핑 농도보다 큰 도핑 농도를 가지며,
    상기 MOSFET는, 전도성 물질을 포함하는 소스 접촉 레이어를 추가로 포함하고,
    상기 소스 접촉 레이어가 상기 소스 영역 및 상기 바디 접촉 영역과 접촉하도록 상기 RFP 전극의 상면이 상기 다이의 표면 아래의 레벨로 함몰되는 것을 특징으로 하는 MOSFET.
  14. 제 13 항에 있어서,
    상기 소스 접촉 레이어는 텅스텐 플러그를 포함하고, 상기 텅스텐 플러그는 상기 바디 접촉 영역과 접촉하는 것을 특징으로 하는 MOSFET.
  15. 제 13 항에 있어서,
    상기 바디 접촉 영역은 상기 바디 영역의 상기 남은 부분의 바닥보다 상기 다이의 상기 표면 아래 더 깊은 레벨로 연장하는 것을 특징으로 하는 MOSFET.
  16. 제 12 항에 있어서,
    상기 RFP 트렌치의 깊이는 상기 게이트 트렌치의 깊이와 실질적으로 동일한 것을 특징으로 하는 MOSFET.
  17. 제 12 항에 있어서,
    상기 MOSFET는,
    상기 다이의 상기 표면으로부터 연장하는 제 2 RFP 트렌치;
    상기 게이트 트렌치와 상기 제 2 RFP 트렌치 사이의 상기 다이의 제 2 메사;
    상기 다이의 상기 표면에 인접하는 상기 제 2 메사 내의 상기 제 1 전도성 타입의 제 2 소스 영역; 및
    상기 메사 내에 상기 제 2 전도성 타입의 제 2 바디 영역;을 추가로 포함하고,
    상기 제 2 RFP 트렌치는 제 2 RFP 전극을 포함하고, 상기 제 2 RFP 전극은 제 3 유전체 레이어에 의해 상기 다이로부터 분리되고, 상기 제 2 RFP 전극의 바닥은 상기 게이트 전극의 바닥보다 상기 다이의 상기 표면 아래 더 깊은 레벨에 위치하고,
    상기 제 2 소스 영역은 상기 제 2 RFP 트렌치의 측벽과 상기 게이트의 제 2 측벽 사이의 상기 제 2 메사를 가로질러 연장하고,
    상기 제 2 바디 영역은 상기 제 2 소스 영역에 인접하고 상기 RFP 트렌치의 측벽과 상기 게이트 트렌치의 상기 제 2 측벽 사이의 상기 제 2 메사를 가로질러 연장하는 것을 특징으로 하는 MOSFET.
  18. 제 17 항에 있어서,
    상기 RFP 트렌치와 상기 제 2 RFP 트렌치 각각의 깊이는 상기 게이트 트렌치의 깊이와 실질적으로 동일한 것을 특징으로 하는 MOSFET.
  19. 반도체 다이에 형성되는 MOSFET에 있어서,
    상기 다이의 표면으로부터 연장하는 게이트 트렌치;
    상기 다이의 상기 표면으로부터 연장하는 제 1 RFP(Recessed Field Plate) 트렌치;
    상기 다이의 상기 표면으로부터 연장하는 제 2 RFP 트렌치;
    상기 게이트 트렌치와 상기 제 1 RFP 트렌치 사이의 상기 다이의 메사;
    상기 게이트 트렌치의 측벽과 상기 다이의 상기 표면에 인접하는 상기 메사 내의 제 1 전도성 타입의 소스 영역;
    상기 소스 영역과 상기 게이트 트렌치의 상기 측벽에 인접하며 상기 제 1 전도성 타입에 반대되는 제 2 전도성 타입의 바디 영역; 및
    상기 바디 영역에 인접하는 상기 제 1 전도성 타입의 드레인 드리프트 영역;을 포함하고,
    상기 게이트 트렌치는 게이트 전극을 포함하고, 상기 게이트 전극은 제 1 유전체 레이어에 의해 상기 다이로부터 분리되고, 상기 제 1 유전체 레이어는 상기 게이트 트렌치 바닥에서의 제 1 섹션과 상기 게이트 트렌치의 측벽에서의 제 2 섹션을 포함하고, 상기 제 1 섹션은 상기 제 2 섹션보다 더 두꺼우며,
    상기 제 1 RFP 트렌치는 제 1 RFP 전극을 포함하고, 상기 제 1 RFP 전극은 상기 제 2 유전체 레이어에 의해 상기 다이로부터 분리되고,
    상기 제 2 RFP 트렌치는 제 2 RFP 전극을 포함하고, 상기 제 2 RFP 전극은 제 3 유전체 레이어에 의해 상기 다이로부터 분리되고, 상기 게이트 트렌치가 상기 제 1 및 제 2 RFP 트렌치 사이에 위치하며,
    상기 제 1 및 제 2 RFP 전극의 상기 각각의 바닥은 상기 게이트 전극의 바닥보다 상기 다이의 상기 표면 아래 더 깊은 레벨에 위치하고, 상기 제 1 및 제 2 RFP 트렌치 각각의 깊이는 상기 게이트 트렌치 깊이의 50% 이상 80% 이하인 것을 특징으로 하는 MOSFET.
  20. MOSFET 제조 방법에 있어서,
    반도체 다이를 제공하는 단계;
    상기 다이의 표면으로부터 연장하고 실질적으로 깊이가 동일한 RFP(Recessed Field Plate) 트렌치와 게이트 트렌치를 형성하도록 상기 다이를 에칭하는 단계;
    상기 게이트 트렌치의 바닥에 절연 레이어를 형성하는 단계;
    상기 절연 레이어 위의 상기 게이트 트렌치의 측벽 상에 게이트 유전체 레이어를 형성하는 단계;
    상기 RFP 트렌치의 벽을 따라 제 2 유전체 레이어를 형성하는 단계;
    게이트 전극을 형성하도록 상기 게이트 트렌치 안으로 전도성 물질을 주입하는 단계;
    RFP 전극을 형성하도록 상기 RFP 트렌치 안으로 전도성 물질을 주입하는 단계;
    상기 게이트 트렌치의 상기 측벽에 인접하는 메사 내에 바디 영역을 형성하도록 제 1 전도성 타입의 도펀트를 임플란트하는 단계;
    상기 다이의 상기 표면에 인접하는 상기 메사 내에 소스 영역을 형성하도록 상기 제 1 전도성 타입에 반대되는 제 2 전도성 타입의 도펀트를 임플란트하는 단계; 및
    상기 소스 영역과 접촉하는 상기 다이의 상기 표면 위에 전도성 물질을 포함하는 소스 접촉 레이어를 피착하는 단계;를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
  21. 제 20 항에 있어서,
    상기 소스 접촉 레이어가 상기 게이트 전극에 접촉하지 않도록 상기 게이트 전극 위에 제 3 유전체 레이어를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
  22. 제 21 항에 있어서,
    소스 접촉 레이어를 피착시킴으로써 상기 소스 접촉 레이어가 상기 RFP 전극과 접촉되도록 하는 것을 특징으로 MOSFET 제조 방법.
  23. 제 22 항에 있어서,
    상기 RFP 트렌치의 측벽과 상기 바디 영역에 인접하는 바디 접촉 영역을 형성하도록 제 1 전도성 타입의 도펀트를 임플란트하는 단계를 포함하고,
    상기 MOSFET 제조 방법은,
    상기 소스 접촉 레이어를 피착시킴으로써 상기 소스 접촉 레이어가 상기 바디 접촉 영역과 접촉하도록 상기 RFP 트렌치 안으로 상기 RFP 전극을 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
  24. 제 20 항에 있어서,
    상기 다이의 상기 표면 위에 마스크 레이어를 형성하는 단계; 및
    상기 RFP 트렌치가 형성되는 위치에 배치되는 제 1 개구, 상기 게이트 트렌치 위치에 배치되는 제 2 개구, 및 상기 제 2 RFP 트렌치 위치에 배치되는 제 3 개구를 형성하되, 상기 제 2 개구가 상기 제 1 개구와 상기 제 3 개구 사이에 등거리로 배치되도록 상기 마스크 레이어를 패터닝하는 단계;를 추가로 포함하고,
    상기 다이 에칭 단계는 상기 제 1, 제 2 및 제 3 개구를 통해 각각 상기 RFP 트렌치, 상기 게이트 트렌치, 및 상기 제 2 RFP 트렌치를 형성하도록 상기 다이를 에칭하고, 상기 게이트 트렌치는 상기 RFP와 제 2 RFP 트렌치 사이에 등거리로 배치하는 것을 특징으로 하는 MOSFET 제조 방법.
  25. 제 24 항에 있어서,
    상기 다이를 에칭하는 단계는 상기 게이트 트렌치와 상기 RFP 트렌치가 각각 허용오차 ±10% 이내의 깊이를 가지도록하는 것을 특징으로 하는 방법.
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