KR20080077566A - 반도체 장치와 그것을 이용한 반도체 모듈 - Google Patents

반도체 장치와 그것을 이용한 반도체 모듈 Download PDF

Info

Publication number
KR20080077566A
KR20080077566A KR1020080014692A KR20080014692A KR20080077566A KR 20080077566 A KR20080077566 A KR 20080077566A KR 1020080014692 A KR1020080014692 A KR 1020080014692A KR 20080014692 A KR20080014692 A KR 20080014692A KR 20080077566 A KR20080077566 A KR 20080077566A
Authority
KR
South Korea
Prior art keywords
semiconductor
circuit board
pad
connection
main surface
Prior art date
Application number
KR1020080014692A
Other languages
English (en)
Other versions
KR100966684B1 (ko
Inventor
료지 마쯔시마
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20080077566A publication Critical patent/KR20080077566A/ko
Application granted granted Critical
Publication of KR100966684B1 publication Critical patent/KR100966684B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명의 반도체 장치는, 제1 접속 패드를 갖는 제1 주면과, 제2 접속 패드를 갖는 제2 주면과, 제1 접속 패드의 근방을 관통하는 제1 개구부와, 제2 접속 패드의 근방을 관통하는 제2 개구부를 구비하는 회로 기판을 구비한다. 회로 기판의 제1 주면에는 제1 반도체 소자가 페이스 다운 상태로 탑재되어 있다. 제1 전극 패드는 제2 개구부 내에 노출되고, 제2 개구부를 통해 제2 접속 패드와 접속된다. 회로 기판의 제2 주면에는 제2 반도체 소자가 페이스 업 상태로 탑재되어 있다. 제2 전극 패드는 제1 개구부 내에 노출되고, 제1 개구부를 통해 제1 접속 패드와 접속된다.
반도체, 패드, 개구부, 페이스 다운, 와이어, 밀봉, 모듈, 랜드

Description

반도체 장치와 그것을 이용한 반도체 모듈{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MODULE USING THE SAME}
<관련 출원>
본 출원은 2007년 2월 20일에 출원된 일본 출원, 특허 출원 2007-038862호에 의한 우선권의 이익을 기초한다. 따라서, 그에 의한 우선권의 이익을 주장한다. 상기 일본 출원의 전체 내용은 여기에 참조 문헌으로서 인용된다.
본 발명은 반도체 장치와 그것을 이용한 반도체 모듈에 관한 것이다.
반도체 장치의 소형화나 고밀도 실장화를 실현하기 위해, 1개의 패키지 내에 복수의 반도체 소자를 적층해서 밀봉한 스택형 멀티칩 패키지가 실용화되어 있다. 스택형 멀티칩 패키지에 있어서, 복수의 반도체 소자는 외부 접속 단자를 갖는 회로 기판이나 리드 프레임 등의 회로 기재 위에 순서대로 적층된다. 복수의 반도체 소자와 회로 기재의 접속에 와이어 본딩을 적용하는 경우, 반도체 소자는 금속 와이어와의 접속을 가능하게 하기 위해 페이스 업 상태로 적층된다.
종래의 스택형 멀티칩 패키지에 있어서, 최상부의 반도체 소자에 접속되는 금속 와이어는, 필연적으로 복수의 반도체 소자의 적층 두께를 초과한 부분을 통과 하도록 형성된다. 이러한 적층 구조와 와이어 배선 형상을 갖는 복수의 반도체 소자를 수지로 밀봉하는 경우, 밀봉 수지의 두께는 최상부의 반도체 소자에의 와이어 배선의 형상분만큼 두껍게 할 필요가 있다. 이와 같이 종래의 스택형 멀티칩 패키지에서는 최상부의 반도체 소자에 대한 와이어 배선의 형상이 패키지 두께를 두껍게 하는 요인으로 되고 있다.
일본 특허 공개 제2001-036000호 공보에는, 2개의 반도체 소자를 각각의 패드 형성면끼리 대향시켜 배치한 반도체 패키지가 기재되어 있다. 그러나, 여기에서는 반도체 소자의 본딩 패드 형성면에 절연층을 형성하고, 또한 절연층의 표면에 금속 배선을 형성하여, 이들 금속 배선 사이를 땜납 볼로 접속하고 있다. 따라서, 반도체 패키지 자체의 두께를 충분히 얇게 하는 것은 불가능하다. 또한, 실장 보드와 반도체 패키지의 접속은, 2개의 반도체 소자 사이의 간극에 본딩 와이어를 배치하여 실시하고 있다. 이러한 점으로부터도 반도체 패키지의 두께가 두꺼워지는 경향이 있다.
본 발명은 반도체 장치와 그것을 이용한 반도체 모듈을 제공하는 것이다.
본 발명의 양태에 따른 반도체 장치는, 제1 접속 패드를 갖는 제1 주면과, 제2 접속 패드를 갖고, 상기 제1 주면과는 반대측의 제2 주면과, 상기 제1 접속 패드의 근방을 관통하도록 형성된 제1 개구부와, 상기 제2 접속 패드의 근방을 관통하도록 형성된 제2 개구부를 구비하는 회로 기판과, 상기 회로 기판의 상기 제1 주면에 탑재되고, 상기 제2 개구부 내에 노출된 제1 전극 패드를 갖는 제1 반도체 소자와, 상기 회로 기판의 상기 제2 주면에 탑재되고, 상기 제1 개구부 내에 노출된 제2 전극 패드를 갖는 제2 반도체 소자와, 상기 제1 접속 패드와 상기 제2 전극 패드를 전기적으로 접속하도록, 상기 제1 개구부를 통해 배치된 제1 접속 부재와, 상기 제2 접속 패드와 상기 제1 전극 패드를 전기적으로 접속하도록, 상기 제2 개구부를 통해 배치된 제2 접속 부재와, 상기 제1 및 제2 반도체 소자를 상기 제1 및 제2 접속 부재와 상기 회로 기판의 일부와 함께 밀봉하는 밀봉부를 구비한다.
본 발명의 다른 양태에 따른 반도체 장치는, 제1 접속 패드를 갖는 제1 주면과, 제2 접속 패드를 갖고, 상기 제1 주면과는 반대측의 제2 주면과, 상기 제1 접속 패드의 근방을 관통하도록 형성된 제1 개구부와, 상기 제2 접속 패드의 근방을 관통하도록 형성된 제2 개구부를 구비하는 회로 기판과, 전극 패드를 갖는 복수의 반도체 소자를 구비하고, 상기 복수의 반도체 소자는 상기 전극 패드가 상기 제2 개구부 내에 노출되도록, 상기 회로 기판의 상기 제1 주면 위에 계단 형상으로 적층되어 있는 제1 소자군과, 전극 패드를 갖는 복수의 반도체 소자를 구비하고, 상기 복수의 반도체 소자는 상기 전극 패드가 상기 제1 개구부 내에 노출되도록, 상기 회로 기판의 상기 제2 주면 위에 계단 형상으로 적층되어 있는 제2 소자군과, 상기 제1 접속 패드와 상기 제2 소자군을 구성하는 상기 복수의 반도체 소자의 상기 전극 패드를 전기적으로 접속하도록, 상기 제1 개구부를 통해 배치된 제1 접속 부재와, 상기 제2 접속 패드와 상기 제1 소자군을 구성하는 상기 복수의 반도체 소자의 상기 전극 패드를 전기적으로 접속하도록, 상기 제2 개구부를 통해 배치된 제2 접속 부재와, 상기 제1 및 제2 소자군을 상기 제1 및 제2 접속 부재와 상기 회로 기판의 일부와 함께 밀봉하는 밀봉부를 구비한다.
본 발명의 양태에 따른 반도체 모듈은, 본 발명의 양태에 따른 반도체 장치를 복수개 구비하고, 상기 복수의 반도체 장치는 적층되어 있다.
이하, 본 발명을 실시하기 위한 형태에 대하여 도면을 참조하여 설명한다. 도 1, 도 2 및 도 3은 본 발명의 실시 형태에 따른 반도체 장치의 구성을 나타내는 도면이며, 도 1은 그 단면도, 도 2는 그 평면도, 도 3은 그 이면도이다. 이들 도면에 나타낸 반도체 장치(1)는, 양면 실장이 가능한 회로 기판(2)을 구비하고 있다. 회로 기판(2)은, 예를 들면 수지 기판, 세라믹스 기판, 글래스 기판 등의 절연 기판이나 반도체 기판의 내부나 표면에 배선망(도시하지 않음)을 형성한 것이다. 회로 기판(2)의 대표예로서는 글래스-에폭시 수지나 BT 수지(비스말레이미드 트리아진 수지)를 사용한 프린트 배선 기판을 들 수 있다.
회로 기판(2)은, 제1 소자 탑재면으로 되는 제1 주면(A면)(2a)과, 제1 주면(2a)과는 반대측의 제2 소자 탑재면으로 되는 제2 주면(B면)(2b)을 구비하고 있다. 제1 주면(2a)은 중앙부 부근이 소자 탑재 영역으로 되어 있다. 마찬가지로 제2 주면(2b)은 중앙부 부근이 소자 탑재 영역으로 되어 있다. 이와 같이, 회로 기판(2)은 표리 양면에 반도체 소자를 탑재하는 것이 가능하도록 되어 있고, 반도체 소자의 양면 실장에 대응한 배선망을 갖고 있다.
또한, 회로 기판(2)의 제1 및 제2 주면(2a, 2b)에는, 각각 외부 접속용 랜드(3, 4)가 형성되어 있다. 이들 랜드(3, 4)는 후술하는 밀봉부에 의한 밀봉 영역을 제외한 외측 영역에 형성되어 있고, 각각 회로 기판(2)의 대향하는 두변(외형변)을 따라 배열되어 있다. 제2 주면(2b)측의 랜드(4) 상에는, 땜납 범프 등의 외부 접속 단자(5)가 형성되어 있다. 또한, 반도체 장치(1)를 다단으로 적층하여 모듈화하지 않은 경우에는, 제1 주면(2a)측의 랜드(3)는 반드시 필요한 것이 아니다.
회로 기판(2)의 제1 주면(2a)에는, 랜드(3, 4)와 적어도 일부가 배선망을 통해 전기적으로 접속된 제1 접속 패드(6)가 형성되어 있다. 제1 접속 패드(6)는, 제1 주면(2a)의 소자 탑재 영역과 회로 기판(2)의 대향하는 2개의 외형변 중의 한쪽 변(제1 외형변) 사이에 형성되어 있다. 제1 접속 패드(6)는 회로 기판(2)의 제1 외형변과 평행해지도록 거의 직선 형상으로 배열되어 있다. 제1 접속 패드(6)는 후술하는 바와 같이, 제2 반도체 소자 등에 대한 와이어 본딩시에 접속부로서 기능하는 것이다.
회로 기판(2)의 제2 주면(2b)에는, 랜드(3, 4)와 적어도 일부가 배선망을 통해 전기적으로 접속된 제2 접속 패드(7)가 형성되어 있다. 제2 접속 패드(7)는, 제2 주면(2b)의 소자 탑재 영역과 회로 기판(2)의 대향하는 2개의 외형변 중 다른쪽 변(제2 외형변) 사이에 형성되어 있다. 제2 접속 패드(7)는 회로 기판(2)의 제2 외형변과 평행해지도록 거의 직선 형상으로 배열되어 있다. 제2 접속 패드(7)는 후술하는 바와 같이, 제1 반도체 소자 등에 대한 와이어 본딩시에 접속부로서 기능하는 것이다.
회로 기판(2)은, 제1 접속 패드(6)의 근방을 관통하는 제1 개구부(8)와, 제2 접속 패드(7)의 근방을 관통하는 제2 개구부(9)를 갖는다. 제1 개구부(8)는 회로 기판(2)의 제1 외형변과 제1 접속 패드(6)의 형성 영역 사이에 형성되어 있고, 제1 접속 패드(6)의 배열 방향에 따른 장척의 형상을 갖고 있다. 제2 개구부(9)는 회로 기판(2)의 제2 외형변과 제2 접속 패드(7)의 형성 영역 사이에 형성되어 있고, 제2 접속 패드(7)의 배열 방향을 따른 장척 형상을 갖고 있다. 이들 개구부(8, 9)는 후술하는 바와 같이, 회로 기판(2)과 반도체 소자를 전기적으로 접속하는 접속 부재의 형성 영역으로 되는 것이다.
회로 기판(2)의 제1 주면(2a)에는, 제1 반도체 소자(10)가 제1 접착재층(11)을 개재하여 접착되어 있다. 제1 반도체 소자(10)는 트랜지스터를 포함하는 집적 회로의 형성면과 동일면에 배치된 제1 전극 패드(12)를 갖고 있다. 제1 전극 패드(12)는 제1 반도체 소자(10)의 한변을 따라 거의 일렬로 배열되어 있다. 즉, 제1 반도체 소자(10)는 편측 패드 구조를 갖고 있다. 또한, 제1 반도체 소자(10)는 제1 전극 패드(12)를 갖는 전극 형성면이 제1 주면(상면)(2a)과 대향하도록, 페이스 다운 상태로 회로 기판(2)의 제1 주면(2a)에 탑재되어 있다.
제1 반도체 소자(10)는 제1 전극 패드(12)의 형성 영역을 따른 변(패드 배열변)이 제2 개구부(9)측으로 되도록 배치되어 있다. 또한, 제1 반도체 소자(10)는 제1 전극 패드(12)가 제2 개구부(9) 내에 노출되도록 배치되어 있다. 이에 의해, 제1 주면(상면)(2a)에 대하여 페이스 다운 상태로 배치된 제1 반도체 소자(10)의 전극 패드(12)가 회로 기판(2)으로 덮혀 버리는 것을 방지하고 있다. 제2 개구부(9) 내에 노출된 제1 전극 패드(12)는, 제1 반도체 소자(10)의 전극 형성면을 제1 주면(상면)(2a)과 대향시킨 상태로, 와이어 본딩 등이 가능하도록 되어 있다.
회로 기판(2)의 제2 주면(2b)에는, 제2 반도체 소자(13)가 제2 접착재층(14)을 개재하여 접착되어 있다. 제2 반도체 소자(13)는 트랜지스터를 포함하는 집적 회로의 형성면과 동일면에 배치된 제2 전극 패드(15)를 갖고 있다. 제2 전극 패드(15)는 제2 반도체 소자(13)의 한변을 따라 거의 일렬로 배열되어 있다. 제2 반도체 소자(13)도 제1 반도체 소자(10)와 마찬가지로 편측 패드 구조를 갖고 있다. 또한, 제2 반도체 소자(13)는 제2 전극 패드(15)를 갖는 전극 형성면이 제2 주면(하면)(2b)과 대향하도록, 페이스 업 상태로 회로 기판(2)의 제2 주면(2b)에 탑재되어 있다.
제2 반도체 소자(13)는 제2 전극 패드(15)의 형성 영역을 따른 변(패드 배열변)이 제1 개구부(8)측으로 되도록 배치되어 있다. 또한, 제2 반도체 소자(13)는 제2 전극 패드(15)가 제1 개구부(8) 내에 노출되도록 배치되어 있다. 이에 의해, 제2 주면(하면)(2b)에 대하여 페이스 업 상태로 배치된 제2 반도체 소자(13)의 전극 패드(15)가 회로 기판(2)으로 덮혀 버리는 것을 방지하고 있다. 제1 개구부(8) 내에 노출된 제2 전극 패드(15)는, 제2 반도체 소자(13)의 전극 형성면을 제2 주면(하면)(2b)과 대향시킨 상태로, 와이어 본딩 등이 가능하게 되어 있다.
이와 같이, 제1 반도체 소자(10)와 제2 반도체 소자(13)는, 각각의 전극 형성면이 회로 기판(2)을 개재하여 대향함과 함께, 각각의 패드 배열변의 배치가 역방향(회로 기판(2)의 면 방향에 대하여 반대측)으로 되도록 배치되어 있다. 더욱이, 제1 전극 패드(12)를 제2 개구부(9) 내에 노출시키고, 또한 제2 전극 패드(15)를 제2 개구부(9)와는 반대측의 제1 개구부(8) 내에 노출시키고 있다. 이들에 의해, 회로 기판(2)을 개재하여 적층한 제1 및 제2 반도체 소자(10, 13)의 두께 이상으로 밀봉 두께를 증가시키지 않고, 전극 패드(12, 15)와 회로 기판(2)을 접속하는 것이 가능해진다.
또한, 제1 반도체 소자(10) 위에는 편측 배열 구조의 제3 전극 패드(16)를 갖는 제3 반도체 소자(17)가 제3 접착재층(18)을 개재하여 접착되어 있다. 제3 반도체 소자(17)는 그 전극 형성면이 제1 반도체 소자(10)의 전극 형성면과는 반대측의 면(이면(도면에서는 상면))과 대향하도록, 페이스 다운 상태로 제1 반도체 소자(10) 위에 적층되어 있다. 이들 반도체 소자(10, 17)는 전극 패드(12, 16)끼리 근접하도록 방향을 가지런히 해서 적층되어 있다. 제3 반도체 소자(17)는 제3 전극 패드(16)가 노출되도록 제1 반도체 소자(10)와 중심 위치를 어긋나게 하여 계단 형상으로 적층되어 있다. 제3 전극 패드(16)는 제1 전극 패드(12)와 마찬가지로 제2 개구부(9) 내에 노출되어 있다.
제1 반도체 소자(10)와 제3 반도체 소자(17)는, 회로 기판(2)의 제1 주면(2a)에 탑재된 제1 소자군을 구성하고 있다. 제1 소자군을 구성하는 반도체 소자의 수는 2개로 한정되는 것이 아니며, 3개 혹은 그 이상이어도 된다. 제1 소자군은 복수의 반도체 소자로 구성되어 있다. 단, 회로 기판(2)의 제1 주면(2a)에 탑재하는 반도체 소자의 수는 1개이어도 된다. 도 1에 나타낸 반도체 장치(1)는 회로 기판(2)의 제1 주면(2a)에 제1 반도체 소자(10)만이 탑재된 구성을 갖고 있어도 된다.
제2 반도체 소자(13) 위(입체적으로는 하측)에는, 편측 배열 구조의 제4 전극 패드(19)를 갖는 제4 반도체 소자(20)가 제4 접착재층(21)을 개재하여 접착되어 있다. 제4 반도체 소자(20)는 그 전극 형성면이 제2 반도체 소자(13)의 전극 형성면과는 반대측의 면(이면(도면에서는 하면))과 대향하도록, 페이스 업 상태로 제2 반도체 소자(13)에 적층되어 있다. 이들 반도체 소자(13, 20)는 전극 패드(15, 19)끼리 근접하도록 방향을 가지런히 해서 적층되어 있다. 제4 반도체 소자(20)는 제4 전극 패드(19)가 노출되도록 제2 반도체 소자(13)와 중심 위치를 어긋나게 하여 계단 형상으로 적층되어 있다. 제4 전극 패드(19)는 제2 전극 패드(15)와 마찬가지로 제1 개구부(8) 내에 노출되어 있다.
제2 반도체 소자(13)와 제4 반도체 소자(20)는, 회로 기판(2)의 제2 주면(2b)에 탑재된 제2 소자군을 구성하고 있다. 제2 소자군을 구성하는 반도체 소자의 수는 2개로 한정되는 것이 아니며, 3개 혹은 그 이상이어도 된다. 제2 소자 군은 복수의 반도체 소자로 구성되어 있다. 단, 회로 기판(2)의 제2 주면(2b)에 탑재하는 반도체 소자의 수는 1개이어도 된다. 도 1에 나타낸 반도체 장치(1)는 회로 기판(2)의 제2 주면(2b)에 제2 반도체 소자(13)만이 탑재된 구성을 갖고 있어도 된다.
제1 반도체 소자(10) 위에 제3 반도체 소자(17)를 적층한 3층 적층 구조, 또한 제2 반도체 소자(13) 위에 제4 반도체 소자(20)를 적층한 4층 적층 구조에 있어서도, 밀봉 두께는 회로 기판(2)을 개재하여 적층한 복수의 반도체 소자(제1 내지 제3 반도체 소자(10, 13, 17), 혹은 제1 내지 제4 반도체 소자(10, 13, 17, 20))의 두께와 동등하게 된다. 그 때문에, 복수의 반도체 소자의 전극 패드와 회로 기판(2)을 접속할 수 있다. 제1 내지 제4 반도체 소자(10, 13, 17, 20)에는, 예를 들면 NAND형 플래시 메모리와 같은 메모리 소자가 적용되지만, 이것으로 한정되는 것이 아니다.
제1 개구부(8)는 회로 기판(2)의 제1 주면(2a)에 형성된 제1 접속 패드(6)와 제2 및 제4 반도체 소자(13, 20)의 전극 패드(15, 19)와의 접속 공간을 제공하는 것이다. 제1 개구부(8)에는 제1 접속 부재가 배치된다. 제1 접속 패드(6)와 제2 반도체 소자(13)의 전극 패드(15)는, 제1 개구부(8)를 통해 배치된 제1 금속 와이어(Au 와이어 등)(22)를 통해 전기적으로 접속되어 있다. 제2 전극 패드(15)는 제1 개구부(8)를 이용함으로써, 제2 반도체 소자(13)가 탑재된 회로 기판(2)의 제2 주면(2b)과는 반대측의 제1 주면(2a)에 형성된 제1 접속 패드(6)와 제1 금속 와이어(22)를 통해 전기적으로 접속되어 있다.
제4 반도체 소자(20)의 전극 패드(19)도, 제1 개구부(8)를 통해 배치된 제1 금속 와이어(22)를 통해 제1 접속 패드(6)와 전기적으로 접속되어 있다. 제2 전극 패드(15)와 제4 전극 패드(19)의 전기 특성이나 신호 특성이 동일한 경우에는, 제4 전극 패드(19)와 제2 전극 패드(15)와 제1 접속 패드(6)를 제1 금속 와이어(22)로 순서대로 접속할 수 있다. 이 경우의 금속 와이어(22)는 개별적으로 와이어 본딩 공정을 실시하여 접속해도 되고, 1개의 금속 와이어(22)로 제4 전극 패드(19)와 제2 전극 패드(15)와 제1 접속 패드(6)를 순서대로 접속해도 된다.
제2 개구부(9)는 회로 기판(2)의 제2 주면(2b)에 형성된 제2 접속 패드(7)와 제1 및 제3 반도체 소자(10, 17)의 전극 패드(12, 16)와의 접속 공간을 제공하는 것이다. 제2 개구부(9)에는 제2 접속 부재가 배치된다. 제2 접속 패드(7)와 제1 반도체 소자(10)의 전극 패드(12)는, 제2 개구부(9)를 통해 배치된 제2 금속 와이어(Au 와이어 등)(23)를 통해 전기적으로 접속되어 있다. 제1 전극 패드(12)는 제2 개구부(9)를 이용함으로써, 제1 반도체 소자(10)가 탑재된 회로 기판(2)의 제1 주면(2a)과는 반대측의 제2 주면(2b)에 형성된 제2 접속 패드(7)와 제2 금속 와이어(23)를 통해 전기적으로 접속되어 있다.
제3 반도체 소자(17)의 전극 패드(16)도, 제2 개구부(9)를 통해 배치된 제2 금속 와이어(23)를 통해 제2 접속 패드(7)와 전기적으로 접속되어 있다. 제1 전극 패드(12)와 제3 전극 패드(16)의 전기 특성이나 신호 특성이 동일한 경우에는, 제3 전극 패드(16)와 제1 전극 패드(12)와 제2 접속 패드(7)를 제2 금속 와이어(23)로 순서대로 접속할 수 있다. 이 경우의 금속 와이어(23)는 개별적으로 와이어 본딩 공정을 실시하여 접속해도 되고, 1개의 금속 와이어(23)로 제3 전극 패드(16)와 제1 전극 패드(12)와 제2 접속 패드(7)를 순서대로 접속해도 된다.
도 1 및 도 2에 나타낸 반도체 장치(1)는, 회로 기판(2)의 접속 패드(6, 7)와 반도체 소자(10, 13, 17, 20)의 전극 패드(12, 15, 16, 19)를 전기적으로 접속하는 접속 부재로서, 금속 와이어(본딩 와이어)(22, 23)를 갖고 있다. 접속 부재는 금속 와이어로 한정되는 것이 아니다. 접속 부재는 금속 배선층 등이어도 된다． 즉, 접속 패드(6, 7)와 전극 패드(12, 15, 16, 19)와의 전기적 접속에는 와이어 본딩으로 한정되지 않고, 금속 배선층을 이용한 접속 구조 등을 적용하는 것도 가능하다.
제1 내지 제4 반도체 소자(10, 13, 17, 20)는, 제1 및 제2 금속 와이어(22, 23)나 회로 기판(2)의 일부와 함께 에폭시 수지 등의 밀봉 수지(24)로 밀봉되어 있다. 밀봉 수지(24)는 랜드(3, 4)나 외부 접속 단자(5)가 노출되도록, 회로 기판(2)의 단자 형성 영역을 제외한 영역에 형성되어 있다. 이들에 의해, 반도체 장치(1)가 구성되어 있다. 밀봉 수지(24)는 회로 기판(2)의 제1 주면(2a)측에 대해서는 제3 반도체 소자(17)의 이면이 노출되도록 형성되고, 제2 주면(2b)측에 대해서는 제4 반도체 소자(20)의 이면이 노출되도록 형성되어 있다. 제3 및 제4 반도체 소자(13, 20)의 이면은 반드시 노출시켜야 하는 것은 아니며, 밀봉 수지(24)로 덮혀 있어도 된다.
전술한 바와 같이, 제1 및 제2 금속 와이어(22, 23)는 각각 개구부(8, 9) 내에 배치되어 있기 때문에, 밀봉 수지(24)의 두께는 회로 기판(2)을 개재하여 적층 된 반도체 소자(10, 13, 17, 20)의 두께와 동등하게 할 수 있다. 따라서, 적층된 반도체 소자(10, 13, 17, 20)와 회로 기판(2)을 와이어 본딩 등으로 전기적으로 접속한 상태로, 밀봉 수지(24)의 두께를 얇게 할 수 있다. 제3 및 제4 반도체 소자(13, 20)의 이면(제1 및 제2 소자군을 구성하는 반도체 소자 중, 각각 최상단에 위치하는 반도체 소자의 이면)을 노출시킴으로써, 밀봉 수지(24)의 두께가 최소로 된다.
밀봉 수지(24)의 두께는 와이어 형상에 의해 영향을 받지 않기 때문에, 회로 기판(2)의 두께와 복수의 반도체 소자의 두께의 합계 두께에 기초하여 설정할 수 있다. 따라서, 복수의 반도체 소자(10, 13, 17, 20)를 구비하는 반도체 장치(1)의 소형ㆍ박형화를 실현하는 것이 가능해진다. 제3 및 제4 반도체 소자(13, 20)의 이면을 밀봉 수지(24)로 덮은 경우에 있어서도, 밀봉 수지(24)의 두께는 제3 및 제4 반도체 소자(13, 20)를 덮는 것이 가능한 범위 내로 설정하면 되기 때문에, 밀봉 수지(24)의 두께 증가를 억제할 수 있다. 따라서, 반도체 장치(1)의 박형화를 실현하는 것이 가능해진다.
본 실시 형태의 반도체 장치(1)는, 예를 들면 아래와 같이 해서 제작된다. 반도체 장치(1)의 제조 공정에 대하여, 도 4 내지 도 10을 참조하여 설명한다. 우선, 도 4에 나타낸 바와 같이, 랜드(3, 4)와 제1 및 제2 개구부(8, 9)를 갖는 회로 기판(2)을 준비한다. 여기서, 회로 기판(2)은 복수의 장치 형성 영역을 갖는 기판 패널(회로 기판 패널)(31)로서 반도체 장치(1)의 제조 공정에 공급된다. 도 4는 회로 기판(2)의 제1 주면(2a)을 나타내고 있다.
기판 패널(31)은 1개의 회로 기판(2)(및 그것을 이용한 반도체 장치(1))에 상당하는 장치 형성 영역(32)을 복수개 갖고 있다. 여기서는 3연 구조의 장치 형성 영역(32)을 길이 방향으로 복수개 연속시킨 기판 패널(31)을 이용하고 있다. 도 4에서는 도시를 생략했지만, 회로 기판(2)의 표리 양면에는 각각 접속 패드(6, 7)가 형성되어 있다.
이어서, 도 5 및 도 6에 나타낸 바와 같이, 반도체 소자의 실장 공정 및 접속 공정을 실시한다. 도 5 및 도 6은 기판 패널(31) 중의 1개의 회로 기판(2)(장치 형성 영역(32))을 확대해서 나타내고 있다. 이들 도면에 따라 반도체 소자의 탑재 공정 및 접속 공정을 설명한다. 또한, 실제의 공정은 기판 패널(31)의 복수의 회로 기판(2)(장치 형성 영역(32))에 대하여 순차적으로 반도체 소자의 탑재 공정 및 접속 공정이 실시된다.
우선, 도 5a에 나타낸 바와 같이, 회로 기판(2)(장치 형성 영역(32))의 제1 주면(2a)의 중앙 부근에 접착재층(11)을 형성한다. 이어서, 도 5b에 나타낸 바와 같이, 회로 기판(2)의 제1 주면(2a) 위에 접착재층(11)을 개재하여 제1 반도체 소자(10)를 탑재한다. 이어서, 도 5c에 나타낸 바와 같이, 제1 반도체 소자(10) 위에 제3 반도체 소자(17)를 적층한다. 제1 및 제3 반도체 소자(10, 17)는 방향을 가지런히 하고, 중심 위치를 어긋나게 하여 계단 형상으로 적층된다. 또한, 제1 및 제3 반도체 소자(10, 17)는 제2 개구부(9)를 덮도록 배치된다.
이어서, 도 6a에 나타낸 바와 같이, 회로 기판(2)(장치 형성 영역(32))의 제2 주면(2b)의 중앙 부근에 접착재층(14)을 형성한다. 이어서, 도 6b에 나타낸 바 와 같이, 회로 기판(2)의 제2 주면(2b) 위에 접착재층(14)을 개재하여 제2 반도체 소자(13)를 탑재한다. 이어서, 도 6c에 나타낸 바와 같이, 제2 반도체 소자(13) 위에 제4 반도체 소자(20)를 적층한다. 제2 및 제4 반도체 소자(13, 20)는 방향을 가지런히 하고, 중심 위치를 어긋나게 하여 계단 형상으로 적층된다. 또한, 제2 및 제4 반도체 소자(13, 20)는 제1 개구부(8)를 덮도록 배치된다.
이어서, 도 7a에 나타낸 바와 같이, 회로 기판(2)의 제2 주면(2b)에 탑재된 제2 및 제4 반도체 소자(13, 20)에 대하여, 회로 기판(2)의 제1 주면(2a)측으로부터 제1 개구부(8)를 통해 와이어 본딩 공정을 실시한다. 즉, 회로 기판(2)의 제1 주면(2a)에 형성된 제1 접속 패드(6)와, 회로 기판(2)의 제2 주면(2b)에 탑재된 제2 및 제4 반도체 소자(13, 20)의 전극 패드(15, 19)를, Au 와이어 등으로 이루어지는 제1 금속 와이어(본딩 와이어)(22)로 전기적으로 접속한다.
이어서, 도 7b에 나타낸 바와 같이 회로 기판(2)을 뒤집고, 제1 주면(2a)에 탑재된 제1 및 제3 반도체 소자(10, 17)에 대하여, 회로 기판(2)의 제2 주면(2b)측으로부터 제2 개구부(9)를 통해 와이어 본딩 공정을 실시한다. 즉, 회로 기판(2)의 제2 주면(2b)에 형성된 제2 접속 패드(7)와, 회로 기판(2)의 제1 주면(2a)에 탑재된 제1 및 제3 반도체 소자(10, 17)의 전극 패드(12, 16)를, Au 와이어 등으로 이루어지는 제2 금속 와이어(본딩 와이어)(23)로 전기적으로 접속한다.
도 5a 내지 도 5c, 도 6a 내지 도 6c, 및 도 7a 내지 도 7b에 나타낸 각 공정을 실시함으로써, 기판 패널(31)의 장치 형성 영역(32)(회로 기판(2))에 각각 복수의 반도체 소자(10, 13, 17, 20)가 탑재된 상태를 도 8에 도시한다. 도 8에 있 어서, 각 장치 형성 영역(32)에 탑재된 반도체 소자(10, 13, 17, 20)는, 각각 회로 기판(2)과 금속 와이어(22, 23)를 통해 전기적으로 접속되어 있다.
이어서, 도 9에 나타낸 바와 같이, 회로 기판(2)의 표리 양면(2a, 2b)을 일괄적으로 수지 몰딩하도록, 밀봉 수지(24)를 예를 들면 인젝션 몰딩한다. 여기에서는 3연 구조의 장치 형성 영역(32)의 표리 양면을 일괄적으로 인젝션 몰딩하고 있다. 반도체 장치(1)의 두께의 관점으로부터는, 밀봉 수지(24)는 최외층의 반도체 소자(17, 20)의 이면이 노출되도록 형성하는 것이 바람직하다. 단, 반도체 장치(1)의 신뢰성을 높이는 점에서, 최외층의 반도체 소자(17, 20)의 이면을 밀봉 수지(24)로 덮는 것도 유효하다.
그 후, 도 10에 나타낸 바와 같이, 회로 기판(2)의 제2 주면(이면)(2b)측에 형성된 랜드(4) 위에, 외부 접속 단자(5)로서 땜납 볼을 접합한다. 그리고, 반도체 소자(10, 13, 17, 20)의 탑재 공정, 금속 와이어(22, 23)에 의한 접속 공정, 밀봉 수지(24)에 의한 밀봉 공정, 외부 접속 단자(5)의 형성 공정을 실시한 기판 패널(31)을, 각 장치 형성 영역(32)에 따라 절단함으로써 개편화된 반도체 장치(1)를 제작한다.
전술한 실시 형태의 반도체 장치(1)는, 직접 반도체 패키지로서 사용할 수 있다. 이 경우, 회로 기판(2)의 두께가 100 ㎛, 각 반도체 소자(10, 13, 17, 20)의 두께가 60 ㎛, 각 접착재층(11, 14, 18, 21)의 두께가 10 ㎛라고 했을 때, 밀봉 수지(24)의 두께는 각 구성 요소의 적층 두께에 상당하는 380 ㎛로 할 수 있다. 외부 접속 단자(5)의 부착 높이(예를 들면, 320 ㎛)를 고려해도, 반도체 장치(1)의 전체 높이는 예를 들면 500 ㎛ 정도로 할 수 있다.
반도체 장치(1)는 개별적으로 반도체 패키지로서 사용하는 이외에, 다단으로 적층하여 반도체 모듈로서 사용된다. 도 11은 복수의 반도체 장치(1)를 적층한 구조(POP 구조)의 반도체 모듈(41)을 나타내고 있다. 도 11은 4개의 반도체 장치(1)를 적층한 상태를 나타내고 있다. 복수의 반도체 장치(1) 사이의 전기적 접속은, 회로 기판(2)의 제1 주면(2a)측에 형성된 랜드(3)와 제2 주면(2b)측에 형성된 외부 접속 단자(5)를 순서대로 접속함으로써 실시된다. 즉, 하단측에 위치하는 반도체 장치(1)의 랜드(3)와 상단측에 위치하는 반도체 장치(1)의 외부 접속 단자(5)가 순서대로 접속되어 있다.
도 12 및 도 13은 실장 보드(42)의 표리 양면에 4단 구조의 반도체 모듈(41)을, 각각 4연 상태로 실장한 반도체 모듈(43)을 나타내고 있다. 즉, 실장 보드(42)의 표면에는, 반도체 장치(1)를 4단 적층해서 구성한 반도체 모듈(41)이 4개 실장되어 있다. 실장 보드(42)의 이면에도, 동일한 반도체 모듈(41)이 4개 실장되어 있다. 따라서, 실장 보드(42)에는 8개의 반도체 모듈(41)이 실장되어 있으며, 반도체 장치(1)의 합계수는 32개로 된다. 이와 같이 반도체 모듈은 반도체 장치(1)를 다단ㆍ다연 실장한 구조를 갖고 있어도 된다.
반도체 모듈(41, 43)은, 반도체 장치(1)의 박형화나 접속 높이의 저감에 기초하여 박형화할 수 있다. 도 11에 나타낸 반도체 모듈(41)에 있어서, 밀봉 수지(24)의 두께가 380 ㎛, 전체 높이가 500 ㎛인 반도체 장치(1)를 4단 적층했을 경우, 그 높이(모듈 높이)는 1.7 mm 정도로 할 수 있다. 반도체 모듈(41, 43)은, NAND형 플래시 메모리를 탑재한 반도체 장치(1)를 복수개 적층한 구조로 한정되지 않는다. 반도체 모듈에는, 로직 소자가 탑재된 반도체 장치와 NAND형 플래시 메모리를 탑재한 반도체 장치를 적층한 구조, 또한 DRAM을 탑재한 반도체 장치를 적층한 구조 등, 여러 가지 형태가 적용 가능하다.
또한, 본 발명은 상기한 실시 형태로 한정되는 것이 아니며, 회로 기판의 양면에 각각 반도체 소자를 탑재함과 함께, 회로 기판과 반도체 소자를 접속한 각종 구조의 반도체 장치에 적용할 수 있다. 그러한 반도체 장치에 대해서도, 본 발명에 포함되는 것이다. 본 발명의 실시 형태는 본 발명의 기술적 사상의 범위 내에서 확장 혹은 변경할 수 있고, 그 확장, 변경한 실시 형태도 본 발명의 기술적 범위에 포함되는 것이다.
도 1은 실시 형태에 따른 반도체 장치의 구성을 나타내는 단면도.
도 2는 도 1에 나타낸 반도체 장치의 평면도.
도 3은 도 1에 나타낸 반도체 장치의 이면도.
도 4는 반도체 장치의 제조 공정에 사용되는 기판 패널을 나타내는 평면도.
도 5a 내지 도 5c는 반도체 장치의 제조 공정에서의 회로 기판의 제1 주면에 반도체 소자를 탑재하는 단계를 확대해서 나타내는 도면.
도 6a 내지 도 6c는 반도체 장치의 제조 공정에서의 회로 기판의 제2 주면에 반도체 소자를 탑재하는 단계를 확대해서 나타내는 도면.
도 7a 및 도 7b는 반도체 장치의 제조 공정에서의 와이어 본딩 단계를 확대해서 나타내는 도면.
도 8은 반도체 장치의 제조 공정에서의 기판 패널의 장치 형성 영역에 반도체 소자를 실장한 상태를 나타내는 평면도.
도 9는 반도체 장치의 제조 공정에서의 기판 패널의 장치 형성 영역을 수지 밀봉한 상태를 나타내는 평면도.
도 10은 반도체 장치의 제조 공정에서의 기판 패널의 장치 형성 영역에 외부 접속 단자를 형성한 상태를 나타내는 평면도.
도 11은 실시 형태에 따른 반도체 모듈을 나타내는 단면도.
도 12는 도 11에 나타낸 반도체 모듈을 실장 보드의 표리 양면에 다연 실장한 모듈 구조를 나타내는 평면도.
도 13은 도 12에 나타낸 모듈 구조의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 장치
2: 회로 기판
3: 랜드
4: 랜드
5: 외부 접속 단자
6: 제1 접속 패드
7: 제2 접속 패드
8: 제1 개구부
9: 제2 개구부
10: 제1 반도체 소자
11: 접착재층

Claims (20)

  1. 제1 접속 패드를 갖는 제1 주면과, 제2 접속 패드를 갖고, 상기 제1 주면과는 반대측의 제2 주면과, 상기 제1 접속 패드의 근방을 관통하도록 형성된 제1 개구부와, 상기 제2 접속 패드의 근방을 관통하도록 형성된 제2 개구부를 구비하는 회로 기판과,
    상기 회로 기판의 상기 제1 주면에 탑재되고, 상기 제2 개구부 내에 노출된 제1 전극 패드를 갖는 제1 반도체 소자와,
    상기 회로 기판의 상기 제2 주면에 탑재되고, 상기 제1 개구부 내에 노출된 제2 전극 패드를 갖는 제2 반도체 소자와,
    상기 제1 접속 패드와 상기 제2 전극 패드를 전기적으로 접속하도록, 상기 제1 개구부를 통해 배치된 제1 접속 부재와,
    상기 제2 접속 패드와 상기 제1 전극 패드를 전기적으로 접속하도록, 상기 제2 개구부를 통해 배치된 제2 접속 부재와,
    상기 제1 및 제2 반도체 소자를 상기 제1 및 제2 접속 부재와 상기 회로 기판의 일부와 함께 밀봉하는 밀봉부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 회로 기판은 상기 제2 주면의 상기 밀봉부에 의한 밀봉 영역을 제외한 영역에 형성된 외부 접속 단자를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 접속 패드는 상기 회로 기판의 제1 외형변과 상기 회로 기판의 상기 제1 주면에서의 상기 제1 반도체 소자의 탑재 영역 사이에 형성되어 있고, 상기 제2 접속 패드는 상기 제1 외형변과 대향하는 상기 회로 기판의 제2 외형변과 상기 회로 기판의 상기 제2 주면에서의 상기 제2 반도체 소자의 탑재 영역 사이에 형성되어 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 개구부는 상기 회로 기판의 상기 제1 외형변과 상기 제1 접속 패드 사이에 형성되어 있고, 상기 제2 개구부는 상기 회로 기판의 상기 제2 외형변과 상기 제2 접속 패드 사이에 형성되어 있는 반도체 장치.
  5. 제1항에 있어서,
    제3 전극 패드를 갖는 제3 반도체 소자를 더 구비하고, 상기 제3 반도체 소자는 상기 제3 전극 패드가 상기 제2 개구부 내에 노출되도록, 상기 제1 반도체 소자와 적층되어 있고, 상기 제3 전극 패드는 상기 제2 접속 패드와 전기적으로 접속되어 있는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 접속 패드, 상기 제1 전극 패드 및 상기 제3 전극 패드는 상기 제2 접속 부재로 순서대로 전기적으로 접속되어 있는 반도체 장치.
  7. 제1항에 있어서,
    제4 전극 패드를 갖는 제4 반도체 소자를 더 구비하고, 상기 제4 반도체 소자는 상기 제4 전극 패드가 상기 제1 개구부 내에 노출되도록, 상기 제2 반도체 소자와 적층되어 있고, 또한 상기 제4 전극 패드는 상기 제1 접속 패드와 전기적으로 접속되어 있는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 접속 패드, 상기 제2 전극 패드 및 상기 제4 전극 패드는 상기 제1 접속 부재로 순서대로 전기적으로 접속되어 있는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 접속 부재는 금속 와이어를 구비하는 반도체 장치.
  10. 제1 접속 패드를 갖는 제1 주면과, 제2 접속 패드를 갖고, 상기 제1 주면과는 반대측의 제2 주면과, 상기 제1 접속 패드의 근방을 관통하도록 형성된 제1 개구부와, 상기 제2 접속 패드의 근방을 관통하도록 형성된 제2 개구부를 구비하는 회로 기판과,
    전극 패드를 갖는 복수의 반도체 소자를 구비하고, 상기 복수의 반도체 소자는 상기 전극 패드가 상기 제2 개구부 내에 노출되도록, 상기 회로 기판의 상기 제1 주면 위에 계단 형상으로 적층되어 있는 제1 소자군과,
    전극 패드를 갖는 복수의 반도체 소자를 구비하고, 상기 복수의 반도체 소자는 상기 전극 패드가 상기 제1 개구부 내에 노출되도록, 상기 회로 기판의 상기 제2 주면 위에 계단 형상으로 적층되어 있는 제2 소자군과,
    상기 제1 접속 패드와 상기 제2 소자군을 구성하는 상기 복수의 반도체 소자의 상기 전극 패드를 전기적으로 접속하도록, 상기 제1 개구부를 통해 배치된 제1 접속 부재와,
    상기 제2 접속 패드와 상기 제1 소자군을 구성하는 상기 복수의 반도체 소자의 상기 전극 패드를 전기적으로 접속하도록, 상기 제2 개구부를 통해 배치된 제2 접속 부재와,
    상기 제1 및 제2 소자군을 상기 제1 및 제2 접속 부재와 상기 회로 기판의 일부와 함께 밀봉하는 밀봉부
    를 구비하는 반도체 장치.
  11. 제10항에 있어서,
    상기 회로 기판은 상기 제2 주면의 상기 밀봉부에 의한 밀봉 영역을 제외한 영역에 형성된 외부 접속 단자를 갖는 반도체 장치.
  12. 제10항에 있어서,
    상기 제1 및 제2 접속 부재는 금속 와이어를 구비하는 반도체 장치.
  13. 제10항에 있어서,
    상기 밀봉부는 상기 제1 및 제2 소자군을 구성하는 상기 복수의 반도체 소자 중의 각각 최상단에 위치하는 상기 반도체 소자의 이면이 노출되도록 형성되어 있는 반도체 장치.
  14. 제1항의 반도체 장치를 복수개 구비하는 반도체 모듈로서,
    상기 복수의 반도체 장치는 적층되어 있는 것을 특징으로 하는 반도체 모듈.
  15. 제14항에 있어서,
    상기 복수의 반도체 장치의 상기 회로 기판은, 상기 제1 주면의 상기 밀봉부에 의한 밀봉 영역을 제외한 영역에 형성된 제1 랜드와, 상기 제2 주면의 상기 밀봉부에 의한 밀봉 영역을 제외한 영역에 형성된 제2 랜드와, 상기 제2 랜드 위에 형성된 외부 접속 단자를 갖고,
    상기 복수의 반도체 장치는, 하단측에 위치하는 상기 반도체 장치의 상기 제1 랜드와 상단측에 위치하는 상기 반도체 장치의 상기 외부 접속 단자를 순서대로 접속함으로써 전기적으로 접속되어 있는 반도체 모듈.
  16. 제14항에 있어서,
    상기 반도체 장치는 제3 전극 패드를 갖는 제3 반도체 소자를 구비하고, 상기 제3 반도체 소자는 상기 제3 전극 패드가 상기 제2 개구부 내에 노출되도록, 상기 제1 반도체 소자와 적층되어 있고, 또한 상기 제3 전극 패드는 상기 제2 접속 패드와 전기적으로 접속되어 있는 반도체 모듈.
  17. 제16항에 있어서,
    상기 제2 접속 패드, 상기 제1 전극 패드 및 상기 제3 전극 패드는 상기 제2 접속 부재로 순서대로 전기적으로 접속되어 있는 반도체 모듈.
  18. 제14항에 있어서,
    상기 반도체 장치는 제4 전극 패드를 갖는 제4 반도체 소자를 구비하고, 상기 제4 반도체 소자는 상기 제4 전극 패드가 상기 제1 개구부 내에 노출되도록, 상기 제2 반도체 소자와 적층되어 있고, 상기 제4 전극 패드는 상기 제1 접속 패드와 전기적으로 접속되어 있는 반도체 모듈.
  19. 제18항에 있어서,
    상기 제1 접속 패드, 상기 제2 전극 패드 및 상기 제4 전극 패드는 상기 제1 접속 부재로 순서대로 전기적으로 접속되어 있는 반도체 모듈.
  20. 제14항에 있어서,
    상기 제1 및 제2 접속 부재는 금속 와이어를 구비하는 반도체 모듈.
KR1020080014692A 2007-02-20 2008-02-19 반도체 장치와 그것을 이용한 반도체 모듈 KR100966684B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007038862A JP4751351B2 (ja) 2007-02-20 2007-02-20 半導体装置とそれを用いた半導体モジュール
JPJP-P-2007-00038862 2007-02-20

Publications (2)

Publication Number Publication Date
KR20080077566A true KR20080077566A (ko) 2008-08-25
KR100966684B1 KR100966684B1 (ko) 2010-06-29

Family

ID=39705929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080014692A KR100966684B1 (ko) 2007-02-20 2008-02-19 반도체 장치와 그것을 이용한 반도체 모듈

Country Status (5)

Country Link
US (1) US7763964B2 (ko)
JP (1) JP4751351B2 (ko)
KR (1) KR100966684B1 (ko)
CN (1) CN101257013B (ko)
TW (1) TWI389285B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110086407A (ko) * 2010-01-22 2011-07-28 삼성전자주식회사 반도체 소자의 적층 패키지
KR101053140B1 (ko) * 2009-04-10 2011-08-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR101239458B1 (ko) * 2011-01-25 2013-03-06 하나 마이크론(주) 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법
US8736075B2 (en) 2011-01-24 2014-05-27 SK Hynix Inc. Semiconductor chip module, semiconductor package having the same and package module
KR101432481B1 (ko) * 2012-11-09 2014-08-21 에스티에스반도체통신 주식회사 스택 패키지

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI335652B (en) * 2007-04-04 2011-01-01 Unimicron Technology Corp Stacked packing module
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
KR20100049283A (ko) * 2008-11-03 2010-05-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
JP2014528652A (ja) 2011-10-03 2014-10-27 インヴェンサス・コーポレイション パッケージの中心から端子グリッドをオフセットすることによるスタブ最小化
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8436457B2 (en) * 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
JP2015176893A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置及び半導体装置の製造方法
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
JP2016192447A (ja) 2015-03-30 2016-11-10 株式会社東芝 半導体装置
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
CN107579061B (zh) * 2016-07-04 2020-01-07 晟碟信息科技（上海）有限公司 包含互连的叠加封装体的半导体装置
JP7285412B2 (ja) * 2019-03-07 2023-06-02 パナソニックＩｐマネジメント株式会社 磁気センサ
JP2022034947A (ja) * 2020-08-19 2022-03-04 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302164A (ja) * 1991-03-29 1992-10-26 Fujitsu Ltd 半導体装置
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame
US5998864A (en) * 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
US5815372A (en) * 1997-03-25 1998-09-29 Intel Corporation Packaging multiple dies on a ball grid array substrate
JPH11163253A (ja) * 1997-12-02 1999-06-18 Rohm Co Ltd 半導体チップの実装構造、半導体装置および半導体装置の製造方法
JP3939429B2 (ja) * 1998-04-02 2007-07-04 沖電気工業株式会社 半導体装置
KR100636776B1 (ko) 1998-10-14 2006-10-20 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
JP3576030B2 (ja) * 1999-03-26 2004-10-13 沖電気工業株式会社 半導体装置及びその製造方法
TW410452B (en) * 1999-04-28 2000-11-01 Siliconware Precision Industries Co Ltd Semiconductor package having dual chips attachment on the backs and the manufacturing method thereof
TW497376B (en) * 1999-05-14 2002-08-01 Siliconware Precision Industries Co Ltd Dual-die semiconductor package using lead as die pad
TW409377B (en) * 1999-05-21 2000-10-21 Siliconware Precision Industries Co Ltd Small scale ball grid array package
KR100333388B1 (ko) 1999-06-29 2002-04-18 박종섭 칩 사이즈 스택 패키지 및 그의 제조 방법
TW429494B (en) * 1999-11-08 2001-04-11 Siliconware Precision Industries Co Ltd Quad flat non-leaded package
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
JP4339309B2 (ja) * 1999-11-30 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
KR20010061886A (ko) * 1999-12-29 2001-07-07 윤종용 적층 칩 패키지
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP2001274316A (ja) 2000-03-23 2001-10-05 Hitachi Ltd 半導体装置及びその製造方法
JP3813788B2 (ja) * 2000-04-14 2006-08-23 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
GB2385984B (en) * 2001-11-07 2006-06-28 Micron Technology Inc Semiconductor package assembly and method for electrically isolating modules
US6472736B1 (en) * 2002-03-13 2002-10-29 Kingpak Technology Inc. Stacked structure for memory chips
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
US6555919B1 (en) * 2002-04-23 2003-04-29 Ultratera Corporation Low profile stack semiconductor package
KR100524974B1 (ko) 2003-07-01 2005-10-31 삼성전자주식회사 양면 스택 멀티 칩 패키징을 위한 인라인 집적회로 칩패키지 제조 장치 및 이를 이용한 집적회로 칩 패키지제조 방법
JP2005150647A (ja) * 2003-11-20 2005-06-09 Renesas Technology Corp 半導体装置及びその製造方法
KR100575590B1 (ko) * 2003-12-17 2006-05-03 삼성전자주식회사 열방출형 적층 패키지 및 그들이 실장된 모듈
JP4103796B2 (ja) * 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
US7135781B2 (en) * 2004-08-10 2006-11-14 Texas Instruments Incorporated Low profile, chip-scale package and method of fabrication
US8324725B2 (en) * 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
JP2007035864A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体パッケージ
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
JP2007134486A (ja) * 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053140B1 (ko) * 2009-04-10 2011-08-02 주식회사 하이닉스반도체 적층 반도체 패키지
US7989943B2 (en) 2009-04-10 2011-08-02 Hynix Semiconductor Inc. Staircase shaped stacked semiconductor package
KR20110086407A (ko) * 2010-01-22 2011-07-28 삼성전자주식회사 반도체 소자의 적층 패키지
US8736075B2 (en) 2011-01-24 2014-05-27 SK Hynix Inc. Semiconductor chip module, semiconductor package having the same and package module
KR101239458B1 (ko) * 2011-01-25 2013-03-06 하나 마이크론(주) 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법
KR101432481B1 (ko) * 2012-11-09 2014-08-21 에스티에스반도체통신 주식회사 스택 패키지

Also Published As

Publication number Publication date
CN101257013B (zh) 2011-04-13
KR100966684B1 (ko) 2010-06-29
CN101257013A (zh) 2008-09-03
TWI389285B (zh) 2013-03-11
JP4751351B2 (ja) 2011-08-17
US7763964B2 (en) 2010-07-27
US20080197472A1 (en) 2008-08-21
TW200901427A (en) 2009-01-01
JP2008205143A (ja) 2008-09-04

Similar Documents

Publication Publication Date Title
KR100966684B1 (ko) 반도체 장치와 그것을 이용한 반도체 모듈
KR102005830B1 (ko) 플립-칩, 페이스-업 및 페이스-다운 센터본드 메모리 와이어본드 어셈블리
JP3916854B2 (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
KR100204753B1 (ko) 엘오씨 유형의 적층 칩 패키지
JP3143893U (ja) マルチチップ封止パッケージ
JP5222509B2 (ja) 半導体装置
US8120186B2 (en) Integrated circuit and method
KR100477020B1 (ko) 멀티 칩 패키지
KR20040062764A (ko) 칩 스케일 적층 패키지
KR20060120365A (ko) 반도체 칩 적층 패키지
KR20010060343A (ko) 반도체 장치 및 반도체 장치 제조 방법
JP2002222889A (ja) 半導体装置及びその製造方法
US20090261465A1 (en) Semiconductor device and its manufacturing method
KR100744146B1 (ko) 연성 접속판을 이용하여 배선 기판과 칩을 연결하는 반도체패키지
US20100123236A1 (en) Semiconductor package having adhesive layer and method of manufacturing the same
JP2005209882A (ja) 半導体パッケージ及び半導体装置
US20130307145A1 (en) Semiconductor package and method of fabricating the same
US7843051B2 (en) Semiconductor package and method of fabricating the same
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
KR20110055985A (ko) 스택 패키지
JP4083376B2 (ja) 半導体モジュール
KR100498470B1 (ko) 적층형 반도체 패키지 및 그 제조방법
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
KR100947146B1 (ko) 반도체 패키지
KR100650049B1 (ko) 멀티 칩 패키지를 이용하는 적층 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee