KR20060070437A - 발광 장치 - Google Patents

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KR20060070437A
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요이치 나가이
히로유키 기타바야시
히로히사 사이토
아야코 이케다
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스미토모덴키고교가부시키가이샤
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Abstract

본 발명은 구조가 간단하기 때문에 제조가 용이하며, 큰 발광 효율을 장시간에 걸쳐 안정적으로 얻을 수 있는 발광 장치를 얻는 것을 목적으로 한다.
발광 장치는 질화물 반도체 기판으로서의 GaN 기판(1)과, 질화물 반도체 기판의 제1 주표면 측에, n형 AlxGa1-xN층(3)과, 질화물 반도체 기판에서 보아 n형 AlxGa1-xN층(3)보다 멀리에 위치하는 p형 AlxGa1-xN층(5)과, n형 AlxGa1-xN층(3) 및 p형 AlxGa1-xN층(5) 사이에 위치하는 양자 우물(4)을 구비한 발광 장치이다. 이 발광 장치에서는 질화물 반도체 기판의 비저항이 0.5 Ω·cm 이하이며, p형 AlxGa1-xN층(5)측을 다운 실장하고, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면(1a)에서 광을 방출한다. 질화물 반도체 기판의 제2 주표면(1a)에는 홈(80)이 형성되어 있다.

Description

발광 장치{LIGHT EMITTING DEVICE}
도 1은 본 발명에 따른 발광 장치로서의 LED의 실시 형태 1을 도시한 도면.
도 2는 도 1의 LED의 발광층을 포함하는 적층 구조를 도시한 도면.
도 3은 도 2에 도시한 구조의 칩을 웨이퍼로부터 채취하였을 때의 웨이퍼의 상태를 도시한 도면.
도 4는 도 3에 있어서의 전극 배치를 도시한 도면.
도 5는 도 1∼도 4에 도시한 본 발명에 의한 LED의 실시 형태 1의 제1 변형예를 도시한 도면.
도 6은 도 5에 도시한 LED의 평면 형상을 도시한 도면.
도 7은 도 5 및 도 6에 도시한 LED를 구성하는 적층 구조의 칩을 웨이퍼로 채취할 때의 웨이퍼의 상태를 도시한 도면.
도 8은 도 1∼도 4에 도시한 본 발명에 의한 LED의 실시 형태 1의 제2 변형예를 도시한 도면.
도 9는 도 8에 도시한 LED를 구성하는 적층 구조의 칩을 웨이퍼로 채취할 때의 웨이퍼의 상태를 도시한 도면.
도 10은 도 9에 도시한 GaN 기판의 제2 주표면의 확대 단면 모식도.
도 11은 도 1∼4에 도시한 본 발명에 의한 LED의 실시 형태 1의 제3 변형예 를 도시한 도면.
도 12는 비교예 B를 도시한 도면.
도 13은 비교예 B의 LED의 발광층을 포함하는 적층 구조를 도시한 도면.
도 14는 비교예 B의 적층 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시한 도면.
도 15는 도 14에 있어서의 전극의 배치를 도시한 도면.
도 16은 본 발명의 예 A 및 비교예 B의 인가 전류와 광출력의 관계를 도시한 도면.
도 17은 본 발명의 예 A 및 비교예 B의 발광층에서의 전류 밀도와 광출력의 관계를 도시한 도면.
도 18은 비교예 E의 LED를 도시한 도면.
도 19는 도 18에 도시하는 비교예 E의 LED의 평면도.
도 20은 본 발명의 실시예 3에 있어서의 본 발명의 예 F의 LED를 도시한 도면.
도 21은 본 발명의 예 F의 적층 구조의 칩을 웨이퍼로부터 채취할 때의 전극의 배치를 도시한 도면.
도 22는 계산 시뮬레이션에 의한 LED 칩 내의 전류의 흐름을 모식적으로 도시한 도면.
도 23은 본 발명의 실시예 3에 있어서의 LED의 발광층에 있어서의 전류 밀도비를 도시한 도면.
도 24는 본 발명의 실시예 3에 있어서의 LED(형광재 없음)의 인가 전류와 광출력과의 관계를 도시한 도면.
도 25는 본 발명의 실시예 3에 있어서의 LED(형광재 없음)의 발광층에서의 전류 밀도와 광출력과의 관계를 도시한 도면.
도 26은 본 발명의 실시예 3에 있어서의 LED(형광재 있음 : 백색)의 인가 전류와 광출력과의 관계를 도시한 도면.
도 27은 본 발명의 실시예 3에 있어서의 LED(형광재 있음 : 백색)의 발광층에서의 전류 밀도와 광출력과의 관계를 도시한 도면.
도 28은 본 발명의 실시예 3에 있어서의 LED의 변형예 F-3을 도시한 도면.
도 29는 도 28의 LED의 평면도.
도 30은 본 발명의 실시예 4에 있어서의 LED의 투과율 측정 시험의 개요를 도시한 도면.
도 31은 도 30에 도시하는 투과율 측정 시험에 있어서 광이 기판을 투과하는 상황을 도시한 도면.
도 32는 투과율에 미치는 기판 두께의 영향을 도시한 도면.
도 33은 본 발명의 실시예 5에 있어서, 본 발명의 예 L의 LED를 웨이퍼로부터 채취하기 위해 소자 분리의 에칭을 행한 후의 상태를 도시한 도면.
도 34는 본 발명의 실시예 5에 있어서, 비교예 M의 LED를 웨이퍼로부터 채취하기 위해 소자 분리의 에칭을 행하고, n 전극을 에칭 홈의 바닥부에 형성하고자 할 때의 상태를 도시한 도면.
도 35는 본 발명의 실시예 5에 있어서, 비교예 N의 LED를 웨이퍼로부터 채취하기 위해 소자 분리의 에칭을 행하고, n 전극을 에칭 홈의 바닥부에 형성하고자 할 때의 상태를 도시한 도면.
도 36은 본 발명의 실시예 7의 본 발명의 예 Q의 LED를 도시한 도면.
도 37은 본 발명의 실시예 7의 본 발명의 예 R의 LED를 도시한 도면.
도 38은 본 발명의 실시예 8의 본 발명의 예 S 및 T의 LED를 도시한 도면.
도 39는 본 발명의 실시예 8의 본 발명의 예 U의 LED를 도시한 도면.
도 40은 본 발명의 실시예 8의 본 발명의 예 W의 LED를 도시한 도면.
도 41은 본 발명의 실시예 9에 있어서 GaN 기판의 비저항에 미치는 산소 농도의 영향을 도시한 도면.
도 42는 본 발명의 실시예 9에 있어서 GaN 기판의 광(파장 450 nm)의 투과율에 미치는 산소 농도의 영향을 도시한 도면.
도 43은 두께 및 산소 농도를 변화시킨 GaN 기판으로부터 발광 소자를 제작하였을 때의 그 발광 소자의 광출력 및 전류가 균일하게 흐르는 평면 크기를 도시한 도면.
도 44는 본 발명의 실시예 10에 있어서의 GaN 기판 중 코어가 에피텍셜층에 계승된 상태를 도시한 도면.
도 45는 구멍 형상 오목부가 된 에피텍셜층에 계승된 코어를 도시한 도면.
도 46은 본 발명의 실시예 11에 있어서, 20 mm × 20 mm의 GaN 기판의 c 면으로부터 오프 각도 분포를 도시한 도면.
도 47은 본 발명의 실시예 11에 있어서의, GaN 기판과 AlGaN 클래드층 사이에 버퍼층을 배치한 구조를 도시한 도면.
도 48은 본 발명의 실시예 11에 있어서, 광출력 8 mW 이상을 얻을 수 있는 오프각 범위를 넓힌 결과를 도시한 도면.
도 49는 본 발명의 실시예 12에 있어서의 발광 소자를 도시한 도면.
도 50은 본 발명의 실시예 13에 있어서의 발광 소자의 p 전극에 착안한 단면도.
도 51은 도 50의 발광 소자의 p 전극을 투시한 평면도.
도 52는 실시예 13의 본 발명의 예 S5에 있어서의 발광 및 반사를 도시한 도면.
도 53은 실시예 13의 비교예 T6에 있어서의 발광 및 반사를 도시한 도면.
도 54는 실시예 13의 비교예로서 개시된 본 발명의 예 A에 있어서의 발광 및 반사를 도시한 도면.
도 55는 본 발명의 실시예 14에 있어서, 판형 결정 반사 영역이 격자형으로 드러나 있는 GaN 기판의 주면을 도시한 도면.
도 56은 도 55의 판형 결정 반사 영역을 도시한 GaN 기판의 단면도.
도 57은 본 발명의 실시예 14의 본 발명의 예 S6을 도시한 단면도.
도 58은 본 발명의 실시예 14에 포함되는 도 55와는 별도의 병렬 배치의 판형 결정 영역을 도시한 평면도.
도 59는 도 58의 단면도.
도 60은 본 발명의 실시예 15의 본 발명의 예 S7에 있어서의 발광 및 반사를 도시한 단면도.
도 61은 본 발명의 실시예 15에 있어서의 다른 실시예인 본 발명의 예 S8에서의 발광 및 반사를 도시한 단면도.
도 62는 비교예 T7에 있어서의 발광 및 반사를 도시한 단면도.
도 63은 본 발명의 실시예 16에 있어서의 비교예 T9를 도시한 도면.
도 64는 홈의 깊이와 광의 추출 배율을 관계를 도시한 그래프.
도 65는 인접하는 홈의 피치와 광추출 배율의 관계를 도시한 그래프.
도 66은 홈의 측벽과 GaN 기판의 제2 주표면에 평행한 면과 형성되는 각도 θ와 광추출 배율과의 관계를 도시한 그래프.
도 67은 홈 사이에 형성되는 볼록부의 형상 및 배치와 광추출 배율과의 관계를 도시한 그래프.
도 68은 도 67에 있어서 도시한 볼록부의 원추 사방 배치를 설명하기 위한 평면 모식도.
도 69는 도 67도에 있어서 도시한 원추 육방 배치를 설명하기 위한 평면 모식도.
도 70은 종래의 LED를 도시한 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : GaN 기판
1a : 광방출면(제2 주표면)
2 : n형 GaN 에피텍셜층
3 : n형 AlxGa1-xN층
4 : MQW
5 : p형 AlxGa1-xN층
6 : p형 GaN층
11 : n 전극
12 : p 전극
13 : 와이어
14 : 도전성 접착제
15 : 에폭시계 수지
본 발명은 발광 장치에 관한 것으로, 보다 구체적으로는 질화물 반도체로 형성되는 발광 장치에 관한 것이다. 또한, 본 발명에 있어서의 발광 장치란, 질화물 반도체 기판과 그 위에 적층된 반도체층을 주체로 형성되는 반도체 소자 또는 반도체 칩만을 가리키는 경우도 있고, 또한, 반도체 칩이 실장 부품에 탑재되어 수지 밀봉된 디바이스만을 가리키는 경우도 있다. 또한, 양쪽의 의미로 이용되는 경우도 있다. 또한, 반도체 칩을 단순히 칩이라고 부르는 경우가 있다. 또한, 칩 중 기판 과 그 위에 형성된 에피텍셜층을 단순히 기판이라고 부르는 경우가 있다.
백색 발광 다이오드(LED : Light Emitting Diode)는 지금으로서는 휴대 정보 단말 등의 소형 전자 기기의 조명으로 왕성하게 이용되고 있지만, 이후, 대공간 또는 대면적의 조명에 이용될 가능성을 안고 있다. 대공간, 대면적의 조명으로 이용되기 위해서는 LED 광의 출력을 크게 할 필요가 있다. 이 때문에 LED의 전극에 대전류를 흐르게 하여 발열에 수반하는 온도 상승의 문제를 해결해야 한다.
도 70에 현재 제안되고 있는 GaN계 LED의 구조를 도시한다(특허 공개 제2003-8083호 참조). 이 GaN계 LED에서는 사파이어 기판(101)상에 n형 GaN층(102)을 설치하고, 그 n형 GaN층(102)과 p형 GaN층(104) 사이에 양자 우물 구조(103)를 형성하고 있다. 발광은 이 양자 우물 구조(103)에서 발생한다. p형 GaN층(104)상에는 p 전극(105)이 오믹 접촉되도록 형성되고, 또한 n형 GaN층(102)에는 n 전극(106)이 오믹 접촉되도록 형성되어 있다.
이들 p 전극(105) 및 n 전극(106)은 땜납 볼(107, 108)을 개재시켜 실장 부품(109)에 접속되어 있다. 실장 부품(서브 마운트 부품)은 Si 기판으로 구성되고, 외부로부터의 서지 전압으로부터 보호하기 위한 회로가 형성되어 있다. 즉 Ga, Al, In 등의 III족 질화물 반도체에 대한 회로 고장의 주요한 요인이 과도 전압이나 정전 방전 등의 서지 전압인 것을 중시하여, 발광 장치에 큰 순전압 및 역전압이 인가되지 않도록, 발광 장치 보호를 위한 전력 분로 회로를 제너 다이오드 등으로 형성하고 있다. 서지 전압으로부터의 보호에 대해서는 이후 자세히 설명한다.
상기한 GaN계 LED는 사파이어 기판(101)의 이면측으로부터 광을 방출하도록 (a1) p형 GaN층(104)을 다운 실장하고, 또한, (a2) n형 GaN층(102)에 n 전극층(106)을 형성하고 있는 점에 특징을 갖는다. 이 GaN계 LED의 구조는 도 70에 도시되어 있는 바와 같이 매우 복잡하다. 이러한 복잡한 구조의 원인이 되는 (a2) n형 GaN층(102)에 n 전극층(106)을 형성한 이유는 사파이어 기판(101)이 절연체이기 때문에 사파이어 기판에 n형 전극을 설치할 수 없기 때문이다.
전술한 사파이어 기판을 이용한 발광 장치 뿐만 아니라, 발광 장치에 이용되는 GaAs계, GaP계, GaN계의 화합물 반도체에서는 과도 전압 및 정전 방전으로부터 보호 회로를 발광 장치에 병설하는 제안이, 지금까지 여러 번 있어 왔다(특허 공개 제2000-286457호, 특허 공개 평성 제11-54801호, 특허 공개 평성 제11-220176호 참조). 특히 GaN계 화합물 반도체에서는 역방향의 내압이 50 V 정도로 낮고, 또한 순방향 전압도 150 V 정도의 내압 밖에 없기 때문에, 상기 보호를 위한 전력 분로 회로를 설치하는 것이 중요시되어 있다. 즉, 상기 GaN계 등의 칩을 서브 마운트의 Si 기판상에 형성하고, 그 Si 기판에 제너 다이오드 등을 포함하는 보호 회로를 형성한다. 상기와 같은 많은 보호 회로의 제안은 Ga, Al, In 등의 III족 질화물 반도체에 대한 회로 고장의 주요한 요인이 과도 전압이나 정전 방전 등의 서지 전압이라는 것을 나타내는 증거라고 할 수 있다.
또한, 전술한 보호 회로를 설치한 발광 장치와는 별도로, 도전체인 SiC 기판상에 GaN계 발광 장치를 형성한 예도 알려져 있다. 즉, (SiC 기판의 이면 n 전극/SiC 기판/n형 GaN층/양자 우물 적층 구조(발광층)/p형 GaN층/p 전극)의 적층 구조를 이용하여, p형 GaN층으로부터 광을 방출하는 구조의 LED도 널리 이용되고 있다.
또한, LED로부터 출사되는 광의 이용 효율을 높이기 위해, 기판에 격자형의 홈을 형성함으로써 복수의 볼록 형상부를 형성한 예도 알려져 있다(예컨대, 특허 공개 제2003-23176호)
상기한 도 70에 도시하는 사파이어 기판을 이용한 GaN계 LED에서는 구조가 복잡해지며, 제조 비용이 높아지는 것은 피할 수 없다. 넓은 공간의 조명 용도에 수요를 개척하기 위해서는 LED는 저가인 것이 필수이기 때문에, 상기한 구조는 바람직하지 못하다. 또한, 다운 실장면측에 p 전극(105)과, n 전극(106)이 배치되기 때문에, 전극의 면적, 특히 p 전극의 면적이 제한을 받는다. 대전류를 흐르게 하여 고출력을 얻기 위해서는 p 전극은 특히 대면적으로 하는 것이 바람직하지만, 도 70에 도시하는 구조에서는 제한을 받고, 이 결과, 광 출력에 제한을 받게 된다. 또한, 전류에 수반하여 발생하는 열을 방출한 후에도 한쪽 측면에 2개의 전극층을 배치하는 것은 바람직하지 못하다.
또한, n형 GaN층(102)을 기판과 평행 방향으로 전류가 흐를 때의 저항이 크고, 발열이나 구동 전압 나아가서는 소비 전력 증가의 원인이 되기도 한다. 특히, 성막 공정의 단축화를 목적으로 n형 GaN층의 두께를 얇게 하면, 상기한 발열이나 소비 전력 증가의 문제 외에, 그 n형 GaN 막의 노출 수율이 매우 나빠진다.
또한, 상기한 사파이어 기판을 이용한 발광 장치를 포함해서 발광 장치 전반으로 말할 수 있지만, 방열 면적이 제한되고, 또한, 열저항(단위 면적 당 단위 에너지 투입에 의한 온도 상승)도 크기 때문에, 1 발광 장치 당 주입 전류를 크게 취 할 수 없다. 특히 사파이어 기판을 이용한 경우에는 전술한 바와 같이 p 전극의 면적이 제한을 받기 때문에, 여유가 거의 없는 열설계를 하는 것이 통례이다.
또한, 상기 사파이어 기판을 이용한 GaN계 LED의 경우에는, 방열 면적이 제약되기 때문에 조금이라도 전기 저항을 낮추어 발열량을 저감하기 위해, p 전극과 n 전극을 빗 형상으로 뒤얽히게 하여 접촉 면적을 확대하는 구조를 채용하는 사태에 몰리게 된다. 이러한 빗형 형상의 전극은 가공이 용이하지 않으며, 확실하게 제조 비용 상승으로 이어진다.
전술한 바와 같이, 발광 장치에 있어서 열적 조건의 설계는 기본적인 중요성을 갖고, 대출력을 얻고자 하는 경우, 상기와 같은 열적 조건에 의해 제약을 받아, 그것을 조금이라도 완화하기 위해 복잡한 전극 형상을 억지로 채용해야만 한다.
또한, 다음과 같은 문제가 있다. 사파이어 기판상에 형성된 GaN계 발광 장치를 다운 실장하고, 사파이어 기판의 이면을 광의 방출면으로 할 경우, 사파이어의 굴절률이 1.8 정도이며, GaN의 굴절률이 2.4 정도이기 때문에, 광을 발생하여 전파된 GaN층과 사파이어 기판과의 계면에서, 소정의 입사각 이상의 광은 전반사되어 밖으로 나가지 않는다. 즉, 입사각 θ≥sin-1(1.8/2.4)≒42°의 범위의 광은 GaN층 내에 머물고, 밖으로 나가지 않는다. 이 때문에, 사파이어 기판의 주면에 있어서의 발광 효율이 저하한다. 그러나, 발광 효율의 문제도 중요하지만, 그것만으로 그치지 않는다. 상기 전반사된 광은 GaN층을 전파하고, GaN층의 측부로부터 출사된다. 상기한 전반사되는 광량은 상당한 비율을 차지하고, 또한, GaN층은 얇기 때문에 측 부로부터 출사되는 광의 에너지 밀도는 높아진다. GaN층의 측부에 위치하여 그 광에 조사되는 밀봉 수지는 손상을 받고, 발광 장치의 수명을 단축하는 문제를 발생시킨다.
또한, p층측으로부터 광을 추출하는(SiC 기판 이면 n 전극/SiC 기판/n형 GaN층/양자 우물 적층 구조(발광층)/p형 GaN층/p 전극) 구조의 GaN계 LED에서는 p 전극의 광 흡수율이 크기 때문에 대출력의 광을 효율적으로 밖으로 방출할 수 없다. p 전극의 피복률을 감소시키고, 즉 개구율을 증대시켜 광의 방출량을 늘리고자 하면, p형 GaN층은 전기 저항이 높기 때문에 전류를 p형 GaN층 전체에 널리 퍼지게 하여 흐르게 할 수 없다. 이 때문에 발광을 양자 우물 구조의 전체에 걸쳐 활성화할 수 없으며, 발광 출력이 저하된다. 또한, 전기 저항이 상승하며, 발열이나 전원 용량의 문제를 일으킨다. 또한, 전류를 p형 GaN층 전체에 한결같이 흐르게 하는 것을 목적으로 p형 GaN층의 두께를 두껍게 하면, 이 p형 GaN층에 의한 광의 흡수가 크고, 출력이 제약된다.
본 발명은 구조가 간단하기 때문에 제조가 용이하며, 큰 발광 효율을 장시간에 걸쳐 안정적으로 얻을 수 있는 발광 장치를 제공하는 것을 목적으로 한다.
본 발명의 발광 장치는 질화물 반도체 기판과, 질화물 반도체 기판의 제1 주표면측에 n형 질화물 반도체층과, 질화물 반도체 기판에서 보아 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층을 구비한 발광 장치이다. 이 발광 장치에서는 질화물 반도체 기판의 비저항이 0.5 Ω·cm 이하이며, p형 질화물 반도체층의 측을 다운 실장하고, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면에서 광을 방출한다. 질화물 반도체 기판의 제2 주표면에는 홈이 형성되어 있다.
이 구성에서는 전기 저항이 낮은 질화물 반도체 기판의 이면(제2 주표면)에 n형 전극을 설치하기 때문에, 작은 피복률, 즉 큰 개구율로 n 전극을 설치하더라도 전류를 질화물 반도체 기판 전체에 널리 퍼지게 하여 흐르게 할 수 있다. 이 때문에, 방출면에서 광이 흡수되는 비율이 작아져 발광 효율을 높게 할 수 있다. 또한, 광의 방출은 제2 주표면 뿐만 아니라 측면으로 이루어져도 물론 좋다. 이하의 발광 장치에 있어서도 마찬가지이다.
또한, 전기 저항이 높은 p형 질화물 반도체층 측은 광 방출면이 되지 않기 때문에, p형 질화물 반도체층의 전면에 p형 전극층을 형성할 수 있고, 대전류를 흐르게 하여 발열을 억제한 후에도, 또한, 발생한 열을 전도로 방출한 후에도 적합한 구조를 취할 수 있게 된다. 즉, 열적 요건을 위해 받는 제약이 매우 완화된다. 이 때문에, 전기 저항을 저하시키기 위해 p 전극과 n 전극을 뒤얽히게 한 빗형 형상 등으로 하지 않아도 된다.
또한, GaN 기판이 도전성이 우수하기 때문에, 서지 전압에 대한 보호 회로를 특별히 설치하지 않아도 되고, 또한 내압성도 매우 우수한 것으로 할 수 있다.
또한, 복잡한 가공 공정을 행하지 않아도 되기 때문에, 제조 비용을 저감하는 것도 용이하게 된다.
또한, 질화물 반도체 기판의 광의 출사면인 제2 주표면에 홈을 형성하기 때 문에, 홈의 측면으로부터도 광을 추출할 수 있다. 이 결과, 발광 장치에 있어서의 광의 이용 효율을 향상시킬 수 있다.
또한, 질화물 반도체 「기판」은 독립하여 운반할 수 있는 두께가 상응한 두꺼운 판형 물체를 가리키고, 운반에 있어서 단독으로는 그 자체의 형상을 유지하기 어려운 「막」이나 「층」과는 구별된다. 이 다음에 설명하는 GaN 기판 및 AlN 기판에 대해서도 마찬가지이다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 본 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.
다음에 도면을 이용하여, 본 발명의 실시 형태 및 실시예에 대해서 설명한다. 또한, 이하의 도면에 있어서 동일 또는 해당하는 부분에는 동일한 참조 번호를 붙여 그 설명은 반복하지 않는다.
(실시 형태 1)
도 1 및 도 2를 참조하여 본 발명에 의한 LED의 실시 형태 1을 설명한다.
도 1에 도시하는 바와 같이, GaN 기판(1)의 제1 주표면 측에 뒤에 상세히 설명하는 발광층 등을 포함하는 적층 구조가 형성되고, p 전극(12)이 설치되어 있다. 본 실시 형태에서는 이 p 전극(12)이 도전성 접착제(14)에 의해 리드 프레임 마운트부(21a)에 다운 실장되어 있다.
GaN 기판(1)의 제2 주표면(1a)은 발광층에서 발광한 광을 방출하는 면이며, 이 면에 n 전극(11)이 설치되어 있다. 이 제2 주표면(1a)에는 도 1의 지면에 수직인 방향 및 지면에 평행한 방향으로 각각 연장되는 복수의 홈(80)이 형성되어 있 다. 이 n 전극(11)은 제2 주표면 전체를 덮지 않도록, 제2 주표면(1a)에 있어서의 홈(80) 사이에 위치하는 평탄한 부분 상에 형성된다. n 전극(11)에 피복되어 있지 않은 부분의 비율을 크게 취하는 것이 중요하다. 개구율을 크게 하면, n 전극에 의해 차단되는 광이 감소하여 광을 밖으로 방출하는 방출 효율을 높일 수 있다.
n 전극(11)은 와이어(13)에 의해 리드 프레임의 리드부(21b)와 전기적으로 접속되어 있다. 와이어(13) 및 상기한 적층 구조는 밀봉 부재로서의 에폭시계 수지(15)에 의해 밀봉되어 있다. 상기한 구성 중, GaN 기판(1)으로부터 p 전극(12)에 이르는 사이의 적층 구조가 확대되어 도 2에 도시되어 있다. 도 2에서는 도 1에 있어서의 적층 구조가 상하 반대로 되어 있다.
도 2를 참조하여, GaN 기판(1)상에 n형 GaN 에피텍셜층(2)이 위치하고, 그 위에 n형 AlxGa1-xN층(3)이 형성되어 있다. 그 위에 AlxGa1-xN층과 AlxInyGa1-x-yN층으로 이루어진 양자 우물(MQW : Multi-Quantum Well)(4)이 형성되어 있다. 그 양자 우물(4)을 n형 AlxGa1-xN층(3)과 p형 AlxGa1-xN층(5) 사이에 끼우도록 이 배치하고 있다. 또한, p형 AlxGa1-xN층(5) 위에 p형 GaN층(6)이 배치되어 있다. 상기한 구조에 있어서는 양자 우물(4)에 있어서 발광한다. 또한, 도 1에 도시하는 바와 같이, p형 GaN층(6) 위에 p 전극(12)이 p형 GaN층(6)의 상부 표면의 전면을 피복하도록 형성되며, 다운 실장된다.
다음에, 도 3 및 도 4를 참조하여 도 1∼도 2에 도시한 LED의 제조 방법에 대해서 간단히 설명한다.
우선, GaN 기판을 준비한다. 그리고, 상기 GaN 기판의 제1 주표면상에 MOCVD(Metal 0rganic Chemical Vapor Deposition) 등의 성막 방법을 이용하여 적층 구조(Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층과의 2층 구조가 복수층 중첩된 MQW(Multi-Quantum Well)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)를 형성한다. 다음에, 이 웨이퍼를 활성화 처리하여, Mg 도핑 p형 층의 저저항화를 행하여도 좋다. 이 웨이퍼를 또한, 포토리소그래피 기술과 RIE(Reactive Ion Etching)에 의해 Mg 도핑 p형층측으로부터 Si 도핑 n형층까지 Cl계 가스로 에칭한다. 이 에칭에 의해 도 3에 도시하는 바와 같이, 소자 분리홈(25)을 형성하여 소자 분리를 행한다.
다음에, GaN 기판의 제2 주면(주표면)인 이면의 N면에 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 소정의 간격(거리 L2)으로 칩 중심에 평면 형상이 사각 형상의 n 전극을 형성한다(도 3 및 도 4 참조). n 전극으로서는 GaN 기판에 접하여 아래로부터 순서대로(Ti층/Al층/Ti층/Au층)의 적층 구조를 형성하여도 좋다. 그리고, n 전극(11)과 GaN 기판 이면과의 접촉 저항을 소정의 값으로 하기 위해, 질소(N2) 분위기 중에서 GaN 기판을 가열한다.
다음에, p 전극으로서는 p형 GaN층에 접하여 소정의 두께를 갖는 도전체층을 형성한다. 도전체층으로서는, 예컨대 GaN층에 접하도록 소정의 두께 Ni층을 형성하고, 그 위에 소정의 두께 Au층을 전면에 형성하여도 좋다(도 3 및 도 4 참조). 이 경우, p 전극과 p형 GaN층의 접촉 저항을 소정의 값으로 하기 위해 GaN 기판을 불 활성 가스 분위기 중에서 가열 처리하여도 좋다.
다음에, GaN 기판의 이면(N면)에, 다이싱에 의해 단면 형상이 V 자형의 홈(80)을 형성한다. 홈(80)으로서는, 도 4에 도시하는 바와 같이 세로 방향의 홈(80a)과 가로 방향의 홈(80b)을 각각 복수개 형성한다. 이 때, 홈(80) 사이가 평탄한 표면상에 n 전극(11)이 위치한다. 그 후에, 도 3 및 도 4에 도시하는 바와 같이, 칩 경계(50)가 측면으로서 드러나도록 스크라이브를 행하고, 칩화한 것을 발광 장치로 하였다. 그리고, 도 1을 참조하여 리드 프레임의 마운트부(21a)에 상기칩의 p형 GaN층측이 접하도록 탑재하여 발광 장치를 형성하였다. 마운트부에 도포한 도전성 접착제(14)에 의해 발광 장치와 마운트를 고정하는 동시에, 도통을 얻을 수 있도록 되어 있다. 그리고, n 전극(11)과 리드 프레임의 리드부를 와이어 본드에 의해 도통시킨 후, 에폭시계 수지(15)에 의해 수지 밀봉을 행하여 발광 장치를 램프화 하였다. 또한, 발광 장치로부터의 방열성을 좋게 하기 위해 발광 장치의 p형 GaN층이 전면 마운트부와 접하도록 탑재하여도 좋다. 또한, 도전성 접착제(14)는 열전도가 좋은 Ag계의 것을, 또한 리드 프레임도 열전도가 좋은 CuW계의 것을 선택하여도 좋다.
도 5 및 도 6을 참조하여 본 발명에 의한 LED의 실시 형태 1의 제1 변형예를 설명한다.
도 5 및 도 6에 도시한 LED는, 기본적으로는 도 1 및 도 2에 도시한 LED와 동일한 구조를 구비하지만, n 전극(11)을 GaN 기판의 네 귀퉁이, 즉 4개의 코너 근방에 배치한 점이 도 1 및 도 2에 도시한 LED와 상이하다. 또한, 도 5 및 도 6에 도시한 LED에서는 반도체 칩의 실장에 있어서 반도체 칩을 둘러싸도록 리드 프레임에 반사 컵(37)을 배치하고 있다.
도 5 및 도 6에 도시한 LED의 제조 방법은, 기본적으로 도 1 및 도 2에 도시한 LED의 제조 방법과 동일하다. 단, 도 7에 도시하는 바와 같이, 인접하는 홈(80)의 간격(피치 P)은 도 3에 도시한 피치(P)보다 작고, 하나의 칩 당 홈(80)의 수는 도 1 및 도 2에 도시한 LED보다 많아지고 있다. 이 경우, n 전극(11)의 수가 증가한 것에 대응하여, n 전극(11)의 각각의 면적은 도 1 및 도 2에 도시한 LED의 n 전극(11)의 면적보다 작게 할 수 있다.
도 8을 참조하여, 본 발명에 의한 LED의 실시 형태 1의 제2 변형예를 설명한다.
도 8에 도시한 LED는 기본적으로는 도 1 및 도 2에 도시한 LED와 동일한 구조를 구비하지만, GaN 기판(1)의 제2 주표면(1a)에 형성된 홈(80)의 측벽 형상이 다르다. 즉 홈(80)의 측벽은 바닥부측에 위치하고, 제2 주표면(1a)에 대한 각도가 상대적으로 큰 바닥부측 측벽(84)과, 바닥부측 측벽(84)에 연속해 있으며, 제2 주표면(1a)에 대한 각도가 상대적으로 작은 개구측 측벽(86)으로 구성되어 있다. 이와 같이 하면, 도 1 및 도 2에 도시한 LED보다도, 제2 주표면(1a)에서 출사하는 광의 광량을 보다 크게 할 수 있다.
도 8에 도시한 LED의 제조 방법은, 기본적으로는 도 1 및 도 2에 도시한 LED의 제조 방법과 동일하다. 단, GaN 기판(1)의 제2 주표면(1a)에 홈(80)을 형성하는 공정에서는 2회의 다이싱을 행한다. 즉, 다이싱을 행하는 칼끝의 각도가 상대적으 로 작은 칼을 이용하여 첫 번째 다이싱을 행함으로써, 바닥부측 측벽(84)을 형성한다. 그리고, 칼끝의 각도가 상대적으로 큰 칼을 이용하여, 첫 번째 다이싱을 행한 부분을 투사하도록 두 번째의 다이싱을 행함으로써, 개구측 측벽(86)을 형성한다. 이 때 칼끝이 GaN 기판(1)의 제2 주표면(1a)에 잘라서 끼우는 절삭 깊이는 첫 번째 다이싱에 있어서의 절삭 깊이보다 얕게 되어 있다. 이와 같이 하여, 도 9 및 도 10에 도시하는 바와 같이, 제2 주표면과 평행한 면에 대한 각도가 θ1인 저벽측 측벽(84)과, 제2 주표면과 평행한 면에 대한 각도가 θ2(단, θ2 < θ1)인 개구측 측벽(86)을 갖는 측벽으로 이루어지는 홈(80)을 형성할 수 있다. 또한, 다른 관점에서 말하면, 홈(80)에 있어서는 측벽이 2 단계의 각도를 갖는 부분[저벽측 측벽(84) 및 개구측 측벽(86)]으로 이루어진다. 또한, 전술한 첫 번째 다이싱과 두 번째 다이싱은, 그 순서를 교체하여 실시하여도 좋다.
도 11을 참조하여, 본 발명에 의한 LED의 실시 형태 1의 제3 변형예를 설명한다.
도 11에 도시한 LED는, 기본적으로는 도 1 및 도 2에 도시한 LED와 동일한 구조를 구비하지만, GaN 기판(1)의 제2 주표면(1a)에 형성된 홈(80)의 측벽 형상이 다르다. 즉 도 11에 도시한 LED에서는 홈(80)의 측벽이 GaN 기판(1)의 제2 주표면(1a)으로부터 돌출되는 방향으로 볼록해지는 곡면 형상으로 되어 있다. 그리고, 홈(80)은 도 11의 지면에 수직인 방향 및 지면에 평행한 방향으로 각각 연장되도록 복수개 형성되어 있다. 또한, 인접하는 홈 사이의 볼록부(82)는 반구형으로 되어 있다. 그 때문에, 홈(80)의 폭이 주기적으로 확대·축소되도록 홈(80)은 형성되어 있다.
도 11에 도시한 LED의 제조 방법은, 기본적으로는 도 1 및 도 2에 도시한 LED의 제조 방법과 동일하다. 단, GaN 기판(1)의 제2 주표면(1a)에 홈(80)을 형성하는 공정에서는, 홈(80) 사이의 볼록부(82)가 반구형이 되도록 홈(80)의 측벽이 곡면 형상이 되도록 다이싱 등의 기계 가공이 행해진다.
본 발명에 의한 LED는 전술한 바와 같이 질화물 반도체 기판을 이용한 것이다. 이하, 발광 장치로서의 LED가 구체적인 구성 및 그 효과에 대해서, 보다 자세히 설명한다.
(실시예 1)
최초에, 사파이어 기판과 질화물 반도체 기판인 GaN 기판과의 비교를 행한다. 여기서, 본 발명의 실시예 1에 있어서의 본 발명의 예 A의 LED는, 도 1에 도시한 LED와 같은 구조로 하였다. 이하, 도 1을 참조하면서 본 발명의 예 A의 LED를 설명한다. 도 1에 도시하는 바와 같이, 본 발명의 예 A의 LED에서는 GaN 기판(1)의 제1 주표면의 측에 뒤에 상세히 설명하는 발광층 등을 포함하는 적층 구조가 형성되고, p 전극(12)이 설치된다. 본 실시 형태에서는 이 p 전극(12)이 도전성 접착제(14)에 의해 리드 프레임 마운트부(21a)에 다운 실장되어 있는 점에 하나의 특징이 있다.
GaN 기판(1)의 제2 주표면(1a)은 발광층에서 발광한 광을 방출하는 면이며, 이 면에 n 전극(11)이 설치되어 있다. 이 제2 주표면(1a)에는 도 1의 지면에 수직인 방향 및 지면에 평행한 방향으로 각각 연장되는 복수의 홈(80)이 형성되어 있 다. 이 n 전극(11)은 제2 주표면 전체를 덮지 않도록 제2 주표면(1a)에 있어서의 홈(80) 사이에 위치하는 평탄한 부분상에 형성된다. n 전극(11)에 피복되어 있지 않은 부분의 비율을 크게 취하는 것이 중요하다. 개구율을 크게 하면, n 전극에 의해 차단되는 광이 감소하여, 광을 밖으로 방출시키는 방출 효율을 높일 수 있다.
n 전극(11)은 와이어(13)에 의해 리드 프레임의 리드부(21b)와 전기적으로 접속되어 있다. 와이어(13) 및 상기한 적층 구조는 밀봉 부재로서의 에폭시계 수지(15)에 의해 밀봉되어 있다. 모두 설명한 바와 같이, 상기한 구성 중 GaN 기판(1)으로부터 p 전극(12)에 이르는 사이의 적층 구조를 확대하여 도시한 것이 도 2이다. 도 2에서는 도 1에 있어서의 적층 구조가 상하 반대로 되어 있다.
다음에, 본 발명의 예 A의 LED의 제조 방법에 대해서 설명한다.
(a1) c 면으로부터 0.5°변위된 GaN의 오프 기판을 사용하였다. 이 기판의 비저항은 0.01 Ω·cm이고, 전위 밀도는 1E 7/㎠이며, 두께는 400 ㎛로 하였다.
(a2) MOCVD(Metal 0rganic Chemical Vapor Deposition)로 GaN 기판의 제1 주면인 Ga면상에 다음의 적층 구조를 형성하였다. (Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층과의 2층 구조가 3층 중첩된 MQW(Multi-Quantum Well)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)
(a3) 발광 파장은 450 nm이며, 저온 4.2 K에서의 PL(Photo Luminescence) 강도와 실온 298 K에서의 PL 강도를 비교함으로써 편의적으로 산출한 내부 양자 효율은 40%였다.
(a4) 이 웨이퍼를 활성화 처리하여, Mg 도핑 p형층의 저저항화를 행하였다. 홀 측정에 의한 캐리어 농도는 Mg 도핑 p형 Al0.2Ga0.8N층이 5E 17/㎤, Mg 도핑 p형 GaN층이 1E 18/㎤였다.
(a5) 이 웨이퍼를 또한, 포토리소그래피 기술과 RIE(Reactive Ion Etching)에 의해 Mg 도핑 p형층측에서 Si 도핑 n형층까지 Cl계 가스로 에칭한다. 이 에칭에 의해 도 3에 도시하는 바와 같이, 소자 분리홈(25)을 형성하여 소자 분리를 행하였다. 소자 분리홈(25)의 폭(L3)은 100 ㎛이다.
(a6) GaN 기판의 제2 주면인 이면의 N면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 거리(L2) = 400 ㎛ 마다 칩의 중심에 평면 형상이 정방형 형상이며, 한 변의 폭(D)이 100 ㎛인 n 전극을 부여하였다(도 3 및 도 4 참조). n 전극으로서 GaN 기판에 접하여 아래에서부터 순서대로(Ti층 20 nm/Al층 100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성하였다. 이것을 질소(N2) 분위기 중에서 가열함으로써, 접촉 저항을 1E-5 Ω·㎠ 이하로 하였다.
(a7) p 전극으로서는 p형 GaN층에 접하여 두께 4 nm의 Ni층을 형성하고, 그 위에 두께 4 nm의 Au층을 전면에 형성하였다(도 3 및 도 4 참조). 이것을 불활성 가스 분위기 중에서 가열 처리함으로써, 접촉 저항을 5E-4 Ω·㎠로 하였다.
(a8) 그 후, 다이싱에 의해 기판의 N면 상에 단면 형상이 V 자형의 홈(80)을 형성하였다. 도 3에 도시하는 바와 같이, 홈의 깊이(T3)는 40 ㎛, 홈(80)의 측벽과 GaN 기판(1)의 제2 주표면과 평행한 평면이 이루는 각도θ는 60°, 인접하는 홈 (80)의 피치(P)는 150 ㎛로 하였다.
(a9) 그 후에, 도 3 및 도 4에 도시하는 바와 같이, 칩 경계(50)가 측면으로서 드러나도록 스크라이브를 행하고, 칩화한 것을 발광 장치로 하였다. 칩화한 발광 장치는 광의 방출면이 300 ㎛ □(1변의 길이가 300 ㎛의 사각형)의 형상이며, 발광층이 300 ㎛ □의 형상을 취한다. 즉 도 4에 있어서, L1 = 300 ㎛이며, L2 = 400 ㎛이다. 또한, 소자 분리홈의 폭(L3) = 100 ㎛이며, n 전극의 한 변의 폭(D) = 100 ㎛이다.
(a10) 도 1을 참조하여, 리드 프레임의 마운트부(21a)에 상기 칩의 p형 GaN층측이 접하도록 탑재하여 발광 장치를 형성하였다. 마운트부에 도포한 도전성 접착제(14)에 의해 발광 장치와 마운트를 고정하는 동시에, 도통을 얻을 수 있도록 하고 있다.
(a11) 발광 장치로부터의 방열성을 좋게 하기 위해 발광 장치의 p형 GaN층이 전면 마운트부와 접하도록 탑재하였다. 또한 접착제는 열전도가 좋은 Ag계의 것을, 또한 리드 프레임도 열전도가 좋은 CuW계의 것을 선택하였다. 이것에 의해, 얻어진 열저항은 8℃/W였다.
(a12) 또한, n 전극과 리드 프레임의 리드부를 와이어 본드에 의해 도통시킨 후, 에폭시계 수지에 의해 수지 밀봉을 행하여 발광 장치를 램프화 하였다.
다음에, 비교예 B에 대해서 간단히 설명한다. 도 12에 있어서, p 전극(112)이 리드 프레임 마운트부에 도전성 접착제(114)에 의해 다운 실장되어 있다. 또한, n 전극이 도전성 접착제(114)에 의해, p 전극이 접속되어 있는 리드 프레임 마운트 부와는 분리된 리드 프레임 마운트부(121a)에 접속되어 있다. 이 위에 발광층을 포함하는 적층 구조(도 13)가 설치되고, n형 GaN층(102)의 소정 범위에 접하고 있다. n형 GaN층(102)은 사파이어 기판(101)에 형성되어 있으며, 상기 적층 구조가 접하고 있는 범위 외의 범위에 n 전극(111)이 설치되어 있다. n 전극(111)은 와이어 또는 도전성 접착제에 의해 리드 프레임 마운트부(121a), 또는 리드 프레임 리드부(121b)와 전기적으로 접속되어 있다. 또한, 사파이어 기판(101)에 있어서 n 전극(111)이 형성된 표면과 반대측에 위치하는 표면[도 12에 있어서의 사파이어 기판(101)의 상부 표면]에는 도 1에 도시한 GaN 기판(1)에 형성된 홈(80)과 같은 구조의 홈(180)이 형성되어 있다.
발광층으로부터 발광된 광은 사파이어 기판(101)을 통해 외부로 방출된다. 사파이어 기판을 포함하는 상기한 적층 구조를 덮도록 에폭시계 수지(115)가 밀봉된다.
(b1) c 면으로부터 0.2°변이된 사파이어의 절연 오프 기판을 사용하였다. 이 사파이어 기판의 두께는 400 ㎛로 하였다.
(b2)∼(b4) 본 발명의 예 A에 있어서의 (a2)∼(a4)와 동일한 처리를 실시하였다.
(b5) 비교예 B의 경우, 사파이어 기판은 절연체이기 때문에, n 전극은 p 전극과 동일한 성장막측에 설치해야 한다. 그래서 이 웨이퍼를 또한 포토리소그래피 기술과 RIE에 의해, Mg 도핑 p형층측에서 Si 도핑 n형층까지 Cl계 가스로 에칭함으로써, n 전극을 설치하기 위한 n형 GaN층을 노출시키고, 또한 본 발명의 예 A와 같 은 소자 분리를 행하였다(도 14, 도 15). 소자의 형상은 300 ㎛ □이며, 그 중에서 노출시킨 n형 GaN의 넓이는 하나의 소자 당 150 ㎛ □이다. 즉, 노출부 사각형 단의 변의 길이(L4)는 150 ㎛이다.
(b6) 노출된 n형 GaN층 상에는 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 직경 100 ㎛인 n 전극을 부여하였다. 두께, 열처리, 접촉 저항은 본 발명의 예 A와 동일하게 하였다.
(b7) p 전극을 소자 300 ㎛ □로부터 n형 GaN 노출부 150 ㎛ □를 제외한 p형 GaN층부에 설치하였다. 두께, 열처리, 접촉 저항은 본 발명의 예 A와 동일하게 하였다.
(b8) 본 발명의 예 A에 있어서의 (a8)과 마찬가지로, 다이싱에 의해 홈(180)을 형성하였다.
(b9)∼(b10) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(b11) 본 발명의 예 A와 마찬가지로, 발광 장치부터의 방열성을 좋게 하기 위해서, 발광 장치의 p형 GaN층이 전면 마운트부와 접하도록 탑재하였다. 도 12에 있어서, p형 GaN층(106)과 p 전극(112)과의 접촉 면적은 0.0675 ㎟로 하였다. 발광 장치의 발열은 양자 우물층(104)과 p형 GaN층(106)에서 발생하기 때문에, 이 방열은 주로 p 전극(112)의 면적으로 결정된다. 도 12의 경우에는, n 전극(111)도 도전성 접착제(114)로 리드 프레임의 마운트부(121a)에 접속되어 있지만, 방열 면적은 실질적으로 상기한 접촉 면적 0.0675 ㎟이다. 본 발명의 예 A의 p형 GaN층(6)과 p 전극(12)과의 접촉 면적은 0.09 ㎟이다. 접착제, 리드 프레임의 재질은 본 발명의 예 A와 동일하게 하였다. 비교예 B에서는 상기한 구조를 반영하고, 열저항은 10.4℃/W로 본 발명의 예 A의 1.3배로 나빠졌다.
(b12) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(실험 및 그 결과)
본 발명의 예 A와 비교예 B를 적분구 내에 탑재한 소정의 전류를 인가하고, 집광되어 검출기로부터 출력되는 광출력치의 비교를 행하였다. 결과를 도 16에 도시한다. 도 16에 의하면 전류가 누설되지 않고 MQW층에 주입되어, MQW층에서의 비발광성 재결합이 비교적 적고, 또한 발열에 의한 칩의 온도 상승이 작은 비교적 이상적인 상태에서 광출력치는 인가한 전류의 증가에 비례하여 증가한다. 예컨대 20 mA의 주입으로서는 본 발명의 예 A가 8 mW이며, 또한 비교예 B가 7.2 mW의 출력를 얻을 수 있었다.
그러나, 전류를 5배로 하여 100 mA를 인가한 경우, 본 발명의 예 A에서는 5배의 40 mW의 출력을 얻을 수 있었지만, 비교예 B에서는 25.2 mW밖에 얻을 수 없었다(도 16 참조). 이 때의 MQW 발광부에서의 전류 밀도는 도 17에 도시하는 바와 같이, 본 발명의 예 A에서는 110 A/㎠이며, 비교예 B에서는 150 A/㎠이었다. 즉, 본 발명의 예 A의 MQW 발광부에서의 전류 밀도가 비교예 B의 전류 밀도보다 커지고 있다.
이것은 본 발명의 예 A에서는 방열 면적이 발생하는 열에 대하여 충분히 넓게, 또한, n 전극을 기판의 제2 주표면측에 설치함으로써 전류 밀도가 극단적으로 커지는 부위가 없는 구조로 이루어져 있는 것을 의미한다. 이것에 대해서 비교예 B에서는 방열 면적이 본 발명의 예 A보다도 작고, 또한, n 전극을 노출시킨 n형 GAN층 상에 설치되어 있기 때문에, n형 GaN층 내부를 층에 평행한 방향으로 흐르는 전류의 전류 밀도가 극단적으로 지나치게 커지는 것을 의미한다. 그 결과, 비교예 B에서는 발열이 더 증가하게 된다.
또한, 본 발명의 예 A는 비교예 B와 다르고, n 전극과 p 전극이 대향한 위치에 있기 때문에, 전기적 쇼트의 우려가 없으며, 동일한 측에 있는 비교예 B에서 예컨대 쇼트를 방지하기 때문에, p 전극과 n 전극 사이를 전기적으로 절연하기 위한 막을 설치하는 불필요한 제조 비용의 증가를 막는 것도 가능하다.
또한, 본 발명의 예 A 및 비교예 B의 정전 내압에 대한 시험 결과를 설명한다. 시험은 발광 장치와, 정전기가 차지된 콘덴서를 대향시켜 양자간에 방전을 발생시켰다. 이 때, 비교예 B에서는 대략 100 V의 정전압으로 파괴되었다. 한편, 본 발명의 예 A에서는 대략 8000 V까지 파괴되는 일이 없었다. 본 발명의 예 A에서는 비교예 B의 약 80배의 정전 내압을 갖는다는 것을 알았다.
또한, 상기한 본 발명의 예 A에서는, GaN 기판 상에 GaN계 발광 장치를 형성하기 때문에, GaN계 발광 칩을 다운 실장하여 GaN 기판 이면으로부터 광을 방출하게 하여도 굴절률의 차이가 양자간에 없기 때문에 전반사를 하지 않고, GaN계 발광칩으로부터 GaN 기판으로 광이 전파된다. 이 때문에, 사파이어 기판을 이용하여 GaN 계 발광 장치를 형성한 구조에 비해서, GaN 기판 주면에 있어서의 광출력을 높일 수 있다. 또한, GaN층의 측부에서 광이 극단적으로 집중되어 출사되지 않기 때 문에, 밀봉 수지가 손상을 입는 경우가 없어지며, 밀봉 수지에 의해 수명이 제약을 받는 일이 없어진다.
본 발명예에서는 발광 파장 450 nm에서의 일례를 도시한 것에 지나지 않고, 발광 파장이나 층 구조를 변경한 경우에도 동일한 효과를 얻을 수 있다. 또한, 기판의 특성이 동등하면, GaN 기판 대신에 AlxGa1-xN 기판(단, x는 0보다 크고 1 이하임)을 이용하여도 동일한 효과를 물론 얻을 수 있다.
(실시예 2)
본 발명의 실시예 2에서는 또한, 대면적화 하였을 때의 본 발명의 예 C에 대해서 설명한다. 본 발명의 예 C는, 도 1에 도시하는 본 발명의 예 A의 구조와 동일하지만, 그 치수 L1이 본 발명의 예 A에서는 0.3 mm(300 ㎛)이었던 데 비하여, 본 발명의 예 C에서는 L1은 3 mm로 본 발명의 예 A의 10배로 하였다. 따라서 면적에서는 100배로 되어 있다. 우선, 본 발명의 예 C의 제조 방법은 다음과 같다.
(본 발명의 예 C)
(c1)∼(c5) GaN 기판에 큰 것을 이용하지만, 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행한다.
(c6) GaN 기판의 이면인 제2 주표면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 3.1 mm 마다 칩 중심에 평면 형상이 사각 형상이며, 한 변의 폭(D)이 100 ㎛인 n 전극을 부여하였다. n 전극으로서는 상기 GaN 기판의 이면에 접하여 아래에서부터 순서대로(Ti층 20 nm/Al층 100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성하였다. 이것을 불활성 분위기 중에서 가열 처리함으로써, 접촉 저항을 1E-5 Ω·㎠ 이하로 하였다.
(c7)∼(c8) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(c9) 그 후에 소정의 형상이 되도록 스크라이브를 행하고, 칩화한 것을 발광장치로 하였다. 칩화한 발광 소자의 크기는 3 mm □이다.
(c10)∼(c12) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 실시하였다. 다음에, 본 발명의 예 C의 n 전극의 배치를 변형한 변형예 C1을, 이하와 같이 제작하였다.
(본 발명의 예 C1)
상기 본 발명의 예 C의 변형예인 본 발명의 예 C1은, 기본적으로는 도 5 및 도 6에 도시한 LED와 동일한 구조를 구비한다. 도 5 및 도 6에 도시하는 바와 같이, 본 발명의 예 C1에서는 n 전극(11)을 GaN 기판의 네 귀퉁이, 즉 4개의 코너에 배치한 점에 특징이 있다. 단, 도 5에서는 n 전극(11)을 평면적으로 보아 활성층과 일부 중복되도록 배치되어 있지만, 본 발명의 예 C1에서는 n 전극(11)은 평면적으로 보아 활성층 외부에 위치하도록 배치된다. 또한, 반도체 칩의 실장에 있어서 반도체 칩을 둘러싸도록 리드 프레임에 반사컵(37)을 배치하고 있다.
상기 본 발명의 예 C1의 제조에서는 본 발명의 예 A와 대응하는 공정에 있어서 동일한 처리를 실시하였다. 단, 본딩 와이어에는 4 개의 Au 선을 이용하고, 각각의 단면 직경은 25 ㎛로 하였다. 4개의 코너에 위치하는 각 n 전극의 형상은 45 ㎛ □이다.
다음에, 비교예 D에 대해서 설명한다. 비교예 D의 구조는, 도 12에 도시하는 구조와 동일하다. 단, 도 12의 비교예 B에 있어서의 L1이 300 ㎛(0.3 mm)이었던 것에 비하여, 비교예 D의 L1은 3 mm로 10배로 되어 있다. 또한, n 전극을 형성하는 n형 GaN층 부분의 치수 L4는 도 12의 비교예 B와 동일한 150 ㎛이다. 비교예 D의 제조 방법은 다음과 같다.
(비교예 D)
(d1) c 면으로부터 0.2°변이된 사파이어 대사이즈의 절연 오프 기판을 사용하였다. 사파이어 기판의 두께는 400 ㎛로 하였다.
(d2)∼(d4) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 실시하였다.
(d5) 비교예 D의 경우, 사파이어 기판이 절연체이기 때문에, n 전극은 p 전극과 동일한 성장막측에 설치해야 한다. 그래서, 이 웨이퍼를 또한 포토리소그래피 기술과 RIE에 의해, Mg 도핑의 p형층측에서 Si 도핑의 n형층까지 Cl계 가스로 에칭 함으로써, n 전극을 설치하기 위한 n형 GaN층을 노출시켜 본 발명의 예 A와 같은 소자분리를 행하였다. 소자의 크기는 상기한 바와 같이 3 mm □로 대형 크기로 하였다. n 전극을 배치하기 위해 노출시킨 n형 GaN층 부분의 넓이는 하나의 소자 당 150 ㎛ □로 하였다.
(d6) 노출시킨 n형 GaN층 상에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 직경 100 ㎛인 n형 전극을 부여하였다. 두께, 열처리, 접촉 저항은 본 발명의 예 A와 동일하다.
(d7) p 전극은 소자 영역 3.1 mm □로부터 소자 분리홈과 n 전극을 배치하기 위한 n형 GaN층의 노출부 E150 ㎛ □를 제외한 p형 GaN층에 설치하였다. 두께, 열처리, 접촉 저항은 본 발명의 예 A와 동일하게 하였다.
(d8)∼(d12) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다.
다음에, 또 하나의 비교예 E에 대해서 설명한다. 비교예 E는 도 18에 도시하는 바와 같이 사파이어 기판을 이용하여, p 전극(112) 및 n 전극(111)을 함께 다운 실장측에 설치하는 점에서는 비교예 B 및 D와 동일하다. 그러나, 도 19의 평면도로부터 분명한 바와 같이, p 전극(112)을 빗 형상으로 하여 n 전극(111)을 빗살 사이에 배치하고, p 전극(112)과 n 전극(111) 사이에 절연체를 배치하고 있다는 점에서 상이하다. 이것은 p 전극과 n 전극을 흐르는 전류를 균등화하여 전류 밀도가 극단적으로 높아지는 개소가 발생하지 않도록 하기 위함이다. 이 비교예 E의 제조 방법은 다음과 같다.
(비교예 E)
비교예 D와 같은 제작 방법으로, n 전극(111)은 0.5 mm 마다 5 개, 0.1 mm 폭의 빗형 전극을 설치하였다(도 18 및 도 19 참조). n 전극(111)과 p 전극(112) 사이를 0.1 mm 격리로 하면서, n형 GaN층(102)의 나머지 이면 부분에 p 전극을 설치하였다. 또한, 각각의 전극이 전기적으로 쇼트되지 않도록, n 전극과 p 전극 사이의 간극에는 표면 보호를 위한 절연체(119)를 설치하였다. 또한, 쇼트되지 않도 록 리드 프레임 마운트부(121a)의 각각의 전극 위치에 대응하는 부분에 도전성 접착제(114)를 설치하여, 칩과 리드 프레임의 가로 및 세로 방향, 또한, 회전 방향의 변위를 제어하면서 칩을 리드 프레임에 탑재하였다.
(실험 및 그 결과)
본 발명의 예 C와 비교예 D를 적분구 내에 탑재한 후 소정의 전류를 인가하여, 집광되어 검출기로부터 출력되는 광출력치의 비교를 행하였다. 20 mA의 전류 인가에 있어서, 본 발명의 예 C의 출력은 8 mW이며, 한편, 비교예 D에서는 7.2 mW이었다. 한편, 2 A(2000 mA)의 전류를 인가하였을 때, 본 발명의 예 C에서는 100배의 출력 800 mW를 얻을 수 있었다. 그러나, 비교예 D에서는 파손되어 있었다.
그래서 비교예 D를 수지 밀봉을 하지 않은 상태로, 전류를 인가하면서 서모뷰어로 소자의 온도를 측정한 결과, n 전극으로부터 MQW 발광부에 n형 GaN층 내부를 층에 평행한 방향으로 집중하여 전류가 흐르는 부위가 이상 발열하여, 파손되었다는 것을 알았다.
그래서, 또한, 비교예 D에 대하여 n형 전극으로부터 MQW 발광부에 n형 GaN층 내부를 층에 평행한 방향으로 흐르는 전류가 분산되는 구조를 제작하였다. 이것이 상기한 비교예 E이다. 비교예 E에서는 인가 전류 20 mA로 7.2 mW, 2 A로 720 mW와, 본 발명의 예 C의 0.9배의 출력을 얻을 수 있었다.
이와 같이, 본 발명의 예 C에 가까운 성능을 얻고자 하면, 본 발명의 예 C에 비해서 매우 복잡한 구조 및 프로세스가 필요해지기 때문에 제조 비용은 매우 커진다.
다음에, 상기한 본 발명의 예 C, 비교예 D 및 E에 대해서 정전 내압의 시험을 행하였다. 시험은 상기한 바와 같이, 발광 장치와, 정전기가 차지된 콘덴서를 대향시켜 양자간에 방전을 발생시켰다. 이 때, 비교예 D 및 E에서는 대략 100 V의 정전압으로 파괴되었다. 한편, 본 발명의 예 C에서는 대략 8000 V까지 파괴되는 일은 없었다. 즉 본 발명예에 있어서는 80배 정도의 매우 높은 정전 내압을 얻을 수 있었다.
본 발명의 예 C1에서는 개구율은 50%를 크게 상회하며 거의 100%이다. 또한, GaN 기판의 코너에 위치함으로써, 중앙에 위치하는 경우와 비교해서 광추출의 장해가 되는 것은 비약적으로 저감된다. 이미 진술한 바와 같이, 본 발명의 예 C1에서는 평면적으로 보아 n 전극은 활성층 외측에 위치하기 때문에 n 전극이 광추출에 영향을 미치는 일은 완전히 없어진다. 이 결과, 본 발명의 예 C1에서는 본 발명의 예 C보다 더 높은 출력을 얻는 것이 가능하다.
(실시예 3)
본 발명의 실시예 3에서는 광방출면에 있어서의 개구율 및 GaN 기판의 전기저항의 광출력에 미치는 영향을 측정하였다. 개구율의 조정은 기판 면적 또는 p 전극 크기와 n 전극 크기를 변경함으로써 행하였다. 시험체는 도 1에 도시하는 구조의 LED를 이용하였지만, 일부의 시험에 대해서는 도 20에 도시하는 바와 같이, 형광재(26)를 배치하여 백색 LED로 한 시험체에 대해서도 시험하였다. 시험체는 본 발명의 예 F와, GaN 기판의 비저항이 본 발명의 범위에 들어가지 않는 비교예 G 및 H의 3체이다. 이 후에 설명하는 시험체 F, G, H의 각각에 대해서 도 1에 도시하는 형광재를 포함하지 않고 에폭시계 수지로 밀봉한 것과, 도 20에 도시하는 형광재를 탑재한 백색 LED를 제작하였다. 개구율은 {(p 전극 면적-n 전극 면적)/p 전극 면적} × 100(%)으로 하였다.
본 발명의 예 F의 L1 = 8 mm, D = 100 ㎛이며, 개구율은 대략 100%이다. 또한, 비교예 G의 L1 = 0.49 mm, D = 100 ㎛이며, 개구율은 97%이다. 또한, 비교예 H의 L1 = 8 mm, D = 7.51 mm이며, 개구율은 31%이다. 상기 본 발명의 예 F 및 비교예 G, H의 제조 방법에 대해서 다음에 설명한다.
(본 발명의 예 F)
(f1)∼(f8) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(f9) 그 후에 소정의 형상이 되도록 도 21에 도시하는 바와 같이 스크라이브를 행하고, 칩화한 것을 발광 장치로 하였다. 얻은 발광 장치는 8 mm □이다.
(f10)∼(f12) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(f13) 상기한 (f12)와는 별도로 (f11)에 있어서 리드 프레임의 마운트에 탑재한 것 위의 n 전극측에 형광재를 탑재한 후에 에폭시계 수지에 의해 수지 밀봉을 행하여, 백색으로 발광하는 램프를 제작하였다. 이것에는 450 nm의 광출력 1 와트 당 180 lm을 얻을 수 있는 형광재를 사용하였다.
(비교예 G)
(g1) c 면으로부터 0.5°변이된 n형 GaN의 오프 기판을 사용하였다. 비저항 0.6 Ω·cm와 본 발명의 범위 0·5 Ω·cm 이하보다 높은 것을 선택하였다. 이 GaN 기판의 전위 밀도는 1E 7/㎠이며, 또한 두께는 400 ㎛로 하였다.
(g2)∼(g8) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(g9) 그 후에, 소정의 형상이 되도록 스크라이브를 행하여 칩화한 것을 발광 장치로 하였다. 얻은 발광 장치는 0.49 mm □이다.
(g10)∼(g13) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(비교예 H)
(h1) c 면으로부터 0.5°변이된 n형 GaN의 오프 기판을 사용하였다. 비저항0.6 Ω·cm와 본 발명의 범위 0.5 Ω·cm 이하보다 높은 것을 선택하였다. 이 GaN 기판의 전위 밀도는 1E 7/㎠이며, 또한 두께는 400 ㎛로 하였다.
(h2)∼(h8) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(h9) 그 후에 소정의 형상이 되도록 스크라이브를 행하고, 칩화한 것을 발광장치로 하였다. 얻은 발광 장치는 8 mm □이다.
(h10)∼(h13) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(실험 및 그 결과)
(1) 본 발명의 예 F 및 비교예 G, H에 대해서, n 전극으로부터 MQW층으로 전 류가 비교적 균일하게 퍼지는 범위의 전류 분포를 시뮬레이션으로 산출하였다. 이 시뮬레이션 결과를 본 발명의 예 F 및 비교예 G, H의 소자 설계에 반영하고 있다. 도 22에 전류가 퍼지는 이미지도를 도시하였다. 또한, 도 23에 있어서, 전류 밀도는 n 전극 중심의 값을 1로 한다.
(ⅰ) 본 발명의 예 F의 결과 : n 전극 바로 아래는 가장 전류 밀도가 크고, n 전극으로부터 멀어짐에 따라 전류 밀도는 작아졌다. 또한, n 전극 바로 아래의 1/3이상의 전류 밀도를 얻을 수 있는 범위가 n 전극 바로 아래를 중심으로 직경 12 mm가 되었다. 이 결과를 토대로 발광 장치의 크기는 이것에 내포되는 8 mm □로 하였다. GaN 기판의 제2 주표면인 N 면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 8.1 mm 마다 칩 중심에 평면 형상이 정방 형상이며, 1 변의 폭이 100 ㎛인 n형 전극을 부여하였다. 이 경우, GaN 기판의 N 면 상에서 n형 전극이 없는 부분, 즉 개구율은 소자 당 대략 100%이다. 두께, 열처리, 접촉 저항은 본 발명의 예 A와 동일하다. (ii) 비교예 G의 결과 : n 전극 바로 아래의 1/3 이상의 전류 밀도가 얻어지는 범위가 n 전극 바로 아래를 중심으로 직경 0.7 ㎜가 되었다. 여기서 본 발명의 예 E와 n 전극의 크기를 합쳐 폭 D를 100 ㎛로 하고, 칩 크기는 직경 0.7 ㎜에 내포되는 0.49 mm □로 하였다. 여기서 GaN 기판의 N 면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 0.5 mm 마다 칩 중심에 평면 형상이 정방 형상이며 폭이 100 ㎛인 n형 전극을 부여하였다. 이 경우, 개구율은 소자 당 대략 97%이다. 두께, 열처리, 접촉 저항은 본 발명의 예 A∼E와 동일하다. (ⅲ) 비교예 H에서는 본 발명의 예 E와 칩의 크기를 합쳐서 8 mm □로 하였다. GaN 기판의 전기 저항은 비교예 G와 동일하며, 전류의 퍼짐이 직경 0.7 mm가 되기 때문에, 8 mm □에 균일하게 전류를 흐르게 하고자 하면(n형 전극 바로 아래의 1/3 이상), n 전극은 직경 7.51 ㎜ 필요하다. 여기서, GaN 기판의 제2 주표면(광방출면)에는 스크라이빙의 폭을 0.1 ㎜로 하여, 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 8.1 mm 마다 평면 형상이 정방 형상으로서 1 변의 폭이 7.51 mm인 n 전극을 부여하였다. 이 경우, 개구율은 소자 당 대략 31%가 된다.
(2) 본 발명의 예 F와 비교예 G, H를, 형광재를 탑재하지 않은 것 끼리를, 적분구 내에 탑재한 후, 소정의 전류를 인가하고, 집광되어 검출기로부터 출력되는 광출력치의 비교를 행하였다. 결과를 도 24 및 도 25에 나타낸다.
20 mA의 전류 인가에서는 본 발명의 예 F와 비교예 G, H는 전극을 배치하지 않는 부분의 면적률과 정합하도록 각각 8 mW, 7.8 mW, 2.5 mW의 출력이 되었다. 본 발명의 예 F에서 가장 높은 광출력이 얻어지고, 비교예 G도 본 발명의 예 F 만큼은 아니지만, 비교적 높은 광출력을 얻을 수 있었다. 여기서, 또한, 500배의 10 A를 인가한 경우, 본 발명의 예 F 및 비교예 H는 각각 전극을 배치하지 않은 부분의 면적률에 따라서 4 W 및 1.3 W의 출력을 얻을 수 있었다.
비교예 G에서는 인가 전류 0.26 A에서 발광부의 전류 밀도가 110 A/㎠일 때의 0.1 W의 출력까지는 인가 전류의 증가에 비례하여 출력이 증가하였다. 그러나, 그 후 열 발생에 의한 온도 상승과 함께 출력이 포화되고, 전류 10 A의 인가에 의해 발광 장치가 파손되었다.
또한, 상기한 3종 시험체의 휘도를 측정한 결과를 도 26 및 도 27에 나타낸 다. 본 발명의 예 F와 비교예 H는 동일한 형광재를 사용하더라도 각각 전극을 배치하지 않는 부분의 면적률에 따라 얻어지는 휘도가 변하기 때문에, 10 A의 인가 전류로 720 lm/칩, 234 lm/칩이 되었다. 비교예 G는 전류 인가 0.26 A에 있어서의 18 1m/칩이 열적인 한계이며, 전류를 10 A 인가하면 파손된다. 도 26 및 도 27에 의하면, 고전류로 높은 휘도를 얻을 수 있었던 것은 본 발명의 예 F뿐이었다.
또한, 본 실시예에 있어서 전류 인가를 최대 10 A로 한 것은, 그 이상 전류를 늘리면, n 전극에서의 줄 발열 밀도가 지나치게 커질 가능성이 있기 때문이다.
n 전극을 크게 하거나 또는 접촉 저항을 충분히 내리면, 최대 전류가 전류 밀도 110 A/㎠에 대한 70 A까지 동일한 효과를 얻을 수 있다.
(본 발명의 예 F-2 및 F-3)
그래서, 본 발명의 예 F와 동일한 처리를 실시하고, 본 발명의 예 F-2에서는 n 전극의 한 변의 폭 D를 1 mm(면적 1 ㎟)로 하고(1 mm □로 하고), GaN 기판의 중앙에 배치하였다. 또한, 본 발명의 예 F-3에서는 n 전극을 450 ㎛ □로 하고, GaN 기판의 4개의 코너에 배치하였다(도 28 및 도 29 참조). 도 28 및 도 29에 도시하는 바와 같이, 4개의 코너에 위치하는 n 전극은 각각 본딩 와이어에 의해 리드 프레임과 전기적으로 접속되어 있다. 본딩 와이어에는 Au 선을 이용하고, 그 단면의 직경은 300 ㎛이다. 이 경우의 개구율은 모두 대략 100%이다. 또한, 본 발명의 예 C1과 마찬가지로 컵형의 반사체인 반사컵(37)을 배치하였다.
본 발명의 예 F와 마찬가지로 형광재를 탑재하지 않은 것을 적분구에 장입한 후, 소정의 전류를 인가하여 발광시켰다. 그 광을 집광하는 검출기로부터 출력되는 광출력치를 계측한 바, 20 mA의 전류 인가에서는 8 mW, 인가 전류를 상기한 500배의 10 A로 한 경우에는 4 W, 또한, 70 A를 인가한 경우에는 28 W의 출력을 얻을 수 있었다.
또한, 형광재를 배치하여 백색광화 한 LED의 경우, 5040 lm/칩의 휘도를 얻을 수 있었다.
물론 크기가 작고, 인가 전류의 비교적 작은 발광 장치를 여러 개 나열하여 동일한 출력을 얻을 수 있지만, 소자 배치의 위치 정밀도를 위해서나 전기적 쇼트를 회피하기 위해 소자간에 일정 거리가 필요해지며, 전체의 크기가 극단적으로 커지거나, 또한 1개 1개의 소자에 도통을 하거나 하면, 극단적으로 비용이 높아지거나 하여 실용적이지 않다. 본 발명에 의하면 이러한 문제를 피해 종래와 완전 동일한 제조 프로세스 수를 이용하여, 거의 동일한 비용으로 또한 크기도 필요 최소한으로 높은 발광 출력을 얻을 수 있다.
또한, 발광 파장이나 층 구조가 변하더라도, 또는 기판의 특성이 동등하면, GaN 기판 대신에 AlxGa1-xN 기판(단, x는 0보다 크고 1 이하임)을 이용하더라도 물론 동일한 효과가 있다.
도 28 및 도 29에 도시하는 바와 같이, GaN 기판의 코너에 위치하는 n 전극과 리드 프레임을 반경 150 ㎛의 4 개의 Au 선으로 전기적으로 접속함으로써, 전극이나 와이어가 광추출에 장해가 되는 일이 없어지기 때문에, 광출력을 더욱 높일 수 있다.
(실시예 4)
본 발명의 실시예 4에서는 GaN 기판 두께의 광출력에 미치는 영향에 대해서 설명한다. 도 1에 도시하는 LED와 동일한 구조를 갖는 본 발명의 예 I, J, K 3체의 시험체를 이용하여 GaN 기판의 광흡수를 측정하였다. 시험체의 제작 방법에 대해서 설명한다.
(본 발명의 예 I)
(i1) c 면으로부터 0.5°변위된 GaN의 오프 기판을 사용하였다. 이 기판의 비저항은 0.01 Ω·cm이고, 전위 밀도는 1E 7/㎠이었다. 이 GaN 기판은 두께 100 ㎛로 하였다.
(i2) MOCVD에 의해 GaN 기판의 제1 주표면 상에 순서대로 다음 층을 형성하였다. 즉 (GaN 버퍼층/Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.05Ga0.95N층과의 2층 구조가 3층 중첩된 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)의 적층 구조를 형성하였다.
(i3) 발광 파장은 380 nm이며, 저온 4.2 K에서의 PL 강도와 실온 298 K에서의 PL 강도를 비교함으로써 편의적으로 산출한 내부 양자 효율은 40%였다.
(i4)∼(i5) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 실시하였다.
(i6) 우선, 점형의 n 전극으로부터 MQW층으로 전류가 비교적 균일하게 퍼지는 범위를 시뮬레이션으로 산출하였다. 그 결과, n 전극 바로 아래가 가장 전류 밀 도가 크고, n 전극으로부터 멀어짐에 따라서 전류 밀도가 작아졌다. 또한, n 전극 바로 아래의 1/3 이상의 전류 밀도를 얻을 수 있는 범위가 n 전극 바로 아래를 중심으로 직경 3 mm가 되었기 때문에, 발광 장치의 크기는 그것에 내포되는 1.6 mm □로 하였다. GaN 기판의 N 면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 1.7 mm 마다 평면 형상이 정방 형상이며 1변의 폭 100 ㎛(100 ㎛ □)인 n형 전극을 부여하였다. 이 경우, GaN 기판의 Ga 면 상에서 n형 전극이 없는 부분, 즉 개구율은 소자 당 대략 100%이다. 두께, 열처리, 접촉 저항은 본 발명의 예 A와 같다.
(i7)∼(i8) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(i9) 그 후에 소정의 형상이 되도록 스크라이브를 행하여 칩화한 것을 발광장치로 하였다. 얻은 발광 장치는 1.6 mm □이다.
(i10)∼(i12) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(본 발명의 예 J)
(j1) c 면으로부터 0.5°변위된 AlxGa1-xN의 오프 기판을 사용하였다. 비저항은 0.01 Ω·cm이고, 전위 밀도는 1E 7/㎠이었다. n형 AlxGa1-xN 기판의 두께는 100 ㎛로 하였다. Al 원자 비율 x = 0.2, 0.5, 1로 3 종류를 이용하였다.
(j2) MOCVD에 의해 AlxGa1-xN 기판의 제1 주표면 상에 다음의 적층 구조를 형 성하였다. (클래드층의 Si 도핑 n형 클래드 Al0.2Ga0.8N/GaN과 In0.05Ga0.95N과의 2층 구조를 3층 중첩된 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)의 적층 구조를 형성하였다.
(j3)∼(j5) 본 발명의 예 I에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(j6) AlxGa1-xN 기판의 제2 주표면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 400 ㎛ 마다 평면 형상이 정방 형상이며, 1 변의 폭 100 ㎛(100 ㎛ □)인 n 전극을 부여하였다. n 전극은 AlxGa1-xN 기판의 제2 주표면에 접하여 아래에서부터 순서대로(Ti층 20 nm/Al층/100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성함으로써 구성하였다. 이것을 불활성 분위기 중에서 가열 처리함으로써, 접촉 저항을 1E-4 Ω·㎠ 이하로 하였다.
(j7)∼(j12) 본 발명의 예 I에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(비교예 K)
(k1) c 면으로부터 0.5°변위된 n형 GaN의 오프 기판을 사용하였다. 이 GaN 기판의 비저항은 0.01 Ω·cm 이며, 전위 밀도는 1E 7/㎠이었다. 이 GaN 기판은 두께 1 mm(1000 ㎛)로 하였다.
(k2)∼(k5) 본 발명의 예 I에 있어서 대응하는 처리와 동일한 처리를 실시하였다.
(k6) 발광 소자(칩)의 크기는 본 발명의 예 G와 동일한 1.6 mm □로 하였다. GaN 기판의 제2 주표면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 1.7 mm 마다 평면 형상이 정방 형상이며, 1 변이 폭 100 ㎛(100 ㎛ □)인 n형 전극을 부여하였다. 이 경우 GaN 기판의 제2 주표면(광방출면)에서 n 전극이 없는 부분의 비율, 즉 개구율은 소자 당 대략 100%이다. 두께, 열처리, 접촉 저항은 본 발명의 예 I와 동일하게 하였다.
(k7)∼(k12) 발명의 예 I에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(실험 및 그 결과)
우선, 기판 두께가 다른 본 발명의 예 I, J 및 비교예 K의 기판(1)을 준비하고, 파장 380 nm의 입사광에 대한 투과율을 측정하였다. 도 30 및 도 31에 광투과율 측정 시험의 개요를 나타낸다. 본 발명의 예 I 및 J의 두께가 100 ㎛인 데 비하여 본 발명의 예 K의 두께가 1 mm(1000 ㎛)로 두껍다. 시험의 결과를 도 32에 정리하여 도시한다.
도 32에 의하면, 본 발명의 예 I, J 및 비교예 K에 대해서, 투과율은 각각 70%, 90% 및 10%였다. 본 발명의 예 J에서는 Al의 원자수비 x = 0.2, 0.5 및 1과 3 종류의 기판을 제작하였지만, 어느 쪽의 투과율도 90%였다.
그래서, 형광재를 탑재하여 백색 LED로 한 본 발명의 예 I, J 및 비교예 K를 적분구 내에 탑재한 소정의 전류를 인가하고, 집광되어 검출기로부터 출력되는 광출력치의 비교를 행하였다. 전류 20 mA를 인가한 바, 본 발명의 예 I, J 및 비교예 K에서는 4.2 mW, 5.4 mW(상기 3 종류 전부) 및 0.6 mW의 출력을 얻을 수 있었다. 이 차는 각각의 기판의 투과율의 차에 의한 것이지만, GaN 기판의 경우 파장 400 nm보다 단파 길이로 극단적으로 그 광의 투과율이 작아지기 때문에, 그 경우, 본 발명과 같이 기판을 AlxGa1-xN으로 함으로써 높은 광추출을 얻을 수 있다.
또한, GaN 기판을 얇게 함으로써도 높은 광추출을 얻을 수 있다. 두께는 너무 얇아도 n 전극으로부터 MQW로의 전류의 확대 범위가 작아지고, 너무 두꺼우면 전술한 바와 같이 추출 효율이 나빠지기 때문에, 발광 파장에도 의하지만, 그 두께는 50 ㎛∼500 ㎛가 바람직하다. 또한 본 발명예과 같이 GaN 기판의 두께를 100 ㎛ 정도의 얇은 것을 사용함으로써, GaN 기판의 제조 비용을 작게 할 수 있고, 보다 저렴한 발광 장치를 제조하는 것이 가능해진다. 발광 파장에 상관없이, 기판 두께의 저감에 의해 물론 저비용화할 수도 있다.
(실시예 5)
본 발명의 실시예 5에서는 기판상에 형성되는 n형 GaN층 두께의 제조 수율에 대해서 설명한다. 이용한 시험체는 GaN 기판을 이용하는 본 발명의 예 A와 동일한 구조의 본 발명의 예 L과, 사파이어 기판을 이용하는 비교예 B와 동일한 구조의 비교예 M, N의 3체이다.
(본 발명의 예 L)
(l1) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행한다
(l2) MOCVD에 의해 다음의 적층 구조를 형성한다(도 2 참조). (GaN 기판/GaN 버퍼층/Si 도핑 n형 GaN층(2)/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.1Ga0.9N층과의 2층 구조가 3층 중첩된 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)을 형성하였다. 도 2를 참조하여 Si 도핑 n형 GaN층(2)의 두께(t)는 100 nm로 하였다.
(l3)∼(l12) 본 발명의 예 A에 있어서 대응하는 처리와 동일한 처리를 행하였다. 이 때, 소자 분리 에칭 홈(25)을 형성하면, 에칭 홈 바닥부(25a)는 도 33에 도시하는 바와 같이 완전히 평탄하게는 되지 않고, 다소 요철이 있는 형상이 된다. 본 발명의 예 L의 경우에는 상기한 바와 같이 중앙부가 GaN 기판이나 버퍼층에 도달하더라도 이 부분에 전극 등을 설치하는 일이 없기 때문에, 이 부분에 있어서의 깊이나 바닥부의 평탄도가 다소 변동되더라도 제조 수율 등에 미치는 영향은 작다.
(비교예 M)
(m1) 비교예 B에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(m2) MOCVD에 의해, 사파이어 기판상에 다음의 적층 구조를 형성하였다(도 13 참조). (사파이어 기판/GaN 버퍼층/Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.1Ga0.9N층과의 2층 구조를 3층 중첩된 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)을 형성한다. 도 13을 첨조하여, Si 도핑 n형 GaN층(102)의 두께는 3 ㎛로 하였다.
(m3)∼(m12) 비교예 B에 있어서의 대응하는 처리와 동일한 처리를 행하였다. 이 때 소자 분리의 에칭 홈(125)을 형성하면, 에칭 홈 바닥부(125a)는 도 34에 도 시하는 바와 같이 완전히 평탄하게 되지 않고, 다소 요철을 지닌 형상이 된다. 그러나, 비교예 M의 경우에는 Si 도핑 n형 GaN층(102)의 두께는 3 ㎛로 두껍기 때문에, 상기한 바와 같이 중앙부가 버퍼층이나 사파이어 기판에 도달하지 않는다. 이 결과, 이 부분에 있어서의 깊이나 바닥부의 평탄도가 다소 변동되더라도 제조 수율 등에 미치는 영향은 작다.
(비교예 N)
(n1) 비교예 B에 있어서의 대응하는 처리와 동일한 처리를 행하였다.
(n2) MOCVD에 의해, 사파이어 기판면 상에 다음의 적층 구조를 형성하였다(도 13 참조). (GaN 버퍼층/Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.1Ga0.9N층과의 2층 구조를 3층 중첩된 MQW층/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)을 형성하였다. 도 13을 참조하여 Si 도핑 n형 GaN층(102)의 두께는 100 nm로 하였다.
(n3)∼(n4) 비교예 B에 있어서의 대응하는 처리와 동일한 처리를 행하였다.
(n5) 비교예 N의 경우, 사파이어 기판 상에 사파이어와는 격자 정수가 상이한 GaN계 다층막을 성장시키기 때문에, n형 GaN층의 두께가 100 nm로 너무 얇아지면 양질의 다층막을 얻을 수 없으며, 발광 출력은 극단적으로 작아진다.
또한, 비교예 N의 경우, 사파이어 기판이 절연체이기 때문에 n 전극은 p 전극과 동일한 성장막측에 설치해야 한다. 그리고, 이 웨이퍼를 또한 포토리소그래피 기술과 RIE에 의해, Mg 도핑 p형층측에서 Si 도핑 n형 GaN층까지 Cl계 가스로 에칭 함으로써, n형 전극을 설치하기 위해 n형 GaN층을 노출시키고자 하였다. 그러나, 도 35에 도시하는 바와 같이, 본 비교예 N에서는 Si 도핑 n형 GaN층의 두께가 100 nm(0.1 ㎛)로 얇기 때문에, 웨이퍼 내에 균일하게 n형 GaN층을 노출시킬 수 없다. 이 때문에, 장소에 의해 노출면이 n형 AlxGa1-xN층이거나 GaN 버퍼층이거나 하였다. 열 인산 등을 이용하여 습식 에칭을 시도하였지만, 어떠한 에천트라도 같은 결과였다.
(실험 결과)
실시예 1과 동일한 요령으로 광출력을 측정한 결과, 본 발명의 예 L에서는 인가 전류 20 mA로 8 mW의 출력을 얻었다. 한편, 동일한 인가 전류로 비교예 M에서는 7.2 mW의 출력을 얻었다. 또한, 본 발명의 예 L의 구조에서는 n형 GaN층의 두께를 3 ㎛로부터 100 nm로 얇게 하더라도 동등한 출력을 얻을 수 있었다. 또한 n 전극을 도전성 GaN 기판의 N 면에 설치할 수 있기 때문에, Si 도핑 n형 GaN층을 노출시킬 필요는 없다.
기판상에 성장하는 발광 소자의 막 두께는 대상으로 하는 파장이나 출력에도 의하지만, 통상 겨우 6 ㎛ 이하이며, 그 대부분을 차지하는 Si 도핑 n형 GaN층의 두께를 본 발명예에서는 3 ㎛로부터 100 nm로 얇게 할 수 있다. 이 결과, 본 발명예에 의하면, 막 성장의 비용을 비약적으로 작게 할 수 있다.
비교예 N의 시험체의 처리 공정(n5)으로 설명한 바와 같이, n형 GaN층을 100 nm(0.1 ㎛)로 얇게 하면, n형 GaN층 노출의 수율이 매우 나빠 실용적이지 않다. 또 한, 장래의 기술 진보에 의해 가령 균일한 노출이 실현되었다고 하더라도 층의 두께가 너무 얇기 때문에, 실시예 1에 있어서의 비교예 B와 같이, n형 GaN층 내부를 층에 평행한 방향으로 흐르는 전류의 전류 밀도가 극단적으로 너무 커져 발열이 증가하여, 실용적인 광출력은 얻을 수 없다(도 35 참조). 물론 형광재를 이용하여 백색으로 한 경우나 발광 파장을 변경한 경우라도 동일한 효과를 물론 얻을 수 있다.
(실시예 6)
본 발명의 실시예 6에서는, GaN 기판의 전위 밀도의 광출력에 미치는 영향에 대해서 설명한다. 이용한 시험체는, 본 발명의 예 A와 동일한 구조를 갖고, 전위 밀도가 1E 6/㎠의 본 발명의 예 0 및 전위 밀도가 1E 9/㎠의 비교예 P의 2체이다.
(본 발명의 예 0)
(o1) c 면으로부터 0.5°변이된 n형 GaN의 오프 기판을 사용하였다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E 6/㎠이었다. 이 GaN 기판의 두께는 400 ㎛로 하였다.
(o2)∼(o12) 본 발명의 예 A에 있어서의 대응하는 처리와 동일한 처리를 행하였다.
(비교예 P)
(p1) c 면으로부터 0.5° 변이된 n형 GaN의 오프 기판을 사용하였다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E 9/㎠이었다. 이 GaN 기판의 두께는 본 발명의 예 O와 동일한 400 ㎛로 하였다.
(p2)∼(p12) 본 발명의 예 A에 있어서의 대응하는 처리와 동일한 처리를 행 하였다.
(실험 결과)
실시예 1과 동일하게, 광출력을 측정한 결과, 본 발명의 예 O 및 비교예 P에 있어서, 인가 전류 20 mA와 함께 8 mW의 출력을, 또한 인가 전류 100 mA에서는 각각 40 mW 및 30 mW의 출력을 얻었다. 이와 같이 본 발명의 예 O는 비교예 P와 비교하였을 때, 보다 높은 발광 출력을 얻을 수 있다.
본 발명의 예 0와 비교예 P에서는, 비저항이나 두께 등은 동일하기 때문에, 발열이나 방열은 동일하다. 상기 광출력의 차가 열의 영향이 아닌 것을 확인하기 위해, 듀티비 1%, 인가 시간 1 μs의 100 μs 사이클의 펄스 전류를 인가하여 비교하였다. 이 시험 결과는 전술한 결과와 동일하며, 인가 전류 100 mA에 있어서 각각 40 mW 및 30 mW의 출력을 얻었다.
따라서, 메커니즘은 반드시 분명하지 않지만, 열의 영향이 아니라 전위 밀도의 차에 의해 고전류 밀도에서의 발광 출력의 차를 얻을 수 있었다. 또한, 발광 파장이나 층 구조를 변경한 경우나, 형광재를 설치한 백색으로 한 경우라도 동일한 효과를 얻을 수 있다는 것을 발명자의 실험에 의해 확인하고 있다.
(실시예 7)
본 발명의 실시예 7에서는 광출력에 미치는 표면 및 단면의 비경면화의 영향에 대해서 설명한다. 이용한 시험체는 본 발명의 예 Q, R이다. 본 발명의 예 Q는 표면 및 단면을 비경면화한 도 36에 도시하는 LED이며, 본 발명의 예 R은 비경면화를 행하지 않은 도 37에 도시하는 LED이다.
(본 발명의 예 Q)
(q1)∼(q8) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(q8과 q9 사이에 삽입하는 처리 공정) GaN 기판의 N면 및 소자 단면을 비경면으로 하였다. 비경면으로 하는 방법은 RIE 등의 건식 에칭나 습식 에칭에 의하였다. 이러한 에칭에 의한 비경면화 방법 이외에 기계적으로 연마하는 방법을 이용하여도 좋다. 본 실시예에서는 에천트로서 KOH 수용액을 이용한 습식 에칭에 의한 방법을 적용하였다. 4 mol/l의 KOH 수용액을, 온도를 40℃로 유지한 상태에서 충분히 교반한 후, 웨이퍼를 30분간 스태러(Starrer) 속에 침지하여 GaN 기판의 N면 및 소자 단면을 비경면화 하였다.
(q9)∼(q12) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(비교예 R)
본 발명의 예 F와 동일한 것이다.
(실험 결과)
실시예 1과 동일하게 광출력을 측정한 결과, 본 발명의 예 Q 및 비교예 R은 인가 전류 10 A에서 각각 4.8 W 및 4 W의 출력을 얻었다. 또한, 형광재를 설치하여 백색으로 한 경우, 인가 전류 10 A에 있어서, 본 발명의 예 Q에서 1150 lm을, 또한 비교예 R에서 960 lm의 출력을 얻었다. 즉, 본 발명의 예 Q에 있어서, 보다 높은 발광 출력을 얻을 수 있었다. 물론 발광 파장을 변경한 경우에도 물론 동일한 효과 가 있다. 이것은 기판 및 n형 GaN층의 표면 및 단부면이 경면 상태에서는 도 37에 도시하는 바와 같이, 굴절률이 높은 GaN의 표면에 전반사가 생기기 쉽고, 내부에서 외측으로 광이 빠져나오기 어렵기 때문이다. 이것에 대하여, 도 36에 도시하는 바와 같이 비경면화하면, 외부로의 광방출 효율을 높일 수 있다.
또한, 비경면화에 KOH 수용액을 사용할 경우, 농도가 0.1∼8 mol/l, 온도가 20∼80℃의 범위에서 행하면 동일한 효과를 얻을 수 있다는 것을 발명자의 실험에 의해 알고 있다.
(실시예 8)
본 발명의 실시예 8에서는 광출력에 미치는 p형 전극에 있어서 반사율의 영향에 대해서 설명한다. 이용한 시험체는 본 발명의 예 S, T, U, V, W의 5체이다.
(본 발명의 예 S)
(s1)∼(s6) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(s7) p 전극은 다음의 방법으로 제작된다. p형 GaN층에 접하여 하층으로부터 순서대로 4 nm 두께의 Ni층 및 4 nm 두께의 Au층을 형성한다. 계속해서, 불활성 분위기 중에서 가열 처리한다. 이 후에, 상기한 Au층 상에 100 nm 두께의 Ag층을 형성한다. 상기 방법으로 제작된 p 전극의 접촉 저항은 5E-4 Ω·㎠이었다.
또한, 상기 p 전극 중 유리판 상에 접하여 하층으로부터 순서대로 형성된 (4 nm 두께의 Ni층/4 nm 두께의 Au층)에 동일한 열처리를 실시한 후에 투과율을 측정한다. 그 결과, Ni층측으로부터 450 nm의 입사광에 대한 투과율은 70%였다. 또한, 100 nm 두께의 Ag층을 유리판에 붙여 반사율을 측정하였다. 이 결과, 450 nm의 입사광에 대하여 반사율 88%를 얻을 수 있었다. 그리고 (4 nm 두께의 Ni층/4 nm 두께의 Au층/100 nm의 Ag층)을 Ni층을 하층 유리판에 형성하여 동일한 열처리를 한 후에 반사율을 측정하였다. 그 결과, 450 nm의 입사광에 대하여 44%의 반사율을 얻을 수 있었다. 이 반사율은 파장 450 nm의 입사광이 (4 nm 두께의 Ni층/4 nm 두께의 Au 전극층)을 70%의 투과율로 투과한 후, Ag층에서 88%의 반사율로 반사하고, 다시 (4 nm 두께의 Ni층과 4 nm 두께의 Au 전극층)을 70%의 투과율로 투과한다는 반사율에 일치한다.
(s8)∼(s12) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(본 발명의 예 T)
(t1)∼(t6) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(t7) p 전극은 다음의 방법으로 제작한다. p형 GaN층 상에 아래에서부터 순서대로 4 nm 두께의 Ni층 및 4 nm 두께의 Au층을 형성한다. 이 후, 불활성 분위기 중에서 열처리한다. 계속해서, 상기한 Au층 상에 100 nm 두께의 Al층 및 100 nm 두께의 Au층을 형성한다. 상기한 방법으로 제작된 p 전극의 접촉 저항은 5E-4 Ω·㎠이었다.
또한, 이 전극 중, (두께 4 nm의 Ni층/두께 4 nm의 Au층)의 적층막을 유리판에 붙여 동일한 열처리를 실시한 후에 투과율을 측정한 결과, Ni측으로부터 450 nm 의 입사광에 대하여 70%였다. 또한, 100 nm 두께의 Al층을 유리판에 붙여 반사율을 측정한 결과, 450 nm의 입사광에 대하여 84%였다. 또한, 아래에서부터 순서대로 (4 nm 두께의 Ni층/4 nm 두께의 Au층/100 nm 두께의 Al층)의 적층막을 유리판에 형성하여, 동일한 열처리를 실시한 후에 반사율을 측정하였다. 이 결과, 450 nm의 입사광에 대하여 42%의 반사율를 얻을 수 있었다. 이 반사율은 파장 450 nm의 입사광이 (4 nm 두께의 Ni층/4 nm 두께의 Au 전극층)을 70%의 투과율로 투과한 후, Al층에서 42%의 반사율로 반사하고, 다시 (4 nm 두께의 Ni층/4 nm 두께의 Au 전극층)을 70%의 투과율로 투과하였을 때에 산출되는 반사율과 일치한다.
(t8)∼(t12) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(본 발명의 예 U)
(u1)∼(u6) 본 발명의 예 F에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(u7) p 전극으로서 p형 GaN층에, p형 GaN층에 대하여 저항성 전극으로 반사율도 높은 Rh를 두께 100 nm의 전면에 부여하였다. 접촉 저항은 5e-4 Ω. ㎠이다. 또한 이 전극의 Rh를 유리판에 부여하여 투과율을 측정한 결과, 450 nm의 입사광에 대하여 60%였다.
(u8)∼(u12) 본 발명의 예 F에 대응하는 처리와 동일한 처리를 행하였다.
(본 발명의 예 V)
(v1)∼(v8) 본 발명의 예 S에 있어서 대응하는 처리와 동일한 처리를 행하였 다.
(v8과 v9 사이에 삽입하는 처리 공정) 본 발명의 예 Q에 있어서, q8과 q9 사이에 삽입하는 처리 공정과 동일한 처리를 행하였다.
(v9)∼(v12) 본 발명의 예 S에 있어서 대응하는 처리와 동일한 처리를 행하였다.
(본 발명의 예 W)
본 발명의 예 W는 본 발명의 예 F와 같다.
(실험 결과)
실시예 1과 동일하게 광출력을 측정한 결과, 본 발명의 예 S, T, U, V 및 W는 인가 전류 10 A에서 각각 4.8 W, 4.8 W, 5.2 W, 5.8 W 및 4 W의 출력을 얻었다. 본 발명의 예 S, T의 실장측에서의 반사 모식도를 도 38에, 본 발명의 예 U의 실장측에서의 반사 모식도를 도 39에, 또한 본 발명의 예 W의 실장측에서의 반사 모식도를 도 40에 도시한다. 본 발명의 예 S, T에서는 p 전극(12)과 도전성 접착제(14) 사이에 고반사층(35)을 배치하고 있는 데 대하여, 본 발명의 예 U에서는 p 전극(12) 그 자체를 고반사율 재료로 하고, 본 발명의 예 V에서는 또한 비경면화 되어 있다. 또한, 본 발명의 예 W에서는 실장측에서의 반사에 대해서는 특별히 배려하고 있지 않다.
본 발명의 예 S, T, U, V에 있어서 형광재를 설치하여 백색 LED로 한 경우, 인가 전류 10 A에서 각각 864 lm, 864 lm, 936 lm 및 1044 lm의 출력을 얻었다. 이들 결과에 의하면, p 전극을 고반사율 재료로 형성하거나, 또한 p 전극과 도전성 접착제 사이에 고반사율재를 배치함으로써, 광의 유효 활용을 이용하여 광출력을 향상시킬 수 있다. 즉, 전극층에 Ag나 Al이나 Rh의 반사막을 p 전극 그 자체, 또는 p 전극과 도전성 접착제 사이에 내장함으로써, 발광 출력을 더욱 향상시킬 수 있었다. 또한, 본 발명의 예 V와 같이 GaN 기판의 N면이나 단면을 비경면으로 함으로써 한층 더 향상할 수 있게 되었다.
발광 파장을 변경한 경우, Ag층이나 Al층에서의 반사율이나 Au 및 Ni층에서의 흡수율이 변하기 때문에 효과의 정도는 일률적으로는 말할 수 없지만, 어느 쪽의 파장이라도 물론 효과가 있다. 또한, Rh 대신에 동등 이상의 일함수를 갖고, 동등 이상의 반사율이 있는 원소를 이용하여 동등 이상의 효과를 얻는 것도 가능하다.
(실시예 9)
본 발명의 실시예 9에서는 GaN 기판의 산소 농도와 비저항 및 광의 투과율과의 관계를 파악하였다. 그 관계에 기초하여 p 다운 실장, 즉 GaN 기판을 광방출면으로 하는 발광 소자에 있어서, 소정의 광방출 면적의 경우에 최적의 GaN 기판 두께와 산소 농도의 관계를 수립한 점에 특징이 있다. 전술한 바와 같이 p 다운 실장에서는 광방출면이 GaN 기판이 되기 때문에, 이어서 도시하는 바와 같이, 비저항과 광투과율로 큰 영향을 갖는 산소 농도는 특히 중요하다.
도 41에 의해, 비저항 0.5 Ω cm 이하는, 산소 농도 1E 17개/㎤ 이상으로 함으로써 실현할 수 있다. 도 42에 의해 산소 농도가 2E 19개/㎤를 초과하면 파장 450 nm 광의 투과율이 급격하게 저하되는 것을 알 수 있다. 도 41과 도 42로부터 산소 농도의 증대는 GaN 기판의 비저항을 감소시키고, 발광면을 확대하는 데 유효하지만 광의 투과율을 저하시키는 것을 알 수 있다. 따라서, p 다운 실장되는 발광 소자에 이용되는 GaN 기판으로서는 산소 농도, GaN 기판의 두께, 발광의 평면 크기를 어떻게 설정할지가 매우 중요하다.
도 43에 대해서 램프의 광출력에 대해서 말하면, 두께가 두꺼울수록, 또한, 산소 농도가 높을수록 광출력은 저하하는 경향에 있다. 또한, 전류가 균일하게 흐르는 최대 평면 크기에 대해서 말하면, 두께가 두꺼울수록, 또한, 산소 농도가 높을수록 커지는 경향이 있다.
도 43으로부터, 예컨대 전류가 균일하게 흐르는 평면 크기가 한 변 4 mm(한 변 5 mm)의 정방형인 경우, 광출력으로서 본 발명의 예 A의 크기로 20 mA 인가시에 8 mW 상당 이상을 얻고자 할 때, 두께 200 ㎛의 GaN 기판으로서는 산소 농도를 6E 18개/㎤ 이상(한 변 5 mm 정방형으로서는 8E 18개/㎤ 이상)으로 하면, 본 발명의 예 A의 크기로 20 mA 인가시에 광출력 8 mW 이상을 확보한 후에, 균일한 발광을 얻을 수 있다. 즉, 본 발명의 예 A의 크기 한 변 300 ㎛의 정방형에 있어서의 20 mA 인가와 전류 밀도를 합친 경우, 한 변 4 mm(한 변 5 mm)의 정방형에서는 3.6 A(5.6 A) 인가에 해당하고, 3.6 A(5.6 A) 인가시에 인가 전류에 비례하여 광출력 1.4 W(2.3 W) 이상 확보한 후에, 균일한 발광을 얻을 수 있다.
또한, 두께 400 ㎛의 GaN 기판에서는 상기 두께 200 ㎛의 경우와 동일한 목표 성능으로 하였을 때, 한 변 4 mm 정방형에서는 3E 18개/㎤ 이상(한 변 5 mm 정방형의 경우, 산소 농도 4E 18개/㎤ 이상)으로 하면 좋다. 단, 두께 400 ㎛에서는 산소 농도를 2E 19개/㎤ 이하로 하지 않으면, 본 발명의 예 A의 크기로 20 mA 인가시에 8 mW 상당 이상의 광출력을 얻을 수 없다.
또한, 두께 600 ㎛의 GaN 기판에서는 한 변 4 mm 정방형의 영역을 전류가 균일하게 흐르는 산소 농도 2.5E 18개/㎤ 이상에 비하여, 본 발명의 예 A의 크기로 20 mA 인가시에 광출력 8 mW 상당 이상이 되는 산소 농도의 한계치는 2.5E 18개/㎤보다 약간 높을 뿐이다. 따라서, 상기 2개의 조건을 만족하는 산소 농도 범위는 좁은 범위밖에 없다. 한편, 한 변 3 mm 정방형의 영역에 균일하게 전류가 흐르는 산소 농도 2E 18개/㎤ 정도 이상이기 때문에, 한 변 4 mm 정방형에 비교하여 산소 농도의 허용 범위는 약간 넓어진다.
또한, 도 43에 의하면, GaN 기판의 두께가 200 ㎛∼400 ㎛의 경우, 한 변 10 mm의 정방형에 균일하게 전류를 흐르게 하고, 본 발명의 예 A의 크기로 20 mA 인가시에 8 mW 상당 이상의 출력을 얻는 것을 가능하게 하는 산소 농도 범위는 실용상 충분히 넓다는 것을 알 수 있다. 두께 200 ㎛에서는 산소 농도 2E 19개/㎤보다 낮은 산소 농도 이상으로 가능하다는 것을 알 수 있다. 또한 두께 400 ㎛에서는 산소 농도 8E 18/㎤ 이상으로 가능하다.
다음에 구체적인 실시예에 대해서 설명한다. 실시예에서는 다음의 시험체를 이용하였다.
(본 발명의 예 S1) : 1E 19개/㎤의 산소 농도에 의해 n형화 되어 있는 두께 400 ㎛의 GaN 기판을 이용하였다. 산소 농도는 SIMS(Secondary Ion Mass Spectroscopy)로 얻어진 것이다. 이 GaN 기판의 비저항은 0.007 Ωcm이며, 파장 450 nm의 광에 대한 투과율은 72%이다. 상기 GaN 기판을 이용하여 발광 소자에 조립될 때, 상기 이외의 부분은 본 발명의 예 A와 동일한 조건으로 하였다. 즉 GaN 기판의 평면 크기는 광방출면이 1 변의 길이 0.3 mm의 정방형이 되도록 취하며[실시예 1의 (a1) 참조], (a2) MOCVD로 GaN 기판의 제1 주면인 Ga 면 상에 다음의 적층 구조를 형성하였다. (Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층과의 2층 구조가 3층 중첩된 MQW/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)의 적층 구조를 갖는다.
(비교예 T1) : 두께 400 ㎛이며, 산소 농도 5E 19개/㎤에 의해 n형화 되어 있는 GaN 기판을 이용하였다. 이 GaN 기판의 비저항은 0.002 Ωcm이며, 파장 450 nm의 광에 대한 투과율은 35%이다. 상기 이외의 조건은 본 발명의 예 S1과 같다.
(비교예 T2) : 두께 400 ㎛ 이며, 산소 농도 2E 16개/㎤에 의해 n형화 되어 있는 GaN 기판을 이용하였다. 이 GaN 기판의 비저항은 1.0 Ωcm이며, 파장 450 nm의 광에 대한 투과율은 90%이다. 상기 이외의 조건은 본 발명의 예 S1과 같다.
(시험 및 그 결과) : 상기 시험체의 p 다운 실장의 발광 소자를 조립하여 20 mA의 전류를 인가한 바, 본 발명의 예 S1에서는 8 mW의 광출력을 얻을 수 있었다. 이것에 비하여 비교예 T1에서는 4 mW, 또한 비교예 T2에서는 5 mW의 광출력 밖에 얻을 수 없었다. 비교예 T1의 4 mW라는 광출력은 그 GaN 기판의 투과율에 따른 출력이라고 할 수 있다. 비교예 T2에 대해서 출광면인 GaN 기판의 제2 주면측으로부터 발광 상태를 관찰한 바, 면 내에 발광의 강약이 확인되었다. 즉 n 전극의 주위 에서 발광 강도가 극단적으로 강하고, n 전극으로부터 멀어짐에 따라 급격히 발광 강도는 약해진다. 이것은 GaN 기판의 비저항이 크기 때문에 n 전극을 경유하는 전류가 발광 소자의 면 내에 충분히 퍼지지 않았기 때문이다. 이 때문에, 발광은 전류가 집중하는 p 전극 주위에서만 발생하였다. 이 결과, 비교예 T2의 발광 소자 전체의 발광 출력은 본 발명의 예 S1보다 뒤떨어지는 것이 되었다.
(실시예 10)
본 발명의 실시예 10은, p 다운 실장의 발광 소자에 있어서의 GaN 기판 내의 전위 다발의 밀도를 한정하여 광출력을 높인 점에 특징이 있다. GaN 기판의 형성시에 대부분의 영역의 결정성을 높이기 위해 불가피하게 발생하는 전위를 집중화하여 모아 이산적으로 전위 다발을 분포시킴으로써, 그 사이 대부분의 영역의 GaN 기판의 결정성을 높인다. p 다운 실장의 발광 소자에서는 GaN 기판이 광방출측에 배치되기 때문에, 전위 다발의 밀도가 소정치(전위 다발 밀도 4E 2개/㎠)를 초과하면 발광 장치의 제조 수율에, 추정을 넘어 극적으로 영향을 준다는 사상을 확인할 수 있었다.
상기 GaN 기판의 전위 다발은 도 44에 도시하는 바와 같이 p형 GaN층 등 에피텍셜막의 p형 GaN층(6)에도 계승되고, 에피텍셜막 상에 코어(61)로서 나타난다. 따라서, 전위 다발 밀도와 코어 밀도와는 거의 일치한다. 이 코어(61)는 에피텍셜막의 성막 조건에 의해서는 도 45에 도시하는 바와 같은 구멍형 오목부가 된다. 이 구멍형 오목부의 밀도가 GaN 기판을 방출면으로 하는 p 다운 실장 발광 장치에서는 제조 수율에 극적으로 영향을 준다.
이용한 시험체는 다음과 같다.
(본 발명의 예 S2) : 전위 다발이 평균 500 ㎛ × 500 ㎛ 당 1개 분포되어 있는 GaN 기판을 이용하였다. 이것은 전위 다발 밀도 4E 2개/㎠에 대응한다. 다른 조건은 본 발명의 예 S1과 동일하다.
(비교예 T3) : 비교예에는 전위 다발이 10 ㎛ × 10 ㎛ 당 1개 분포되어 있는 GaN 기판을 이용하였다. 이것은 전위 다발 밀도 1E 6개/㎠의 밀도에 대응한다. 다른 조건은 본 발명의 예 S2와 동일하게 하였다.
(시험 및 그 결과) : 상기한 GaN 기판을 실제 생산에 기초하여 각각 복수의 발광소자에 조립하였다. 각 시험체에 20 mA의 전류를 인가하고, 광출력을 8 mW 이상 얻을 수 있는 수율을 조사하였다. 그 결과, 본 발명의 예 S2에서는 수율 95%였지만, 비교예 T3에서는 수율 50%였다. 즉, 전위 다발 밀도가 4E 2개/㎠ 이하이면, 실제로 제조 가능한 수율로 할 수 있지만, 상기 밀도를 초과하면 실제로 상업 베이스로 계속적으로 제조하는 것이 불가능해진다.
광출력이 8 mW가 되지 않는 디바이스로서의 발광 소자를 분해하여 칩을 추출 조사하였다. 추출한 칩을 적당한 산 용액으로 전극을 제거하고, p형 반도체층측으로부터 관찰하면, GaN 기판의 전위 다발이 분포하는 개소에서 에피텍셜 성장층이 형성되어 있지 않은 것이 복수예, 관찰되었다. 전위 다발이 분포하는 개소에서는 직경 1 ㎛ 정도의 구멍형 오목부가 관찰되었다. 상기 구멍형 오목부는 광출력이 8 mW 이상인 것에는 확인되지 않았다.
또한, 상기한 시험체에 대하여 실시예 1의 본 발명의 예 A의 제작 단계(a7) 에 대응하는 단계에서 20 mA의 전류를 인가한 바, 상기 구멍형 오목부를 포함하는 발광 소자는 구동 전압이 모두 1 V 미만이었다. 이것은 구멍형 오목부를 전극이 채워 p 전극측과 n 전극측의 층끼리가 전기적으로 단락되어 있으며, 그 결과, 전류가 활성층 전체로 퍼져 충분한 양이 공급되지 않기 때문에 낮은 광출력이 되었다고 생각된다.
(실시예 11)
본 발명의 실시예 11은 GaN 기판과 n형 AlGaN 클래드층(3) 사이에, n형 AlGaN 버퍼층과 n형 GaN 버퍼층을 배치한 점에 특징이 있다. 통상, 기판에는 휘어짐이 있지만, GaN 기판에서는 특히 휘어짐이 크다．이 때문에 GaN 기판에서는 오프각도 도 46에 도시하는 바와 같이, 기판면 내에서 크게 변동한다. 도 46은 20 mm × 20 mm의 GaN 기판의 c면으로부터의 오프각 분포예를 나타내고 있다. 이 GaN 기판에 에피텍셜막을 형성하여 발광 소자에 개편화하여 광출력을 측정하면, 코너에 위치하여 오프각이 0.05° 레벨로 작은 영역 R1 및 오프각이 1.5° 레벨로 큰 영역 R2에 형성된 발광 장치는 20 mA의 인가 전류에 대하여 광출력 8 mW 이상을 얻을 수 없다. 이것은 GaN 기판 상에 형성된 에피텍셜막의 결정성이 좋지 않은 것에 기인하고 있다. 이 때문에, 도 47에 도시하는 바와 같이, GaN 기판(1)과 AlGaN 클래드층(3) 사이에 양자의 중간 격자 정수를 갖는 n형 AlGaN 버퍼층(31)과, n형 GaN 버퍼층(2)을 배치하여 격자 정수의 차이를 완화하는 시도를 행하였다. 보다 구체적으로는, n형 AlGaN 버퍼층(31)을 상기 위치에 배치한 점에 특징이 있다.
이용한 시험체는 다음과 같다.
(본 발명의 예 S3) : 이용한 GaN 기판은 도 46에 도시하는 바와 같이 20 mm × 20 mm의 면 내에서 c 면에서의 오프 각도가 0.05°의 영역에서 1.5°의 영역으로 연속하여 변화하고 있다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E 7/㎠이며, 두께는 400 ㎛이다. 이와 같이 오프 각도 분포가 있는 GaN 기판을 이용하여, 실시예 1의 본 발명의 예 A의 제조 공정 (a1)∼(a12)에 따라서, 상기 20 mm × 20 mm 기판의 각 위치로부터 발광 소자를 제작하였다. 이 때 도 47에 도시하는 바와 같이, GaN 기판(1)과 n형 GaN 버퍼층(2) 사이에 두께 50 nm의 Al0.15Ga0.85N 버퍼층을 배치하였다.
(비교예 T4) : GaN 기판은 20 mm × 20 mm의 면 내에서, c 면으로부터의 오프 각도가 0.05°의 영역에서 1·5°의 영역으로 연속된 것을 이용하였다. 이 GaN 기판의 비저항은 0.01 Ω·cm이며, 전위 밀도는 1E 7/㎠이며, 두께는 400 ㎛이다. 실시예 1의 본 발명의 예 A의 제조 공정 (a1)∼(a12)에 따라 각 위치에서 복수의 발광 소자를 제작하였다. 비교예 T4에서는 GaN 기판(1)에 접하여 n형 GaN층을 형성하고, GaN 기판과 n형 GaN층 사이에 Al0.15Ga0.85N 버퍼층을 배치하지 않았다.
(시험 및 그 결과) : 발광 소자에 20 mA의 전류를 인가하였을 때, 본 발명의 예 S3에서는 20 mm × 20 mm의 GaN 기판의 상기 영역(R1, R2)를 포함하는 0.05∼1.5°의 영역에서 광출력 8 mW 이상을 얻을 수 있었다(도 48 참조). 그러나, 비교예 T4에서는 오프 각도 0.1°∼1.0°의 영역 상에 형성된 발광 소자에 있어서만 광출력 8 mW 이상을 얻을 수 있었다. 0.05° 및 1.5°의 오프각 레벨에서는 광출력 8 mW에 미달이었다.
이것은, 본 발명의 예 S3에서는 오프 각도가 크게 변동하는 GaN 기판을 이용하여도 상기한 바와 같이 Al0.15Ga0.85N 버퍼층을 배치함으로써, 결정성이 우수한 에피텍셜층을 형성할 수 있기 때문이다.
(실시예 11-2)
본 발명의 실시예 11-2는 실시예 11과 같이 GaN 기판과 n형 AlGaN 클래드층(3) 사이에, n형 AlGaN 버퍼층과 n형 GaN 버퍼층을 배치함으로써, 실시예 10과 같은 GaN 기판의 전위 다발 부분에 에피텍셜막을 형성하였을 때에 발생하는 도 45에 도시한 구멍형 오목부를 없앤 점에 특징이 있다.
(본 발명의 예 S2-2) : 비교예 T3과 마찬가지로, 전위 다발이 10 ㎛ × 10 ㎛ 당 1개 분포하고 있는 직경 2 인치의 GaN 기판을 이용하였다. 이것은 전위 다발 밀도 1E 6개/㎠의 밀도에 대응한다. 도 47에 도시하는 바와 같이, GaN 기판(1)과 n형 버퍼층(2) 사이에 두께 50 nm의 Al0.15Ga0.85N 버퍼층을 배치하였다. 다른 조건은 본 발명의 예 S2와 동일하게 하였다.
(시험 및 그 결과)
에피텍셜층을 생성한 후, 미분 간섭 현미경 및 SEM(주사형 전자 현미경)으로 에피텍셜층측의 웨이퍼면 내를 관찰하였다. 그 결과, 도 45에 도시하는 바와 같은 구멍형 오목부는 하나도 없다는 것을 확인하였다. 상기 직경 2 인치의 GaN 기판을 외주로부터 가장자리 5 ㎜ 정도를 제외하고, 모두 발광 소자에 조립하였다. 발광 소자를 50개에 1개의 비율로 적출하며, 20 mA의 전류를 인가하고, 광출력을 8 mW 이상 얻을 수 있는 수율을 조사하였다. 결과는, 100%의 수율이었다. 상기한 수율은 보다 많은 제조를 행하면, 구멍형 오목부 이외의 제조 요인에 의해 100% 미만에 가까운 수율을 얻을 수 있다고 생각할 수 있다. 그러나, 구멍형 오목부에 초점을 맞추어 행한 상기 수율 시험 결과에서는 100%라는 특이하게 양호한 수율을 얻을 수 있었다.
(실시예 12)
본 발명의 실시예 12는 MQW(4)/p형 AlGaN 클래드층(5)/p형 GaN층(6)의 외측에 전도성을 높인 p형 AlGaN층을 배치하여, p 전극으로서 반사율이 높은 Ag 전극층만을 전면에 배치한 점에 특징이 있다. 따라서, 일함수 등을 고려한 다른 금속 전극을 설치하고 있지 않다. 이 구성에 의해 다운측 바닥부에 있어서 높은 반사율을 갖기 때문에, 다른 금속 전극을 이용한 경우에 발생하는 광의 흡수가 작아지며, 광 방출 효율을 높일 수 있다.
시험체는 다음과 같다.
[본 발명의 예 S4(도 49 참조)] : 본 발명의 예 A와 마찬가지로 GaN 기판의 제1 주면인 Ga면 상에 다음의 적층 구조를 갖는다. /MQW(4)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층(5)/Mg 도핑 P형 GaN층(6)/두께 5 nm의 Mg 도핑 InGaN층(32). 상기한 적층 구조에서는 Mg 도핑 p형 GaN층(6)에 접하여 두께 5 nm의 Mg 도핑 InGaN층(32)을 갖는 점에 특징이 있다. 또한, 실시예 1의 본 발명의 예 A에서는 처리 공정(a7) 에 있어서 Ni/Au 전극층을 형성하고 있었지만, (a7)의 처리 공정을 행하지 않고, 대신에 두께가 100 nm의 Ag 전극층(33)을 형성하였다.
(비교예 T5) : 실시예 1의 본 발명의 예 A의 구조에 있어서, Ni/Au 전극층에 접하고, 또한 두께 100 nm의 Ag 전극층을 배치하였다.
(시험 및 그 결과) : 본 발명의 예 S4에서는 p형 GaN층(6)에 접하여 p형 InGaN층(32)이 있기 때문에 엑셉터 레벨이 낮아진다. 이 때문에 캐리어 농도가 증가하고, 그만큼 일함수가 크지 않는 Ag 반사막(33)을 p 전극으로서 p형 InGaN층(32)에 접하여 배치하더라도, Ag 반사막(33)과 p형 InGaN층(32)과의 접촉 저항은 그만큼 커지지 않는다. 본 발명의 예 S4의 발광 소자의 구동 전압과, 비교예 T5의 발광 소자의 구동 전압을 비교하였지만, 차는 0.05 V 미만이며, 유의한 차를 확인할 수는 없었다.
본 발명의 예 S4에서는 20 mA의 전류를 인가하였을 때 11.5 mW의 광출력을 얻을 수 있었던 데 비하여, 비교예 T5에서는 9.6 mW이었다. 또한, 본 발명의 예 A는 8 mW이었다.
상기한 바와 같이 본 발명의 예 S4에 있어서 큰 광출력을 얻을 수 있는 것은, 발광층으로부터 p 반도체층측을 향하는 광이 Ni/Au 전극층이 없기 때문에 Ni/Au 전극층으로 흡수되지 않고, 반사율 88%의 Ag층에 반사되기 때문이다. 한편, 비교예 T5에서는 p 전극층에 있어서의 광의 반사율 = Ni/Au에 의한 흡수 70% × Ag 반사율 × 재흡수 70% = 44%보다 낮은 것이 된다. 이 결과, 본 발명의 예 S4에서는 외부로 추출할 수 있었던 광출력이 비교예 T5의 1.2배에 달하였다.
또한, 본 실시예에서는 p 전극에 Ag 막을 이용하였지만, 그 밖에 반사율이 높고, p형 InGaN층(32)과의 접촉 저항이 그 만큼 높지 않으면 어떠한 재료를 이용하여도 좋고, 예컨대 Al, Rh를 이용할 수 있다.
(실시예 13)
본 발명의 실시예 13에서는 p 전극을 p형 GaN층과의 접촉 저항이 작은 Ni/Au층을 이산적으로 배치하고, 그 간극이 채워지도록 Ag 막을 피복하여 광출력을 향상시켰다는 점에 특징이 있다. 도 50은 p 전극에 착안한 단면도이다. 에피텍셜층의 다운측 바닥면에 소정의 피치로 Ni/Au 전극층(12a)이 이산적으로 배치되어 있다. 또한, 그 사이를 채워 에피텍셜층의 다운측 바닥면 및 Ni/Au 전극층(12a)을 피복하도록 Ag층(33)이 배치되어 있다. 도 51은 p 전극의 상측 부분을 투과시켜 p 전극을 본 평면도이다.
또한, 이산적인 Ni/Au 전극층(12a)의 전형적인 피치는 3 ㎛이다. 피치 3 ㎛는 통상 p형 GaN층이나 p형 AlGaN 클래드층에서는 그 비저항으로부터 전류가 퍼지는 범위의 직경이 겨우 6 ㎛인 것에 기초하고 있다. 즉, 피치 3 ㎛로 함으로써, 하나의 이산 전극으로부터 인접한 이산 전극에 전류가 도달한다. 전류를 전극층에 걸쳐 빠져나가지 않게 흐르게 하기 위해서는 피치 3 ㎛ 이하로 하는 것이 좋지만, 너무 피치를 작게 하면 이산 배치의 Ni/Au 전극층에 의해 광의 유효 추출량이 감소하게 된다.
예컨대, 이산적 Ni/Au 전극의 면적율이 20%일 때, 도 50 및 도 51에 도시하는 p 전극의 구조에 의하면, 광의 반사율(계산) = 반사율 88% × 면적율 80% ＋ 반 사율 40% × 면적율 20% = 78%(계산)를 얻을 수 있다. 본 계산을 베이스로 하여 실제로 상기 구조의 p 전극을 제작하여 광출력을 측정하였다. 시험체는 다음과 같다.
(본 발명의 예 S5) : 실시예 1의 본 발명의 예 A와 동일한 제조 공정에 따라서 제작하였지만, p 전극의 제작 공정(a7)에 있어서, p형 GaN층에 접하여 두께 4 nm의 Ni층을 형성하고, 그 위에 두께 4 nm의 Au층을 전면에 형성하였다. 계속해서, 레지스트 마스크를 이용하여 패터닝하고, 이산적으로 분포된 Ni/Au 전극을 형성하였다(도 50, 도 51 참조). 계속해서, 불활성 가스 분위기 중에서 가열 처리함으로써, 접촉 저항을 5E-4 Ω·㎠로 하였다. 이 후, Ni/Au 전극의 간극을 채워 넣고, 또한 Ni/Au 전극을 덮도록 전면에 Ag층을 형성하여 반사 전극으로 하였다. 이산적으로 배치된 Ni/Au층의 p형 GaN층에 있어서의 점유율은 20%로 하고, Ag의 점유율은 80%로 하였다. 또한, Ni/Au 전극층(12)의 피치는 3 ㎛로 하였다(도 52 참조).
(비교예 T6) : 실시예 1의 본 발명의 예 A와 동일한 제조 공정에 따라서 적층 구조를 GaN 기판 상에 형성하였다. p 전극은 그 제작 공정(a7)에 따라서 p형 GaN층에 접하고 전면에 Ni/Au층을 배치하여 열처리를 행하였다. 계속해서, 본 발명의 예 A의 구성과 상이하며, 또한, Ni/Au층에 접하여 Ag층을 전면에 형성하였다(도 53 참조).
비교를 위해 본 발명의 예 A와 동일한 발광 소자에 대해서, 다운측을 향한 광의 반사 거동을 도 54에 도시한다.
(시험 및 그 결과) : 상기한 바와 같이 제작된 각 발광 소자에 전류 20 mA를 인가하여 광출력을 측정하였다. 본 발명의 예 S5에서는 11.5 mW의 광출력을 얻을 수 있었지만, 비교예 T6에서는 9.6 mW이었다. 또한, 활성층으로부터 마운트측(다운측)을 향한 광 중 p 전극으로 반사되어 출사면으로부터 출사되는 비율은 본 발명예에서는 86%에 달한다(도 52 참조). 이것에 대하여 비교예 T6에서는 67%였다(도 53). 한편, 본 발명의 예 A에 있어서의 상기한 비율은 40%였다(도 54).
본 발명의 예 S5에서는 다운측을 향한 광은, p 전극의 80%를 점유하는 Ag에 의해, 그 80% 분이 88%의 반사율로 반사되고, 또한 p 전극의 20%를 차지하는 Ni/Au층에 의해 그 20% 분이 40%를 초과하는 반사율(단순히 반사율 40%이 아님)로 반사된다. 이 결과, 본 발명의 예 S5에서는 상기한 비율은 86%가 된다. 비교예 T6에서는 Ni/Au층의 다운측에 위치하는 Ag층에 의해 더 반사되고, 그 반사분이 있기 때문에 본 발명의 예 A보다도 큰 비율이 된다.
또한, 비교예 T6은 가장 넓게는 본 발명예에 물론 속한다. 본 실시예를 설명하기 위해 편의상 비교예로 하고 있을 뿐이다.
상기한 Ni/Au 전극층은 Pt 전극층 또는 Pd 전극층으로 치환하더라도 좋다. 또한, 반사 전극 Ag층은 Pt층 또는 Rh층으로 치환하더라도 좋다.
마찬가지로 Ni/Au 전극의 면적율이 10%일 때 20 mA 인가시의 광출력은 11.8 mW, Ni/Au 전극의 면적율이 40%일 때 20 mA 인가시의 광출력은 10.6 mW와, 그 면적율에 따라서 비교예 T6보다도 큰 광출력을 얻을 수 있다. 그러나, Ni/Au 전극의 면적율이 10% 미만의 2%의 경우, 광출력은 비교예 T6과 동일한 9.6 mW밖에 얻을 수 없으며, Ni/Au 전극의 주위에 극단적으로 강한 발광 불균일이 있다는 것이 본 발명자의 실험으로 확인되고 있다.
(실시예 14)
본 발명의 실시예 14는 GaN 기판으로부터 에피텍셜층에 전파한 병행된 복수의 판형 결정 반전 영역을 제거하고, 그 판형 결정 반전 영역의 간극 영역마다 p 전극을 배치한 점에 특징이 있다. GaN 기판에는, GaN 기판의 두께 방향으로 병행하게 분포되어 스트라이프형으로 GaN 기판의 주면에 드러나고, 그 결정 반전 영역이 에피텍셜층(2, 3, 4, 5, 6)에 전파된다. 도 55 및 도 56에 도시하는 판형 결정 반전 영역은 주면 상에 격자형으로 배치되어 있다. 질화물 반도체 기판을 제작할 때, 전위 다발( = 코어)을 모으고, 영역에서는 주위의 결정 배열에 대하여 반전된 결정 배열을 취한다. 이 때문에, 판형 결정 반전 영역과 전위 다발은, 주위와 결정 배열이 반전되고 있다는 점에서 동일하다. 양자의 차이는 전위 다발이 전위를 끈형 또는 굵기가 있는 선형으로 모아, 따라서 결정 반전 영역이 끈형인 데 대하여, 판형 결정 반전 영역에서는 그것이 판형인 점에 있다. 즉, 판형 결정 반전 영역은 전위가 두께를 갖는 면형 영역 내에 고밀도로 분포된다.
본 실시예에서는 상기 에피텍셜층 중의 결정 반전 영역을 완전 제거하고, 또한, GaN 기판의 결정 반전 영역을 제1 주면측의 소정 깊이에 이를 때까지 제거하고, 각 에피텍셜층을 이격하여 이격된 에피텍셜층마다 p 전극을 설치한 점에 특징이 있다(도 57 참조). 판형 결정 반전 영역은 도 55에 도시하는 바와 같이 판형 결정 반전 영역이 주면 상에서 교차하는 격자형 결정 반전 영역으로부터 형성되어 있어도 좋고, 나중에 설명하는 바와 같이 주면 상에서 일정 방향으로 일치하여 분포되는 병행 배치라도 좋다.
(본 발명의 예 S6) : 도 55, 도 56에 도시하는 GaN 기판에서는 에피텍셜층측의 제1 주표면은 면 방위가 (0001)면, 즉 c 면이다. 이 제1 주표면과 면대칭의 관계에 있는 결정 반전 영역은 (000-1)면, 즉 -c면이며, c 축이 반전되어 성장하고 있다. c 면에서는 표면은 Ga 원자가 배열된 Ga 면이며, 결정 반전 영역에서는 그 표면은 N 원자가 배열된 N 면이다. 본 발명의 예 S6에서는 제1 주표면에 있어서 100 ㎛ 마다 폭 30 ㎛의 결정 반전 영역이 격자형으로 배열된 GaN 기판을 이용하였다. 결정 반전 영역은 GaN 기판 상에 형성된 에피텍셜막에 전파된다.
상기 GaN 기판을 이용하여, 본 발명의 예 A와 동일한 제조 방법으로 적층 구조를 형성하였다[본 발명의 예 A의 공정(a1)-(a6) 참조]. p 전극을 형성하는 공정에서는(a7) 대신에 다음의 처리를 행한다. 즉, p형 GaN층에 도 56과 같이 전파한 결정 반전 영역만을 피복하는 마스크 패턴을 이용하여, 마스크 간극의 c 면의 영역에만 p 전극층을 형성한 후, 마스크 패턴을 제거하였다.
계속해서, 상기 GaN 기판의 제2 주면(이면) 전면에 마스크를 피복한 반도체기판을 8 N(규정) 80℃의 KOH 중에 유지하여, 제1 주면측의 결정 반전 영역을 p형 GaN층 등의 에피텍셜층을 거쳐 GaN 기판 속까지 에칭하고 제거하여 홈(52)을 형성하였다. 판형 결정 반전 영역(51)은 전위 밀도가 높은 전위 밀집부이기 때문에 KOH에 의한 에칭이 용이하다. GaN 기판 내의 에칭 깊이는 에피텍셜층과 GaN 기판과의 계면으로부터 GaN 기판측에 150 ㎛ 들어 간 위치까지이다. 이 후 마스크를 제거하여, 홈(52)을 채워 넣도록 절연막을 퇴적하였다(도 57).
(시험 및 시험 결과) : 상기한 본 발명의 예 S6을 발광 소자에 조립하고, 20 mA의 전류를 인가한 바, 9.6 mW의 광출력을 얻을 수 있었다. 이것은 본 발명의 예 A의 광출력 8 mW의 1.2배이다.
전술한 바와 같이, 본 발명의 예 S6에서는 판형 결정 반전 영역이 격자형으로 배열되어 있었지만, 판형 결정 반전 영역은 격자형이 아니어도 되고, 도 58(평면도)및 도 59(단면도)에 도시하는 바와 같이, GaN 기판의 주면에 일정 방향을 따라서 병렬적으로만 배치된 판형 결정 반전 영역이라도 좋다. 또한, 점형(실제는 면 또는 작은 원형)의 결정 반전 영역이 규칙적으로 존재하는 질화물 반도체 기판을 사용한 경우에도 에칭 구멍의 크기나 깊이에 따라 본 발명의 예 S6과 마찬가지로 본 발명의 예 A보다도 큰 광출력을 얻을 수 있다.
(실시예 15)
본 발명의 실시예 15에서는 도 60에 도시하는 바와 같이, 반도체 칩의 상측에, GaN 기판(1)에 대면하도록 형광판(46)을 배치하여 수지(15)에 의해 밀봉한 점에 특징이 있다. p 다운 실장에 있어서의 방사면이 되는 GaN 기판에 대면시켜 형광판을 배치한 구성에 참신함이 있다. 이용한 시험체는 도 60에 도시하는 본 발명의 예 S7, S8 및 비교예 T7이다.
(본 발명의 예 S7) : 본 발명의 예 S7은 기본적으로는 실시예 3에 도시한 본 발명의 예 F의 제조 공정에 따라 제조된다. 도 60에 도시하는 바와 같이, p 다운 탑재한 칩의 위에 형광판(46)을 GaN 기판(1)의 이면에 대면하도록 배치하고, 에폭시계 수지(15)로 밀봉하여 백색 발광 장치로 하였다.
상기한 형광판(46)은 다음의 제조 방법으로 제작하였다. 할로겐 수송법에 의 해 I(요오드)가 확산된 덩어리형의 ZnSSe 결정을 제작하고, 이 덩어리형 ZnSSe 결정을 Zn, Cu 분위기 중에서 가열함으로써, ZnSSe 내부에 Cu를 확산시켰다. 이어서, 이 덩어리형 ZnSSe 결정을 거친 연마반을 이용하여 두께 0.5 mm까지 연마한 후, 리드 프레임에 수습되는 형상으로 잘라내었다. 상기한 방법으로 제작된 형광판의 표면 및 이면의 거칠기는, Rmax = 1 ㎛였다.
(본 발명의 예 S8) : 본 발명의 예 S8에서는 상기 형광판(46)의 GaN 기판에 대면하는 표면(46a)에 요철을 형성하였다(도 61 참조). 요철의 높이는 2 ㎛로 하고, 요철의 평균적인 피치는 5 ㎛로 하였다. 다른 구조는, 본 발명의 예 S7과 동일하게 하였다.
(비교예 T7) : 도 62에 도시하는 바와 같이, p 상부 탑재한 칩의 상측에 형광판(46)을 칩에 대면하도록 배치하고, 에폭시계 수지(15)로 밀봉하여 백색 발광 장치로 하였다.
(시험 및 시험 결과) : 상기한 GaN 기판으로부터 조립된 발광 장치에 전류 10 A를 인가하였을 때, 얻어진 발광의 휘도는 다음과 같았다. 본 발명의 예 S7에서는 800 lm, 본 발명의 예 S8에서는 880 lm으로 모두 높은 휘도를 얻을 수 있었다. 한편, 비교예 T7의 휘도는 540 lm이었다. 상기한 결과는 p 하부 탑재에 있어서 GaN 기판에 대면하여 형광판을 배치하는 쪽이, p 상부 탑재에 형광판을 배치하는 것보다도 높은 휘도를 확보할 수 있는 것을 도시하는 것이며, 형광판의 GaN 기판에 대면하는 표면을 거칠게 함으로써 더 휘도를 향상시킬 수 있다는 것이 판명되었다.
(실시예 16)
다음에, 본 발명에 있어서의 GaN 기판에 형성된 홈의 효과에 대해서 검토하였다. 검토에 이용한 시험체는, 다음과 같다.
(본 발명의 예 S9) : 본 발명의 예 A와 기본적으로 동일한 구조를 구비한다. 또한, 본 발명의 예 S9의 제조 방법도, 기본적으로는 본 발명의 예 A와 마찬가지다. 이하, 구체적으로 설명한다.
(S9-1) c 면으로부터 0.5° 변이된 GaN의 오프 기판을 사용하였다. 이 기판의 산소 농도는 5E 18/㎤, 전위 밀도는 1E 7/㎠이며, 두께는 400 ㎛로 하였다.
(S9-2) MOCVD(Metal 0rganic Chemical Vapor Deposition)로 GaN 기판의 제1 주면인 Ga 면 상에 다음의 적층 구조를 형성하였다. (Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층과의 2층 구조가 3층 중첩된 MQW(Multi-Quantum Well)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)
(S9-3) 발광 파장은 450 nm이다.
(S9-4) 이 웨이퍼를 활성화 처리하여 Mg 도핑 p형층의 저저항화를 행하였다. 홀 측정에 의한 캐리어 농도는, Mg 도핑 p형 Al0.2Ga0.8N층이 5E 17/㎤, Mg 도핑 p형 GaN층이 1E 18/㎤이었다.
(S9-5) 이 웨이퍼를 또한, 포토리소그래피 기술과 RIE(Reactive Ion Etching)에 의해, Mg 도핑 p형층측에서 Si 도핑 n형층까지 Cl계 가스로 에칭한다. 이 에칭에 의해, 도 3에 도시하는 바와 같이, 소자 분리홈(25)을 형성하여 소자 분리를 행하였다. 소자 분리홈의 폭(L3)은 100 ㎛이다.
(S9-6) GaN 기판의 제2 주면인 이면의 N 면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 거리 L2 = 2 mm 마다 칩의 중심에 평면 형상이 정방 형상이며, 1 변의 폭(D)이 200 ㎛인 (200 ㎛ □의) n 전극을 부여하였다(도 3 및 도 4 참조). n 전극으로서, GaN 기판에 접하여 아래에서부터 순서대로(Ti층 20 nm/Al층 100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성하였다. 이것을 질소(N2) 분위기 중에서 가열함으로써, 접촉 저항을 1E-5 Ω·㎠ 이하로 하였다.
(S9-7) p 전극으로서는 p형 GaN층에 접하여 두께 4 nm의 Ni층을 형성하고, 그 위에 두께 4 nm의 Au층을 전면에 형성하였다(도 3 및 도 4 참조). 이것을 불활성 가스 분위기 중에서 가열 처리함으로써, 접촉 저항을 5E-4 Ω·㎠으로 하였다.
(S9-8) 그 후, 다이싱에 의해 기판의 N 면 상에 단면 형상이 V 자형의 홈(80)을 형성하였다. 도 3에 도시하는 바와 같이, 홈의 깊이(T3)는 200 ㎛, 홈(80)의 측벽과 GaN 기판(1)의 제2 주표면과 평행한 평면이 이루는 각도(θ)는 60°, 인접하는 홈(80)의 피치(P)는 500 ㎛로 하였다.
(S9-9) 그 후에, 도 3 및 도 4에 도시하는 바와 같이, 칩 경계(50)가 측면으로서 드러나도록 스크라이브를 행하고, 칩화한 것을 발광 장치로 하였다. 칩화한 발광 장치는 광의 방출면이 1.9 mm □(1 변의 길이가 1.9 mm의 사각 형태)의 형상이며, 발광층이 1.9 mm □의 형상을 취한다. 즉 도 4에 있어서, L1 = 1.9 mm이며, L2 = 2 mm이다. 또한, 소자 분리홈의 폭 L3 = 100 ㎛이며, n 전극 하나의 변의 폭(D) = 200 ㎛(n 전극은 200 ㎛ □)이다.
(S9-10) 도 1을 참조하여, 리드 프레임의 마운트부(21a)에, 상기 칩의 p형 GaN층측이 접하도록 탑재하여, 발광 장치를 형성하였다. 마운트부에 도포한 도전성 접착제(14)에 의해 발광 장치와 마운트를 고정하는 동시에, 도통을 얻을 수 있도록 하고 있다.
(S9-11) 발광 장치로부터의 방열성을 좋게 하기 위해, 발광 장치의 p형 GaN층이 전면 마운트부와 접하도록 탑재하였다. 또한 접착제는 열전도가 좋은 Ag계의 것을, 또한 리드 프레임도 열전도가 좋은 CuW계의 것을 선택하였다. 이것에 의해 얻어진 열저항은 8 ℃/W이었다.
(S9-12) 또한, n 전극과 리드 프레임의 리드부를 와이어 본드에 의해 도통시킨 후, 에폭시계 수지에 의해 수지 밀봉을 행하여 발광 장치를 램프화하였다.
(본 발명의 예 S10) : 기본적으로 본 발명의 예 S9와 동일한 구조를 구비한다. 단, n 전극(11)의 크기 및 배치, 또한 홈의 피치가 본 발명의 예 S9와 상이하다. 구체적으로는 본 발명의 예 S10은 도 5에 도시한 LED와 동일한 구조를 구비하고 있다. n 전극(11)은 평면 형상이 정방 형상이며, 그 1 변의 폭 D = 100 ㎛이다. 그리고, 하나의 2 mm □의 칩 중에 4개의 n 전극(11)이 배치되어 있다. 각각의 n 전극(11)은 칩의 4 귀퉁이에 배치되어 있다. 또한, 형성된 홈(80)의 피치는 250 ㎛로 하였다. 이하, 본 발명의 예 S10의 제조 방법을 설명한다.
(S10-1)∼(S10-5) 기본적으로 본 발명의 예 S9의 제조 방법에 있어서의 (S9-1)∼(S9-5)와 동일한 공정을 실시하였다.
(S10-6) 본 발명의 예 S9의 제조 방법에 있어서의 (S9-6)과 기본적으로 동일 한 공정이지만, n 전극은 1 ㎜ 마다 하나의 칩 영역 당 4개를 형성하였다. n 전극은 하나의 칩 영역의 4 귀퉁이에 각각 배치된다. n 전극의 평면 형상은 정방 형상이며, 1 변의 길이 D = 100 ㎛로 하였다(100 ㎛ □로 하였음). 이 결과, 본 발명의 예 S9에 있어서의 n 전극의 면적과, 본 발명의 예 S10의 n 전극 4개의 합계 면적(하나의 칩 당 n 전극의 합계 면적)과는 동일하게 된다.
(S10-7) 기본적으로 (S9-7)과 동일한 공정을 실시하였다.
(S10-8) 기본적으로 (S9-8)과 마찬가지이지만, 홈의 피치(P)(도 7 참조)는 250 ㎛로 하였다. 또한, 칩 영역의 4 귀퉁이에 있어서, 홈(80) 사이에 위치하는 평탄한 웨이퍼 표면 상에 배치되는 n 전극의 크기는 100 ㎛ □이다.
(S10-9)∼(S10-11) 기본적으로 (S9-9)∼(S9-11)과 마찬가지이다.
(S10-12) 기본적으로 (S9-12)와 마찬가지이다. 단, 이 공정에서는 하나의 칩 당 4개가 형성되어 있는 n 전극(11)을 전부 리드 프레임의 리드부와 와이어 본드에 의해 도통시킨 후, 에폭시계 수지에 의해 수지 밀봉을 행하여 발광 장치를 램프화 하였다.
(본 발명의 예 S11) : 기본적으로, 본 발명의 예 S9와 동일한 구조를 구비한다. 단, 형성된 홈의 단면 형상이 본 발명의 예 S9와 상이하다. 구체적으로는, 본 발명의 예 S11에 있어서의 홈의 측벽은 GaN 기판(1)의 제2 주면에 대한 각도가 상이한 2개의 부분을 갖고 있다(하나의 측벽에 있어서, 상기 제2 주면에 대한 각도가 상이한 2개의 측벽 부분이 연속하도록 형성되어 있음). 즉 본 발명의 예 S11은 도 8에 도시한 LED와 동일한 구조를 구비한다. 이하, 본 발명의 예 S11의 제조 방법을 설명한다.
(S11-1)∼(S11-7) 기본적으로 (S9-1)∼(S9-7)과 마찬가지이다.
(S11-8) 2회의 다이싱을 행함으로써, GaN 기판의 N 면 상에 홈을 형성하였다. 홈(80)의 깊이(T3)는 200 ㎛, 인접하는 홈(80)의 피치는 500 ㎛로 하였다. 그리고, 도 10에 도시하는 바와 같이, 홈(80)의 하나의 측벽을 구성하는 바닥부측 측벽(84)과 GaN 기판의 제2 주면과 평행한 평면이 이루는 각도 θ1 = 60°로 하고, 개구측 측벽(86)과 GaN 기판의 제2 주면과 평행한 평면이 이루는 각도 θ2 = 45°로 하였다. 또한, 이러한 홈은 칼끝의 각도가 다른 칼을 각각 이용하여 2회 또는 복수회의 다이싱을 행하으로써 형성할 수 있다.
(S11-9)∼(S11-12) 기본적으로 (S9-9)∼(S9-12)와 마찬가지이다.
(본 발명의 예 S12) : 기본적으로, 본 발명의 예 S9와 동일한 구조를 구비한다. 단, 형성된 홈의 단면 형상이 본 발명의 예 S9와 상이하다. 본 발명의 예 S12에서는 홈(80) 사이에 위치하는 볼록부(82)의 형상이 반구형이 되도록 홈(80)을 형성한다. 구체적으로는 본 발명의 예 S12는 도 11에 도시하는 LED와 동일한 구조를 구비한다. 이하, 본 발명의 예 S12의 제조 방법을 설명한다.
(S12-1)∼(S12-7) 기본적으로 (S9-1)∼(S9-7)과 마찬가지이다.
(Sl2-8) 홈 사이에 위치하는 볼록부(82)(도 11 참조)의 형상이 반구형이 되도록 홈(80)을 형성하였다. 홈(80)의 형성 방법으로서는 다이싱 등 임의의 가공 방법을 이용할 수 있다. 또한, 홈(80)의 피치는 500 ㎛, 볼록부(82)의 높이(T3)는 200 ㎛로 하였다.
(S12-9)∼(S12-12) 기본적으로 (S9-9)∼(S9-12)와 동일하다.
(비교예 T9) : 본 발명의 예 S9의 구조에 있어서, 홈(80)을 형성하지 않는 LED 이다. 구체적으로는 도 63에 도시하는 LED이다. 도 63은 본 발명의 실시예 16에 있어서의 비교예 T9를 도시하는 도면이다. 도 63에 도시하는 바와 같이, 비교예 T9는 홈이 형성되어 있지 않은 점을 제외하고, 본 발명의 예 S9와 동일한 구조를 구비한다. 다음에, 비교예 T9의 제조 방법을 설명한다.
우선, (S9-1)∼(S9-7)과 동일한 공정을 실시한다. 그리고, (S9-8)을 실시하지 않고, (S9-9)∼(S9-12)와 동일한 공정을 실시한다.
(시험 및 시험 결과) : 본 발명의 예 S9∼S12 및 비교예 T9를 각각 적분구 내에 탑재한 후 소정의 전류를 인가하고, 집광되어 검출기로부터 출력되는 광출력치의 비교를 행하였다. 그 결과, 본 발명의 예 S9는 2.4 W, 본 발명의 예 S10은 2.3 W, 본 발명의 예 S11은 2.3 W, 본 발명의 예 S12는 2.4 W의 출력을 얻었다. 한편, 비교예 T9의 출력은 1.6 W였다. 이와 같이, GaN 기판의 광출사면측(제2 주면측)을 홈(80)에 의해 요철 가공한 것은 모두 GaN 기판과 에폭시계 수지(15)와의 접촉 계면의 면적이 비교적 큰 것, 이 계면이 발광층의 면에 대해서 다양한 각도를 갖기 때문에 계면에서의 전반사가 방지되기 쉽다는 등의 이유로부터 비교예 T9에 의해 본 발명의 예 S9∼S12는 높은 광출력을 얻을 수 있다.
이어서, 도 64∼도 67을 참조하여, 홈의 깊이, 인접하는 홈의 피치, 홈의 측벽과 GaN 기판의 제2 주표면에 평행한 면과 형성되는 각도 θ(도 3 참조), 홈 사이에 형성되는 볼록부의 형상이 광출력에 대해 부여되는 영향에 대해서, 발명자가 검 토한 결과를 나타낸다. 또한, 도 64∼도 67에 도시한 데이터는 기본적으로 전술한 본 발명의 예 S9와 동일한 구조의 LED로서, 각 그래프의 횡축에 표시된 특성에 대해서 변경된 시료를 준비하고, 이 시료를 이용하여 측정한 것이다.
도 64에 도시한 그래프의 횡축은 홈의 깊이(㎛)를 나타내고, 종축은 광의 추출 배율을 나타내고 있다. 또한, 종축에 표시된 광의 추출 배율은 홈이 형성되어 있지 않은 경우를 기준으로 한 경우의 상대치이다. 도 64로부터 알 수 있는 바와 같이, 홈의 깊이가 100 ㎛, 200 ㎛, 300 ㎛ 중 어느 쪽의 경우에도 홈이 형성되어 있지 않은 경우보다 광의 추출 배율이 1.2 이상으로 되어 있다. 즉, 홈을 형성하지 않는 경우로부터 홈을 형성한 쪽이 광의 추출량(기판으로부터 출사되는 광량)이 커지는 것을 알 수 있다. 또한, 도 64에는 홈의 깊이가 깊어질수록 광의 추출 배율이 커지는 경향이 표시되어 있다.
다음에, 도 65에 대해서 설명한다. 도 65에 표시된 횡축은 인접하는 홈의 피치(㎛)를 나타내고, 종축은 도 64와 마찬가지로 광의 추출 배율을 나타내고 있다. 도 65로부터 알 수 있는 바와 같이, 홈의 피치가 커지면 광의 추출 배율이 서서히 작아지고 있다. 그러나, 홈의 피치가 1000 ㎛에서 광의 추출 배율이 1.2 정도가 되며, 상기 피치를 1000 ㎛ 이하로 해 두면 홈을 형성하지 않는 경우보다 충분히 광추출 배율을 크게 할 수 있다는 것을 알 수 있다.
다음에, 도 66에 대해서 설명한다. 도 66에 표시된 횡축은, 홈의 측벽과 GaN 기판의 제2 주표면에 평행한 면과 형성되는 각도 θ를 나타낸다. 도 66에 표시된 종축은 도 64 등과 마찬가지로 광추출하여 배율을 나타낸다. 도 66으로부터 알 수 있는 바와 같이 각도 θ가 40°∼80°의 범위에 대해서는 광추출 배율이 1.0 이상으로 되어 있다.
다음에, 도 67에 대해서 설명한다. 도 67에 표시된 횡축은, 홈 사이에 형성되는 볼록부의 형상 및 배치의 종류를 나타낸다. 도 67에 표시된 종축은, 도 64 등과 마찬가지로 광의 추출 배율을 나타낸다. 여기서, 횡축에 표시된 사각추는, 도 1에 도시한 볼록부(82)의 형상을 나타낸다. 또한, 횡축에 나타낸 원추 사방 배치란, 도 68에 도시하는 바와 같이 홈 사이에 형성되는 볼록부의 형상이 상부가 평탄한 원추형으로서, 각 원추형의 볼록부는 매트릭스형으로 배치되어 있는 배치를 의미한다. 원추 사방 배치는 도 69에 도시하는 바와 같이 하나의 볼록부의 중심점(88a)을 중심으로 하여, 인접하는 2개의 볼록부의 중심점(88b, 88c)에 의해 형성되는 각도(Φ)가 실질적으로 90°로 되어 있다. 또한, 횡축에 나타낸 원추 육방 배치란, 도 69에 도시하는 바와 같이, 홈 사이에 형성되는 볼록부의 형상이 상단이 평탄한 원추형으로서, 각 원추형의 볼록부는 도 69의 1번째 단과 2번째 단에서는 그 배치가 가로 방향으로 변위된 것과 같이 배치된 상태를 의미한다. 원추 육방 배치에서는 도 69에 도시하는 바와 같이, 하나의 볼록부의 중심점(88a)을 중심으로 하여 인접하는 2개의 볼록부의 중심점(88b, 88c)에 의해 형성되는 각도(Φ)가 실질적으로 60°로 되어 있다.
도 67로부터 알 수 있는 바와 같이, 이러한 사각추, 원추 사방 배치, 원추 육방 배치에서는 광추출 배율이 모두 1.2 이상으로 되어 있다. 또한, 도 67로부터 알 수 있는 바와 같이, 광추출 배율은 원추 육방 배치 > 원추 사방 배치 > 사각추 라는 대상 관계로 이루어져 있다.
이들의 지견으로부터 발명자는 홈의 깊이의 바람직한 범위는 0.1 mm 이상 0.3 mm 이하, 홈이 형성되어 있지 않은 기판의 두께(T2)(도 3 참조)의 바람직한 범위가 0.2 mm 이상 0.4 mm 이하, 인접하는 홈의 피치의 바람직한 범위가 0 mm 이상 1 mm 이하, 홈의 측벽과 GaN 기판의 제2 주표면에 평행한 면과 형성되는 각도(θ)의 바람직한 범위가 40°이상 80°이하, 볼록부의 형상의 바람직한 종류로서는 사각추 또는 도 8 등에 도시한 다단화한 사각추, 육각추, 그 밖의 각추, 원추, 반구 등의 형상을 들 수 있다는 것을 발견하였다.
또한, 발명자의 실험 결과, 전술한 바와 같이 홈의 깊이 및 홈이 형성되어 있지 않은 기판의 두께를 상술한 바와 같이 수치 범위로 설정하기 위해, 바람직한 GaN 기판의 산소 농도와 소자 크기와는 이하와 같은 수치 범위인 것을 알 수 있었다. 구체적으로는, 기판의 산소 농도가 2E 18개/㎤ 이상 2E 19개/㎤이며, 소자 크기는 1 mm □ 이상 4 mm □ 이하인 것이 바람직하다.
여기서, 기판 중 산소가 지나치게 많으면, 기판의 발광층으로부터 출사되는 광의 기판에 있어서의 투과율이 작아지며, 얻어지는 광출력이 작아진다. 또한, 기판 중 산소가 반대로 지나치게 적으면 기판의 비저항이 작아진다. 또한, 기판 두께 (T2)[도 3 참조 : 기판에 있어서의 홈(80)이 형성되어 있지 않은 부분의 두께]가 소자 크기에 대하여 지나치게 작으면, 칩 내에서 균일한 발광을 실현할 수 없게 된다. 이 결과, 이미 설명한 바와 같이 얻어지는 광의 출력도 작아진다.
다음에, 상기한 실시예와 중복되는 것도 있지만, 본 발명의 실시예를 나열적 으로 예를 들어 설명한다.
본 발명의 발광 장치는 질화물 반도체 기판[GaN 기판(1)]과, 질화물 반도체 기판의 제1 주표면 측에, n형 질화물 반도체층[n형 AlxGa1 - xN층(3)]과, 질화물 반도체 기판에서 보아 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층[p형 AlxGa1-xN층(5)]과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층[양자 우물(MQW : Multi-Quantum Well)(4)]을 구비한 발광 장치이다. 이 발광장치에서는 질화물 반도체 기판의 비저항이 0.5 Ω·cm 이하이며, p형 질화물 반도체층 측을 다운 실장하고, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 광을 방출한다. 질화물 반도체 기판의 제2 주표면에는 홈(80)이 형성되어 있다.
이 구성에서는 전기 저항이 낮은 질화물 반도체 기판[GaN 기판(1)]의 이면(제2 주표면)에 n형 전극(11)을 설치하기 때문에, 작은 피복률, 즉 큰 개구율로 n 전극(11)을 설치하더라도 전류를 질화물 반도체 기판 전체에 널리 퍼지게 하여 흐르게 할 수 있다. 이 때문에, 방출면에서 광이 흡수되는 비율이 작아지며, 발광 효율을 높게 할 수 있다. 또한, 광의 방출은 제2 주표면 뿐만 아니라 측면으로부터 이루어져도 물론 좋다. 이하의 발광 장치에 있어서도 마찬가지이다.
또한, 전기 저항이 높은 p형 질화물 반도체층의 측은 광방출면이 되지 않기 때문에, p형 질화물 반도체층의 전면에 p형 전극층[p 전극(12)]을 형성할 수 있고, 대전류를 흐르게 하여 발열을 억제한 후에도 또한 발생한 열을 전도로 방출한 후에 도 적합한 구조를 취하는 것이 가능해진다. 즉, 열적 요건을 위해 받는 제약이 매우 완화된다. 이 때문에, 전기 저항을 저하시키기 위해 p 전극과 n 전극을 뒤얽히게 한 빗형 형상 등으로 하지 않아도 된다.
또한, GaN 기판(1)이 도전성이 우수하기 때문에, 서지 전압에 대한 보호 회로를 특별히 설치하지 않아도 되며, 또한 내압성도 매우 우수한 것으로 할 수 있다.
또한, 복잡한 가공 공정을 행하지 않아도 되기 때문에, 제조 비용을 저감하는 것도 용이하게 된다.
또한, 질화물 반도체 기판의 광의 출사면인 제2 주표면에 홈(80)을 형성하기 때문에, 홈(80)의 측벽에서도 광을 추출할 수 있다. 이 결과, 발광 장치에 있어서의 광의 이용 효율을 향상시킬 수 있다.
또한, 상기 발광 장치에 있어서 질화물 반도체 기판은, GaN 또는 AlxGa1 - xN(0 < x ≤ 1) 중 어느 하나에 의해 구성되어 있어도 좋다. 이 경우, 질화물 반도체 기판으로서 GaN 기판(1)을 이용하면, 대전류 밀도를 인가할 수 있기 때문에, 발광 장치에 있어서 고휘도(및 큰 광속)의 광을 출사할 수 있다. 또한, GaN 또는 AlxGa1 - xN(0 ≤ x ≤ 1)에 의해 질화물 반도체 기판을 구성하면, 열전도가 좋은, 즉 방열성이 우수한 질화물 반도체 기판을 이용하여 발광 장치로서의 LED를 구성할 수 있다. 이 때문에, 대전류 밀도를 인가하더라도 충분히 방열을 행할 수 있기 때문에, 열에 의해 LED가 손상될 가능성을 저감할 수 있다. 따라서, 장시간에 걸쳐 안정된 광을 출력할 수 있는 발광 장치를 실현할 수 있다.
상기 발광 장치에 있어서, 도 1에 도시하는 바와 같이 홈(80)의 단면 형상은 V 자형이라도 좋다. 이 경우, 질화물 반도체 기판의 제2 주표면(1a)에 있어서 경사진 홈(80)의 측벽을 형성할 수 있다. 따라서, 측벽이 제2 주표면(1a)에 대하여 대략 수직인 경우보다 측벽에서 추출한 광을 제2 주표면(1a)의 법선 방향(제2 주표면에 대하여 수직인 방향)에 효율적으로 출사시킬 수 있다. 이 결과, 광의 이용 효율을 향상시킬 수 있다.
상기 발광 장치에 있어서, 질화물 반도체 기판의 제2 주표면(1a)[제2 주표면(1a)과 평행한 평면]에 대하여 홈(80)의 측벽이 이루는 각도 θ(도 3 참조)는 40° 이상 80° 이하인 것이 바람직하다. 이와 같이 하면, 제2 주표면으로부터 출사되는 광의 이용 효율을 향상시킬 수 있다. 또한, 상기 각도가 40°미만 또는 80°를 초과하는 경우에는 홈(80)의 측벽에서 추출되는 광의 광량이 오히려 작아진다.
상기 발광 장치에 있어서, 질화물 반도체 기판의 제2 주표면(1a)에는, 홈(80)이 연장되는 방향과 동일한 방향으로 연장되는 다른 홈(80)이 형성되어 있어도 좋고, 홈이 연장되는 방향에 대하여 수직인 방향에 있어서 홈과 다른 홈 사이의 피치(P)(도 3참조)는 0 mm 이상 1 mm 이하라도 좋다.
이 경우, 질화물 반도체 기판의 제2 주표면(1a)에 대한 홈(80)의 측벽이 이루는 각도가 일정하다고 가정하면, 피치(P)가 큰 쪽이 홈(80)의 깊이가 깊어지기 때문에 결과적으로 측벽의 면적이 커진다. 이 결과, 제2 주표면(1a)에서 추출되는 광의 광량이 많이 발생한다. 한편, 피치(P)를 크게 하여 홈(80)의 폭을 너무 크게 하면, 홈(80) 사이의 평탄한 부분의 면적이 작아진다. 이 평탄한 부분에는 n 전극(11)을 배치해야 한다. 따라서, 평탄한 부분의 면적이 작으면 n 전극(11)의 크기도 작아진다. 이와 같이 n 전극(11)의 크기가 작으면, n 전극(11)과 질화물 반도체 기판과의 접촉부의 접촉 저항이 커지기 때문에, 이 접촉부에서의 전압 강하가 커진다. 혹은 이러한 전압 강하의 영향을 완화시키기 위해, 제2 주표면의 복수의 개소에 n 전극(11)을 배치한다는 대응을 행해야 하게 된다. 이 경우, 복수의 n 전극(11)에 대하여 각각 와이어 본딩을 행할 필요가 있기 때문에, 발광 장치의 제조 공정이 증가하여, 결과적으로 발광 장치의 제조 비용이 상승하게 된다. 그리고, 피치를 전술한 범위로 하면, 추출되는 광의 광량을 크게 하는 동시에, 상기와 같은 문제의 발생을 억제할 수 있다.
상기 발광 장치에 있어서, 홈(80)의 깊이(T3)(도 3 참조)는 0.1 mm 이상 0.3 mm 이하라도 좋고, 질화물 반도체 기판의 두께 방향에 있어서, 홈이 형성되어 있지 않은 부분의 두께(T2)(도 3 참조)는 0.2 mm 이상 0.4 mm 이하라도 좋다. 이와 같이하면, 제2 주표면에 있어서의 균일한 광의 출사를 실현하는 동시에, 제2 주표면에서 추출되는 광의 광량을 충분히 크게 할 수 있다. 또한, 홈(80)의 깊이가 깊어질수록 측벽의 면적이 커지기 때문에 제2 주표면에서 추출되는 광의 광량은 커지지만, 한쪽에서 홈이 형성되어 있지 않은 부분의 두께(T2)가 얇아진다. 이와 같이 홈(80)이 형성되어 있지 않은 부분의 두께(T2)가 얇아지면, 질화물 반도체 기판의 크기나 산소 농도 등에 따라서는, 제2 주표면에서 균일한 발광을 실현할 수 없게 되는 경우가 있다. 그래서, 홈(80)의 깊이(T3) 및 홈(80)이 형성되어 있지 않은 부분 의 두께(T2)를 상기와 같은 수치 범위로 하면, 상기와 같은 문제의 발생을 억제할 수 있다.
상기 발광 장치에 있어서, 질화물 반도체 기판은 GaN 기판(1)이며, GaN 기판(1)은 산소 도핑에 의해 n형화 되어 있고, 산소 농도가 산소 원자 2E 18개/㎤ 이상2E 19개/㎤ 이하의 범위에 있는 것이 바람직하다. 이 경우, GaN 기판(1)의 전체에 균일하게 전류를 흐르게 할 수 있기 때문에, 발광 장치에 있어서 GaN 기판(1)의 제2 주표면의 대략 전체로부터 충분한 광을 출사할 수 있다.
상기 발광 장치에 있어서, 상기 질화물 반도체 기판의 평면 형상은 사각 형상이며,
상기 질화물 반도체 기판의 평면 형상에 있어서의 하나의 변의 길이는 1 mm 이상 4 mm 이하인 것이 바람직하다. 이 경우, 발광 장치에 있어서 GaN 기판의 제2 주표면의 대략 전체로부터 충분한 광을 확실하게 출사할 수 있다.
상기 발광 장치에 있어서, 질화물 반도체 기판의 제2 주표면에는 도 4에 도시하는 바와 같이, 홈(80a)과 교차하도록 연장되는 이방향 홈(80b)이 형성되고, 홈(80a)과 이방향 홈(80b)에 의해 구분된 질화물 반도체 기판의 제2 주표면의 부분[도 3에 도시한 볼록부(82)]의 형상은 다각추(예컨대 도 1에 도시하는 사각추, 육각추 등), 원추, 도 11에 도시하는 반구로 이루어지는 군으로부터 선택되는 하나라도 좋다. 이 경우, 다각추는 다이싱 등의 간단한 가공에 의해 형성할 수 있다. 한편, 제2 주표면의 상기 부분의 형상이 반구에 가까워질수록 제2 주표면으로부터 출사되는 광의 광량은 커진다.
도 8∼도 10에 도시하는 바와 같이, 상기 발광 장치에 있어서, 홈(80)의 측벽은 홈의 바닥부에 연속해 있는 측벽 부분[바닥부측 측벽(84)]과, 측벽 부분 상에 위치하는 다른 측벽 부분[개구측 측벽(86)]을 포함하고 있어도 좋다. 제2 주표면에 대한 측벽 부분이 이루는 각도(θ1)와, 제2 주표면에 대한 다른 측벽부가 이루는 각도(θ2)와는 상이한 것이 바람직하다. 이 경우, 제2 주표면에 대한 각도가 서로 상이한 복수의 부분을 홈(80)의 측벽이 포함하게 된다. 이와 같이 홈(80)의 측벽을 다단화 함으로써, 홈(80)의 측벽을 측면으로 하는 부분[복수의 홈이 있는 경우에 그 홈 사이에 위치하는 볼록부(82)]의 형상을 반구형에 가깝게 할 수 있다[홈(80)의 측벽의 면적을 크게 할 수 있음].
상기 발광 장치에 있어서, 질화물 반도체 기판은 GaN 기판(1)이며, GaN 기판은 산소 도핑에 의해 n형화 되어 있으며, 산소 농도가 산소 원자 2E 18개/㎤ 이상 2E 19개/㎤ 이하의 범위에 있는 것이 바람직하다. 질화물 반도체 기판의 평면 형상은 사각 형상이어도 좋고, 질화물 반도체 기판의 평면 형상에 있어서의 하나의 변의 길이는 1 mm 이상 4 mm 이하라도 좋다. 홈(80)의 단면 형상은 V 자형이라도 좋고, 질화물 반도체 기판의 제2 주표면에 대하여 홈의 측벽이 이루는 각도(θ)는 40° 이상 80° 이하라도 좋다. 홈의 깊이(T3)는 0.1 mm 이상 0.3 mm 이하라도 좋고, 질화물 반도체 기판의 두께 방향에서 홈이 형성되어 있지 않은 부분의 두께(T2)는 0.2 mm 이상 0.4 mm 이하라도 좋다. 질화물 반도체 기판의 제2 주표면에는 홈(80a)이 연장되는 방향과 동일한 방향으로 연장되는 하나 이상의 다른 홈(80a) 및 홈(80a)이 교차하는 방향으로 연장되는 하나 이상의 이방향 홈(80b)이 형성되어 있는 것이 바람직하다. 홈(80a)이 연장되는 방향에 대하여 수직인 방향에 있어서, 홈(80a)과 다른 홈(80a) 사이의 피치(P)는 0 mm 이상 1 mm 이하라도 좋고, 홈(80a)과 다른 홈(80a)과 이방향 홈(80b)에 의해 구분된 질화물 반도체 기판의 제2 주표면의 부분[볼록부(82)]의 형상은 다각추, 원추, 반구로 이루어지는 군으로부터 선택되는 하나라도 좋다. 이와 같이 하면, 제2 주표면으로부터 충분한 광량의 광을 추출할 수 있다.
상기 발광 장치에서는 산소 농도가 5E 18개/㎤인 것이 바람직하고, 질화물 반도체 기판의 평면 형상에 있어서의 하나의 변의 길이가 2 mm인 것이 바람직하다. 또한, 질화물 반도체 기판의 제2 주표면에 대하여 홈(80)의 측벽이 이루는 각도(θ)는 60°인 것이 바람직하고, 질화물 반도체 기판의 두께 방향에 있어서 상기 홈(80)이 형성되어 있지 않은 부분의 두께(T2)는 0.2 mm인 것이 바람직하다. 홈과 다른 홈 사이의 피치(P)는 0.25 mm 이상 0.5 mm 이하인 것이 바람직하다. 홈과 다른 홈과 이방향 홈에 의해 구분된 질화물 반도체 기판의 제2 표면의 부분[볼록부(82)]의 형상은 사각추인 것이 바람직하다. 이 경우, 제2 주표면에서 추출되는 광의 광량을 확실하게 크게 할 수 있다.
상기 발광 장치에 있어서, 도 36에 도시하는 바와 같이, 질화물 반도체 기판[GaN 기판(1)]의 제2 주표면의 적어도 일부에는 비경면 처리가 실시되어 있어도 좋다. 이 경우, 발광층에서 발생한 광이 전반사에 의해 질화물 반도체 기판 내에 차광되어 효율이 저하되는 것을 막을 수 있다.
본 발명의 다른 발광 장치는 또한, 질화물 반도체 기판의 GaN 기판(1)과, GaN 기판의 제1 주표면의 측에 n형 질화물 반도체층의 n형 AlxGa1 - xN층(3)(0 ≤ x ≤ 1)과, GaN 기판에서 보아 n형 AlxGa1-xN층보다 멀리에 위치하는 p형 AlxGa1-xN층(5)(0 ≤ x ≤ 1)과, n형 AlxGa1-xN층(3) 및 p형 AlxGa1-xN층(5) 사이에 위치하는 발광층[양자 우물(MQW : Multi-Quantum Well)(4)]을 구비한 발광 장치이다. 이 발광 장치는 GaN 기판(1)의 전위 밀도가 108/㎠ 이하이며, p형 AlxGa1 - xN층(5)의 측을 다운 실장하고, GaN 기판(1)의 제1 주표면과 반대측의 주표면인 제2 주표면(1a)에서 광을 방출한다. 질화물 반도체 기판으로서의 GaN 기판의 제2 주표면(1a)에는 홈(80)이 형성되어 있다.
이 구성에 의하면, 상기 본 발명에 있어서의 GaN 기판(1)은 도전성을 갖는 것을 전제로 하고, 전기 저항을 저감하는 것은 용이하기 때문에, 상기한 발광 장치에 있어서의 작용 효과에 부가해서, GaN 기판(1)의 전위 밀도가 108/㎠ 이하이기 때문에 결정성이 높은 것 및 높은 개구율에 의해 제2 주표면으로부터의 광출력을 높일 수 있다. 또한, 측면에서도 광을 방출한다. 또한, 굴절률의 연속성이 유지되기 때문에, 전술한 전반사의 문제도 발생하지 않는다.
본 발명의 또 다른 발광 장치는, 전술한 GaN 기판 대신에 질화물 반도체 기판의 도전성의 AlN 기판과, AlN 기판의 제1 주표면 측에, n형 질화물 반도체층의 n형 AlxGa1-xN층(3)(0 ≤ x ≤ 1)과, AlN 기판에서 보아 상기 n형 AlxGa1-xN층보다 멀 리에 위치하는 p형 AlxGa1-xN층(5)(0 ≤ x ≤ 1)과, n형 AlxGa1-xN층(3) 및 p형 AlxGa1-xN층(5) 사이에 위치하는 발광층[양자 우물(4)]을 구비한 발광 장치이다. 그리고, 상기한 AlN 기판의 열전도율이 100 W/(m·K)이상이며, p형 AlxGa1-xN층(5)의 측을 다운 실장하고, AlN 기판의 제1 주표면과 반대측의 주표면인 제2 주표면에서 광을 방출한다. AlN 기판의 제2 주표면에는 홈이 형성되어 있다.
AlN은 매우 열전도율이 높고, 방열성이 우수하기 때문에, 상기한 p형 AlxGa1-xN층으로부터 리드 프레임 등에 열을 전달하여, 발광 장치에 있어서의 온도 상승을 억제할 수 있다. 또한, 상기 AlN 기판으로부터도 열을 방산하여 온도 상승의 억제에 기여할 수 있다. 또한, 상기한 AlN 기판은 도전성을 갖게 하기 위해 불순물을 도입한 도전성 AlN 기판을 전제로 한다. 그리고, AlN 기판의 제2 주표면에 홈이 형성되어 있기 때문에, 제2 주표면에서 방출되는 광의 광량을 크게 할 수 있다.
상기한 GaN 기판은 산소 도핑에 의해 n형화 되어 있으며, 산소 농도가 산소원자 1E 17개/㎤∼2E 19개/㎤의 범위에 있으며, GaN 기판의 두께가 100 ㎛∼600 ㎛가 되도록 할 수 있다.
전술한 바와 같이 산소 농도 1E 17개/㎤ 이상으로 함으로써, GaN 기판의 비저항을 향상할 수 있고, p 전극으로부터 도입된 전류를 GaN 기판에 충분히 퍼지게 할 수 있어 활성층의 넓이를 충분히 사용하여 발광을 발생시킬 수 있다. 또한 산소 농도 2E 19개/㎤ 이하로 함으로써, 파장 450 nm의 광에 대하여 60% 이상의 투과율 을 확보할 수 있고, 방사면이 되는 GaN 기판에 있어서의 투과율을 높여 광출력을 확보할 수 있다. 상기한 산소 농도 범위는 p 하부에 탑재한 구조에 있어서 GaN 기판의 두께가 100 ㎛∼600 ㎛의 경우, 특히 유효하게 작용한다.
또한, 상기한 산소 농도가 산소 원자 5E 18개/㎤∼2E 19개/㎤의 범위에 있으며, GaN 기판의 두께가 200 ㎛∼400 ㎛의 범위에 있고, 제2 주표면의 광을 방출하는 구형상의 면의 양쪽 변이 10 mm 이하의 범위에 있도록 할 수 있다.
이 구성에 의해, 발광면의 전역에 걸쳐 발광시키고, 또한 충분한 광출력을 얻을 수 있다.
또한, 상기한 산소 농도를 산소 원자 3E 18개/㎤∼5E 18개/㎤의 범위로 하며, GaN 기판의 두께를 400 ㎛∼600 ㎛의 범위로 하고, 제2 주표면의 광을 방출하는 구형상의 면의 양쪽 변을 3 mm 이하의 범위로 하여도 좋다. 또한, 상기한 산소 농도를 산소 원자 5E 18개/㎤∼5E 19개/㎤의 범위로 하고, GaN 기판의 두께를 100 ㎛∼200 ㎛의 범위로 하며, 제2 주표면의 광을 방출하는 구형상의 면의 양쪽 변을 3 mm 이하의 범위로 할 수도 있다.
상기한 바와 같이 GaN 기판의 두께에 따라 산소 농도와 칩 크기를 적절하게 함으로써, 칩 크기에 따라 성능상(전면 균일 발광, 발광 효율)보다 적절한 GaN 기판을 설정할 수 있다. 또한, 제조 비용상 가장 바람직한 조건 설정을 행할 수도 있다.
상기한 GaN 기판의 대부분 영역의 결정성을 높이기 위해, 그 형성시에 불가피하게 생성되는 전위를 이산적으로 끈 형상으로 집중화하여 기판 두께 방향을 따 라 분포시킨 전위 다발이 GaN 기판의 제1 주표면에 평균 4E 6개/㎠ 이하의 밀도로 분포되는 GaN 기판을 이용하여도 좋다.
이 구성에 의해, 소정치 이상의 광출력을 갖는 발광 소자를 높은 제조 수율로 제조할 수 있다.
상기한 전위 다발이 제1 주표면에 평균 4E 2개/㎠ 이하의 밀도로 분포되고, 제2 주표면의 광을 방출하는 구형상의 면의 양쪽 변이 200 ㎛∼400 ㎛의 범위에 있도록 하여도 좋다.
상기와 같은 소형의 발광 소자에서는 전위 다발을 포함하는 경우, 그 특성 열화는 피할 수 없으며, 수율 저하에 직결된다. 상기한 바와 같이 전위 다발의 밀도를 저하시킴으로써, 수율 저하를 실용상 허용할 수 있는 범위에 머물게 할 수 있다.
또한, 상기한 GaN 기판과 n형 AlxGa1-xN층(0 ≤ x ≤ 1) 사이에 있어서, GaN 기판에 접하여 n형 AlGaN 버퍼층이, 또한 그 n형 AlGaN 버퍼층에 접하여 n형 GaN 버퍼층이 위치하고, 그 n형 GaN 버퍼층에 접하여 n형 AlxGa1-xN층(0 ≤ x ≤ 1)이 위치하는 구성으로 하여도 좋다.
상기와 같은 헤테로 에피텍셜 적층 구조의 경우, GaN 기판과 활성층의 클래드층인 n형 AlxGa1-xN층(0 ≤ x ≤ 1) 사이에, 상기한 바와 같이 n형 AlGaN 버퍼층과 n형 GaN 버퍼층을 배치하여도 좋다.
상기와 같은 GaN 기판과 클래드층 사이에, n형 GaN 버퍼층 뿐만 아니라 n형 AlGaN 버퍼층을 부가함으로써, 결정성이 양호한 헤테로 에피텍셜 적층 구조를 형성할 수 있다.
특히 상기한 적층 구조는 GaN 기판에 있어서, 오프각이 0.10° 이하의 영역과 1.0° 이상의 영역을 갖는 경우에 이용하는 것이 좋다.
이 구성에 의해, GaN 기판이 휘고 있으며, 상기한 바와 같이 오프각이 변동하는 경우에 있어서도 n형 GaN층에 부가해서 n형 AlGaN 버퍼층을 배치함으로써, 결정성이 우수한 헤테로 에피텍셜 적층 구조를 얻을 수 있다.
상기한 GaN 기판에는 전위 다발이 분포하고, 상기 n형 AlGaN 버퍼층 및 n형 AlGaN 버퍼층에 접하여 위치하는 n형 GaN 버퍼층 상에 위치하는 에피텍셜층에는 전위 다발이 전파되지 않는 구성으로 하여도 좋다.
이 구성에 의해, 가령 전위 다발 밀도가 높은 GaN 기판을 이용하더라도 제조 수율을 매우 크게 할 수 있다. 즉, 상기한 바와 같이 n형 AlGaN 버퍼층과, n형 GaN 버퍼층을 배치함으로써, 발광층을 포함하는 에피텍셜 적층 구조 중에 있어서의 전위 다발을 실질적으로 없앨 수 있다. 즉 상기 n형 AlGaN 버퍼층 및 n형 AlGaN 버퍼층에 의해 전위 다발을 GaN 기판 또는 그 바로 위층 부근에서 종단시킬 수 있다.
상기한 p형 AlxGa1-xN층(0 ≤ x ≤ 1)에 접하여 다운측에 위치하는 p형 GaN 버퍼층과, 그 p형 GaN 버퍼층에 접하여 위치하는 p형 InGaN 컨택트층을 구비하여도 좋다.
상기한 구성에 의해, p 전극층이 실리는 그 하층에 전기 전도도가 우수한 p 형 InGaN 컨택트층을 배치할 수 있고, p 전극층으로서 일함수 등을 가장 중요시하여 그 재료를 선택하는 필요성이 작아진다. 이 때문에, 예컨대 반사율 등을 가장 중요시하여 p 전극의 재료를 선택할 수 있다.
상기한 p형 InGaN 컨택트층의 Mg 농도가 Mg 원자 1E 18∼1E 21개/㎤의 범위에 있도록 할 수 있다.
상기한 구성에 의해, 전기 전도도를 충분히 확보할 수 있고, p 전극에 도입된 전류를 에피텍셜막의 전체에 걸쳐 퍼뜨릴 수 있다.
상기한 p형 InGaN 컨택트층에 접하여 Ag, Al 및 Rh층 중 어느 하나로 구성되는 p 전극층을 갖는 구성으로 하여도 좋다.
상기한 구성에 의해 탑재부, 즉 발광 소자 바닥부로부터의 반사율을 크게 하여 손실되는 광을 적게 함으로써 광출력을 크게 할 수 있다.
상기한 GaN 기판은 그 두께 방향과 그 GaN 기판면 내에 걸쳐 연속하여 연장되는 판형 결정 반전 영역을 갖고, 그 GaN 기판 내의 판형 결정 반전 영역과, GaN 기판 상에 형성된 n형 및 p형 질화물 반도체층에 전파된 판형 결정 반전 영역이 p형 질화물 반도체층측으로부터 n형 질화물 반도체층을 지나 GaN 기판 내에 이르는 위치까지 제거되고, 그 제거된 후에 남은 p형 질화물 반도체층에 접하여, 각 p형 질화물 반도체층마다 p 전극이 설치되도록 할 수 있다.
이 구성에 의하면 광추출면을 증대할 수 있기 때문에 광출력을 향상시킬 수 있다.
상기에 있어서, 판형 결정 반전 영역을 GaN 기판 내의 위치까지 KOH 수용액 으로 제거하여도 좋다.
KOH 수용액으로 판형 결정 반전 영역을 제거할 때, 포토 마스크가 불필요하며, 또한 질화물 반도체 기판의 제2 주면을 비경면화 하는 처리와 동시 처리할 수 있는 이점이 있다. 이 때문에, KOH 수용액을 이용함으로써 상기한 구성에 있어서 제조 비용을 저하시킬 수 있다.
상기한 p형 질화물 반도체층에 접하여 그 p형 질화물 반도체층의 표면에 걸쳐 이산적으로 배치되는 제1 p 전극과, 그 제1 p 전극의 간극을 충전하여 p형 질화물 반도체층과 제1 p 전극을 피복하는 Ag, Al 및 Rh 중 어느 하나로 이루어지는 제2 p 전극을 구비하더라도 좋다.
이 구성에 의해, p 전극에 도입된 전류를 면 내에 걸쳐 충분히 퍼뜨린 후에 반사율을 높여 광출력을 향상시킬 수 있다.
상기한 이산적으로 배치되는 제1 p 전극의 p형 질화물 반도체층의 표면에 있어서의 피복률이 10∼40%의 범위에 있도록 하여도 좋다.
이 구성에 의해, 전기 전도도를 확보한 후에 도입된 전류를 면 내에 걸쳐 퍼뜨릴 수 있다. 상기 피복률이 10% 미만에서는 전류를 에피텍셜층에 걸쳐 빠져나가지 않게 흐르게 할 수 없다. 또한, 40%를 초과하면 이산적으로 배치된 p 전극층에 의한 광의 추출 효율에 대한 악영향을 무시할 수 없게 된다.
p 하부 탑재의 광방사부를 구성하는 질화물 반도체 기판의 바로 위쪽에 형광판을 배치함으로써, 형광판의 이면에서 반사되어 되돌아온 광이 질화물 반도체 표면에서 재반사되고, 형광판측을 향하게 할 수 있다. 이 결과, 광출력을 향상시킬 수 있다.
상기한 형광판의 질화물 반도체 기판의 제2 주표면에 면하는 표면이 요철화 처리되도록 할 수 있다.
상기한 구성에 의해, 광의 추출 효율을 더욱 높일 수 있다.
상기 발광 장치의 정전 내압은 3000 V 이상이라도 좋다.
상기한 질화물 반도체 기판은 과도 전압 또는 정전 방전에 대하여, 그 전력을 그라운드에 방출하는 접지 부재로서 기능시켜도 좋다.
전기 전도율이 높은 질화물 반도체 기판은 그 질화물 반도체 기판과 다운 실장된 p형 AlxGa1-xN층의 측 사이에 가해지는 과도 전압이나 정전 방전에 대하여 발광 소자를 고전압으로부터 보호하기 위해, 이들 고전압을 그라운드에 방출하는 접지 부재로서 기능시킬 수 있다. 이 때문에, 상기한 과도 전압 또는 정전 방전에 대처하기 위해 제너 다이오드를 포함하는 전력 분로 회로 등의 보호 회로를 구비하지 않아도 좋아진다. 과도 전압 및 정전 방전은, III족 질화물 반도체에 대한 회로 고장의 주요 요인이며, 상기한 바와 같이 질소물 반도체 기판의 전기 전도도가 높으면, 그것을 접지 부재로서 이용하여 제조 공정을 대폭 단축하고, 제조 비용도 낮게 할 수 있다.
상기한 발광 소자는 4 V 이하의 전압을 인가함으로써 발광하도록 할 수 있다. 전기 전도도가 높은, 즉 전기 저항이 작은 질화물 반도체 기판을 이용함으로써 낮은 전압 인가로 발광에 충분한 전류를 발광층에 주입하여 발광시킬 수 있다. 이 때문에, 보다 적은 개수의 전지의 탑재가 가능하기 때문에, 발광 소자를 조립한 조명 장치의 소형화, 경량화, 저비용화에 도움이 될 수 있다. 또한, 소비 전력의 억제에도 유효하다.
상기한 질화물 반도체 기판의 두께를 50 ㎛ 이상으로 하여도 좋다.
이 구성에 의해, 점형 또는 소면적의 n 전극으로부터 전자를 흐르게 하는 경우, 전자는 GaN 기판 또는 n형 질화물 반도체 기판의 표면으로부터 내부로 들어감에 따라 넓어져 간다. 이 때문에, GaN 기판 또는 n형 질화물 반도체는 두꺼운 쪽이 바람직하다. 상기 기판의 두께가 50 ㎛ 미만에서는 n 전극의 면적을 작게 한 경우, 양자 우물 구조의 활성층에 도달하였을 때에 충분히 넓어지지 않고, 활성층에 있어서 발광하지 않는 부분 또는 발광이 충분하지 않은 부분을 발생시킨다. 상기한 기판의 두께를 50 ㎛ 이상으로 함으로써, 낮은 전기 저항에 의해 n 전극의 면적을 작게 하더라도 상기 기판 내에서 전류가 충분한 넓이를 보여, 활성층에서의 발광 부분을 충분히 확대할 수 있다. 보다 바람직하게는 75 ㎛ 이상으로 하는 것이 좋다. 그러나, 너무 두꺼우면 기판에 의한 흡수를 무시할 수 없게 되기 때문에 500 ㎛ 이하로 하는 것이 바람직하다.
상기한 질화물 반도체 기판의 제2 주표면에 개구율 50% 이상으로 전극이 설치되어도 좋다.
이 구성에 의해, 제2 주표면으로부터의 광의 방출 효율을 높일 수 있다. 회수율은 클수록 n 전극에 흡수되는 광량이 감소하기 때문에 광출력을 증대시킬 수 있다. 이 때문에, 개구율은 보다 바람직하게는 75% 이상, 더 바람직하게는 90% 이 상으로 하는 것이 좋다.
상기 질화물 반도체 기판에 설치된 전극과, 그 질화물 반도체 기판과의 접촉 면적이 0.055 ㎟ 이상이 되도록 할 수 있다.
또한, 전극과 리드 프레임을 전기적으로 접속하는 본딩 와이어의 단면적이 0.002 ㎟ 이상이 되도록 하여도 좋다.
이 구성에 의해, 전류 2 A까지 와이어부의 발열의 영향이 없이 가동시킬 수 있다.
상기한 전극과 리드 프레임을 전기적으로 접속하는 본딩 와이어의 단면적을 0.07 ㎟ 이상으로 할 수 있다.
이 구성에 의해, 전류 70 A 정도까지 와이어부의 발열의 영향이 없이 가동시킬 수 있다.
전극이 질화물 반도체 기판의 2 이상의 코너에 분리되어 위치하고, 전극과 질화물 반도체 기판과의 접촉 면적의 합계가 0.055 ㎟ 이상이며, 또한 리드 프레임과 코너에 위치하는 전극을 전기적으로 접속하는 본딩 와이어 단면적의 합계가 0.002 ㎟ 이상이 되도록 할 수 있다.
이 구성에 의해, 반도체 칩의 광추출에 있어서 광의 장해가 되는 부분이 거의 배치되지 않도록 할 수 있다.
상기한 코너에 위치하는 전극과 리드 프레임을 전기적으로 접속하는 본딩 와이어의 단면적의 합계를 0.07 ㎟ 이상으로 할 수 있다.
이 구성에 의해, 광추출의 장해가 되는 부분을 거의 없애면서, 광의 출력 효 율을 높일 수 있다.
상기한 제2 주표면의 광을 방출하는 부분의 면적을 0.25 ㎟ 이상으로 하여도 좋다.
이 구성에 의해, 소정 개수의 상기 발광 소자를 배열함으로써, 기존의 조명기기에 대체할 수 있는 범위가 증대된다. 광을 방출하는 부분의 면적이 0.25 ㎟ 미만에서는 사용하는 발광 소자의 수가 지나치게 많아져 기존의 조명 기구를 대체할 수 없다. 상기한 본 발명의 실시 형태에 있어서의 광을 방출하는 부분은 질화물 화합물 반도체 기판으로 전류가 충분히 퍼지는 범위 내에서 클수록 좋다. 이것은 전기 저항이 작을수록 광 방출 면적을 넓게 취할 수 있는 것을 의미하고, 예컨대 질화물 화합물 반도체 기판의 비저항이 0.01 Ω·cm이면, 본 발명의 예 F와 같이 8 mm × 8 mm 정도로 할 수 있다.
또한, 상기한 질화물 반도체 기판의 제2 주표면의 광을 방출하는 부분을 1 mm × 1 mm 이상의 크기로 하여도 좋다. 상기한 질화물 반도체 기판의 제2 주표면의 광을 방출하는 부분을, 3 mm × 3 mm 이상의 크기로 할 수도 있다. 또한, 상기한 질화물 반도체 기판의 제2 주표면의 광을 방출하는 부분을 5 mm × 5 mm 이상의 크기로 하여도 좋다.
상기한 바와 같이, 광 방출면을 대면적화함으로써, 조명 장치에 탑재하는 발광 소자의 수를 감소시킬 수 있고, 가공 공정수의 억제, 부품 개수의 삭감, 소비 전력의 억제 등을 실현할 수 있다. 또한, 만약을 위해 부가하면, 1 mm × 1 mm 이상의 크기란, 1 mm × 1 mm를 포함하는 크기를 말한다.
발광 소자는 온도 상승에 의해 발광 효율이 저하되고, 또한, 과도하게 온도 상승이 발생하는 경우에는 발광 소자가 손상을 입는다. 이 때문에, 발광 소자에 있어서, 온도 또는 열저항은 중요한 설계 요소이다. 종래, 열저항은 대략 60℃/W로 되어 있었다(일본 특허 공개 공보 제2003-8083호 참조). 그러나, 상기한 바와 같이, 열저항이 30℃/W 이하 가 되도록 설정함으로써, 발광 소자로의 투입 전력을 충분히 행하여도 발광 효율의 저하를 현저히 일으키거나, 또한 발광 소자의 손상을 일으키지 않게 된다. 상기와 같은 열저항의 반감화는, 상기한 바와 같이 비저항이 작은 GnN 기판을 이용함으로써 처음으로 실현된 것이다.
또한, 상기한 발광 소자에서는 연속 발광 상태로 가장 온도가 상승하는 부분의 온도를 150℃ 이하로 할 수 있다.
이 구성에 의해, 가장 온도가 상승하는 부분, 즉 발광층의 온도를 150℃ 이하로 하여, 충분히 높은 발광 효율을 확보할 수 있다. 또한, 종래의 발광 소자와 비교하여 수명을 대폭 연장시킬 수 있게 된다.
상기한 n형 질화물 반도체층의 두께는 3 ㎛ 이하로 하는 것이 좋다.
이 n형 질화물 반도체층은 질화물 반도체 기판 상에 에피텍셜 성장시키는 것이며, 무리하게 두껍게 하면 성막 처리에 장시간이 걸리고, 원료 비용도 증대된다. 상기한 바와 같이 n형 질화물 반도체층의 두께를 3 ㎛ 이하로 함으로써, 비용을 크게 절감할 수 있다. 또한, 바람직하게는 2 ㎛ 이하로 하는 것이 좋다.
상기한 질화물 반도체 기판의 제2 주표면에 있어서, 전극이 피복되지 않은 부분에 비경면 처리를 실시하여도 좋다.
이 구성에 의해, 제2 주표면, 즉 방출면에 있어서, 발광층에서 발생한 광이 전반사에 의해 상기 기판 내에 차광되어 효율이 저하되는 것을 막을 수 있다. 적층 구조의 측면에도 비경면 처리를 물론 실시하여도 된다.
상기한 비경면 처리가 실시된 표면이 수산화칼륨(KOH) 수용액, 수산화나트륨(NaOH) 수용액, 암모니아(NH3) 수용액 또는 그 밖의 알칼리 수용액을 이용하여 비경면화 된 표면이라도 좋다.
상기한 비경면화 처리에 의해 GaN 기판의 N 면만을 요철의 큰 표면을 능률적으로 얻을 수 있다. Ga 면측은 에칭되지 않는다.
또한, 상기 비경면 처리가 실시된 표면이 황산(H2SO4) 수용액, 염산(HCl) 수용액, 인산(H2PO4) 수용액, 플루오르화수소산(HF) 수용액 및 그 밖의 산수용액 중 적어도 하나를 이용하여 비경면화 된 표면이라도 좋다.
또한, 상기한 비경면 처리가 실시된 표면이 반응성 이온 에칭(Reactive Ion Etching : RIE)을 이용하여 비경면화 된 표면이어도 좋다. 이것에 의해, 드라이 프로세스에 의해 면적의 치수 정밀도가 우수한 비경면을 얻을 수 있다. 나아가서는 건식 에칭의 RIE 및 알칼리 수용액에 의한 습식 에칭 중 어느 하나에 의해서도 포토리소그래피 기술과 조합시킴으로써, 소정의 요철 간격을 얻을 수 있다.
상기한 p형 질화물 반도체층에 설치되는 전극을, 반사율 0.5 이상의 반사율의 재질로 형성되도록 할 수 있다.
상기한 질화물 반도체 기판의 제2 주표면을 덮도록 형광체를 배치하여도 좋 다. 또한, 상기 발광 장치에서는 질화물 반도체 기판으로부터 떨어져 질화물 반도체 기판의 제2 주표면에 대면하도록 형광판이 배치되어 있어도 좋다. 또한, 형광판의 질화물 반도체 기판의 제2 주표면에 면하는 표면이 요철화 처리되어 있어도 좋다. 또한, 질화물 반도체 기판에 형광을 발하는 불순물 및 결함 중 적어도 한쪽을 포함시켜도 좋다.
상기한 구성에 의해, 함께 백색 LED를 형성할 수 있다.
본 발명의 발광 소자는 전술한 발광 소자들 중 어느 하나의 발광 소자를 2개 이상 포함하고, 이들 발광 소자가 직렬 접속되어 있어도 좋다.
상기한 구성에 의해, 고전압 전원을 이용하여, 전술한 고효율의 발광 소자를 복수 개의 리드 프레임 등에 탑재한 조명 부품을 얻을 수 있다. 예컨대, 자동차용 배터리는 12 V 정도이기 때문에, 본 발명의 발광 소자를 4단 이상 직렬로 접속하여 발광할 수 있다.
또한, 본 발명의 다른 발광 소자는, 전술한 발광 소자를 2개 이상 포함하고, 이들 발광 소자가 병렬 접속되어 있어도 좋다.
상기 구성에 의해 고전류 전원을 이용하여 전술한 고효율의 발광 소자로 구성되는 조명 부품을 얻을 수 있다.
본 발명의 또 다른 발광 소자와, 이들 발광 소자를 발광시키기 위한 전원 회로를 포함하고, 전원 회로에 있어서, 발광 소자가 2개 이상 병렬로 접속된 2 이상의 병렬부가 직렬로 접속되는 구성을 취하여도 좋다.
이 구성에 의해, 개개의 발광 소자의 발광 조건을 만족시키면서, 조명 부품 의 용량과 전원 용량과의 정합을 취할 수 있게 된다. 또한, 상기한 전원 회로에서는 조명 장치의 용량을 가변으로 할 경우, 병렬 직렬 전환부를 구비하고, 그 병렬 직렬 전환부에 의해 발광 소자에 인가되는 배선이 전환되어도 좋다.
본 발명의 발광 소자는, 도전성이 높은 질화물 반도체 기판을 이용하여 홈을 형성하는 동시에 p 다운 실장한 구조를 이용한 결과, (1) 방열성이 우수하고, 복잡한 전극 구조를 설치하지 않아도 되며, 대출력의 발광을 가능하게 하고, (2) 도전성이 우수하며, 과도 전압이나 정전 방전으로부터 발광 소자를 보호하기 위한 보호 회로를 설치하지 않아도 되고, 대면적 발광 및 정전 내압이 우수하며, (3) 발광층으로부터 기판에 걸쳐 굴절률의 대에서 소로의 큰 불연속성이 없기 때문에, 발광층으로부터 방출면에 이르는 사이에서 전반사가 발생하기 어렵고, 따라서 전반사에 기인하는 효율 저하나 측면부의 수지 열화가 없으며, (4) 저전압에서 발광하기 때문에 대용량의 전원이 필요하지 않고, 특히 자동차용 조명 장치용에 적합하며, (5) 그 구조가 간단하기 때문에 제조하기 쉽고, 저렴하며, 유지 관리의 측면에서도 우수하다. 이 때문에, 이 후, 자동차의 조명 장치를 포함하여 각종 조명 제품에 광범위하게 이용되는 것이 기대된다.
본 발명을 상세히 설명하고 도시하였지만, 이것은 예시를 위한 것만으로서, 한정되어서는 안되며, 발명의 정신과 범위는 첨부한 청구 범위에 의해서만 한정되는 것이 분명히 이해되어야 한다.

Claims (9)

  1. 질화물 반도체 기판과, 상기 질화물 반도체 기판의 제1 주표면 측에, n형 질화물 반도체층과, 상기 질화물 반도체 기판에서 보아 상기 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층과, 상기 n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층을 구비한 발광 장치로서,
    상기 질화물 반도체 기판의 비저항은 0.5 Ω·cm 이하이며,
    상기 p형 질화물 반도체층의 쪽을 다운 실장하고, 상기 질화물 반도체 기판의 상기 제1 주표면과 반대측의 주표면인 제2 주표면에서 광을 방출하며,
    상기 질화물 반도체 기판의 상기 제2 주표면에는 홈이 형성되어 있는 것인 발광 장치.
  2. 제1항에 있어서, 상기 홈의 단면 형상은 V 자형인 것인 발광 장치.
  3. 제2항에 있어서, 상기 질화물 반도체 기판의 상기 제2 주표면에 대해서 상기 홈의 측벽이 이루는 각도는 40° 이상 80° 이하인 것인 발광 장치.
  4. 제1항에 있어서, 상기 질화물 반도체 기판의 상기 제2 주표면에는 상기 홈이 연장되는 방향과 동일한 방향으로 연장되는 다른 홈이 형성되고,
    상기 홈이 연장되는 방향에 대해서 수직인 방향에 있어서 상기 홈과 상기 다 른 홈 사이의 피치는 0 ㎜ 이상 1 ㎜ 이하인 것인 발광 장치.
  5. 제1항에 있어서, 상기 홈의 깊이는 0.1 ㎜ 이상 0.3 ㎜ 이하이며,
    상기 질화물 반도체 기판의 두께 방향에 있어서 상기 홈이 형성되어 있지 않은 부분의 두께는 0.2 ㎜ 이상 0.4 ㎜ 이하인 것인 발광 장치.
  6. 제1항에 있어서, 상기 질화물 반도체 기판은 GaN 기판이고,
    상기 GaN 기판은 산소 도핑에 의해 n형화 되어 있으며, 산소 농도가 산소 원자 2E 18개/㎤ 이상 2E 19개/㎤ 이하의 범위에 있는 것인 발광 장치.
  7. 제1항에 있어서, 상기 홈의 측벽은 상기 홈의 바닥부로 연결되는 측벽 부분과, 상기 측벽 부분 상에 위치하는 다른 측벽 부분을 포함하고,
    상기 제2 주표면에 대한 상기 측벽 부분이 이루는 각도와 상기 제2 주표면에 대한 상기 다른 측벽 부분이 이루는 각도와는 상이한 것인 발광 장치.
  8. 제1항에 있어서, 상기 질화물 반도체 기판은 GaN 기판이고,
    상기 GaN 기판은 산소 도핑에 의해 n형화 되어 있으며, 산소 농도가 산소 원자 2E 18개/㎤ 이상 2E 19개/㎤ 이하의 범위에 있고,
    상기 질화물 반도체 기판의 평면 형상은 사각 형상이며,
    상기 질화물 반도체 기판의 평면 형상에 있어서의 한 변의 길이는 1 ㎜ 이상 4 ㎜ 이하이고,
    상기 홈의 단면 형상은 V 자형이며,
    상기 질화물 반도체 기판의 상기 제2 주표면에 대해서 상기 홈의 측벽이 이루는 각도는 40° 이상 80° 이하이고,
    상기 홈의 깊이는 0.1 mm 이상 0.3 mm 이하이며,
    상기 질화물 반도체 기판의 두께 방향에 있어서 상기 홈이 형성되어 있지 않은 부분의 두께는 0.2 mm 이상 0.4 mm 이하이고,
    상기 질화물 반도체 기판의 상기 제2 주표면에는 상기 홈이 연장되는 방향과 동일한 방향으로 연장되는 하나 이상의 다른 홈 및 상기 홈과 교차하는 방향으로 연장되는 하나 이상의 이방향 홈이 형성되며,
    상기 홈이 연장되는 방향에 대하여 수직인 방향에 있어서 상기 홈과 상기 다른 홈 사이의 피치는 0 mm 이상 1 mm 이하이며,
    상기 홈과 상기 다른 홈과 상기 이방향 홈에 의해 구분된 상기 질화물 반도체 기판의 상기 제2 주표면 부분의 형상은 다각추, 원추, 반구로 이루어진 군으로부터 선택되는 하나인 것인 발광 장치.
  9. 제1항에 있어서, 상기 질화물 반도체 기판의 상기 제2 표면 중 적어도 일부에는 비경면 처리가 실시되어 있는 것인 발광 장치.
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