JP5287406B2 - Iii族窒化物半導体の製造方法 - Google Patents

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Description

本発明は、貫通転位の少ない高品質なIII 族窒化物半導体結晶を製造する方法に関する。
GaNなどのIII 族窒化物半導体は、発光ダイオードや半導体レーザの材料として用いられており、近年は高周波デバイス、パワーデバイスなどの材料としても期待されている。
III 族窒化物半導体の結晶成長にはサファイアなどの異種基板が広く用いられているが、格子定数が異なることから、III 族窒化物半導体結晶に多くの貫通転位を生じさせる。この貫通転位は電流のリークを増大させ、発光素子においては発光効率を低下させることになる。
そこで貫通転位を減少させて良質なIII 族窒化物半導体結晶を得るための技術が検討されており、その1つとして、たとえば特許文献1に記載の方法がある。特許文献1には、アンチサーファクタントであるSiをドープして3次元成長を誘起することで、III 族窒化物半導体を島状に成長させ、その後Siドープ量を減らす、もしくはノンドープとすることで2次元成長を誘起して島同士の合体を促進させることにより、貫通転位を減少させる技術が示されている。
特開2003−17420
しかし、SiをドープしてIII 族窒化物半導体を3次元成長させると、Siのドープ量が多いほど結晶品質は改善するが、III 族窒化物半導体表面にピットなどが生じて平坦性が悪くなり、デバイス作製に適さなくなる。そのため、表面を平坦化するには、ノンドープのIII 族窒化物半導体層を5μm以上と厚く成長させなければならなかった。
そこで本発明の目的は、平坦性が高く良質なIII 族窒化物半導体を、厚くせずに得るこである。
第1の発明は、基板上にバッファ層を介してIII 族窒化物半導体から成る複数の層を形成するIII 族窒化物半導体の製造方法において、MOCVD法により、アンチサーファクタントをドープしながら、III 族窒化物半導体の横方向の成長を抑制して縦方向の成長を促進させることで、当該III 族窒化物半導体の3次元成長を促進させて、厚さ2μm以下の第1層を形成する第1層形成工程と、第1層上に、MOCVD法により、サーファクタントのドープ量を調整して、III 族窒化物半導体の縦方向の成長を抑制して横方向の成長を促進させて、当該III 族窒化物半導体の2次元成長を促進させることで、結晶性および表面平坦性の制御された第2層を形成する第2層形成工程と、第1層形成工程と、第2層形成工程とを1対の工程として、複数対の工程を繰り返して、III 族窒化物半導体から成る複数の層を形成する繰返工程とを有し、最初に形成される第1層はバッファ層上に成長されることを特徴とするIII 族窒化物半導体の製造方法である。
本発明において、III 族窒化物半導体とは、一般式Alx Gay Inz N(x+y+z=1、0≦x、y、z≦1)で表される化合物半導体であり、Al、Ga、Inの一部を他の第13族元素であるBやTlで置換したもの、Nの一部を他の第15族元素であるP、As、Sb、Biで置換したものをも含むものとする。
また、本発明にいうサーファクタントとは、結晶成長において縦方向(基板主面に垂直な方向)の成長を抑制して横方向(基板主面に平行な方向)の成長を促進し、2次元成長を誘起する不純物であり、アンチサーファクタントとは、結晶成長において横方向の成長を抑制して縦方向の成長を促進し、3次元成長を誘起する不純物である。III 族窒化物半導体に対してサーファクタントとして作用する不純物は、Mgなどのp型不純物であり、アンチサーファクタントとして作用する不純物は、Siなどのn型不純物である。このような不純物のサーファクタント、アンチサーファクタントとしての作用は、通常、不純物濃度が高いほど強くなる。
サーファクタント、アンチサーファクタントの濃度は一定である必要はなく、厚さ方向に濃度勾配を持たせてもよい。たとえば、結晶成長が進むのに従いアンチサーファクタントの量を減らすことで、徐々に3次元成長性を弱めていってもよいし、結晶成長が進むのに従いサーファクタントの量を増やすことで、徐々に2次元成長性を強めていってもよい。
サーファクタントとしてMgをドープする場合は、第2層のMg濃度を1×1017〜1×1020/cm3 とすることが望ましく、アンチサーファクタントとしてSiをドープする場合は、第1層のSi濃度を1×1018〜1×1020/cm3 とすることが望ましい。Mg濃度、Si濃度がこれらの範囲よりも低いと、サーファクタント、アンチサーファクタントとしての作用が弱いので望ましくなく、Mg濃度、Si濃度がこれらの範囲よりも高いと、結晶性が悪化してしまうため望ましくない。
第1層の厚さは0.1〜1μmとすることがより望ましい。貫通転位をより低減することができる。また、第2層は0.1μm以上とすることが望ましい。第2層表面の平坦性をより高めることができる。
また、基板には、サファイア、SiC、スピネル、Siなどの異種基板の他、GaNなどのIII 族窒化物半導体基板を用いることができ、III 族窒化物半導体を結晶成長させる側の基板表面に凹凸加工が施されていてもよい。
本発明では、第2層上に、さらに第1層と第2層を交互に1回以上繰り返して形成しているので、貫通転位をさらに軽減させることができ、より高品質なIII 族窒化物半導体を得ることができる。
第2の発明は、第1の発明において、アンチサーファクタントは、Siであることを特徴とするIII 族窒化物半導体の製造方法である。
第3の発明は、第2の発明において、第1層のSi濃度は、1×1018〜1×1020/cm3 であることを特徴とするIII 族窒化物半導体の製造方法である。
第4の発明は、第1から第3の発明において、サーファクタントは、Mgであることを特徴とするIII 族窒化物半導体の製造方法である。
第5の発明は、第4の発明において、Mg濃度は、1×1017〜1×1020/cm3 であることを特徴とするIII 族窒化物半導体の製造方法である。
第6の発明は、第1の発明から第5の発明において、基板は、前記バッファ層が形成される側の表面に凹凸が設けられていることを特徴とするIII 族窒化物半導体の製造方法である。
第7の発明は、第1の発明から第6の発明において、第1層および第2層はGaNであることを特徴とするIII 族窒化物半導体の製造方法である。
第8の発明は、第1の発明から第7の発明において、第1層および第2層は、同一の成長条件で形成することを特徴とするIII 族窒化物半導体の製造方法である。ここでいう同一の成長条件とは、サーファクタントやアンチサーファクタントの種類、ドープの有無、ドープ量以外の成長条件を同一とすることを意味するものであり、たとえば成長温度や成長圧力、キャリアガスなどの条件である。
[出願当初の記載]
上記の発明とは、別に、以下の発明が明細書には記載されている。
第1の特徴は、基板上にバッファ層を介してアンチサーファクタントがドープされたIII 族窒化物半導体からなる厚さ2μm以下の第1層をMOCVD法により形成する工程と、第1層上に、III 族窒化物半導体からなる第2層を、MOCVD法により形成する工程と、を有し、第2層へのサーファクタントまたはアンチサーファクタントのドープ量を調整することにより、第2層の結晶性および表面平坦性を制御する、ことを特徴とするIII 族窒化物半導体の製造方法である。
第2の特徴は、第1の特徴において、第2層は、第1層よりも低濃度のアンチサーファクタントがドープされた、またはノンドープのIII 族窒化物半導体である、ことを特徴とするIII 族窒化物半導体の製造方法である。
第3の特徴は、第1の特徴において、第2層は、サーファクタントがドープされたIII 族窒化物半導体である、ことを特徴とするIII 族窒化物半導体の製造方法である。
第4の特徴は、第1の特徴において、第2層を形成する工程は、第1層上にノンドープのIII 族窒化物半導体からなる第3層を形成する工程と、第3層上にサーファクタントがドープされたIII 族窒化物半導体からなる第4層を形成する工程である、ことを特徴とするIII 族窒化物半導体の製造方法である。
第5の特徴は、第1の特徴において、第2層を形成する工程は、第1層上にサーファクタントがドープされたIII 族窒化物半導体からなる第5層を形成する工程と、第5層上にノンドープのIII 族窒化物半導体からなる第6層を形成する工程である、ことを特徴とするIII 族窒化物半導体の製造方法である。
第6の特徴は、基板上にバッファ層を介してノンドープのIII 族窒化物半導体からなる厚さ2μm以下の第1層をMOCVD法により形成する工程と、第1層上に、サーファクタントがドープされたIII 族窒化物半導体からなる第2層を、MOCVD法により形成する工程と、を有することを特徴とするIII 族窒化物半導体の製造方法である。
また、本特徴にいうノンドープとは、サーファクタントとして作用する不純物、アンチサーファクタントとして作用する不純物のどちらもドープしないことを意味するものであり、サーファクタント、アンチサーファクタントのいずれにも作用しない不純物については、ドープされてもかまわない。また、第1の特徴にいうドープ量の調整は、ノンドープとすることをも含むものである。
第7の特徴は、第1の特徴、第3の特徴から第5の特徴において、アンチサーファクタントはSiであり、サーファクタントはMgであることを特徴とするIII 族窒化物半導体の製造方法である。
第8の特徴は、第7の特徴において、第1層のSi濃度は、1×1018〜1×1020/cm3 であり、Mg濃度は、1×1017〜1×1020/cm3 であることを特徴とするIII 族窒化物半導体の製造方法である。
第9の特徴は、第1の特徴から第8の特徴において、第2層上に、第1層と第2層を交互に1回以上繰り返して積層させる工程をさらに有する、ことを特徴とするIII 族窒化物半導体の製造方法である。
第10の特徴は、第1の特徴から第9の特徴において、基板は、第1層側の表面に凹凸が設けられていることを特徴とするIII 族窒化物半導体の製造方法である。
第11の特徴は、第1の特徴から第10の特徴において、第1層および第2層はGaNであることを特徴とするIII 族窒化物半導体の製造方法である。
第12の特徴は、第1の特徴から第11の特徴において、第1層および第2層は、同一の成長条件で形成することを特徴とするIII 族窒化物半導体の製造方法である。ここでいう同一の成長条件とは、サーファクタントやアンチサーファクタントの種類、ドープの有無、ドープ量以外の成長条件を同一とすることを意味するものであり、たとえば成長温度や成長圧力、キャリアガスなどの条件である。
本発明によると、ドーパントの制御によって、結晶成長のモードを3次元成長から2次元成長へと移行させることができ、貫通転位の少ない良質なIII 族窒化物半導体結晶を簡便に得ることができる。また、3次元成長させる層の厚さを2μm以下に抑えているため、平坦性の高いIII 族窒化物半導体結晶を得ることができる。
また、アンチサーファクタントとして従来よりIII 族窒化物半導体のn型ドーパントとして用いられているSiを用いることができ、サーファクタントとして従来よりIII 族窒化物半導体のp型ドーパントとして用いられているMgを用いることができる。そのため、既存のIII 族窒化物半導体の製造プロセスとの整合性が高い。また、アンチサーファクタントとしてSiを用いる場合にSi濃度を1×1018〜1×1020/cm3 とし、サーファクタントとしてMgを用いる場合にMg濃度を1×1017〜1×1020/cm3 とすれば、III 族窒化物半導体の結晶性、表面平坦性をより高めることができる。
また、第1層と第2層を繰り返し積層しているので、III 族窒化物半導体の結晶性をさらに向上させることができる。
また、基板として凹凸加工が施されたものを使用する場合においても、本発明によると平坦性の高いIII 族窒化物半導体結晶を得ることができる。
また、本発明において、第1層、第2層にはGaNを用いることができる。
また、本発明において、第1層および第2層の成長条件を同一とすれば、ドーパントの制御のみによって第2層の結晶性、平坦性を制御することができ、製造工程を簡素化することができる。
実施例1の試料の製造工程を示した図。 実施例2の試料の構成を示した図。 実施例3の試料の構成を示した図。 実施例4の試料の構成を示した図。 実施例5の試料の構成を示した図。 実施例6の試料の構成を示した図。 実施例7の試料の構成を示した図。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
本発明に係る実施例1の試料を以下の製造方法により作製した。まず、表面に加工が施されていない平坦なサファイア基板10を用意し、水素雰囲気中で加熱してクリーニングを行い、サファイア基板10表面の付着物を除去した。そして、サファイア基板10の表面に、AlNからなるバッファ層(図示しない)を介して、SiをドープしたGaN層11(本発明の第1層に相当)をMOCVD法によって形成した(図1(a))。GaN層11のSi濃度は1×1018〜1×1020/cm3 とし、厚さは1μmとした。キャリアガスには水素と窒素を用い、窒素源にはアンモニア、Ga源にはTMG(トリメチルガリウム)、ドーパントガスにはSiH4 (シラン)を用いた。成長温度、圧力などの成長条件は、従来よりIII 族窒化物半導体の結晶成長において用いられている条件でよく、たとえば成長温度は900〜1300℃、圧力は常圧である。
Siはn型ドーパントとして作用するだけでなく、GaN層11を3次元成長させるアンチサーファクタントとしても作用する。そのため、GaN層11の成長初期にはサファイア基板10表面に多数の島状に結晶核が発生し、これら結晶核が3次元的に成長していき、次第に結晶核同士が合体していく。この結晶核が合体する過程で、貫通転位は屈曲させられるため、GaN層11の結晶成長とともに次第に貫通転位は減少していく。
なお、GaN層11のSi濃度を1×1018〜1×1020/cm3 としたのは、1×1018/cm3 よりも濃度が低いとアンチサーファクタントとしての作用が弱すぎるため望ましくなく、1×1020/cm3 よりも濃度が高いと結晶性が悪化してしまうからである。また、Si濃度が高いほどGaN層11の結晶性はよくなるが、平坦性は逆に低くなる傾向にある。
続いて、シランの供給を停止してCp2 Mg(ビスシクロペンタジエニルマグネシウム)を供給することで、GaN層11上に、MgがドープされたGaN層12(本発明の第2層に相当)をMOCVD法によって形成した(図1(b))。このGaN層12の形成において、温度、圧力等の成長条件については変更せず、ドーパントの種類、量以外はGaN層11形成時と同様の成長条件とした。また、Mg濃度は7×1019/cm3 とし、厚さは1.3μmとした。
GaN層11上にMgドープのGaN層12を形成したのは以下の理由による。GaN層11は3次元成長であるため、表面の平坦性が悪い。そこで、サーファクタントとして作用するMgをドープしてGaN層12を形成することにより、結晶成長のモードを3次元成長から2次元成長へと移行させている。これにより、貫通転位をさらに減少させてGaN層12の結晶性がより高められるとともに、表面平坦性が高められている。
なお、GaN層11の厚さを1μmとしたが、GaN層11の厚さは2μm以下であればよい。これよりも厚くするとGaN層11の平坦性が悪化しすぎてしまい、GaN層12を形成しても平坦性を十分に高めることができないためである。
また、GaN層12のMg濃度を7×1019/cm3 としたが、GaN層12のMg濃度は1×1017〜1×1020/cm3 であればよい。1×1017/cm3 よりも濃度が低いとサーファクタントとしての作用が弱すぎるためであり、1×1020/cm3 よりも濃度が高いと結晶性が悪化してしまうからである。
GaN層11のSi濃度を1.09×1019/cm3 とした実施例1の試料1Aを作製し、GaN12のc面の結晶性、およびGaN層12の表面平坦性を、比較例1、2の試料と比較した。比較例1の試料は、サファイア基板10上に、GaN層11とGaN層12の厚さの合計に等しい2.3μmの厚さでSi濃度が6×1018/cm3 のGaN層を、温度、圧力等の成長条件をGaN層11、GaN層12の形成時と同様としてMOCVD法によって形成した構造である。比較例2の試料は、サファイア基板10上に、2.3μmの厚さでSi濃度がGaN層11と等しい1.09×1019/cm3 のGaN層を、温度、圧力等の成長条件をGaN層11、GaN層12の形成時と同様としてMOCVD法によって形成した構造である。結晶性はX線ロッキングカープ半値幅により評価した。
実施例1の試料1AのGaN層12、および比較例1の試料のGaN層は、表面が平坦であったが、比較例2の試料のGaN層は、表面が荒れていて平坦性が低かった。また、GaN層12c面のX線ロッキングカープ半値幅(比較例1の試料のGaN層c面のX線ロッキングカープ半値幅を1として規格化した値、以下において同様)は、0.66、比較例2の試料のGaN層c面のX線ロッキングカープ半値幅は、0.95であった。すなわち、試料1AのGaN層12は、比較例1、2のGaN層よりも良質な結晶であった。
また、GaN層11のSi濃度を1.41×1019/cm3 とした実施例1の試料1Bを作製し、GaN層12c面の結晶性、およびGaN層12の表面平坦性を、比較例1、2の試料と比較した。試料1BのGaN層12もまた、表面が平坦であった。また、GaN層12c面のX線ロッキングカープ半値幅は、0.84であり、比較例1、2のGaN層よりも良質な結晶であった。
なお、さらに貫通転位を減少させ、表面の平坦性を高めるためには、GaN層11の厚さを0.1〜1μm、Si濃度を8×1018〜1×1020/cm3 とし、GaN層12の厚さを0.1〜1μm、Mg濃度を1×1019〜1×1020/cm3 とすることが望ましい。
また、Si濃度やMg濃度は厚さ方向に一定でなくともよい。たとえば、GaN層11のSi濃度をGaN層12側に向かって連続的または階段的に減少させ、GaN層12のMg濃度をGaN層11側に向かって連続的または階段的に減少させれば、結晶成長のモードを3次元成長から2次元成長へと徐々に移行させることができる。
実施例1におけるGaN層12に替えて、圧力、温度などの成長条件をGaN層12と同一としたノンドープのGaN層22を形成した以外は実施例1と同様にして実施例2の試料を作製した(図2参照)。ノンドープのGaN層22の結晶成長は、やや縦方向が支配的であるが、SiをドープしたGaN層11に比べると3次元成長性は低い。したがって、SiドープのGaN層11、ノンドープのGaN層22の順に積層させることで結晶成長のモードを3次元成長から弱い3次元成長へと移行させることができる。その結果、GaN層22の貫通転位を減少させ、表面の平坦性を高めることができる。
GaN層11のSi濃度を1.09×1019/cm3 とした実施例2の試料2Aを作製し、GaN層22のc面の結晶性を評価したところ、GaN層22c面のX線ロッキングカープ半値幅は0.90であり、比較例1、2のGaN層よりも良質な結晶であることがわかった。また、試料2AのGaN層22の表面は比較例1の試料のGaN層と同様に平坦であった。
また、GaN層11のSi濃度を1.41×1019/cm3 とした実施例2の試料2Bを作製し、GaN層22c面の結晶性を評価したところ、試料2BのGaN層22c面のX線ロッキングカープ半値幅は0.83であり、比較例1、2のGaN層、および実施例2の試料2AのGaN層22よりも良質な結晶であることがわかった。また、試料2BのGaN層22の表面は比較例1の試料のGaN層と同様に平坦であった。
実施例1におけるGaN層12に替えて、圧力、温度などの成長条件をGaN層12と同一とした、Si濃度がGaN層11よりも低いSiドープのGaN層32を形成した以外は実施例1と同様にして実施例2の試料を作製した(図3参照)。GaN層32の結晶成長は、GaN層32よりもSi濃度が高いGaN層11に比べると3次元成長性は低い。したがって、SiドープのGaN層11、Si濃度がGaN層11よりも低いGaN層32の順に積層させることで結晶成長のモードを3次元成長からより弱い3次元成長へと移行させることができる。その結果、GaN層32の貫通転位を減少させ、表面の平坦性を高めることができる。
GaN層11のSi濃度を1.09×1019/cm3 、GaN層32のSi濃度を2.3×1018/cm3 とした実施例3の試料3Aを作製し、GaN層32のc面の結晶性を評価したところ、GaN層32c面のX線ロッキングカープ半値幅は0.89であり、比較例1、2のGaN層よりも良質な結晶であることがわかった。また、GaN層32の表面は比較例1の試料のGaN層と同様に平坦であった。
また、GaN層11のSi濃度を1.41×1019/cm3 、GaN層32のSi濃度を2.3×1018/cm3 とした実施例3の試料3Bを作製し、GaN層32のc面の結晶性を評価したところ、GaN層32c面のX線ロッキングカープ半値幅は0.74であり、比較例1、2のGaN層および実施例2の試料3AのGaN層32よりも良質な結晶であることがわかった。また、試料3BのGaN層32の表面は比較例1の試料のGaN層と同様に平坦であった。
実施例1におけるGaN層12に替えて、GaN層11上にノンドープのGaN層42、GaN層42上にMgドープのGaN層43とする構成の実施例4の試料を作製した(図4参照)。GaN層42、43の圧力、温度などの成長条件はGaN層12と同様である。GaN層42、43の合計の厚さは、GaN層12と同じ1.3μmである。また、GaN層43のMg濃度は、GaN層12と同じ7×1019/cm3 である。GaN層42は、本発明の第3層に相当し、GaN層43は、本発明の第4層に相当するものである。
GaN層42はノンドープであるため、その結晶成長は弱い3次元成長性を示し、GaN層43はMgドープであるため、その結晶成長は2次元成長性を示す。したがって、SiドープのGaN層11、ノンドープのGaN層42、MgドープのGaN層43の順に積層させることで結晶成長のモードを3次元成長、弱い3次元成長、2次元成長と順に移行させることができる。その結果、GaN層43の貫通転位を減少させ、表面の平坦性を高めることができる。
GaN層11のSi濃度を1.09×1019/cm3 、GaN層42の厚さを0.65μm、GaN層43の厚さを0.65μmとした実施例4の試料4Aを作製し、GaN層43のc面の結晶性を評価したところ、GaN層43c面のX線ロッキングカープ半値幅は0.86であり、比較例1、2のGaN層よりも良質な結晶であることがわかった。また、試料4AのGaN層43の表面は比較例1の試料のGaN層と同様に平坦であった。
また、GaN層11のSi濃度を1.09×1019/cm3 、GaN層42の厚さを0.9μm、GaN層43の厚さを0.4μmとした実施例4の試料4Bを作製し、GaN層43のc面の結晶性を評価したところ、GaN層43c面のX線ロッキングカープ半値幅は0.88であり、比較例1、2のGaN層よりも良質な結晶であることがわかった。また、試料4BのGaN層43の表面は比較例1の試料のGaN層と同様に平坦であった。
また、GaN層11のSi濃度を1.41×1019/cm3 、GaN層42の厚さを0.9μm、GaN層43の厚さを0.4μmとした実施例4の試料4Cを作製し、GaN層43のc面の結晶性を評価したところ、GaN層43c面のX線ロッキングカープ半値幅は0.85であり、比較例1、2のGaN層および試料4A、4BのGaN層43よりも良質な結晶であることがわかった。また、試料4CのGaN層43の表面は比較例1の試料のGaN層と同様に平坦であった。
実施例1におけるGaN層12に替えて、GaN層11上にMgドープのGaN層52、GaN層52上にノンドープのGaN層53とする構成の実施例5の試料を作製した(図5参照)。GaN層52、53の圧力、温度などの成長条件はGaN層12と同様である。GaN層52の厚さは0.4μm、GaN層53の厚さは0.9μmである。また、GaN層52のMg濃度は、GaN層12と同じ7×1019/cm3 である。GaN層52は、本発明の第5層に相当し、GaN層53は、本発明の第6層に相当するものである。
GaN層52はMgドープであるため、その結晶成長は2次元成長性を示し、GaN層53はノンドープであるため、その結晶成長は弱い3次元成長性を示す。したがって、SiドープのGaN層11、MgドープのGaN層52、ノンドープのGaN層53の順に積層させることで結晶成長のモードを3次元成長、2次元成長、弱い3次元成長と順に移行させることができる。その結果、GaN層53の貫通転位を減少させ、表面の平坦性を高めることができる。
GaN層11のSi濃度を1.09×1019/cm3 とした実施例5の試料5Aを作製し、GaN層53のc面の結晶性を評価したところ、GaN層53c面のX線ロッキングカープ半値幅は0.97であり、比較例1のGaN層よりも良質な結晶であることがわかった。また、試料5AのGaN層53の表面は比較例1の試料のGaN層と同様に平坦であった。
また、GaN層11のSi濃度を1.41×1019/cm3 とした実施例5の試料5Bを作製し、GaN層53のc面の結晶性を評価したところ、GaN層53c面のX線ロッキングカープ半値幅は0.89であり、比較例1、2のGaN層および試料5AのGaN層53よりも良質な結晶であることがわかった。また、試料5BのGaN層53の表面は比較例1の試料のGaN層と同様に平坦であった。
実施例1におけるGaN層11に替えてノンドープのGaN層61とした以外は実施例1と同様にして実施例6の試料を作製した(図6参照)。GaN層61の圧力、温度などの成長条件は、GaN層11と同様である。MgドープのGaN層12は、ノンドープのGaN層31に比べて2次元成長性が高い。したがって、ノンドープのGaN層31、MgドープのGaN層12の順に積層させることで、結晶成長のモードを弱い3次元成長から2次元成長へと移行させることができる。その結果、GaN層12の貫通転位を減少させ、表面の平坦性を高めることができる。
実施例1の試料のGaN層12上に、さらにSiドープのGaN層71とMgドープのGaN層72をMOCVD法によって積層させて実施例7の試料を作製した(図7参照)。GaN層71の厚さ、Si濃度はGaN層11と同様とし、GaN層72の厚さ、Mg濃度はGaN層12と同様とした。また、GaN層71、72の温度、圧力などの成長条件はGaN層11、12と同様の成長条件とした。GaN層12に残留している貫通転位は、SiをドープしたGaN層71の3次元成長によって減少する。また、GaN層71の3次元成長によって表面の平坦性は悪化するが、GaN層71上にMgをドープしたGaN層72を2次元成長させることによって表面の平坦性は回復する。その結果、GaN層72は、GaN層12に比べて貫通転位がさらに減少し、表面平坦性の高い良質な結晶となる。
なお、SiドープのGaN層71とMgドープのGaN層72をさらに繰り返し積層させてもよい。また、実施例7に示した互いに繰り返し積層させる構成は、実施例2〜6においても適用することができる。たとえば、実施例2の試料のGaN層22上に、SiドープのGaN層とノンドープのGaN層を繰り返し積層させてもよく、実施例6の試料のGaN層12上に、ノンドープのGaN層とMgドープのGaN層を繰り返し積層させてもよい。いずれの場合も貫通転位がさらに減少し、表面平坦性の高い良質な結晶を得られる。
いずれの実施例においても、サーファクタントとしてMg、アンチサーファクタントとしてSiを用いているが、Mg以外のサーファクタント、Si以外のアンチサーファクタントを用いてもよい。
また、いずれの実施例もGaN結晶を製造するものであるが、本発明はGaNに限らずAlGaN、InGaN、AlGaInNなどの結晶を製造する場合にも適用することができ、貫通転位が少なく表面の平坦性が高い結晶を製造することができる。
また、いずれの実施例も、表面に凹凸加工が施されていない平坦なサファイア基板を用いたが、結晶成長させる側の表面に、ストライプ状、ドット状などの凹凸加工が施された基板を用いてもよい。そのような凹凸加工が施された基板上にIII 族窒化物半導体を成長させると、従来は表面の平坦なIII 族窒化物半導体結晶を得ることが難しかったが、本発明によれば表面平坦性の高いIII 族窒化物半導体結晶を得ることができる。また、サファイア以外にもSiC、スピネル、Si、ZnO、GaNなどの基板を用いてもよい。
また、いずれの実施例も、各GaN層の温度、圧力などの成長条件は同一としたが、各GaN層は温度や圧力を変えて形成してもよい。
本発明によって得られるIII 族窒化物半導体結晶は、発光素子などの半導体素子の作製などに利用することができる。
10:サファイア基板
11、12、22、32、42、43、52、53、61、71、72:GaN層

Claims (8)

  1. 基板上にバッファ層を介してIII 族窒化物半導体から成る複数の層を形成するIII 族窒化物半導体の製造方法において、
    MOCVD法により、アンチサーファクタントをドープしながら、III 族窒化物半導体の横方向の成長を抑制して縦方向の成長を促進させることで、当該III 族窒化物半導体の3次元成長を促進させて、厚さ2μm以下の第1層を形成する第1層形成工程と、
    前記第1層上に、MOCVD法により、サーファクタントのドープ量を調整して、III 族窒化物半導体の縦方向の成長を抑制して横方向の成長を促進させて、当該III 族窒化物半導体の2次元成長を促進させることで、結晶性および表面平坦性の制御された第2層を形成する第2層形成工程と、
    前記第1層形成工程と、前記第2層形成工程とを1対の工程として、複数対の工程を繰り返して、III 族窒化物半導体から成る複数の層を形成する繰返工程とを有し、
    最初に形成される前記第1層は前記バッファ層上に成長される
    ことを特徴とするIII 族窒化物半導体の製造方法。
  2. 前記アンチサーファクタントは、Siであることを特徴とする請求項1に記載のIII 族窒化物半導体の製造方法。
  3. 前記第1層のSi濃度は、1×1018〜1×1020/cm3 であることを特徴とする請求項2に記載のIII 族窒化物半導体の製造方法。
  4. 前記サーファクタントは、Mgであることを特徴とする請求項1ないし請求項3のいずれか1項に記載のIII 族窒化物半導体の製造方法。
  5. Mg濃度は、1×1017〜1×1020/cm3 であることを特徴とする請求項4に記載のIII 族窒化物半導体の製造方法。
  6. 前記基板は、前記バッファ層が形成される側の表面に凹凸が設けられていることを特徴とする請求項1ないし請求項5のいずれか1項に記載のIII 族窒化物半導体の製造方法。
  7. 前記第1層および前記第2層はGaNであることを特徴とする請求項1ないし請求項6のいずれか1項に記載のIII 族窒化物半導体の製造方法。
  8. 前記第1層および前記第2層は、同一の成長条件で形成することを特徴とする請求項1ないし請求項7のいずれか1項に記載のIII 族窒化物半導体の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012094688A (ja) * 2010-10-27 2012-05-17 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
KR102148363B1 (ko) 2012-07-11 2020-08-27 루미리즈 홀딩 비.브이. Iii-질화물 구조체들에서의 나노파이프 결함들의 감소 또는 제거
JP5425284B1 (ja) 2012-09-21 2014-02-26 株式会社東芝 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法
WO2014065019A1 (ja) * 2012-10-22 2014-05-01 シャープ株式会社 窒化物半導体発光素子
JP6534993B2 (ja) * 2014-04-04 2019-06-26 古河電気工業株式会社 窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ
US10622447B2 (en) * 2017-03-29 2020-04-14 Raytheon Company Group III-nitride structure having successively reduced crystallographic dislocation density regions
JP2022524159A (ja) * 2019-03-13 2022-04-27 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 隙間部分を使用した素子の除去のための基板
CN116487497B (zh) * 2023-06-25 2023-09-05 江西兆驰半导体有限公司 发光二极管外延片及其制备方法、led

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3352712B2 (ja) * 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
JP3905935B2 (ja) * 1995-09-01 2007-04-18 株式会社東芝 半導体素子及び半導体素子の製造方法
US6091083A (en) * 1997-06-02 2000-07-18 Sharp Kabushiki Kaisha Gallium nitride type compound semiconductor light-emitting device having buffer layer with non-flat surface
JPH11126758A (ja) 1997-10-24 1999-05-11 Pioneer Electron Corp 半導体素子製造方法
US20010015437A1 (en) * 2000-01-25 2001-08-23 Hirotatsu Ishii GaN field-effect transistor, inverter device, and production processes therefor
JP4734786B2 (ja) 2001-07-04 2011-07-27 日亜化学工業株式会社 窒化ガリウム系化合物半導体基板、及びその製造方法
JP2005302244A (ja) * 2004-04-16 2005-10-27 Sony Corp 光記録媒体、記録再生装置、記録再生方法、再生装置、および再生方法
JP2006179511A (ja) * 2004-12-20 2006-07-06 Sumitomo Electric Ind Ltd 発光装置
JP2006302843A (ja) * 2005-04-25 2006-11-02 Hamamatsu Photonics Kk 光電面及びそれを備える電子管
JP4997621B2 (ja) * 2005-09-05 2012-08-08 パナソニック株式会社 半導体発光素子およびそれを用いた照明装置
JP2007258258A (ja) * 2006-03-20 2007-10-04 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子ならびにその構造および作製方法
US8227328B2 (en) * 2006-08-24 2012-07-24 Hongxing Jiang Er doped III-nitride materials and devices synthesized by MOCVD
JP2008141187A (ja) * 2006-11-09 2008-06-19 Matsushita Electric Ind Co Ltd 窒化物半導体レーザ装置
JP4980701B2 (ja) * 2006-12-01 2012-07-18 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP5103979B2 (ja) 2007-03-27 2012-12-19 豊田合成株式会社 III族窒化物系化合物半導体に対する電極形成方法及びp型III族窒化物系化合物半導体の製造方法
JP2008311579A (ja) * 2007-06-18 2008-12-25 Sharp Corp 窒化物半導体発光素子の製造方法

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