KR20060112203A - 발광 장치, 발광 장치의 제조 방법 및 질화물 반도체 기판 - Google Patents

발광 장치, 발광 장치의 제조 방법 및 질화물 반도체 기판 Download PDF

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KR20060112203A
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유이치 나가이
고지 가타야마
히로유키 기타바야시
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스미토모덴키고교가부시키가이샤
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Abstract

발광 장치는 GaN 기판(1)과, GaN 기판(1)의 제1 주표면 측에 n형 질화물 반도체층(n형 AlxGa1-xN층(3))과, GaN 기판(1)으로부터 보아 n형 질화물 반도체층보다 멀리 위치하는 p형 질화물 반도체층(p형 AlxGa1-xN층(5))과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층(양자 우물(MQW)(4))을 구비한 발광 장치로서, p형 질화물 반도체층 측을 다운 실장한다. 또한, GaN 기판(1)의 제1 주표면과 반대측의 주표면인 제2 주표면(1a)으로부터 광을 방출한다. GaN 기판(1)의 제2 주표면에는 홈(80)이 형성된다. 홈(80)의 내주면은 이 내주면을 평활화하기 위한 표면 처리가 실시된 부분(곡면부)을 포함한다.

Description

발광 장치, 발광 장치의 제조 방법 및 질화물 반도체 기판{LIGHT-EMITTING DEVICE, METHOD FOR MAKING THE SAME, AND NITRIDE SEMICONDUCTOR SUBSTRATE}
도 1은 본 발명에 따른 발광 장치로서의 LED의 실시 형태 1을 도시한 도면.
도 2는 도 1의 LED의 발광층을 포함하는 적층 구조를 도시한 도면.
도 3은 도 1 및 도 2에 도시한 LED를 구성하는 칩의 제조 방법을 나타낸 플로우차트.
도 4는 도 2에 도시한 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시한 도면.
도 5는 도 4에 도시한 전극의 배치를 도시한 도면.
도 6은 도 1 내지 도 5에 도시한 본 발명에 의한 LED의 실시 형태 1의 제1 변형예를 도시한 도면.
도 7은 도 6에 도시한 LED의 평면 형상을 도시한 도면.
도 8은 도 6 및 도 7에 도시한 LED를 구성하는 적층 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시한 도면.
도 9는 도 1 내지 도 5에 도시한 본 발명에 의한 LED의 실시 형태 1의 제2 변형예를 도시한 도면.
도 10은 도 1 내지 도 5에 도시한 본 발명에 의한 LED의 실시 형태 1의 제3 변형예를 도시한 도면.
도 11은 본 발명에 의한 발광 장치를 구성하는 칩이 되어야 하는 영역을 복수 개 포함하는 본 발명에 의한 GaN 기판의 실시 형태 2를 도시한 모식도.
도 12는 다이싱에 의해 형성된 홈의 내주면의 표면 상태를 도시하기 위한 단면 모식도.
도 13은 RIE를 이용한 경면화 처리 후의 홈의 내주면의 상태를 도시한 단면 모식도.
도 14는 도 13에 도시한 화살표(90) 방향으로부터 본 홈의 내주면의 상태를 도시한 모식도.
도 15는 비교예 2의 LED를 도시한 모식도.
도 16은 GaN 기판의 비저항에 미치는 산소 농도의 영향을 나타낸 도면.
도 17은 GaN 기판 400 μm일 때의 파장 450 nm의 광의 투과율에 미치는 산소 농도의 영향을 도시한 도면.
도 18은 도 1에 도시한 본 발명에 의한 LED에 대하여 두께 및 산소 농도를 변화시킨 GaN 기판으로부터 램프를 제작했을 때, 그 램프의 광 출력 및 전류가 균일하게 흐르는 평면 사이즈를 측정한 결과를 도시한 도면.
본 발명은 발광 장치, 발광 장치의 제조 방법 및 질화물 반도체 기판에 관한 것으로, 보다 구체적으로는 질화물 반도체로부터 형성되는 발광 장치, 발광 장치의 제조 방법 및 질화물 반도체 기판에 관한 것이다. 또, 본 발명에서의 발광 장치란, 질화물 반도체 기판과 그 위에 적층된 반도체층을 주체로 형성되는 반도체 소자 또는 반도체 칩만을 가리키는 경우도 있고, 또한 반도체 칩이 실장 부품에 탑재되어 수지 밀봉된 디바이스만을 가리키는 경우도 있다. 또, 양쪽의 의미로 이용되는 경우도 있다. 또한, 반도체 칩을 단순히 칩이라고 부르는 경우가 있다. 또, 칩 중 기판과 그 위에 형성된 에피택셜층을 단순히 기판이라고 부르는 경우가 있다.
백색 발광 다이오드(LED: Light Emitting Diode)는 지금으로서는 휴대 정보 단말 등의 소형 전자기기의 조명에 활발히 이용되고 있지만, 이후 큰 공간 또는 대 면적의 조명에 이용될 가능성을 가지고 있다. 큰 공간, 큰 면적의 조명에 이용되기 위해서는 LED의 광의 출력을 크게 해야 한다.
이와 같이 LED의 광의 출력을 크게 하기 위한 방책의 하나로서, LED의 내부에서 발생한 광을 효율적으로 외부에 출력시키는 것, 즉 광의 추출 효율의 향상을 들 수 있다. 이러한 광의 추출 효율을 향상시키는 기술로서, 종래, 기판상에 적층된 질화물 반도체층 위에 형성된 p 전극에 근접하고, 질화물 반도체층의 표면으로부터 기판을 향해서 홈을 형성한 발광 장치(일본 특허 공개 제2004-87930호 공보 참조)나, 기판에 있어서 질화물 반도체층이 적층되는 면과 반대측의 이면에서 광의 반사면을 형성한 발광 장치(예를 들면, 일본 특허 공개 제2004-56088호 공보 참조) 등이 제안되고 있다.
상기 일본 특허 공개 제2004-87930호 공보에서는 홈의 형성 방법으로서 드라 이 에칭이나 웨트 에칭, 또한 레이저 조사에 의한 광학적 방법, 다이서(dicer)나 스크라이버(scriber) 등의 기계적 방법을 예시하고 있다. 또한, 상기 일본 특허 공개 제2004-56088호 공보에서는 반사면으로서 기판의 상기 이면에 단면 V자형의 홈을 다이서에 의해 형성하는 것이 나타나 있다.
그러나, 전술한 종래 기술에는 이하와 같은 문제가 있었다. 즉, 홈을 형성하기 위한 방법으로서 에칭을 이용하는 경우, 질화물 반도체 기판의 재질에도 의하지만 에칭율을 충분히 크게 할 수 없는 경우가 있다. 이러한 경우, 현실적인 에칭 처리 공정 시간에서 깊이가 깊은 홈을 형성하는 것은 어려웠다. 또한, 전술한 바와 같이 홈을 형성하기 위한 방법으로서 에칭을 이용하는 경우, 홈의 형상(예컨대 홈의 바닥부에서의 대향하는 측벽 사이의 각도 등)을 제어하는 것은 곤란하다.
한편, 다이서 등의 기계적 방법에 의해 홈을 형성하는 경우, 다이싱 면(즉 홈의 측벽 면)에 가공 변질층이나 결정면이 흐트러진 영역이 형성된다. 이 경우, 이들 가공 변질층 등의 영향에 의해 홈의 측벽 면으로부터 광을 충분히 출사시키는 것은 어려웠다. 이 결과, 발광 장치에서의 광의 추출 효율을 충분히 향상시키는 것은 곤란했다.
본 발명은 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 목적은 광의 추출 효율을 향상시킬 수 있는 발광 장치, 이 발광 장치의 제조 방법 및 이 발광 장치의 제조에 이용될 수 있는 질화물 반도체 기판을 제공하는 것이다.
본 발명에 따른 발광 장치는 질화물 반도체 기판과, 질화물 반도체 기판의 제1 주표면 측에 n형 질화물 반도체층과, 질화물 반도체 기판으로부터 보아 n형 질화물 반도체층보다 멀리 위치하는 p형 질화물 반도체층과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층을 구비한 발광 장치로서, p형 질화물 반도체층 측을 다운 실장한다. 또한, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 광을 방출한다. 질화물 반도체 기판의 제2 주표면에는 홈이 형성된다. 홈의 내주면은 이 내주면을 평활화하기 위한 표면 처리가 실시된 부분을 포함한다.
이와 같이 하면, 질화물 반도체 기판의 광의 출사면인 제2 주표면에 홈(80)을 형성하기 때문에, 홈(80)의 측벽으로부터도 광을 취출할 수 있다. 이 결과, 발광 장치에서의 광의 이용 효율을 향상시킬 수 있다.
또한, 광의 출사면인 제2 주표면에 형성된 홈은 그 내주면을 평활화하기 위한 표면 처리가 실시된 부분을 포함하기 때문에, 제2 주표면에 홈을 형성할 때에 가공 변질층이나 결정면이 흐트러진 영역 등이 형성되어 있더라도, 상기 표면 처리에 의해 이와 같은 가공 변질층이나 결정면이 흐트러진 영역을 변질 또는 제거할 수 있다(예컨대, 표면 처리로서 홈의 내주면을 평활화하기 위한 이 홈의 내주면을 포함하는 제2 주표면의 표면층을 어느 정도의 두께만큼 제거하는 경우에는, 이와 같은 가공 변질층이나 결정면이 흐트러진 영역을 제거할 수 있다). 이 결과, 가공 변질층 등의 영향으로 제2 주표면으로부터의 광의 취출 효율이 저하되는 것을 방지할 수 있다.
본 발명에 따른 발광 장치는 질화물 반도체 기판과, 질화물 반도체 기판의 제1 주표면 측에 n형 질화물 반도체층과, 질화물 반도체 기판으로부터 보아 n형 질화물 반도체층보다 멀리 위치하는 p형 질화물 반도체층과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층을 구비한 발광 장치로서, p형 질화물 반도체층 측을 다운 실장하고, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 광을 방출한다. 질화물 반도체 기판의 측면은 제2 주표면에 대하여 경사진 경사면을 포함한다. 경사면은 이 경사면을 평활화하기 위한 표면 처리가 실시된 부분을 포함한다.
이와 같이 하면, 질화물 반도체 기판의 광의 출사면인 제2 주표면에 경사면을 형성하기 때문에, 이 경사면으로부터도 제2 주표면에 수직인 방향을 향하는 광을 취출할 수 있다. 이 결과, 발광 장치에서의 광의 이용 효율을 향상시킬 수 있다.
또한, 상기 경사면에서는 이 경사면을 평활화하기 위한 표면 처리가 실시된 부분을 포함하기 때문에, 이 경사면을 형성할 때에 가공 변질층이나 결정면이 흐트러진 영역 등이 형성되어 있더라도, 상기 표면 처리에 의해 이와 같은 가공 변질층이나 결정면이 흐트러진 영역을 변질 또는 제거할 수 있다. 이 결과, 가공 변질층 등의 영향으로 경사면으로부터의 광의 취출 효율이 저하되는 것을 방지할 수 있다.
상기 발광 장치의 제조 방법은 질화물 반도체 기판을 구비하는 발광 장치의 제조 방법으로서, 홈 형성 공정과 표면 처리 공정을 구비한다. 홈 형성 공정에서는, 질화물 반도체 기판에서 발광층이 형성되는 측인 제1 주표면과 반대측의 제2 주표면에 다이싱을 실시함으로써 홈을 형성한다. 표면 처리 공정에서는 홈의 내주면을 평활화한다. 이와 같이 하면, 본 발명에 의한 발광 장치를 얻을 수 있다.
본 발명에 따른 질화물 반도체 기판은 하나의 주표면에 홈이 형성되고, 이 홈의 내주면은 이 내주면을 평활화하기 위한 표면 처리가 실시된 부분을 포함한다.
이와 같이 하면, 이 질화물 반도체 기판을 발광 장치의 구성 요소로서 이용한 경우에, 이 홈이 형성된 주표면을 광의 출사면으로서 이용함으로써 광의 취출 효율이 높은 발광 장치를 실현할 수 있다.
다음에 도면을 이용하여, 본 발명의 실시 형태 및 실시예에 대해서 설명한다. 또, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙여 그 설명은 반복하지 않는다.
(실시 형태 1)
도 1은 본 발명에 따른 발광 장치로서의 LED의 실시 형태 1을 도시한 도면이다. 도 2는 도 1의 LED의 발광층을 포함하는 적층 구조를 도시한 도면이다. 도 1 및 도 2를 참조하여 본 발명에 의한 LED의 실시 형태 1을 설명한다.
도 1에 도시한 바와 같이, GaN 기판(1)의 제1 주표면 측에 후에 상세히 설명하는 발광층 등을 포함하는 적층 구조가 형성되고 p 전극(12)이 마련된다. 본 실시 형태에서는 이 p 전극(12)이 도전성 접착제(14)에 의해 리드 프레임 마운트부(21a)에 다운 실장되어 있다.
GaN 기판(1)의 제2 주표면(1a)은 발광층에서 발광한 광을 방출하는 면으로, 이 면에 n 전극(11)이 마련된다. 이 제2 주표면(1a)에는 도 1의 지면에 수직인 방 향 및 지면에 평행한 방향으로 각각 연장되는 복수의 홈(80)이 형성되어 있다. 이 n 전극(11)은 제2 주표면 전체를 덮지 않도록 제2 주표면(1a)에서의 홈(80) 사이에 위치하는 평탄한 부분 상에 형성된다. n 전극(11)은 제2 주표면(1a)의 거의 중앙부에 배치되어 있다. n 전극(11)에 피복되어 있지 않은 부분의 비율을 크게 잡는 것이 중요하다. 개구율을 크게 하면, n 전극에 의해 차단되는 광이 감소하여 광을 밖으로 방출하는 방출 효율을 높일 수 있다.
n 전극(11)은 와이어(13)에 의해 리드 프레임의 리드부(21b)와 전기적으로 접속되어 있다. 와이어(13) 및 상기한 적층 구조는 밀봉 부재로서의 에폭시계 수지(15)에 의해 밀봉되어 있다. 상기한 구성 중, GaN 기판(1)으로부터 p 전극(12)에 이르는 사이의 적층 구조가 확대되어 도 2에 도시되어 있다. 도 2에서는 도 1에서의 적층 구조가 상하 반대로 되어 있다.
도 2를 참조하여, GaN 기판(1) 위에 n형 GaN 에피택셜층(2)이 위치하고 그 위에 n형 AlxGa1-xN층(3)이 형성되어 있다. 그 위에 AlxGa1-xN층과 AlxInyGa1-x-yN층으로 이루어지는 양자 우물(MQW: Multi-Quantum Well)(4)이 형성되어 있다. 그 양자 우물(4)을 n형 AlxGa1-xN층(3)과 끼우도록 p형 AlxGa1-xN층(5)이 배치되어 있다. 또한, p형 AlxGa1 - xN층(5) 위에 p형 GaN층(6)이 배치되어 있다. 상기한 구조에서는 양자 우물(4)에서 발광한다. 또한, 도 1에 도시한 바와 같이, p형 GaN층(6) 위에 p 전극(12)이 p형 GaN층(6)의 상부 표면의 모든 면을 피복하도록 형성되어 다운 실장된다.
다음에, 도 3 내지 도 5를 참조하여 도 1 및 도 2에 도시한 LED의 제조 방법에 대해서 간단히 설명한다. 도 3은 도 1 및 도 2에 도시한 LED를 구성하는 칩의 제조 방법을 나타내는 플로우차트이다. 도 4는 도 2에 도시한 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시한 도면이다. 도 5는 도 4에 도시한 전극의 배치를 도시한 도면이다.
우선, 도 3에 도시한 기판 준비 공정(S10)을 실시한다. 구체적으로는 우선 GaN 기판을 준비한다. 그리고 이 GaN 기판의 제1 주표면 상에 MOCVD(Metal 0rganic Chemical Vapor Deposition) 등의 성막 방법을 이용하여 적층 구조(Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층의 2층 구조가 복수 층 겹쳐진 MQW(Multi-Quantum Well)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)를 형성한다. 다음에, 이 웨이퍼를 활성화 처리하여 Mg 도핑 p형층의 저저항화를 행하더라도 좋다. 이 웨이퍼를 또한 포토리소그래피 기술과 RIE(Reactive Ion Etching)에 의해 Mg 도핑 p형층 측에서부터 Si 도핑 n형층까지 Cl계 가스로 에칭한다. 이 에칭에 의해 도 4에 도시한 바와 같이 소자 분리 홈(25)을 형성하여 소자 분리를 행한다.
다음에, GaN 기판의 제2 주요면(주표면)인 이면의 N면에, 포토리소그래피 기술과 증착과 리프트 오프법에 의해 소정의 간격(거리 L2)으로 칩의 중심에 평면 형상이 사각 형상인 n 전극(11)을 형성한다(도 4 및 도 5 참조). n 전극(11)으로서는 GaN 기판에 접하여 아래로부터의 순서로 (Ti층/Al층/Ti층/Au층)의 적층 구조를 형 성하더라도 좋다. 그리고 n 전극(11)과 GaN 기판의 이면의 접촉 저항을 소정의 값으로 하기 위해서 질소(N2) 분위기 속에서 GaN 기판을 가열한다.
다음에, p 전극으로서는 p형 GaN층에 접하여 소정의 두께를 갖는 도전체층을 형성한다. 도전체층으로서는 예컨대 GaN층에 접하도록 소정 두께의 Ni층을 형성하고 그 위에 소정 두께의 Au층을 모든 면에 형성하더라도 좋다(도 4 및 도 5 참조). 이 경우, p 전극과 p형 GaN층의 접촉 저항을 소정의 값으로 하기 위해서 GaN 기판을 불활성 가스 분위기 속에서 가열 처리하더라도 좋다.
다음에, 도 3의 홈 형성 공정(S20)을 실시한다. 구체적으로는 GaN 기판의 이면(N면)에 다이싱에 의해 단면 형상이 V자형인 홈(80)을 형성한다. 홈(80)으로서는 도 5에 도시한 바와 같이 세로 방향의 홈(80a)과 가로 방향의 홈(80b)을 각각 복수 개 형성한다. 이 때, 홈(80) 사이가 평탄한 표면 상에 n 전극(11)이 위치한다.
다음에, 도 3의 표면 처리 공정(S30)을 실시한다. 구체적으로는 표면 처리로서 RIE를 이용하여 GaN 기판의 홈이 형성된 피가공면(N면)의 경면화를 행했다. RIE에서 이용하는 반응 가스로서는 예컨대 염소 가스(Cl 가스)를 이용할 수 있다. GaN 기판의 N면에서 이 RIE에 의해 제거되는 표면층의 두께는 전술한 홈 형성 공정(S20)에서의 다이싱에 이용된 다이싱 블레이드에 포함되는 지립(砥粒, abrasive grain)의 평균 직경 이상으로 하는 것이 바람직하다.
그 후에 도 4 및 도 5에 도시한 바와 같이, 칩 경계(50)가 측면으로서 나타나도록 스크라이브를 행하여 칩화한 것을 발광 장치로 했다. 그리고 도 1을 참조하여 리드 프레임의 마운트부(21a)에 상기 칩의 p형 GaN층 측이 접하도록 탑재하여 발광 장치를 형성했다. 마운트부에 도포한 도전성 접착제(14)에 의해 발광 장치와 마운트를 고정하는 동시에 도통을 얻을 수 있도록 하고 있다. 그리고 n 전극(11)과 리드 프레임의 리드부를 와이어 본드에 의해 도통시킨 후, 에폭시계 수지(15)에 의해 수지 밀봉을 행하여 발광 장치를 램프화했다. 또, 발광 장치로부터의 방열성을 좋게 하기 위해서 발광 장치의 p형 GaN층의 모든 면이 마운트부와 접하도록 탑재하더라도 좋다. 또한 도전성 접착제(14)는 열 전도가 좋은 Ag계의 것을, 또한 리드 프레임도 열 전도가 좋은 CuW계의 것을 선택하더라도 좋다.
도 6은 도 1 내지 도 5에 도시한 본 발명에 의한 LED의 실시 형태 1의 제1 변형예를 도시한 도면이다. 도 7은 도 6에 도시한 LED의 평면 형상을 도시한 도면이다. 도 6 및 도 7을 참조하여 본 발명에 의한 LED의 실시 형태 1의 제1 변형예를 설명한다.
도 6 및 도 7에 도시한 LED는 기본적으로는 도 1 및 도 2에 도시한 LED와 동일한 구조를 구비하지만, n 전극(11)을 GaN 기판의 네 모서리, 즉 4개의 코너 근방에 배치한 점이 도 1 및 도 2에 도시한 LED와 다르다. 또한, 도 6 및 도 7에 도시한 LED에서는 반도체 칩의 실장에 있어서 반도체 칩을 둘러싸도록 리드 프레임에 반사 컵(37)을 배치하고 있다.
도 6 및 도 7에 도시한 LED의 제조 방법은 기본적으로 도 1 및 도 2에 도시한 LED의 제조 방법과 동일하다. 다만, 도 8에 도시한 바와 같이 인접하는 홈(80)의 간격(피치(P))은 도 4에 도시한 피치(P)보다 작고, 1개의 칩 당 홈(80)의 수는 도 1 및 도 2에 도시한 LED보다 많아져 있다. 여기서, 도 8은 도 6 및 도 7에 도시 한 LED를 구성하는 적층 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시한 도면이다.
이 경우, n 전극(11)의 수가 증가한 것에 대응하여, n 전극(11) 각각의 면적은 도 1 및 도 2에 도시한 LED의 n 전극(11)의 면적보다 작게 할 수 있다.
도 9는 도 1 내지 도 5에 도시한 본 발명에 의한 LED의 실시 형태 1의 제2 변형예를 도시한 도면이다. 도 9를 참조하여 본 발명에 의한 LED의 실시 형태 1의 제2 변형예를 설명한다.
도 9에 도시한 LED는 기본적으로는 도 1 및 도 2에 도시한 LED와 동일한 구조를 구비하지만, GaN 기판(1)의 제2 주표면(1a)에 형성된 홈(80)의 측벽의 형상이 다르다. 즉, 홈(80)의 측벽은 바닥부 쪽에 위치하고, 제2 주표면(1a)에 대한 각도(θ1)가 상대적으로 큰 바닥부측 측벽(84)과, 바닥부측 측벽(84)에 연속되고, 제2 주표면(1a)에 대한 각도(θ2)가 상대적으로 작은 개구측 측벽(86)에 의해 구성되어 있다. 이와 같이 하면, 도 1 및 도 2에 도시한 LED보다 제2 주표면(1a)으로부터 출사되는 광의 광량을 보다 크게 할 수 있다.
도 9에 도시한 LED의 제조 방법은 기본적으로는 도 1 및 도 2에 도시한 LED의 제조 방법과 동일하다. 다만, GaN 기판(1)의 제2 주표면(1a)에 홈(80)을 형성하는 홈 형성 공정(S20)(도 3 참조)에서는 2회의 다이싱을 행한다. 즉, 다이싱을 행하는 날 끝의 각도가 상대적으로 작은 블레이드를 이용하여 1회째의 다이싱을 행함으로써 바닥부측 측벽(84)을 형성한다. 그리고 날 끝의 각도가 상대적으로 큰 블레이드를 이용하여, 1회째의 다이싱을 행한 부분을 추적하는 것처럼 2번째의 다이싱 을 행함으로써 개구측 측벽(86)을 형성한다. 이 때 날 끝이 GaN 기판(1)의 제2 주표면(1a)으로 절삭하는 절삭 깊이는 1회째의 다이싱에서의 절삭 깊이보다 얕게 되어 있다. 이와 같이 하여, 도 9에 도시한 바와 같이 제2 주표면과 평행한 면에 대한 각도가 θ1인 저벽측 측벽(84)과, 제2 주표면과 평행한 면에 대한 각도가 θ2(단 θ2 < θ1)인 개구측 측벽(86)을 갖는 측벽으로 이루어지는 홈(80)을 형성할 수 있다. 또, 다른 관점에서 말하면, 홈(80)에서는 측벽이 2단계의 각도를 갖는 부분(저벽측 측벽(84) 및 개구측 측벽(86))으로 이루어진다. 또, 전술한 1회째의 다이싱과 2번째의 다이싱은 그 순서를 교체하여 실시하더라도 좋다.
도 10은 도 1 내지 도 5에 도시한 본 발명에 의한 LED의 실시 형태 1의 제3 변형예를 도시한 도면이다. 도 10을 참조하여 본 발명에 의한 LED의 실시 형태 1의 제3 변형예를 설명한다.
도 10에 도시한 LED는 기본적으로는 도 1 및 도 2에 도시한 LED와 동일한 구조를 구비하지만, GaN 기판(1)의 제2 주표면(1a)에 형성된 홈의 배치가 다르다. 즉, GaN 기판(1)에서는 칩의 외주부가 되어야 하는 부분에 따라 홈이 형성되고, 이 홈를 따라서 웨이퍼로부터 칩이 채취되어 있다. 이 때문에 칩의 외주부에 홈의 한쪽 측벽인 경사면(92)이 형성되어 있다. 이와 같이 하면, GaN 기판(1)의 제2 주표면(1a)에서 홈이나 경사진 측면(경사면)이 형성되어 있지 않은 종래의 LED보다 제2 주표면(1a)에 대하여 수직 방향으로 광을 출사하기 위한 광의 출사면을 넓게 할 수 있다. 이 때문에 제2 주표면(1a)에 수직인 방향을 향해서 출사하는 광의 광량을 종래보다 크게 할 수 있다.
도 10에 도시한 LED의 제조 방법은 기본적으로는 도 1 및 도 2에 도시한 LED의 제조 방법과 동일하다. 다만, GaN 기판(1)의 제2 주표면(1a)에 홈(80)을 형성하는 홈 형성 공정(S20)(도 3 참조)에서는 칩 경계(50)(도 4 참조)를 따라서 다이싱을 행한다. 그리고, 표면 처리 공정(S30)을 실시한 후, 스크라이브를 행함으로써 칩화한 것을 도 10에 도시한 바와 같은 발광 장치로 했다. 전술한 스크라이브에 의해 칩화된 후에는 칩 경계(50)를 따라서 형성된 홈의 측벽이 칩의 외주부에서의 경사면(92)이 된다.
(실시 형태 2)
전술한 실시 형태 1에서는 GaN 기판(1)을 스크라이브에 의해 칩화한 것을 리드 프레임에 탑재하여 발광 장치로 한 경우를 설명했다. 그러나, 발광 장치를 구성하는 칩이 되도록 GaN 기판(1)을 분할하는 일 없이, 예컨대 도 11에 도시한 바와 같이 GaN 기판(1)에서 홈(80)을 형성한 후 표면 처리 공정(S30)(도 3 참조)을 행한 상태의 기판으로서 취급하는 쪽이 취급이 용이한 경우가 있다. 도 11은 본 발명에 의한 발광 장치를 구성하는 칩이 되어야 하는 영역을 복수 개 포함한 본 발명에 의한 GaN 기판의 실시 형태 2를 도시한 모식도이다. 도 11에 도시한 바와 같이 GaN 기판(1)의 하나의 주표면인 제2 주표면(1a)에는 복수의 홈(80)이 형성되어 있다. 또한, 제2 주표면에 대하여는 표면 처리가 실시되어 있다. 이 때문에 홈(80)의 내주면은 RIE 등의 이 표면 처리에 의해 그 표면층이 소정의 두께만큼 제거됨으로써 평활화되어 있다. 이러한 복수의 칩을 분할하기 전의 GaN 기판(1)으로서 취급함으로써 이 복수의 칩의 취급이 용이해진다.
(실시예 1)
본 발명에 의한 발광 장치의 효과를 확인하기 위해 이하와 같은 시료를 준비하여 소정의 전류를 입력한 경우의 청색광 출력의 값을 측정했다. 이하, 준비한 시료에 대해서 우선 설명한다.
(본 발명예 1): 본 발명예 1의 LED는 기본적으로 도 1 및 도 2에 도시한 LED와 동일한 구조를 구비한다. 발명예 1의 LED의 제조 방법도 기본적으로 도 3 내지 도 5를 참조하여 설명한 발광 장치의 제조 방법과 동일하다. 이하, 구체적으로 설명한다.
(S1-1) c면으로부터 0.5° 어긋난 GaN의 오프 기판을 사용했다. 이 기판의 산소 농도는 5E18/㎤, 전위 밀도는 1E7/㎠이며 두께는 400 μm으로 했다.
(S1-2) MOCVD(Metal 0rganic Chemical Vapor Deposition)에 의해 GaN 기판의 제1 주요면인 Ga면 상에 다음 적층 구조를 형성했다.(Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층의 2층 구조가 3층 겹쳐진 MQW(Multi-Quantum Well)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)
(S1-3) 발광 파장은 450 nm이다.
(S1-4) 이 웨이퍼를 활성화 처리하여 Mg 도핑 p형층의 저저항화를 행했다. 홀 측정에 의한 캐리어 농도는 Mg 도핑 p형 Al0 .2Ga0 .8N층이 5E17/㎤, Mg 도핑 p형 GaN층이 1E18/㎤였다.
(S1-5) 이 웨이퍼를 또한 포토리소그래피 기술과 RIE(Reactive Ion Etching) 에 의해 Mg 도핑 p형층 측에서부터 Si 도핑 n형층까지 Cl계 가스로 에칭한다.
이 에칭에 의해 도 4에 도시한 바와 같이 소자 분리 홈(25)을 형성하여 소자 분리를 행했다. 소자 분리 홈의 폭(L3)은 100 μm이다.
(S1-6) GaN 기판의 제2 주요면인 이면의 N면에는 포토리소그래피 기술과 증착과 리프트 오프법에 의해 도 4에 도시한 거리(L2 = 2 mm)를 두고 칩의 중심에 평면 형상이 정방 형상이며, 1변의 폭(D)이 200 μm인(200 μm□인) n 전극을 붙였다(도 4 및 도 5 참조). n 전극으로서, GaN 기판(1)에 접하여 아래로부터의 순서로 (Ti층 20 nm/Al층 100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성했다. 이것을 질소(N2) 분위기 속에서 가열함으로써 접촉 저항을 1E-5 Ω·㎠ 이하로 했다.
(S1-7) p 전극으로서는 p형 GaN층에 접하여 두께 4 nm의 Ni층을 형성하고 그 위에 두께 4 nm의 Au층을 모든 면에 형성했다(도 4 및 도 5 참조). 이것을 불활성 가스 분위기 속에서 가열 처리함으로써 접촉 저항을 5E-4 Ω·㎠로 했다.
(S1-8) 그 후, 다이싱에 의해 기판의 N면 상에 단면 형상이 V자형인 홈(80)을 형성했다. 도 4에 도시한 바와 같이 홈의 깊이(T3)는 200 μm, 홈(80)의 측벽과 GaN 기판(1)의 제2 주표면과 평행한 평면이 이루는 각도(θ)는 60°, 인접하는 홈(80)의 피치(P)는 500 μm으로 했다. 또한, 다이싱에는 지립의 평균 직경이 10 μm인 다이싱 블레이드를 이용했다. 이 결과 도 12에 도시한 바와 같이 다이싱에 의해 형성된 홈(80)의 내주면(측벽 면)에는 다이싱 블레이드의 지립의 평균 직경에 대응하는 높이의 요철이 형성되어 있었다. 도 12는 다이싱에 의해 형성된 홈의 내주면 의 표면 상태를 도시하기 위한 단면 모식도이다.
(S1-9) 그 후, RIE를 이용하여 GaN 기판(1)에서 홈(80)이 형성된 피가공면(N면)의 경면화를 행했다. 구체적으로는 RIE 장치의 처리 용기 내부에 GaN 기판(1)의 N면이 위를 향하도록 마련되었다. 그리고 프로세스 조건으로서, 처리 용기 내부의 압력을 20 mtorr, 인가 파워를 100 W, 반응 가스를 100% 염소(Cl2) 가스, 반응 가스로서 염소 가스의 유량을 50 sccm(standard cc/min)(즉 0.05 리터/분), 처리 시간을 160분이라고 한 조건을 이용하여 RIE 처리를 행했다. 또, 이 때의 GaN 기판(1)의 N면에서의 에칭율은 70 nm/분이었기 때문에, 상기 표면 처리(RIE 처리)에 의해 제거된 N면의 표면층의 두께는 약 11 μm이다. 이 결과 도 13 및 도 14에 도시한 바와 같이 홈(80)의 내주면(측벽 면)은 그 표면층이 상기의 두께만큼 제거됨으로써 평활화되었다. 도 13은 RIE를 이용한 경면화 처리 후의 홈의 내주면의 상태를 도시한 단면 모식도이다. 도 14는 도 13에 도시한 화살표(90) 방향으로부터 본 홈의 내주면의 상태를 도시한 모식도이다. 도 13 및 도 14로부터 알 수 있는 바와 같이 경면 처리 후의 홈(80)의 내주면에서는 비교적 평탄한 곡면부(93)가 연속한 상태로 되어 있다. 곡면부(93)는 홈(80)의 연장 방향(홈(80)의 바닥부에서의 각부(角部)를 나타내는 선이 연장되는 방향)을 따라서 연장되도록 형성되어 있다. 이 때문에 인접하는 곡면부(93)의 경계부를 도시한 경계선(91)도 홈(80)의 연장 방향으로 연장되도록 형성된다. 도 12 내지 도 14로부터 알 수 있는 바와 같이 RIE를 이용한 경면 처리에 의해 홈(80)의 내주면이 평활화된다.
(S1-10) 그 후에 도 4 및 도 5에 도시한 바와 같이 칩 경계(50)가 측면으로 서 나타나도록 스크라이브를 행하여 칩화한 것을 발광 장치로 했다. 칩화한 발광 장치는 광의 방출면이 1.9 mm□(1변의 길이가 1.9 mm인 사각형)의 형상이고 발광층이 1.9 mm□의 형상을 취한다. 즉, 도 5에서 p 전극 변의 길이 L1 = 1.9 mm이고, 스크라이브선의 간격(칩 변의 길이) L2 = 2 mm이다. 또한, 소자 분리 홈의 폭 L3 = 100 μm이며 n 전극의 하나의 변의 폭 D = 200 μm(n 전극은 200 μm□)이다.
(S1-11) 도 1을 참조하여 리드 프레임의 마운트부(21a)에 상기 칩의 p형 GaN층 측이 접하도록 탑재되어 발광 장치를 형성했다. 마운트부에 도포한 도전성 접착제(14)에 의해 발광 장치와 마운트를 고정하는 동시에 도통을 얻을 수 있도록 하고 있다.
(S1-12) 발광 장치로부터의 방열성을 좋게 하기 위해서 발광 장치의 p형 GaN층의 모든 면이 마운트부와 접하도록 탑재되었다. 또한, 접착제는 열 전도가 좋은 Ag계의 것을, 또한 리드 프레임도 열 전도가 좋은 CuW계의 것을 선택했다. 이로써 얻어진 열 저항은 8℃/W였다.
(S1-13) 또한, n 전극과 리드 프레임의 리드부를 와이어 본드에 의해 도통시킨 후, 에폭시계 수지에 의해 수지 밀봉을 행하여 발광 장치를 램프화했다.
(비교예 1): 비교예 1의 LED는 기본적으로 상기 본 발명예 1의 LED와 동일한 구조를 구비하지만, GaN 기판(1)의 N면이 평활화되어 있지 않은 점이 본 발명예 1의 LED와 다르다. 따라서, 비교예 1의 LED에서는 그 홈(80)의 내주면에 있어서는 다이싱된 상태의 요철(다이싱 블레이드의 지립의 크기에 비례한 크기의 요철)이 형성되어 있다.
비교예 1의 LED의 제조 방법은 이하와 같은 것이다.
(S2-1) 내지 (S2-8): 기본적으로 본 발명예 1의 (S1-1) 내지 (S1-8)과 동일하다.
(S2-9) 내지 (S2-12): 기본적으로 본 발명예 1의 (S1-10) 내지 (S1-13)과 동일하다. 즉, 비교예 1의 LED의 제조 방법은 본 발명예 1의 제조 방법과 기본적으로 동일하지만, 본 발명예 1의 공정(S1-9)(표면 처리로서의 RIE에 의한 경면화 처리)을 실시하지 않는 점이 다르다.
(비교예 2): 비교예 2의 LED는 기본적으로 상기 비교예 1의 LED와 동일한 구조를 구비하지만, 도 12에 도시한 바와 같이 GaN 기판(1)의 N면에 홈이 형성되어 있지 않은 점이 다르다. 도 15는 비교예 2의 LED를 도시한 모식도이다.
비교예 2의 LED의 제조 방법은 이하와 같다.
(S3-1) 내지 (S3-7): 기본적으로 본 발명예 1의 (S1-1) 내지 (S1-7)과 동일하다.
(S3-8) 내지 (S3-11): 기본적으로 본 발명예 1의 (S1-10) 내지 (S1-13)과 동일하다.
(시험 및 그 결과)
본 발명예 1 및 비교예 1, 2를 각각 적분구(integrating sphere) 내에 탑재한 후 소정의 전류(1A)를 인가하여, 집광되어 검출기로부터 출력되는 광 출력값을 비교했다. 그 결과 본 발명예 1은 0.5 W의 출력를 얻을 수 있었다. 한편, 비교예 1의 출력은 0.42 W, 비교예 2의 출력은 0.4 W였다. 이와 같이 GaN 기판의 광 출사면 측(제2 주요면측)을 홈(80)에 의해 요철 가공하고, 또한 표면 처리를 실시함으로써 홈(80)의 내주면을 평활화한 본 발명예 1은 GaN 기판(1)과 에폭시 수지(15)의 접촉 계면의 면적이 비교적 큰 것, 이 계면이 발광층의 면에 대하여 여러가지 각도를 가짐으로써 계면에서의 전반사가 쉽게 방지되는 것, 또한 이 계면이 평활화되어 있기 때문에 이 계면에서의 광의 손실을 비교예보다 억제할 수 있는 것 등의 이유에 의해 비교예 1, 2보다 본 발명예 1은 높은 광 출력을 얻을 수 있다.
(실시예 2)
다음에, 상기 본 발명예 1에 있어서 홈(80)의 형성 후에 실시된 표면 처리에 의한 GaN 기판(1)의 광의 투과율에 대한 영향에 대해서 검토했다.
우선, 상기 본 발명예 1의 제조에 이용한 것과 동일한 두께 및 투과율을 나타내는 평판상의 GaN 기판을 3장 준비했다. 3장의 GaN 기판 중, 2장에 대해서 그 N면 전체를 평균 입자 직경이 10 μm인 지립으로 연마했다. 그 후, 연마한 2장의 GaN 기판 중 1장의 N면에 대해서 상기 본 발명예 1의 공정(S1-9)과 동일한 조건에 의해 RIE를 행했다. 또, 상기 연마만을 행한 GaN 기판의 N면의 표면 상태는 전술한 본 발명예 1의 공정(S1-8)에서 형성된 홈(80)이 다이싱된 채의 표면 상태를 모의(approximate)한 것이다. 또한, 상기 연마 후 RIE 처리가 실시된 GaN 기판의 N면의 표면 상태는 상기 본 발명예 1의 공정(S1-9)을 실시한 후(평탄화 처리 후)의 홈(80)의 내주면의 상태를 모의한 것이다.
그리고 전술한 3장의 GaN 기판에 대해서, 분광 광도계에 의한 투과율 측정을 행했다. 이 투과율 측정에서는 파장이 450 nm인 광에 대한 GaN 기판의 두께 방향에 서의 투과율을 측정했다. 그 결과, 연마도 RIE도 행하고 있지 않은 GaN 기판의 투과율을 100%로 한 경우, 연마만을 행한 GaN 기판의 투과율은 40%, 연마 후 RIE 처리가 실시된 GaN 기판의 투과율은 80%였다. 즉, 평균 지립 직경이 10 μm인 지립에 의해 연마된 부분(가공 변질층 또는 표면 결정 구조의 혼란이 발생한 부분)에 대해서, 그 상태에서는 파장 450 nm인 광의 투과율이 연마 전의 상태의 40%이던 것이, RIE 처리를 행함으로써 연마 전의 상태(100%)까지는 되돌아가지 않지만, 그 투과율이 연마 전의 상태의 80%까지 회복하고 있는 것을 알 수 있다. 또, RIE 처리를 행한 GaN 기판의 표면에서의 표면 조도는 Ra로서 0.3 nm이었다.
(실시예 3)
본 발명의 실시예 3에서는 GaN 기판의 산소 농도와 비저항 및 광의 투과율의 관계를 파악했다. 그 관계에 기초하여 p 다운 실장, 즉 GaN 기판을 광 방출면으로 하는 발광 소자에 있어서, 소정의 광 방출 면적인 경우에 최적의 GaN 기판 두께와 산소 농도의 관계를 수립한 점에 특징이 있다. 전술한 바와 같이 p 다운 실장에서는 광 방출면이 GaN 기판이 되기 때문에, 다음에 나타내는 바와 같이 비저항과 광 투과율에 큰 영향을 갖는 산소 농도는 특히 중요하다.
도 16은 GaN 기판의 비저항에 미치는 산소 농도의 영향을 나타낸 도면이다. 도 16으로부터 비저항 0.5 Ωcm 이하는 산소 농도 1E 17개/㎤ 이상으로 함으로써 실현할 수 있다. 또한, 도 17은 GaN 기판 400 μm일 때의 파장 450 nm인 광의 투과율에 미치는 산소 농도의 영향을 나타내는 도면이다. 동 도로부터 산소 농도가 2E 19개/㎤를 넘으면 파장 450 nm의 광의 투과율이 급격히 저하하는 것을 알 수 있다. 도 16과 도 17로부터 산소 농도의 증대는 GaN 기판의 비저항을 감소시켜 발광면을 확대하는 데 유효하지만 광의 투과율을 저하시키는 것을 알 수 있다. 따라서, p 다운 실장되는 발광 소자에 이용되는 GaN 기판으로서는 산소 농도, GaN 기판의 두께, 발광의 평면 사이즈를 어떻게 설정할지가 매우 중요해진다.
도 18은 도 1에 도시한 본 발명에 의한 LED에 대하여 두께 및 산소 농도를 변화시킨 GaN 기판으로부터 램프를 제작했을 때, 그 램프의 광 출력 및 전류가 균일하게 흐르는 평면 사이즈를 측정한 결과를 도시한 도면이다. 또, 검토한 LED는 기본적으로 전술한 본 발명예 1과 동일한 처리 공정에 의해 작성했다.
도 18로부터 알 수 있는 바와 같이 램프의 광 출력에 대해서 말하면, 두께가 두꺼울수록, 또한 산소 농도가 높을수록 광 출력은 저하되는 경향이 있다. 또한 전류가 균일하게 흐르는 최대의 평면 사이즈에 대해서 말하면, 두께가 두꺼울수록 또한 산소 농도가 높을수록 커지는 경향이 있다.
도 18로부터, 예컨대 전류가 균일하게 흐르는 평면 사이즈를 1변 4 mm(1변 5 mm)인 정방형으로 하는 경우, 광 출력으로서 광의 방출면이 300 μm□(1변의 길이가 300 μm인 사각형)의 형상이고 발광층이 300 μm□의 형상을 취하는 본 발명에 의한 LED로 20 mA 인가시에 8 mW 상당 이상을 얻고자 할 때, 두께 200 μm의 GaN 기판에서는 산소 농도를 6E 18개/㎤ 이상(1변 5 mm 정방형에서는 8E 18개/㎤ 이상)으로 하면, 상기 본 발명에 의한 LED의 크기로 20 mA 인가시에 광 출력 8 mW 이상을 확보하여 균일한 발광을 얻을 수 있다. 즉 상기 본 발명에 의한 LED의 크기 1변 300 μm인 정방형에 20 mA 인가의 전류 밀도를 적용한 경우, 1변 4 mm(1변 5 mm)의 정방형에서는 3.6 A(5.6 A) 인가에 상당하고, 3.6 A(5.6 A) 인가시에 인가 전류에 비례하여 광 출력 1.4 W(2.3 W) 이상 확보한 상태에서 균일한 발광을 얻을 수 있다.
또한, 두께 400 μm의 GaN 기판에서는 상기 두께 200 μm인 경우와 동일한 목표 성능으로 했을 때, 1변 4 mm 정방형에서는 3E 18개/㎤ 이상(1변 5 mm 정방형인 경우, 산소 농도 4E 18개/㎤ 이상)으로 하면 좋다. 다만, 두께 400 μm에서는 산소 농도를 2E 19개/㎤ 이하로 하지 않으면 상기 본 발명에 의한 LED의 크기로 20 mA 인가시에 8 mW 상당 이상의 광 출력을 얻을 수 없다.
또한, 두께 600 μm의 GaN 기판에서는 1변 4 mm 정방형의 영역을 전류가 균일하게 흐르도록 하는 산소 농도 2.5E 18개/㎤ 이상에 비하여, 전술한 본 발명에 의한 LED의 크기로 20 mA 인가시에 광 출력 8 mW 상당 이상이 되는 산소 농도의 한계값은 2.5E 18개/㎤보다 약간 높은 정도이다. 따라서, 상기 2가지 조건을 만족하는 산소 농도 범위는 좁은 범위 밖에 없다. 한편, 1변 3 mm 정방형의 영역에 균일하게 전류가 흐르는 산소 농도 2E 18개/㎤ 정도 이상이기 때문에, 1변 4 mm 정방형에 비해 산소 농도의 허용 범위는 약간 넓어진다.
또한, 도 18에 의하면, GaN 기판의 두께가 200 μm 내지 400 μm인 경우, 1변 10 mm의 정방형에 균일하게 전류를 흘려, 상기 본 발명에 의한 LED의 크기로 20 mA 인가시에 8 mW 상당 이상의 출력을 얻을 수 있게 하는 산소 농도 범위는 실용상 충분히 넓은 것을 알 수 있다. 두께 200 μm에서는 산소 농도 2E 19개/㎤보다 낮은 산소 농도에서 가능한 것을 알 수 있다. 또한 두께 400 μm에서는 산소 농도 8E 18/㎤ 이상에서 가능하다.
다음에, 상기한 실시예와 중복하는 것도 있지만 본 발명의 실시예를 나열적으로 들어 설명한다.
본 발명에 따른 발광 장치는 질화물 반도체 기판(GaN 기판(1))과, 질화물 반도체 기판의 제1 주표면 측에 n형 질화물 반도체층(n형 AlxGa1-xN층(3))과, 질화물 반도체 기판으로부터 보아 n형 질화물 반도체층보다 멀리 위치하는 p형 질화물 반도체층(p형 AlxGa1-xN층(5))과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층(양자 우물(MQW: Multi-Quantum Well)(4))을 구비한 발광 장치로서, p형 질화물 반도체층 측을 다운 실장한다. 또한, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면(1a)으로부터 광을 방출한다. 질화물 반도체 기판의 제2 주표면에는 홈(80)이 형성된다. 홈(80)의 내주면은 이 내주면을 평활화하기 위한 표면 처리가 실시된 부분(곡면부(93))을 포함한다.
이와 같이 하면, 질화물 반도체 기판의 광의 출사면인 제2 주표면(1a)에 홈(80)을 형성하기 때문에, 홈(80)의 측벽으로부터도 광을 추출할 수 있다. 이 결과, 발광 장치에서의 광의 이용 효율을 향상시킬 수 있다.
또한, 광의 출사면인 제2 주표면(1a)에 형성된 홈은 그 내주면을 평활화하기 위한 표면 처리가 실시된 부분인 곡면부(93)를 포함하기 때문에, 제2 주표면(1a)에 홈(80)을 형성할 때에 가공 변질층이나 결정면이 흐트러진 영역 등이 형성되어 있더라도, 상기 표면 처리에 의해 이와 같은 가공 변질층이나 결정면이 흐트러진 영 역을 변질 또는 제거할 수 있다(예컨대, 표면 처리로서 이 홈의 내주면을 포함하는 제2 주표면(1a)의 표면층을 어느 정도의 두께만큼 제거하는 경우에는, 이와 같은 가공 변질층이나 결정면이 흐트러진 영역을 제거할 수 있음). 이 결과, 가공 변질층 등의 영향으로 제2 주표면(1a)으로부터의 광의 취출 효율이 저하되는 것을 방지할 수 있다.
또한, 전술한 구성에서는 전기 저항이 낮은 질화물 반도체 기판(GaN 기판(1))의 이면(제2 주표면)에 n형 전극(11)을 마련하기 때문에, 작은 피복율, 즉 큰 개구율로 n 전극(11)을 마련하더라도 전류를 질화물 반도체 기판 전체에 널리 퍼지게 하여 흐르게 할 수 있다. 이 때문에 방출면에서 광이 흡수되는 비율이 작아져 발광 효율을 높게 할 수 있다. 또, 광의 방출은 제2 주표면뿐만 아니라 측면으로 이루어져도 좋은 것은 물론이다. 이하의 발광 장치에서도 동일하다.
또한, 전기 저항이 높은 p형 질화물 반도체층 측은 광 방출면이 되지 않기 때문에, p형 질화물 반도체층의 모든 면에 p형 전극층(p 전극(12))을 형성할 수 있어, 대전류를 흘려 발열을 억제하는 상태라도, 또 발생한 열을 전도로 놓치는 상태에서도 안성맞춤인 구조를 취할 수 있게 된다. 즉, 열적 요건 때문에 받는 제약이 매우 완화된다. 이 때문에 전기 저항을 저하시키기 위해서 p 전극과 n 전극을 서로 끼운 빗형 형상 등으로 할 필요가 없다.
또한, GaN 기판(1)이 도전성에서 우수하기 때문에 서지(surge) 전압에 대한 보호 회로를 특별히 마련할 필요가 없고, 또한 내압성도 매우 우수한 것으로 할 수 있다. 또한, 복잡한 가공 공정을 행하는 일이 없기 때문에 제조 비용을 저감하는 것도 용이해진다.
상기 발광 장치에서 홈(80)의 깊이는 50 μm 이상 300 μm 이하라도 좋다. 질화물 반도체 기판의 두께 방향에서 홈(80)이 형성되어 있지 않은 부분의 두께는 100 μm 이상 600 μm 이하라도 좋다.
이 경우, 광의 출사면이 되는 홈(80)의 측벽의 면적을 충분히 확보할 수 있기 때문에, 제2 주표면(1a)으로부터 충분한 광량의 광을 취출할 수 있다. 또, 홈(80)의 깊이가 50 μm 미만인 경우, 광의 출사면의 면적을 증대시킴으로써 광의 취출 광량이 증대되는 효과를 충분히 얻기 어렵게 된다. 한편, 홈(80)의 바닥부에서의 질화물 반도체 기판의 두께는 이 기판에 공급된 전류를 충분히 확산된 상태(adequate coverage)에서 발광층(4)으로 공급하기 위해서 어느 정도의 두께가 필요하기 때문에, 홈(80)의 바닥에서의 질화물 반도체 기판의 두께를 어느 정도 확보할 필요가 있다. 이 때문에 홈(80)의 깊이가 300 μm을 초과하는 것으로 하면, 결과적으로 홈(80)이 형성되어 있지 않은 부분에서의 이 기판의 두께가 지나치게 커진다. 이로써, 이 홈(80)이 형성되어 있지 않은 부분에서의 광의 투과율이 작아져 결과적으로 제2 주표면(1a)으로부터 출사되는 광의 광량을 증대시키기 어렵게 된다.
또한, 홈(80)이 형성된 부분에서의 질화물 반도체 기판의 두께(홈(80)의 바닥부에서의 질화물 반도체 기판의 두께)를 50 μm 이상 300 μm 이하로 하더라도 좋다. 이와 같이 하면, 홈(80)이 형성된 상태라도 기판 내에서 충분히 확산된 상태에서 전류를 발광층(4)으로 공급할 수 있기 때문에, 충분한 광 출력을 얻을 수 있다. 또, 홈(80)이 형성되어 있지 않은 부분에서의 질화물 반도체 기판의 두께가 100 μm 미만(홈(80)의 바닥부에서의 질화물 반도체 기판의 두께가 50 μm 미만)이면, 이 기판의 두께가 얇아져 이 기판으로 공급된 전류가 충분히 확산되지 않고서 발광층(4)으로 공급되게 된다. 이 결과, 충분한 광 출력을 얻을 수 없다. 한편, 홈(80)이 형성되어 있지 않은 부분에서의 질화물 반도체 기판의 두께가 600 μm을 초과하면(홈(80)의 바닥부에서의 질화물 반도체 기판의 두께가 300 μm 초과), 전술한 바와 같이 공급된 전류가 충분히 확산되는 효과(coverage)에 대해서는 별로 향상 효과가 보이지 않는 한편, 이 기판의 두께가 두껍게 되어 기판의 재료 비용이 지나치게 커진다. 또한, 기판의 두께가 지나치게 두껍게 되면 , 기판에서의 광의 투과율이 작아져 결과적으로 제2 주표면(1a)으로부터 출사되는 광의 광량을 증대시키기 어렵게 된다.
상기 발광 장치에서 홈(80)은 다이싱 블레이드를 이용한 다이싱에 의해 형성되어 있더라도 좋다. 표면 처리가 실시된 부분(곡면부(93))은 홈의 내주면의 표면층을 제거함으로써 얻어진 부분이라도 좋다. 제거된 표면층의 두께는 다이싱 블레이드에 포함되는 지립의 평균 직경보다 크더라도 좋다.
이 경우, 다이싱에 의해 홈(80)을 형성하기 때문에, 에칭 등에 의해 홈(80)을 형성하는 경우보다 효율적으로 홈(80)을 형성할 수 있다. 그리고 이와 같이 다이싱에 의해 홈(80)을 형성한 경우, 홈의 내주면(예컨대 측벽 표면)에서는 도 12에 도시한 바와 같이 다이싱 블레이드에 포함되는 지립의 직경과 같은 정도의 요철이 형성된다. 이 때문에 홈(80)의 내주면에서 이 표면 처리로 제거되는 표면층의 두께를 다이싱 블레이드에 포함되는 지립의 평균 직경보다 크게 함으로써 도 13 및 도 14에 도시한 바와 같이 도 12에 도시한 바와 같은 요철을 제거할 수 있다. 이 결과, 홈(80)의 내주면을 효과적으로 평활화할 수 있다. 따라서, 홈(80)의 내주면을 통해 출사하는 광의 광량이 상기 요철의 존재에 의해 저하한다고 한 문제의 발생을 억제할 수 있기 때문에, 발광 장치의 광의 취출 효율을 향상시킬 수 있다.
예컨대, 다이싱 블레이드에 포함되는 지립의 평균 직경은 0.5 μm 이상 20 μm 이하라도 좋다. 여기서 지립 직경이 커지는 만큼, 홈(80)의 내주면에 형성되는 요철의 크기가 커지기 때문에, 결과적으로 표면 처리에 의해 제거해야 하는 층의 두께가 커진다. 이 결과, 표면 처리에 필요한 시간(처리 시간)이 증가하기 때문에 발광 장치의 제조 비용이 증대하게 된다. 한편, 지립 직경이 지나치게 작으면 홈(80)의 형성이 곤란해진다. 구체적으로는 홈(80)을 형성하기 위한 다이싱 공정에 있어서 질화물 반도체 기판(GaN 기판(1))이 깨지거나 혹은 다이싱 블레이드의 이송 속도를 극단적으로 작게 할 필요가 생기는 등의 문제가 발생한다. 이 때문에, 홈(80)의 형성 공정에서 어느 정도의 처리 속도를 확보하는 동시에, 표면 처리에서의 처리 시간도 일정 레벨로 억제함으로써 전체로서의 발광 장치의 제조 비용을 저감하기 위해서는 상기와 같은 지립 직경의 범위로 하는 것이 바람직하다.
상기 발광 장치에 있어서, 도 1에 도시한 바와 같이 홈(80)의 단면 형상은 V자형이라도 좋다. 이 경우, 질화물 반도체 기판의 제2 주표면(1a)에 있어서 경사진 홈(80)의 측벽을 형성할 수 있다. 따라서, 측벽이 제2 주표면(1a)에 대하여 거의 수직인 경우보다 측벽으로부터 취출한 광을 제2 주표면(1a)의 법선 방향(제2 주표면에 대하여 수직인 방향)으로 효율적으로 출사시킬 수 있다. 이 결과 광의 이용 효율을 향상시킬 수 있다.
본 발명에 따른 발광 장치는 도 10에 도시한 바와 같이 질화물 반도체 기판(GaN 기판(1))과, 질화물 반도체 기판의 제1 주표면 측에 n형 질화물 반도체층(n형 AlxGa1-xN층(3))과, 질화물 반도체 기판으로부터 보아 n형 질화물 반도체층보다 멀리 위치하는 p형 질화물 반도체층(p형 AlxGa1-xN층(5))과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층(양자 우물(MQW: Multi-Quantum Wel1)(4))을 구비한 발광 장치로서, p형 질화물 반도체층 측을 다운 실장하고 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면(1a)으로부터 광을 방출한다. 질화물 반도체 기판의 측면은 제2 주표면에 대하여 경사진 경사면(92)을 포함한다. 경사면(92)은 이 경사면(92)을 평활화하기 위한 표면 처리가 실시된 부분(도 13 및 도 14에 도시한 곡면부(93))을 포함한다.
이와 같이 하면, 질화물 반도체 기판의 광의 출사면인 제2 주표면(1a)에 경사면(92)을 형성하기 때문에, 이 경사면(92)으로부터도 제2 주표면에 수직인 방향을 향하는 광을 취출할 수 있다. 이 결과 발광 장치에서의 광의 이용 효율을 향상시킬 수 있다.
또한, 상기 경사면(92)에서는 이 경사면을 평활화하기 위한 표면 처리가 실시된 부분(곡면부(93))을 포함하기 때문에, 이 경사면을 형성할 때에 가공 변질층이나 결정면이 흐트러진 영역 등이 형성되어 있더라도, 상기 표면 처리에 의해 이와 같은 가공 변질층이나 결정면이 흐트러진 영역을 변질 또는 제거할 수 있다. 이 결과, 가공 변질층 등의 영향으로 경사면(92)으로부터의 광의 취출 효율이 저하되는 것을 방지할 수 있다.
또, 상기 발광 장치에서 질화물 반도체 기판은 GaN 또는 AlxGa1-xN(0 < x ≤1) 중 어느 하나에 의해 구성되어 있더라도 좋다. 이 경우, 질화물 반도체 기판으로서 GaN 기판(1)을 이용하면, 대전류 밀도를 인가할 수 있기 때문에 발광 장치에서 고휘도(및 큰 광속)의 광을 출사할 수 있다. 또한, GaN 또는 AlxGa1 - xN(0 ≤ x ≤ 1)에 의해 질화물 반도체 기판을 구성하면 열 전도가 좋은, 즉 방열성이 우수한 질화물 반도체 기판을 이용하여 발광 장치로서의 LED를 구성할 수 있다. 이 때문에 대전류 밀도를 인가하더라도 충분히 방열을 행할 수 있으므로, 열에 의해 LED가 손상될 가능성을 저감시킬 수 있다. 따라서 장시간에 걸쳐 안정된 광을 출력할 수 있는 발광 장치를 실현할 수 있다.
상기 발광 장치에서 상기 표면 처리가 실시된 부분(곡면부(93))은 표면 처리로서 반응성 이온 에칭(Reactive Ion Etching)을 이용함으로써 평활화된 부분이라도 좋다.
이 경우, 제2 주표면(1a)에 대하여 반응성 이온 에칭을 행함으로써, 홈(80)의 내주면을 포함하는 제2 주표면(1a)의 표면층을 소정의 두께만큼 제거하는 동시에, 에칭 후의 제2 주표면(1a)의 표면(홈(80)의 내주면을 구성하는 측벽의 표면이나 홈(80)이 형성되어 있지 않은 부분의 표면)을 용이하게 평활화할 수 있다. 또, 표면 처리로서는 홈(80)의 내주면을 포함하는 제2 주표면(1a)을 평활화할 수 있으 면, 전술한 반응성 이온 에칭 이외의 임의의 방법을 이용하더라도 좋다. 예컨대, 표면 처리로서 산 용액이나 알칼리 용액(예컨대 KOH, NaOH 등)을 이용한 웨트 에칭, 레이저를 이용한 가공, 다른 드라이 에칭, 이온 밀링, 스퍼터 에칭 등을 행할 수 있다.
상기 발광 장치에서 질화물 반도체 기판은 GaN 기판(1)이라도 좋다. GaN 기판(1)은 산소 도핑에 의해 n형화되어 있으며, 산소 농도가 산소 원자 1E 17(1 × 1017)개/㎤ 이상 2E 19(2 × 1019)개/㎤ 이하의 범위에 있더라도 좋다. 이 경우, GaN 기판(1) 전체에 균일하게 전류를 흘릴 수 있기 때문에, 발광 장치에서 GaN 기판(1)의 제2 주표면 거의 전체로부터 충분한 광을 출사할 수 있다.
또, 질화물 반도체 기판으로서의 GaN 기판(1)에서의 산소 농도에 대해서는 산소 농도가 2E 19개/㎤를 넘는 경우, GaN 기판(1)의 광(특히 청색광)에 대한 투과율이 작아지기 때문에, 결과적으로 GaN 기판(1)에서의 광의 투과량이 작아져 버린다. 또, GaN 기판(1)에서의 산소 농도가 1E 17개/㎤ 미만인 경우, GaN 기판(1)의 비저항이 작아지기 때문에, 전극으로부터 GaN 기판(1)에 공급된 전류가 충분히 확산된 상태로 발광층(4)에 공급되지 않는다. 이 때문에 발광 장치로부터의 광 출력이 작아진다.
상기 발광 장치에 있어서, 표면 처리가 실시된 부분(곡면부(93))의 표면 조도는 Ra로서 10 nm 이하라도 좋다. 이 경우, 표면 처리가 실시된 부분의 표면이 충분히 평활화되어 있기 때문에, 이 부분의 표면 상태에 기인하여 질화물 반도체 기판에서의 광의 투과율이 저하되는 문제의 정도를 충분히 무시할 수 있는 정도로 억 제할 수 있다. 이 결과, 제2 주표면(1a)으로부터의 광의 추출 효율을 높게 할 수 있다.
상기 발광 장치에서는, 질화물 반도체 기판에 있어서 제1 주표면으로부터 표면 처리가 실시된 부분을 통해 투과하는 광 중, 파장 420 nm 이상 480 nm 이하인 광에 관한 투과율이 50% 이상이라도 좋다.
이 경우, 표면 처리가 실시된 부분(홈(80)의 측벽에서의 곡면부(93))에서 상기 파장의 광의 투과율이 50% 미만이면, 홈(80)을 형성하여 표면 처리를 행하더라도 오히려 이 홈(80)이 형성된 부분에서 광의 흡수나 반사가 커진다. 이 때문에 상기 파장의 광의 투과율이 50% 미만이면, 결과적으로 이 부분에서 광의 취출 효율이 저하된다. 이 때문에 전술한 바와 같이 표면 처리가 실시된 부분에서의 광의 투과율을 50% 이상이라고 하면, 이러한 광의 취출 효율의 저하를 방지할 수 있다. 또, 투과율을 검토하는 광의 파장을 상기한 바와 같이 420 nm 이상 480 nm 이하로 한 것은 발광 장치에서의 발광층(4)으로부터 출사되는 광의 파장이 상기 파장 영역에 포함되기 때문이다.
상기 발광 장치의 제조 방법은 질화물 반도체 기판을 구비하는 발광 장치의 제조 방법으로서 홈 형성 공정(S20)과 표면 처리 공정(S30)을 구비한다. 홈 형성 공정(S20)에서는 질화물 반도체 기판에서 발광층(4)이 형성되는 측인 제1 주표면과 반대측의 제2 주표면(1a)에 다이싱을 실시함으로써 홈(80)을 형성한다. 표면 처리 공정에서는 홈(80)의 내주면을 평활화한다. 이와 같이 하면, 본 발명에 의한 발광 장치를 얻을 수 있다.
상기 발광 장치의 제조 방법에 있어서, 표면 처리 공정(S30)에서는 반응성 이온 에칭을 행함으로써 홈(80)의 내주면의 표면층을 제거하는 것이 바람직하다. 이 경우, 홈(80)의 내주면을 확실하게 평활화할 수 있기 때문에 종래보다 광의 취출 효율이 향상된 발광 장치를 얻을 수 있다.
상기 발광 장치의 제조 방법에 있어서, 표면 처리 공정(S30)에서는 홈(80)의 내주면에 있어서 반응성 이온 에칭에 의해 제거되는 표면층의 두께가, 홈 형성 공정(S20)에서 이용되는 다이싱 블레이드에 포함되는 지립의 평균 직경보다 크더라도 좋다.
이 경우, 홈 형성 공정(S20)에서 다이싱을 행한 결과, 홈(80)의 내주면에 형성된 다이싱 블레이드의 지립 직경에 대응하는 크기의 요철을 표면 처리 공정(S30)에 의해 확실하게 제거할 수 있다. 이 결과, 홈(80)의 내주면을 확실하게 평탄화할 수 있다.
상기 발광 장치의 제조 방법에 있어서, 표면 처리 공정(S30)에서는 반응성 이온 에칭에 있어서 이용되는 반응 가스가 염소 가스를 포함하고 있더라도 좋다. 이 경우, 질화물 반도체 기판에 형성된 홈(80)의 내주면을 확실하게 평탄화할 수 있다.
본 발명에 따른 질화물 반도체 기판(GaN 기판(1))은 도 11에 도시한 바와 같이 하나의 주표면에 홈(80)이 형성되고, 이 홈(80)의 내주면은 이 내주면을 평활화하기 위한 표면 처리가 실시된 부분(도 13 및 도 14의 곡면부(93))을 포함한다.
이와 같이 하면, 이 질화물 반도체 기판을 발광 장치의 구성 요소로서 이용 한 경우에, 이 홈(80)이 형성된 주표면을 광의 출사면으로서 이용함으로써 광의 취출 효율이 높은 발광 장치를 실현할 수 있다.
상기 질화물 반도체 기판에서 상기 표면 처리가 실시된 부분은 표면 처리로서 반응성 이온 에칭을 이용함으로써 평활화된 부분이라도 좋다. 이 경우, 표면 처리에 의해 홈(80)의 내주면을 확실하게 평활화할 수 있다.
상기 질화물 반도체 기판은 GaN 기판이라도 좋고, 이 GaN 기판(1)은 산소 도핑에 의해 n형화되어 있으며, 산소 농도가 산소 원자 1E 17개/㎤ 이상 2E 19개/㎤ 이하의 범위에 있더라도 좋다. 이 경우, GaN 기판(1) 전체에 균일하게 전류를 흘릴 수 있기 때문에, 이 GaN 기판(1)을 이용하여 발광 장치를 제조하면, 이 발광 장치에 있어서 GaN 기판(1)의 제2 주표면 거의 전체로부터 충분한 광을 출사할 수 있다.
상기 질화물 반도체 기판에서 상기 홈(80)의 단면 형상은 V자형이라도 좋다. 이 경우, 질화물 반도체 기판의 주표면(1a)에서 경사진 홈(80)의 측벽을 형성할 수 있다. 따라서, 본 발명에 의한 질화물 반도체 기판을 발광 장치에 적용하면, 홈의 측벽이 주표면(1a)에 대하여 거의 수직인 경우보다 측벽으로부터 취출한 광을 주표면(1a)의 법선 방향(주표면에 대하여 수직인 방향)으로 효율적으로 출사시킬 수 있다. 이 결과, 광의 이용 효율이 높은 발광 장치를 실현할 수 있다.
상기 질화물 반도체 기판에서 홈(80)의 깊이는 50 μm 이상 300 μm 이하라도 좋고, 질화물 반도체 기판의 두께 방향에서 홈(80)이 형성되어 있지 않은 부분의 두께는 100 μm 이상 600 μm 이하라도 좋다. 이 경우, 상기 질화물 반도체 기 판을 발광 장치에 적용했을 때에 광의 출사면의 일부가 되는 홈(80)의 측벽의 면적을 충분히 확보할 수 있기 때문에, 출사면으로부터 충분한 광량의 광을 취출할 수 있는 발광 장치를 실현할 수 있다.
상기 질화물 반도체 기판에서 상기 표면 처리가 실시된 부분(홈(80)의 측벽에서 곡면부(93)가 형성된 부분)의 표면 조도는 Ra로서 10 nm 이하라도 좋다. 이 경우, 표면 처리가 실시된 부분의 표면이 충분히 평활화되어 있기 때문에, 이 부분의 표면 상태에 기인하여 질화물 반도체 기판에서의 광의 투과율이 저하되는 문제의 정도를 충분히 무시할 수 있는 정도로 억제할 수 있다. 이 결과, 이 질화물 반도체 기판을 이용하여 발광 장치를 작성하면, 발광 장치의 광의 취출 효율을 높게 할 수 있다.
상기 질화물 반도체 기판에서 상기 홈(80)이 형성된 주표면(1a)과 반대측의 주표면으로부터 상기 홈(80)이 형성된 부분을 통해 투과하는 광 중, 파장 420 nm 이상 480 nm 이하의 광에 관한 투과율이 50% 이상이라도 좋다. 이 경우, 상기 질화물 반도체 기판을 이용하여 발광 장치를 제조하면, 양호한 광의 취출 효율을 갖는 발광 장치를 얻을 수 있다.
상기에 있어서, 본 발명의 실시 형태 및 실시예에 대해서 설명했지만, 상기 에 개시된 본 발명의 실시 형태 및 실시예는 어디까지나 예시로서, 본 발명의 범위는 이들 발명의 실시 형태에 한정되지 않는다. 본 발명의 범위는 특허청구범위의 기재에 의해 나타나고, 또한 특허청구범위의 기재와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
본 발명의 발광 장치는 도전성이 높은 질화물 반도체 기판을 이용하여, 광의 출사면에 홈을 형성하는 동시에 이 홈이 형성된 면에 평활화를 위한 표면 처리를 행하고 p 다운 실장한 구조를 이용한 결과, (1) 광의 취출 효율을 향상시킬 수 있고, (2) 방열성이 우수하며, 복잡한 전극 구조를 마련할 필요가 없고, 큰 출력의 발광을 가능하게 하며, (3) 도전성이 우수하고, 과도 전압이나 정전 방전으로부터 발광 소자를 보호하기 위한 보호 회로를 마련할 필요가 없으며, 큰 면적 발광 및 정전 내압이 우수하고, (4) 발광층으로부터 기판에 걸쳐서 굴절율이 대로부터 소로의 큰 불연속성이 없기 때문에, 발광층으로부터 방출면에 이르는 사이에서 전반사가 쉽게 발생하지 않으며, 따라서 전반사에 기인하는 효율 저하나 측면부의 수지 열화가 없고, (5) 저전압에서 발광하기 때문에, 대용량의 전원을 필요로 하지 않아 특히 자동차용 조명 장치용에 적합하며, (6) 그 구조가 간단하기 때문에, 제조하기 쉬워 저가이고 유지 보수성도 우수하다. 이 때문에, 이후 자동차의 조명 장치를 포함해서 각종 조명 제품에 광범위하게 이용될 것이 기대된다.

Claims (13)

  1. 질화물 반도체 기판과, 상기 질화물 반도체 기판의 제1 주표면 측에 n형 질화물 반도체층과, 상기 질화물 반도체 기판으로부터 보아 상기 n형 질화물 반도체층보다 멀리 위치하는 p형 질화물 반도체층과, 상기 n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층을 포함한 발광 장치로서,
    상기 p형 질화물 반도체층 측을 다운 실장하고, 상기 질화물 반도체 기판의 상기 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 광을 방출하며,
    상기 질화물 반도체 기판의 상기 제2 주표면에는 홈이 형성되고,
    상기 홈의 내주면은 이 내주면을 평활화하기 위한 표면 처리가 실시된 부분을 포함하는 것인, 발광 장치.
  2. 제1항에 있어서, 상기 홈의 깊이는 50 μm 이상 300 μm 이하이며,
    상기 질화물 반도체 기판의 두께 방향에서 상기 홈이 형성되어 있지 않은 부분의 두께는 100 μm 이상 600 μm 이하인 것인, 발광 장치.
  3. 제1항 또는 제2항에 있어서, 상기 홈은 다이싱 블레이드를 이용한 다이싱에 의해 형성되고,
    상기 표면 처리가 실시된 부분은 상기 홈의 내주면의 표면층을 제거함으로써 얻어진 부분이며,
    상기 제거된 표면층의 두께는 상기 다이싱 블레이드에 포함되는 지립의 평균 직경보다 큰 것인, 발광 장치.
  4. 질화물 반도체 기판과, 상기 질화물 반도체 기판의 제1 주표면 측에 n형 질화물 반도체층과, 상기 질화물 반도체 기판으로부터 보아 상기 n형 질화물 반도체층보다 멀리 위치하는 p형 질화물 반도체층과, 상기 n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층을 구비한 발광 장치로서,
    상기 p형 질화물 반도체층 측을 다운 실장하고, 상기 질화물 반도체 기판의 상기 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 광을 방출하며,
    상기 질화물 반도체 기판의 측면은 상기 제2 주표면에 대하여 경사진 경사면을 포함하고,
    상기 경사면은 이 경사면을 평활화하기 위한 표면 처리가 실시된 부분을 포함하는 것인, 발광 장치.
  5. 제1항 또는 제4항에 있어서, 상기 표면 처리가 실시된 부분은 상기 표면 처리로서 반응성 이온 에칭을 이용함으로써 평활화된 부분인 것인, 발광 장치.
  6. 제1항 또는 제4항에 있어서, 상기 질화물 반도체 기판은 GaN 기판이고,
    상기 GaN 기판은 산소 도핑에 의해 n형화되어 있으며, 산소 농도가 산소 원자 1E 17개/㎤ 이상 2E 19개/㎤ 이하의 범위에 있는 것인, 발광 장치.
  7. 제1항 또는 제4항에 있어서, 상기 표면 처리가 실시된 부분의 표면 조도는 Ra로서 10 nm 이하인 것인, 발광 장치.
  8. 제1항 또는 제4항에 있어서, 상기 질화물 반도체 기판에서 상기 제1 주표면으로부터 상기 표면 처리가 실시된 부분을 통해 투과하는 광 중, 파장 420 nm 이상 480 nm 이하의 광에 관한 투과율이 50% 이상인 것인, 발광 장치.
  9. 질화물 반도체 기판을 구비하는 발광 장치의 제조 방법으로서,
    상기 질화물 반도체 기판에서 발광층이 형성되는 측인 제1 주표면과 반대측의 제2 주표면에 다이싱을 실시함으로써 홈을 형성하는 홈 형성 공정과,
    상기 홈의 내주면을 평활화하는 표면 처리 공정을 구비하는 발광 장치의 제조 방법.
  10. 제9항에 있어서, 상기 표면 처리 공정에서는 반응성 이온 에칭을 행함으로써 상기 홈의 내주면의 표면층을 제거하는 것인, 발광 장치의 제조 방법.
  11. 제10항에 있어서, 상기 표면 처리 공정에서는 상기 홈의 내주면에서 상기 반응성 이온 에칭에 의해 제거되는 표면층의 두께는 상기 홈 형성 공정에서 이용되는 다이싱 블레이드에 포함되는 지립의 평균 직경보다 큰 것인, 발광 장치의 제조 방 법.
  12. 제10항 또는 제11항에 있어서, 상기 표면 처리 공정에서는 상기 반응성 이온 에칭에서 이용되는 반응 가스가 염소 가스를 포함하는 것인, 발광 장치의 제조 방법.
  13. 하나의 주표면에 홈이 형성되고,
    상기 홈의 내주면은 상기 내주면을 평활화하기 위한 표면 처리가 실시된 부분을 포함하는 것인, 질화물 반도체 기판.
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