KR20140019383A - 질화물계 발광 다이오드 소자와 그 제조 방법 - Google Patents

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KR20140019383A
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유키 하루타
다다히로 가츠모토
겐지 시모야마
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미쓰비시 가가꾸 가부시키가이샤
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Abstract

광 취출 효율 및 축상 광도의 양방 또는 적어도 일방이 개선된 질화물계 LED 등을 제공하는 것을 과제로 한다. 본 발명의 일 형태의 질화물계 LED 는, 질화물 반도체 기판의 앞면 상에 질화물 반도체로 이루어지는 발광 구조를 갖고, 그 기판의 이면에는 조화 영역이 형성되어 있으며, 그 조화 영역은 복수의 돌기를 가지고 있고, 그 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 그 수평 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하고 있으며, 또한, 그 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고, 그 발광 구조에서 발생하는 광이 그 조화 영역을 통하여 외부로 출사되는 것을 특징으로 한다.

Description

질화물계 발광 다이오드 소자와 그 제조 방법{NITRIDE LIGHT-EMITTING DIODE ELEMENT AND METHOD FOR PRODUCING SAME}
본 발명은, 화학식 AlaInbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a＋b≤1) 로 나타내는 질화물 반도체로 형성된 발광 구조를 갖는 질화물계 발광 다이오드 소자 (이하, 질화물계 LED 라고도 한다) 에 관한 것이다. 질화물 반도체는, III 족 질화물계 반도체 혹은 질화물계 III-V 족 화합물 반도체 등으로 불리는 경우도 있다. 또한, 질화물 반도체는 (Al, Ga, In) N 으로 나타내는 경우가 있다.
GaN, GaInN, AlGaN, AlGaInN 과 같은 질화물 반도체를 사용한 반도체 소자가 실용화되어 있다. 대표적인 소자는, 질화물 반도체로 더블 헤테로 pn 접합형의 발광 구조를 구성한, 발광 다이오드나 레이저 다이오드 등의 발광 소자이다. 특히, c 면 사파이어 기판 상에 헤테로 에피택셜 성장된 발광 구조를 갖는 질화물계 LED 는, 백라이트나 조명을 위한 광원으로서 대량으로 생산되고 있다.
발광 소자에 사용되는 질화물 반도체의 결정은, 육방정의 우르츠광형 구조를 가지고 있다. 상기 서술한, c 면 사파이어 기판을 사용한 질화물계 LED 는, 발광 구조를 구성하는 n 형층, 활성층 및 p 형층이 c 축 방향으로 적층된 발광 구조를 가지고 있기 때문에, 발광 효율을 저하시키는 피에조 전계가 활성층 내부에 형성되는 것으로 알려져 있다. 이 문제를 해결하기 위해서 제안되어 있는 것이, 무극성 또는 반극성의 GaN 기판 상에 발광 구조를 호모 에피택셜 성장시킴으로써 얻어지는, 무극성 또는 반극성의 질화물계 LED 이다 (비특허문헌 1, 비특허문헌 2, 비특허문헌 3, 비특허문헌 4).
여기서, 무극성의 GaN 기판이란, c 면으로부터 90 도 경사진 면 (m 면, a 면 등. 무극성면이라고 불린다) 을 주면으로 하는 GaN 기판이다. 또한, 반극성의 GaN 기판이란, c 면으로부터의 경사가 무극성면보다 작거나 또는 큰 면 (반극성면이라고 불린다) 을 주면으로 하는 GaN 기판이다. 단, 주면인 c 면으로부터의 경사가 약간 있는 GaN 기판은, 통상적으로, 오프각이 부여된 c 면 기판으로서 취급된다. 질화물 반도체 기판에 부여되는 오프각은, 통상적으로는 10 도 이내이다.
c 면 GaN 기판의 Ga 극성면 (c＋ 면) 상에 발광 구조를 갖는 질화물계 LED 에 있어서, 광 취출면으로서 이용하는 기판의 이면 (N 극성면 ; c- 면) 을 광 전기 화학 (PEC) 에칭과 같은 웨트 에칭 가공으로 거칠게 하여, 광 취출 효율을 개선하는 시도가 이루어지고 있다. 한편, 무극성 또는 반극성의 GaN 기판을 사용한 질화물계 LED 에 있어서는, 웨트 에칭 가공에 의해 기판의 이면을 거칠게 할 수 없다는 문제가 지적되어 있다 (비특허문헌 5). 그래서, 이러한 질화물계 LED 에 대해서는, 기판의 이면을 거칠게 가공하기 위한 수단으로서 드라이 에칭을 사용한 방법이 검토되고 있다 (특허문헌 1, 비특허문헌 5, 비특허문헌 6).
WO 2009/070809호 공보
A. Chakraborty, B. A. Haskell, S. Keller, J. S. Speck, S. P. DenBaars, S. Nakamura and U. K. Mishra : Japanese Journal of Applied Physics 44 (2005) L173 K. Okamoto, H. Ohta, D. Nakagawa, M. Sonobe, J. Ichihara and H. Takasu : Japanese Journal of Applied Physics 45 (2006) L1197 R. B. Chung, Y-D. Lin, I. Koslow, N. Pfaff, H. Ohta, J. Ha, S. P. DenBaars and S. Nakamura : Japanese Journal of Applied Physics 49 (2010) 070203 I. L. Koslow, J. Sonoda, R. B. Chung, C-C. ㎩n, S. Brinkley, H. Ohta, S. Nakamura and S. P. DenBaars : Japanese Journal of Applied Physics 49 (2010) 080203 H. Zhong, A. Tyagi, N. Pfaff, M. Saito, K. Fujito, J. S. Speck, S. P. DenBaars and S. Nakamura : Japanese Journal of Applied Physics 48 (2009) 030201 Y. Zhao, J. Sonoda, C-C. ㎩n, S. Brinkley, I. Koslow, K. Fujito, H. Ohta, S. P. DenBaars and S. Nakamura : Applied Physics Express 3 (2010) 102101
본 발명의 하나의 측면에 있어서의 목적은, 광 취출 효율 및 축상 광도의 양방 또는 적어도 일방이 개선된 질화물계 LED 와 그 제조 방법을 제공하는 것에 있다.
본 발명의 다른 측면에 있어서의 목적은, 반극성의 질화물 반도체 기판 또는 반극성의 질화물 반도체층 상에 형성된 발광 구조를 갖고, 광 취출 효율 및 축상 광도의 양방 또는 적어도 일방이 개선된 질화물계 LED 와 그 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 측면에 있어서의 목적은, 질화물 반도체 기판의 앞면 상에 발광 구조를 갖고, 그 기판의 이면에 조화 (粗化) 영역이 형성된 질화물계 LED 를 사용한 발광 장치의 개량을 제공하는 것으로, 보다 구체적으로 말하면, 그 조화 영역에 포함되는 조화면의 변형이나 파괴에서 기인하는 발광 특성의 변동이 방지된 발광 장치를 제공하는 것이다.
또한, 본 발명의 목적은 상기에 한정하여 해석되어서는 안 된다.
본 발명의 제 1 측면에 의하면, 이하에 기재하는 질화물계 LED 및 질화물계 LED 의 제조 방법이 제공된다.
(A1) 질화물 반도체 기판의 앞면 상에 질화물 반도체로 이루어지는 발광 구조를 갖는 질화물계 LED 로서,
그 기판의 이면에는 조화 영역이 형성되어 있으며,
그 조화 영역은 각각이 원추 또는 원추대인 복수의 돌기를 가지고 있고,
그 조화 영역을 평면에서 봤을 때의 그 복수의 돌기 각각의 외주 형상은 다각형이고,
그 발광 구조에서 발생하는 광이 그 조화 영역을 통하여 외부로 출사되는,
것을 특징으로 하는 질화물계 LED.
(A2) 질화물 반도체 기판과, 그 기판 상에 적층된 다층막 구조의 질화물 반도체로 이루어지는 발광부를 포함하는 질화물 반도체 적층체를 갖는 질화물계 LED 로서,
그 적층체의 그 기판측의 면에는 조화 영역이 형성되어 있으며,
그 조화 영역은 각각이 원추 또는 원추대인 복수의 돌기를 가지고 있고,
그 조화 영역을 평면에서 봤을 때의 그 복수의 돌기 각각의 외주 형상은 다각형이고,
그 발광부에서 발생하는 광이 그 조화 영역을 통하여 외부로 출사되는,
것을 특징으로 하는 질화물계 LED.
(A3) n 형 질화물 반도체층, 활성층 및 p 형 질화물 반도체층을 포함하는 복수의 질화물 반도체층이 제 1 질화물 반도체층의 일방의 면 상에 적층되어 있고,
그 제 1 질화물 반도체층의 타방의 면에는 조화 영역이 형성되어 있으며,
그 조화 영역은 각각이 원추 또는 원추대인 복수의 돌기를 가지고 있고,
그 조화 영역을 평면에서 봤을 때의 그 복수의 돌기 각각의 외주 형상은 다각형이고,
그 활성층에서 발생하는 광이 그 조화 영역을 통하여 외부로 출사되는 질화물계 LED.
(A4) 상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 육각형인, 상기 (A1) ∼ (A3) 의 어느 것의 질화물계 LED.
(A5) 상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 정육각형인, 상기 (A4) 의 질화물계 LED.
(A6) 상기 복수의 돌기 각각이 삼각 격자의 격자 위치에 배치되어 있고, 또한, 상기 복수의 돌기 각각의 높이는 그 삼각 격자의 피치의 0.4 ∼ 1.5 배인, 상기 (A5) 의 질화물계 LED.
(A7) 상기 복수의 돌기 각각의 높이가 1 ∼ 8 ㎛ 인, 상기 (A1) ∼ (A6) 의 어느 것의 질화물계 LED.
(A8) 질화물 반도체로 이루어지는 발광 구조가 앞면 상에 형성된 질화물 반도체 기판의 이면에, 조화 영역을 형성하는 제 1 단계를 갖고,
그 조화 영역은 각각이 원추 또는 원추대인 복수의 돌기를 가지고 있고, 또한, 그 조화 영역을 평면에서 봤을 때의 그 복수의 돌기 각각의 외주 형상이 다각형이며,
그 제 1 단계에서는 그 기판을 드라이 에칭법으로 가공함으로써 그 조화 영역을 형성하는,
질화물계 LED 의 제조 방법.
(A9) 질화물 반도체 기판과, 그 기판 상에 적층된 다층막 구조의 질화물 반도체로 이루어지는 발광부를 포함하는 질화물 반도체 적층체를 준비하는 제 1 단계와,
그 적층체의 그 기판측의 면에 조화 영역을 형성하는 제 2 단계를 갖고,
그 조화 영역은 각각이 원추 또는 원추대인 복수의 돌기를 가지고 있고, 또한, 그 조화 영역을 평면에서 봤을 때의 그 복수의 돌기 각각의 외주 형상이 다각형이고,
그 제 2 단계에서는 그 적층체를 드라이 에칭법으로 가공함으로써 그 조화 영역을 형성하는,
질화물계 LED 의 제조 방법.
(A10) n 형 질화물 반도체층, 활성층 및 p 형 질화물 반도체층을 포함하는 복수의 질화물 반도체층이 제 1 질화물 반도체층의 일방의 면 상에 적층된 다층 구조를 준비하는 제 1 단계와,
그 제 1 질화물 반도체층의 타방의 면에 조화 영역을 형성하는 제 2 단계를 갖고,
그 조화 영역은 각각이 원추 또는 원추대인 복수의 돌기를 가지고 있고, 또한, 그 조화 영역을 평면에서 봤을 때의 그 복수의 돌기 각각의 외주 형상이 다각형이며,
그 제 2 단계에서는 그 제 1 질화물 반도체층을 드라이 에칭법으로 가공함으로써 그 조화 영역을 형성하는,
질화물계 LED 의 제조 방법.
(A11) 상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 육각형인, 상기 (A8) ∼ (A10) 의 어느 것의 제조 방법.
(A12) 상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 정육각형인, 상기 (A11) 의 제조 방법.
(A13) 상기 복수의 돌기 각각이 삼각 격자의 격자 위치에 배치되어 있고, 또한, 상기 복수의 돌기 각각의 높이는 그 삼각 격자의 피치의 0.4 ∼ 1.5 배인, 상기 (A12) 의 제조 방법.
(A14) 상기 복수의 돌기 각각의 높이가 1 ∼ 8 ㎛ 인, 상기 (A8) ∼ (A13) 의 어느 것의 제조 방법.
본 발명의 제 2 측면에 의하면, 이하에 기재하는 질화물계 LED 및 질화물계 LED 의 제조 방법이 제공된다.
(B1) 질화물 반도체 기판의 앞면 상에 질화물 반도체로 이루어지는 발광 구조를 갖는 질화물계 LED 로서,
그 기판의 이면에는 조화 영역이 형성되어 있으며,
그 조화 영역은 복수의 돌기를 가지고 있고,
그 복수의 돌기 각각은 정점 (頂点) 또는 정면 (頂面) 을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 그 수평 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
또한, 그 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
그 발광 구조에서 발생하는 광이 그 조화 영역을 통하여 외부로 출사되는,
것을 특징으로 하는 질화물계 LED.
(B2) 질화물 반도체 기판과, 그 기판 상에 적층된 다층막 구조의 질화물 반도체로 이루어지는 발광부를 포함하는 질화물 반도체 적층체를 갖는 질화물계 LED 로서,
그 적층체의 그 기판측의 면에는 조화 영역이 형성되어 있으며,
그 조화 영역은 복수의 돌기를 가지고 있고,
그 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 그 수평 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
또한, 그 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
그 발광부에서 발생하는 광이 그 조화 영역을 통하여 외부로 출사되는,
것을 특징으로 하는 질화물계 LED.
(B3) n 형 질화물 반도체층, 활성층 및 p 형 질화물 반도체층을 포함하는 복수의 질화물 반도체층이 제 1 질화물 반도체층의 일방의 면 상에 적층되어 있고,
그 제 1 질화물 반도체층의 타방의 면에는 조화 영역이 형성되어 있으며,
그 조화 영역은 복수의 돌기를 가지고 있고,
그 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 그 수평 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
또한, 그 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
그 활성층에서 발생하는 광이 그 조화 영역을 통하여 외부로 출사되는,
것을 특징으로 하는 질화물계 LED.
(B4) 상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 육각형인, 상기 (B1) ∼ (B3) 의 어느 것의 질화물계 LED.
(B5) 상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 정육각형인, 상기 (B4) 의 질화물계 LED.
(B6) 상기 복수의 돌기 각각이 삼각 격자의 격자 위치에 배치되어 있고, 또한, 상기 복수의 돌기 각각의 높이는 그 삼각 격자의 피치의 0.4 ∼ 1.5 배인, 상기 (B1) ∼ (B5) 의 어느 것의 질화물계 LED.
(B7) 상기 복수의 돌기 각각의 높이가 1 ∼ 8 ㎛ 인, 상기 (B1) ∼ (B6) 의 어느 것의 질화물계 LED.
(B8) 질화물 반도체로 이루어지는 발광 구조가 앞면 상에 형성된 질화물 반도체 기판의 이면에, 조화 영역을 형성하는 제 1 단계를 갖고,
그 조화 영역은 복수의 돌기를 가지고 있고,
그 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 그 수평 단면의 수평 단면적이 그 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
또한, 그 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
그 제 1 단계에서는 그 기판을 드라이 에칭법으로 가공함으로써 그 조화 영역을 형성하는,
질화물계 LED 의 제조 방법.
(B9) 질화물 반도체 기판과, 그 기판 상에 적층된 다층막 구조의 질화물 반도체로 이루어지는 발광부를 포함하는 질화물 반도체 적층체를 준비하는 제 1 단계와,
그 적층체의 그 기판측의 면에 조화 영역을 형성하는 제 2 단계를 갖고,
그 조화 영역은 복수의 돌기를 가지고 있고,
그 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 그 수평 단면의 수평 단면적이 그 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
또한, 그 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
그 제 2 단계에서는, 그 질화물 반도체 적층체를 드라이 에칭법으로 가공함으로써 그 조화 영역을 형성하는,
질화물계 LED 의 제조 방법.
(B10) n 형 질화물 반도체층, 활성층 및 p 형 질화물 반도체층을 포함하는 복수의 질화물 반도체층이 제 1 질화물 반도체층의 일방의 면 상에 적층된 다층 구조를 준비하는 제 1 단계와,
그 제 1 질화물 반도체층의 타방의 면에 조화 영역을 형성하는 제 2 단계를 갖고,
그 조화 영역은 복수의 돌기를 가지고 있고,
그 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 그 수평 단면의 수평 단면적이 그 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
또한, 그 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
그 제 2 단계에서는, 그 제 1 질화물 반도체층을 드라이 에칭법으로 가공함으로써 그 조화 영역을 형성하는,
질화물계 LED 의 제조 방법.
(B11) 상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 육각형인, 상기 (B8) ∼ (B10) 의 어느 것의 제조 방법.
(B12) 상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 정육각형인, 상기 (B11) 의 제조 방법.
(B13) 상기 복수의 돌기 각각이 삼각 격자의 격자 위치에 배치되어 있고, 또한, 상기 복수의 돌기 각각의 높이는 그 삼각 격자의 피치의 0.4 ∼ 1.5 배인, 상기 (B8) ∼ (B12) 의 어느 것의 제조 방법.
(B14) 상기 복수의 돌기 각각의 높이가 1 ∼ 8 ㎛ 인, 상기 (B8) ∼ (B13) 의 어느 것의 제조 방법.
본 발명의 제 3 측면에 의하면, 이하에 기재하는 질화물계 LED 및 질화물계 LED 의 제조 방법이 제공된다.
(C1) 반극성의 질화물 반도체 기판의 Ga 리치면 상에 질화물 반도체로 이루어지는 발광 구조를 갖고,
그 기판의 N 리치면에는, 정점 또는 정면을 가짐과 함께 그 높이 방향에 직교하는 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하는 돌기가, 그 기판을 드라이 에칭법에 의해 가공함으로써 형성되어 있는, 질화물계 LED.
(C2) 반극성의 질화물 반도체 기판과, 그 기판의 Ga 리치면 상에 적층된 다층막 구조의 질화물 반도체로 이루어지는 발광부를 포함하는 질화물 반도체 적층체를 갖는 질화물계 LED 로서,
그 질화물 반도체 적층체의 그 질화물 반도체 기판측의 면에는, 정점 또는 정면을 가짐과 함께 그 높이 방향에 직교하는 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하는 돌기가, 그 적층체를 드라이 에칭법에 의해 가공함으로써 형성되어 있는, 질화물계 LED.
(C3) n 형 질화물 반도체층, 활성층 및 p 형 질화물 반도체층을 포함하는 복수의 질화물 반도체층이, Ga 리치면과 N 리치면을 갖는 제 1 질화물 반도체층의 그 Ga 리치면 상에 적층되어 있고,
그 제 1 질화물 반도체층의 그 N 리치면에는, 정점 또는 정면을 가짐과 함께 그 높이 방향에 직교하는 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하는 돌기가, 그 제 1 질화물 반도체층을 드라이 에칭법에 의해 가공함으로써 형성되어 있는, 질화물계 LED.
(C4) 상기 돌기의 높이가 1 ∼ 8 ㎛ 인, 상기 (C1) ∼ (C3) 의 어느 것의 질화물계 LED.
(C5) 복수의 상기 돌기 각각이 삼각 격자의 격자 위치에 배치되어 있고, 또한, 상기 돌기 각각의 높이가 그 삼각 격자의 피치의 0.4 ∼ 1.5 배인, 상기 (C1) ∼ (C4) 의 어느 것의 질화물계 LED.
(C6) 복수의 상기 돌기가, 어느 1 개에 대해서도 다른 적어도 4 개가 접촉하도록 배치되어 있는, 상기 (C1) ∼ (C5) 의 어느 것의 질화물계 LED.
(C7) 반극성의 질화물 반도체 기판의 N 리치면에, 정점 또는 정면을 가짐과 함께 그 높이 방향에 직교하는 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하는 돌기를, 그 기판을 드라이 에칭법에 의해 가공함으로써 형성하는 단계를 갖는, 질화물계 LED 의 제조 방법.
(C8) 반극성의 질화물 반도체 기판과, 그 기판의 Ga 리치면 상에 적층된 다층막 구조의 질화물 반도체로 이루어지는 발광부를 포함하는 질화물 반도체 적층체의 그 질화물 반도체 기판측의 면에, 정점 또는 정면을 가짐과 함께 그 높이 방향에 직교하는 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하는 돌기를, 그 적층체를 드라이 에칭법에 의해 가공함으로써 형성하는 단계를 갖는, 질화물계 LED 의 제조 방법.
(C9) n 형 질화물 반도체층, 활성층 및 p 형 질화물 반도체층을 포함하는 복수의 질화물 반도체층이, Ga 리치면과 N 리치면을 갖는 제 1 질화물 반도체층의 그 Ga 리치면 상에 적층된 적층 구조를 준비하는 단계와,
그 제 1 질화물 반도체층의 그 N 리치면에, 정점 또는 정면을 가짐과 함께 그 높이 방향에 직교하는 단면의 면적이 그 정점 또는 정면에 가까워짐에 따라 감소하는 돌기를, 그 제 1 질화물 반도체층을 드라이 에칭법에 의해 가공함으로써 형성하는 단계를 갖는, 질화물계 LED 의 제조 방법.
(C10) 상기 돌기의 높이가 1 ∼ 8 ㎛ 인, 상기 (C7) ∼ (C9) 의 어느 것의 제조 방법.
(C11) 복수의 상기 돌기를, 각각이 삼각 격자의 격자 위치에 배치되도록, 또한, 각각의 높이가 그 삼각 격자의 피치의 0.4 ∼ 1.5 배가 되도록 형성하는, 상기 (C7) ∼ (C10) 의 어느 것의 제조 방법.
(C12) 복수의 상기 돌기를, 어느 1 개에 대해서도 다른 적어도 4 개가 접촉하도록 형성하는, 상기 (C7) ∼ (C11) 의 어느 것의 제조 방법.
본 발명의 제 4 측면에 의하면, 이하에 기재하는 발광 장치가 제공된다.
(D1) 질화물 반도체 기판의 앞면 상에 질화물 반도체로 이루어지는 발광 구조를 갖는 질화물계 LED 가, 지지 부재에 고정된 발광 장치로서,
그 기판의 이면에는 조화 영역과 평탄 영역이 형성되어 있으며,
그 조화 영역은 그 발광 구조에서 발생하는 광을 확산시키고,
그 평탄 영역은 접합 재료를 개재하여 그 지지 부재와 면 접촉하고 있는,
발광 장치.
(D2) 상기 기판의 이면에는 복수의 상기 평탄 영역이 형성되어 있으며, 그 복수의 상기 평탄 영역의 적어도 1 개는 상기 조화 영역에 주위가 둘러싸여 있는, 상기 (D1) 의 발광 장치.
(D3) 상기 지지 부재는, 상기 질화물계 LED 가 고정되는 부분에 반사면을 갖는, 상기 (D1) 또는 (D2) 의 발광 장치.
(D4) 상기 반사면은, 백색 세라믹, 백색 수지, 은 또는 알루미늄을 포함하는 반사 재료로 형성되어 있는, 상기 (D3) 의 발광 장치.
(D5) 도전성을 갖는 질화물 반도체 기판의 앞면 상에 질화물 반도체로 이루어지는 발광 구조를 갖는 질화물계 LED 가, 지지 부재에 고정된 발광 장치로서,
그 기판의 이면에는 조화 영역과 평탄 영역이 형성되고, 그 평탄 영역 상에는 상기 발광 구조와 상기 기판을 개재하여 전기적으로 접속된 전극 패드가 형성되고, 그 조화 영역은 그 발광 구조에서 발생하는 광을 확산시키고,
그 지지 부재는 표면에 전극층을 가지고 있고, 그 전극 패드는 도전성의 접합 재료를 개재하여 그 전극층과 면 접촉하고 있는,
발광 장치.
(D6) 상기 기판의 이면에는 복수의 상기 평탄 영역이 형성되어 있으며, 그 복수의 상기 평탄 영역의 적어도 1 개는 상기 조화 영역에 주위가 둘러싸여 있는, 상기 (D5) 의 발광 장치.
(D7) 상기 질화물계 LED 와 상기 지지 부재의 간극에, 언더 필이 충전되어 있는, 상기 (D1) ∼ (D5) 의 어느 것의 발광 장치.
(D8) 상기 조화 영역에는 복수의 돌기가 형성되어 있고, 그 복수의 돌기 각각의 높이는 2 ㎛ 이하인, 상기 (D1) ∼ (D7) 의 어느 것의 발광 장치.
본 발명의 하나의 실시형태에 의하면, 광 취출 효율 및 축상 광도의 양방 또는 적어도 일방이 개선된 질화물계 LED 와 그 제조 방법이 제공된다.
또한, 본 발명의 다른 실시형태에 의하면, 반극성의 질화물 반도체 기판 또는 반극성의 질화물 반도체층 상에 형성된 발광 구조를 갖고, 광 취출 효율 및 축상 광도의 양방 또는 적어도 일방이 개선된 질화물계 LED 와 그 제조 방법이 제공된다.
또한, 본 발명의 다른 실시형태에 의하면, 질화물 반도체 기판의 앞면 상에 발광 구조를 갖고, 그 기판의 이면에 조화 영역이 형성된 질화물계 LED 를 사용한 발광 장치로서, 그 조화 영역에 포함되는 조화면의 변형이나 파괴에서 기인하는 발광 특성의 변동이 방지된 발광 장치가 제공된다.
그 밖에, 본 발명에 의하면, 실시형태에 따라, 본 명세서에 기재된 효과가 발휘된다.
도 1 은 본 발명의 실시형태에 관련된 질화물계 LED 의 구조를 나타내는 단면도이다.
도 2 는 본 발명의 실시형태에 관련된 질화물계 LED 의 구조를 나타내는 단면도이다.
도 3 은 GaN 기판의 이면에 있어서, 조화 영역과 평탄 영역이 이루는 패턴을 나타내는 평면도이다.
도 4 는 본 발명의 실시형태에 관련된 발광 장치의 구조를 나타내는 단면도이다.
도 5 는 GaN 기판의 이면에 있어서, 조화 영역과 평탄 영역이 이루는 패턴을 나타내는 평면도이다.
도 6 은 본 발명의 실시형태에 관련된 질화물계 LED 의 구조를 나타내는 단면도이다.
도 7 은 본 발명의 실시형태에 관련된 발광 장치의 구조를 나타내는 단면도이다.
도 8 은 GaN 기판을 RIE 가공에 의해 조화할 때에 사용할 수 있는 마스크 패턴을 나타낸다.
도 9 는 마스크 패턴의 방향을 설명하기 위한 도면이다.
도 10 은 RIE 가공된 m 면 GaN 기판의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다.
도 11 은 RIE 가공된 m 면 GaN 기판의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다.
도 12 는 RIE 가공된 m 면 GaN 기판의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다.
도 13 은 RIE 가공된 c 면 GaN 기판의 c- 면의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다.
도 14 는 RIE 가공된 c 면 GaN 기판의 c- 면의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다.
도 15 는 RIE 가공된 c 면 GaN 기판의 c＋ 면의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다.
도 16 은 RIE 가공된 반극성 (20-21) GaN 기판의 N 리치면의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 비스듬히 본 이미지이다.
도 17 은 RIE 가공된 반극성 (20-21) GaN 기판의 Ga 리치면의 SEM 이미지 (비스듬히 본 이미지) 이다.
도 18 은 RIE 가공된 반극성 (10-1-1) GaN 기판의 Ga 리치면의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 비스듬히 본 이미지이다.
도 19 는 시뮬레이션으로 가정한 조화면 (A) 를 나타내는 사시도이다.
도 20 은 시뮬레이션으로 가정한 조화면 (B) 를 나타내는 사시도이다.
도 21 은 RIE 가공된 m 면 GaN 기판의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다.
도 22 는 RIE 가공된 m 면 GaN 기판의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다.
도 23 은 RIE 가공된 반극성 (20-21) GaN 기판의 N 리치면의 SEM 이미지 (평면에서 본 이미지) 이다.
도 24 는 본 발명의 실시형태에 관련된 질화물계 LED 가 지지 부재 상에 플립 칩 실장된 발광 장치의 구조를 나타내는 단면도이다.
도 25 는 LED 의 축상 광도를 높게 하는 것이, 당해 LED 를 사용한 발광 장치의 출력 개선에 있어서 바람직한 것임을 설명하기 위한 도면 (단면도) 이다.
도 26 은 LED 의 축상 광도를 높게 하는 것이, 당해 LED 를 사용한 발광 장치의 출력 개선에 있어서 바람직한 것임을 설명하기 위한 도면 (단면도) 이다.
도 27 은 RIE 가공된 반극성 (10-1-1) GaN 기판의 N 리치면의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 비스듬히 본 이미지이다.
도 28 은 본 발명의 실시형태에 관련된 질화물계 LED 의 구조를 나타내는 단면도이다.
도 29 는 본 발명의 실시형태에 관련된 질화물계 LED 의 구조를 나타내는 단면도이다.
도 30 은 본 발명의 실시형태에 관련된 질화물계 LED 가 지지 부재 상에 플립 칩 실장된 발광 장치의 구조를 나타내는 단면도이다.
도 31 은 GaN 기판을 RIE 가공에 의해 조화할 때에 사용할 수 있는 마스크 패턴을 나타낸다.
도 32 는 RIE 가공된 반극성 (20-21) GaN 기판의 Ga 리치면의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 비스듬히 본 이미지이다.
본 명세서에 있어서는, 오프각을 갖지 않는 c 면 기판 (저스트 기판) 및 오프각이 부여된 c 면 기판을 총칭하여 「c 면 기판」 이라고 부르고 있다. m 면 기판, c 면 질화물 반도체 기판, m 면 질화물 반도체 기판 등이라고 하는 경우도 동일하다. 본 명세서에서 말하는 「Ga 리치면」, 「N 리치면」 에 대해서는, Samantha C. Cruz et al., Journal of Crystal Growth 311 (2009) 3817-3823 을 참조하기 바란다.
본 명세서에 있어서, 질화물 반도체 기판의 「앞면」 과「이면」, 그리고, 질화물 반도체 기판 상에 발광 구조를 갖는 질화물계 LED 의 「앞측」 과 「뒤측」 은, 다음과 같이 정하였다. 즉, 질화물계 LED 에 포함되는 질화물 반도체 기판이 갖는 2 개의 주면 중, 발광 구조를 구성하는 에피택셜막이 형성되어 있는 측의 주면을 「앞면」 이라고 부르기로 하고, 그 반대측의 주면을 「이면」 이라고 부르기로 하였다. 또한, 질화물계 LED 를 「앞측」 에서 보았을 때에는, 발광 구조를 구성하는 에피택셜막이 기판보다 앞이 되고, 질화물계 LED 를 「뒤측」 에서 보았을 때에는, 그 에피택셜막보다 기판이 앞이 되는 것으로서, 질화물 반도체 기판 상에 발광 구조를 갖는 질화물계 LED 의 「앞측」 과 「뒤측」 을 정하였다.
한편, 발광 구조를 형성한 후에, 그 발광 구조를 포함하는 에피택셜막에 지지 기판을 접합함과 함께, 그 에피택셜막의 성장에 이용된 단결정 기판의 일부 또는 전부를 그 에피택셜막으로부터 잘라내는 방법으로 제조되는 질화물계 LED 에 관해서는, 특별히 「앞측」 과 「뒤측」 을 정하지 않기로 한다. 단, 그 제조 과정에서 사용되는 단결정 기판에 대해서는, 그 2 개의 주면 중, 그 에피택셜막의 성장에 사용되는 측의 주면을 「앞면」 이라고 하고, 그 반대측의 주면을 「이면」 이라고 하기로 한다.
(실시형태 1)
도 1 은, 실시형태 1 에 관련된 질화물계 LED (100) 의 구조를 나타내는 단면도이다.
질화물계 LED (100) 는, GaN 기판 (110) 의 앞면 (110a) 상에, 질화물 반도체로 이루어지는 다층 에피택셜막 (120) 을 가지고 있다. 다층 에피택셜막 (120) 은, n 형층 (121) 과 p 형층 (123) 이 활성층 (122) 을 사이에 두는 더블 헤테로 pn 접합형의 발광 구조를 포함하고 있다. GaN 기판 (110) 의 이면 (110b) 은, 전체가 RIE (반응성 이온 에칭) 에 의해 조면으로 가공되어 있다. GaN 기판 (110) 이 c 면 기판인 경우, 질화물 반도체의 에피택셜 성장이 가능한 것은 c＋ 면 상이기 때문에, 앞면이 c＋ 면, 이면이 c- 면이 된다. GaN 기판 (110) 이 반극성 기판인 경우에는, Ga 리치면 상 및 N 리치면 상의 어느 것에도 질화물 반도체의 에피택셜 성장이 가능하지만, 후술하는 이유로부터, 앞면이 Ga 리치면이 되도록 LED 를 구성한다.
p 형층 (123) 의 표면에는, ITO (인듐주석 산화물) 로 이루어지는 투광성 전극 (130) 이 형성되어 있다. 그 투광성 전극 (130) 상의 일부에, p 전극 패드 (140) 가 형성되어 있다. p 형층 (123) 및 활성층 (122) 이 일부 제거된 부위에 노출된 n 형층 (121) 의 표면에는, n 전극 패드 (150) 가 형성되어 있다. SiO2 로 이루어지는 패시베이션막 (160) 이 질화물계 LED (100) 의 앞측 표면 (단, 전극 패드의 표면을 제외한다) 을 덮고 있다. 여기서, 도핑에 의해 GaN 기판 (110) 에 충분한 n 형 도전성이 부여되어 있는 경우에는, n 전극 패드 (150) 를 n 형층 (121) 의 표면에 형성하는 대신에, GaN 기판의 이면 (110b) 상의 일부에 형성하는 것도 가능하다.
RIE 가공에 의해 조화된 GaN 기판의 이면 (110b) 에는, 다수의 돌기가 규칙적으로 배치되어 있다. 돌기가 규칙적으로 배치된 요철면은, 주기적 마스크 패턴을 사용한 RIE 가공에 의해 형성할 수 있다. 발광 구조에서 발생하는 광이, GaN 기판의 조화된 이면 (110b) 에서 확산되는 결과, LED (100) 내부에서의 다중 반사가 억제되고, 광 취출 효율이 개선된다. 또한, 조화된 GaN 기판의 이면 (110b) 은, 발광 구조측으로부터 입사하는 광에 대한 반사율이 낮아지는 것도, 광 취출 효율의 개선에 기여한다.
보다 높은 개선 효과를 얻기 위해서는, GaN 기판의 이면 (110b) 에 있어서의 돌기의 밀도를 높게 하는 것이 바람직하다. 따라서, 가장 바람직한 규칙적 배치의 하나는 삼각 격자 배치, 요컨대, 돌기를 삼각 격자의 격자 위치에 두는 배치이다.
돌기를 삼각 격자 배치한 조화면을 얻기 위해서는, 예를 들어, 도 8 에 나타내는 마스크 패턴을 이용하여 GaN 기판의 이면을 RIE 가공하면 된다. 이와 같은, 원형의 에칭 마스크가 삼각 격자의 격자 위치에 배치된 패턴은, 비교적 정밀도가 높은 것을 용이하게 제조할 수 있다는 이점이 있다. GaN 기판 (110) 이 c 면 기판인 경우, 이 마스크 패턴을 이용하여 이면 (c- 면) 을 RIE 가공함으로써, 도 13 이나 도 14 에 나타내는 바와 같은, 광 취출 효율의 개선 효과가 매우 높은 조화면을 형성할 수 있다. 이들 도면에 나타내는 조화면에서는, 각각이 원추 형상 또는 원추대 형상을 나타내는 복수의 돌기가, 간격 없이 형성되어 있는 점에서, 도 13(a) 나 도 14(a) 에 나타내는 바와 같이, 조화면을 평면에서 보면 각 돌기의 외주 형상은 정육각형이 되어 있다.
원추 형상 또는 원추대 형상을 나타내는 돌기 각각의 높이는, 활성층 (122) 에서 발생하는 광의 GaN 기판 (110) 의 내부에 있어서의 파장과 동등 이상이 되도록 한다. 또한, 이 높이는 삼각 격자의 피치의 0.4 ∼ 1.5 배가 되도록 하는 것이 바람직하다. GaN 계 LED 가 발할 수 있는 광의 파장은 자외선부터 녹색광까지로 범위가 넓지만, 돌기의 높이를 1 ㎛ ∼ 8 ㎛ 의 범위 내로 설정하면, 광 취출 효율 또는 축상 광도의 적어도 어느 것을 바람직하게 개선할 수 있다. 또한, 돌기의 높이란, 에칭에 의한 최심부를 기점으로 한 돌기의 높이를 말한다.
발광 장치를 구성하는 데에는, 전극이 표면에 형성된 지지 부재 (서브 마운트 등) 상에 질화물계 LED (100) 를 고정시킨다. 바람직하게는, 도 24 에 예시하는 바와 같이, 질화물계 LED 의 앞측이 지지 부재를 향하도록 고정시킨다. 이와 같은 실장 형식은, 이른바 플립 칩 실장이라고 불리는 것이다.
도 24 에 있어서, 지지 부재 (S3) 는, 세라믹제의 절연 기판 (S31) 과, 그 표면에 형성된 1 쌍의 상부 전극층 (S32a, S32b) 과, 그 하면에 형성된 1 쌍의 하부 전극층 (S33a, S33b) 을 가지고 있다. 상부 전극층 (S32a) 과 하부 전극층 (S33a) 은, 절연 기판에 형성된 비아에 충전된 접속 금속부 (S34a) 에 의해 전기적으로 접속되어 있다. 상부 전극층 (S32b) 과 하부 전극층 (S33b) 은, 절연 기판에 형성된 다른 하나의 비아에 충전된 접속 금속부 (S34b) 에 의해 전기적으로 접속되어 있다.
질화물계 LED (100) 의 p 전극 패드 (140) 및 n 측 전극 패드 (150) 는, 각각, 상부 전극층 (S32a, S32b) 과 도전성 접합 재료 (C) 를 이용하여 접합되어 있다. 도전성 접합 재료 (C) 로서 땜납 (예를 들어 AuSn 땜납), 금속 범프 (예를 들어 Au 범프), 도전 페이스트 (예를 들어 Ag 페이스트) 등이 사용 가능하다.
GaN 기판의 이면 (110b) 을 도 13 혹은 도 14 에 나타내는 조화면으로 함으로써, 플립 칩 실장한 질화물계 LED (100) 의 축상 광도는 현저하게 높은 것이 된다. LED 의 축상 광도를 높게 하는 것은, 당해 LED 를 사용한 발광 장치의 출력 개선에 있어서 바람직한 것이다.
이것을 도 25 를 이용하여 설명한다. LED 를 사용한 발광 장치에서는, 지향성을 높이기 위해서, LED 로부터 측방에 방출되는 광 (LS) 을 축상 방향을 향하여 반사시키는 리플렉터가 자주 사용되고 있지만, 축상 광도가 높은 LED 를 사용하면, 리플렉터의 도움을 받지 않고 LED 로부터 직접 축 상으로 방출되는 광 (LA) 이 많아진다. 따라서, 광 (Ls) 이 리플렉터에서 반사될 때에 발생하는 손실에서 기인하는 출력 저하가 작아진다. LED 의 축상 광도가 충분히 높은 경우에는, 리플렉터를 생략하는 것조차 가능해진다.
축상 광도가 높은 LED 는, 복수의 LED 를 일 평면 상에 배열하여 배치하는 타입의 발광 장치에 있어서도 유리하다. 이 타입의 발광 장치에서는, 도 26 에 나타내는 바와 같이, 1 개의 LED 로부터 측방에 방출되는 광 (LS) 이, 다른 LED 에 의한 흡수나 산란을 받기 때문에, 그에 따른 출력 저하가 발생한다. 그에 반하여, LED 로부터 직접 축 상으로 방출되는 광 (LA) 은 다른 LED 의 영향을 잘 받지 않는다. 따라서, 축상 광도가 높은 LED 를 사용함으로써, 이와 같은 다른 LED 에 의한 흡수나 산란에 의한 출력 저하가 저감된 발광 장치를 얻을 수 있다.
그런데, 동일한 마스크 패턴과 RIE 조건을 이용하여 가공한 경우에도, c 면 GaN 기판의 c＋ 면 (Ga 극성면) 과 c- 면 (N 극성면) 에서는 형상이 완전히 상이한 조화면이 형성된다. 도 14 에 나타내는 조화면을 형성했을 때와 동일한 에칭 마스크와 RIE 조건을 이용하여, GaN 기판의 c＋ 면을 가공하여 얻은 조화면 (돌기의 높이 약 6 ㎛) 의 SEM 이미지를 도 15 에 나타낸다. 도 15(a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다. c- 면을 RIE 가공했을 때에는, 측벽이 완만한 경사면이 된 원추 형상의 돌기가 형성된 것에 반하여, c＋ 면에서는, 가늘고 긴 주상 (柱狀) 의 돌기가 형성되어 있다. 후술하는 시뮬레이션 결과가 나타내는 바와 같이, 플립 칩 실장한 LED 의 축상 광도는, 기판의 이면에 형성된 조화 영역의 돌기가 이와 같은 주상일 때에는, 그 돌기가 원추일 때에 비하여 낮아진다.
본 발명자 등은, c 면 기판에서 관찰된 것과 유사한 현상을, 반극성의 GaN 기판에 있어서도 알아냈다. 즉, N 리치면을 RIE 가공하면, 측벽면에 완만한 경사면을 포함하는 돌기가 조밀하게 배치된 조화면이 얻어지는 데에 반하여, Ga 리치면을 RIE 가공한 경우에는, 가늘고 긴 주상의 돌기가 간격을 두어 배치된 조화면이 형성되는 경향이 있었다. 이하에, 이것을 나타내는 몇 가지 구체예를 든다.
도 16 에 나타내는 것은, 일방의 주면이 (20-21) 면, 타방의 주면이 (20-2-1) 면인 반극성 GaN 기판의, N 리치면인 (20-21) 면을, 도 8 에 나타내는 마스크 패턴을 이용하여 RIE 가공함으로써 얻은 조화면의 SEM 이미지이다. 사용한 에칭 가스는 염소이다. 에칭 마스크는 SiO2 로 형성되어 있고, 돌기의 높이는 약 6 ㎛ 이다. 평면에서 본 이미지인 도 16(a) 에 있어서는, 상하 방향이 GaN 의 a 축 방향이기 때문에, 돌기는, a 축에 직교하는 방향의 폭이, a 축 방향의 폭보다 넓어져 있다. 여기서 말하는 폭이란 전체 폭을 말하며, 이하에 있어서도, 돌기의 폭을 언급하는 경우에는 동일하다. 비스듬히 본 이미지인 도 16(b) 가 나타내는 바와 같이, 각 돌기는 완만한 경사면을 측벽의 일부에 가지고 있다.
도 16(a) 로부터 알 수 있는 바와 같이, 각 돌기는 주위의 4 개의 돌기, 즉, 도면 중에 있어서 우상, 우하, 좌상 및 좌하에 각각 위치하는 다른 돌기와 간격 없이 접하고 있다. 또한, 동일 도면 중에서 좌우 방향으로 이웃하는 돌기끼리의 사이, 및, 상하 방향으로 이웃하는 돌기끼리의 사이에는, 간격이 존재하고 있지만, 이들 간격은 큰 것은 아니다.
한편, 도 17 에 나타내는 것은, 동일한 반극성 GaN 기판의 Ga 리치면인 (20-2-1) 면을, 동일한 마스크 패턴 및 RIE 조건을 이용하여 가공함으로써 얻은 조화면 (돌기의 높이 약 6 ㎛) 의 SEM 이미지이다. 이 조화면에는, 가늘고 긴 주상의 돌기가 상호간에 큰 간격을 두고 배치되어 있는 것을 알 수 있다.
또한, 도 18 에 나타내는 것은, 일방의 주면이 (10-1-1) 면, 타방의 주면이 (10-11) 면인 반극성 GaN 기판의 Ga 리치면인 (10-1-1) 면을, 도 8 에 나타내는 마스크 패턴을 이용하여 RIE 가공함으로써 얻은 조화면의 SEM 이미지이다. 에칭 마스크는 SiO2 로 형성되어 있고, 돌기의 높이는 약 6 ㎛ 이다. 평면에서 본 이미지인 도 18(a) 에 있어서는 상하 방향이 GaN 의 a 축 방향이기 때문에, 돌기는, a 축 방향의 폭이, a 축에 직교하는 방향의 폭보다 넓어져 있다. 그 도 18(a) 및 비스듬히 본 이미지인 도 18(b) 가 각각 나타내는 바와 같이, 돌기는 가늘고 긴 주상이고, 상호간에 큰 간격을 두고 배치되어 있다.
한편, 도 27 에 나타내는 것은, 동일한 반극성 GaN 기판의 N 리치면인 (10-11) 면을, 동일한 마스크 패턴 및 RIE 조건을 이용하여 가공함으로써 얻은 조화면 (돌기의 높이 약 6 ㎛) 의 SEM 이미지이다. 평면에서 본 이미지인 도 27(a) 로부터 알 수 있는 바와 같이, 각 돌기는 주위의 4 개의 돌기, 즉, 도면 중에 있어서 우상, 우하, 좌상 및 좌하에 각각 위치하는 다른 돌기와 접하고 있다. 또한, 동일 도면 중에서 좌우 방향으로 이웃하는 돌기끼리의 사이, 및, 상하 방향으로 이웃하는 돌기끼리의 사이에는 간격이 존재하고 있지만, 이들 간격은 큰 것은 아니다. 비스듬히 본 이미지인 도 27(b) 가 나타내는 바와 같이, 각 돌기는 완만한 경사면을 측벽의 일부에 포함하고 있다.
이상의 관찰 결과와 후술하는 시뮬레이션 결과를 종합하면, 플립 칩 실장했을 때의 축상 광도가 높은 LED 를 반극성 GaN 기판을 이용하여 제작하는 데에는, 그 기판의 Ga 리치면 상에 발광 구조를 형성하고, N 리치면을 RIE 가공하여 조화면으로 하는 것이 바람직하다고 할 수 있다.
무극성 기판인 m 면 GaN 기판의 경우에는 Ga 리치면과 N 리치면의 구별이 없지만, RIE 가공에 대한 감수성에 관해서는, 극성 기판의 N 극성면이나 반극성 기판의 N 리치면과 유사한 성질을 가지고 있는 것으로 생각된다. 도 8 에 나타내는 마스크 패턴을 이용하여 RIE 가공하면, 극성 기판의 N 극성면이나 반극성 기판의 N 리치면과 동일하게, 측벽에 완만한 경사면을 포함하는 돌기가, 조밀하게 배치된 조화면이 형성되기 때문이다.
도 8 에 나타내는 마스크 패턴을 이용하여 m 면 GaN 기판을 RIE 가공하는 경우, 에칭 시간이 짧으면 돌기는 원주에 가까운 형상이 되고, 돌기 사이의 간격이 넓은 조화면이 형성된다. 에칭 시간을 길게 함으로써, 돌기의 형상이 대칭성이 낮은 것으로 변화함과 함께, 돌기 사이의 간격이 좁아진다. 돌기의 폭에 관해서는, GaN 기판의 c 축 방향의 폭이, a 축 방향의 폭보다 넓어진다.
도 8 에 나타내는 마스크 패턴을 사용한 RIE 가공에 의해 m 면 GaN 기판에 형성되는 돌기의 형상의 일례를, 도 10 및 도 12 에 나타낸다. 도 10 의 예 (돌기의 높이 1.5 ㎛) 에서도 도 12 의 예 (돌기의 높이 6 ㎛) 의 예에서도, 돌기 각각은 형상에 회전 대칭성을 갖고 있지 않고, 측벽면의 형상이 c＋ 방향측과 c- 방향측에서 완전히 상이하다. 도 12 의 예에서는, 돌기의 c- 방향측 (도면 중에서는 우측) 의 측벽면의 경사가 기부에서는 완만한 데에 반하여, 상부에서는 매우 급한 것이 되어 있다.
m 면 기판의 표면이나 반극성 기판의 N 리치면에 마스크 패턴을 형성하여 RIE 가공하면, 측벽에 완만한 경사면을 포함하는 요철면이 형성된다는 경향은, 아마도, 가공되는 반도체 표면의 성질에 의한 것이며, 에칭 마스크의 형상이나 종류와는 무관하다. 즉, 이 경향은, 도 8 의 패턴과는 상이한 마스크 패턴을 사용한 경우나, 랜덤 에칭 마스크 (의도적인 패터닝을 실시하지 않은 마스크) 를 사용한 경우에도 변함없는 것으로 생각된다. 랜덤 에칭 마스크의 일례에는 다음과 같은 것이 있다 : i) 마이크로 상 분리 구조를 갖는 블록 코폴리머를 사용한 마스크, ii) 금속 박막 (예를 들어, Au 막, Pt 막) 을 가열했을 때에 표면 장력에 의해 발생하는 응집 현상 (이른바 볼 업) 을 이용하여 피가공면 상에 형성되는 금속 미립자 마스크, iii) 콜로이드 분산액을 도포함으로써 피가공면 상에 분산시킨 무기 또는 유기 미립자로 이루어지는 미립자 마스크.
(실시형태 1 의 제 1 변형예)
도 28 은, 실시형태 1 의 제 1 변형예에 관련된 질화물계 LED (101) 의 단면도이다. 구성 요소 중, 실시형태 1 에 관련된 질화물계 LED (100) 와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다.
질화물계 LED (101) 는, n 전극 패드 (150) 를 GaN 기판 (110) 의 이면 상에 가지고 있다. 필수 구성은 아니지만, GaN 기판 (110) 과 n 전극 패드 (150) 사이에는, 접촉 저항의 저감을 도모할 목적으로, Hf (하프늄) 가 n 형 불순물로서 첨가된 질화물 반도체 박막인 Hf 첨가막 (170) 이 형성되어 있다. 이 Hf 첨가막 (170) 은, 바람직하게는 AlxGa1 - xN (0≤x≤0.2) 으로 형성되고, Hf 농도는 바람직하게는 1×1019 ∼ 2×1021 ㎝-3, 보다 바람직하게는 1×1020 ㎝-3 ∼ 2×1021 ㎝- 3 이고, 두께는 1 ㎚ ∼ 5 ㎛ 로 여겨진다. Hf 첨가막 (170) 이 특히 유용해지는 것은, GaN 기판 (110) 의 캐리어 농도가 5×1017 ㎝-3 이하일 때이다.
Hf 첨가막 (170) 의 형성 방법에 특별히 한정은 없고, MOVPE 법을 사용할 수 있는 것 외에, 저온 성막에 적합한 PLD (펄스 레이저 증착 : Pulsed Laser Deposition) 법, PSD (펄스 스퍼터 퇴적 ; Pulsed Sputtering Deposition) 법, PED (펄스 전자빔 증착 ; Pulsed Electron-beam Deposition) 법 등의 이른바 PXD (펄스 여기 퇴적 ; Pulsed Excitation Deposition) 법도 바람직하게 사용할 수 있다. PXD 법에 의하면, 박막상의 질화물 반도체 결정을 700 ℃ 이하의 온도에서 성장시킬 수 있기 때문에, GaN 기판의 앞면 (110a) 측에 발광 구조를 형성한 후에, 그 발광 구조에 열 데미지를 거의 주지 않고, Hf 첨가막 (170) 을 형성하는 것이 가능하다.
질화물계 LED (101) 에서는 Hf 첨가막 (170) 이 n 전극 패드 (150) 의 직하에만 형성되어 있지만, GaN 기판의 이면 (110b) 의 전체를 덮도록 형성해도 된다. Hf 로 도프된 질화물 반도체 박막은, 고캐리어 농도이면서, 투명성이 양호하기 때문이다. 이 경우에는, 성막 온도 등의 조절에 의해, 표면이 자연스럽게 조면이 되도록 Hf 첨가막 (170) 을 성장시킬 수 있다.
GaN 기판 (110) 의 캐리어 농도가 낮은 경우에는, 그 이면 (110b) 전체에, Hf 첨가막 (170) 을 0.1 ㎛ 이상, 바람직하게는 0.5 ㎛ 이상의 두께로 형성하고, 그 Hf 첨가막 (170) 을 도전 경로로 하여 작용시킴으로써, n 전극 패드 (150) 로부터 LED 소자에 주입되는 전류를 수평 방향 (GaN 기판 (110) 의 두께 방향에 직교하는 방향) 으로 충분히 확산시킬 수 있다.
질화물계 LED (101) 에서는, 플립 칩 실장했을 때에 n 전극 패드 (150) 의 직하가 되는 영역에서는 활성층 (122) 에 전류가 공급되지 않도록, p 형층 (123) 상에 형성되는 투광성 전극 (130) 은 그 n 전극 패드 (150) 에 대응하는 부분에 관통공을 가지고 있다. 또한, p 전극 패드 (140) 는 투광성 전극 (130) 을 덮는 패시베이션막 (160) 상에 형성되어 있고, 패시베이션막 (160) 에 형성된 관통공을 통하여 투광성 전극 (130) 과 접촉하고 있다.
(실시형태 1 의 제 2 변형예)
도 29 는, 실시형태 1 의 제 2 변형예에 관련된 질화물계 LED (102) 의 단면도이다. 구성 요소 중, 실시형태 1 에 관련된 질화물계 LED (100) 와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다.
질화물계 LED (102) 는, 다층 에피택셜막 (120) 의 p 형층 (123) 측에 접합된 금속제의 지지 기판 (180) 을 가지고 있다. 이 지지 기판 (180) 은, 도전성 접합 재료 (도시 생략) 에 의해 p 전극 패드 (140) 와 접착되어 있다. GaN 기판 (110) 은, 다층 에피택셜막 (120) 을 성장시키기 위한 베이스로서 사용된 기판이다.
질화물계 LED (102) 의 제조 과정에서는, 다층 에피택셜막 (120) 의 성장 후, GaN 기판 (110) 의 대부분이 이면측으로부터의 그라인딩 가공과 거기에 이어지는 랩핑 가공에 의해 제거된다. 그 후, 이러한 가공에 의해 두께가 수 ㎛ 까지 감소된 GaN 기판 (110) 의 이면에 마스크 패턴이 형성되고, RIE 가공에 의한 조화가 실시된다. 이 RIE 가공에 의해 형성되는 오목부의 깊이가 GaN 기판 (110) 의 두께를 초과하면, 그 오목부의 저부에 n 형층 (121) 이 노출된다.
GaN 기판 (110) 은 Si, O (산소), Hf (하프늄) 등으로 도프함으로써 n 형 도전성이 되어 있고, n 전극 패드 (150) 는 부분적으로 잔존하는 GaN 기판 (110) 의 이면에 형성되어 있다.
(실시형태 1 의 제 3 변형예)
도 30 은, 실시형태 1 의 제 3 변형예에 관련된 질화물계 LED (103) 가 지지 부재 (S3) 상에 고정된 발광 장치의 단면도이다. 질화물계 LED (103) 의 구성 요소 중, 실시형태 1 에 관련된 질화물계 LED (100) 와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다.
다층 에피택셜막 (120) 은, 그 p 형층 (123) 측이 도전성 접합 재료 (C) 에 의해 지지 부재 (S3) 에 결합되어 있다. 다층 에피택셜막 (120) 은, 사파이어 기판 상에 n 형층 (121), 활성층 (122), p 형층 (123) 을 순차적으로 성장시킴으로써 형성된 것이지만, 그 사파이어 기판은 질화물계 LED (103) 에는 포함되지 않는다. 제조 과정에 있어서 이 사파이어 기판은, 다층 에피택셜층 (120) 이 지지 부재 (S3) 에 결합된 후에, 레이저 리프트 오프 기법에 의해 n 형층 (121) 으로부터 잘라 내진다. 사파이어 기판의 리프트 오프 후, 노출된 n 형층 (121) 의 표면에 마스크 패턴이 형성되고, RIE 가공에 의한 조화가 실시된다.
(그 밖의 마스크 패턴)
실시형태 1 및 그 변형예에 관련된 질화물계 LED 의 제조 과정에 있어서, GaN 기판의 이면 혹은 n 형층의 표면을 RIE 가공하여 조화할 때에 사용 가능한 마스크 패턴은, 도 8 에 나타내는 마스크 패턴에 한정되는 것은 아니다.
일례로는, 도 31 에 나타내는 바와 같이, 에칭 마스크를 정방 격자의 격자 위치에 배치한 마스크 패턴을 사용할 수 있다. 이 경우에는, 돌기의 정점 또는 정면의 중심이 정방 격자의 격자 위치에 배치된 요철면이 형성된다. 또한, 도시하지 않았지만, 에칭 마스크를 펜 로즈 격자의 격자 위치에 배치한 마스크 패턴을 사용할 수도 있다. 이 경우에는, 돌기의 정점 또는 정면의 중심이 펜 로즈 격자의 격자 위치에 배치된 요철면이 형성된다.
(실시형태 2)
일반적으로, 질화물계 LED 를 이용하여 발광 장치를 구성하는 데에 있어서는, 회로 기판, 절연 기판, 리드 프레임, 세라믹판, 금속판 또는 금속 슬러그와 같은 지지 부재 상에, 접합 재료를 이용하여, 질화물계 LED 를 고정시킨다. 전술한 실시형태 1 에 관련된 질화물계 LED (100) 를 이용하여 발광 장치를 구성하는 경우, 소자의 뒤측을 지지 부재에 접합시켜도 된다. 그러나, 질화물계 LED (100) 에서는 GaN 기판의 이면 (110b) 전체가 조화면인 점에서, GaN 기판과 지지 부재가 면 접촉하지 않기 때문에, 접합 강도가 낮아지는 경향이 있다. 또한, 접합시에 그 이면 (110b) 을 지지 부재에 대하여 지나치게 강한 힘으로 누르면, 조화면의 변형이나 파괴가 발생하기 때문에, 얻어지는 발광 장치의 발광 특성이 변동할 가능성이 있다. 그래서, 이들 문제를 해결하기 위해서, 실시형태 2 에 관련된 질화물계 LED 에서는, 질화물 반도체 기판의 이면 전체를 조면으로 가공하지 않고, 일부만을 조면으로 가공한다.
실시형태 2 에 관련된 질화물계 LED (200) 의 단면 구조를 도 2 에 나타낸다. 질화물계 LED (200) 는, GaN 기판 (210) 의 앞면 (210a) 상에, 질화물 반도체로 이루어지는 다층 에피택셜막 (220) 을 가지고 있다. GaN 기판의 이면 (210b) 에는, 조화 영역 (210b-1) 과 평탄 영역 (210b-2) 이 형성되어 있다. 조화 영역 (210b-1) 에서는, GaN 기판의 이면이 에칭 가공에 의해 조화되어 있다. 한편, 평탄 영역 (210b-2) 에서는, GaN 기판의 이면은 랩핑, 폴리싱과 같은 평탄화 처리가 된 채의 면이다.
다층 에피택셜막 (220) 은, n 형층 (221) 과 p 형층 (223) 이 활성층 (222) 을 사이에 두는 더블 헤테로 pn 접합형의 발광 구조를 포함하고 있다. p 형층 (223) 의 표면에는, ITO (인듐주석 산화물) 와 같은 투명 도전성 산화물로 이루어지는 투광성 전극 (230) 이 형성되어 있다. 그 투광성 전극 (230) 상의 일부에, p 전극 패드 (240) 가 형성되어 있다. p 형층 (223) 및 활성층 (222) 이 일부 제거된 부위에 노출된 n 형층 (221) 의 표면에는, n 전극 패드 (250) 가 형성되어 있다. SiO2 와 같은 절연성 산화물로 이루어지는 패시베이션막 (260) 이, 전극 패드의 표면을 제외하고, LED (200) 의 앞측 표면을 덮고 있다.
질화물계 LED (200) 의 제조 과정에서는, GaN 기판 (210) 의 이면 전체를 평탄화 처리하는 평탄화 공정 후에, 소정의 영역만을 에칭 가공을 실시하여 조화하는 조화 공정이 실시된다. 이 조화 공정으로 조화된 영역이 조화 영역 (210b-1) 이 되고, 조화되지 않고 남겨진 영역이 평탄 영역 (210b-2) 이 된다. 조화 공정에서 사용하는 에칭 가공 방법은, 사용하는 GaN 기판 (210) 의 종류에 따라 적절히 선택된다. GaN 기판 (210) 이 극성 기판 (c 면 기판) 인 경우에는, 드라이 에칭과 웨트 에칭의 어느 방법도 사용할 수 있다. GaN 기판 (210) 이 무극성 또는 반극성인 경우에는 드라이 에칭법을 사용해야 한다. 드라이 에칭과 웨트 에칭의 병용은 적절히 실시할 수 있다.
조화 영역 (210b-1) 의 표면은, 전술한 실시형태 1 에 관련된 GaN 계 LED (100) 에 있어서의 GaN 기판의 이면 (110b) 과 동일한, 복수의 돌기를 갖는 조화면으로 할 수 있는 것 외에, 복수의 홈을 갖는 조화면이나, 불규칙한 형상을 갖는 조화면으로 할 수 있다.
그 조화면에 있어서의 돌기의 높이, 혹은 홈의 깊이는, 활성층 (222) 에서 발생하는 광의 GaN 기판 (210) 의 내부에 있어서의 파장과 동등 이상으로 하면, 이 광을 확산시킬 수 있다. 이 높이 또는 깊이는 0.5 ㎛ 이상, 나아가 1 ㎛ 이상으로 하는 것이 바람직하지만, 2 ㎛ 정도만 있으면 충분한 효과를 얻을 수 있고, 그것보다 높거나, 혹은 깊게 해도, 광 취출 효율의 개선 효과는 그렇게 커지지는 않는다.
GaN 기판 (210) 의 이면 (210b) 에 직접 조화 영역과 평탄 영역을 형성하는 대신에, GaN 기판 (210) 의 이면에, Hf 를 예를 들어 1×1019 ㎝-3 이상의 고농도로 첨가한 질화물 반도체층을 성장시키고, 이 층의 표면에 조화 영역과 평탄 영역을 형성해도 된다. Hf 를 고농도로 포함하는 질화물 반도체 결정은 결함을 많이 포함하기 때문에, 마스크 패턴을 사용하지 않아도, 그 표면을 웨트 에칭 또는 드라이 에칭함으로써 자연스러운 조화면으로 할 수 있다.
GaN 기판의 이면 (210b) 에 있어서 조화 영역 (210b-1) 과 평탄 영역 (210b-2) 이 이루는 패턴을 도 3 에 나타낸다. 도 3 에 있어서, 회색 부분이 조화 영역 (210b-1), 백색 부분이 평탄 영역 (210b-2) 이다. GaN 기판의 이면 (210b) 은 장방형을 하고 있으며, 그 2 개의 단변의 각각을 따라 띠상의 평탄 영역 (210b-2) 이 형성되어 있다.
도 4 는, 지지 부재 (S1) 상에 고정된 질화물계 LED (200) 를 갖는 발광 장치의 단면도이다. 질화물계 LED (200) 의 뒤측과 지지 부재 (S1) 사이에는, 접합 재료 (도시 생략) 가 개재되어 있다. 접합 재료에는, 다이아 터치로서 통상적으로 사용되고 있는, 에폭시 수지, 실리콘 수지 등을 베이스로 하는 열경화성의 접착제를 사용할 수 있다. 상기의 제조 프로세스로부터 이해되는 바와 같이, 조화 영역 (210b-1) 에 형성된 돌기는, 평탄 영역 (210b-2) 의 표면보다 외측으로 돌출되어 있지 않기 때문에, 평탄 영역 (210b-2) 과 지지 부재 (S1) 는 접합 재료를 개재하여 면 접촉하게 된다. 그러므로, 질화물계 LED (200) 와 지지 부재 (S1) 는 강고하게 접합된다. 그리고, 상기 서술한 바와 같이, 2 개의 띠상의 평탄 영역 (210b-2) 사이에 조화 영역 (210b-1) 이 끼워져 있기 때문에, 고정 후의 질화물계 LED (200) 의 자세는 매우 안정적이다. 또한, 평탄 영역 (210b-2) 을 지지 부재 (S1) 에 강하게 누른 경우에도, 조화 영역 (210b-1) 이 변형되거나 파괴되지 않는다.
GaN 기판 (210) 의 이면에 있어서 조화 영역 (210b-1) 과 평탄 영역 (210b-2) 이 이루는 패턴은, 도 3 에 나타내는 것에 한정되지 않고, 임의로 설정할 수 있다. 그 패턴의 일례를 도 5(a) ∼ (d) 에 나타낸다. 도 5(a) 에서는, GaN 기판의 이면이 장방형이고, 그 2 개의 장변의 각각을 따라 띠상의 평탄 영역 (210b-2) 이 형성되어 있다. 도 5(b) 에서는, GaN 기판의 이면이 사각형이고, 그 가장자리를 따라 고리를 이루는 띠상의 평탄 영역 (210b-2) 이, 조화 영역 (210b-1) 을 둘러싸고 있다. 도 5(c) 에서는, GaN 기판의 이면이 사각형이고, 그 네 모서리의 각각에 평탄 영역 (210b-2) 이 형성되어 있다. 도 5(d) 에서는, 조화 영역 (210b-1) 에 주위를 둘러싸인 도트상 (이 예에서는 사각형 도트상) 의 평탄 영역 (210b-2) 이, GaN 기판의 이면에 복수 배치되어 있다.
질화물계 LED (200) 의 구동시에 다층 에피택셜막 (220) 내에서 발생하는 열을, 효과적으로 지지 부재 (S1) 로 보내기 위해서는, GaN 기판의 이면에 있어서 조화 영역과 평탄 영역이 이루는 패턴을, 도 5(d) 에 나타내는 패턴으로 하는 것이 바람직하다. 요컨대, 조화 영역에 주위를 둘러싸인 도트상의 평탄 영역이, 복수 형성된 패턴이다. 이 경우, 도트상의 평탄 영역의 형상이나 배치는 도 5(d) 의 예에 한정되지 않고, 다양하게 설정할 수 있다. 예를 들어, 도트상의 평탄 영역의 형상은, 사각형 이외의 다각형 (삼각형, 육각형 등), 원형, 타원형 등으로 할 수 있다. 또한, 복수의 도트상의 평탄 영역이, 도 5(d) 의 예에서는 사각 격자의 격자 위치에 배치되어 있지만, 삼각 격자 또는 육각 격자의 격자 위치에 배치할 수도 있다.
지지 부재 (S1) 는, 적어도 질화물계 LED (200) 가 고정되는 부분을, 반사율이 높은 재료로 구성하는 것이 바람직하다. 특히 바람직한 고반사율 재료로서, 백색 세라믹, 백색 수지, 은, 알루미늄 등을 들 수 있다. 백색 세라믹의 적합 예는 알루미나 세라믹이다. 백색 수지란, 백색 안료가 투명한 베이스 수지에 충전되어 이루어지는, 백색을 나타내는 수지이다. 백색 안료의 적합 예는 알루미나 분말, 티타니아 분말 등이며, 베이스 수지의 적합 예는 실리콘 수지, 폴리아미드 수지 등이다. 가장 바람직한 백색 수지는, 알루미나 분말이 충전된 실리콘 수지이다. 은, 알루미늄은 근자외 ∼ 가시의 파장역에 있어서의 반사율이 높은 금속의 전형적인 예이다. 이와 같은 금속을 경면 마무리한 후, 투명한 유전체 박막으로 코팅하여 얻어지는 표면은, 높은 반사율을 나타낸다.
(실시형태 3)
상기 서술한 실시형태 2 에 관련된 질화물계 LED 에 있어서, GaN 기판으로서 규소, 산소, 하프늄 등으로 도프함으로써 충분한 n 형 도전성이 부여된 GaN 기판을 사용하는 경우에는, n 전극 패드를 에피택셜막에 포함되는 n 형층의 표면에 형성하는 대신에, GaN 기판의 이면에 n 전극 패드를 형성할 수 있다. 이와 같이 구성한 질화물계 LED (300) 의 단면 구조를 도 6 에 나타낸다.
질화물계 LED (300) 는, GaN 기판 (310) 의 앞면 (310a) 상에, 질화물 반도체로 이루어지는 다층 에피택셜막 (320) 을 가지고 있다. GaN 기판의 이면 (310b) 에는, 조화 영역 (310b-1) 과 평탄 영역 (310b-2) 이 형성되어 있다. 조화 영역 (310b-1) 에서는, GaN 기판의 이면이 에칭 가공에 의해 조화되어 있다. 한편, 평탄 영역 (310b-2) 에서는, GaN 기판의 이면은 랩핑, 폴리싱과 같은 평탄화 처리를 받은 채의 면이다.
다층 에피택셜막 (320) 은, n 형층 (321) 과 p 형층 (323) 이 활성층 (322) 을 사이에 두는 더블 헤테로 pn 접합형의 발광 구조를 포함하고 있다. p 형층 (323) 의 표면에는, ITO (인듐주석 산화물) 와 같은 투명 도전성 산화물로 이루어지는 투광성 전극 (330) 이 형성되어 있다. 그 투광성 전극 (330) 상의 일부에, p 전극 패드 (340) 가 형성되어 있다. GaN 기판의 이면의 평탄 영역 (310b-2) 상에는, n 전극 패드 (350) 가 형성되어 있다. n 전극 패드 (350) 와 n 형층 (321) 은, GaN 기판 (310) 을 개재하여 전기적으로 접속되어 있다. SiO2 와 같은 절연성 산화물로 이루어지는 패시베이션막 (360) 이, 전극 패드의 표면을 제외하고, LED (300) 의 앞측 표면을 덮고 있다.
질화물계 LED (300) 는, n 전극 패드 (350) 를 GaN 기판의 이면 (310b) 에 형성하는 것 외에는, 전술한 실시형태 2 에 관련된 질화물계 LED (200) 와 동일하게 하여 제조할 수 있다. n 전극 패드 (350) 는, GaN 기판 (310) 과 접하는 부분을, n 형 GaN 과 오믹 접촉을 형성하는 재료로 형성한다. 이러한 재료로서 Al (알루미늄), Cr (크롬), Ti (티탄), W (텅스텐) 와 같은 금속이 예시된다. 접촉 저항의 저감을 도모하기 위해서, n 전극 패드 (350) 와 GaN 기판 (310) 사이에 투명 도전성 산화물막을 개재시킬 수 있다. 구체예로서, ITO 나 IZO (인듐아연 산화물) 와 같은 산화인듐 베이스의 도전성 산화물막, AZO (알루미늄아연 산화물) 나 GZO (갈륨아연 산화물) 와 같은 산화아연 베이스의 도전성 산화물막, FTO (불소 도프 산화주석) 와 같은 산화주석 베이스의 도전성 산화물막을 들 수 있다. 이러한 도전성 산화물막이 특히 유용해지는 것은, GaN 기판의 캐리어 농도가 5×1017 ㎝-3 이하일 때이다. 이 도전성 산화물막을, 1×1019 ∼ 2×1021 ㎝-3 이라는 고농도로 Hf 를 첨가한 질화물 반도체막으로 치환할 수도 있다.
n 전극 패드 (350) 의 최표면층을 Au 층으로 하면, 그 표면에 AuSn 땜납, Au 와이어, Au 범프와 같은 접속 재료를 접합시키는 것이 용이해져 바람직하다. 또한, 이 Au 층과 GaN 기판 (310) 에 접하는 층 사이에는, Au 보다 고융점의 금속을 포함하는 배리어층을 개재시키는 것이 바람직하다. 배리어층에 바람직하게 사용할 수 있는 금속으로서 Pt (백금), Cr (크롬), Ti (티탄), Ni (니켈) 등이 예시된다.
질화물계 LED (300) 에 있어서도, GaN 기판의 이면에서 조화 영역 (310b-1) 과 평탄 영역 (310b-2) 이 이루는 패턴은, 실시형태 2 의 경우와 마찬가지로, 다양하게 설정할 수 있다. 적합 예로는, 조화 영역에 주위를 둘러싸인 도트상의 평탄 영역이, GaN 기판의 이면에 복수 배치되고, 그 평탄 영역의 각각에 n 전극 패드가 형성된다. 특히 바람직하게는, 도트상의 평탄 영역은 삼각 격자의 격자 위치에 배치된다. 이와 같은 구성에 의하면, n 전극 패드로부터 GaN 기판 및 n 형층을 통하여 활성층에 주입되는 전류의 밀도를, 활성층의 면 내에서 균일화시킬 수 있다.
평탄 영역 (310b-2) 의 표면은, 바람직하게는, 폴리싱 마무리된다. 그에 따라, 그 평탄 영역 (310b-2) 에 접하는 n 전극 패드 (350) 의 저면이 평활해지고, 반사율이 개선되기 때문에, 활성층 (322) 에서 발생하는 광을 그 n 전극 패드의 저면이 흡수하는 것에 의한 손실을 저감시킬 수 있다. n 전극 패드 (350) 의 반사율을 개선하는 데에는, n 전극 패드의 저면을 포함하는 부분을 반사율이 높은 재료로 형성하는 것도 유효하다. 바람직한 고반사율 재료로서 Al, Al 합금, 투명 도전성 산화물 등이 예시된다.
도 7 은, 지지 부재 (S2) 상에 고정된 질화물계 LED (300) 를 갖는 발광 장치의 단면도이다. 지지 부재 (S2) 는, 세라믹제의 절연 기판 (S21) 과, 상부 전극층 (S22) 과, 하부 전극층 (S23) 과, 절연 기판 (S21) 에 형성된 비아에 충전된 접속 금속부 (S24) 를 가지고 있으며, 상부 전극층 (S22) 과 하부 전극층 (S23) 은 접속 금속부 (S24) 에 의해 전기적으로 접속되어 있다. 질화물 LED (300) 의 n 전극 패드 (350) 와 지지 부재의 상부 전극층 (S22) 사이는, 도전성의 접합 재료 (도시 생략) 에 의해 접합되어 있다. 접합 재료에는, 땜납 (예를 들어 AuSn 땜납), 금속 범프 (예를 들어 Au 범프), 도전 페이스트 (예를 들어 Ag 페이스트), 이방 도전 필름 등을 사용할 수 있다. n 전극 패드 (350) 및 접합 재료 (도시 생략) 를 개재하여, GaN 기판의 이면의 평탄 영역 (310b-2) 과 지지 부재 (S2) 의 표면 (상부 전극층 (S22) 의 표면) 사이에 면적인 접촉이 형성되는 점에서, 질화물계 LED (300) 와 지지 부재 (S2) 사이의 접합은 강고하다. 질화물계 LED (300) 와 지지 부재 (S2) 사이에 형성되는 공간에는, 투명 수지 또는 백색 수지로 이루어지는 언더 필을 충전해도 된다.
(실험예 1)
상기 서술한 실시형태 1 에 관련된 질화물계 LED (100) 와 동일한 기본 구조를 갖는 질화물계 LED 를, 이하에 상세히 서술하는 (i) 에피택셜 성장, (ii) 전극 형성 및 (iii) GaN 기판의 이면 가공의, 3 개의 공정을 순차적으로 실시함으로써 웨이퍼 상에 제작하고, 그 발광 출력을 평가하였다.
(i) 에피택셜 성장
에피택셜 성장용으로 경면 마무리된 표면을 갖는, 두께 330 ㎛ 의 m 면 GaN 기판 (무극성 기판) 을 준비하였다. 이 m 면 GaN 기판의 상기 경면 마무리된 표면 상에, 통상적인 MOVPE 장치를 이용하여, 질화물 반도체로 이루어지는 더블 헤테로 pn 접합형의 발광 구조를 포함하는 다층 에피택셜막을 성장시켜, 에피웨이퍼를 제작하였다.
구체적으로는, m 면 GaN 기판측으로부터 순서대로, 두께 20 ㎚ 의 언도프 GaN 층, 두께 1000 ㎚ 의 Si 도프 GaN 컨택트층, 두께 100 ㎚ 의 언도프 GaN 층, 두께 20 ㎚ 의 Si 도프 GaN 층, MQW 구조의 활성층, 두께 130 ㎚ 의 Mg 도프 Al0 .18Ga0 .82N 층, 두께 60 ㎚ 의 Mg 도프 Al0 .03Ga0 .97N 컨택트층을 순차적으로 성장시켰다. MQW 구조의 활성층은, 7 층의 GaN 장벽층과 6 층의 InGaN 우물층을, 최하층 및 최상층이 GaN 장벽층이 되도록 교대로 적층함으로써 형성하였다. GaN 장벽층의 두께는 15 ㎚, InGaN 우물층의 두께는 10 ㎚ 로 하였다. InGaN 우물층을 성장시킬 때에는, 최종적으로 얻어지는 LED 의 발광 피크 파장이 약 400 ㎚ 가 되도록, III 족 원료인 TMG (트리메틸갈륨) 와 TMI (트리메틸인듐) 의 공급량을 제어하였다.
Mg 도프층에 첨가한 Mg 의 활성화는, 다층 에피택셜막의 최상층인 Mg 도프 Al0 .03Ga0 .97N 컨택트층의 성장 완료 후, 에피웨이퍼의 온도를 실온까지 강하시키는 동안에, MOVPE 성장로 내에 공급하는 질소 가스 및 암모니아 가스의 유량을 제어하는 방법을 이용하여 실시하였다.
(ii) 전극 형성
전극 형성 공정에서는, 먼저, 상기 에피택셜 성장 공정에서 얻은 에피웨이퍼의 p 형 Al0 .03Ga0 .97N 컨택트층 상에, ITO 막으로 이루어지는 투광성 전극을 형성하였다. 이 ITO 막은 전자빔 증착법을 이용하여 형성하고, 포토리소그래피 기법을 이용하여 소정의 형상으로 패터닝하였다.
다음으로, RIE 법을 이용하여, 후의 공정에서 n 전극 패드를 형성하는 부분에, Si 도프 GaN 컨택트층을 노출시켰다. 동시에, 이 공정에서는 소자 분리 (device isolation) 를 위해서, 웨이퍼 상에서 인접하는 LED 사이의 경계 상의 부위에도 Si 도프 GaN 컨택트층을 노출시켰다. 이로써, 활성층 및 p 형층이 웨이퍼 상에서 LED 별로 잘라 내졌다. 각 LED 의 사이즈는 가로세로 약 350 ㎛ 로 하였다.
상기 RIE 공정 후, 리프트 오프법을 이용하여, 투광성 전극 상에 p 전극 패드를 형성하는 동시에, Si 도프 GaN 컨택트층의 노출면 상에 n 전극 패드를 형성하였다. 이들 2 개의 전극 패드를 구성하는 메탈막은, 스퍼터링법을 이용하여 TiW, Au, Pt, Au, Pt, Au, Pt, Au 를 이 순서로 퇴적함으로써 형성하였다. 전극 패드 형성 후, 리프트 오프법을 이용하여, 전극 패드의 표면을 제외한 LED 의 앞측 표면을 SiO2 막으로 피복하였다. 이와 같이 하여, 웨이퍼 상에 행렬 배치된 복수의 질화물계 LED 를 형성하였다.
(iii) GaN 기판의 이면 가공
상기 전극 형성 공정을 거친 웨이퍼에 대하여, m 면 GaN 기판의 이면을 조화하는 가공을 실시하였다.
이 공정에서는, 먼저, 질화물계 LED 의 앞측 (웨이퍼의 에피측) 을 포토레지스트에 의해 보호한 후, m 면 GaN 기판의 이면에 랩핑과, 그에 이어서 폴리싱을 실시함으로써, 그 기판의 두께를 330 ㎛ 에서 200 ㎛ 까지 줄였다.
다음으로, 그 기판의 폴리싱된 이면에, 노볼락 수지를 사용한 포지티브형 포토레지스트 (스미토모 화학 주식회사 제조 스미레지스트 PFI-34AL) 를 1.6 ㎛ 의 두께로 코팅하고, 포토리소그래피 기법을 이용하여 그 포토레지스트를 패터닝함으로써, 도 8 에 나타내는 마스크 패턴을 형성하였다. 즉, 복수의 원형 에칭 마스크가 삼각 격자의 격자 위치에 배치된 마스크 패턴이다. 각 원형 마스크의 직경 (도 8 중의 R) 은 2 ㎛, 이웃하는 원형 마스크 사이의 스페이스 (도 8 중의 S) 는 2.5 ㎛ 로 하였다.
마스크 패턴의 방향은, 도 9 에 나타내는 바와 같이, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형 ABCDEF 의 2 개의 변 BC, EF 가, m 면 GaN 기판의 c 축과 직교하도록 정하였다.
상기와 같이 형성한 마스크 패턴을 이용하여 RIE 가공을 실시함으로써, m 면 GaN 기판의 이면을 조화하였다. 에칭 가스로서 염소를 이용하고, 안테나/바이어스를 100 W/20 W, 챔버 내 압력을 0.5 ㎩ 로 설정하여, 에칭 선택비가 약 1 이 되도록 하였다. 또한, 여기서 말하는 에칭 선택비는, 에칭 시간이 800 초 이하일 때의, [GaN 의 에칭 레이트]/[마스크의 에칭 레이트] 이다. 이 조건으로, 1500 초간, RIE 가공을 실시하였다. 마스크 패턴은, 에칭 시간이 약 800 초에 달한 시점에서 대부분 소실되었다. RIE 가공 후, 유기 용제를 이용하여 웨이퍼를 세정하였다.
상기와 같이 가공한 m 면 GaN 기판의 이면의 SEM 이미지를 도 10(a) ∼ (c) 에 나타낸다. (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다. 도 10(a) ∼ (c) 의 어느 것에 있어서도, 오른쪽에서 왼쪽으로 향하는 방향이, GaN 의 [0001] 방향 (c＋ 방향) 이며, 왼쪽에서 오른쪽으로 향하는 방향이 GaN 의 [000-1] 방향 (c- 방향) 이다. 또한, 도 10(a) 에 있어서는, 상하 방향이 GaN 의 a 축 방향이다. 도 10(a) 에서는, 경사가 완만한 부분일수록 색이 진하고, 경사가 급한 부분일수록 색이 옅어지도록, 콘트라스트가 부여되었다.
도 10(a) 가 나타내는 바와 같이, RIE 가공한 m 면 GaN 기판의 이면에는, 삼각 격자의 격자 위치에 돌기가 배치된 패턴이 형성되어 있다. 각 돌기의 높이는 1.5 ㎛ 였다. 각 돌기는 GaN 기판의 a 면에 평행한 대칭면을 갖는 면 대칭 형상을 나타내고 있었지만, c＋ 방향측과 c- 방향측에서는 형상이 크게 상이하였다. 평면 형상에 대하여 말하면, c 축 방향을 긴 직경 방향으로 하는 타원으로부터, c- 측이 잘라내진 형상이었다. 도 10(a) ∼ (c) 로부터 알 수 있는 바와 같이, 돌기의 정상에는 작은 평탄면이 존재하고 있었다. 이 평탄면의 c- 측의 측벽면 (대칭면과 교차하는 측벽면) 은, 상부 (그 평탄면과 교차하는 부분) 에 급한 경사면을 갖는 한편, 그 중앙부에서 하부에 걸친 경사는 완만하였다. 한편, 대칭면의 일방측과 타방측에 각각 존재하는 측벽면에 있어서는, 하부에 있어서의 경사가, 상부에 있어서의 경사보다 급하였다. 돌기의 폭에 대해서는, c 축 방향의 폭이, a 축 방향의 폭보다 컸다.
상기 서술한 (i) ∼ (iii) 의 공정을 거쳐 제작한 웨이퍼 상의 LED 에, 20 mA 의 전류를 인가했을 때의 EL (Electro Luminescence) 강도를, 오토 프로버를 이용하여 측정하였다. 그리고, 측정한 EL 강도를, (iii) 의 공정에서 폴리싱까지 완료시킨 단계에 있는 동일한 LED 의, 동일하게 측정한 EL 강도와 비교하였다. 그 결과, LED 의 앞측에서 측정한 RIE 가공 후의 EL 강도 (IF2) 는, RIE 가공 전의 값 (IF1) 보다 170 ％ 증가해 있었다 [(IF2-IF1)/IF1=1.7]. 또한, LED 의 뒤측에서 측정한 RIE 가공 후의 EL 강도 (IB2) 는, RIE 가공 전의 값 (IB1) 보다 120 ％ 증가해 있었다 [(IB2-IB1)/IB1=1.2].
본 실험예 1 에 있어서, m 면 GaN 기판의 이면에 형성된 돌기의 형상에 비대칭성이 발생한 것은, 아마도, 다음의 두 개의 요인에 의한 것이다. 첫번째로, 육방정 우르츠광형의 GaN 결정이 가지는 원자 배열의 비대칭성으로 인하여, GaN 기판에 형성되는 돌기의 측벽의 화학적 작용에 대한 감수성이 c＋ 방향측과 c- 방향측에서 상이했다는 점이다. 두번째로, 사용한 RIE 조건에 있어서는, GaN 기판에 대한 비교적 강한 화학적 에칭 작용이 발생한 점이다. 이들 2 개의 요인이 조합됨으로써, 돌기의 측벽이 수용하는 화학적 에칭의 레이트에 방향 의존성이 발생하여, 돌기의 c＋ 방향측과 c- 방향측의 형상이 크게 상이했던 것으로 생각된다.
상기의 추정을 지지하는 관찰 결과가 얻어져 있다. 도 11 은, 상기 실험예 1 과 동일한 마스크 패턴 및 동일한 RIE 조건을 이용하여, 에칭 시간을 800 초로 했을 때의, RIE 가공 후의 m 면 GaN 기판의 이면의 SEM 이미지로, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다. (a) ∼ (c) 중 어느 것에 있어서도, 오른쪽에서 왼쪽으로 향하는 방향이, GaN 의 c＋ 방향이고, 왼쪽에서 오른쪽으로 향하는 방향이 GaN 의 c- 방향이다. 또한, 도 11(a) 에 있어서는, 상하 방향이 GaN 의 a 축 방향이다. 도 11(a) 에서는, 경사가 완만한 부분일수록 색이 진하고, 경사가 급한 부분일수록 색이 옅어지도록, 콘트라스트가 부여되어 있다.
도 11(b) 가 나타내는 바와 같이, 800 초의 RIE 가공에 의해 형성된 돌기의 높이는 1.5 ㎛ 로, RIE 가공 시간이 1500 초일 때와 동일하였다. 그러나, 도 11(a) 및 (c) 로부터 알 수 있는 바와 같이, 에칭 시간이 짧을 때의 돌기의 형상은, 실험예 1 에서 얻어진 돌기보다 훨씬 원주에 가까운 것이었다. 또한, 돌기의, c 축에 평행한 방향의 폭과 a 축에 평행한 방향의 폭은, 대략 동일하였다. 이 점에서, 형상의 비대칭성이 작은 돌기를 m 면 GaN 기판의 이면에 형성하고자 하는 경우에는, 화학적 에칭 작용이 약해지는 드라이 에칭 조건을 이용하면 되는 것으로 생각된다.
이 m 면 GaN 기판의 이면의 RIE 가공 시간을 800 초로 한 질화물계 LED 에 대하여, 실험예 1 과 동일하게 하여 RIE 가공 전후의 EL 강도의 변화를 조사하였다. 그 결과, LED 의 앞측에서 측정한 RIE 가공 후의 EL 강도 (IF2) 는, RIE 가공 전의 값 (IF1) 보다 110 ％ 증가해 있었다 [(IF2-IF1)/IF1=1.1]. 또한, LED 의 뒤측에서 측정한 RIE 가공 후의 EL 강도 (IB2) 는, RIE 가공 전의 값 (IB1) 보다 90 ％ 증가해 있었다 [(IB2-IB1)/IB1=0.9]. RIE 가공에 의해 EL 강도는 증가하였지만, 가공 시간을 1500 초로 한 LED 와 비교하면 증가율은 낮은 것을 알 수 있다.
(실험예 2)
본 실험예 2 에서는, (iii) 의 공정에 다음 3 개의 변경을 추가한 것 이외에는, 상기 서술한 실험예 1 과 동일하게 하여 웨이퍼 상에 LED 를 제작하였다.
첫번째로, RIE 가공시에 사용하는 마스크를, 포토레지스트 대신에 두께 1 ㎛ 의 SiO2 막으로 형성하였다. 두번째로, 이 SiO2 마스크를, 이웃하는 원형 도트 사이의 스페이스 (도 8 의 S) 가 3.0 ㎛ 가 되도록 패터닝하였다. 세번째로, RIE 가공 시간을 3000 초로 하였다. RIE 조건은 실험예 1 과 동일하게 하였지만, 에칭 선택비는 7 이었다. 적어도 가공 시간이 3000 초 이하의 범위에서는, 에칭 깊이는 가공 시간에 대략 비례하고 있었다. RIE 가공 후, 잔류한 SiO2 마스크의 제거는 실시하지 않았다. 단, 이 마스크는 BHF 등을 이용하여 웨이퍼를 세정하면, 용해 제거할 수 있다.
본 실험예 2 에서 제작한 LED 의, m 면 GaN 기판의 이면의 SEM 이미지를 도 12 에 나타낸다. 도 12 에 있어서, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다. 도 12(a) ∼ (c) 중 어느 것에 있어서도, 오른쪽에서 왼쪽으로 향하는 방향이, GaN 의 c＋ 방향이고, 왼쪽에서 오른쪽으로 향하는 방향이 GaN 의 c- 방향이다. 또한, 도 12(a) 에 있어서는, 상하 방향이 GaN 의 a 축 방향이다. 도 12(a) 에서는, 경사가 완만한 부분일수록 색이 진해지고, 경사가 급한 부분일수록 색이 옅어지도록, 콘트라스트가 부여되었다.
도 12(a) 가 나타내는 바와 같이, RIE 가공한 m 면 GaN 기판의 이면에는, 삼각 격자의 격자 위치에 돌기가 배치된 패턴이 형성되어 있었다. 각 돌기의 높이 (=에칭 깊이) 는 6.0 ㎛ 였다. 각 돌기는 GaN 기판의 a 면에 평행한 대칭면을 갖는 면 대칭 형상을 나타내고 있었지만, c＋ 방향측의 부분과 c- 방향측의 부분에서는 형상이 크게 상이하였다. 도 12(a) 에 보여지는 색이 진한 원형부는, SiO2 마스크가 잔류하고 있는 부분이다. 도 12(a) ∼ (c) 가 나타내는 바와 같이, c- 방향측의 측벽면의 하방에 완만한 경사면이 형성되어 있고, 이 부분을 제외하면, 측벽의 경사는 전체적으로 급하였다. 또한, 도 12(a) 가 나타내는 바와 같이, 돌기의 폭에 대해서는, c 축 방향의 폭이, a 축 방향의 폭보다 넓었다. 또한, 도 12(a) 로부터 알 수 있는 바와 같이, 돌기 각각은, 적어도 4 개의 다른 돌기, 즉, 도면 중에 있어서 우상, 우하, 좌상 및 좌하에 각각 위치하는 다른 돌기와 간격 없이 접하고 있었다. 또한, 도면 중에서 좌우에 배열된 돌기끼리의 간격이나, 상하에 배열된 돌기끼리의 간격도, 상당히 작았다.
본 실험예 2 에서 제작한 LED 에 대하여, 실험예 1 과 동일하게 하여 EL 강도를 측정하고, 그 EL 강도를, (iii) 의 공정에서 폴리싱까지 완료시킨 단계에 있는 동일한 LED 의, 동일하게 측정한 EL 강도와 비교하였다. 그 결과, LED 의 앞측에서 측정한 RIE 가공 후의 EL 강도 (IF2) 는, RIE 가공 전의 값 (IF1) 보다 190 ％ 증가해 있었다 [(IF2-IF1)/IF1=1.9]. 또한, LED 의 뒤측에서 측정한 RIE 가공 후의 EL 강도 (IB2) 도, RIE 가공 전의 값 (IB1) 보다 190 ％ 증가해 있었다 [(IB2-IB1)/IB1=1.9].
본 실험예 2 에 관련된 도 12 의 조화면은, 돌기의 높이가 상기 실험예 1 에 관련된 도 10 의 조화면의 돌기의 4 배인 것을 고려하면, 광 취출 효율의 개선 효과가 그렇게 높다고는 할 수 없다.
(실험예 3)
상기 서술한 실시형태 1 에 관련된 질화물계 LED (100) 와 동일한 기본 구조를 갖는 질화물계 LED 를, 이하에 상세히 서술하는 (i) 에피택셜 성장, (ii) 전극 형성 및 (iii) GaN 기판의 이면 가공의, 3 개의 공정을 순차적으로 실시함으로써 웨이퍼 상에 제작하고, 그 발광 출력을 평가하였다.
(i) 에피택셜 성장
에피택셜 성장용으로 경면 마무리된 표면 (c＋ 면) 을 갖는, 두께 400 ㎛ 의 c 면 GaN 기판 (극성 기판) 을 준비하였다. 이 c 면 GaN 기판의 상기 경면 마무리된 표면 상에, 통상적인 MOVPE 장치를 이용하여, 질화물 반도체로 이루어지는 더블 헤테로 pn 접합형의 발광 구조를 포함하는 다층 에피택셜막을 성장시켜, 에피웨이퍼를 제작하였다.
구체적으로는, c 면 GaN 기판측부터 순서대로, 두께 10 ㎚ 의 언도프 GaN 층, 두께 4000 ㎚ 의 Si 도프 GaN 컨택트층, 두께 200 ㎚ 의 언도프 GaN 층, 두께 20 ㎚ 의 Si 도프 GaN 층, MQW 구조의 활성층, 두께 130 ㎚ 의 Mg 도프 Al0.09Ga0.91N 층, 두께 60 ㎚ 의 Mg 도프 Al0 .03Ga0 .97N 컨택트층을 순차적으로 성장시켰다. MQW 구조의 활성층은, 7 층의 GaN 장벽층과 6 층의 InGaN 우물층을, 최하층 및 최상층이 GaN 장벽층이 되도록 교대로 적층함으로써 형성하였다. GaN 장벽층의 두께는 15 ㎚, InGaN 우물층의 두께는 2.3 ㎚ 로 하였다. InGaN 우물층을 성장시킬 때에는, 최종적으로 얻어지는 LED 의 발광 피크 파장이 약 440 ㎚ 가 되도록, III 족 원료인 TMG (트리메틸갈륨) 와 TMI (트리메틸인듐) 의 공급량을 제어하였다. Mg 도프층에 첨가한 Mg 의 활성화는, 실험예 1 의 경우와 동일하게 하여 실시하였다.
(ii) 전극 형성
전극 형성 공정에서는, 먼저, 상기 에피택셜 성장 공정에서 얻은 에피웨이퍼의 p 형 Al0 .03Ga0 .97N 컨택트층 상에, ITO 막으로 이루어지는 투광성 전극을 형성하였다. 이 ITO 막은 전자빔 증착법을 이용하여 형성하고, 포토리소그래피 기법을 이용하여 소정의 형상으로 패터닝하였다.
다음으로, RIE 법을 이용하여, 후의 공정에서 n 전극 패드를 형성하는 부분에, Si 도프 GaN 컨택트층을 노출시켰다. 동시에, 이 공정에서는 소자 분리 (device isolation) 를 위해서, 웨이퍼 상에서 인접하는 LED 사이의 경계 상의 부위에도 Si 도프 GaN 컨택트층을 노출시켰다. 이로써, 활성층 및 p 형층이 웨이퍼 상에서 LED 별로 잘라 내졌다. 각 LED 의 사이즈는 가로세로 약 350 ㎛ 로 하였다.
상기 RIE 공정 후, 리프트 오프법을 이용하여, Si 도프 GaN 컨택트층의 노출면 상에, n 전극 패드의 최하층으로서 Al 층을 형성하였다. 이 Al 층을 열처리한 후, 리프트 오프법을 이용하여, 투광성 전극 상에 p 전극 패드를 형성하는 동시에, p 전극 패드를 구성하는 메탈막과 동일한 메탈막을 상기 Al 층 상에 적층하였다. p 전극 패드를 구성하는 메탈막은, 스퍼터링법을 이용하여 TiW, Au, Pt, Au, Pt, Au, Pt, Au 를 이 순서로 퇴적함으로써 형성하였다. 이와 같이 하여 2 개의 전극 패드를 형성한 후, 리프트 오프법을 이용하여, 전극 패드의 표면을 제외한 LED 의 앞측 표면을 SiO2 막으로 피복하였다. 이와 같이 하여, 웨이퍼 상에 행렬 배치된 복수의 질화물계 LED 를 형성하였다.
(iii) GaN 기판의 이면 가공
상기 전극 형성 공정을 거친 웨이퍼에 대하여, c 면 GaN 기판의 이면 (c- 면) 을 조화하는 가공을 실시하였다.
이 공정에서는, 먼저, 질화물계 LED 의 앞측을 포토레지스트에 의해 보호한 후, c 면 GaN 기판의 이면에 랩핑과, 그에 이어서 폴리싱을 실시함으로써, 그 기판의 두께를 400 ㎛ 에서 200 ㎛ 까지 줄였다.
다음으로, 그 기판의 폴리싱된 이면에, 노볼락 수지를 사용한 포지티브형 포토레지스트 (스미토모 화학 주식회사 제조 스미레지스트 PFI-34AL) 를 1.6 ㎛ 의 두께로 코팅하고, 포토리소그래피 기법을 이용하여 그 포토레지스트를 패터닝함으로써, 도 8 에 나타내는 마스크 패턴을 형성하였다. 즉, 복수의 원형 에칭 마스크가 삼각 격자의 격자 위치에 배치된 마스크 패턴이다. 각 원형 마스크의 직경 (도 8 중의 R) 은 2 ㎛, 이웃하는 원형 마스크 사이의 스페이스 (도 8 중의 S) 는 2.5 ㎛ 로 하였다. 마스크 패턴의 방향은, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형의 2 개의 변이, GaN 의 m 축과 직교하도록 정하였다.
상기와 같이 형성한 마스크 패턴을 이용하여 RIE 가공을 실시함으로써, c 면 GaN 기판의 이면을 조화하였다. 에칭 가스로서 염소를 이용하고, 안테나/바이어스를 100 W/20 W, 챔버 내 압력을 0.5 ㎩ 로 설정하여, 에칭 선택비가 약 1.2 가 되도록 하였다. 또한, 여기서 말하는 에칭 선택비는, 에칭 시간이 1000 초 이하일 때의, [GaN 의 에칭 레이트]/[마스크의 에칭 레이트] 이다. 이 조건으로, 1000 초간, RIE 가공을 실시하였다. 마스크 패턴은, 에칭 시간이 약 1000 초에 달한 시점에서 대부분 소실되어 있었다. RIE 가공 후, 유기 용제를 이용하여 웨이퍼를 세정하였다.
상기와 같이 가공한 c 면 GaN 기판의 이면의 SEM 이미지를 도 13(a) ∼ (c) 에 나타낸다. (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다. 도 13(a) 및 (c) 에 있어서는, 좌우 방향이 GaN 의 m 축 방향이다. 또한, 도 13(a) 에 있어서는, 상하 방향이 GaN 의 a 축 방향이다. 도 13(a) 에서는, 경사가 완만한 부분일수록 색이 진하고, 경사가 급한 부분일수록 색이 옅어지도록, 콘트라스트가 부여되었다.
도 13(a) 가 나타내는 바와 같이, c 면 GaN 기판의 이면에는, 삼각 격자의 격자 위치에 돌기가 배치된 패턴이 형성되어 있었다. 각 돌기의 높이는 2.0 ㎛ 였다. 도 13(a) ∼ (c) 가 나타내는 바와 같이, 돌기의 형상은 원추대이고, 측벽의 상부 (상면과 교차하는 부분) 에 경사가 완만해진 부분이 있고, 측벽의 중앙부에서 하부에 걸친 경사는 상부보다 급하였다. 도 13(a) 로부터 알 수 있는 바와 같이, 돌기 사이에 간격이 없기 때문에, 조화면을 평면에서 봤을 때의 각 돌기의 외주 형상은 정육각형이 되었다.
본 실험예 3 에서 제작한 LED 에 대하여, 실험예 1 과 동일하게 하여, EL 강도를 측정하고, 그 EL 강도를, (iii) 의 공정에서 폴리싱까지 완료시킨 단계의 동일한 LED 의, 동일하게 측정한 EL 강도와 비교하였다. 그 결과, LED 의 앞측에서 측정한 RIE 가공 후의 EL 강도 (IF2) 는, RIE 가공 전의 값 (IF1) 보다 170 ％ 증가해 있었다 [(IF2-IF1)/IF1=1.7]. 또한, LED 의 뒤측에서 측정한 RIE 가공 후의 EL 강도 (IB2) 는, RIE 가공 전의 값 (IB1) 보다 320 ％ 증가해 있었다 [(IB2-IB1)/IB1=3.2]. 이 결과는, RIE 가공에 의해, LED 의 내부측으로부터 입사하는 광에 대한 GaN 기판의 이면의 반사율이 크게 저하된 것을 시사하고 있다.
본 실험예 3 에 관련된 도 13 의 조화면은, 돌기의 높이가 상기 실험예 2 에 관련된 도 12 의 조화면의 돌기의 3 분의 1 인 것을 고려하면, 광 취출 효율의 개선 효과가 매우 우수하다고 할 수 있다.
(실험예 4)
본 실험예 4 에서는, (iii) 의 공정에 다음의 3 개의 변경을 추가한 것 이외에는, 상기 서술한 실험예 3 과 동일하게 하여 웨이퍼 상에 LED 를 제작하였다.
첫번째로, RIE 가공시에 사용하는 마스크를, 포토레지스트 대신에 두께 1 ㎛ 의 SiO2 막으로 형성하였다. 두번째로, 이 SiO2 마스크를, 이웃하는 원형 도트 사이의 스페이스 (도 8 의 S) 가 3.0 ㎛ 가 되도록 패터닝하였다. 세번째로, RIE 가공 시간을 3000 초로 하였다. RIE 조건은 실험예 1 과 동일하게 하였지만, 에칭 선택비는 약 7 이었다. 적어도 가공 시간이 3000 초 이하의 범위에서는, 에칭 깊이는 가공 시간에 대략 비례하고 있었다. RIE 가공 후, 잔류한 SiO2 마스크의 제거는 실시하지 않았다. 단, 이 마스크는 BHF 등을 이용하여 웨이퍼를 세정하면, 용해 제거할 수 있다.
본 실험예 4 에서 제작한 LED 의, c 면 GaN 기판의 이면의 SEM 이미지를 도 14 에 나타낸다. 도 14 에 있어서, (a) 는 평면에서 본 이미지, (b) 는 측면에서 본 이미지, (c) 는 비스듬히 본 이미지이다. 도 14(a) ∼ (c) 중 어느 것에 있어서도, 좌우 방향이 GaN 의 m 축 방향이다. 또한, 도 14(a) 에 있어서는, 상하 방향이 GaN 의 a 축 방향이다. 도 14(a) 에서는, 경사가 완만한 부분일수록 색이 진하고, 경사가 급한 부분일수록 색이 옅어지도록, 콘트라스트가 부여되었다.
도 14(a) 가 나타내는 바와 같이, c 면 GaN 기판의 이면에는, 삼각 격자의 격자 위치에 돌기가 배치된 패턴이 형성되어 있었다. 각 돌기의 높이 (=에칭 깊이) 는 5.9 ㎛ 였다. 도 14(a) ∼ (c) 가 나타내는 바와 같이, 돌기의 형상은 좁은 상면을 갖는 원추대이고, 원추에 가까운 것이었다. 도 14(a) 로부터 알 수 있는 바와 같이, 돌기 사이에는 간격이 존재하고 있지 않고, 그 때문에, 조화면을 평면에서 봤을 때의 각 돌기의 외주 형상은 정육각형이 되어 있었다.
본 실험예 4 에서 제작한 LED 에 대하여, 실험예 1 과 동일하게 하여, EL 강도를 측정하고, 그 EL 강도를, (iii) 의 공정에서 폴리싱까지 완료시킨 단계의 동일한 LED 의, 동일하게 측정한 EL 강도와 비교하였다. 그 결과, LED 의 앞측에서 측정한 RIE 가공 후의 EL 강도 (IF2) 는, RIE 가공 전의 값 (IF1) 보다 180 ％ 증가해 있었다 [(IF2-IF1)/IF1=1.8]. 또한, LED 의 뒤측에서 측정한 RIE 가공 후의 EL 강도 (IB2) 는, RIE 가공 전의 값 (IB1) 보다 540 ％ 증가해 있었다 [(IB2-IB1)/IB1=5.4].
돌기의 높이가 동일한 상기 실험예 2 에 있어서는, LED 의 뒤측에서 측정한 EL 강도의 RIE 가공에 의한 증가가 190 ％ 인 것을 고려하면, 본 실험예 4 에 있어서의 540 ％ 라는 높은 값은 경이적이다.
(실험예 5)
실험예 1 에서는 (iii) 의 공정에 있어서 마스크 패턴의 방향을, 도 9 에 나타내는 바와 같이, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형 ABCDEF 의 2 개의 변 BC, EF 가, m 면 GaN 기판의 c 축과 직교하도록 정하였다. 그에 반하여, 본 실험예 5 에서는, 마스크 패턴의 방향을 30 도 회전시켜, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형의 2 개의 변이, m 면 GaN 기판의 c 축과 평행이 되도록 하였다. 그 외에는 실험예 1 과 동일하게 하여, m 면 GaN 기판의 이면을 RIE 가공한 질화물계 LED 를 제작하였다.
RIE 가공 후의 m 면 GaN 기판의 이면의 SEM 이미지를 도 21 에 나타낸다. 도 21(a) 는 평면에서 본 이미지, 도 21(b) 는 측면에서 본 이미지, 도 21(c) 는 비스듬히 본 이미지이다. 이들 SEM 이미지로부터 알 수 있는 바와 같이, 돌기 각각은 삼각 격자의 격자 위치에 배치되어 있고, 각 돌기의 높이는 1.5 ㎛ 였다. 실험예 1 과 마스크 패턴의 방향이 상이함에도 불구하고, 개개의 돌기의 형상이 가지는 특징은 실험예 1 과 공통되어 있었다. 즉, 각 돌기는 GaN 기판의 a 면에 평행한 대칭면을 갖는 면 대칭 형상을 나타내는 한편, c- 방향측과 c＋ 방향측에서는 형상이 크게 상이하였다. 이 결과는, 돌기 형상의 비대칭성이 발생하는 메커니즘에 관한 전술한 추정과 모순되지 않는다.
RIE 가공 후의 EL 강도 (I2) 의 RIE 가공 전의 EL 강도 (I1) 에 대한 증가율 (I2-I1)/I1 에 대해서는, LED 의 앞측 및 뒤측의 어느 것에서 측정한 경우에 대해서도, 실험예 1 과 대략 동일하였다.
(실험예 6)
실험예 2 에서는 (iii) 의 공정에 있어서 마스크 패턴의 방향을, 도 9 에 나타내는 바와 같이, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형 ABCDEF 의 2 개의 변 BC, EF 가, m 면 GaN 기판의 c 축과 직교하도록 정하였다. 그에 반하여, 본 실험예 6 에서는, 마스크 패턴의 방향을 30 도 회전시켜, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형의 2 개의 변이, m 면 GaN 기판의 c 축과 평행이 되도록 하였다. 그 외에는 실험예 2 와 동일하게 하여, m 면 GaN 기판의 이면을 RIE 가공한 질화물계 LED 를 제작하였다.
RIE 가공 후의 m 면 GaN 기판의 이면의 SEM 이미지를 도 22 에 나타낸다. 도 22(a) 는 평면에서 본 이미지, 도 22(b) 는 비스듬히 본 이미지, 도 22(c) 는 측면에서 본 이미지이다. 이들 SEM 이미지로부터 알 수 있는 바와 같이, 돌기 각각은 삼각 격자의 격자 위치에 배치되어 있고, 각 돌기의 높이는 6.5 ㎛ 였다. 실험예 2 와 마스크 패턴의 방향이 상이함에도 불구하고, 개개의 돌기의 형상이 가지는 특징은 실험예 2 와 공통되어 있었다. 즉, 각 돌기는 GaN 기판의 a 면에 평행한 대칭면을 갖는 면 대칭 형상을 나타내는 한편, c- 방향측과 c＋ 방향측에서는 형상이 크게 상이하였다.
(실험예 7)
본 실험예 7 에서는, 반극성 (20-21) 면 GaN 기판을 사용하여 질화물계 LED 를 제작하였다. 발광 구조를 포함하는 에피택셜막은 N 리치면인 (20-21) 면 상에 성장시키고, Ga 리치면인 (20-2-1) 면을 RIE 가공하였다. 사용한 에칭 마스크 (포토레지스트제) 및 RIE 조건 (에칭 시간을 포함한다) 은 실험예 1 과 동일하다. 마스크 패턴의 방향은, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형의 2 개의 변이, (20-21) 면 GaN 기판의 c 축과 직교하도록 정하였다.
RIE 가공 후의 GaN 기판의 이면의 SEM 이미지를 도 32 에 나타낸다. 도 32(a) 는 평면에서 본 이미지, 도 32(b) 는 비스듬히 본 이미지이다. 각 돌기의 높이는 1.5 ㎛ 였다.
또한, 실험예 1 과 동일하게 하여 RIE 가공 전후의 EL 강도의 변화를 조사한 결과, LED 의 앞측에서 측정한 RIE 가공 후의 EL 강도 (IF2) 는, RIE 가공 전의 값 (IF1) 보다 50 ％ 증가해 있었다 [(IF2-IF1)/IF1=0.5]. 또한, LED 의 뒤측에서 측정한 RIE 가공 후의 EL 강도 (IB2) 는, RIE 가공 전의 값 (IB1) 보다 30 ％ 증가해 있었다 [(IB2-IB1)/IB1=0.3]. RIE 가공에 의해 EL 강도는 증가하였지만, 실험예 1 의 결과와 비교하면 증가율은 상당히 낮다고 할 수 있다.
(실험예 8)
본 실험예 8 에서는, 반극성 (20-21) 면 GaN 기판을 사용하여 질화물계 LED 를 제작하였다. 발광 구조를 포함하는 에피택셜막은 Ga 리치면인 (20-2-1) 면 상에 성장시키고, N 리치면인 (20-21) 면을 RIE 가공하였다. 사용한 에칭 마스크 (포토레지스트제) 및 RIE 조건 (에칭 시간을 포함한다) 은 실험예 1 과 동일하다. 마스크 패턴의 방향은, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형의 2 개의 변이 (20-21) 면 GaN 기판의 a 축과 직교하도록 정하였다.
RIE 가공 후의 (20-21) 면의 SEM 이미지 (평면에서 본 이미지) 를 도 23 에 나타낸다. 돌기 각각은 삼각 격자의 격자 위치에 배치되어 있고, 각 돌기의 높이는 약 1.7 ㎛ 였다. 각 돌기는 GaN 기판의 a 면에 평행한 대칭면을 갖는 면 대칭 형상을 나타내는 한편, c- 방향측과 c＋ 방향측에서는 형상이 크게 상이하였다. 또한, 각 돌기는 측벽에 완만한 경사면을 포함하고 있지 않고, 어느 1 개의 돌기에 대하여 간격 없이 인접하는 다른 돌기는 2 개뿐이었다.
(실험예 9)
본 실험예 9 에서는, 반극성 (20-21) 면 GaN 기판을 사용하여 질화물계 LED 를 제작하였다. 발광 구조를 포함하는 에피택셜막은 Ga 리치면인 (20-2-1) 면 상에 성장시키고, N 리치면인 (20-21) 면을 RIE 가공하였다. 사용한 에칭 마스크 및 RIE 조건 (에칭 시간을 포함한다) 은 실험예 2 와 동일하다. 마스크 패턴의 방향은, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형의 2 개의 변이, (20-21) 면 GaN 기판의 c 축과 직교하도록 정하였다.
RIE 가공 후의 GaN 기판의 이면의 SEM 이미지를 도 16 에 나타낸다. 도 16(a) 는 평면에서 본 이미지, 도 16(b) 는 비스듬히 본 이미지이다. 이들 SEM 이미지로부터 알 수 있는 바와 같이, 돌기 각각은 삼각 격자의 격자 위치에 배치되어 있고, 각 돌기의 높이는 약 6 ㎛ 였다. 또한, 각 돌기는 GaN 기판의 a 면에 평행한 대칭면을 갖는 면 대칭 형상을 나타내는 한편, c- 방향측과 c＋ 방향측에서는 형상이 크게 상이하였다.
(실험예 10)
본 실험예 10 에서는, 발광 구조를 포함하는 에피택셜막을 N 리치면인 (20-21) 면 상에 성장시키고, Ga 리치면인 (20-2-1) 면을 RIE 가공한 것 이외에는 실험예 9 와 동일하게 하여, 질화물계 LED 를 제작하였다.
RIE 가공 후의 GaN 기판의 이면의 SEM 이미지 (비스듬히 본 이미지) 를 도 17 에 나타낸다.
실험예 2 와 동일하게 하여 RIE 가공 전후의 EL 강도의 변화를 조사한 결과, LED 의 앞측에서 측정한 RIE 가공 후의 EL 강도 (IF2) 는, RIE 가공 전의 값 (IF1) 보다 30 ％ 증가해 있었다 [(IF2-IF1)/IF1=0.3]. 또한, LED 의 뒤측에서 측정한 RIE 가공 후의 EL 강도 (IB2) 는, RIE 가공 전의 값 (IB1) 보다 40 ％ 증가해 있었다 [(IB2-IB1)/IB1=0.4]. RIE 가공에 의해 EL 강도는 증가하였지만, 실험예 2 의 결과와 비교하면 증가율은 상당히 낮다고 할 수 있다.
(실험예 11)
본 실험예 11 에서는, 반극성 (10-11) 면 GaN 기판을 사용하여 질화물계 LED 를 제작하였다. 발광 구조를 포함하는 에피택셜막은 Ga 리치면인 (10-1-1) 면 상에 성장시키고, N 리치면인 (10-11) 면을 RIE 가공하였다. 사용한 에칭 마스크 및 RIE 조건 (에칭 시간을 포함한다) 은 실험예 2 와 동일하다. 마스크 패턴의 방향은, 삼각 격자의 6 개의 격자 위치를 정점으로 하는 정육각형의 2 개의 변이, (20-21) 면 GaN 기판의 c 축과 직교하도록 정하였다.
RIE 가공 후의 GaN 기판의 이면의 SEM 이미지를 도 27 에 나타낸다. 도 27(a) 는 평면에서 본 이미지, 도 27(b) 는 비스듬히 본 이미지이다. 이들 SEM 이미지로부터 알 수 있는 바와 같이, 돌기 각각은 삼각 격자의 격자 위치에 배치되어 있고, 각 돌기의 높이는 약 6 ㎛ 였다. 또한, 각 돌기는 GaN 기판의 a 면에 평행한 대칭면을 갖는 면 대칭 형상을 나타내는 한편, c- 방향측과 c＋ 방향측에서는 형상이 크게 상이하였다.
(실험예 12)
본 실험예 12 에서는, 발광 구조를 포함하는 에피택셜막을 N 리치면인 (10-11) 면 상에 성장시키고, Ga 리치면인 (10-1-1) 면을 RIE 가공한 것 이외에는 실험예 11 과 동일하게 하여, 질화물계 LED 를 제작하였다.
RIE 가공 후의 GaN 기판의 이면의 SEM 이미지 (비스듬히 본 이미지) 를 도 18 에 나타낸다.
(시뮬레이션)
c 면 GaN 기판의 c- 면의 RIE 가공에 의해 얻어진 조화면 (도 14) 과 c＋ 면의 RIE 가공에 의해 얻어진 조화면 (도 15) 에서는, 어느 것이 보다 높은 광 취출 효율의 개선 효과를 갖는지를, 시뮬레이션 수법을 이용하여 평가하였다. 그 상세 및 결과를 이하에 서술한다.
이 시뮬레이션에서는, 도 1 에 나타내는 질화물계 LED (100) 에 있어서의, GaN 기판 (110) 의 이면이 도 19 에 나타내는 조화면 (A) 일 때와 도 20 에 나타내는 조화면 (B) 일 때의, 광 취출 효율 및 축상 방사속을 비교하였다.
조화면 (A) (도 19) 와 조화면 (B) (도 20) 는, 모두, 각각이 삼각 격자의 격자 위치에 위치하는 복수의 돌기를 가지고 있고, 삼각 격자의 격자 피치 (4.5 ㎛) 및 돌기의 높이 (5.7 ㎛) 는 동일하다. 상이한 것은 돌기의 형상으로, 조화면 (A) 에서는 돌기 (15A) 가 원추인데 반하여, 조화면 (B) 에서는 돌기 (15B) 가, 원주의 선단측을 원추상으로 날카롭게 한 형상을 가지고 있다.
조화면 (A) 에 있어서의 각 돌기 (15A) 의 저면의 직경은 삼각 격자의 피치와 동일하다. 즉, 복수의 돌기 (15A) 는, 어느 1 개에 대해서도, 그 주위의 6 개가 접촉하도록 배치되어 있다.
한편, 조화면 (B) 에 있어서는, 복수의 돌기 (15B) 의 각각은, 주위의 6 개와의 사이에 소정의 간격을 가지고 있다. 시뮬레이션에서는, 돌기 (15B) 의 저면 (원주 부분의 저면) 의 직경은 3.0 ㎛ 로 하고, 선단측의 원추 부분의 높이는 2.7 ㎛ 로 하였다.
그 밖의 시뮬레이션 조건에 대해서는 다음과 같이 설정하였다.
질화물계 LED (100) 의 발광 파장은 405 ㎚ 인 것으로 하였다. GaN 기판 (110) 은 굴절률 2.53 을 갖는 것으로 하고, 그 사이즈는 가로세로 350 ㎛ ×350 ㎛, 두께 100 ㎛ 로 하였다. 다층 에피택셜막 (120) 의 두께는 10 ㎛ 로 하였다. 편의를 위해서, 다층 에피택셜막 (120) 은 그 내부가 광학적으로 일률적인 것으로 하고, 그 굴절률은 GaN 기판 (110) 과 동일하게 하였다. 또한, GaN 기판 (110) 및 다층 에피택셜막 (120) 은 소쇠 계수 1×10-7 을 갖는 것으로 설정하였다. ITO 로 형성된 투광성 전극 (130) 은, 굴절률 2.0, 소쇠 계수 0.02, 면적 58656 ㎛2 를 갖는 것으로 설정하였다. p 전극 패드 (140) 와 n 전극 패드 (150) 는 모두 직경 100 ㎛ 로 하고, 굴절률 1.5, 소쇠 계수 1.88 을 갖는 것으로 하였다. 이 굴절률 및 소쇠 계수는 Au 의 값을 참조한 것이다. 단순화를 위해서, 패시베이션막 (160) 은 생략하였다. GaN 기판 (110) 의 이면을 제외하고, 질화물계 LED (100) 의 표면은 매끄러운 광학 표면인 것으로 하였다.
질화물계 LED (100) 는 반사율 80 ％ 의 플랫인 확산 반사판 상에, 전극 패드 (140 과 150) 가 그 확산 반사판의 표면에 접하도록, 즉, 플립 칩 실장의 자세로 설치되어 있는 것으로 하였다. 또한, 질화물계 LED (100) 를 둘러싸는 매체는 굴절률 1 을 갖는 것으로 하였다.
시뮬레이션은 ORA 사 (현 Synopsis 사) 의 조명 설계 해석 소프트웨어인 LightTools (등록 상표) 를 이용하여 광선 추적법에 의해 실시하였다. 활성층 (122) 으로부터 나오는 광선 에너지에 대한, 질화물계 LED (100) 의 내부로부터 외측의 매체 중으로 탈출하는 광선 에너지의 비를, 광 취출 효율로서 산출하였다. 또한, 축상 방향 (발광층 (122) 에 평행한 평면이라고 간주한 GaN 기판 (110) 의 이면에 대한 법선 방향) 을 중심으로 하는 소정의 각도 범위 내에 방사되는 광선 에너지를, 축상 방사속로서 산출하였다.
시뮬레이션의 결과를 표 1 에 나타낸다. 광 취출 효율과 축상 방사속은 모두, GaN 기판 (110) 의 이면이 조화면 (B) 일 때의 값을 1 로 한 상대값으로 나타냈다.
Figure pct00001
표 1 에는 ±30°, ±20°, ±10°라는 3 종류의 축상 방사속이 나타나 있다. 이들은, 각각, 발광층 (122) 에 평행한 평면이라고 간주한 GaN 기판 (110) 의 이면에 대한 법선 방향으로부터 30°, 20°, 10°의 범위 내에 방사되는 광선만이 축상 방사속에 기여하는 것으로 가정했을 때의 값을 나타내고 있다.
표 1 의 시뮬레이션 결과는, 조화면 (A) 가 조화면 (B) 보다 광 취출 효율의 개선 효과가 높은 것을 나타내고 있다. 또한, GaN 기판 (110) 의 이면이 조화면 (A) 인 질화물계 LED (100) 는, 그 이면이 조화면 (B) 인 것에 비하여, 축상 방사속이 현저하게 높은 것이 되는 것을 나타내고 있다. 후자는, GaN 기판 (110) 의 이면을 조화면 (A) 로 했을 때가, 조화면 (B) 로 했을 때보다, 질화물계 LED (100) 를 플립 칩 실장한 발광 장치의 축상 광도가 훨씬 높아지는 것을 의미하고 있다.
이상, 본 발명을 구체적인 실시형태에 입각하여 설명했지만, 본 발명은 본 명세서에 있어서 명시된 실시형태에 한정되는 것이 아니고, 그 취지를 일탈하지 않는 범위 내에 있어서 다양하게 변형할 수 있다.
(부기)
추가로, 다음의 발명을 개시한다.
(E1) 질화물 반도체 기판 또는 질화물 반도체층의 일방 면 상에 형성되고, Hf 가 1×1019 ㎝-3 이상 2×1021 ㎝-3 이하의 농도로 첨가된 질화물 반도체막과 그 질화물 반도체막의 표면에 형성된 전극 패드를 갖는 반도체 소자.
(E2) 상기 질화물 반도체 기판 또는 질화물 반도체층의 타방 면 상에 질화물 반도체로 이루어지는 발광 구조를 갖는, 상기 (E1) 의 반도체 소자.
(E3) 상기 질화물 반도체막이, 상기 질화물 반도체 기판 또는 질화물 반도체층의 상기 일방 면의 전체 또는 대략 전체를 덮도록 형성되어 있는, 상기 (E2) 의 반도체 소자.
(E4) 상기 질화물 반도체막의 두께가 0.1 ∼ 5 ㎛ 인, 상기 (E3) 의 반도체 소자.
(E5) 상기 질화물 반도체 기판 또는 질화물 반도체층의 캐리어 농도가 5×1017 ㎝-3 이하인, 상기 (E4) 의 반도체 소자.
(E6) 상기 질화물 반도체막의 표면에 조화 영역과 평탄 영역이 형성되어 있으며, 상기 전극 패드는 그 평탄 영역 상에 형성되어 있는, 상기 (E2) ∼ (E5) 의 어느 것의 반도체 소자.
(E7) 질화물 반도체 기판 또는 질화물 반도체층의 일방 면 상에, Hf 가 1×1019 ㎝-3 이상 2×1021 ㎝-3 이하의 농도로 첨가된 질화물 반도체막을 형성하는 제 1 단계와, 그 질화물 반도체막의 표면에 전극 패드를 형성하는 제 2 단계를 갖는 반도체 소자의 제조 방법.
(E8) 상기 질화물 반도체 기판 또는 질화물 반도체층의 타방 면 상에 질화물 반도체로 이루어지는 발광 구조가 형성되어 있는, 상기 (E7) 의 제조 방법.
(E9) 상기 질화물 반도체막을, 상기 질화물 반도체 기판 또는 질화물 반도체층의 상기 일방 면의 전체 또는 대략 전체를 덮도록 형성하는, 상기 (E8) 의 제조 방법.
(E10) 상기 질화물 반도체막의 두께가 0.1 ∼ 5 ㎛ 인, 상기 (E9) 의 제조 방법.
(E11) 상기 질화물 반도체 기판 또는 질화물 반도체층의 캐리어 농도가 5×1017 ㎝-3 이하인, 상기 (E10) 의 제조 방법.
(E12) 상기 제 1 단계 후에, 상기 질화물 반도체막의 표면에 조화 영역과 평탄 영역을 형성하는 제 3 단계를 갖고, 상기 제 2 단계에서는 상기 전극 패드를 그 평탄 영역 상에 형성하는, (E8) ∼ (E11) 의 어느 것의 제조 방법.
(E13) 상기 제 1 단계 후에, 상기 질화물 반도체막의 표면의 적어도 일부를 마스크 패턴을 사용하지 않고 웨트 에칭 또는 드라이 에칭함으로써 자연스러운 조화면으로 하는 제 4 단계를 갖는, 상기 (E7) ∼ (E12) 의 어느 것의 제조 방법.
(E14) 상기 제 1 단계에 있어서의 상기 질화물 반도체막의 성막 온도가 700 ℃ 이하인, 상기 (E7) ∼ (E13) 의 제조 방법.
(E15) 상기 제 1 단계에 있어서의 상기 질화물 반도체막의 형성 방법이 PXD 법을 포함하는, 상기 (E7) ∼ (E14) 의 제조 방법.
100, 101, 102, 103, 200, 300 ; 질화물계 LED
110, 210, 310 ; GaN 기판
110a, 210a, 310a ; 앞면
110b, 210b, 310b ; 이면
110b-1, 210b-1, 310b-1 ; 조화 영역
110b-2, 210b-2, 310b-2 ; 평탄 영역
120, 220, 320 ; 다층 에피택셜막
121, 221, 321 ; n 형층
122, 222, 322 ; 활성층
123, 223, 323 ; p 형층
130, 230, 330 ; 투광성 전극
140, 240, 340 ; p 전극 패드
150, 250, 350 ; n 전극 패드
160, 260, 360 ; 패시베이션막
S1, S2, S3 ; 지지 부재

Claims (14)

  1. 질화물 반도체 기판의 앞면 상에 질화물 반도체로 이루어지는 발광 구조를 갖는 질화물계 LED 로서,
    상기 기판의 이면에는 조화 (粗化) 영역이 형성되어 있으며,
    상기 조화 영역은 복수의 돌기를 가지고 있고,
    상기 복수의 돌기 각각은 정점 (頂点) 또는 정면 (頂面) 을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 상기 수평 단면의 면적이 상기 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
    또한, 상기 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
    상기 발광 구조에서 발생하는 광이 상기 조화 영역을 통하여 외부로 출사되는 것을 특징으로 하는 질화물계 LED.
  2. 질화물 반도체 기판과, 상기 기판 상에 적층된 다층막 구조의 질화물 반도체로 이루어지는 발광부를 포함하는 질화물 반도체 적층체를 갖는 질화물계 LED 로서,
    상기 적층체의 상기 기판측의 면에는 조화 영역이 형성되어 있으며,
    상기 조화 영역은 복수의 돌기를 가지고 있고,
    상기 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 상기 수평 단면의 면적이 상기 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
    또한, 상기 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
    상기 발광부에서 발생하는 광이 상기 조화 영역을 통하여 외부로 출사되는 것을 특징으로 하는 질화물계 LED.
  3. n 형 질화물 반도체층, 활성층 및 p 형 질화물 반도체층을 포함하는 복수의 질화물 반도체층이 제 1 질화물 반도체층의 일방의 면 상에 적층되어 있고,
    상기 제 1 질화물 반도체층의 타방의 면에는 조화 영역이 형성되어 있으며,
    상기 조화 영역은 복수의 돌기를 가지고 있고,
    상기 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 상기 수평 단면의 면적이 상기 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
    또한, 상기 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
    상기 활성층에서 발생하는 광이 상기 조화 영역을 통하여 외부로 출사되는 것을 특징으로 하는 질화물계 LED.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 육각형인, 질화물계 LED.
  5. 제 4 항에 있어서,
    상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 정육각형인, 질화물계 LED.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 복수의 돌기 각각이 삼각 격자의 격자 위치에 배치되어 있고, 또한, 상기 복수의 돌기 각각의 높이는 상기 삼각 격자의 피치의 0.4 ∼ 1.5 배인, 질화물계 LED.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 복수의 돌기 각각의 높이가 1 ∼ 8 ㎛ 인, 질화물계 LED.
  8. 질화물 반도체로 이루어지는 발광 구조가 앞면 상에 형성된 질화물 반도체 기판의 이면에, 조화 영역을 형성하는 제 1 단계를 갖고,
    상기 조화 영역은 복수의 돌기를 가지고 있고,
    상기 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 상기 수평 단면의 수평 단면적이 상기 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
    또한, 상기 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
    상기 제 1 단계에서는 상기 기판을 드라이 에칭법으로 가공함으로써 상기 조화 영역을 형성하는, 질화물계 LED 의 제조 방법.
  9. 질화물 반도체 기판과, 상기 기판 상에 적층된 다층막 구조의 질화물 반도체로 이루어지는 발광부를 포함하는 질화물 반도체 적층체를 준비하는 제 1 단계와,
    상기 적층체의 상기 기판측의 면에 조화 영역을 형성하는 제 2 단계를 갖고,
    상기 조화 영역은 복수의 돌기를 가지고 있고,
    상기 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 상기 수평 단면의 수평 단면적이 상기 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
    또한, 상기 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
    상기 제 2 단계에서는, 상기 질화물 반도체 적층체를 드라이 에칭법으로 가공함으로써 상기 조화 영역을 형성하는, 질화물계 LED 의 제조 방법.
  10. n 형 질화물 반도체층, 활성층 및 p 형 질화물 반도체층을 포함하는 복수의 질화물 반도체층이 제 1 질화물 반도체층의 일방의 면 상에 적층된 다층 구조를 준비하는 제 1 단계와, 상기 제 1 질화물 반도체층의 타방의 면에 조화 영역을 형성하는 제 2 단계를 갖고,
    상기 조화 영역은 복수의 돌기를 가지고 있고,
    상기 복수의 돌기 각각은 정점 또는 정면을 갖고, 또한, 그 수평 단면이 인접하는 다른 돌기와 접하는 부분을 제외하고 원형이며, 또한, 상기 수평 단면의 수평 단면적이 상기 정점 또는 정면에 가까워짐에 따라 감소하고 있고,
    또한, 상기 복수의 돌기는, 어느 1 개에 대해서도 다른 6 개가 접촉하도록 배치되어 있고,
    상기 제 2 단계에서는, 상기 제 1 질화물 반도체층을 드라이 에칭법으로 가공함으로써 상기 조화 영역을 형성하는, 질화물계 LED 의 제조 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 육각형인, 질화물계 LED 의 제조 방법.
  12. 제 11 항에 있어서,
    상기 조화 영역을 평면에서 봤을 때의 상기 복수의 돌기 각각의 외주 형상이 정육각형인, 질화물계 LED 의 제조 방법.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 복수의 돌기 각각이 삼각 격자의 격자 위치에 배치되어 있고, 또한, 상기 복수의 돌기 각각의 높이는 상기 삼각 격자의 피치의 0.4 ∼ 1.5 배인, 질화물계 LED 의 제조 방법.
  14. 제 8 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 복수의 돌기 각각의 높이가 1 ∼ 8 ㎛ 인, 질화물계 LED 의 제조 방법.
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