JP5983684B2 - Ｌｅｄ素子 - Google Patents

Ｌｅｄ素子 Download PDF

Info

Publication number
JP5983684B2
JP5983684B2 JP2014136930A JP2014136930A JP5983684B2 JP 5983684 B2 JP5983684 B2 JP 5983684B2 JP 2014136930 A JP2014136930 A JP 2014136930A JP 2014136930 A JP2014136930 A JP 2014136930A JP 5983684 B2 JP5983684 B2 JP 5983684B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
led element
heterostructure
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014136930A
Other languages
English (en)
Other versions
JP2016015411A (ja
Inventor
晃平 三好
晃平 三好
月原　政志
政志 月原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ushio Denki KK
Original Assignee
Ushio Denki KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ushio Denki KK filed Critical Ushio Denki KK
Priority to JP2014136930A priority Critical patent/JP5983684B2/ja
Priority to TW104115597A priority patent/TW201607076A/zh
Priority to US15/322,602 priority patent/US9954138B2/en
Priority to PCT/JP2015/068609 priority patent/WO2016002684A1/ja
Publication of JP2016015411A publication Critical patent/JP2016015411A/ja
Application granted granted Critical
Publication of JP5983684B2 publication Critical patent/JP5983684B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/002—Devices characterised by their operation having heterojunctions or graded gap
    • H01L33/0025—Devices characterised by their operation having heterojunctions or graded gap comprising only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)

Description

本発明はＬＥＤ素子に関し、特に窒化物半導体で構成されたＬＥＤ素子に関する。
従来、窒化物半導体で構成されたＬＥＤ素子としては、青色ＬＥＤで代表されるように、サファイア基板上にエピタキシャル成長によって半導体層構造体（積層半導体基板）を形成している。このような技術は、例えば下記特許文献１や特許文献２に開示されている。
特許文献１には、サファイア基板の上に、ｎ−ＧａＮよりなるｎ型コンタクト層と、ｎ−ＡｌＧａＮよりなるｎ型クラッド層と、ｎ−ＩｎＧａＮよりなる活性層と、ｐ−ＡｌＧａＮよりなるｐ型クラッド層と、ｐ−ＧａＮよりなるｐ型コンタクト層とが順に積層された構造を有したＬＥＤが開示されている。活性層は、単一量子井戸構造又は多重量子井戸構造で実現されている。
そして、サファイア基板とｎ型コンタクト層との間には、ＧａＮ、ＡｌＧａＮ又はＡｌＮよりなるバッファ層が形成されている。活性層を形成するｎ−ＩｎＧａＮには、ＳｉやＧｅなどのドナー不純物及び／又はＺｎやＭｇなどのアクセプター不純物がドープされている。
特許文献２には、ＬＥＤを形成する積層半導体基板において、ｃ軸方向に面方位が揃ったＡｌＮ上に、それよりも格子定数が大きく、且つｃ軸方向に面方位が揃ったＧａＮ層を成長形成させ、その上にそれよりも格子定数が小さいｎ−ＡｌＧａＮ層、多重量子井戸構造を有する活性層、ｐ−ＡｌＧａＮ層を順次形成する内容が開示されている。
特開平１０−９３１３８号公報 特開２００５−２０９９２５号公報
ＧａＮやＡｌＧａＮなどの窒化物半導体は、ウルツ鉱型結晶構造（六方晶構造）を有している。ウルツ鉱型結晶構造の面は、４指数表記（六方晶指数）にて、ａ１、ａ２、ａ３及びｃで示される基本ベクトルを用いて結晶面や方位が表される。基本ベクトルｃは、［０００１］方向に延びており、この方向は「ｃ軸」と呼ばれる。ｃ軸に垂直な面は「ｃ面」又は「（０００１）面」と呼ばれる。
従来、窒化物半導体を用いて半導体発光素子を作製する場合、窒化物半導体結晶を成長させる基板として、ｃ面基板を主面に有する基板が使用される。実際にはこの基板上に低温下でＧａＮ層を成長させ、更にその上層に窒化物半導体層を成長させる。
図１０は、従来のＬＥＤ素子９０の構造を示す概略断面図である。なお、以下の図面において、実際の寸法比と図面上の寸法比は必ずしも一致しない。
ＬＥＤ素子９０は、例えばサファイアからなる成長基板９１の上層に、膜厚３μｍのＧａＮからなるアンドープ層９２と、アンドープ層９２の上層に、例えば膜厚１．５μｍのｎ−ＡｌＧａＮからなるｎ型クラッド層９３を有する。更に、ＬＥＤ素子９０は、ｎ型クラッド層９３の上層に、例えば膜厚２ｎｍのＩｎＧａＮからなる発光層と、膜厚５ｎｍのＡｌＧａＮからなる障壁層とが交互に周期的に積層されてなるＭＱＷ（Multi-quantum Well：多重量子井戸）を構成した活性層９４を有する。
更に、ＬＥＤ素子９０は、活性層９４の上層に、例えばｐ−ＡｌＧａＮ層からなるｐ型クラッド層９５を有し、その上層にｐ＋−ＧａＮ層からなるｐ型コンタクト層９６を有する。
ここで、ＧａＮとＡｌＮには格子定数に差が存在する。具体的には、ＧａＮの格子定数は、ａ軸方向に関しては０．３１８９ｎｍ、ｃ軸方向に関しては０．５１８５ｎｍであるのに対し、ＡｌＮの格子定数は、ａ軸方向に関しては０．３１１２ｎｍ、ｃ軸方向に関しては０．４９８２ｎｍである。このため、ＧａＮからなるアンドープ層９２の上層に、ＧａＮよりも格子定数の小さいＡｌＮを含むＡｌＧａＮからなるｎ型クラッド層９３を成長させると、ｎ型クラッド層９３には格子不整合に起因した引張応力９９が生じる。なお、引張応力９９が示す矢印は、応力の向きを表している。引張応力９９は、ｎ型クラッド層９３の膜厚の増大と共に増大し、ある閾値を超えると表面荒れやクラック、結晶欠陥に伴うミスフィット転位が生じて発光効率の低下を招く。
一方、ｎ型クラッド層９３の膜厚を薄くし過ぎた場合、ｐ型コンタクト層９６の上面に形成される給電端子とｎ型クラッド層９３の間に電圧を印加すると、給電端子から基板面に直交する方向に電流の大半が流れてしまう。つまり、活性層９４内の一部の領域のみに電流が流れてしまい、発光領域が少なくなって結果的に発光効率の低下を招く。更に、活性層９４の一部に電流が流れるために、局部的に電流集中が起こり、活性層９４内でのキャリアの不均一性が生じて高い発光強度を得ることができない。
本発明は、上記の課題に鑑み、活性層に隣接するｎ型半導体層の格子不整合に起因した課題を生じさせることなく、活性層内の水平方向の電流広がりを確保して、発光効率を向上させたＬＥＤ素子を実現することを目的とする。
本発明のＬＥＤ素子は、
ｎ型窒化物半導体で構成された第一半導体層と、
前記第一半導体層の上層に形成され、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（０＜ｘ１＜１，０＜ｙ１＜１，０＜ｚ１＜１，ｘ１＋ｙ１＋ｚ１＝１）の四元混晶で構成された第二半導体層と、
前記第二半導体層の上層に形成され、膜厚が１０ｎｍ以上のＩｎｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜１）で構成される第三半導体層と、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（０＜ｘ３＜１，０＜ｙ３＜１，０≦ｚ３＜１，ｘ３＋ｙ３＋ｚ３＝１）で構成された第四半導体層との積層構造で構成されたヘテロ構造体と、
前記ヘテロ構造体の上層に形成され、ｐ型窒化物半導体で構成された第五半導体層とを備えたことを特徴とする。
Ｉｎｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜１）で構成される第三半導体層と、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（０＜ｘ３＜１，０＜ｙ３＜１，０≦ｚ３＜１，ｘ３＋ｙ３＋ｚ３＝１）で構成された第四半導体層のヘテロ接合により、両材料のバンドギャップの相違から両層の界面にバンドベンディング領域が形成される。このバンドベンディング領域に、水平方向に移動度の高い二次元電子ガス層が形成される。
ここで、本発明に係るＬＥＤ素子が備える第三半導体層は、一般的なＭＱＷ構造の井戸層を構成するために形成されるＩｎＧａＮの膜厚（例えば２ｎｍ程度）よりも、十分に厚い１０ｎｍ以上としている。一般的なＭＱＷ構造では、量子シュタルク効果による発光割合の低下を防ぐために、ＩｎＧａＮの膜厚は２ｎｍ程度とされており、厚くても高々７ｎｍ以下とされている。
このように、第三半導体層の膜厚を大きくすることで、Ｉｎｘ２Ｇａ１−ｘ２Ｎによって形成されるほぼ平坦なバンド領域を広くし、電子を確保する容量を増加することができる。この領域に電子が十分に蓄積されるまでの間、第四半導体層を構成するＡｌｘ３Ｇａｙ３Ｉｎｚ３Ｎによって形成される障壁を電子が超えられない。この間、二次元電子ガスが界面に平行な方向に移動するため、電子が水平方向に拡散する。
つまり、電子が十分に水平方向に拡散し、バンドベンディング領域及びほぼ平坦なバンド領域内に十分な量の電子が蓄積された段階で、電子がＡｌｘ３Ｇａｙ３Ｉｎｚ３Ｎの障壁を超えてｐ型窒化物半導体で構成された第五半導体層側に移動する。つまり、電流がｐ型半導体層（第五半導体層）側から、ｎ型半導体層（第一半導体層）側に流れるまでに、いったん水平方向に電子の広がりが実現される。これにより、ヘテロ構造体内を流れる電流が水平方向に広がるので、ヘテロ構造体の全体で発光させることができ、発光効率を高めることができる。
ところで、従来の半導体発光素子においては、ｎ型半導体層の上層に、ＩｎＧａＮ／ＡｌＧａＮの多周期構造からなるＭＱＷを有する構成であった。ここで、ＭＱＷの下層に位置するｎ型半導体層としては、発光波長に応じてＧａＮやＡｌＧａＮが用いられる。ＩｎＮの格子定数は、ａ軸方向に関しては０．３５４０ｎｍ、ｃ軸方向に関しては０．５７０５ｎｍである。つまり、ＩｎＧａＮは、ＧａＮやＡｌＧａＮよりも格子定数の大きいＩｎＮを含む混晶である。このため、ＭＱＷを構成するＩｎＧａＮ層に対しては圧縮応力が発生し、この応力によりＩｎＧａＮ層に対して圧電分極（ピエゾ分極）が生じる。
図１は、ＩｎＧａＮ／ＡｌＧａＮで構成されたＭＱＷのエネルギーバンド図を模式的に示したものである。なお、図１において、（ａ）は、上記圧電分極に起因した内部電界を考慮せずに模式的に描いたエネルギーバンド図であり、（ｂ）は内部電界を考慮して模式的に描いたエネルギーバンド図である。
図１（ａ）に示すように、内部電界が存在しない場合、エネルギーバンド図は平坦となる。しかし、上述したように、実際にはＭＱＷに内部電界が存在する。電子と正孔は電気的に逆であるため、この内部電界は電子と正孔を空間的に離す方向に係る力として作用する。すなわち、この内部電界の影響を受けて、電子の波動関数と正孔の波動関数が分離され、再結合確率が低下してしまう。このことは、図１（ｂ）に示す伝導帯１０１と価電子帯１０２の形状にも現れている。
上述したように、内部電界によって、電子の波動関数と正孔の波動関数が引き離される方向に力が働く。そこで、従来、発光効率を向上させるためには、ＭＱＷの井戸幅を狭く、すなわちＩｎＧａＮ膜厚を薄くして発光素子を形成していた。一般的なＭＱＷ構造における井戸幅は、上述したように２ｎｍ以下程度である。
しかし、本発明の構成では、Ｉｎｘ２Ｇａ１−ｘ２Ｎで構成される第三半導体層の膜厚を従来のＭＱＷと比べて厚膜とすることで平坦なバンド領域を拡げ、二次元電子ガスによる電子の拡散を利用している。このため、格子不整合によるバンドの歪みの問題は従来のＭＱＷの構成と比べて顕著化してしまう。
そこでこの問題に対処すべく、本発明のＬＥＤ素子は、上記の構成のように第一半導体層とヘテロ構造体との間にＡｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（０＜ｘ１＜１，０＜ｙ１＜１，０＜ｚ１＜１，ｘ１＋ｙ１＋ｚ１＝１）の四元混晶で構成された第二半導体層を備えている。第二半導体層は第三半導体層と同様にＩｎを含む窒化物半導体層で構成されているため、第二半導体層と第三半導体層の格子定数の差は小さい。このため、第二半導体層を設けずに第一半導体層の上層にヘテロ構造体を形成した場合と比べて、ヘテロ構造体内に生じる内部電界を小さくすることができる。
ここで、第二半導体層の膜厚を１０ｎｍ以上とするのがより好ましい。第二半導体層の膜厚を厚く形成することにより、格子定数差の緩和効果がより高められ、ヘテロ構造体内に生じる内部電界をより小さくすることができる。また、膜厚を１０ｎｍ以上とすることで、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ層の表面モフォロジーを改善することができる。なお、第二半導体層は、結晶欠陥が生じない臨界膜厚以下とするのが好ましい。
また、上記構成において、ヘテロ構造体は、第二半導体層の直上層として形成されているものとしても構わないし、第二半導体層の上面に、膜厚１−２ｎｍ程度の窒化物半導体層を介して形成されているものとしても構わない。
なお、以下では、第二半導体層を「ＡｌＧａＩｎＮ」と記載することがあるが、これは、Ａｌ、Ｇａ、Ｉｎ及びＮの組成比の記述を単に省略して記載したものであって、それぞれの組成比が１：１である場合に限定する趣旨ではない。「ＡｌＧａＮ」、「ＩｎＧａＮ」という記述についても同様の趣旨である。
ここで、第一半導体層は、ＡｌＧａＮで構成されるものとすることができる。
また、第三半導体層の膜厚を１０ｎｍ以上２５ｎｍ以下とするものとしても構わない。「発明を実施するための形態」の項で後述されるように、第三半導体層の膜厚を２５ｎｍよりも厚く、例えば３０ｎｍにした場合、結晶欠陥などの問題が顕在化して、光出力が低下する場合があることが分かった。つまり、第三半導体層の膜厚は、結晶欠陥が生じない臨界膜厚以下とするのが好ましい。かかる構成とすることで、従来のＬＥＤ素子よりも更に高い光出力を得ることができる。なお、第三半導体層の膜厚をこの範囲内とすることで、素子のＥＳＤ（Electro Static Discharge：静電気放電）に対する耐圧を向上させる効果も得られる。
また、ヘテロ構造体は、第三半導体層と第四半導体層とが複数周期繰り返されて構成されるものとしても構わない。
このような構成とした場合、ヘテロ接合の界面が複数形成されることから、二次元電子ガス層が形成される領域が複数形成される。また、電子蓄積層として機能するＩｎｘ２Ｇａ１−ｘ２Ｎによって形成されるほぼ平坦なバンド領域も複数形成される。これにより、電流拡がりの効果を更に高めることができ、光出力を更に向上させることができる。
なお、第四半導体層をＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１）で構成しても構わない。本発明者の鋭意研究により、ヘテロ構造体が複数周期繰り返される場合において、全ての第四半導体層をＡｌｘ３Ｇａ１−ｘ３Ｎで構成した場合においても、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎの四元混晶層からなる第二半導体層をヘテロ構造体と第一半導体層との間に設けることで、光出力が向上することが見出された。なお、第一半導体層側のヘテロ構造体の直下に第二半導体層を構成した場合、第二半導体層は第一障壁層（ファーストバリア）を構成する。
なお、第四半導体層は、アンドープ層であってもｎ型半導体層であっても構わない。なお、第四半導体層をｎ型半導体層とすべくＳｉをドープすることにより、ＬＥＤ素子の光出力を向上させることができる。本発明の構成によれば、従来のＭＱＷを備えたＬＥＤ素子と比較して、Ｓｉドープ濃度を高くすることができるため、高電流注入時における動作電圧を低減させる効果も得られる。
また、本発明のＬＥＤ素子は、ピーク発光波長が３６２ｎｍ以上、３９５ｎｍ以下である素子として構成することができる。
本発明のＬＥＤ素子は、従来のＭＱＷを備えたＬＥＤ素子よりも厚膜で活性層（ヘテロ構造体）を構成しているため、従来よりも活性層内の水平方向の電流広がりが確保され、発光効率が向上する。そして、本発明のＬＥＤ素子が備える第二半導体層によって、格子定数差が緩和されるため、活性層に隣接するｎ型半導体層の格子不整合に起因した課題も解消する。
ＩｎＧａＮ／ＡｌＧａＮで構成されたＭＱＷのエネルギーバンドを模式的に示した図面である。 本発明のＬＥＤ素子の構造を示す概略断面図である。 本発明のＬＥＤ素子の別の構造を示す概略断面図である。 第三半導体層のＩｎ組成を変化させたときの、ＬＥＤ素子のピーク発光波長と光出力の関係を示すグラフである。 ヘテロ構造体の理想的なエネルギーバンド図を模式的に示したものである。 ヘテロ構造体のエネルギーバンド図をピエゾ電界の影響を反映して模式的に示したものである。 ヘテロ構造体の伝導帯のエネルギーバンド図を、半導体材料の相互作用を反映させて模式的に示したものである。 ヘテロ構造体の伝導帯のエネルギーバンド図を、半導体材料の相互作用を反映させて模式的に示したものである。 実施例１、実施例２、参考例、及び従来例の各ＬＥＤ素子の光出力を対比したグラフである。 第二半導体層の膜厚を一定とし、Ｉｎ組成を変化させて製造した各ＬＥＤ素子の光出力を対比したグラフである。 ＬＥＤ素子において、第三半導体層の膜厚を変化させたときの、膜厚と得られる光出力の関係を示すグラフである。 実施例１、実施例２、参考例、及び比較例の各ＬＥＤ素子の歩留まりを示す表である。 従来のＬＥＤ素子の構造を示す概略断面図である。
［構造］
図２は、本発明のＬＥＤ素子の構造を示す概略断面図である。以下の各図面において、実際の寸法比と図面上の寸法比は必ずしも一致しない。
本発明のＬＥＤ素子１は、サファイアなどの成長基板１１の上層に、アンドープ層１３を有し、その上層にｎ型窒化物半導体で構成された第一半導体層１５を有する。第一半導体層１５は、ｎ型クラッド層を構成する。
ＬＥＤ素子１は、更に第一半導体層１５の上層に、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（０＜ｘ１＜１，０＜ｙ１＜１，０＜ｚ１＜１，ｘ１＋ｙ１＋ｚ１＝１）の四元混晶で構成された第二半導体層５を有する。そして、ＬＥＤ素子１は、第二半導体層５の上層に、Ｉｎｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜１）で構成される第三半導体層３と、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（０＜ｘ３＜１，０＜ｙ３＜１，０≦ｚ３＜１，ｘ３＋ｙ３＋ｚ３＝１）で構成された第四半導体層４との積層構造で構成されたヘテロ構造体２を有する。
ＬＥＤ素子１は、更にヘテロ構造体２の上層に、ｐ型窒化物半導体で構成された第五半導体層１９を有する。第五半導体層１９はｐ型クラッド層を構成する。なお、図２に示すＬＥＤ素子１は、この第五半導体層１９の上層に、ｐ型不純物が高濃度にドープされたｐ型コンタクト層２１を備える。以下、ＬＥＤ素子１の構成について詳述する。
（成長基板１１）
成長基板１１は、サファイア基板で構成される。なお、サファイアの他、Ｓｉ，ＳｉＣ，ＧａＮ，ＹＡＧなどで構成しても構わない。
（アンドープ層１３）
アンドープ層１３は、ＧａＮにて形成される。より具体的には、ＧａＮよりなる低温バッファ層と、その上層にＧａＮよりなる下地層によって形成される。
（第一半導体層１５）
第一半導体層１５は、本実施形態ではｎ−ＡｌＧａＮで構成され、ｎ型不純物としてＳｉ，Ｇｅ，Ｓ，Ｓｅ，Ｓｎ，Ｔｅなどがドープされている。なお、アンドープ層１３に接触する領域にｎ−ＧａＮで構成される層（保護層）を含む構成としても構わない。この場合、保護層にはＳｉ，Ｇｅ，Ｓ，Ｓｅ，Ｓｎ，Ｔｅなどのｎ型不純物がドープされており、特にＳｉがドープされているのが好ましい。本実施形態では、一例として第一半導体層１５をｎ−Ａｌ０．１Ｇａ０．９Ｎで形成している。
また、第一半導体層１５をｎ−ＧａＮで構成しても構わない。
（第五半導体層１９）
第五半導体層１９は、本実施形態ではｐ−ＡｌＧａＮで構成され、Ｍｇ，Ｂｅ，Ｚｎ，Ｃなどのｐ型不純物がドープされている。本実施形態では、一例として第五半導体層１９をｐ−Ａｌ０．３Ｇａ０．７Ｎとｐ−Ａｌ０．０７Ｇａ０．９３Ｎの積層構造で形成している。なお、ｐ型コンタクト層２１に接触する領域にＧａＮで構成される層（保護層）を含む構成としても構わない。この場合、保護層に、Ｍｇ，Ｂｅ，Ｚｎ，Ｃなどのｐ型不純物がドープされているものとして構わない。
（ｐ型コンタクト層２１）
ｐ型コンタクト層２１は、例えばｐ−ＧａＮで構成される。特にＭｇ，Ｂｅ，Ｚｎ，Ｃなどのｐ型不純物が高濃度にドープされてｐ＋−ＧａＮ層で構成される。
（第二半導体層５）
第二半導体層５は、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（０＜ｘ１＜１，０＜ｙ１＜１，０＜ｚ１＜１，ｘ１＋ｙ１＋ｚ１＝１）の四元混晶で構成されている。本実施形態では、一例として、第二半導体層５が膜厚２０ｎｍのＡｌ０．０６Ｇａ０．９２Ｉｎ０．０２Ｎで構成されているものとして説明する。
（ヘテロ構造体２）
上述したように、ヘテロ構造体２は、Ｉｎｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜１）で構成される第三半導体層３と、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（０＜ｘ３＜１，０＜ｙ３＜１，０≦ｚ３＜１，ｘ３＋ｙ３＋ｚ３＝１）で構成された第四半導体層４との積層構造で構成される。本実施形態において、ヘテロ構造体２はＬＥＤ素子１の活性層を構成する。すなわち、Ｉｎｘ２Ｇａ１−ｘ２Ｎで構成された第三半導体層３が発光層を構成し、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎで構成された第四半導体層４が障壁層を構成する。
本実施形態では、一例として、第三半導体層３は膜厚が１５ｎｍのＩｎ０．０２Ｇａ０．９８Ｎで構成されており、第四半導体層４は膜厚が２０ｎｍのｎ−Ａｌ０．０６Ｇａ０．９４Ｎで構成されているものとして説明する。
ところで、図１０に示す従来のＬＥＤ素子１が備える活性層９４は、発光層を構成するＩｎＧａＮと障壁層を構成するＡｌＧａＮが複数周期繰り返されて形成されていた。より詳細には、発光層を構成するＩｎＧａＮ層を挟持するようにＡｌＧａＮ層が構成されている。
これに対し、ＬＥＤ素子１は、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎで構成されている第二半導体層５がｎ層側の最初の障壁層（ファーストバリア）を構成する。Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎで構成された第二半導体層５及びＡｌｘ３Ｇａｙ３Ｉｎｚ３Ｎで構成された第四半導体層４と比べて、Ｉｎｘ２Ｇａ１−ｘ２Ｎで構成された第三半導体層３のバンドギャップは小さい。このため、第二半導体層５及び第四半導体層４が障壁層を構成し、第三半導体層３が発光層を構成する。
なお、図３に示すように、ＬＥＤ素子１は、ヘテロ構造体２を複数周期繰り返してなる多層構造部２Ａを備えるものとしても構わない。この場合、ｎ層側、すなわち第一半導体層１５に最も近い位置に形成された第三半導体層３は、第二半導体層５と第四半導体層４に挟持された発光層を構成する。また、第一半導体層１５に最も近い位置に形成された第三半導体層３以外の第三半導体層３は、複数の第四半導体層４に挟持された発光層を構成する。
図３に示すＬＥＤ素子１においては、多層構造部２Ａの最上層に位置する第四半導体層４の上層に、第五半導体層１９及びｐ型コンタクト層２１を備える構成である。多層構造部２Ａの最上層に位置する第四半導体層４が最終障壁層（ラストバリア）を構成する。
なお、図２ではヘテロ構造体２が３周期繰り返し積層された多層構造部２Ａを備える構成が開示されているが、繰り返し周期数を３に限定するものではない。例えば５周期としても構わないし、他の周期数としても構わない。
また、図２の構成に代えて、第二半導体層５の真上に第四半導体層４を備え、以下、第三半導体層３と第四半導体層４を交互に積層してなる構成としても構わない。この場合は、第一半導体層１５に最も近い位置に形成された第四半導体層４がファーストバリアを構成する。なお、この場合は、全ての第三半導体層３が複数の第四半導体層４に挟持される構成となる。
［ヘテロ構造体２の機能説明］
以下、上記構成のヘテロ構造体２を備えたことで、ＬＥＤ素子１が従来のＬＥＤ素子９０よりも発光効率が向上することにつき、実施例を参照して説明する。なお、以下の説明では、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎで構成される第四半導体層に含まれるＩｎ組成を０％（すなわちｚ３＝０）であるものとして説明するが、第四半導体層がＩｎを５％以内の範囲で含むＡｌｘ３Ｇａｙ３Ｉｎｚ３Ｎで構成されていても同様の議論が可能である。
また、以下の説明では、比較検証のために用いたＬＥＤ素子９０は、ＭＱＷによって形成される活性層９４として、膜厚２ｎｍのＩｎＧａＮと膜厚５ｎｍのＡｌＧａＮが交互に５周期積層されて形成されたものを採用した。
（ピーク発光波長に関する考察）
図４は、ヘテロ構造体２を構成する第三半導体層３（Ｉｎｘ２Ｇａ１−ｘ２Ｎ）のＩｎ組成、すなわちｘ２値を変化させたときの、ＬＥＤ素子１のピーク発光波長と光出力の関係を示すグラフである。
ここでは、ＬＥＤ素子１として、ｎ型半導体層である第一半導体層１５の上層に、膜厚１５ｎｍのＡｌ０．０８Ｇａ０．９１Ｉｎ０．０１Ｎからなる第二半導体層５を有し、第二半導体層５の上層に、膜厚が１５ｎｍのＩｎ０．０２Ｇａ０．９８Ｎからなる第三半導体層３と膜厚２０ｎｍのｎ−Ａｌ０．０６Ｇａ０．９４Ｎからなる第四半導体層４とで構成されたヘテロ構造体２が５周期繰り返されてなる多層構造部２Ａを有する構成を採用した。
また、図４には、比較のために、第二半導体層５及びヘテロ構造体２を設けていない従来のＬＥＤ素子９０のデータも載せている。上述したように、このＬＥＤ素子９０としては、膜厚２ｎｍのＩｎＧａＮと膜厚５ｎｍのＡｌＧａＮが交互に５周期積層されてなる活性層９４を有する構成とした。
図４では、ＬＥＤ素子１及び従来のＬＥＤ素子９０共に、３５０μｍ角の素子を利用し、この素子に０．１Ａの電流を注入したときの光出力を測定している。これは、素子の電流密度を１００Ａ／ｃｍ２とした場合に相当する。この電流密度は高注入デバイスとして設計する際に目標とされる値に対応している。なお、低注入デバイスとして設計される際の電流密度は２０〜３０Ａ／ｃｍ２程度である。
図４によれば、発光波長が３６２ｎｍ以上で３９５ｎｍ以下の範囲Ｄ１において、従来のＬＥＤ素子９０よりも本発明のＬＥＤ素子１の方が、光出力が向上していることが分かる。一方、発光波長が３６２ｎｍより短い３５７ｎｍの場合、並びに３９５ｎｍより長い４００ｎｍ、４１０ｎｍ、４２０ｎｍにおいては、いずれも従来のＬＥＤ素子９０の方が、ＬＥＤ素子１よりも光出力が高い。この結果は、以下のことを示唆するものと考えられる。
図５Ａ、図５Ｂ、及び図５Ｃは、ヘテロ構造体２のエネルギーバンド図を模式的に示したものである。なお、図５Ａでは、第三半導体層３を「ＩｎＧａＮ」と表記し、第四半導体層４を「ＡｌＧａＮ」と表記している。
ＩｎＧａＮに比べてＡｌＧａＮの方が大きいバンドギャップを示す。このため、図５Ａに示すように、内部電界の影響を考慮しなければ、第四半導体層４（ＡｌＧａＮ）に挟持された第三半導体層３（ＡｌＧａＮ）によるほぼ平坦なバンド領域が形成される。なお、図５Ａ〜図５Ｃでは、ヘテロ構造体２が多周期形成されている場合を例示しているが、ヘテロ構造体２が１周期で形成されている場合には、ｎ層側の第四半導体層４を第二半導体層２（Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ）で置き換えることで同様の議論が可能である。
ここで、前述したように、本実施例では、第三半導体層３（ＩｎＧａＮ）の膜厚を１５ｎｍとしており、従来のＬＥＤ素子９０の活性層９４を構成するＩｎＧａＮの膜厚の２ｎｍよりもはるかに厚い。このため、第三半導体層３の領域において、ほぼ平坦なバンド領域が広く形成される。
ＬＥＤ素子１では、第三半導体層３（ＩｎＧａＮ）によって形成される平坦なバンド領域の面に垂直なｃ軸方向に、圧電分極（ピエゾ分極）が発生する。図５Ｂは、このピエゾ電界の影響を考慮して描かれたヘテロ構造体２のエネルギーバンドを模式的に示したものである。ピエゾ電界により、エネルギーバンドに歪みが生じる。
エネルギーバンドの歪みが増大すると、電子と正孔との波動関数の重なりが減少し、電子と正孔とが再結合することによって発光する割合が低下する、いわゆる量子シュタルク効果が生じる。この歪みは、第三半導体層３（ＩｎＧａＮ）のＩｎ組成比が大きくなるほど大きくなる。ピーク発光波長が４００ｎｍ以上のＬＥＤ素子１において、従来のＬＥＤ素子９０よりも光出力が低下しているのは、Ｉｎ組成比が高いことによる量子シュタルク効果が顕在化したものと考えられる。また、格子定数差からくる前述のミスフィット転位の影響も無視できなくなっていると考えられる。
一方、ピーク発光波長が３６０ｎｍを下回る３５７ｎｍの光を実現しようとすると、第三半導体層３（ＩｎＧａＮ）のＩｎ比率を極めて少なくする必要がある。従来のＬＥＤ素子９０の場合、活性層９４を構成するＩｎＧａＮの膜厚が２ｎｍ程度であるため、Ｉｎの少量添加が可能であり、この程度の短波長の光を実現するための最適なＩｎ比率を実現することが可能である。しかし、膜厚１５ｎｍの第三半導体層３（ＩｎＧａＮ）を含むＬＥＤ素子１では、第三半導体層３（ＩｎＧａＮ）の膜厚が厚い分、Ｉｎの含有量が高くなってしまい、３５７ｎｍ程度の短波長の光を実現するのが難しい。このことから、ピーク発光波長が３５７ｎｍのＬＥＤ素子を実現した場合には、従来のＬＥＤ素子９０の方がＬＥＤ素子１よりも光出力が高くなっている。
これに対し、ピーク発光波長が３６２ｎｍ以上、３９５ｎｍ以下の範囲内Ｄ１においては、本発明のＬＥＤ素子１の方が、従来のＬＥＤ素子９０よりも光出力が高い。この理由としては、以下の内容が考えられる。
図５Ａに示したように、第三半導体層３（ＩｎＧａＮ）に比べて第四半導体層４（ＡｌＧａＮ層）は電子的なバンドギャップが大きい。図５Ａには、伝導帯３０、価電子帯３１、並びに第三半導体層３のフェルミ準位３２及び第四半導体層４のフェルミ準位３３が示されている。なお、図５Ａでは、ＩｎＧａＮとＡｌＧａＮの間の相互作用は考慮されていない。
図５Ｃは２つの半導体材料の相互作用を反映させた伝導帯３０の状態を模式的に示したものである。フェルミ準位３２及び３３は相互に等位になるが、ＡｌＧａＮとＩｎＧａＮのエネルギーバンドの不連続性により、ｐ層に近い第四半導体層４（ＡｌＧａＮ）の伝導帯は下方へ引っ張られ、バンドベンディング領域４１が生じる。このバンドベンディング領域４１内において、水平方向に移動度の高い二次元電子ガス層が形成される。また、上述したように、第三半導体層３（ＩｎＧａＮ）の膜厚を大きくしたことにより、ほぼ平坦なバンド領域４２が拡がり、多くの電子を蓄積できるので、第三半導体層３と第四半導体層４の界面に形成されるバンドベンディング領域４１、及び第三半導体層３のほぼ平坦なバンド領域４２に電子が蓄積されるまで、第四半導体層４のポテンシャルを超えて電子がオーバーフローすることがない。つまり、水平方向への電子の移動が図られ、この結果、水平方向への電流拡がりを実現することができる。つまり、第三半導体層３と第四半導体層４のヘテロ接合によって、水平方向に電流を拡げる機能（電流拡散機能）が実現される。
以上により、ＬＥＤ素子１の構成によれば、特にピーク発光波長が３６２ｎｍ以上、３９５ｎｍ以下となる範囲内において、従来よりも光出力を向上させる効果が得られることが分かる。
なお、図３を参照して上述したように、ＬＥＤ素子１がヘテロ構造体２を複数周期繰り返してなる多層構造部２Ａを備える構成としても構わない。図５Ｄは、ヘテロ構造体２を複数周期有したＬＥＤ素子１において、ヘテロ構造体２の伝導帯３０のエネルギーバンド図を図５Ｃにならって模式的に示したものである。
図５Ｄによれば、ヘテロ構造体２を複数周期備えることで、水平方向に電流を広げる役割を示すバンドベンディング領域４１及び、電子を蓄積させる機能を示すほぼ平坦なバンド領域４２を複数持たせることができる。これにより、電流拡がりの効果を更に向上させることができる。
（第二半導体層２に関する考察）
図５Ａ〜図５Ｄを参照して上述したように、ＬＥＤ素子１によれば、従来のＭＱＷよりも厚膜の第三半導体層３を含むヘテロ構造体２を備えることで、電流拡がりの効果が向上し、これによって光出力が向上する。
ところで、図２〜図３を参照して説明したように、ＬＥＤ素子１は、成長基板１１上に形成したＧａＮからなるアンドープ層１３の上層に、ｎ型の第一半導体層１５を介して上記ヘテロ構造体２を成長させることで形成される。第三半導体層３はＩｎＧａＮで構成され、このＩｎＧａＮはＧａＮやＡｌＧａＮよりも格子定数が大きい。
このため、従来のＭＱＷよりも厚膜でＩｎＧａＮを成長させて構成されるヘテロ構造体２には、従来のＭＱＷよりも高い圧電分極が生じることが予想される。この圧電分極を緩和させるために、本発明のＬＥＤ素子１は、第一半導体層１５とヘテロ構造体２の間にＡｌｘ１Ｇａｙ１Ｉｎｚ１Ｎの四元混晶で構成された第二半導体層５を備えている。第二半導体層５がＩｎを含む半導体層で構成されるため、第二半導体層５の格子定数は、ＩｎＧａＮで構成される第三半導体層３の格子定数に近づく。つまり、第二半導体層５を成長させることで、その上層に成長させる第三半導体層３への内部電界を弱めることができる。
図６は、第二半導体層５を備えたＬＥＤ素子１（実施例１，実施例２）、第二半導体層５を備えないＬＥＤ素子（比較例）、及び従来のＬＥＤ素子９０（従来例）の光出力を対比したグラフである。
実施例１のＬＥＤ素子１は、膜厚５０ｎｍのＡｌ０．０８Ｇａ０．９０５Ｉｎ０．０１５Ｎからなる第二半導体層５の上層に、膜厚１５ｎｍのＩｎ０．０１５Ｇａ０．９８５Ｎからなる第三半導体層３と、膜厚２０ｎｍのｎ−Ａｌ０．０８Ｇａ０．９２Ｎからなる第四半導体層４とで構成されたヘテロ構造体２が５周期積層された構造を有する。
実施例２のＬＥＤ素子１は、膜厚２０ｎｍのＡｌ０．０８Ｇａ０．９０５Ｉｎ０．０１５Ｎからなる第二半導体層５の上層に、膜厚１５ｎｍのＩｎ０．０１５Ｇａ０．９８５Ｎからなる第三半導体層３と、膜厚２０ｎｍのｎ−Ａｌ０．０８Ｇａ０．９０５Ｉｎ０．０１５Ｎからなる第四半導体層４とで構成されたヘテロ構造体２が５周期積層された構造を有する。つまり、実施例２は、実施例１と比較して全ての第四半導体層４をＡｌＧａＩｎＮの四元混晶層で構成した点が異なる。
参考例のＬＥＤ素子は、実施例１のＬＥＤ素子１と比べて第二半導体層２を備えない点が異なる。つまり、第一半導体層１５の真上に膜厚１５ｎｍのＩｎ０．０１５Ｇａ０．９８５Ｎからなる第三半導体層３と、膜厚２０ｎｍのｎ−Ａｌ０．０８Ｇａ０．９２Ｎからなる第四半導体層４とで構成されたヘテロ構造体２が５周期積層されている。
従来例のＬＥＤ素子９０は、ｎ型クラッド層９３の真上に、膜厚２ｎｍのＩｎ０．０２Ｇａ０．９８Ｎからなる井戸層と、膜厚５ｎｍのｎ−Ａｌ０．０８Ｇａ０．９２Ｎからなる障壁層とが５周期繰り返されてなる活性層９３を備えて構成される。
図６は、上述した各ＬＥＤ素子に電流を供給して光出力を対比したグラフであり、横軸が印加電流値を示し、縦軸が光出力を示す。図６によれば、実施例１及び実施例２はほぼ同程度の光出力を示し、いずれも参考例及び比較例より高い光出力が実現されている。なお、参考例は従来例よりも高い光出力が実現されている。
上述したように、ヘテロ構造体２を備えることで、従来のＬＥＤ素子９０よりも水平方向への電流拡がりを実現することができる。これは、図６において参考例の素子が従来例の素子よりも光出力が向上していることにも現れている。
そして、図６によれば、第二半導体層５を備えた実施例１及び実施例２の各素子は、参考例の素子よりも更に光出力が向上している。このことは、第二半導体層５を備えた実施例１及び実施例２は、従来例よりもヘテロ構造体２における内部電界が緩和され、再結合確率が向上したことを示唆するものである。
また、図６によれば、実施例１と実施例２を比較すると、両者の光出力はほとんど差がない。このことからは、少なくともヘテロ構造体２を成長させるより前の段階で、格子定数差を緩和させるためのＡｌＧａＩｎＮからなる第二半導体層５を成長させておけば、第三半導体層３における内部電界が低減できることが示唆される。
図７は、ＬＥＤ素子１のピーク発光波長を３６５ｎｍ帯として、第二半導体層５のＩｎ組成を異ならせながら光出力を比較したグラフである。なお、第二半導体層５の膜厚は５０ｎｍで統一している。
図７によれば、第二半導体層５のＩｎ組成が５％以下である場合には光出力の有意な低下は認められないが、Ｉｎ組成が８％の場合には光出力が少し低下しているのが認められる。これは、Ｉｎ組成が高くなったことにより、ヘテロ構造体２から放射された光の一部が第二半導体層５内で吸収されたためと推察される。更に第二半導体層５の膜厚を更に厚くすると、第二半導体層５内に結晶欠陥が形成されてしまい、光出力が更に低下することが予想される。
Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎで構成される第二半導体層５のＩｎ組成、すなわちＺ１値と、第二半導体層５の膜厚の値は、ピーク発光波長、すなわちＩｎｘ２Ｇａ１−ｘ２Ｎで構成される第三半導体層５のＸ２値に依存する。Ｘ２値が大きいほど格子定数差に起因した内部電界が大きくなるため、この内部電界を緩和させるためには、Ｚ１値を大きくしたり、第二半導体層５の膜厚を厚くしたりするのが好適である。一方で、Ｚ１値をあまりに大きくすると、成長時に結晶欠陥が生じるため第二半導体層５を厚く積むことができない。
よって、第二半導体層５は、第三半導体層３のＩｎ組成に応じたＩｎ組成で、且つ、結晶欠陥が生じない範囲内の膜厚（臨界膜厚以下の膜厚）とするのが好適である。例えば、第二半導体層５のＩｎ組成が１０％である場合には、膜厚を０ｎｍより大きく５０ｎｍ以下とするのが好ましい。
（第三半導体層３の膜厚に関する考察）
上述したように、第三半導体層３（ＩｎＧａＮ）がほぼ平坦なバンド領域４２を形成することから、電子を蓄積する能力を高める意味において、第三半導体層３の膜厚を大きくするのが好ましいといえる。しかし、ＧａＮとＩｎＧａＮの格子定数の差に起因して、第三半導体層３の膜厚をあまりに大きくすると、格子緩和が生じ、バンドベンディング領域４１及びほぼ平坦なバンド領域４２に電子を十分に蓄積させることができなくなる。
図８は、ＬＥＤ素子１において、第三半導体層３の膜厚を変化させたときの、膜厚と得られる光出力の関係を示すグラフである。なお、ピーク発光波長は３６５ｎｍとなるように第三半導体層３のＩｎ組成を調整している。
図８によれば、第三半導体層３の膜厚が５ｎｍ以下の領域Ｄ２と、６ｎｍ以上の領域Ｄ３にて、光出力と膜厚の関係に変化が生じていることが分かる。つまり、領域Ｄ２内においては、膜厚約３ｎｍをピークとして、それより膜厚が厚くなると光出力が低下している。この領域Ｄ２は、いわゆる量子井戸による量子効果を利用して発光再結合が促されている膜厚の範囲内であり、従来のＬＥＤ素子９０の発光に寄与している領域であると考えられる。
これに対し、膜厚６ｎｍ以上の領域Ｄ３では、再び第三半導体層３の膜厚が厚くなると光出力が上昇し始めており、膜厚約１５ｎｍをピークとして、それより膜厚が厚くなると光出力が低下を始める。この領域Ｄ３は、第三半導体層３と第四半導体層４のヘテロ接合界面のバンドベンディング領域４１を利用した量子効果により発光が促されている膜厚の範囲内であると考えられる。
図８によれば、ＭＱＷ構成として従来利用されていた膜厚の範囲内Ｄ２と比較して、ＬＥＤ素子１の構成として、第三半導体層３の膜厚を１０ｎｍ以上、２５ｎｍ以下の範囲（領域Ｄ４）とした場合に、従来よりも光出力を向上できていることが分かる。なお、ＬＥＤ素子１の構成として、第三半導体層３の膜厚を２５ｎｍよりも厚くすると、上述した格子緩和による結晶欠陥によるミスフィット転位が顕在化し、面内の電流の均一性が低下した結果、従来構成より光出力が低下したものと考えられる。
第三半導体層３の膜厚が極めて薄い場合、上述したように内部電界の影響を大きく受けたことで、ほぼ平坦なバンド領域４２にも傾きが形成され、電子を蓄積する能力が少なくなる。これに対し、膜厚を１５ｎｍと厚くすると、この平坦なバンド領域４２が拡がり、電子を蓄積する能力が増大する。フェルミ準位（３２，３３）を超えるポテンシャルを有する電子は、ｐ層側（図５Ｄにおける右側）へとフローしてしまう。このため、第三半導体層３の膜厚が極めて薄い場合、電子を十分に蓄積する前にＬＥＤ素子に電流が流れてしまい、電流を十分に拡散する効果が得られない。これに対し、第三半導体層３の膜厚を１０ｎｍ以上と厚くすることで、多くの電子を平坦なバンド領域４２に蓄積することができるため、電子がフェルミ準位を超えるポテンシャルを有するまでの間に、バンドベンディング領域４１によって構成された二次元電子ガスによって電子を拡散することができる。これにより、電流拡散効果が得られ、光出力を向上させる効果が得られる。
以上により、第三半導体層３の膜厚を１０ｎｍ以上２５ｎｍ以下とすることで、ＬＥＤ素子１の光出力を更に向上させる効果が得られることが分かる。
更に、本発明のＬＥＤ素子１のように、従来のＬＥＤ素子９０が備えるＩｎＧａＮ層に比べて第三半導体層３の膜厚を厚くすることで、ＬＥＤ素子自体のＥＳＤに対する耐圧特性が向上し、歩留まりを向上させる効果が得られる。図９は、実施例１、実施例２、参考例、及び比較例の各ＬＥＤ素子の歩留まりを示す表である。
実施例１、実施例２、参考例、及び比較例の各ＬＥＤ素子に対し、５００Ｖの順方向電圧及び逆方向電圧をそれぞれ印加した後、逆方向バイアスとして−５Ｖを印加したときに流れる逆方向電流を測定した。このとき、当該逆方向電流の絶対値が５μＡ以下（又は未満）であるものを良好な素子とし、逆方向電流の絶対値が５μＡを超えるものを不良素子として、歩留まりを測定した。
図９によれば、実施例１及び実施例２のＬＥＤ素子は、参考例のＬＥＤ素子よりも歩留まりが高く、参考例のＬＥＤ素子は従来例のＬＥＤ素子よりも歩留まりが高い。
上述したように、実施例１、実施例２、及び参考例の各ＬＥＤ素子が備える第三半導体層３（ＩｎＧａＮ）は、従来例のＬＥＤ素子のＭＱＷが備えるＩｎＧａＮ層よりも膜厚が厚い。このようにＩｎＧａＮ層の膜厚が厚くなることで、第三半導体層３（ＩｎＧａＮ）と第四半導体層４（ＡｌＧａＮ）の間に二次元電子ガス層が生じやすくなる。上述したように、二次元電子ガス層は水平方向に電流を拡げる効果を有するが、これに伴って狭い領域に電流が集中しにくくなり、電界が緩和される。この結果、瞬間的に高電圧が印加された場合であっても、ヘテロ構造体２において電界が拡散される結果、電界が集中しにくくなり、素子の破壊が起こりにくくなっているものと考えられる。
なお、参考例のＬＥＤ素子と比べて、実施例１及び実施例２のＬＥＤ素子の歩留まりが向上しているのは、格子のミスマッチにより第三半導体層３（ＩｎＧａＮ）に形成されるＶ字欠陥の径が小さくなったことで、第五半導体層１９（ｐ型半導体層）にドープされるｐ型不純物の第三半導体層３への拡散が抑制されたことによるものと推察される。
なお、上記の実施形態では、ヘテロ構造体２が第二半導体層２の上面に形成されているものとして説明した。しかし、半導体発光素子１において、ヘテロ構造体２が第二半導体層２の上面に、極めて膜厚の薄い窒化物半導体層を介して形成されている場合も、上記と同様の機能を実現することができる。本発明はこのような構成を排除する趣旨ではない。
［ＬＥＤ素子１の製造方法］
次に、本発明のＬＥＤ素子１の製造方法の一例につき説明する。なお、下記製造方法で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない。また、以下に示す製造法例は、図２に示すＬＥＤ素子に関するものである。
＜ステップＳ１＞
まず、成長基板１１上に、アンドープ層１３を形成する。例えば、以下の工程により行われる。
（成長基板１１の準備）
成長基板１１としてサファイア基板を用いる場合、ｃ面サファイア基板のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
（アンドープ層１３の形成）
次に、成長基板１１（ｃ面サファイア基板）の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がアンドープ層１３に対応する。
アンドープ層１３のより具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム（ＴＭＧ）及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、成長基板１１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
＜ステップＳ２＞
次に、アンドープ層１３の上層に、ｎ型窒化物半導体からなる第一半導体層１５を形成する。
第一半導体層１５のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム（ＴＭＡ）、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に３０分間供給する。これにより、Ａｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｓｉ濃度が３×１０１９／ｃｍ３で厚みが１．７μｍの高濃度電子供給層をアンドープ層１３の上層に形成する。つまり、この工程によって、少なくとも上面の領域に関してはＳｉ濃度が３×１０１９／ｃｍ３で厚みが１．７μｍの高濃度電子供給層を有するｎ−ＡｌＧａＮからなる第一半導体層１５が形成される。
なお、ここでは、第一半導体層１５に含まれるｎ型不純物としてＳｉを用いるものとして説明したが、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ又はＴｅなどを用いることもできる。なお、これらの中では、特にＳｉが好ましい。
＜ステップＳ３＞
次に、第一半導体層１５の上層に、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（０＜ｘ１＜１，０＜ｙ１＜１，０＜ｚ１＜１，ｘ１＋ｙ１＋ｚ１＝１）の四元混晶からなる第二半導体層５を形成する。第二半導体層５のより具体的な形成方法は例えば以下の通りである。
ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム（ＴＭＩ）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８０秒間供給するステップを行う。これにより、膜厚が２０ｎｍのＡｌ０．０６Ｇａ０．９２Ｉｎ０．０２Ｎで構成された第二半導体層５が形成される。
なお、第二半導体層５は、５ｎｍ以上５００ｎｍ未満の膜厚とするのが好ましく、５ｎｍ以上２００ｎｍ未満の膜厚とするのがより好ましく、５ｎｍ以上１００ｎｍ未満の膜厚とするのが更に好ましい。
＜ステップＳ４＞
次に、第二半導体層５の上層に、Ｉｎｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜１）からなる第三半導体層３と、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（０＜ｘ３＜１，０＜ｙ３＜１，０≦ｚ３＜１，ｘ３＋ｙ３＋ｚ３＝１）からなる第四半導体層４との積層構造で構成されたヘテロ構造体２を形成する。
ヘテロ構造体２のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力及び炉内温度をステップＳ３から維持したまま、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのＴＭＩ及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３６０秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、流量が０．００９μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３６０秒間供給するステップを行う。これにより、膜厚が１５ｎｍのＩｎ０．０２Ｇａ０．９８Ｎからなる第四半導体層４、及び膜厚が２０ｎｍのｎ−Ａｌ０．０６Ｇａ０．９４Ｎからなる第三半導体層３の積層体で構成されたヘテロ構造体２が形成される。
なお、図３に示すように、ヘテロ構造体２を複数周期備える構成とする場合は、本ステップＳ４を複数回繰り返すことで実現できる。
また、上述した実施例２のＬＥＤ素子のように、第三半導体層３をＡｌＧａＩｎＮで構成する場合には、第三半導体層３を形成する際の原料ガスとしてＴＭＩを追加することで実現できる。
＜ステップＳ５＞
次に、ヘテロ構造体２（ヘテロ構造体２を複数周期有する場合は、最上層に位置するヘテロ構造体２）の上層に、ｐ−ＡｌＧａＮで構成される第五半導体層１９を形成し、更にその上層にｐ型不純物が高濃度にドープされたｐ型コンタクト層２１を形成する。
第五半導体層１９及びｐ型コンタクト層２１の、より具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０５０℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を処理炉内に６０秒間供給する。これにより、ヘテロ構造体２の最上層の表面に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を９μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．０７Ｇａ０．９３Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層により第五半導体層１９が形成される。
更にその後、ＴＭＡの供給を停止すると共に、Ｃｐ２Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給する。これにより、厚みが５ｎｍのｐ−ＧａＮよりなるｐ型コンタクト層２１が形成される。
なお、ここでは、ｐ型クラッド層１９及びｐ型コンタクト層２１に含まれるｐ型不純物としてＭｇを用いるものとして説明したが、Ｂｅ、Ｚｎ、Ｃなどを用いることもできる。
＜ステップＳ６＞
次に、ステップＳ１〜Ｓ５を経て得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
その後は、縦型のＬＥＤ素子を実現する場合には、ｐ型コンタクト層２１の上面に所定の材料で構成された電極（ｐ側電極）を形成し、成長基板１１を剥離した後、当該成長基板１１が存在していた箇所に電極を形成してｎ側電極を形成する。また、横型のＬＥＤ素子を実現する場合には、ｐ側から第一半導体層１５が露出するまでエッチングを行なって、露出した第一半導体層１５の上面にｎ側電極を形成し、またｐ型コンタクト層２１の上面にｐ側電極を形成する。なお、この場合、必要に応じて透明電極などの電極を形成するものとしても構わない。その後、各電極に給電端子などを形成し、必要に応じて、露出されている素子側面や上面を透光性の高い絶縁層で覆い、ワイヤボンディングなどにより基板との接続を行う。
［別実施形態］
上述した実施形態では、第二半導体層５の直上層にヘテロ構造体２が形成されているものとして説明した。しかし、第二半導体層５とヘテロ構造体２の間に、膜厚数ｎｍ程度の薄膜で構成された窒化物半導体層が形成されていても構わない。かかる窒化物半導体層が第二半導体層５とヘテロ構造体２の間に介在していても、第二半導体層５を備えたことでヘテロ構造体２内における内部電界を抑制する効果は発現される。
１ ： ＬＥＤ素子
２ ： ヘテロ構造体
２Ａ ： 多層構造部
３ ： 第三半導体層
４ ： 第四半導体層
５ ： 第二半導体層
１１ ： 成長基板
１３ ： アンドープ層
１５ ： 第一半導体層
１９ ： 第五半導体層
２１ ： ｐ型コンタクト層
３０ ： 伝導帯
３１ ： 価電子帯
３２ ： ＩｎＧａＮのフェルミ準位
３３ ： ＡｌＧａＮのフェルミ準位
４１ ： ＡｌＧａＮとＩｎＧａＮの界面に形成されるバンドベンディング領域
４２ ： ＩｎＧａＮが形成するほぼ平坦なバンド領域
９０ ： 従来のＬＥＤ素子
９１ ： 成長基板
９２ ： アンドープ層
９３ ： ｎ型クラッド層
９４ ： ＭＱＷで構成された活性層
９５ ： ｐ型クラッド層
９６ ： ｐ型コンタクト層
９９ ： 引張応力
１０１ ： 伝導帯
１０２ ： 価電子帯

Claims (6)

  1. ｎ型窒化物半導体で構成された第一半導体層と、
    前記第一半導体層の上層に形成され、Ａｌｘ１Ｇａｙ１Ｉｎｚ１Ｎ（０＜ｘ１＜１，０＜ｙ１＜１，０＜ｚ１＜１，ｘ１＋ｙ１＋ｚ１＝１）の四元混晶で構成された第二半導体層と、
    前記第二半導体層の上層に形成され、膜厚が１０ｎｍ以上のＩｎｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜１）で構成される第三半導体層と、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（０＜ｘ３＜１，０＜ｙ３＜１，０≦ｚ３≦０．０５，ｘ３＋ｙ３＋ｚ３＝１）で構成された第四半導体層との積層構造で構成されたヘテロ構造体と、
    前記ヘテロ構造体の上層に形成され、ｐ型窒化物半導体で構成された第五半導体層とを備え、
    ピーク発光波長が３６２ｎｍ以上、３９５ｎｍ以下であり、
    前記第一半導体層、前記第二半導体層、前記ヘテロ構造体、及び前記第五半導体層が、ｃ軸方向に積層されていることを特徴とするＬＥＤ素子。
  2. 前記第三半導体層の膜厚が２５ｎｍ以下であることを特徴とする請求項１に記載のＬＥＤ素子。
  3. 前記ヘテロ構造体は、前記第三半導体層と前記第四半導体層とが複数周期繰り返されてなることを特徴とする請求項１又は２に記載のＬＥＤ素子。
  4. 前記第四半導体層が、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１）で構成されていることを特徴とする請求項１〜３のいずれか１項に記載のＬＥＤ素子。
  5. 前記第四半導体層が、Ａｌｘ３Ｇａｙ３Ｉｎｚ３Ｎ（０＜ｘ３＜１，０＜ｙ３＜１，０＜ｚ３≦０．０５，ｘ３＋ｙ３＋ｚ３＝１）の四元混晶で構成されていることを特徴とする請求項１〜３のいずれか１項に記載のＬＥＤ素子。
  6. 前記第二半導体層の膜厚は、１０ｎｍ以上臨界膜厚以下であることを特徴とする請求項１〜５のいずれか１項に記載のＬＥＤ素子。
JP2014136930A 2014-07-02 2014-07-02 Ｌｅｄ素子 Active JP5983684B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014136930A JP5983684B2 (ja) 2014-07-02 2014-07-02 Ｌｅｄ素子
TW104115597A TW201607076A (zh) 2014-07-02 2015-05-15 Ｌｅｄ元件
US15/322,602 US9954138B2 (en) 2014-07-02 2015-06-29 Light emitting element
PCT/JP2015/068609 WO2016002684A1 (ja) 2014-07-02 2015-06-29 Ｌｅｄ素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014136930A JP5983684B2 (ja) 2014-07-02 2014-07-02 Ｌｅｄ素子

Publications (2)

Publication Number Publication Date
JP2016015411A JP2016015411A (ja) 2016-01-28
JP5983684B2 true JP5983684B2 (ja) 2016-09-06

Family

ID=55019220

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014136930A Active JP5983684B2 (ja) 2014-07-02 2014-07-02 Ｌｅｄ素子

Country Status (4)

Country Link
US (1) US9954138B2 (ja)
JP (1) JP5983684B2 (ja)
TW (1) TW201607076A (ja)
WO (1) WO2016002684A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6685278B2 (ja) * 2015-03-11 2020-04-22 パナソニック株式会社 窒化物半導体装置
CN105720144B (zh) * 2016-03-24 2021-09-24 晶能光电（江西）有限公司 一种硅衬底氮化物紫外led芯片结构及其实现方法
WO2019035274A1 (ja) * 2017-08-14 2019-02-21 ソニー株式会社 テンプレート基板、電子デバイス，発光デバイス，テンプレート基板の製造方法および電子デバイスの製造方法
AU2018365942B2 (en) 2017-11-07 2021-04-08 Gallium Enterprises Pty Ltd Buried activated p-(Al,In)GaN layers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900465B2 (en) 1994-12-02 2005-05-31 Nichia Corporation Nitride semiconductor light-emitting device
US5777350A (en) 1994-12-02 1998-07-07 Nichia Chemical Industries, Ltd. Nitride semiconductor light-emitting device
JP2976951B2 (ja) 1994-12-02 1999-11-10 日亜化学工業株式会社 窒化物半導体発光ダイオードを備えた表示装置
JPH10270756A (ja) * 1997-03-27 1998-10-09 Sanyo Electric Co Ltd 窒化ガリウム系化合物半導体装置
TWI271877B (en) * 2002-06-04 2007-01-21 Nitride Semiconductors Co Ltd Gallium nitride compound semiconductor device and manufacturing method
JP2005209925A (ja) 2004-01-23 2005-08-04 Nichia Chem Ind Ltd 積層半導体基板
JP5003527B2 (ja) * 2008-02-22 2012-08-15 住友電気工業株式会社 Ｉｉｉ族窒化物発光素子、及びｉｉｉ族窒化物系半導体発光素子を作製する方法
CN102959140B (zh) * 2010-04-30 2016-01-20 佳能安内华股份有限公司 外延膜形成方法、真空处理设备、半导体发光元件制造方法、半导体发光元件和照明装置
JP5069386B1 (ja) * 2011-04-06 2012-11-07 パナソニック株式会社 半導体発光デバイス
JP5862354B2 (ja) * 2011-04-15 2016-02-16 三菱化学株式会社 窒化物系発光ダイオード素子とその製造方法
US8823026B2 (en) * 2011-05-18 2014-09-02 Panasonic Corporation Nitride semiconductor light-emitting element and manufacturing method therefor

Also Published As

Publication number Publication date
US20170155013A1 (en) 2017-06-01
US9954138B2 (en) 2018-04-24
TW201607076A (zh) 2016-02-16
WO2016002684A1 (ja) 2016-01-07
JP2016015411A (ja) 2016-01-28
TWI560903B (ja) 2016-12-01

Similar Documents

Publication Publication Date Title
US10418514B2 (en) Light emitting diode and method of fabricating the same
JP5737111B2 (ja) Ｉｉｉ族窒化物半導体発光素子
JP5533744B2 (ja) Ｉｉｉ族窒化物半導体発光素子
TWI478383B (zh) 半導體發光裝置
JP5861947B2 (ja) 半導体発光素子及びその製造方法
WO2015146069A1 (ja) 発光ダイオード素子
JP5983684B2 (ja) Ｌｅｄ素子
TWI636581B (zh) Semiconductor light-emitting element
KR101665902B1 (ko) Led 소자
JP2007214257A (ja) 半導体発光素子およびその製造方法
JP5800251B2 (ja) Ｌｅｄ素子
US20090078961A1 (en) Nitride-based light emitting device
JP2008227103A (ja) ＧａＮ系半導体発光素子
JP5800252B2 (ja) Ｌｅｄ素子
JP6071044B2 (ja) 半導体発光素子及びその製造方法
WO2014115800A1 (ja) Ｌｅｄ素子
US10038118B2 (en) Light emitting element
JP2012256948A (ja) 半導体発光素子
WO2016088732A1 (ja) 半導体発光素子
JP5340351B2 (ja) 窒化物半導体装置
WO2019069604A1 (ja) 半導体発光素子
JP2005252309A (ja) 窒化ガリウム系半導体発光素子の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160318

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160509

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160705

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160718

R150 Certificate of patent or registration of utility model

Ref document number: 5983684

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250