KR20080091249A - 광전자 반도체 칩 - Google Patents

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KR20080091249A
KR20080091249A KR1020087020617A KR20087020617A KR20080091249A KR 20080091249 A KR20080091249 A KR 20080091249A KR 1020087020617 A KR1020087020617 A KR 1020087020617A KR 20087020617 A KR20087020617 A KR 20087020617A KR 20080091249 A KR20080091249 A KR 20080091249A
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KR
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semiconductor chip
semiconductor layer
layer sequence
layer
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KR1020087020617A
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마이클 페흐레르
우웨 스트라우쓰
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

복사 생성에 적합한 활성 영역(3) 및 측 방향의 주 연장 방향을 포함하는 반도체층 시퀀스(2)를 가진 광전자 반도체칩(1)이 제공되는데, 이 때 반도체층 시퀀스는 기판(4)상에 배치되고, 상기 기판은 측면(17)을 포함하며, 상기 측면은 상기 주 연장 방향과 관련하여 챔퍼링된 측면 영역(18) 및/또는 리세스(21)를 포함하며, 상기 반도체칩은 투광성 및 전기 전도성의 접촉층(5)을 포함한다.
반도체칩, 발광 다이오드, 투명 전도성 산화물, 볼륨 이미터, 접촉층

Description

광전자 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체 칩에 관한 것이며 상세하게는 발광 반도체 칩에 관한 것이다.
본 발명의 과제는, 개선된 광전자 반도체 칩을 제공하는 것이며, 상세하게는 출력 효율이 증가된 반도체 칩을 제공하는 것이다.
상기 과제는 독립 청구 범위들의 특징들을 포함하는 반도체 칩으로 해결된다.
바람직한 실시예들 및 형성예들은 종속 청구 범위들에 제공된다.
적어도 하나의 실시예에 따르면, 광전자 반도체 칩은 복사 생성에 적합한 활성 영역을 구비하는 반도체층 시퀀스(semiconductor layer sequence)를 포함하고, 상기 반도체층 시퀀스는 측 방향(lateral)의 주 연장 방향을 포함하는 것이 바람직하다. 반도체층 시퀀스는 기판상에 배치되는 것이 바람직하다. 기판은 반도체층 시퀀스가 특히 에피택시얼 성장되는 성장 기판을 포함하고, 상기 성장 기판으로 구성되거나, 가령 구조화 또는 그 외의 가공에 의해, 상기 기판으로 형성될 수 있다. 기판은 특히 얇게 가공될 수 있다. 바람직하게는, 칩의 높이는 기판을 얇게 함으로써 줄어든다. 바람직하게는, 기판 특히 가공되어 예컨대 얇게 가공된 기판은 반도체층 시퀀스를 기계적으로 안정화시킨다.
적어도 하나의 실시예에 따르면, 반도체층 시퀀스 특히 활성 영역은 질화물-화합물 반도체 물질을 포함하거나, 그것을 기반으로 한다.
상기와 관련하여, "질화물-화합물 반도체들을 기반으로 한다"는 말은, 반도체층 시퀀스 또는 상기 층시퀀스의 적어도 하나의 층은 질화물-Ⅲ/Ⅴ-화합물 반도체 물질 바람직하게는 AlnGamIn1 -n- mN을 포함하고, 이 때 0≤n≤1, 0≤m≤1 및 n+m≤1인 것을 의미한다. 여기서 바람직하게는 n≠0 및/또는 m≠0이다. 또한, 바람직하게는 n≠1 및/또는 m≠1이다. 이 때, 상기 물질은 상기 수식에 따라 수학적으로 정확한 구성 방식을 반드시 포함할 필요는 없다. 오히려, AlnGamIn1 -n- mN-물질의 특징적인 물리적 특성을 실질적으로 변경시키지 않는 추가적인 구성 요소들 및 단일 또는 다수의 도핑 성분이 포함될 수 있다. 그러나, 상기 수식은 결정 격자의 실질적인 구성 요소들(Al, Ga, In, N)만은 포함하는 것이 간단한데, 비록 이러한 구성 요소들이 미량의 다른 성분으로 대체될 수 있다고 하더라도 말이다.
질화물-화합물 반도체 물질들은 특히 자외선 및 가시적 스펙트럼 영역에서 특히 청색 스펙트럼 영역에서부터 녹색 스펙트럼 영역에 이르기까지의 복사 생성에 적합하다.
질화물-화합물 반도체-계의 반도체층 시퀀스를 위한 (성장-)기판으로는, 탄화 규소- (SiC), 갈륨 질화물- (GaN), 알루미늄 질화물- (AlN) 또는 사파이어-함유 기판이 매우 적합하다.
적어도 하나의 실시예에 따르면, 활성 영역은 단일- 또는 다중-양자 우물 구조를 포함한다. 본 출원의 틀에서, 양자 우물 구조란 명칭은 전하 캐리어가 속박("confinement")에 의해 에너지 상태의 양자화를 경험할 수 있거나, 바람직하게는 경험하는 모든 구조를 포괄한다. 특히, 양자 우물 구조라는 명칭은 양자화의 차원성(dimensionality)에 대해서는 명시하지 않는다. 상기 명칭은 특히 양자 홈통들, 양자선들 및 양자점들 그리고 이러한 구조들의 각 조합을 포괄한다. 양자 우물 구조는 높은 내부 양자 효율로 복사를 생성하기에 매우 적합하다.
적어도 하나의 실시예에 따르면, 기판은 활성 영역에서 생성되는 복사에 대해 투광성을 가진다. 기판은 특히 상기 생성되는 복사에 대해 투광성을 가지는 물질로 형성될 수 있다. 따라서, 명백하게 흡수 기능을 하는 기판과 비교하여, 이는 기판을 통해 반도체 칩으로부터 복사의 출력(coupling out)을 촉진한다. 따라서, 반도체 칩은 볼륨 이미터(volume emitter)로 간단히 형성될 수 있다. 표면 이미터(surface emitter) 즉, 복사가 주로, 예컨대 칩으로부터 출력되는 전체의 복사 세기(radiant power)의 90% 또는 그 이상으로 반도체층 시퀀스의 단일 표면 위에서 출력되는 반도체 칩과 달리, 볼륨 이미터의 경우, 현저한 복사의 몫(share)이 칩으로부터 상기 기판을 지나 출력된다. 볼륨 이미터의 경우, 표면 이미터에 비해 반도체 칩의 출력면에서의 표면 휘도가 줄어든다. 상기 출력면에서 감소되는 표면 휘도때문에, 휘도가 높을 때 발생되는 투광성 커버의 변색 또는 흐림, 예컨대 갈변의 위험이 감소된다. 반도체 칩은 상기 투광성 커버에 매립될 수 있다.
이러한 점은, 예컨대 청색 또는 자외선 복사와 같이 비교적 단파장의 고 에너지 복사의 생성을 위해 형성되는 반도체 칩의 경우에 매우 유리하다. 이는 예컨대 질화물-화합물 반도체-계의 반도체 칩의 경우일 때가 많다. 예컨대 에폭시- 또는 아크릴 수지와 같은 반응성 수지를 포함하는 커버는 고 에너지 복사가 조사될 때 매우 빨리 흐려져서, 이럴 때 볼륨 이미터가 특히 유리하다. 복사에 의한 커버의 변색 또는 흐림의 위험은 실리콘 또는 실리콘 수지를 포함하는 커버에 의해 가능한한 방지될 수 있다. 상기 커버는 증가된 복사 안정성을 가진다는 특징이 있다.
바람직하게는, 반도체 칩은 반도체층 시퀀스와 기판 사이에서 예컨대 금속성으로 또는 브래그 거울(bragg-mirror)로 형성되는 리플렉터(reflector)를 포함하지 않음으로써, 반도체층 시퀀스로부터 기판으로 진행하는 복사의 진입 및 볼륨 이미터의 형성이 용이해진다.
적어도 하나의 실시예에 따르면, 기판의 표면 특히 기판의 측면 및/또는 상기 반도체층 시퀀스를 향한 상기 기판의 표면은 반도체 칩의 복사 출력면으로 형성된다. 반도체층 시퀀스를 향한 기판의 표면이 복사 출력면으로 형성된다면, 바람직하게는 상기 표면에서 상기 반도체층 시퀀스에 덮이지 않은 부분 영역이 상기 표면의 출력 영역으로 형성된다.
적어도 하나의 실시예에 따르면, 기판의 굴절률은 활성 영역의 굴절률과 같거나 그보다 크고 및/또는 반도체층 시퀀스의 기판을 향한 측에서 상기 층시퀀스를 끝내는 특히 상기 층시퀀스를 한정하는 반도체층의 굴절률과 같거나 그보다 크다. 따라서, 기판을 향한 경계면에서 반사가 감소되거나 전반사가 생략되어, 반도체층 시퀀스로부터 기판으로 복사가 진입하기 쉬워진다. 활성 영역의 굴절률을 위해, 경우에 따라서 소정의 평균값, 예컨대 활성 영역을 형성하는 층들의 굴절률들의 기하학적 또는 산술적(arithmetic) 평균이 차용될 수 있다.
굴절률들에 대한 상기의 관계와 관련하여, SiC- 또는 GaN-함유 기판은 질화물-화합물 반도체 물질들을 위해 매우 적합하다.
적어도 하나의 실시예에 따르면, 반도체칩은 측면을 포함하고, 이 때 바람직하게는, 상기 측면은 리세스(recess) 및/또는 반도체층 시퀀스의 측 방향(lateral)의 주 연장 방향과 관련하여 챔퍼링(chamfering)되는 측면 영역을 포함한다. 바람직하게는, 상기 측면은 기판의 측면으로 형성된다. 또한, 바람직하게는, 상기 측면은 반도체칩을 측 방향으로 한정한다. 바람직하게는, 리세스는 상기 반도체층 시퀀스와 반대방향에 있는 기판의 표면으로부터, 특히 이러한 표면에서 시작하여 반도체층 시퀀스의 방향으로 연장된다.
상기 리세스 내지 챔퍼링된 측면을 이용하면, 반도체층 시퀀스에서 생성되어 직접적으로 즉 기판에서의 (다중)반사 없이, 기판으로부터 상기 리세스 내지 측면을 지나 출력되는 복사의 몫이 증가될 수 있다. 따라서 바람직하게는, 기판을 투과하여 출력되는 복사 세기 및 그 결과 광전자 반도체칩의 출력 효율이 증가된다. 특히, 이러한 점은 상기 챔퍼링된 측면 영역이 반도체층 시퀀스와 함께 예각을 이루는 경우 매우 적합한 것으로 확인되었다.
기판은 반도체층 시퀀스와 간격이 증가되면서, 특히 상기 챔퍼링된 측면의 챔퍼링되는 영역에서 뾰족해질 수 있다. 이를 위해, 상기 측면은 챔퍼링되는 것이 적합하다. 상기 측면은 상기 기판이 뾰족해지는 영역에서 및/또는 리세스의 영역에서 계단식 구조를 포함하거나, 만곡될 수 있다.
특히, 챔퍼링부 내지 리세스는 바람직하게는 상기 리세스 내지 챔퍼링부에 상응하여 형성되는 적합한 분리 도구 예컨대 웨이퍼 집합체로부터 칩들을 개별화할 때의 톱날을 이용하여 생성될 수 있다. 이에 상응하여 기판은 톱질될 수 있다.
리세스는 반도체층 시퀀스에 대해 경사져서 형성되는 측면 영역 및 바람직하게는 상기 측면의 다른 측면 영역을 이용하여 형성될 수 있다. 바람직하게는, 상기 다른 측면 영역은 주 연장 방향에 대해 제1 측면 영역과 다른 각도로 경사지거나, 반도체층 시퀀스 및 특히 그 주 연장 방향에 대해 실질적으로 수직으로 형성된다. 반도체층 시퀀스로부터 보았을 때, 상기 다른 측면 영역은 제1 측면 영역 다음에 배치되는 것이 바람직하다.
적어도 하나의 실시예에 따르면, 기판의 단면은, 상기 반도체층 시퀀스와 반대 방향의 측이 상기 반도체층 시퀀스를 향한 측에 비해 더 작다.
바람직하게는, 기판은 두 개의 측면들을 포함하고, 이러한 측면들의 두 개의 측면 영역들은 반도체층 시퀀스와 반대방향에 있는 기판의 표면으로부터 시작되어 반도체층 시퀀스의 방향으로, 상호간에 예컨대 5˚와 같거나 작은 각도, 특히 2˚와 같거나 작은 각도를 포함하며 실질적으로 평행하게 또는 평행하게 형성된다. 상기와 같은 반도체칩은 실질적으로 평행하게 형성되는 상기 측면들에서 실장 도구를 이용하여 간단히 캐치될(catched) 수 있다. 예컨대, 상기 실장 도구는, 가령 표면 실장 가능한 소자 또는 와이어 연결된 방사형(radial) 소자를 위한 외부 연결 도체와 같은 외부 연결 도체 상에 칩을 실장하기 위한 실장 도구이다.
또한, 기판은 반도체층 시퀀스의 측에서 반도체층 시퀀스의 측 방향의 주 연장 방향에 대해 수직으로 또는 예컨대 직각에서 5˚또는 그보다 작은, 특히 2˚또는 그보다 작은 편차를 가지며 실질적으로 수직으로 형성되는 측면 영역을 포함할 수 있다. 바람직하게는, 이러한 측면 영역은 리세스 및/또는 챔퍼링된 측면 영역으로 바뀐다. 다른 말로 하면, 반도체층 시퀀스의 방향에서 보았을 때, 리세스 내지 챔퍼링된 측면 영역은 상기 수직으로 또는 실질적으로 수직으로 형성되는 측면 영역 다음에 배치되는 것이 바람직하다.
적어도 하나의 실시예에 따르면, 반도체 칩은 투광성 및 전기 전도성 접촉층을 포함한다. 상기 접촉층의 투광성 때문에, 활성 영역에서 생성되어 복사가 반도체 칩으로부터 출력되는 일이 증가될 수 있다. 접촉층은 반도체층 시퀀스의 활성 영역과 전기 전도적으로 결합되는 것이 적합하다. 바람직하게는 접촉층은 특히 전체 면이 및/또는 직접적으로 반도체칩에 인접한다.
적어도 하나의 실시예에 따르면, 접촉층은 투광성 및 전기 전도성 산화물(TCO, transparent conducting oxide) 특히 금속 산화물을 포함하고, 상기 금속 산화물은 예컨대 InO와 같은 인듐 주석 산화물, SnO2와 같은 주석 산화물, InSnO와 같은 인듐 주석 산화물(ITO, indium tin oxide) 또는 ZnO와 같은 아연 산화물이 있다. 투광성의 전기 전도성 산화물은 측 방향으로의 높은 전도성 및 높은 투광성을 함께 가지는 것을 특징으로 한다. 접촉층과 전기 전도적으로 결합하고 있으며 예컨대 금속성 또는 합금 기반인 연결부에 의해, 전류는 상기 접촉층에 비교적 작은 면적으로 시작될 수 있다. 접촉층에서 상기 전류는 저항 없이 측 방향으로 균일하게 분배되어, 반도체층 시퀀스에 큰 면적으로 주입될 수 있다.
TCO-함유 접촉층은 측 방향으로 40 Ωsq와 같거나 큰, 바람직하게는 100 Ωsq와 같거나 큰, 더욱 바람직하게는 200 Ωsq와 같거나 큰 전도성을 가질 수 있다.
측 방향으로의 전도성을 증가시키기 위해, 접촉층은 도핑될 수 있다. 도핑 성분으로는 아연 산화물의 경우 예컨대 Al이, 주석 산화물의 경우 예컨대 Sb가 적합하다.
측 방향으로의 높은 전도성을 위해, TCO-함유 접촉층 특히 인듐 주석 산화물을 포함하는 접촉층은 바람직하게는 하이포 화학량론적인(hypostoichiometric) 구성 방식을 예컨대 산소 결핍(oxygen vacancy)의 형태로 포함한다.
또한, ITO-함유 접촉층은 인듐 결핍(indium vacancy)을 포함할 수 있다. 인듐 결핍은 적어도 부분적으로 주석으로 채워질 수 있다. 상기와 같은 형성은 측 방향으로 높은 전도성을 가지기 위해 매우 적합하다.
바람직하게는, ITO-함유 접촉층에서 인듐 산화물 몫(share)은 주석 산화물-몫보다 크다.
이를 통해, 접촉층의 n-전도 타입은 모두 간단히 달성될 수 있다.
ITO 또는 아연 산화물은 p-전도성 반도체 물질들에 대한 전기적 접촉을 형성하기 위해 매우 적합하다. 주석 산화물은 n-전도성 반도체 물질들들에 대한 접촉 형성을 위해 매우 적합하다. 투광성의 전기 전도성 산화물을 이용하면, 투광성 접촉층은 높은 가로 전도도(tranverse conductivity)를 가진 전류 확산층으로 형성될 수 있고, 상기 전류 확산층은 접촉층과 반도체층 시퀀스 사이의 양호한 전기적 접촉, 바람직하게는 배리어 없는 전기적 접촉, 특히 저항 접촉 즉 실질적으로 선형 전류-전압 특성을 포함한 접촉을 용이하게 한다.
반도체층 시퀀스에 전류가 균일하게 공급되도록 하기 위해, 접촉층은 연속적이며 특히 중간에 끊김이 없는 층으로 형성되는 것이 적합하다. 또한, 접촉층은 반도체층 시퀀스를, 경우에 따라서 작은 면적의 테두리측 홈까지 바람직하게는 완전히 덮거나 덮어씌운다.
바람직하게는, 접촉층은 상기 기판과 반대 방향에 있는 반도체층 시퀀스의 표면에 배치되고 및/또는 상기 접촉층은 반도체층 시퀀스의 p-전도성 반도체층에 인접한다.
적어도 하나의 실시예에 따르면, 접촉층과 활성 영역 사이에서 터널 접촉(tunnel contact)이 형성된다. 터널 접촉은 특히 접촉층과 활성 영역 사이에 배치될 수 있다. 바람직하게는, 터널 접촉은 반도체층 시퀀스에 모놀리식(monolithic)으로 집적되고 특히 도핑되는 단일 또는 다수 개의 터널 접촉층을 포함한다.
터널 접촉의 터널 접촉층은 바람직하게는 특히 직접적으로 접촉층에 인접한다. 활성 영역과 접촉층 사이의 터널 접촉층을 이용하면, 터널 접촉층이 생략된 반도체칩에 비해, 반도체 칩의 구동중에 접촉층/반도체층 시퀀스의 접합부에서 전압 강하("손실 전압")가 감소될 수 있다. 바람직하게는, 터널 접촉층은 반도체층 시퀀스의 상기 터널 접촉층에 인접하는 반도체층과는 다른 전도 타입을 포함한다. 이러한 반도체층이 예컨대 p-전도성으로 형성되면, 터널 접촉층은 n-전도성으로 형성된다. 바람직하게는, 터널 접촉층은 접촉층에 직접적으로 인접한다. 반도체 칩의 소정의 구동 전압이 있을 때, 터널 접촉을 이용하여 감소되는 전압 손실에 의해, 활성 영역에서 복사 세기로 전환되는 전력(electric power)이 증가될 수 있다.
바람직하게는, 터널 접촉층의 두께는 30 ㎚ 또는 그보다 작고, 더욱 바람직하게는 20 ㎚ 또는 그보다 작다. 또한, 터널 접촉층의 두께는 3 ㎚과 같거나 큰 것이 바람직하다. 상기와 같은 두께는 매우 바람직한 것으로 증명되었다.
바람직하게는, 터널 접촉은 다른 터널 접촉층을 포함한다. 상기 다른 터널 접촉층을 이용하면, 반도체 칩의 구동 중에 전압 손실이 가능한한 줄어들 수 있다.
다른 터널 접촉층의 두께는 상기 터널 접촉층에 제공되는 두께 범위의 두께에 상응하여 형성된다.
터널 접촉이 다수 개의 터널 접촉층들을 포함한다면, 반도체층 시퀀스에 모놀리식으로 집적되는 두 개의 터널 접촉층들은 바람직하게는 서로 다른 전도 타입을 가진다.
바람직하게는, 상기 다른 터널 접촉층은 반도체층 시퀀스의 활성 영역의 측에서 접촉층 특히 상기 다른 접촉층에 인접하는 반도체층과 동일한 전도 타입을 가진다. 이를 위해, 예컨대, 상기 다른 터널 접촉층은 p-전도성으로 형성된다.
바람직하게는, 도핑된 터널 접촉층은 고 도핑되어 형성된다(p+ 내지 n+). 이를 위해, 터널 접촉층에서 도핑 성분의 농도는 1*1019㎝-3 또는 그보다 크고, 바람직하게는 1*1020㎝-3 또는 그보다 클 수 있다.
또한 바람직하게는, 터널 접촉은 서로 다른 전도 타입들을 가지며 모놀리식으로 집적되는 두 개의 터널 접촉층들과 함께 터널 다이오드(tunnel diode)로 형성된다.
가령 접촉층과 반도체층 시퀀스 사이에서 현저히 차단 기능을 가지는 pn-접합의 경우와 같은 삽입식(interposed) 터널 접합 없이, 접촉층과 반도체층 시퀀스 사이에서 전위 장벽이 비교적 높은 경우, 터널 접촉이 매우 적합하다.
가령 n-전도성 ITO와 같이 접촉층을 위한 n-전도성 TCO 및 반도체층 시퀀스에서 가령 질화물-화합물 반도체-계의 층과 같이 상기 접촉층에 직접적으로 인접하는 p-전도성의 반도체층 사이에는, 상기와 같은 차단성의 pn-접합이 형성될 수 있다. 상기 pn-접합은 반도체층 시퀀스로 전하 캐리어가 진입하는 것을 현저히 방지하거나 내지 현저한 전압 손실에 기여한다.
터널 접촉을 이용하면, 접촉층과 반도체층 시퀀스 사이에서 비교적 전압 손실이 없는 전기적 접촉 특히 저항 전류-전압 특성을 가진 접촉이 간단히 이루어질 수 있다.
적어도 하나의 실시예에 따르면, 터널 접촉층과 활성 영역 사이에 중간층이 배치된다. 바람직하게는, 상기 중간층은 도핑되지 않고 형성된다. 중간층은 배리어층으로 형성될 수 있으며, 상기 배리어층은 터널 접촉층으로부터 상기 배리어층을 투과해나가거나, 상기 배리어층을 투과하여 터널 접촉층으로 진입하는 도핑 성분의 확산을 방지하거나, 완전히 차단한다. 예컨대, 중간층은 예컨대 Mg와 같은 수용체(acceptor)를 위한 배리어층으로 기능할 수 있고, 반도체층 시퀀스의 상기 터널 접촉층과 반대 방향에 있는 측 특히 중간층의 상기 터널 접촉층과 반대 방향에 있는 측에 배치되는 반도체층은 상기 수용체로 도핑된다.
특히 터널 접촉층의 전도 타입과 다른 전도 타입을 포함하는 반도체층 시퀀스의 영역으로부터 상기 터널 접촉층으로, 도핑 성분이 확산되는 일은 터널 접촉층의 전류 용량(current carrying capacity) 및 그로 인한 칩의 전류 용량을 감소시킬 수 있고, 그 결과 정기적인 구동시 칩의 로스(loss)가 (동시에)발생할 수 있다. 바람직하게는, 중간층은 터널 접촉에 통합되고 더욱 바람직하게는 서로 다른 전도 타입들을 포함하는 두 개의 터널 접촉층들 사이에 배치된다. 바람직하게는, 중간층은 배리어층으로 형성되고, 상기 배리어층은 상기에 계속하여 언급되는 상기 다른 터널 접촉층으로부터 상기 터널 접촉층으로 그에 상응하는 도핑 성분이 침투되는 것을 방지한다.
또한, 바람직하게는, 중간층은 10 ㎚ 또는 그보다 작은 두께를 가진다.
경우에 따라서, 터널 접촉의 터널 접촉층은 예컨대 초격자구조(super lattice structure)와 같은 다층 구조로도 형성될 수 있다.
서로 다른 전도 타입을 가진 두 개의 터널 접촉층들을 포함한 터널 접촉을 구비하는 것에 대해 대안적으로, 경우에 따라서 접촉층과 반도체 몸체 사이에서 터널 접촉 없이 양호한 전기적 접촉 바람직하게는 저항 접촉 없이 형성될 수 있다.
특히, 이를 위해 투광성의 접촉층에 인접하는 연결층이 반도체 몸체에 배치될 수 있다. 이러한 연결층은 상기 투광성의 접촉층에 대한 접촉 형성에 적합하도록 최적화된다. 바람직하게는, 연결층은 도핑되어 형성된다. 접촉층에 대한 접촉을 형성하기 위해, 연결층이 상기 접촉층을 향한 측 및 상기 연결층이 접촉층에 인접하는 접촉 영역에서는, 상기 접촉층으로부터 계속 멀어져서 특히 활성 영역에 근접하여 배치되는 연결층의 영역과는 다른 도핑 성분 농도를 포함하는 것이 매우 바람직한 것으로 확인되었다. 바람직하게는, 연결층의 도핑 성분 농도는 활성 영역의 측에서보다 접촉층의 측에서 더 크다.
연결층의 상기 서로 다른 도핑 성분 농도들은 각각 분명하게 차이날 수 있다. 두 개의 도핑 성분 농도들이 상호 간에 포함하는 편차는 바람직하게는 30% 또는 그보다 크며, 더욱 바람직하게는 40% 또는 그보다 크다. 따라서, 접촉층에 가까운 영역에서 특히 직접적인 접촉 영역에서의 연결층의 도핑 성분 농도는, 상기 접촉층으로부터 계속 멀어져서 활성 영역에 근접하게 배치되는 연결층의 영역의 도핑 성분의 농도의 1.3-배 또는 그보다 크고, 바람직하게는 1.4-배 또는 그보다 클 수 있다.
바람직하게는, 연결층은 질화물-화합물 반도체 물질을 포함한다. 연결층은 예컨대 GaN을 포함하거나, 그것으로 구성될 수 있다. 또한, 바람직하게는, 연결층은 p-전도성으로 도핑되어 형성된다. p-도핑을 위한 수용체로 Mg를 사용하는 것은 매우 적합한 것으로 확인되었다.
접촉층과 연결층 사이의 접촉 저항을 작게 하기 위해, 연결층의 도핑 성분 농도는 3*1019㎝-3 또는 그보다 크고, 예컨대 3*1019㎝-3을 포함한 값과 5*1020㎝-3을 포함한 값의 사이인 것이 매우 적합한 것으로 증명되었다. 접촉층으로부터 멀어지는 연결층의 영역에서, 상기 연결층의 도핑 성분 농도는 2*1019㎝-3 또는 그보다 작을 수 있다. 연결층의 내부의 도핑 성분 농도가 접촉층의 경계 영역에 비해 감소되는 경우, 상기 연결층의 자유 전하 캐리어에 대한 집적도 및 활성 영역의 방향으로의 전도성은, 일련의 층을 지나, 특히 측 방향의 주 연장 방향에 대해 수직으로 도핑 성분 농도가 균일하게 높은 경우보다 더 크다. 그러나, 접촉층을 향한 접촉 영역에서 도핑 성분 농도가 높으면, 활성 영역에 대한 상기 접촉층의 낮은 저항 및 손실 없는 전기적 접촉이 형성되기 쉽다. 특히, 반도체 몸체를 향한 저항 전기 접촉이 간단히 이루어질 수 있다.
연결층의 두께는 30 ㎚ 또는 그보다 크고, 더욱 바람직하게는 50 ㎚ 또는 그보다 크며, 심지어는 100 ㎚ 또는 그보다 클 수 있다.
적어도 하나의 실시예에 다르면, 반도체칩은 전기 연결부를 포함하고, 상기 연결부는 투광성 및 전기 전도성의 접촉층과 전기가 통하도록 결합되어 있다.
상기 연결부는 본딩 패드(bonding pad) 즉 접촉을 위해 본딩용 와이어를 구비한 본딩 패드로 형성될 수 있다. 바람직하게는, 상기 연결부는 예컨대 Au와 같은 금속을 포함한다. 상기 연결부는 특히 금속성으로 또는 합금 기반으로 형성될 수 있다. 연결부는 활성 영역과 전기 전도적으로 결합되어 있는 것이 적합하다.
바람직하게는, 반도체 칩의 전기적 연결부는 반도체층 시퀀스의 상기 기판과 반대 방향에 있는 측 및/또는 상기 접촉층의 상기 반도체층 시퀀스와 반대 방향에 있는 측에 배치된다.
적어도 하나의 실시예에 따르면, 전기 연결부 및 반도체층 시퀀스 사이에, 특히 접촉층과 상기 연결부 사이에는 반사체층(reflector layer)이 배치된다. 바람직하게는, 반사체층은 예컨대 Al 또는 Ag와 같은 금속을 포함한다. 이러한 금속들은 단파장의 복사에 대해 매우 높은 반사도를 가진다는 특징이 있다. 바람직하게는, 반사체층은 금속성으로 또는 합금 기반으로 형성된다.
반사체층을 이용하면, 연결부에서 복사의 흡수가 줄어들 수 있다. 경우에 따라서, 복사는 연결부에 흡수되는 대신, 오히려, 상기 반사체층을 이용하여 반도체층 시퀀스에 재반사되어, 반도체칩으로부터 출력될 수 있다. 이를 통해, 반도체칩의 출력 효율 즉 반도체칩으로부터 출력되는 복사 세기에 대한, 상기 반도체 칩에서 생성되는 복사 세기의 비율이 증가될 수 있다.
적어도 하나의 실시예에 따르면, 연결부와 접촉층 사이에, 바람직하게는 반사체층과 접촉층 사이에는 본딩제층(bonding agent layer)이 배치된다. 바람직하게는, 본딩제층은 연결부 및/또는 반사체층이 반도체칩에 더 잘 부착되게 하고 특히 반사체층이 접촉층에 더 잘 부착되도록 한다.
바람직하게는, 본딩제층은 예컨대 Pd 또는 Pt와 같은 금속을 포함하고, 더욱 바람직하게는 금속성으로 또는 합금 기반으로 형성된다.
본딩제층에 흡수되는 복사 세기를 바람직하게는 작게 유지하기 위해, 상기 본딩제층은 투명 또는 반투명으로 형성되는 것이 유리하다. 바람직하게는, 본딩제층의 두께는 3 ㎚보다 작고, 더욱 바람직하게는 1 ㎚보다 작다. 본딩제층은 특히 섬 형태로(insular) 바람직하게는 다수 개의 본딩제 섬들(islands)을 구비하여 형성될 수 있다. 본딩제 층을 위해서는, 연속형 층이 필요하지 않다.
적어도 하나의 실시예에 따르면, 반도체칩은 가령 발광 다이오드(light emitting diode) 또는 레이저 다이오드(laser diode)와 같은 루미네센스 다이오드(lumineszenzdiode)로 형성되고, 이 때 물론 볼륨 이미터를 형성하는 것이 발광 다이오드를 위해 매우 적합하다.
적어도 하나의 실시예에 따르면, 반도체칩은, 바람직하게는 활성 영역과 전기 전도적으로 결합되는 반대편 전기적 연결부를 포함한다. 상기 전기적 연결부 및 상기 반대편 전기적 연결부를 이용하여, 반도체칩은 전기적으로 접촉될 수 있다. 상기 반대편 연결부는 바람직하게는 금속을 포함하고, 더욱 바람직하게는 금속성으로 또는 합금 기반으로 형성된다.
또한, 상기 연결부 및 반대편 연결부는 반도체층 시퀀스의 서로 대향하는 측에 배치되는 것이 바람직하다. 따라서, 반도체칩은 연결부와 반대편 연결부 사이에서 세로 방향으로 전도적인 구조를 포함하며 형성될 수 있다. 이로써, 반도체칩은 외부 연결 도체상에 확실하고 간단하게 실장되기 쉬워진다.
따라서, 두 개의 연결부들이 반도체층 시퀀스의 동일한 측에 배치되는 것에 비해, 반도체 칩의 제조시 칩 크기를 더 작게 선택할 수 있게 된다. 이를 통해, 연결부와 반대편 연결부가 반도체층 시퀀스의 동일한 측에 배치되는 반도체 칩에 비해, 반도체 웨이퍼의 반도체층 구조로부터 개별 반도체칩들을 위한 반도체층 시퀀스들의 개수를 더 많이 얻을 수 있다. 연결부들을 동일한 측에 배치하는 일은, 개별칩을 위한 반도체층 시퀀스가 더 큰 면으로 필요해진다. 이에 반해, 연결부들을 반도체층 시퀀스의 서로 다른 측들에 배치함으로써, 반도체층 시퀀스를 위한 면이 작아질 수 있다. 그 결과, 반도체 웨이퍼로부터 반도체칩의 산출량이 증가된다.
바람직하게는, 반도체칩의 상기 반대편 전기적 연결부는 상기 반도체층 시퀀스와 반대 방향에 있는 기판의 표면에 배치된다. 반대편 연결부와 활성 영역을 전기 전도적으로 결합시키기 위해, 기판은 전기 전도적으로 형성되는 것이 적합하다. 이를 위해, 경우에 따라서, 기판은 가령 질소 도핑된 SiC-기판의 형태로 적합하게 도핑될 수 있다.
예컨대 광전자 소자에 있어서, 상기와 같은 반대편 연결부는, 칩과 외부 연결 도체가 전기 전도적으로 결합되기 쉽도록 한다. 상기 광전자 소자는 가령 방사형-소자 또는 표면 실장 가능한 소자가 있으며, 상기 결합은 예컨대 접착 결합 또는 납땜 결합이 있다. 표면 실장 가능한 소자는 가령 도체판과 같은 외부의 소자 캐리어상에 매우 간단하고 공간 절약적인 방식으로 실장될 수 있다. 칩의 연결부 및 반대편 연결부를 반도체층 시퀀스의 서로 다른 측에 배치함으로써, 경우에 따라서 추가적인 와이어 본딩이 생략될 수 있으며, 그 이유는 연결부들 중 하나의 연결부 바람직하게는 반대편 연결부가 와이어 본딩되지 않고 오히려 가령 땜납층 또는 접착층과 같은 결합층을 이용하여 외부 연결 도체와 전기 전도적으로 결합되며 특히 고정될 수 있기 때문이다.
적어도 하나의 실시예에 따르면, 기판은 반도체층 시퀀스와 반대방향에 있는 측에서 완전히 또는 부분적으로 거울층을 구비한다. 바람직하게는, 거울층은 예컨대 Al 또는 Ag와 같은 금속을 포함하고, 더욱 바람직하게는 금속성으로 또는 합금 기반으로 형성된다. 거울층은 특히 상기 기판상에 배치되되 예컨대 스퍼터링 또는 증착될 수 있다. 거울층을 이용하면, 복사는 기판에 재반사될 수 있다. 따라서, 바람직하게는, 외부 연결 도체에서 흡수 손실이 감소된다. 또한, 상기 반도체층 시퀀스를 향한 기판의 표면을 투과하며 특히 상기 표면을 지나 출력되는 복사 세기가 증가될 수 있다. 거울층은 반대편 연결부와 기판 사이에 또는 상기 반대편 연결부 주변 측 방향으로 배치될 수 있다.
바람직하게는, 기판의 측면은 부분적으로 또는 완전히 반사 코팅(reflective coating)된다. 예컨대, 리세스 및/또는 챔퍼링된 측면 영역은 부분적으로 또는 완전히 반사 코팅될 수 있다.
기판에서 반도체층 시퀀스와 반대방향에 있는 측에 구비되는 거울층은 특히, 연속적인 층으로서 기판 측면의 챔퍼링된 측면 영역을 따라 및/또는 리세스를 따라 연장될 수 있다.
적어도 하나의 실시예에 따르면, 기판의 표면 특히 반도체층 시퀀스를 향해 있는 기판의 표면, 접촉층을 향한 반도체층 시퀀스의 표면 및/또는 상기 반도체층 시퀀스와 반대 방향에 있는 상기 접촉층의 표면은 융기부들 및 함몰부들을 포함한다. 융기부들 및 함몰부들은 규칙적이며 특히 바람직하게는 주기적으로 반복되는 구조 또는 불규칙적인 거칠기화(roughening)를 이용하여 형성될 수 있다. 상기와 같은 구조들은 예컨대 에칭(etching) 바람직하게는 적합한 마스크를 포함한 에칭을 이용하여 또는 모래 분사(sandblasting)를 이용하여 형성될 수 있다. 불규칙적인 거칠기화를 위해, 예컨대 건식 에칭 바람직하게는 금속 마스크를 사용하는 건식 에칭 또는 마스크를 사용하지 않는 습식 에칭이 적합한데, 반면 규칙적인 구조를 위해서는 적합한 마스크를 사용하는 습식 에칭이 매우 적합하다. 상기 건식 에칭은 예컨대 반응 이온 에칭(RIE, reactive ion etching)이 있다. 경우에 따라서, 구조화된 표면은 모래 분사를 이용하여 형성될 수 있다.
적어도 하나의 실시예에 따르면, 반도체층 시퀀스 특히 활성 영역, 중간층 및/또는 터널 접촉층 내지 터널 접촉층들은 질화물-화합물 반도체 물질을 포함한다.
적어도 하나의 실시예에 따르면, 반사체층 및/또는 거울층은 전기 전도적으로 형성된다. 바람직하게는, 반사체층 및/또는 거울층은 활성 영역, 연결부 및/또는 반대편 연결부와 전기 전도적으로 결합되어 있다.
적어도 하나의 실시예에 따르면, 반도체층 시퀀스를 향한 기판 표면의 면적 또는 상기 기판을 향한 반도체층 시퀀스 표면의 면적이 상기 반도체칩을 측 방향으로 한정하는 측면들 특히 기판의 측면들의 면적에 대해 가지는 비율은 2와 같거나 작고, 바람직하게는 1.5와 같거나 작으며, 더욱 바람직하게는 1.2와 같거나 작다. 칩의 모서리가 소정의 길이를 가질 때, 적합하게 형성되는 두께를 가진 기판을 이용하여 상기와 같은 비율이 달성될 수 있다.
이와 관련하여, 바람직하게는, 상기 측면은 챔퍼링되지 않고 리세스 없이 형성된다. 바람직하게는, 측면은 반도체층 시퀀스의 측 방향의 주 연장 방향에 대해 및/또는 기판의 상기 반도체층 시퀀스를 향한 표면에 대해, 예컨대 직각과 5˚이하 바람직하게는 2˚이하의 편차를 가지며 실질적으로 수직으로 또는 수직으로 형성된다.
상기와 같은 반도체칩은 실질적으로 직육면체 형태로 포락선형(envelope) 기본 형태를 가질 수 있다. 외부 연결 도체상에 실장되는 직육면체 형태의 칩은 바람직하게는 연결 도체에 실장되되, 그 측면들이 상기 연결 도체에서 이격되는 방향으로 더 길게 연장되도록 실장된다("원주형" 실장).
상기와 같이 제공되는 면적 비율을 포한하는 칩의 실시예에서, 반도체칩의 평면도에서, 상기 측면들은 칩 표면과 유사한 면적으로 또는 더 큰 면적으로 형성되는 것이 바람직하다. 따라서, 바람직하게는, 상기 측면에 의해 준비되는 복사 출력면이 확대되어 형성된다. 그 결과, 상기 측면에서의 휘도가 바람직하게는 감소된다.
반도체층 시퀀스를 향한 기판의 표면 내지 상기 기판을 향한 상기 반도체층 시퀀스의 표면의 면적을 위해, 가령 각 표면의 구조화시, 경우에 따라서 상기 표면에 의해 측 방향으로 덮인 면의 면적이 차용될 수 있다.
칩을 상기와 같이 형성하는 것은, SiC-기판과 같이 고 굴절성이며 향상된 도파성(enhanced waveguiding)을 가진 기판을 위해 매우 유리한데, 그 이유는 기판의 도파성때문에 기판의 측면으로부터 복사 세기가 증가되어 출력될 수 있기 때문이다. 측면이 큰 면적으로 형성되므로, 휘도가 간단히 줄여질 수 있다. 칩으로부터의 복사 출력을 위해, 측면은 반사 코팅 없이 형성되는 것이 바람직하다.
그러나, 기판의 두께가 두꺼워지면, 반도체칩의 전체 높이, 특히 실장 위치에서 반도체칩의 전체 높이도 커진다. 높이는 커지되 측 방향 규격은 동일하게 유지되면, 반도체칩이 연결 도체에서 확실하게 실장되기가 어려워진다. 특히, 반도체칩이 연결 도체상에 배치될 때, 더 커진 높이로 인해 상기 칩의 무게 중심이 실장면으로부터 멀어져서 위쪽으로 이동하기 때문에 반도체칩이 뒤집어질 위험이 커진다.
적어도 하나의 실시예에 따르면, 상기에 언급된 면적 비율은 0.5와 같거나 크고, 바람직하게는 0.7과 같거나 크고, 더욱 바람직하게는 0.8과 같거나 크다. 따라서, 연결 도체상에 배치될 때 칩이 뒤집어질 위험은 줄어들 수 있다.
측면의 휘도는 작게 하고, 상기 실장이 더 확실하게 이루어지도록 하기 위해, 면적 비율은 0.8을 포함한 값과 1.2 사이인 것이 매우 적합한 것으로 증명되었다. 상기와 같은 비율은 정육면체 형태의 포락선형 기본 형태를 가진 칩을 이용하면 달성될 수 있다.
덧붙여 말해둘 것은, 대안적으로 또는 추가적으로, 칩의 모서리 길이 가령 칩의 최대 모서리 길이 또는 최소 모서리 길이에 대한 기판의 두께 비율에 의해, 기판의 측면은 경우에 따라서 큰 면적으로 형성될 수 있다는 것이다. 특히, 이러한 방식으로 상기에 제공된 면적-비율이 달성될 수 있다. 바람직하게는, 기판의 두께에 대한 각 칩 모서리 길이들의 비율은 상기에 제공되는 관계를 충족한다. 또한, 바람직하게는, 기판의 두께는 측 방향으로 일정하다.
두꺼운 기판을 사용하는 실시예 내지 상기 실시예에 따른 면적이 형성될 때, 바람직하게는 반도체층 시퀀스와 반대방향에 있는 기판의 측에 구비된 거울층에서 반사되는 복사 역시, 상기 기판의 측면을 지나 더 많이 출력된다. 따라서, 반도체칩의 면적 방출 특성(volume emitting characteristic)은 강화될 수 있다. 이러한 점은, 질화물 화합물 반도체-계의 반도체층 시퀀스가 그보다 더 높은 굴절성을 가진 기판, 가령 SIC-함유 기판상에 있는 경우에 매우 중요해진다. 상기와 같은 반도체칩의 경우, 굴절률 관계로 인해, 복사은 상기 반도체층 시퀀스를 지나 기판으로 진입할 때, 기판 쪽의 경계면의 표면 법선을 향해 주로 진행하여, 일반적으로 상기 측면으로부터 멀어지는 방향으로 굴절된다. 따라서, 거울층에 입사되는 복사 세기는 예컨대 사파이어-기판과 같은 굴절성이 낮은 기판에 비해 증가된다. 기판이 비교적 두껍게 형성됨으로써, 거울층에서 반사되어 기판의 측면을 지나 출력되는 복사 세기가 증가될 수 있다.
또한, 다수 개의 기판 측면들, 특히 기판의 모든 측면들은 상기 관계를 충족할 수 있다.
적어도 하나의 실시예에 따르면, 기판의 두께는 반도체칩의 모서리 길이의 절반과 같거나 그보다 작으며, 특히 기판의 모서리길이의 절반보다 작다. 상기 기판의 두께는 바람직하게는 최대 두께이다. 또한, 바람직하게는, 기판의 두께는 측 방향으로 일정하다.
바람직하게는, 기판의 두께는 반도체칩의 모서리길이의 삼분의 일보다 작다. 이를 위해 적합하게는, 예컨대 기판을 얇게 가공하여 예컨대 에칭(etching) 또는 그라인딩(grinding)할 수 있다.
모서리길이로는, 특히 측 방향으로 칩의 최소 모서리길이 또는 최대 모서리길이가 차용될 수 있다.
상대적으로 얇은 기판에 의해, 비교적 적은 몫의 복사가 반도체칩으로부터 상기 기판의 작은 면적의 측면에 직접적으로 입사됨으로써, 바람직하게는 상기 측면에서 휘도가 감소될 수 있다. 이러한 점은, 상기 반도체층 시퀀스와 반대 방향에 있는 기판의 측에 위치한 거울층과 조합될 때 매우 적합하다. 상기에 기재된 바와 같이, 상기 거울층을 이용하면, 복사은 반도체층 시퀀스의 방향으로 특히 투광성의 접촉층을 투과하여 재반사될 수 있다.
비교적 두꺼운 기판을 포함하는 칩에 비해(상기 실시예 참조), 상기와 같은 칩은 간단히 안정적으로 실장될 수 있다. 특히, 칩이 뒤집어질 위험이 감소된다. 반도체칩이 기판에 의해 전기적으로 접촉될 때, 상기와 같이 "얇은" 칩은 바람직하게는 낮은 순 바이어스(forward bias)를 포함한다.
측면에서 휘도가 감소되기 위해, 가령 SiC-기판과 같이 반도체층 시퀀스에 비해 굴절성이 높은 기판이 매우 적합하다. 상기에 계속하여 언급된 바와 같이, 광선은 고 굴절성 기판을 통과할 때, 상기 측면으로부터 멀어지며 굴절되는 경우가 증가한다. 따라서, 측면에서의 휘도가 감소될 수 있다.
매우 바람직한 실시예에서, 반도체칩은 반도체층 시퀀스를 포함하고, 상기 반도체층 시퀀스는 복사 생성에 적합한 활성 영역 및 측 방향의 주 연장 방향을 포함하고, 이때 상기 반도체층 시퀀스는 기판상에 배치되고, 반도체칩은 투광성 및 전기 전도성의 접촉층을 포함한다.
상기 실시예의 제1 변형예에서, 기판은 상기 주 연장 방향과 관련하여 챔퍼링된 측면 영역 및/또는 리세스를 포함하는 측면을 구비한다.
상기 실시예의 제2 변형예에서, 기판의 굴절률은 활성 영역의 굴절률과 같거나 크고 및/또는 기판의 굴절률은 상기 반도체층 시퀀스의 상기 기판을 향한 측의 마지막 반도체층의 굴절률과 같거나 크다.
상기 실시예의 제3 변형예에서, 반도체층 시퀀스는 질화물-화합물 반도체물질을 포함하고, 반도체칩의 전기적 연결부 및 반대편의 전기적 연결부는 반도체층 시퀀스의 서로 대향하는 측에 배치된다.
이러한 변형예에 따른 반도체칩을 이용하면, 반도체칩의 출력 효율이 현저한 정도로 증가될 수 있다. 개별 특징들의 장점은 상기에 더욱 상세하게 설명되어 있으며, 이러한 장점은 그에 상응하는 조합에 의해 더욱 강화될 수 있다.
본 발명의 다른 특징들, 바람직한 실시예들 및 적합성들은 도면과 관련한 시예를 통해 이하에서 기재된다.
도 1은 광전자 반도체칩의 일 실시예의 개략적 단면도를 도시한다.
도 2는 광전자 반도체칩의 다른 실시예의 개략적 단면도를 도시한다.
도 3은 광전자 반도체칩의 또 다른 실시예의 개략적 단면도를 도시한다.
도 4는 광전자 반도체칩의 또 다른 실시예의 개략적 단면도를 도시한다.
도 5는 광전자 반도체칩의 또 다른 실시예의 개략적 단면도를 도시한다.
도 6은 광전자 반도체칩의 또 다른 실시예의 개략적 단면도를 도시한다.
도 7은, 도 7a에서 광전자 반도체칩의 또 다른 실시예의 개략적 단면도를 도시하고, 도 7b 및 도 7c에선 상기 실시예의 두 개의 변형예들을 도시한다.
도 8은 광전자 반도체칩의 일 실시예의 개략적 평면도를 도시한다.
동일하고, 동일한 종류이며 동일하게 작용하는 요소들은 도면에서 동일한 참조번호로 표시된다.
도 1 내지 도 7에 따른 실시예들에 따르면, 광전자 반도체칩(1)은 복사 생성에 적합한 활성 영역(3) 및 및 측 방향의 주 연장 방향(D)을 포함하는 반도체층 시퀀스(2)를 포함한다. 효율적인 복사 생성을 위해, 활성 영역(3)은 단일-또는 다중-양자 우물 구조로 형성되는 것이 바람직하다.
도 1 내지 도 7에 도시되는 반도체칩은 도 8에 도시된 평면도에 따른 평면도로 실시될 수 있다.
반도체층 시퀀스(2)는 기판(4)상에 배치된다. 바람직하게는, 기판(4)은 반도체층 시퀀스(2)가 에피택시얼 성장되는 성장 기판으로 형성된다. 기판(4)은 반도체층 시퀀스(2)를 기계적으로 안정화시키며 상기 층 시퀀스를 지지한다. 추가적으로, 기판은 얇게 가공될 수 있는데, 예컨대 그라인딩 오프(grinding off) 또는 에칭(etching)을 이용한다.
또한, 반도체칩(1)은 바람직하게는 미리 제조된 반도체층 시퀀스상에 적층되는 투광성 및 전기 전도성의 접촉층(5)을 포함한다. 접촉층(5)은 상기 반도체층 시퀀스(2)에서 상기 기판(4)과 반대 방향에 있는 측에 배치된다. 바람직하게는, 접촉 층(5)은 반도체층 시퀀스(2)에 직접적으로 특히 그 전체 면이 인접한다. 접촉층(5)은 활성 영역(3)과 전기 전도적으로 결합되어 있다. 또한, 접촉층(5)은 바람직하게는 연속적이며, 중간에 끊김이 없는 층으로 형성된다. 또한, 접촉층(5)은, 테두리측의 홈을 제외하고, 반도체층 시퀀스(2) 위에서 실질적으로 전체 면이 측 방향의 주 연장 방향을 따라 연장된다.
접촉층(5)은 예컨대 PVD-방법으로, 예컨대, 바람직하게는 전자빔을 사용하는 증착(e-beam evaporation)을 이용하거나, 스퍼터링을 이용하여 반도체층 시퀀스상에 적층될 수 있다. 이러한 방법들은 ITO-접촉층을 위해 매우 적합하다. 또한, CVD-방법, 특히 PECVD(plasma enhanced chemical vapor deposition)-방법은 접촉층의 적층을 위해 특히 ZnO-접촉층을 위해 적합할 수 있다.
반도체층 시퀀스(2)는 전기적 연결부(6) 및 반대편의 전기적 연결부(7)사이에 배치되고, 상기 연결부들은 반도체층 시퀀스(2)의 서로 다른 측에 대치되며, 활성 영역(3)과 전기 전도적으로 결합되어 있는 것이 적합하다. 전기적 연결부(6)는 접촉층(5)에서 반도체층 시퀀스(2)와 반대 방향에 있는 측에 배치되며, 접촉층과 전기 전도적으로 결합되어 있다. 반대편 연결부(7)는 기판(4)에서 반도체층 시퀀스(2)와 반대 방향에 있는 측에 배치된다.
바람직하게는, 연결부(6)는 본딩 패드로 형성되고, 전기 전도적 결합을 위해 본딩용 와이어를 구비하며, 상기 와이어를 이용하여 반도체칩(1)은 가령 방사형-소자 또는 표면 실장 가능한 소자를 위한 하우징의 연결 도체와 같은 외부 연결 도체와 결합될 수 있다. 전기적 연결부(6)는 바람직하게는 접촉층(5)에 비해 작은 면적 으로 형성된다. 특히, 전기적 연결부(6)는 접촉층(5)과 단순히 연결되어 있는 영역을 덮는 것이 바람직하다. 예컨대, 전기적 연결부(6)는 평면도에서 실질적으로 원형으로 형성될 수 있다(도 8의 평면도 참조).
반대편의 전기적 연결부(7)는 예컨대 땜납층 또는 접착층과 같은 전기 전도적 결합층을 이용하여 외부의 또 다른 연결 도체와 전기 전도적으로 결합되기 위해 구비된다. 또한, 반대편의 전기적 연결부는 반도체층 시퀀스와 반대 방향에 있는 기판의 측을 완전히(명확하게 도시되지 않음) 또는 부분적으로 덮을 수 있다.
연결부들이 반도체층 시퀀스의 동일한 측 특히 기판과는 반대 방향에 있는 측에 배치되는 것에 비해, 연결부들(6, 7)이 반도체층 시퀀스의 서로 다른 측에 상기와 같이 배치됨으로써, 동일하게 출력되는 복사 세기를 가진 반도체칩을 위한 칩 크기가 더 작게 선택될 수 있다. 또한, 상기 결합층에 의해, 다른 와이어 본딩은 생략될 수 있다.
활성 영역(3)과 전기적 연결부(6)사이에는 반사체층(reflector layer)(8)이 배치된다. 반사체층(8)은 활성 영역에서 생성되는 복사를 반사하도록 형성되는 것이 적합하다. 바람직하게는, 반사체층(8)은 반도체층 시퀀스(2)와 전기적 연결부(6) 사이 및 특히 접촉층(5)과 전기적 연결부(6) 사이에 배치된다.
전기적 연결부(6)와 활성 영역(3) 사이에는 본딩제층(9)이 배치된다. 본딩제층(9)은 반사체층(8)과 반도체층 시퀀스(2) 사이 및 특히 반사체층(8)과 접촉층(5) 사이에 배치된다. 바람직하게는, 본딩제층(9)의 일측은 반사체층(8)에 직접적으로 인접하고, 다른 측은 접촉층(5)에 인접한다. 본딩제층(9)을 이용하면, 반사체층(8) 이 접촉층(5)에 더 잘 부착될 수 있다.
또한, 접촉층(5)와 활성 영역(3) 사이에는 터널 접촉(10)이 배치된다. 바람직하게는, 터널 접촉(10)은 반도체 몸체에 모놀리식으로 집적되며 형성된다. 바람직하게는, 터널 접촉(10)은 제1 터널 접촉층(11) 및 제2 터널 접촉층(12)을 포함한다(도 7a와 관련하여서만 예시적으로 명확하게 도시되는 상세 도면을 참조).
바람직하게는, 터널 접촉층들(11, 12)은 서로 다른 전도 타입들(n-전도성 내지 p-전도성)을 포함한다. 더욱 바람직하게는, 이를 위해 터널 접촉층들은 서로 다르게 도핑된다. 터널 접촉층(12)은 바람직하게는 반도체층 시퀀스(2)의 활성 영역(3)의 측에서 터널 접촉(10)에 인접하는 반도체층(13)과 동일한 전도 타입을 포함하며, 예컨대 p-전도성이다. 바람직하게는, 터널 접촉층들(11, 12)은 고 도핑되며 형성된다. 터널 접촉층(12)은 바람직하게는 p-전도성으로, 터널 접촉층(11)은 바람직하게는 n-전도성으로 형성된다. 1*1019 1/㎤ 또는 그보다 큰, 바람직하게는 1*1020 1/㎤ 또는 그보다 큰 도핑 성분 농도가 터널 접촉층들을 위해 매우 적합한 것으로 증명되었다. 터널 접촉을 이용하면, 바람직하게는 터널 접촉에 직접적으로 인접하는 접촉층(5)이 활성 영역에 전기적으로 연결되는 일이 개선될 수 있다. 터널 접촉을 이용하면, 접촉층(5)과 반도체층 시퀀스(2) 사이의 전압 손실 없는 접촉 특히 저항 접촉이 간단히 이루어질 수 있다.
바람직하게는, 터널 접촉층들의 두께는 각각 3 ㎚을 포함한 값과 20 ㎚ 사이값이다.
바람직하게는, 활성 영역(3)은 서로 다른 전도 타입을 가지는 반도체층(들)(14, 15) 사이에 배치된다. 반도체층(들)(14)은 예컨대 p-전도성으로, 반도체층(들)(15)은 예컨대 n-전도성으로 형성될 수 있다. 반도체층(들)(14, 15)은 특히 각각 배리어층(barrier layer) 또는 클래드층(clad layer)을 포함할 수 있고, 이러한 층을 이용하여 활성 영역에서 전하 캐리어 속박(confinement)이 개선된다. 이로부터, 반도체칩의 내부 양자 효율이 증가될 수 있다.
터널 접촉층들(11, 12)에 대해 추가적으로, 터널 접촉(10)은 이러한 층들 사이에 배치되며 도핑되지 않은 중간층을 포함할 수 있다(명확하게 도시되지 않음). 상기 중간층은 바람직하게는 확산 배리어층으로 형성되며, 예컨대 Mg와 같은 수용체가 p-전도성의 제2 터널 접촉층(12) 내지 p-전도성의 반도체층(들)(14)로부터 n-전도성의 제1 터널 접촉층(11)으로 확산되는 것을 방지하거나, 상기와 같은 확산을 완전히 차단한다. 따라서, 이러한 도핑 성분의 확산에 의해 발생하는 칩의 손상 위험은 줄어들 수 있다.
또한, 터널 접촉층(11 내지 12) 또는 다수 개의 터널 접촉층들은 가령 초격자 구조와 같은 다층 구조로 형성될 수 있다(명확하게 도시되지 않음).
바람직하게는, 중간층의 두께는 10 ㎚ 또는 그보다 작다. 경우에 따라서, 중간층의 두께는 확산 배리어를 위한 단층(monolayer)으로도 이미 충분할 수 있다.
반도체층 시퀀스(2)와 반대방향에 있는 기판(4)의 표면상에 거울층(16)이 배치된다. 거울층(16)은 예컨대 기판상에 적층되되 예컨대 스퍼터링 또는 증착될 수 있다. 또한, 거울층(16)은 반대편 연결부(7)와 기판(4)사이에 또는 상기 반대편 연 결부주변 측 방향(lateral)으로 배치될 수 있다.
바람직하게는, 반도체층 시퀀스(2)는 질화물-화합물 반도체 물질들을 기반으로 한다. 이미 상기에 언급한 바와 같이, 상기와 같은 물질들은 단파장의 복사를 생성하기에 매우 적합하다. 특히, 터널 접촉층들(11, 12)은 반도체층(들)(13, 14, 15)을 포함하고, 활성 영역(3)은 AlnGamIn1 -n- mN의 물질 체계로 구성된 물질을 포함하는 것이 바람직하다. 활성 영역은 바람직하게는 InGaN을 포함한다. 제1 터널접촉층(11) 및/또는 제2 터널 접촉층(12)은 GaN, AlGaN, InGaN 또는 InAlGaN을 포함하거나 그것으로 구성될 수 있다. 중간층은 AlN, GaN, AlGaN, InGaN 또는 InAlGaN을 포함하거나 그것으로 구성될 수 있다.
전기적 연결부(6), 반대편의 전기적 연결부(7), 반사체층(8), 본딩제층(9) 및/또는 거울층(16)은 바람직하게는 금속을 포함하고, 더욱 바람직하게는 금속성으로 또는 합금 기반으로 형성된다. 연결부들(6, 7)을 위해서는 예컨대 Au가, 반사체층(8)을 위해서는 특히 질화물-화합물 반도체를 이용하여 생성되는 복사에 대한 높은 반사도를 위해 Al 또는 Ag가 매우 적합하다. 이는 반사성 거울층(16)에도 해당된다. 본딩제층(9)은 바람직하게는 Pt 또는 Pd를 포함한다. 상기와 같은 물질들은 반도체칩을 위한 본딩제로 매우 적합하다.
바람직하게는, 본딩제층의 두께는 1 ㎚와 같거나 작다. 본딩제층은 특히 섬 형태(insular)로 형성될 수 있다.
바람직하게는, 투광성 및 전기 전도성의 접촉층(5)은 예컨대 ZnO:Al 또는 ITO와 같은 TCO-물질을 포함한다. n-전도성 ITO의 매우 높은 가로 전도도를 위해, 예컨대 산소-결핍을 포함하는 하이포 화학량론적 구성 방식의 ITO 또는 인듐 산화물 대 주석 산화물의 비율을 90:10 또는 그보다 큰, 예컨대 95:5로 포함하는 ITO가 매우 적합하다.
접촉층의 두께는 바람직하게는 100 ㎚을 포함한 값과 1000 ㎚ 사이에 있으며, 양호한 전류 확산 및 경제적인 물질 사용을 동시에 달성하기 위해서는 100 ㎚을 포함한 값과 300 ㎚사이에 있는 것이 매우 바람직하다.
비교적 작은 면적으로 형성되는 연결부(6), 반사체층(8) 및 본딩제층(9)에 의해, 전류는 비교적 작은 주입 영역에서 접촉층(5)으로 주입된다. 이러한 전류는 TCO-접촉층에서 높은 가로 전도도에 의해 측 방향(lateral)으로 분배된다. 따라서, 비교적 작은 면적의 전기적 연결부(6)에도 불구하고, 활성 영역(3)에는 전류 공급이 큰 면적으로 균일하게 이루어질 수 있다. 이와 동시에, TCO-물질들은 높은 투광성을 가진다는 특징이 있어서, 비교적 큰 면적으로 적층되는 접촉 금속 배선과 달리, 활성 영역에서 생성되는 복사는 상기 접촉층을 간단히 투과할 수 있다.
접촉층(5)에 의해 측 방향의 전류 분배가 이루어지므로, 경우에 따라서 흡수성의 연결부(6)는 바람직하게는 작은 면적으로 형성될 수 있다.
반사체층(8)에 의해, 활성 영역(3)에서 생성되는 복사가 전기적 연결부(6)에서 흡수되는 일이 줄어든다. 반사체층(8)은 활성 영역(3)으로부터 상기 층에 입사되는 복사를 바람직하게는 반도체층 시퀀스(2)로 재반사하므로, 경우에 따라서 복사는 반도체칩(1)으로부터 출력될 수 있다. 바람직하게는, 본딩제층(9)에 의해, 반 사체층(8)이 접촉층(5)에 더 잘 부착되므로, 연결부 및 반사체층을 포함하는 층 스택(layer stack)이 접촉층으로부터 분리될 위험 및 칩 결함(chip defect)의 위험이 줄어든다.
거울층(16)에 의해, 활성 영역(3)에서 생성되고 반도체층 시퀀스(2)와 반대 방향에 있는 기판(4)의 표면에 입사되는 복사는은 상기 반도체층 시퀀스의 방향으로 재반사될 수 있다. 이를 통해, 반도체칩(1)으로부터 생성되는 복사가 상기 반도체층 시퀀스(2)와 반대 방향에 있는 거울층(16)의 측에 배치되는 부재들에서, 가령 외부 연결 도체 또는 반대편 연결부(7)에서 흡수될 위험이 감소된다.
바람직하게는, 터널 접촉(10)에 의해 접촉층이 반도체층 시퀀스에 전기적으로 연결되는 일이 개선된다. 특히, 접촉층/반도체층 시퀀스의 접합부에서 손실 전압이 감소될 수 있다. 이러한 점은, 접촉층(5)과 반도체층(들)(14) 사이에서 결정적 두께(definitive thickness)의 높은 전위 배리어가 터널 접촉 없이 형성되는 경우, 매우 중요하다. 예컨대 n-전도성 ITO 또는 ZnO:Al일 때 상기와 같은 경우일 수 있다.
서로 다른 전도 타입의 두 개의 터널 접촉층들을 포함하는 터널 접촉(10)을 구비하는 것에 대해 대안적으로, 경우에 따라서 터널 접촉없이 접촉층(5)과 반도체 몸체(2)사이의 양호한 전기적 접촉 바람직하게는 저항 접촉이 형성될 수 있다.
이를 위해, 특히 투광성의 접촉층에 인접하는 연결층은 반도체 몸체에 통합될 수 있다. 이러한 경우, 터널 접촉층(11)(도 7a 참조)은 생략될 수 있고, 상기 층(12)은 연결층으로 기능할 수 있다.
이러한 연결층은 투광성의 접촉층에 대한 접촉 형성에 적합하도록 최적화된다. 바람직하게는, 연결층은 도핑되어 형성된다. 접촉층에 대한 접촉 형성에 있어서, 접촉층을 향한 측 및 상기 연결층이 접촉층에 인접하는 접촉 영역에서 연결층의 도핑 성분의 농도는 접촉층으로부터 계속 멀어지며 활성 영역에 근접하여 배치되는 연결층의 영역에서와는 다른 것이 매우 적합한 것으로 확인되었다. 바람직하게는, 연결층에서 도핑 성분의 농도는 접촉층의 측이 활성 영역의 측보다 크다.
연결층에서 서로 다른 도핑 성분 농도는 특히 분명하게 차이날 수 있다. 두 개의 도핑 성분 농도의 편차는 바람직하게는 30% 또는 그보다 크고, 더욱 바람직하게는 40% 또는 그보다 크다. 연결층에서, 접촉층에 가까운 영역, 특히 직접적인 접촉 영역에서의 도핑 성분 농도는, 상기 접촉층에서 계속 멀어지며 활성 영역에 근접하여 배치되는 연결층의 영역에서의 도핑 성분 농도의 1.3배 또는 그보다 크고, 바람직하게는 1.4배 또는 그보다 클 수 있다.
바람직하게는, 연결층은 질화물-화합물 반도체 물질을 포함한다. 연결층은 예컨대 GaN을 포함하거나 그것으로 구성될 수 있다. 또한, 바람직하게는 연결층은 p-전도성으로 도핑되어 형성된다. p-도핑을 위한 수용체로 Mg를 사용하는 것은 매우 적합한 것으로 확인되었다.
접촉층과 연결층 사이의 작은 접촉 저항을 위해 매우 적합하게는, 연결층의 도핑 성분 농도는 접촉층 측에서 3*1019㎝-3 또는 그보다 크고, 예컨대 3*1019㎝-3을 포함한 값과 5+1020㎝-3을 포함한 값 사이라는 것이 증명되었다. 접촉층에서 멀어지 는 연결층의 영역에서, 도핑 성분 농도는 2*1019 ㎝-3 또는 그보다 작을 수 있다. 도핑 성분 농도가 접촉층의 경계 영역에 비해 연결층의 내부에서 감소되는 경우, 연결층에서의 자유 전하 캐리어에 대한 집적도 및 활성 영역의 방향으로 전도성은, 도핑 성분 농도가 일련의 층을 지나, 특히 측 방향의 주 연장 방향에 대해 수직으로 균일하게 높게 유지되는 경우보다 클 수 있다. 그러나, 접촉층을 향한 접촉 영역에서 높은 도핑 성분 농도로 인해, 활성 영역에 대한 접촉층의 낮은 저항 및 손실 없는 전기적 접촉이 형성되기 쉽다. 특히, 반도체 몸체와의 저항 전기적 접촉이 간단히 이루어질 수 있다.
연결층의 두께는 30 ㎚ 또는 그보다 크고, 더욱 바람직하게는 50 ㎚ 또는 그보다 크며, 심지어 100 ㎚ 또는 그보다 클 수 있다.
상기와 같은 연결층은 국제 특허 WO 03/043092에 기재되어 있으며, 이의 전체 개시 내용은 반복적으로 본 특허 출원에 명확하게 포함된다. 상기와 같이 형성된 연결층은 고 흡수성의 금속 배선과 반도체 물질 사이의 접촉 형성 뿐만 아니라, 반도체 몸체와 투광성의 접촉층 특히 TCO-접촉층의 전기적 접촉 형성을 위해서도 매우 적합하다는 것이 놀랍게도 확인되었다.
기판(4)은 예컨대 SiC, 바람직하게는 SiC:N, 또는, 바람직하게는 n-전도성으로 도핑된 것, GaN을 포함한다. 특히, 기판(4)은 바람직하게는 전기 전도적으로 형성됨으로써, 활성 영역(3)의 전기적 접촉이 상기 기판에 의해 이루어질 수 있다. 또한, 기판은 바람직하게는 활성 영역에서 생성되는 복사에 대해 투광성을 가지도 록 형성됨으로써, 기판은 반도체칩으로부터의 복사 출력을 위해 간단히 이용될 수 있다.
또한, 기판을 위해 상기에 열거되는 물질들-GaN 및 SiC-이 질화물-화합물 반도체 물질-계의 반도체층 시퀀스를 위해 포함하는 굴절률은 반도체층 시퀀스 특히 활성 영역의 (경우에 따라서 평균의) 굴절률 및/또는 반도체층(들)(15) 중에 기판(4)의 측에서 반도체층 시퀀스를 한정하는 반도체층의 굴절률보다 크거나(SiC의 경우), 같다(GaN의 경우). SiC의 굴절률은 대략 2.7이며, (In, Al)GaN 물질 체계의 물질의 일반적 굴절률은 대략 2.5이다. 복사가 반도체층 시퀀스(2)로부터 기판(3)으로 진입하는 것은, 반도체층 시퀀스와 기판의 경계면에서 전반사가 줄어들거나 완전히 생략됨으로써, 특히 GaN-계 물질보다 작은 굴절률을 가지는 사파이어-기판에 비해, 용이해진다.
또한, 고 굴절성 기판의 경우, 상기 기판은 기판의 측면(17) 방향으로 복사의 출사를 유도하기 위해 간단히 기능할 수 있다. 기판은 특히 도파(wave guiding)를 위해 형성될 수 있다. 반도체층 시퀀스와 반대 방향에 있는 기판의 표면에서 일어나는 반사 특히 거울층에서의 반사 및 반도체층 시퀀스를 향한 기판 표면에서의 (전)반사로 인해, 복사는 측면 방향으로 유도될 수 있다. 측면(17)은 반도체칩(1)으로부터 복사 출력 출력이 더 증가되도록 기능할 수 있다. 반도체칩이 비교적 작은 표면 휘도를 포함하는 볼륨 이미터로 형성되는 것은, 기판을 복사 출력을 위해 사용함으로써 용이해진다.
도 7(도 7a, 7b, 7c)의 실시예에 따른 반도체칩(1)에서, 상기와 같이 복사가 기판에서 측면(17) 방향으로 유도되는 것이 매우 유리하다. 상기 반도체칩은 반도체층 시퀀스(2)의 주 연장 방향(D)에 대해 실질적으로 수직으로 형성되는 측면(17) 및 상기 측면에 대해 실질적으로 수직으로 형성되는 두 개의 표면을 포함한다.
기판(4)에서 광선 유도는 도 7a의 광선(23)에 의해 개략적으로 표시되어 있다. 여기서, 예컨대 SiC-기판과 같이 반도체층 시퀀스(2)보다 굴절성이 큰 기판은 (In, Al)GaN-계 반도체층 시퀀스를 위해 사용된다. 이에 상응하여, 광선(23)은 기판(4)에 진입할 때 반도체층 시퀀스(2)를 향한 기판(4)의 표면(25)의 표면 법선(24)쪽을 지나며 굴절된다. 거울층(16)에서의 반사(들) 및 표면(25)에서의 전반사(들) 이후, 광선은 기판(4)으로부터 측면(17)을 지나 출력된다.
도 7b 및 7c는 도 7a에 따른 반도체칩의 두 개의 바람직한 실시예를 도시한다.
이 때, 기판(4)은 두께(t)를 가진다. 길이(l)는 길이(w)와 마찬가지로 칩의 모서리길이를 제공한다(도 8의 평면도 참조).
모서리길이들(l, w)은 서로 다를 수 있으나, 바람직하게는 똑같은 길이여서, 칩이 평면도상에서 정사각형으로 형성된다. 또한, 모서리길이(l)는 바람직하게는 기판의 길이에 상응한다. 두께(t)는 바람직하게는 측 방향으로 일정하도록 형성된다.
일반적인 칩 길이들(l, w)은 200 ㎛을 포함한 값과 300 ㎛을 포함한 값 사이값이며, 예컨대 250 ㎛이다.
도 7b에 따른 실시예에서, 기판은 모서리길이(l)에 상응하는 길이 및 두 께(t)를 포함한다. 모서리길이들이 동일할 때(l=w), 측면(17)의 면적은 각각 l*t이며, 모서리길이들이 서로 다를 때, 이는 l*t 내지 w*t이다. l:t의 비율은 바람직하게는 0.8을 포함한 값과 1.2의 사이값이다. 칩은 특히 정육면체 형태로 형성될 수 있다. 이 때, 더욱 바람직하게는, 추가적으로 l=t이다.
모서리길이들(l, w)이 동일할 때, 표면(25)의 면적(l*w) 및 기판의 각 측면(17)의 면적(l*t 내지 l*w)의 비율은 l:t와 마찬가지이다.
상기와 같은 면적의 치수화(dimensioning)에 의해, 측면(17)에서의 휘도는 바람직하게는 감소되고, 이와 동시에 칩의 확실한 실장이 가능할 수 있다. 바람직하게는 기판은 상기와 같은 두께로 준비되거나, 경우에 따라서 상기와 같은 두께로 얇게 가공된다.
반도체층 시퀀스가 칩의 규격에 비해 비교적 얇으므로, 기판의 두께는 칩의 높이를 표준적으로 결정한다. 전체 칩은 특히 정육면체 형태의 포락선형 기본 형태로 형성될 수 있다.
도 7c에 따른 실시예에서, 기판(4)의 두께(t)는 l*(1/2)과 같거나 그보다 작고 바람직하게는 l*(1/3)과 같거나 작다. 기판의 두께는 예컨대 100 ㎛ 또는 그보다 작으며, 바람직하게는 80 ㎛ 또는 그보다 작을 수 있다. 이를 위해, 기판(4)은 그에 상응하여 얇게 가공되는 것이 적합하다. 바람직하게는 상기 얇게 가공하는 일은, 반도체층 시퀀스(2)가 기판(4)상에 성장된 이후 이루어진다. 기판이 상기와 같이 얇게 형성됨으로써, 매우 평편하고 공간 절약적인 반도체칩이 제조될 수 있다. 또한, 전기 전도적인 기판의 경우, 순 바이어스는 바람직하게는 감소될 수 있다.
질화물 화합물 반도체-계의 반도체층 시퀀스의 경우에, 기판은 SiC-기판과 같이 반도체층 시퀀스보다 굴절성이 큰 기판이 적합하다. 질화물-화합물 반도체 물질의 굴절률보다 낮은 굴절률을 가진 사파이어 기판과 같이 굴절성이 낮은 기판에 비해, 활성 영역(3)에서 생성되는 광선은 기판에서 더 많이 급경사로 진행하는데, 즉 표면 법선(24)을 향해 더 작은 각도로 진행한다. 따라서, 거울층(16)에서 반사된 이후 반도체층 시퀀스(2)에 재진입하여, 상기 기판(4)과 반대 방향에 있는 반도체층 시퀀스(2)의 측을 지나 칩(1)으로부터 출력되는 복사의 몫(share)은 증가될 수 있다. 굴절성이 낮은 기판을 포함하는 반도체칩에 비해, 측면(17)에서의 휘도는 바람직하게는 감소된다.
도 7과 달리, 도 1 내지 도 6에 도시되는 반도체칩의 실시예들에 포함되는 기판(4)은 주 연장 방향(D)에 관련하여 특히 상기 방향에 대해 예각으로 챔퍼링된 측면 영역(18)을 포함한다. 특히, 도 1, 2, 4, 5 및 도 6에 따른 실시예에서, 상기와 같은 챔퍼링에 의해, 상기 챔퍼링된 측면 영역(18)을 지나 직접적으로 출력되는 복사의 몫은 증가될 수 있다.
도 3에 따른 실시예에서, 연속적인 거울층(16)은 측면(17) 및 상기 챔퍼링된 측면 영역(18)을 따라 연장된다. 따라서, 반도체층 시퀀스(2)를 향한 기판(4)의 표면에서 상기 반도체층 시퀀스에 의해 덮이지 않은 부분 영역을 투과하여 칩으로부터 출력되는 복사 세기는 거울층(16)에서의 반사를 이용하여 증가될 수 있다. 이러한 점은 도 3에서 광선(19)으로 개략적으로 표시되어 있다.
도 1, 4, 5 및 도 6에 따른 실시예에서, 기판은 측면 영역들(20)을 포함하 고, 상기 영역들은 상호간에 평행하며 반도체층 시퀀스(2)의 주 연장 방향(D)에 대해 실질적으로 수직으로 형성된다. 반도체층 시퀀스(2)로부터 보았을 때, 측면 영역들(20)은 바람직하게는 상기 챔퍼링된 측면 영역들(18) 다음에 배치된다. 반도체칩(1)은 측면 영역들(20)에서 실장 도구를 이용하여 캐치되고(catched), 외부 전기적 연결 도체상에 배치되어 상기 도체상에 고정되고 전기적으로 접촉될 수 있다.
여기서, 기판(4)은 챔퍼링된 측면 영역들(18)의 영역에서 반도체층 시퀀스(2)와 간격이 멀어질수록 뾰족해지며, 측면 영역들(20)의 영역에서 실질적으로 일정한 단면을 포함한다. 특히, 이러한 실시예에서, 반도체층 시퀀스(2)와 반대 방향에 있는 기판의 표면으로부터 반도체층 시퀀스의 방향으로 연장되는 리세스(21)가 기판(4)에 형성되어 있다. 기판이 뾰족해지는 영역 또는 리세스의 영역에서, 상기 측면은 계단식 구조를 포함하거나, 만곡될 수 있다(명확하게 도시되지 않음). 따라서, 상기 영역에서 기판으로부터 직접적으로 출력되는 복사 세기는 가능한한 증가될 수 있다.
도 4, 5 및 도 6에 따른 실시예들에서, 반도체칩(1)은 융기부들 및 함몰부들(22)을 포함한다. 상기와 같은 융기부들 및 함몰부들에 의해, 상기 융기부들 및 함몰부들을 포함하는 각 경계면에서 복사가 반사되기 위한 반사각이 영향받을 수 있다. 특히, 상기 경계면에서의 전반사가 방해받을 수 있다. 따라서, 반도체칩(1)으로부터 출력되는 복사 세기는 증가될 수 있다.
융기부들 및 함몰부들(22)은 예컨대 반도체층 시퀀스와 반대 방향에 있는 접촉층(5)의 측(도 6), 상기 기판(4)과 반대 방향에 있는 반도체층 시퀀스(2)의 측 (도 4), 또는 반도체층 시퀀스(2)를 향한 기판의 측(도 5)에 형성될 수 있다. 단일 또는 다수 개의 함몰부의 깊이, 바람직하게는 각 층에서 모든 함몰부들의 깊이는 100 ㎚ 또는 그보다 큰 것이 바람직하다. 이러한 방식으로, 각 구조화된 경계면에서의 반사는 매우 효율적으로 방해받을 수 있다. 융기부들 및 함몰부들은 상기 융기부들 및 함몰부들이 반복적으로 바람직하게는 주기적으로 배치되는 규칙적 구조로 형성되거나, 상기 융기부들 및 함몰부들이 불규칙적으로 바람직하게는 실질적으로 통계적으로(statistically) 분포하는 불규칙적 거칠기화(roughening)로 형성될 수 있다. 각 층에서, 융기부들 및 함몰부들은 예컨대 위에 계속하여 기재된 바와 같이 에칭 또는 모래 분사를 이용하여 형성될 수 있다.
도 1, 4, 5 및 도 6에 도시되는 반도체칩과 유사한 반도체칩은 국제 특허 WO 01/61764 또는 WO 01/61765에 기재되어 있으며, 이의 전체 개시 내용은 본 특허 출원에서 참조로서 명확하게 포함된다. 이러한 도면들에 개략적으로 도시되어 있는 기판(4)의 형태는 이에 상응하여 형성된 톱날에 의해 형성될 수 있다. 상기 톱날은 웨이퍼 집합체로부터 칩을 개별화할 때 사용된다. 톱질된 측면들 및 특히 기판은 이러한 형태 형성을 위해 또 다른 가공을 필요로 하지 않는다.
국제 특허 WO 01/61764 또는 WO 01/61765에 기재된 칩에 비해, 본 발명의 틀에서, 반도체 칩의 출력 효율은 30% 또는 그 이상만큼, 특히 50%까지 만큼 증가될 수 있다.
전체적으로, 상기에 기재된 반도체칩을 이용하면, 감소된 표면 휘도, 증가된 출력 효율, 투광성 및 전기 전도성의 접촉층으로 인한 높은 전류 용량 그리고 그로 인해 증가된 ESD-안정성을 포함하는 면적 출사 기능의 반도체칩이 형성될 수 있다.
예컨대, 상기와 같은 반도체칩은 예컨대 표시 장치의 백라이트를 위해, 예컨대 디스플레이의 픽셀 또는 픽셀의 일부로서 조사 또는 시각화(visualization)를 위해, 또는 프로젝션 장치에 사용되기 위해 매우 적합하다.
연결부와 반대편 연결부가 반도체층 시퀀스의 서로 다른 측에 배치됨으로써, 반도체칩은 반대편 연결부의 측에서 예컨대 은 전도성 접착제(silver conductive adhesion)와 같이 전기 전도적으로 형성된 접착제 또는 땜납을 이용하여 외부 연결 도체상에 간단하게 실장되어 전기적으로 접촉될 수 있다. 두 개의 연결부들이 반도체층 시퀀스의 동일한 측에 배치되는 칩의 경우, 두 개의 와이어 본딩 또는, 플립-칩-실장시 직접적으로 상호 간에 직접적인 접착 결합들이 필요한데, 이는 반도체층 시퀀스 및 활성 영역을 위해서도 그러하다. 와이어 본딩들은 접착 결합에 비해 비교적 고 비용으로 제작될 수 있으며, 반면 연결 도체 상에서 접착 결합을 포함하는 플립-칩-실장시 칩의 단락 위험이 증가된다.
본 특허 출원은 2006년 1월 27일의 독일 특허 출원 10 2006 004 172.0 및 2006년 4월 4일의 10 2006 015 788.5의 우선권을 주장하며, 이의 전체적인 개시 내용은 본 출원에서 참조로서 명확하게 포함된다.
본 발명은 실시예들에 의거한 기재 내용에만 한정되지는 않는다. 오히려, 본 발명은 새로운 특징 및 특징들의 각 조합을 포함하고, 이는 특히 특허 청구 범위에서 특징들의 조합으로 포함된다. 비록 이러한 특징들 또는 이러한 조합들이 그 자체로 명확하게 특허 청구 범위들 또는 실시예들에 제공되지 않더라도 말이다.

Claims (34)

  1. 복사 생성에 적합한 활성 영역(3) 및 측 방향(lateral)의 주 연장 방향을 구비하는 반도체층 시퀀스(2)를 포함하는 광전자 반도체칩(1)에 있어서,
    상기 반도체층 시퀀스는 기판(4)상에 배치되고, 상기 기판은 측면(17)을 포함하며, 상기 측면은 상기 주 연장 방향과 관련하여 챔퍼링(chamfering)되는 측면 영역(18) 및/또는 리세스(21)를 포함하고, 상기 반도체칩은 투광성 및 전기 전도성의 접촉층(5)을 포함하는 것을 특징으로 하는 광전자 반도체칩(1).
  2. 전항에 있어서,
    상기 기판(4)의 굴절률은 상기 활성 영역(3)의 굴절률과 같거나 크고 및/또는 상기 기판의 굴절률은 상기 반도체층 시퀀스(2)의 상기 기판을 향한 측의 마지막 반도체층의 굴절률과 같거나 큰 것을 특징으로 하는 광전자 반도체칩.
  3. 전항들 중 적어도 어느 한 항에 있어서,
    상기 접촉층(5)은 상기 반도체칩(1)의 전기적 연결부(6)와 전기가 통하도록 결합되어 있고, 상기 전기적 연결부 및 상기 반도체칩의 반대편 전기적 연결부(7)는 상기 반도체층 시퀀스(2)의 서로 대향하는 측에 배치되는 것을 특징으로 하는 광전자 반도체칩.
  4. 복사 생성에 적합한 활성 영역(3)을 구비하여 기판(4)상에 배치되는 반도체층 시퀀스(2)를 포함하는 광전자 반도체칩(1)에 있어서,
    상기 반도체칩은 투광성 및 전기 전도성의 접촉층(5)을 포함하고, 상기 기판의 굴절률은 상기 활성 영역의 굴절률과 같거나 크고 및/또는 상기 기판의 굴절률은 상기 반도체층 시퀀스의 상기 기판을 향한 측의 마지막 반도체층의 굴절률과 같거나 큰 것을 특징으로 하는 광전자 반도체칩(1).
  5. 전항들 중 적어도 어느 한 항에 있어서,
    상기 반도체칩은 측면(17)을 포함하고, 이 때 상기 측면은 상기 반도체층 시퀀스(2)의 측 방향(lateral)의 주 연장 방향(2)과 관련하여 챔퍼링되는 측면 영역(18) 및/또는 리세스를 포함하는 것을 특징으로 하는 광전자 반도체칩.
  6. 전항들 중 적어도 어느 한 항에 있어서,
    상기 접촉층(5)은 상기 반도체칩(1)의 전기적 연결부(6)와 전기가 통하도록 결합되어 있고, 상기 전기적 연결부 및 상기 반도체칩의 반대편 전기적 연결부(7)는 상기 반도체층 시퀀스(2)의 서로 대향하는 측에 배치되는 것을 특징으로 하는 광전자 반도체칩.
  7. 복사 생성에 적합한 활성 영역(3)을 구비하여 기판(4)상에 배치되는 반도체층 시퀀스(2)를 포함하는 광전자 반도체칩(1)에 있어서,
    상기 반도체층 시퀀스는 질화물-화합물 반도체 물질을 포함하고, 상기 반도체칩은 투광성 및 전기 전도성의 접촉층(5)을 포함하며, 상기 접촉층은 상기 반도체칩의 전기적 연결부(6)와 전기가 통하도록 결합되어 있고, 상기 전기적 연결부 및 상기 반도체칩의 반대편 전기적 연결부(7)는 상기 반도체층 시퀀스의 서로 대향하는 측에 배치되는 것을 특징으로 하는 광전자 반도체칩(1).
  8. 전항들 중 적어도 어느 한 항에 있어서,
    상기 반도체칩은 측면(17)을 포함하고, 이 때 상기 측면은 상기 반도체층 시퀀스(2)의 측 방향의 주 연장 방향(D)과 관련하여 챔퍼링되는 측면 영역(18) 및/또는 리세스(21)를 포함하는 것을 특징으로 하는 광전자 반도체칩.
  9. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)의 굴절률은 상기 활성 영역(3)의 굴절률과 같거나 크고 및/또는 상기 기판의 굴절률은 상기 반도체층 시퀀스(2)의 상기 기판을 향한 측의 마지막 반도체층의 굴절률과 같거나 큰 것을 특징으로 하는 광전자 반도체칩.
  10. 전항들 중 적어도 어느 한 항에 있어서,
    상기 접촉층(5)은 투광성 및 전기 전도성의 산화물 특히 금속 산화물을 포함하고, 이는 예컨대 인듐 산화물, 주석 산화물, 인듐 주석 산화물 또는 아연 산화물인 것을 특징으로 하는 광전자 반도체칩.
  11. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)은 상기 활성 영역(3)에서 생성되는 복사에 대해 투광성을 가지는 것을 특징으로 하는 광전자 반도체칩.
  12. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)의 표면 특히 상기 측면 및/또는 상기 반도체층 시퀀스를 향한 표면은 상기 반도체칩(1)의 복사 출력면으로 형성되는 것을 특징으로 하는 광전자 반도체칩.
  13. 전항들 중 적어도 어느 한 항에 있어서,
    상기 리세스(21)는 상기 반도체층 시퀀스(2)와 반대 방향에 있는 기판(4)의 표면으로부터 상기 반도체층 시퀀스의 방향으로 연장되는 것을 특징으로 하는 광전자 반도체칩.
  14. 전항들 중 적어도 어느 한 항에 있어서,
    상기 리세스(21)는 상기 반도체층 시퀀스(3)에 대해 경사져서 형성되는 측면 영역(18) 및 상기 측면(17)의 또 다른 측면 영역(20)을 이용하여 형성되고, 이 때 상기 또 다른 측면 영역은 상기 반도체층 시퀀스에 대해 실질적으로 수직으로 형성되는 것을 특징으로 하는 광전자 반도체칩.
  15. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)은 상기 반도체층 시퀀스(2)와 간격이 커지면서 뾰족해지는 것을 특징으로 하는 광전자 반도체칩.
  16. 전항들 중 적어도 어느 한 항에 있어서,
    상기 접촉층(5)은 상기 기판(4)과 반대 방향에 있는 상기 반도체층 시퀀스(2)의 표면에 배치되는 것을 특징으로 하는 광전자 반도체칩.
  17. 전항들 중 적어도 어느 한 항에 있어서,
    상기 접촉층(5)과 상기 활성 영역(3) 사이에 터널 접촉(tunnel contact)(10)이 형성되는 것을 특징으로 하는 광전자 반도체칩.
  18. 전항들 중 적어도 어느 한 항에 있어서,
    상기 터널 접촉(10)은 상기 반도체층 시퀀스(2)에 모놀리식으로 집적되는 터널 접촉층(11, 12)을 포함하는 것을 특징으로 하는 광전자 반도체칩.
  19. 전항들 중 적어도 어느 한 항에 있어서,
    상기 터널 접촉(10)은 서로 다른 전도 타입을 가지며 상기 반도체층 시퀀스에 모놀리식으로 집적되는 두 개의 터널 접촉층들(11, 12)을 포함하는 것을 특징으 로 하는 광전자 반도체칩.
  20. 전항들 중 적어도 어느 한 항에 있어서,
    상기 반도체칩(1)의 상기 전기적 연결부(6)는 상기 기판(4)과 반대 방향에 있는 상기 반도체층 시퀀스의 측에 배치되며, 상기 연결부는 상기 접촉층과 전기 전도적으로 결합되는 것을 특징으로 하는 광전자 반도체칩.
  21. 전항들 중 적어도 어느 한 항에 있어서,
    상기 연결부(6) 및 상기 반도체층 시퀀스(2) 사이에는 반사체층(reflector layer)(8)이 배치되는 것을 특징으로 하는 광전자 반도체칩.
  22. 전항들 중 적어도 어느 한 항에 있어서,
    상기 반사체층과 상기 접촉층 사이에는 상기 반사체층이 상기 접촉층에 더 잘 부착되도록 하는 본딩제층이 배치되는 것을 특징으로 하는 광전자 반도체칩.
  23. 전항들 중 적어도 어느 한 항에 있어서,
    상기 반도체칩(1)의 반대편 전기적 연결부(7)는 상기 반도체층 시퀀스(2)와 반대 방향에 있는 기판(4)의 표면에 배치되고, 상기 반대편 연결부는 상기 활성 영역(3)과 전기 전도적으로 결합되는 것을 특징으로 하는 광전자 반도체칩.
  24. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)은 상기 반도체층 시퀀스와 반대 방향에 있는 측에서 완전히 또는 부분적으로 거울층(16)을 구비하는 것을 특징으로 하는 광전자 반도체칩.
  25. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)의 상기 측면(17)은 부분적으로 또는 완전히 반사 코팅(reflective coating)되는 것을 특징으로 하는 광전자 반도체칩.
  26. 전항들 중 적어도 어느 한 항에 있어서,
    상기 거울층(16)은 상기 기판(4)의 측면(17)의 챔퍼링된 측면 영역(18)을 따라 및/또는 상기 리세스(21)를 따라 연장되는 것을 특징으로 하는 광전자 반도체칩.
  27. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)의 표면, 상기 접촉층(5)을 향한 상기 반도체층 시퀀스(2)의 표면 및/또는 상기 반도체층 시퀀스와 반대 방향에 있는 상기 접촉층의 표면은 융기부들 및 함몰부들(20)을 포함하는 것을 특징으로 하는 광전자 반도체칩.
  28. 전항들 중 적어도 어느 한 항에 있어서,
    상기 융기부들 및 함몰부들(20)은 규칙적인 구조 또는 불규칙적인 거칠기 화(roughening)를 이용하여 형성되는 것을 특징으로 하는 광전자 반도체칩.
  29. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)은 전기 전도적으로 형성되는 것을 특징으로 하는 광전자 반도체칩.
  30. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)은 갈륨 질화물 또는 탄화 규소를 포함하는 것을 특징으로 하는 광전자 반도체칩.
  31. 전항들 중 적어도 어느 한 항에 있어서,
    상기 반도체층 시퀀스(2), 특히 상기 활성 영역(3) 및/또는 터널 접촉층 내지 터널 접촉층들(11, 12)은 질화물-화합물 반도체 물질을 포함하는 것을 특징으로 하는 광전자 반도체칩.
  32. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)은 상기 반도체층 시퀀스(2)가 에피택시얼 성장되는 성장 기판을 포함하거나, 상기 성장 기판으로 구성되는 것을 특징으로 하는 광전자 반도체칩.
  33. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판의 단면은, 상기 반도체층 시퀀스와 반대 방향에 있는 측에서가 상기 반도체층 시퀀스를 향한 측에서보다 더 작은 것을 특징으로 하는 광전자 반도체칩.
  34. 전항들 중 적어도 어느 한 항에 있어서,
    상기 기판(4)은 얇게 가공되는 것을 특징으로 하는 광전자 반도체칩.
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