KR101475963B1 - 방출된 복사에 대해 투과성인 전기 전도 접촉층을 포함하는 복사 방출 반도체 몸체 - Google Patents
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Abstract
본 발명에 따른 칩(100)은 복사 방출 영역을 가지는 적어도 하나의 반도체 몸체(4) 및 상기 반도체 몸체(4)의 전기적 접촉을 위해 구비되며 상기 복사 방출 영역과 측면으로 이격된 적어도 하나의 제1 접촉 영역(5)을 포함하고, 방출된 복사에 대해 투과성이면서 전기 전도성인 제1 접촉층(1)을 더 포함한다. 상기 제1 접촉층은 칩(100)의 복사 출사측에 위치한 반도체 몸체(4)의 표면을 제1 접촉 영역(1)과 연결하고, 이 때 상기 표면은 복사를 흡수하는 접촉 구조들을 포함하지 않는다.
LED, 접촉 핑거, TCO, 무선 접촉
Description
본 발명은 복사 방출을 위해 구비된 칩에 관한 것이다. 특히, 상기 칩은 복사 출사측 표면에서 무선 접촉부를 포함한다.
본 특허 출원은 독일 특허 출원 10 2007 008 524.0의 우선권을 주장하고, 이의 개시 내용은 본문에서 참고로 포함된다.
예를 들면 발광 다이오드(LED)와 같이 상기 분야의 광전자 소자는 2개의 상호 대향한 접촉면들을 가지는 것이 일반적이며, 이 때 접촉면들 중 하나는 전기 전도 지지부상에, 예를 들면 금속 배선층을 구비한 칩 하우징의 영역상에 실장되는 경우가 많다.
종래에, 다른 접촉면의 전기적 접촉은 본딩 와이어를 이용하여 형성된다. 본딩 와이어와 접촉할 칩 표면간의 전기 전도 연결을 형성하기 위해, 칩 표면의 영역에 소위 본딩 패드라는 금속층을 구비한다. 그런데, 이러한 금속층은, 광학적으 로 투명하지 않아서 칩에서 생성된 광의 일부가 흡수된다는 단점이 있다. 하지만, 본딩 패드의 면을 줄이는 것은 기술적으로 한정되어 제조 비용이 상승한다.
복사 아웃 커플링을 위해 구비된 광전자 소자의 표면 부분에서 음영(shadowing) 문제를 줄이기 위해, 일본특허 제09283801A호에서는, 반도체칩의 표면상에 배치된 전극을 인듐 주석 산화물(ITO)로 이루어진 전기 전도 투명층과 무선으로 접촉시키는 것이 공지되어 있다. 이 때, 반도체칩의 측면 플랭크는 SiO2로 된 절연층을 통해 상기 투명한 도전층과 전기적으로 절연된다.
본 발명의 과제는, 칩의 복사 출사측에 배치된 반도체 몸체의 표면에서 음영 문제를 더욱 줄이는 칩을 제공하는 것이다.
상기 과제는 특허 청구 범위 1항에 따른 칩을 통해 해결된다. 본 발명의 유리한 형성예들 및 발전예들은 종속 청구항들의 주제이다.
본 발명에 따른 칩은 복사 방출 영역을 가진 적어도 하나의 반도체 몸체 및 상기 반도체 몸체의 전기적 접촉을 위해 구비되고 상기 복사 방출 영역과 측면으로 이격된 적어도 하나의 제1 접촉 영역을 포함하고, 방출된 복사에 대해 투과성이면서 전기 전도성인 제1 접촉층을 더 포함한다. 상기 제1 접촉층은 칩의 복사 출사측에 위치한 반도체 몸체의 표면을 제1 접촉 영역과 연결하고, 이 때 상기 표면은 복사를 흡수하는 접촉 구조들을 포함하지 않는다.
바람직하게는, 제1 접촉층은 복사 출사측에서 복사 흡수 접촉 구조들을 포함하지 않는다.
상기에서 접촉 구조들이란, 특히, 예를 들면 접촉바 또는 본딩 패드의 형태를 가지는 금속 접촉 영역들을 의미할 수 있다. 제1 접촉층은 접촉 구조를 포함하지 않는다. 칩의 복사 출사측에서 복사 흡수 접촉 구조들이 결핍되어, 칩을 통해 가능한 복사 방출이 유리하게도 증가한다. 또한, 복사 출사측의 표면에서 음영을 형성하는 본딩 와이어가 생략될 수 있다는 이점이 있는데, 통상적으로, 상기 본딩 와이어는 복사 출사측의 표면에 배치된 본딩 패드를 연결 영역과 연결한다. 이는, 제1 접촉층이 본딩 패드뿐만 아니라 본딩 와이어로도 대체됨으로써 가능하다. 물론, 본 발명에서, 와이어 연결을 이용한 칩의 전기적 연결을 배제하지는 않는다. 제1 접촉 영역은 예를 들면 본딩 와이어를 이용하여 전압원과 전기적으로 연결될 수 있다.
복사 방출 영역은 복사 생성 pn 접합을 포함한다. 이러한 pn 접합은 가장 간단한 경우 p형 반도체층 및 n형 반도체층이 잇닿아 인접하는 것으로 형성될 수 있다. 바람직하게는, p형 및 n형의 활성층 사이에 고유의 복사 생성층이 가령 도핑되거나 도핑되지 않은 양자층의 형태로 형성된다. 양자층은 단일 양자 우물 구조(single quantum well, SQW) 또는 다중 양자 우물 구조(multiple quantum well, MOW) 또는 양자선이나 양자점 구조로 형성될 수 있다.
칩의 바람직한 형성예에서, 제1 접촉 영역은 복사 방출 영역과 공간적으로 분리되어 있다. 특히, 복사 방출 영역이나 그 외의 반도체층도 제1 접촉 영역까지 연장되지는 않는다. 이러한 경우에, 반도체층들은 제1 접촉 영역과의 접합부에서 예를 들면 분리 접합에 의해 분리되는 것이 바람직한데, 이는 복사를 흡수할 수 있는 제1 접촉 영역 바로 밑에서 복사의 생성을 방지하기 위함이다.
제1 접촉 영역이 칩의 주 복사 경로에 배치되지 않으므로, 제1 접촉 영역은 광학적 특성에 대한 특별한 고려없이, 주로 비교적 양호한 전기 전도성 내지 전류 분포의 관점에서 형성될 수 있다. 유리하게도, 본 발명에 따른 칩에서, 복사 방출이 개선됨과 동시에 전기 접촉도 개선될 수 있다.
바람직한 실시예에 따르면, 표면은 대부분 제1 접촉층에 의해 덮여있다. 이는, 표면이 완전히 또는 거의 완전히 제1 접촉층에 의해 덮여있다는 것을 의미하며, 이 때 거의 완전히 덮인 경우라면 특히 절연층이 구비될 수 있고, 상기 절연층은 예를 들면 표면에서 테두리측에, 그리고 경우에 따라서 둘레측에 배치된다.
매우 바람직한 실시예에 따르면, 제1 접촉층은 주 복사 방향에서 칩을 바깥쪽으로 한정하는 층을 형성한다. 바람직하게는, 제1 접촉층은 TCO(transparent conductive oxide)를 포함한다. TCO는 예를 들면 반도체 몸체상에 스퍼터링되거나 기화될 수 있다. TCO는 투명 전도성 물질들로, 일반적으로 산화 금속이며, 이는 예를 들면 산화 아연, 산화 주석, 산화 카드뮴, 산화 티타늄, 산화 인듐 또는 인듐 주석 산화물(ITO)이 있다. 예를 들면 ZnO, SnO2 또는 In2O3과 같은 2원 산화 금속 화합물외에, 예를 들면 Zn2SnO4, CdSnO3, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5 또는 In4Sn3O12와 같은 3원 산화 금속 화합물 또는 서로 다른 투명 전도성 산화물의 혼합물들이 TCO족에 속한다. 또한, TCO는 화학량론 조성에 반드시 상응할 필요는 없고, p형이나 n형으로 도핑될 수 있다. 이는 특히, 제1 도전형을 가진 제1 접촉층 및 제2 도전형을 가진 제2 접촉층에 TCO가 사용된 경우에 해당한다. 예를 들면, 제1 접촉층의 TCO는 p형 도핑될 수 있는 반면, 제2 접촉층의 TCO는 n형 도핑될 수 있다.
바람직한 발전예에 따르면, 제1 접촉 영역은 본딩 패드 또는 접촉 핑거(contact finger)이다. 더욱 바람직하게는, 제1 접촉 영역은 가령 Au와 같은 금속을 포함한다. 유리하게는, 제1 접촉 영역은 비교적 반사도가 높고, 특히 상기 반사도는 90%일 수 있다. 본딩 패드 근방에서 시작된 광빔이 약 50%의 확률로 흡수되는 종래의 칩에 비해, 상기 제1 접촉 영역에 의해 야기된 복사 손실은 상대적으로 적다. 비교적 높은 반사도는, 적합한 물질 선택 및 예를 들면 프리즘형과 같은 제1 접촉 영역의 형태에 의해, 반도체 몸체로부터 상기 제1 접촉 영역이 전체적으로 이격됨으로써 얻어질 수 있다.
매우 바람직한 발전예에 따르면, 제1 접촉 영역 및 반도체 몸체는 공통의 지지부상에 배치된다. 지지부를 이용하여, 칩의 안정성이 유리하게도 증가하며, 이는 예를 들면 칩의 취급을 용이하게 한다.
유리한 변형예에서, 칩은 제2 접촉층을 포함하고, 상기 제2 접촉층은 반도체 몸체의 전기적 접촉을 위해 상기 반도체 몸체와 제2 접촉 영역을 연결시킨다. 제2 접촉층은 마찬가지로 반도체 몸체의 무선 접촉도 구현한다. 반도체 몸체는 전기 전도 접착제를 이용하여 기계적으로 뿐만 아니라 전기적으로도 제2 접촉 영역과 연결될 수 있다.
바람직하게는, 제2 접촉 영역은 지지부상에 도포된다. 더욱 바람직하게는, 제2 접촉 영역은, 적어도 하나의 반도체 몸체가 지지부상에 실장되기 전에 상기 지지부상에 형성된다. 제2 접촉 영역은 금속성으로 형성되는 것이 적합하다. 특히, 제2 접촉 영역은 Au, Al, Ag, AuZn을 포함할 수 있다. 이러한 물질들은 특히 제2 접촉 영역을 반사층으로 형성하기에 적합하다.
바람직한 실시예에 따르면, 제2 접촉 영역은 입사된 복사를 주 복사 방향으로 방출하는 데 적합한 반사층이다. 그러므로 칩으로부터 방출되는 복사는 유리하게도 증가할 수 있다.
다른 바람직한 실시예에 따르면, 제1 접촉 영역은 지지부로부터 수직 방향에서 제2 접촉 영역 다음에 배치된다.
상기에서, 주 복사 방향 및 수직 방향은 반도체 몸체의 반도체층들이 성장된 성장 방향에 대해 평행하게 연장되는 2개의 방향을 가리킨다.
바람직하게는, 제2 접촉층은 반도체 몸체와 제2 접촉 영역 사이에 배치되고, 제2 접촉 영역과 함께 거울을 형성한다. 특히, 제2 접촉층은 방출된 복사에 대해 투과성일 수 있다. 이후, 제2 접촉층을 투과하는 복사는 반사층에서 반사될 수 있다. 예를 들면, 제2 접촉층은 TCO를 포함할 수 있다. 제1 및 제2 접촉층을 위해 동일한 물질을 사용하는 경우, 반도체 몸체는 특히 TCO인 상기 물질에 완전히 매립될 수 있다.
단락을 방지하기 위해, 제1 접촉 영역과 제2 접촉 영역 사이에 절연층이 배치될 수 있다. 또한, 절연층은, 반도체 몸체의 p형 영역과 n형 영역 사이에서 단락이 방지되도록 배치된다. 이러한 경우, 절연층의 일부는 반도체 몸체의 측면들에 도포될 수 있다. 절연층을 위한 적합한 물질들은 예를 들면 실리콘 질화물 또는 실리콘 산화물이다.
제1 변형예에서, 칩은 적어도 하나의 제1 및 제2 반도체 몸체를 포함하고, 상기 반도체 몸체들은 측면 방향으로 이격되어 있으며, 상기 반도체 몸체들 사이에 제1 접촉 영역이 배치된다. 특히, 칩이 큰 경우, 바람직하게는 약 400 ㎛보다 큰 에지 길이를 가진 칩인 경우 상기 배치가 유리한데, 이 때 접촉 격자의 형태로 배치된 제1 접촉 영역들을 이용하여 충분한 전류 분포가 가능하기 때문이다.
제2 변형예에서, 칩은 중앙의 리세스를 구비한 반도체 몸체를 포함하고, 상기 리세스에 제1 접촉 영역이 배치된다. 이러한 형성은 특히, 칩이 작은 경우, 바람직하게는 약 400 ㎛까지의 에지 길이를 가진 칩의 경우에 적합하다.
바람직한 실시예에 따르면, 칩은 박막 발광 다이오드 칩이다. 박막 발광 다이오드 칩은 특히 이하의 특성들 중 적어도 하나의 특성으로 특징지어진다:
- 지지 부재를 향한 복사 생성 에피택시 층 시퀀스의 제1 주요면에 반사층이 도포되거나 형성되고, 상기 반사층은 에피택시 층 시퀀스에서 생성된 전자기 복사의 적어도 일부분을 상기 에피택시 층 시퀀스로 다시 반사하고;
- 에피택시 층 시퀀스의 두께는 20 ㎛이하의 범위, 특히 1 ㎛ 내지 2 ㎛의 범위이며; 그리고
- 에피택시 층 시퀀스는 혼합 구조를 가진 적어도 하나의 면을 구비한 적어도 하나의 반도체층을 포함하며, 이상적인 경우 상기 혼합 구조는 에피택시얼한 에피택시 층 시퀀스에서 광이 거의 에르고딕(ergodic)으로 분포하도록 유도하는데, 즉 가능한한 에르고딕 확률적 산란 거동을 포함한다.
박막 발광 다이오드칩이 기본 원리는 예를 들면 문헌[I. Schnitzer et al., Appl. Phys. Lett. 63(16), 1993. 10. 18, 2174-2176]에 기술되어 있고, 이의 개시 내용은 본문에서 참조로 포함된다.
박막 발광 다이오드칩은 거의 람베르티안(lambertian) 표면 이미터에 가까우며, 투광기에 응용되기에 매우 적합하다.
반도체 몸체는 인화물-화합물 반도체계의 층들을 포함할 수 있다.
상기 맥락에서, "인화물 화합물 반도체계"란 바람직하게는 AlnGamIn1-n-mP를 포함하는 소자 또는 소자의 일부분을 가리키고, 이 때 0≤n≤1, 0≤m≤1 및 n+m≤1이다. 상기 물질은 상기 수식에 따른 수학적으로 정확한 조성을 반드시 포함할 필요는 없다. 오히려 단일 또는 다수의 불순물, 및 상기 물질의 물리적 특성들을 실질적으로 변경시키지 않는 추가 성분을 포함할 수 있다. 그러나 상기 수식은 결정 격자의 실질적 성분(Al, Ga, In, P)만은 포함하는 것이 간단하며, 비록 이러한 성분들이 미량의 다른 성분으로 부분적으로 대체될 수 있다고 하더라도 그러하다.
대안적으로, 반도체 몸체는 질화물-화합물 반도체계의 층들을 포함할 수 있다.
상기 맥락에서, "질화물 화합물 반도체계"란 활성 에피택시 층 시퀀스 또는 상기 층 시퀀스의 적어도 하나의 층이 질화물-III/V-화합물 반도체 물질을 포함하고, 바람직하게는 AlnGamIn1-n-mN을 포함하며, 이 때 0≤n≤1, 0≤m≤1 및 n+m≤1이다. 상기 물질은 상기 수식에 따른 수학적으로 정확한 조성을 반드시 포함할 필요는 없다. 오히려 단일 또는 다수의 불순물, 및 상기 AlnGamIn1-n-mN-물질의 특징적인 물리적 특성들을 실질적으로 변경시키지 않는 추가 성분을 포함할 수 있다. 그러나 상기 수식은 결정 격자의 실질적 성분(Al, Ga, In, N)만은 포함하는 것이 간단하며, 비록 이러한 성분들이 미량의 다른 성분으로 부분적으로 대체될 수 있다고 하더라도 그러하다.
질화물 화합물 반도체계의 물질을 이용하는 경우, 박막 발광 다이오드칩의 에피택시 층 시퀀스는 1 ㎛보다 작은 두께를 가질 수 있다.
유리하게도, 상기 칩의 경우, 반도체 몸체에 어떠한 전류 확산층도 필요하지 않다. 왜냐하면, 제1 접촉층을 이용하여 충분한 전류 확산이 가능하기 때문이다. 그러므로 에피택시 층 시퀀스는 기껏해야 2 ㎛의 두께로 형성될 수 있다.
반도체 몸체에서 복사 출사측에 위치한 표면이 아웃 커플링 부재들을 포함함으로써, 칩의 복사 세기가 더욱 개선될 수 있다. 예를 들면, 표면은 러프닝(roughening)되거나, 마이크로프리즘 또는 광 결정을 포함할 수 있다.
이하, 본 발명은 도 1 내지 도 5와 관련한 5개의 실시예들로 더욱 상세히 설명된다.
도 1은 본 발명에 따른 칩의 제1 실시예에 대한 개략적 단면도이다.
도 2는 본 발명에 따른 칩의 제2 실시예에 대한 개략적 단면도이다.
도 3은 본 발명에 따른 칩의 제3 실시예에 대한 개략적 단면도이다.
도 4는 본 발명에 따른 칩의 제4 실시예에 대한 개략적 단면도이다.
도 5는 본 발명에 따른 칩의 제5 실시예에 대한 개략적 단면도이다.
도면들에서 동일하거나 동일하게 작용하는 요소들은 동일한 참조 번호를 가진다.
도 1의 개략적 도면은 칩(100)의 단면을 도시하며, 이 때 절단면은 칩(100)의 측면과 평행하다. 칩(100)은 분리된 반도체 몸체들(4)을 포함하고, 상기 반도체 몸체들은 일 지지부(6)상에 규칙적으로 배치된다. 바람직하게는, 반도체 몸체들(4)은 매트릭스 패턴을 형성하며, 본 경우에 상기 패턴은 3개의 행과 3개의 열로 구성된다. 특히, 칩이 큰 경우, 바람직하게는, 약 400 ㎛보다 큰 에지 길이를 가진 칩의 경우, 복수 개의 반도체 몸체들로 나누어진다. 이러한 형성예에서 복수 개의 제1 접촉 영역들(5)을 이용하여 칩(100)에서 유리하게도 균일한 전류 분포가 이루어진다.
각 반도체 몸체(4)는 2개의 제1 접촉 영역들(5) 사이에 배치된다. 특히, 제1 접촉 영역들(5)은, 반도체 몸체들(4)이 배치되는 행과 열을 따라 선형으로 연장된 접촉 핑거들이다. 그러므로, 제1 접촉 영역들(5)은 하나의 접촉 격자를 형성하며, 상기 접촉 격자는 칩(100)에서 유리한 전류 분포를 위한 역할을 한다. 제1 접촉 영역들(5)은 금속으로 형성되는 것이 바람직하며, 이 때 유리한 전기 전도성 및 유리한 반사도를 가지는 금속이 적합하고, 예를 들면 Au가 있다. 제1 접촉 영역들(5)은 전기 공급 외에 입사되는 복사의 반사를 위해서도 적합하다. 특히, 입사 되는 복사는 주 복사 방향으로 편향되며, 상기 방향은 도 1에 화살표로 표시되어 있다. 이러한 점은 제1 접촉 영역(5)의 경사형 측면들을 통해 달성될 수 있다. 도 1에 도시된 바와 같이, 제1 접촉 영역들(5)의 단면 형태는 사다리꼴일 수 있다.
반도체 몸체들(4) 및 제1 접촉 영역들(5)은 제1 접촉층(1)에 매립된다. 제1 접촉층(1)은 전기 전도성이며, 반도체 몸체들(4)의 활성 영역들로부터 방출된 복사에 대해 투과성이다. 제1 접촉층(1)을 위해 적합한 물질은 예를 들면 TCO이다. 제1 접촉층(1)은 반도체 몸체들(4)의 표면(9), 즉 칩(100)의 복사 출사측(10)에 위치한 표면을 완전히 덮고, 상기 표면(9)상에 복사를 흡수하는 접촉 구조들이 구비되지 않으므로, 반도체 몸체들(4)은 표면(9)의 음영 효과없이 전기적으로 연결된다. 반도체 몸체들(4)의 측면들이 제1 접촉층(1)으로 덮여있긴 하나, 상기 측면 접촉은 반도체 몸체들(4)의 동작을 위해 충분히 불량하므로, 단락을 우려할 필요는 없다.
제1 접촉 영역들(5)은 절연층(8)상에 배치되고, 상기 절연층은 제1 접촉 영역들(5)을 제2 접촉 영역(3)과 전기적으로 절연시킨다. 또한, 제1 접촉층(1)은 절연층(8)을 이용하여 제2 접촉층(2)과도 전기적으로 절연된다. 절연층(8)은 예를 들면 실리콘 질화물 또는 실리콘 산화물을 포함하며, 상기 실시예에서, 반도체 몸체들(4)과 제2 접촉 영역(3) 사이의 영역들이 실질적으로 상기 절연층(8)을 포함하지 않도록 구조화된다. 이러한 영역들에는, 제2 접촉층(2)이 배치되고, 상기 제2 접촉층을 이용하여 반도체 몸체들(4)이 제2 접촉 영역(3)과 전기적 및 기계적으로 연결된다. 바람직하게는, 제2 접촉층(2)은 반도체 몸체(4)로부터 생성된 복사에 대해 투과성이며, 매우 바람직하게는, TCO를 포함한다. 이러한 특성을 이용하여 접촉층(2)은 제2 접촉 영역(3)과 함께 거울을 형성함으로써, 입사된 복사가 주 복사 방향으로 반사될 확률이 높다.
제2 접촉 영역(3)은 반도체 몸체들(4)을 향한 지지부(6)의 표면을 완전히 덮는다. 바람직하게는, 제2 접촉 영역(3)은 금속 또는 금속 화합물을 포함하며, 예를 들면 Au, Al, Ag 또는 AuZn을 포함한다.
도시된 경우에서, 칩(100)은 후측 접촉(7)을 이용하여 전기적으로 연결될 수 있다. 이 때, 지지부(6)는 가령 금속 또는 반도체와 같은 전기 전도성 물질을 포함한다.
반도체 몸체들(4)은 성장 기판이 완전히 또는 일 부분만 남기고 제거된 박막 반도체 몸체들이다. 그러므로, 반도체 몸체들(4)은 복사 방출 영역뿐만 아니라 n형 및 p형 클래딩층들(cladding layers)을 포함하고, 이러한 층들은 에피택시 층 시퀀스(12)의 일부이거나, 에피택시 층 시퀀스(12)를 형성한다. 에피택시 층 시퀀스(12)의 두께는 기껏해야 2 ㎛이고, 상기 두께는, 제1 접촉층(1)에 의해 반도체 몸체(4)에 전류 확산층이 필요없기 때문에 얇게 유지될 수 있다.
도 2에 도시된 칩(100)에서 반도체 몸체들(4)은 TCO에 매립되어 있다. 제1 접촉층(1) 및 제2 접촉층(2)은 함께 반도체 몸체들(4)을 둘러싸며, 절연층(8)에 의해 서로 전기적으로 절연된다.
이러한 실시예에서, 반도체 몸체들(4)의 측면들은 접촉층(1)이 아니라, 절연층(8)에 의해 덮인다. 따라서 측면 접촉이 중단된다는 이점이 있다.
반도체 몸체들(4)은 전기 전도성이 아닌 지지부(6)상에 배치된다. 예를 들면, 지지부(6)는 칩(100)의 냉각을 위해 비교적 높은 열 전도성을 가진 세라믹 물질을 포함할 수 있다. 지지부측에서 전기 연결은 후측 접촉을 이용하지 않고, 바람직하게는 전기 전도성 접촉 핑거를 이용하여 구현되는데, 상기 접촉 핑거는 제2 접촉 영역(3)과 동일한 평면에 배치되며 상기 제2 접촉 영역과 전기적으로 연결된다.
제1 접촉 영역(5), 및 제2 접촉 영역(3)과 연결된 접촉 핑거상에는 각각 본딩 와이어가 본딩될 수 있고, 이 때 본딩 와이어들은 에너지 공급부의 다양한 극들(poles)에 연결된다.
도 1 및 도 2의 실시예들에서 제2 접촉 영역(3)이 지지부(6)의 표면상에 도포된 균일한 두께의 층인 반면, 도 3에 도시된 칩(100)의 제2 접촉 영역(3)은 함몰부들 및 돌출부들을 포함한다. 함몰부들의 측면들이기도 한 돌출부들의 측면들은 경사져있다. 특히, 돌출부들은 복사 아웃 커플링을 개선하는 이점을 가진 마이크로 프리즘의 형태로 형성된다. 함몰부들에는 반도체 몸체들(4)이 삽입되고, 이 때 반도체 몸체들(4)과 제2 접촉 영역(3) 간의 직접적 접촉은 절연층(8)에 의해 방지된다. 절연층(8)은 돌출부들을 덮으나, 함몰부들의 바닥을 덮지는 않는다. 반도체 몸체들(4)과 제2 접촉 영역(3) 사이에 생성되는 간극은 제2 접촉층(2)에 의해 채워진다.
제1 접촉 영역들(5)은 수직 방향으로 돌출부들 다음에 배치된다. 제1 접촉 영역들(5)은 제1 접촉층(1)에 매립되고, 이 때 제1 접촉층(1)은 칩(100)을 바깥쪽 으로 한정하는 층이다.
도 4에 도시된 실시예에서는, 제2 접촉 영역(3)뿐만 아니라 제2 접촉층(2)도 구조화되지 않은 층들이다. 도 1 내지 도 3에 도시된 실시예들과 달리, 제2 접촉 영역(3) 및 제2 접촉층(2)으로 형성된 거울도 마찬가지로 구조화되지 않는다. 이러한 형성예에서는 구조화 단계가 생략되므로 제조 비용이 줄어든다는 이점이 있다.
반도체 몸체들(4)은 균일한 두께의 제2 접촉층(2)상에 배치된다. 절연층(8)은 제2 접촉층(2) 및 반도체 몸체들(4)을 덮으나, 표면(9)에서는 중단됨으로써, 상기 표면(9)은 제1 접촉층(1)에 의해 거의 완전히 덮일 수 있다. 반도체 몸체들(4) 사이에 구비되는 트렌치들에서, 그리고 테두리에서 제1 접촉 영역들(5)은 제1 접촉층(1)상에 도포된다. 이러한 실시예에서 제1 접촉층(1)이 덮개층을 형성하지 않음에도 불구하고, 칩(100)은 복사 출사측(10)에 어떠한 돌출 부재도 포함하지 않는다. 이는, 제1 접촉 영역들(5)이 트렌치들에 매립됨으로써 달성될 수 있다.
도 5는 칩(100)의 변형예를 도시한다. 상기 칩은 도 1 내지 도 4에 도시된 실시예들과 칩의 크기면에서 구분된다. 이러한 설계는 작은 칩, 특히 400 ㎛보다 작은 에지 길이를 가진 칩에 적합하다. 칩(100)은 일체형 반도체 몸체(4)를 포함하고, 상기 반도체 몸체는 리세스(11)를 포함한다. 리세스(11)는 중앙에 배치되는 것이 유리한데, 리세스(11)의 내부에 배치된 제1 접촉 영역(5)을 이용하여 반도체 몸체(4)의 등방(isotropic) 전류 공급이 가능하다. 선행한 실시예들과 마찬가지로, 제1 접촉 영역(5)의 하부에는 복사 방출에 적합한 반도체 층들이 구비되지 않 으므로, 제1 접촉 영역(5)은 칩(100)의 주 복사 경로에 배치되지 않고, 따라서 음영도 발생하지 않는다. 또한, 제1 접촉 영역(5)을 통해 실질적인 복사 감소를 우려하지 않을 수 있는데, 상기 접촉 영역(5)을 이용하면 입사된 광빔이 주 복사 방향으로 편향되거나, 상기 광빔이 다시 아웃 커플링될 수 있는 반도체 몸체(4)로 반사되기 때문이다.
리세스(11)는 절연층(8)으로 덮이며, 이 때 절연층(8)은 반도체 몸체(4)의 표면(9)까지 연장된다. 그러나, 표면(9)은 대부분 제1 접촉층(1)에 의해 덮여 있다. 또한, 제1 접촉층(1)은 절연층(8)을 덮고, 제1 접촉 영역(5)의 하부 부분을 둘러싼다.
본 발명은 실시예들에 따른 기재에 한정되지 않는다. 오히려 본 발명은 각 새로운 특징 및 특징들의 각 조합을 포함하고, 이는 특히 특허 청구 범위에서 특징들의 각 조합을 포함하며, 비록 이러한 특징 또는 이러한 조합이 그 자체로 명백하게 특허 청구 범위 또는 실시예들에 제공되지 않더라도 그러하다.
Claims (22)
- 복사 방출 영역을 포함한 적어도 하나의 반도체 몸체(4);상기 반도체 몸체(4)의 전기적 접촉을 위해 구비되며 상기 복사 방출 영역으로부터 측면 방향으로 이격되어 있는 적어도 하나의 제1 접촉 영역(5);방출된 복사에 대해 투과성이면서 전기 전도성인 제1 접촉층(1)으로서, 상기 제1 접촉층은 칩(100)의 복사 출사측(10) 상에 위치한 상기 반도체 몸체(4)의 표면(9)을 상기 제1 접촉 영역(5)과 연결시키고, 상기 표면(9)은 복사 흡수 접촉 구조들을 포함하지 않는 것인 상기 제1 접촉층(1); 및상기 반도체 몸체(4)의 전기적 접촉을 위해 상기 반도체 몸체(4)를 제2 접촉 영역(3)과 연결시키는 제2 접촉층(2)으로서, 상기 제2 접촉층(2)은 TCO를 포함하는 것인 상기 제2 접촉층(2)을 포함하는 것을 특징으로 하는 칩(100).
- 청구항 1에 있어서,상기 복사 출사측 상의 상기 제1 접촉층(1)은 상기 복사 흡수 접촉 구조들을 포함하지 않는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 제1 접촉 영역(5)은 상기 복사 방출 영역과 공간적으로 분리되어 있는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 표면(9)은 상기 제1 접촉층(1)에 의해 덮이는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 제1 접촉층(1)은 주 복사 방향에서 상기 칩(100)의 표면을 형성하도록 구성되는 층을 형성하는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 제1 접촉층(1)은 TCO를 포함하는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 제1 접촉 영역(5)은 본딩 패드 또는 접촉 핑거인 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 제1 접촉 영역(5)은 금속으로 형성되는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 제1 접촉 영역(5) 및 상기 반도체 몸체(4)는 공통의 지지부(6) 상에 배치되는 것을 특징으로 하는 칩(100).
- 삭제
- 청구항 9에 있어서,상기 제2 접촉 영역(3)은 상기 공통의 지지부(6) 상에 배치되는 것을 특징으로 하는 칩(100).
- 청구항 11에 있어서,상기 제1 접촉 영역(5)은 상기 공통의 지지부(6)로부터 시작하는 수직 방향으로 상기 제2 접촉 영역(3) 다음에 배치되는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 제2 접촉 영역(3)은 금속으로 형성되는 것을 특징으로 하는 칩(100).
- 복사 방출 영역을 포함한 적어도 하나의 반도체 몸체(4);상기 반도체 몸체(4)의 전기적 접촉을 위해 구비되며 상기 복사 방출 영역으로부터 측면 방향으로 이격되어 있는 적어도 하나의 제1 접촉 영역(5);방출된 복사에 대해 투과성이면서 전기 전도성인 제1 접촉층(1)으로서, 상기 제1 접촉층은 칩(100)의 복사 출사측(10) 상에 위치한 상기 반도체 몸체(4)의 표면(9)을 상기 제1 접촉 영역(5)과 연결시키고, 상기 표면(9)은 복사 흡수 접촉 구조들을 포함하지 않는 것인 상기 제1 접촉층(1); 및상기 반도체 몸체(4)의 전기적 접촉을 위해 상기 반도체 몸체(4)를 제2 접촉 영역(3)과 연결시키는 제2 접촉층(2)을 포함하고,상기 제2 접촉 영역(3)은 금속으로 형성되며 반사층인 것을 특징으로 하는 칩(100).
- 청구항 14에 있어서,상기 제2 접촉층(2)은 상기 반도체 몸체(4)와 상기 제2 접촉 영역(3) 사이에 배치되고, 상기 제2 접촉 영역(3)과 함께 거울을 형성하는 것을 특징으로 하는 칩(100).
- 복사 방출 영역을 포함한 적어도 하나의 반도체 몸체(4);상기 반도체 몸체(4)의 전기적 접촉을 위해 구비되며 상기 복사 방출 영역으로부터 측면 방향으로 이격되어 있는 적어도 하나의 제1 접촉 영역(5);방출된 복사에 대해 투과성이면서 전기 전도성인 제1 접촉층(1)으로서, 상기 제1 접촉층은 칩(100)의 복사 출사측(10) 상에 위치한 상기 반도체 몸체(4)의 표면(9)을 상기 제1 접촉 영역(5)과 연결시키고, 상기 표면(9)은 복사 흡수 접촉 구조들을 포함하지 않는 것인 상기 제1 접촉층(1); 및상기 반도체 몸체(4)의 전기적 접촉을 위해 상기 반도체 몸체(4)를 제2 접촉 영역(3)과 연결시키는 제2 접촉층(2)을 포함하며,상기 제2 접촉층(2)은 상기 방출된 복사에 대해 투과성인 것을 특징으로 하는 칩(100).
- 삭제
- 청구항 1 또는 청구항 2에 있어서,상기 제1 접촉 영역(5)과 상기 제2 접촉 영역(3) 사이에 절연층(8)이 배치되는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 칩(100)은 제1 및 제2 반도체 몸체(4)를 포함하고, 상기 반도체 몸체들은 측면 방향으로 이격되어 있으며, 상기 반도체 몸체들 사이에 제1 접촉 영역(5)이 배치되는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 칩(100)은 중앙의 리세스(11)를 구비한 반도체 몸체(4)를 포함하고, 상기 리세스 내에 상기 제1 접촉 영역(5)이 배치되는 것을 특징으로 하는 칩(100).
- 청구항 1 또는 청구항 2에 있어서,상기 칩(100)은 박막 발광 다이오드칩인 것을 특징으로 하는 칩(100).
- 청구항 21에 있어서,상기 박막 발광 다이오드칩의 에피택시 층 시퀀스(12)는 2 ㎛ 이하의 두께를 가지는 것을 특징으로 하는 칩(100).
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