KR20050122737A - 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 - Google Patents

주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 주변영역에서의 패턴의 임계치수를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 셀영역 및 주변영역으로 구획되는 기판 상에 실리콘 질화막을 증착하는 단계; 상기 실리콘 질화막 상에 반사방지막으로 실리콘 산화질화막을 증착하는 단계; 상기 셀영역에서는 최종 패턴의 폭보다 큰 폭을 갖으며 상기 주변영역에서는 패턴 무너짐이 없을 정도의 최소의 선폭을 갖도록 상기 실리콘 산화질화막 상에 라인 형태의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하되, 폴리머 발생이 억제되도록 하여 상기 포토레지스트 패턴의 폭에 비해 식각되어 남아 있는 상기 실리콘 산화질화막과 상기 실리콘 질화막의 폭이 작도록 하는 단계; 및 잔류하는 상기 실리콘 질화막을 과도 식각하는 단계를 포함하는 반도체 소사 제조 방법을 제공한다.

Description

주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATRION OF SEMICONDUCTOR DEVICE ENABLE TO SHRINK CRITICAL DIMENSION IN PERIPHERAL REGION}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 그 선폭을 보다 줄일 수 있는 라인 형태의 패턴 형성 방법에 관한 것이다.
반도체 소자의 디자인 룰 감소로 인해 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자의 게이트전극 등과 같은 라인 형태의 패턴들의 셀영역 뿐만 아니라 주변영역에서도 그 선폭이 감소하고 있다.
예컨대, 100nm의 디자인 룰이 적용되는 DRAM의 주변영역의 선폭은 마스크의 DICD(Develop Inspection Critical Dimension)는 1.130㎛에 FICD(Final Inspection Critical Dimension)는 0,170㎛의 선폭을 가지고 있다. 그러나, 그래픽 등의 경우 빠른 스피드 요구에 의해 주변영역의 선폭을 더욱 더 줄여야 한다.
그러나, 마스크의 DICD 선폭을 줄이는 사항은 패턴 무너짐(Pattern collapse)의 발생으로 한계에 도달하였고, 게이트전극과 같은 라인 형태의 패턴 형성을 위한 식각은 기본적으로 DICD 선폭 대비 FICD가 증가하는 공정 즉 'Gain Process'로 주변영역의 선폭을 감소시키는 것에는 한계가 있다.
도 1은 종래기술에 따른 마스크 패턴의 CD의 변화를 도시한 단면도이다.
도 1을 참조하면, 셀영역(A)과 주변영역(B)이 정의된 기판(100) 상에 게이트 전도막(101)이 형성되어 있고, 게이트 전도막(101) 상에 게이트 하드마스크(102)가 패터닝되어 있으며, 게이트 하드마스크(102) 상에는 반사방지막(103)이 식각되어 있으며, 반사방지막(103) 상에는 포토레지스트 패턴(104)이 일부 식각된 형태로 잔류하고 있다.
여기서, 게이트 전도막(101)은 폴리실리콘과 텅스텐 실리사이드가 적층된 형태이고, 게이트 하드마스크(102)는 실리콘 질화막으로 이루어지며, 반사방지막(103)은 실리콘 산화질화막으로 이루어진다.
상기한 바와 같이 종래의 경우에는 포토레지스트 패턴 형성시의 CD 즉, DICD인 w1과 w2에서 마스크 패턴이 정의된 또는 최종 패턴이 형성된 후의 CD 즉, FICD인 w1'과 w2'으로 각각 증가함을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 주변영역에서의 패턴의 임계치수를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 셀영역 및 주변영역으로 구획되는 기판 상에 실리콘 질화막을 증착하는 단계; 상기 실리콘 질화막 상에 반사방지막으로 실리콘 산화질화막을 증착하는 단계; 상기 셀영역에서는 최종 패턴의 폭보다 큰 폭을 갖으며 상기 주변영역에서는 패턴 무너짐이 없을 정도의 최소의 선폭을 갖도록 상기 실리콘 산화질화막 상에 라인 형태의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하되, 폴리머 발생이 억제되도록 하여 상기 포토레지스트 패턴의 폭에 비해 식각되어 남아 있는 상기 실리콘 산화질화막과 상기 실리콘 질화막의 폭이 작도록 하는 단계; 및 잔류하는 상기 실리콘 질화막을 과도 식각하는 단계를 포함하는 반도체 소사 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역 및 주변영역으로 구획되는 기판 상에 전도막을 증착하는 단계; 상기 전도막 상에 절연성 하드마스크인 실리콘 질화막을 증착하는 단계; 상기 실리콘 질화막 상에 반사방지막으로 실리콘 산화질화막을 증착하는 단계; 상기 셀영역에서는 최종 패턴의 폭보다 큰 폭을 갖으며 상기 주변영역에서는 패턴 무너짐이 없을 정도의 최소의 선폭을 갖도록 상기 실리콘 산화질화막 상에 라인 형태의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하되, 폴리머 발생이 억제되도록 하여 상기 포토레지스트 패턴의 폭에 비해 식각되어 남아 있는 상기 실리콘 산화질화막과 상기 실리콘 질화막의 폭이 작도록 하는 단계; 잔류하는 상기 실리콘 질화막을 과도 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 실리콘 산화질화막과 상기 실리콘 질화막을 식각마스크로 상기 전도막을 식각하는 단계; 및 상기 실리콘 산화질화막을 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 마스크 형성시 셀영역의 선폭은 기존보다 증가시키고 주변영역은 마스크 패턴 무너짐이 발생하지 않는 현재의 최소 선폭을 유지하도록 1차로 정의한 다음, 하드마스크 등의 식각 공정시 공정 조건을 통해 셀영역을 과도 식각하여 선폭을 원하는 타겟으로 정의하고, 이 때 주변영역의 선폭 역시 종래의 경우보다 더 손실되어 원하는 선폭을 얻을 수 있도록 한다.
즉, 본 발명은 주변영역의 선폭을 줄이기 위하여 셀영역에서의 마스크 패턴 형성시 DICD는 종래에 비해 증가시키고, 주변영역의 선폭은 패턴 무너짐이 발생하지 않도록 최소 선폭으로 정의한다. 예컨대, 게이트 하드마스크 식각 진행시 본 발명의 공정 조건을 적용하여 셀영역의 선폭을 원하는 포인트까지 축소(Shrink)시킨다. 이 때, 주변영역은 셀영역과 마찬가지로 종래와 달리 패턴의 CD가 증가하는 'Gain Process'가 아닌 패턴의 CD가 점차 감소하는 'Shrink(또는 Bias) Process'가 되도록 하여 원하는 패턴의 CD를 구현함으로써, 주변영역에서의 CD를 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 주변영역에서의 CD를 감소시키는 방법을 살펴 본다.
먼저, 도 2a에 도시된 바와 같이, 셀영역(A)과 그 주변영역(B)으로 정의되며 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(200) 상에 피식각층으로 실리콘 질화막(201a)을 증착한 다음, 실리콘 질화막(201a) 상에 반사방지막인 실리콘 산화질화막(202a)을 증착한다. 이어서, 실리콘 산화질화막(202a) 상에 포토리소그라피 공정을 실시하여 라인 형태의 패턴 형성을 위한 포토레지스트 패턴(203)을 형성한다.
이 때, 셀영역(A)에서 형성될 최종 패턴의 폭 즉, FICD는 w1'인 반면, 'Bias Process'에 의해 그 폭이 감소되기 때문에 포토레지스트 패턴(203) 형성 시의 패턴의 폭 즉, DICD는 w1으로 w1' 보다 크다.
한편, 상기한 바와 같은 'Bias Process'를 유지하기 위해서는 실리콘 질화막(201a)에 대한 식각 진행시 포토레지스트 패턴(203)에 대한 어택이 발생하지 않아야 하며, 아울러 실리콘 질화막(201a)의 손실이 더 많이 되도록 하는 식각 레시피를 확보하였다.
이러한 식각 레시피를 이용하여 도 2b에 도시된 바와 같이, 포토레지스트 패턴(203)을 식각마스크로 실리콘 산화질화막(202a)과 실리콘 질화막(201a)을 식각함으로써, 셀영역(A) 및 주변영역(B)에서 각각 DICD가 w1과 w2인 것이 FICD가 w1'과 w2'으로 줄어 들었음을 알 수 있다. 여기서, 도면부호 '202b'는 패터닝된 실리콘 산화질화막을, '201b'는 패터닝된 실리콘 질화막을 나타낸다.
구체적으로, 실리콘 산화질화막(202b) 식각 시에는 CHF3와 CF4의 가스 비율을 1.1:1 ∼ 1.6:1로 하고, 실리콘 질화막(201b)의 식각 시에는 CHF3와 CF4의 가스 비율을 1:1.1 ∼ 1:2로 하여 패턴 형성 영역을 정의하며, 이 때 척(Chuck)의 온도를 50℃ 이상의 고온으로 하여 웨이퍼 내에 유입되는 폴리머의 양을 억제하여 'Bias Process'를 유지한다.
한편, 실리콘 질화막(201b) 패터닝 시 하부에 일부 식각되지 않고 잔류하는 실리콘 질화막(201a)에 대한 과도 식각을 실시하며, 이 때에는 반대로 CHF3와 CF4의 비율을 1.5:1 ∼ 3:1로 실시함으로써 패시베이션(Passivation) 공정으로 진행하여 과도 식각으로 인한 패턴 어택을 방지할 수 있다.
따라서, 셀영역(A)에서의 선폭은 종래와 거의 같거나 작고, 주변영역(B)은 종래에 비해 줄일 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 게이트전극 형성 공정을 도시한 단면도로서, 이를 참조하여 게이트전극 형성시 주변영역에서의 CD를 감소시키는 방법을 살펴 본다.
먼저, 도 3a에 도시된 바와 같이, 셀영역(A)과 그 주변영역(B)으로 정의되며 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(300) 상에 피식각층으로 게이트 전도막(301a)을 증착한 다음, 게이트 전도막(301a) 상에 실리콘 질화막(302a)을 증착한 다음, 실리콘 질화막(302a) 상에 반사방지막인 실리콘 산화질화막(303a)을 증착한다. 이어서, 실리콘 산화질화막(303a) 상에 포토리소그라피 공정을 실시하여 라인 형태의 게이트전극 패턴 형성을 위한 포토레지스트 패턴(304)을 형성한다.
게이트 전도막(301a)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드 등의 단독 또는 적층된 구조를 포함한다.
셀영역(A)에서 형성될 최종 패턴의 폭 즉, FICD는 w1'인 반면, 'Bias Process'에 의해 그 폭이 감소되기 때문에 포토레지스트 패턴(203) 형성 시의 패턴의 폭 즉, DICD는 w1으로 w1' 보다 크다.
한편, 상기한 바와 같은 'Bias Process'를 유지하기 위해서는 실리콘 질화막(302a)에 대한 식각 진행시 포토레지스트 패턴(304)에 대한 어택이 발생하지 않아야 하며, 아울러 실리콘 질화막(302a)의 손실이 더 많이 되도록 하는 식각 레시피를 확보하였다.
이러한 식각 레시피를 이용하여 도 3b에 도시된 바와 같이, 포토레지스트 패턴(304)을 식각마스크로 실리콘 산화질화막(303a)과 실리콘 질화막(302a)을 식각함으로써, 셀영역(A) 및 주변영역(B)에서 각각 DICD가 w1과 w2인 것이 FICD가 w1'과 w2'으로 줄어 들었음을 알 수 있다. 여기서, 도면부호 '303b'는 패터닝된 실리콘 산화질화막을, '302b'는 패터닝된 실리콘 질화막을 나타낸다.
구체적으로, 실리콘 산화질화막(303b) 식각 시에는 CHF3와 CF4의 가스 비율을 1.1:1 ∼ 1.6:1로 하고, 실리콘 질화막(302b)의 식각 시에는 CHF3와 CF4의 가스 비율을 1:1.1 ∼ 1:2로 하여 패턴 형성 영역을 정의하며, 이 때 척의 온도를 50℃ 이상의 고온으로 하여 웨이퍼 내에 유입되는 폴리머의 양을 억제하여 'Bias Process'를 유지한다.
한편, 실리콘 질화막(302b) 패터닝 시 하부에 일부 식각되지 않고 잔류하는 실리콘 질화막(302a)에 대한 과도 식각을 실시하며, 이 때에는 반대로 CHF3와 CF4의 비율을 1.5:1 ∼ 3:1로 실시함으로써 패시베이션 공정으로 진행하여 과도 식각으로 인한 패턴 어택을 방지할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(304)을 제거한 다음, 반사방지막 즉, 패터닝된 실리콘 산화질화막(303b)과 게이트 하드마스크인 패터닝된 실리콘 질화막(302b)을 식각미스크로 게이트 전도막(301a)을 식각한 다음, 패터닝된 실리콘 산화질화막(303b)을 제거함으로써, 게이트 하드마스크인 실리콘 질화막(302b)/게이트 전도막(301b)의 적층 구조를 갖는 게이트 전극 형성이 완료된다.
따라서, 셀영역(A)에서의 선폭은 종래와 거의 같거나 작고, 주변영역(B)은 종래에 비해 줄일 수 있다.
도 4는 종래기술과 본 발명의 게이트전극의 FICD에 해당하는 선폭을 비교 도시한 그래프이다.
도 4를 참조하면, 종래기술의 경우 셀영역의 게이트 전극의 폭이 0.120㎛이고 주변영역의 게이트 전극의 폭이 0.170㎛인 반면, 본 발명의 셀영역에서의 게이트전극의 선폭은 0.110㎛이고 주변영역에서의 게이트 전극의 폭이 0.140㎛ 이하 임을 알 수 있다.
따라서, 종래기술에 비해 본 발명의 주변영역에서의 게이트전극의 폭이 두드러지게 감소하였음을 알 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 라인 형태의 패턴 형성시 마스크 패턴의 DICD를 셀영역은 종래에 비해 증가시키고 주변영역은 마스크 패턴의 무너짐이 발생하지 않을 최소의 선폭으로 하여 1차 정의 한 다음, 하부층 식각시 공정 조건을 통해 셀영역을 과도 식각하여 선폭을 원하는 타겟으로 정의함으로써, 주변영역의 선폭을 손실시켜 원하는 주변영역의 선폭을 정의할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 게이트전극 패턴 형성 공정을 그예로 하였으나, 게이트전극 패턴 이외에 반사방지막으로 실리콘 산화질화막을 사용하고 하드마스크로 실리콘 질화막을 사용하는 모든 라인 형태의 패턴에 응용이 가능하다.
상술한 바와 같은 본 발명은, 주변영역에서의 패턴의 임계치수를 감소시킬 수 있어, 집적도를 높이는 효과가 있다.
도 1은 종래기술에 따른 마스크 패턴의 CD의 변화를 도시한 단면도.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 패턴 형성 공정을 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 게이트전극 형성 공정을 도시한 단면도.
도 4는 종래기술과 본 발명의 게이트전극의 FICD에 해당하는 선폭을 비교 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 기판 201b : 패터닝된 실리콘 질화막
202b : 패터닝된 실리콘 산화질화막 203 : 포토레지스트 패턴
A : 셀영역 B : 주변영역

Claims (12)

  1. 셀영역 및 주변영역으로 구획되는 기판 상에 실리콘 질화막을 증착하는 단계;
    상기 실리콘 질화막 상에 반사방지막으로 실리콘 산화질화막을 증착하는 단계;
    상기 셀영역에서는 최종 패턴의 폭보다 큰 폭을 갖으며 상기 주변영역에서는 패턴 무너짐이 없을 정도의 최소의 선폭을 갖도록 상기 실리콘 산화질화막 상에 라인 형태의 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하되, 폴리머 발생이 억제되도록 하여 상기 포토레지스트 패턴의 폭에 비해 식각되어 남아 있는 상기 실리콘 산화질화막과 상기 실리콘 질화막의 폭이 작도록 하는 단계; 및
    잔류하는 상기 실리콘 질화막을 과도 식각하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하는 단계와, 상기 잔류하는 실리콘 질화막을 과도 식각하는 단계에서,
    CHF3와 CF4의 혼합 가스를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하는 단계에서 척의 온도를 적어도 50℃로 유지하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 실리콘 산화질화막을 식각할 때, CHF3와 CF4의 비를 1.1:1 내지 1.6:1로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 실리콘 질화막을 식각할 때, CHF3와 CF4의 비를 1:1.1 내지 1:2로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 2 항에 있어서,
    상기 잔류하는 실리콘 질화막을 과도 식각하는 단계에서, CHF3와 CF4의 비를 1.5:1 내지 3:1로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 셀영역 및 주변영역으로 구획되는 기판 상에 전도막을 증착하는 단계;
    상기 전도막 상에 절연성 하드마스크인 0실리콘 질화막을 증착하는 단계;
    상기 실리콘 질화막 상에 반사방지막으로 실리콘 산화질화막을 증착하는 단계;
    상기 셀영역에서는 최종 패턴의 폭보다 큰 폭을 갖으며 상기 주변영역에서는 패턴 무너짐이 없을 정도의 최소의 선폭을 갖도록 상기 실리콘 산화질화막 상에 라인 형태의 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하되, 폴리머 발생이 억제되도록 하여 상기 포토레지스트 패턴의 폭에 비해 식각되어 남아 있는 상기 실리콘 산화질화막과 상기 실리콘 질화막의 폭이 작도록 하는 단계;
    잔류하는 상기 실리콘 질화막을 과도 식각하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 실리콘 산화질화막과 상기 실리콘 질화막을 식각마스크로 상기 전도막을 식각하는 단계; 및
    상기 실리콘 산화질화막을 제거하는 단계
    를 포함하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하는 단계와, 상기 잔류하는 실리콘 질화막을 과도 식각하는 단계에서,
    CHF3와 CF4의 혼합 가스를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 실리콘 산화질화막과 상기 실리콘 질화막을 차례로 식각하는 단계에서 척의 온도를 적어도 50℃로 유지하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 실리콘 산화질화막을 식각할 때, CHF3와 CF4의 비를 1.1:1 내지 1.6:1로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 실리콘 질화막을 식각할 때, CHF3와 CF4의 비를 1:1.1 내지 1:2로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 8 항에 있어서,
    상기 잔류하는 실리콘 질화막을 과도 식각하는 단계에서, CHF3와 CF4의 비를 1.5:1 내지 3:1로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
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