JP2003272999A - レジストパターンの形成方法、半導体装置の製造方法およびレジストパターンの形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 パターンの粗密やサイズに関係なく、高精度
且つ面内均一に線幅制御が可能でありながら、シリル化
プロセスの利点を生かすことができるレジストパターン
の形成方法、半導体装置の製造方法およびレジストパタ
ーンの形成装置を提供すること。 【解決手段】 パターン加工すべき被加工基板２の表面
にレジスト膜４，６を成膜する。その後、レジスト膜６
を初期パターン６ａに加工する。次に、初期パターン６
ａに加工されたレジスト膜６を縮小パターン６ａ１に細
らせるように、トリミング処理を行う。次に、縮小パタ
ーン６ａに細らせられたレジスト膜を、最終パターン１
０となるように太らせて、シリル化処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高精度に線幅制御
が可能なレジストパターンの形成方法、半導体装置の製
造方法およびレジストパターンの形成装置に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化およびチッ
プサイズの縮小化に伴い、より微細なパターンを形成す
る必要性が増大している。露光方式に関しても、現在、
ＫｒＦレーザ露光およびＡｒＦレーザ露光などの光リソ
グラフィが主流であるが、１００ｎｍ以下の線幅の微細
パターンを得るために、Ｆ２レーザ露光などの新たな光
リソグラフィ露光方式が提案されている。また、その他
に、電子線（ＥＢ）露光技術、Ｘ線露光技術、ＥＵＶ露
光技術など様々な露光方式が提案されている。

【０００３】現在の光リソグラフィの延長技術として
は、Ｆ２レーザ露光が有力であるが、１５７ｎｍと言う
短波長レーザであるために、空気中での吸収が問題とな
り、光学系に工夫を必要とし、次世代技術の一候補とし
ての位置づけで開発が進められている。

【０００４】また、ＥＢ露光技術としては、現在開発が
進められている直描方式のＥＢ露光に加えて、４倍縮小
露光方式を採用するＥＢステッパーや、低エネルギー電
子ビームリソグラフィ（１９９８年Takao Utsumi氏が
考案した装置／特許第２９５１９４７）の開発も始まっ
ている。この特許に記載の低エネルギー電子ビームリソ
グラフィの方式は、２ｋｅＶ程度の加速電圧を用いて等
倍のステンシルマスクで近接露光する方式であり、１０
０ｎｍ以下の線幅の半導体パターン加工の有力な方式と
して開発されている。

【０００５】微細パターン加工の観点から、レジスト膜
に関しても開発が進められている。レジスト膜に関し
て、単層レジスト膜が、プロセスフローおよび低コスト
の点から最適である。しかしながら、パターンの高解像
度を達成するために、あるいはパターンの微細化に伴う
パターン倒れ、アスペクト比の増大などの問題を解決す
るために、レジスト膜を薄くする必要性が生じる。単層
レジスト膜の膜厚を薄くすると、レジスト膜パターンを
マスクとして、その下地層をエッチング加工する際に、
レジスト膜の膜厚が足りず、エッチング耐性が不足する
という課題がある。また、レジスト膜の材料樹脂や酸発
生材などの種類も限定されるため、単層レジスト膜とし
て高エッチング耐性の樹脂が選択できず、エッチング耐
性不足に拍車をかけている。

【０００６】これらのレジスト膜におけるエッチング耐
性不足を解決するために、多層レジストプロセスなどの
レジスト膜形成技術が検討されている。エッチング耐性
不足を解消するためのレジスト膜形成技術としては、下
記に示す３つの方法が主流である。

【０００７】第１の方法として、シリコン含有二層レジ
スト技術がある。この方法では、加工すべき下地層の表
面に、平坦化層および下地層のマスク用としての下側レ
ジスト層を形成し、その上に、シリコン成分を含む上側
レジスト層を形成する。上側レジスト層のシリコン成分
は、下層レジスト層をエッチングする際の酸素成分と反
応し、レジスト表面に酸化シリコン層を形成し、エッチ
ング耐性を向上させることができる。なお、上側レジス
ト層には、１０質量％以上程度のシリコン成分が含まれ
ることが好ましい。

【０００８】第２の方法として、三層レジスト技術があ
る。この方法では、加工すべき下地層の表面に、下側レ
ジスト層を形成し、その上に下側レジスト層をエッチン
グする際のマスクとなる中間レジスト層を形成し、その
上に、上側レジスト層を形成する。下側レジスト層は、
たとえばノボラック型レジストなどで構成され、下地層
をエッチングする際のマスクとしての機能、下地層の表
面を平坦化する機能、光露光の場合の反射防止層として
の機能を有する。中間レジスト層は、たとえばＳＯＧ
（Spin On glass）層や窒化シリコン層などで構成さ
れ、下側レジスト層をエッチングする際のマスクとして
機能し、エッチング耐性に優れたものが用いられる。上
側レジスト層は、高解像度でパターンを形成するため
に、薄層化された高解像度のレジスト材料で構成され
る。

【０００９】第３の方法として、シリル化プロセス技術
がある。シリル化プロセス技術には、単層シリル化法と
二層シリル化法とがある。単層シリル化法では、単層レ
ジスト膜の露光後で現像前に、シリコンを含むＨＭＤＳ
のようなシリル化ガスを、約１５０°Ｃ付近の温度でレ
ジスト膜の表面に流し、露光部のみを選択的にシリル化
する方法である。また、二層シリル化法は、レジスト膜
の露光および現像が終了後に所定パターンのレジスト膜
の表面に、シリル化ガスまたはシリル化溶液を流し、所
定パターンのレジスト膜の表面をシリル化する方法であ
る。これらのシリル化法では、レジスト膜の表面をシリ
ル化することにより、レジスト膜の表面が硬くなり、エ
ッチング耐性が向上する。

【００１０】これらの３つの方法の内で、シリル化プロ
セス技術は、単層レジストプロセスと多層レジストプロ
セスのいずれにも適用が可能であり、簡便な手法により
エッチング耐性、特にドライエッチング耐性が向上する
ことから、有望なプロセスとして注目を集めている。シ
リル化プロセスに関する特許出願公報としては、たとえ
ば特開２０００−１８２９２３号公報や特開２００１−
１３５５６５号公報がある。

【００１１】

【発明が解決しようとする課題】このようなシリル化プ
ロセスを実際に実現する際の最大の課題は、パターンの
線幅制御である。シリル化プロセスでは、化学反応を利
用してレジスト膜の表面をシリル化するために、レジス
ト膜の表面でシリル化反応が等方的（厚さ方向のみでな
く水平方向にも）に進み、パターンの線幅を高精度に制
御することが困難である。すなわち、細い線幅のレジス
トパターンも太い線幅のレジストパターンも、同じ量で
線幅が増大するからである。

【００１２】なお、シリル化による線幅の増大を考慮し
て予想線幅を算出し、ＯＰＣ（近接効果補正）技術など
を用いることで、線幅差を若干解消することもできる
が、複雑な処理を必要とする。

【００１３】また、所定パターンに加工されたレジスト
膜をＯ_２などによりアッシング処理してレジストパター
ンを縮小し、より微細なパターンを実現する方法も知ら
れている。このような手法をトリミング処理という。

【００１４】しかしながら、このトリミング処理では、
パターンが等方的にアッシングされるために、パターン
の線幅を高精度に制御することが困難である。すなわ
ち、細い線幅のレジストパターンも太い線幅のレジスト
パターンも、同じ量で線幅が減少するからである。

【００１５】本発明は、このような実状に鑑みてなさ
れ、パターンの粗密やサイズに関係なく、高精度且つ面
内均一に線幅制御が可能でありながら、シリル化プロセ
スの利点を生かすことができるレジストパターンの形成
方法、半導体装置の製造方法およびレジストパターンの
形成装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るレジストパターンの形成方法は、パタ
ーン加工すべき被加工基板の表面にレジスト膜を成膜す
る成膜工程と、前記レジスト膜を初期パターンに加工す
る初期パターン工程と、前記初期パターンに加工された
レジスト膜を縮小パターンに細らせるパターン縮小工程
と、前記縮小パターンに細らせられたレジスト膜を、最
終パターンとなるように太らせて、少なくとも表面の硬
さを高める硬化工程とを有する。

【００１７】本発明において、被加工物基板としては、
特に限定されず、半導体ウエハ、表示装置用基板などが
例示され、半導体製造用基板に限定されない。

【００１８】本発明に係るレジストパターンの形成方法
によれば、基本的には、シリル化プロセスなどの硬化プ
ロセスを採用していることから、シリル化プロセスと同
等な利点を生かすことができる。シリル化プロセスの利
点としては、次の利点がある。第１に、レジスト膜が単
層でも多層でも関係なく、いずれにも適用が可能であ
る。第２に、シリル化する（硬化させる）ことにより、
エッチング耐性、特にドライエッチング耐性が向上す
る。

【００１９】また、本発明の方法では、硬化工程（たと
えばシリル化工程）におけるパターンの太り量を、前記
パターン縮小工程（たとえばトリミング工程）における
パターンの縮小量に対して制御しながら前記硬化工程を
行う。このため、従来のシリル化プロセスが有していた
不都合を解消することができる。すなわち、本発明の方
法では、パターンの縮小と、その後の太りとを制御して
行うことができることから、パターンの粗密やサイズに
関係なく、しかも、下地層（被加工基板の表面）に段差
がある場合でも、最終的に得られるパターンを高精度に
制御することができる。また、被加工基板の表面内で、
均一にパターンの線幅を制御することができることか
ら、結果として得られるパターンの線幅の面内均一性が
向上する。

【００２０】また、本発明の方法は、光リソグラフィの
みならず、全てのリソグラフィ技術（たとえばＥＢ露
光、Ｘ線露光、ＥＵＶ露光など）に対して適用すること
ができる。しかも、本発明の方法は、半導体装置の製造
方法以外に、微細パターンを形成する方法の全てに適用
することができる。本発明の方法によれば、１５０ｎｍ
以下の微細パターンにも適用することができる。

【００２１】好ましくは、前記硬化工程におけるパター
ンの太り量が、前記パターン縮小工程におけるパターン
の縮小量と同程度になるように、前記硬化工程を行う。
この場合には、初期パターンと略同じパターンで表面が
硬い高精度のレジストパターンを得ることができる。通
常のシリル化プロセスを用いてレジストパターンの表面
を硬化させようとする場合には、初期パターンよりも線
幅が太いレジストパターンが得られ、高精度にパターン
を制御することができない。本発明の方法では、初期パ
ターンと略同じパターンで表面が硬い高精度のレジスト
パターンを得ることができる。

【００２２】あるいは、前記硬化工程におけるパターン
の太り量が、前記パターン縮小工程におけるパターンの
縮小量に比べて小さくなるように、前記硬化工程を行う
ことも好ましい。この場合には、初期パターンよりも細
い高精度のレジストパターンを得ることができる。通常
のシリル化プロセスを用いてレジストパターンの表面を
硬化させようとする場合には、初期パターンよりも線幅
が太いレジストパターンが得られ、高精度にパターンを
制御することができない。本発明の方法では、初期パタ
ーンよりも細いパターンで表面が硬い高精度のレジスト
パターンを得ることができる。このレジストパターンを
マスクとして、下地層を加工することで、微細な残しパ
ターンの作製が可能になる。

【００２３】あるいは、前記硬化工程におけるパターン
の太り量が、前記パターン縮小工程におけるパターンの
縮小量に比べて大きくなるように、前記硬化工程を行う
ことも好ましい。この場合には、初期パターンよりも太
い高精度のレジストパターンを得ることができる。通常
のトリミングプロセスでは、初期パターンよりも線幅が
太いレジストパターンが得られ、しかも、その線幅の制
御が困難である。また、通常のシリル化プロセスを用い
てレジストパターンの表面を硬化させようとする場合に
は、初期パターンよりも線幅が太いレジストパターンが
得られるが、その線幅を高精度に制御することができな
い。本発明の方法では、初期パターンよりも太いパター
ンで表面が硬い高精度のレジストパターンを得ることが
できる。このレジストパターンをマスクとして、下地層
を加工することで、微細な抜きパターンの作製が可能に
なる。

【００２４】なお、前記硬化工程におけるパターンの太
り量と、前記パターン縮小工程におけるパターンの縮小
量とを、前述のような関係になるように制御するために
は、硬化工程における条件（たとえばシリル化時間）
と、パターン縮小工程における条件（たとえばトリミン
グ時間）との関係を、前もって実験などにより求めてお
けばよい。あるいは、次のようにして制御することが好
ましい。

【００２５】すなわち、好ましくは、前記レジスト膜を
初期パターンに加工する際に、ダミー初期パターンも同
時に形成し、前記ダミー初期パターンの線幅変化を測定
し、前記パターンの縮小量および太り量を制御する。

【００２６】好ましくは、前記ダミー初期パターンの膜
厚変化をリアルタイムで測定することにより、前記パタ
ーンの線幅変化を類推し、その膜厚変化量に基づき、前
記パターンの縮小量および太り量を制御する。

【００２７】前記ダミー初期パターンは、前記初期パタ
ーンの内の一部であっても良く、初期パターンとは別の
パターンであっても良い。このような制御を行うことに
より、より高精度に、レジストパターンの線幅を制御す
ることができる。

【００２８】好ましくは、前記レジスト膜が少なくとも
二層以上の多層膜であり、前記多層膜のうちの最上層膜
に対して、前記初期パターン工程とパターン縮小工程と
硬化工程とを行い、その後、最終パターンに硬化された
前記最上層膜をエッチングマスクとして、前記最上層膜
の下層に位置するレジスト膜をエッチングする。

【００２９】本発明においては、下側レジスト層および
上側レジスト層の間に単一または複数の中間レジスト膜
を形成しても良い。これらの各レジスト層の材質は、特
に限定されないが、好ましくは、以下の材質である。下
側レジスト層は、その下地層をエッチングする際のマス
クとしての機能、下地層の表面を平坦化する機能、光露
光の場合の反射防止層としての機能などを有することが
好ましい。露光ツールとして光が用いられる場合には、
反射防止効果などを持たせるために、下側レジスト層
は、屈折率の虚部が露光波長において０．０２〜２．０
の屈折率を有するものが好ましく、たとえばノボラック
型レジストなどで構成される。中間レジスト層は、たと
えばＳＯＧ（Spin On Glass）層や窒化シリコン層など
で構成され、下側レジスト層をエッチングする際のマス
クとして機能し、エッチング耐性に優れたものが用いら
れる。上側レジスト層は、高解像度でパターンを形成す
るために、薄層化された高解像度のレジスト材料などで
構成されることが好ましい。

【００３０】好ましくは、前記レジスト膜を縮小パター
ンに細らせる工程が、トリミング工程、スリミング工
程、レジストアッシング工程の内のいずれか１つ以上を
含む。また、好ましくは、前記レジスト膜を最終パター
ンに太らせて硬化させる工程が、シリル化工程を含む。
シリル化工程に用いるシリル化剤としては、特に限定さ
れず、液状であってもガス状であっても良い。

【００３１】本発明に係る半導体装置の製造方法は、上
記に記載のレジストパターン形成方法によりレジストパ
ターンを形成した後、前記レジストパターンをマスクと
して、前記被加工基板の表面をエッチング処理、イオン
注入処理、析出処理、または成膜処理することを特徴と
する。

【００３２】本発明に係る半導体装置の製造方法は、本
発明に係るレジストパターンの形成方法が有する上述し
た利点を全て有する。

【００３３】本発明に係るレジストパターンの形成装置
は、パターン加工すべき被加工基板の表面にレジスト膜
を成膜する成膜手段と、前記レジスト膜を初期パターン
に加工する初期パターン形成手段と、前記初期パターン
に加工されたレジスト膜を縮小パターンに細らせるパタ
ーン縮小手段と、前記縮小パターンに細らせられたレジ
スト膜を、最終パターンとなるように太らせて、少なく
とも表面の硬さを高める硬化手段とを有する。

【００３４】好ましくは、前記パターン縮小手段がトリ
ミング処理装置である。また、好ましくは、前記硬化手
段が、シリル化処理装置である。好ましくは、前記トリ
ミング処理装置および／またはシリル化処理装置が、コ
ータデベロッパに装着してある。好ましくは、前記トリ
ミング処理装置およびシリル化処理装置が、コータデベ
ロッパの一つのチャンバー内に一体的に組み込まれてい
る。

【００３５】好ましくは、本発明に係るレジストパター
ンの形成装置は、前記初期パターンから縮小パターンを
経て最終パターンに至るパターンの線幅変化を測定する
測定手段と、前記測定手段で測定されたパターンの線幅
変化に基づき、前記パターンの縮小量および太り量を制
御する制御手段とをさらに有する。

【００３６】好ましくは、前記測定手段が、前記ダミー
初期パターンの膜厚変化をリアルタイムで測定する膜厚
測定手段であり、前記膜厚の変化から前記パターンの線
幅変化を類推する。

【００３７】本発明に係るレジストパターンの形成装置
によれば、本発明に係る方法を容易に実施することがで
きる。また、本発明の装置は、現状のコータデベロッパ
に一体化することができるために、製造プロセスのスル
ープットが向上する。また、一つの装置で、トリミング
などのパターン縮小工程と、シリル化などの硬化工程と
が行えるために、これらの制御が容易である。

【００３８】

【発明の実施の形態】以下、本発明を、図面に示す実施
形態に基づき説明する。図１（Ａ）〜図１（Ｃ）は本発
明の一実施形態に係るレジストパターンの製造過程を示
す要部断面図、図２は図１（Ｃ）に示す工程の続きの工
程を示す要部断面図、図３は本発明の一実施形態に係る
レジストパターンの形成装置の概略図、図４はシリル化
量とトリミング量とを略同じにするための関係の一例を
示すグラフである。

【００３９】第１実施形態 本実施形態の方法では、図１（Ａ）に示すように、ま
ず、被加工基板としての半導体ウエハ２を準備する。半
導体ウエハ２の表面には、加工されるべき下地層が単層
または複数層形成してあっても良い。この半導体ウエハ
２の表面に、下側レジスト層４を成膜する。下側レジス
ト層４の厚みは、特に限定されないが、たとえば２００
〜８００ｎｍ程度である。この下側レジスト層４は、露
光ツールとして光が用いられる場合には、反射防止効果
などを持たせるために、屈折率の虚部が露光波長におい
て０．０２〜２．０の屈折率を有するものが好ましく用
いられ、たとえばノボラック型レジストなどで構成され
る。なお、この下側レジスト層４は、その下地層をエッ
チングする際のマスクとしての機能と、下地層の表面を
平坦化する機能とをさらに有することが好ましい。

【００４０】次に、下側レジスト層４の表面に、上側レ
ジスト層６を形成する。上側レジスト層６の厚みは、３
０〜５００ｎｍ程度であり、一般には、下側レジスト層
４よりも薄い。上側レジスト層６は、高解像度でパター
ンを形成するために、薄層化された高解像度のレジスト
材料などで構成されることが好ましい。

【００４１】上側レジスト層６と下側レジスト層４との
間には、単層または複層の中間層を形成しても良い。中
間レジスト層は、たとえばＳＯＧ（Spin On Glass）層
や窒化シリコン層などで構成され、下側レジスト層をエ
ッチングする際のマスクとして機能し、エッチング耐性
に優れたものが用いられる。なお、これらのレジスト層
は、スピンコート法などにより塗布形成される。

【００４２】次に、ＫｒＦまたはＡｒＦなどの光リソグ
ラフィ、ＥＢリソグラフィ、Ｘ線露光、ＥＵＶ露光など
の露光技術を用いて上側レジスト層６の表面を所定パタ
ーンに露光する。その後、上側レジスト層６の表面を現
像すれば、図１（Ｂ）に示すように、初期パターン６ａ
の上側レジスト層が得られる。

【００４３】本実施形態では、基板２における実パター
ン形成領域内、または、その外部領域に、ダミー初期パ
ターン６ｂを同時に形成する。ダミー初期パターン６ｂ
は、測定手段としての膜厚測定センサ８により膜厚を測
定するためのものであり、初期パターン６ａと同じ厚み
を有する。このダミー初期パターン６ｂは、初期パター
ン６ａの内のいずれかであっても良い。

【００４４】次に、図１（Ｃ）に示すように、初期パタ
ーン６ａの上側レジスト層に対して、Ｏ_２による等方性
アッシング処理などのトリミング処理（パターン縮小工
程）を行う。このトリミング処理により、初期パターン
６ａを等方的に細らせ、図１（Ｃ）に示すように、縮小
パターン６ａ１を得る。同時に、ダミー初期パターン６
ｂも同様に細らされ、縮小ダミーパターン６ｂ１を得
る。トリミング処理の条件は、初期パターン６ａに対す
る縮小パターン６ａ１の線幅片側縮小量ΔＬ１が、図２
に示す後工程における線幅片側太り量ΔＬ２と略等しく
なるように制御される。縮小量ΔＬ１は、トリミング処
理時間が長くなるほど大きくなる傾向にある。

【００４５】なお、線幅片側縮小量ΔＬ１は、トリミン
グ処理が等方性であるために、パターン６ａ１の膜厚縮
小量と一定の関係にあり、それは、ダミーパターン６ｂ
１の膜厚縮小量Δｔ１と同じである。したがって、膜厚
センサ８によりダミーパターン６ｂ１の膜厚変化をリア
ルタイムで測定することにより、膜厚縮小量Δｔ１を測
定することができ、その縮小量Δｔ１から線幅片側縮小
量ΔＬ１を算出することができる。すなわち、線幅片側
縮小量ΔＬ１が所定値に達した段階で、トリミング処理
を終了するように制御でき、縮小量ΔＬ１の高精度な制
御が可能になる。

【００４６】次に、図２に示すように、縮小パターン６
ａ１および縮小ダミーパターン６ｂ１のシリル化処理を
行う。シリル化処理に際しては、シリル化剤を、縮小パ
ターン６ａ１および縮小ダミーパターン６ｂ１の表面に
供給する。シリル化剤は、ガス状シリル化剤であること
が好ましく、５０〜３００°Ｃの温度に加熱してある。
なお、ウエハ２も、図２（Ａ）では省略してあるヒータ
などで、５０〜３００°Ｃの温度に加熱してある。シリ
ル化剤を供給する際のウエハ周囲の圧力は、たとえば３
〜１０ｋＰａ程度である。シリル化のための時間として
は、通常は、数秒〜数分程度である。なお、シリル化剤
は、液状であっても良く、スプレー塗布、あるいは浸漬
塗布されても良い。

【００４７】シリル化剤としては、特に限定されない
が、たとえば、ヘキサメチルジシラザン（HMDS:hexamet
hyldisilazane ）、テトラメチルジシラザン（TMDS:tet
ramethyldisilazane）、ジメチルシリルジメチルアミン
（DMSDMA:dimethylsilyldimethylamine ）、ジメチルシ
リルジエチルアミン（DMSDEA:dimethylsilyldiethylami
ne)、トリメチルシリルシ゛メチルアミン(TMSDMA:trime
thylsilyldimethylamine）もしくはトリメチルシリルジ
エチルアミン（TMSDEA:trimethylsilyldiethylamine ）
などが用いられる。

【００４８】シリル化により、縮小パターン６ａ１およ
び縮小ダミーパターン６ｂ１は、表面にシリル化層７が
形成され、線幅の太りが生じる。本実施形態では、シリ
ル化処理は、線幅片側太り量ΔＬ２が、縮小量ΔＬ１と
同じになるように制御される。具体的には、膜厚センサ
８によりリアルタイムで測定した膜厚太り量Δｔ２が、
膜厚縮小量Δｔ１と同じになるように、シリル化処理の
条件（特にシリル化処理時間）が制御される。シリル化
処理時間が長くなるほど、太り量ΔＬ２およびΔｔ２が
大きくなり、ΔＬ２とΔｔ２とは、一定の関係（略同
じ）にあるからである。

【００４９】膜厚センサ８を用いて、膜厚太り量Δｔ２
が、膜厚縮小量Δｔ１と同じになるように、トリミング
処理およびシリル化処理を行うことで、縮小量ΔＬ１と
太り量ΔＬ２とが等しくなり、最終的に得られる最終パ
ターン１０の線幅Ｌ２は、図１（Ｂ）に示す初期パター
ン６ａの線幅Ｌ０に等しくなる。

【００５０】その後、最終パターン１０の上側レジスト
層をマスクとして、下側レジスト層４を、たとえばＯ_２
ＲＩＥなどによりエッチング加工し、最終パターン１０
を持つ下側レジスト層４を得る。

【００５１】その後は、最終パターンのレジスト層をマ
スクとして、半導体装置の製造プロセスにおける定法に
従い、ウエハ２の表面、またはウエハ２の表面に形成し
てある下地層を、ＲＩＥなどの手段でエッチング加工す
る。

【００５２】この本実施形態に係る方法によれば、基本
的には、シリル化プロセスを採用していることから、シ
リル化プロセスの利点を生かすことができる。シリル化
プロセスの利点としては、次の利点がある。第１に、レ
ジスト膜が単層でも多層でも関係なく、いずれにも適用
が可能である。第２に、シリル化することにより、レジ
スト膜の表面が硬化し、エッチング耐性、特にドライエ
ッチング耐性が向上する。

【００５３】また、本実施形態の方法では、シリル化工
程におけるパターンの太り量ΔＬ２を、トリミング工程
におけるパターンの縮小量ΔＬ１に対して等しくなるよ
うに制御しながらシリル化処理工程を行う。このため、
従来のシリル化プロセスが有していた不都合を解消する
ことができる。すなわち、本実施形態の方法では、パタ
ーンの縮小と、その後の太りとを制御して行うことがで
きることから、パターンの粗密やサイズに関係なく、し
かも、下地層（ウエハ２の表面）に段差がある場合で
も、シリル化されるパターンを、最終パターン１０に高
精度に制御することができる。したがって、結果として
得られるレジスト最終パターン１０の線幅を高精度に制
御することができる。

【００５４】また、基板２の表面内で、均一にパターン
の線幅を制御することができることから、結果として得
られるパターンの線幅の面内均一性が向上する。本実施
形態の方法によれば、１５０ｎｍ以下の微細パターンを
パターン加工する際に好適に用いることができる。

【００５５】第２実施形態 本実施形態の方法では、図１および図２に示す膜厚セン
サ８と、この膜厚センサ８で測定されたパターンの線幅
変化情報に基づきパターンの縮小量ΔＬ１および太り量
ΔＬ２を制御する制御手段とを用いて、縮小量ΔＬ１に
対して太り量ΔＬ２が小さくなるように制御する。制御
手段は、トリミング処理装置およびシリル化処理装置の
処理条件（特に処理時間）を制御するためのものであ
る。

【００５６】本実施形成の方法では、パターンの太り量
ΔＬ２が、パターンの縮小量ΔＬ１に比べて小さくなる
ように、図２に示すシリル化工程を行う。この場合に
は、初期パターン６ａの線幅Ｌ０よりも細い線幅Ｌ２の
高精度レジストパターンを得ることができる。通常のシ
リル化プロセスを用いてレジストパターンの表面を硬化
させようとする場合には、初期パターンよりも線幅が太
いレジストパターンが得られ、高精度にパターンを制御
することができない。本実施形態の方法では、初期パタ
ーンよりも細いパターンで表面が硬い高精度のレジスト
最終パターン１０を得ることができる。このレジスト最
終パターン１０をマスクとして、下地層を加工すること
で、微細な残しパターンの作製が可能になる。

【００５７】本実施形態におけるその他の構成および作
用は、前記第１実施形態に記載したものと同様であるの
で、その説明は省略する。

【００５８】第３実施形態 本実施形態の方法では、図１および図２に示す膜厚セン
サ８と、この膜厚センサ８で測定されたパターンの線幅
変化情報に基づきパターンの縮小量ΔＬ１および太り量
ΔＬ２を制御する制御手段とを用いて、縮小量ΔＬ１に
対して太り量ΔＬ２が大きくなるように制御する。制御
手段は、トリミング処理装置およびシリル化処理装置の
処理条件（特に処理時間）を制御するためのものであ
る。

【００５９】本実施形成の方法では、パターンの太り量
ΔＬ２が、パターンの縮小量ΔＬ１に比べて大きくなる
ように、図２に示すシリル化工程を行う。この場合に
は、初期パターン６ａの線幅Ｌ０よりも太い線幅Ｌ２の
高精度レジストパターンを得ることができる。通常のト
リミングプロセスでは、初期パターンよりも線幅が太い
レジストパターンが得られ、しかも、その線幅の制御が
困難である。また、通常のシリル化プロセスを用いてレ
ジストパターンの表面を硬化させようとする場合には、
初期パターンよりも線幅が太いレジストパターンが得ら
れるが、その線幅を高精度に制御することができない。
本実施形態の方法では、初期パターンよりも太いパター
ンで表面が硬い高精度のレジスト最終パターン１０を得
ることができる。このレジスト最終パターン１０をマス
クとして、下地層を加工することで、微細な抜きパター
ンの作製が可能になる。

【００６０】本実施形態におけるその他の構成および作
用は、前記第１実施形態に記載したものと同様であるの
で、その説明は省略する。

【００６１】第４実施形態 図３に示すように、本実施形態に係るレジストパターン
の形成装置は、コータデベロッパ４０と、露光装置５０
とを有する。コータデベロッパ４０は、一般に、コータ
ー部４２と、現像部４４と、ホットプレート４６とを有
する。本実施形態では、トリミング処理装置２０とシリ
ル化処理装置３０とが、通常のコータデベロッパ４０に
対して一体化してある。

【００６２】コーター部４２では、図１（Ａ）に示すレ
ジスト層４および６の塗布を行う。現像部４４では、露
光装置５０で露光されたレジスト層の現像処理を行う。

【００６３】トリミング処理装置２０は、トリミング処
理すべき基板２が載置される基板ステージ２２と、基板
２に対して電圧を印加する下部電極２４と、基板２に対
して所定距離離れてチャンバ内に配置される上部電極２
６とを有する。チャンバ内には、Ｏ_２が導入され、電極
２４および２６間に発生するプラズマにより、基板２の
表面に形成してある初期パターン６ａをトリミング処理
するようになっている。このトリミング処理の条件（特
に処理時間）は、図１（Ｃ）に示す縮小量ΔＬ１が所定
値となるように、コータデベロッパ４０に内蔵してある
制御装置（制御手段）により制御される。

【００６４】シリル化処理装置３０は、シリル化処理す
べき基板２が載置される基板ステージ３２と、基板２に
対して所定距離離れてチャンバ内に配置されるヒータ３
４とを有する。シリル化処理装置３０のチャンバ内に
は、ガス状または液状のシリル化剤が供給され、基板２
の表面に形成してある縮小パターン６ａ１を、図２に示
すようにシリル化するようになっている。このシリル化
処理の条件（特に処理時間）は、図２に示す太り量ΔＬ
２が所定値となるように、コータデベロッパ４０に内蔵
してある制御装置（制御手段）により制御される。な
お、図１および図２に示す膜厚測定センサ８は、トリミ
ング処理装置２０およびシリル化処理装置３０の内部に
装着してある。

【００６５】本実施形態に係るレジストパターンの形成
装置によれば、前記第１〜第３実施形態の方法を容易に
実施することができる。また、本実施形態の装置は、現
状のコータデベロッパに一体化することができるため
に、製造プロセスのスループットが向上する。また、一
つの装置で、トリミング工程と、シリル化工程とが行え
るために、これらの制御が容易である。

【００６６】本実施形態におけるその他の構成および作
用は、前記第１実施形態に記載したものと同様であるの
で、その説明は省略する。なお、本実施形態では、トリ
ミング処理装置２０とシリル化処理装置３０とが、別々
のチャンバに形成してあるが、これらの装置２０および
３０は、同一チャンバ内に装着することも可能であり、
一体化されてコータデベロッパ４０に組み込まれても良
い。

【００６７】第５実施形態 上述した実施形態では、膜厚測定センサ８を用いて、縮
小量ΔＬ１と太り量ΔＬ２とを制御してるが、本実施形
態では、この膜厚測定センサ８を用いることなく、トリ
ミング処理およびシリル化処理の条件、特に処理時間
を、図４に示す相関図に基づき制御する。図４に示す相
関図は、縮小量ΔＬ１と太り量ΔＬ２とが同一になるよ
うにするためのトリミング処理時間とシリル化処理時間
との関係の一例を示す。この相関図は、たとえば実験に
より求められ、トリミング処理およびシリル化処理の処
理時間を制御するための制御装置のメモリに記憶させて
おけばよい。制御装置では、この相関図に基づき、シリ
ル化処理時間とトリミング処理時間を制御することで、
縮小量ΔＬ１と太り量ΔＬ２とを略同一にすることがで
きる。なお、同様にして、縮小量ΔＬ１より太り量ΔＬ
２を所定量だけ小さくするための相関図や、縮小量ΔＬ
１より太り量ΔＬ２を所定量だけ大きくするための相関
図を作成し、その相関図に基づき、シリル化処理時間と
トリミング処理時間を制御してもよい。本実施形態にお
けるその他の構成および作用は、前記第１実施形態に記
載したものと同様であるので、その説明は省略する。

【００６８】なお、本発明は、上述した実施形態に限定
されるものではなく、本発明の範囲内で種々に改変する
ことができる。

【００６９】たとえば、本発明の方法は、光リソグラフ
ィのみならず、全てのリソグラフィ技術（たとえばＥＢ
露光、Ｘ線露光、ＥＵＶ露光など）に対して適用するこ
とができる。しかも、本発明の方法は、半導体装置の製
造方法以外に、微細パターンを形成する方法の全てに適
用することができる。

【００７０】

【発明の効果】以上説明してきたように、本発明によれ
ば、パターンの粗密やサイズに関係なく、高精度且つ面
内均一に線幅制御が可能でありながら、シリル化プロセ
スの利点を生かすことができるレジストパターンの形成
方法、半導体装置の製造方法およびレジストパターンの
形成装置を提供することができる。

【図面の簡単な説明】

【図１】 図１（Ａ）〜図１（Ｃ）は本発明の一実施形
態に係るレジストパターンの製造過程を示す要部断面図
である。

【図２】 図２は図１（Ｃ）に示す工程の続きの工程を
示す要部断面図である。

【図３】 図３は本発明の一実施形態に係るレジストパ
ターンの形成装置の概略図である。

【図４】 図４はシリル化量とトリミング量とを略同じ
にするための関係の一例を示すグラフである。

【符号の説明】

２… 半導体基板（被加工基板） ４… 下側レジスト層 ６… 上側レジスト層 ６ａ… 初期パターン ６ａ１… 縮小パターン ７… シリル化層 ８… 膜厚測定センサ（測定手段） １０… 最終パターン ２０… トリミング処理装置（パターン縮小手段） ３０… シリル化処理装置（硬化手段） ４０… コータデベロッパ（制御手段） ４２… コーター部（成膜手段） ４４… 現像部（初期パターン形成手段） ５０… 露光装置（初期パターン形成手段）

Claims (18)

【特許請求の範囲】
1. 【請求項１】 パターン加工すべき被加工基板の表面に
   レジスト膜を成膜する成膜工程と、 前記レジスト膜を初期パターンに加工する初期パターン
   工程と、 前記初期パターンに加工されたレジスト膜を縮小パター
   ンに細らせるパターン縮小工程と、 前記縮小パターンに細らせられたレジスト膜を、最終パ
   ターンとなるように太らせて、少なくとも表面の硬さを
   高める硬化工程とを有するレジストパターンの形成方
   法。
2. 【請求項２】 前記硬化工程におけるパターンの太り量
   が、前記パターン縮小工程におけるパターンの縮小量と
   同程度になるように、前記硬化工程を行うことを特徴と
   する請求項１に記載のレジストパターンの形成方法。
3. 【請求項３】 前記硬化工程におけるパターンの太り量
   が、前記パターン縮小工程におけるパターンの縮小量に
   比べて小さくなるように、前記硬化工程を行うことを特
   徴とする請求項１に記載のレジストパターンの形成方
   法。
4. 【請求項４】 前記硬化工程におけるパターンの太り量
   が、前記パターン縮小工程におけるパターンの縮小量に
   比べて大きくなるように、前記硬化工程を行うことを特
   徴とする請求項１に記載のレジストパターンの形成方
   法。
5. 【請求項５】 前記レジスト膜を初期パターンに加工す
   る際に、ダミー初期パターンも同時に形成し、 前記ダミー初期パターンの線幅変化を測定し、 前記パターンの縮小量および太り量を制御することを特
   徴とする請求項２〜４のいずれかに記載のレジストパタ
   ーンの形成方法。
6. 【請求項６】 前記ダミー初期パターンの膜厚変化をリ
   アルタイムで測定することにより、前記パターンの線幅
   変化を類推し、 その膜厚変化量に基づき、前記パターンの縮小量および
   太り量を制御する請求項５に記載のレジストパターンの
   形成方法。
7. 【請求項７】 前記ダミー初期パターンが前記初期パタ
   ーンの内の一部である請求項５または６に記載のレジス
   トパターンの形成方法。
8. 【請求項８】 前記レジスト膜が少なくとも二層以上の
   多層膜であり、前記多層膜のうちの最上層膜に対して、
   前記初期パターン工程とパターン縮小工程と硬化工程と
   を行い、 その後、最終パターンに硬化された前記最上層膜をエッ
   チングマスクとして、前記最上層膜の下層に位置するレ
   ジスト膜をエッチングすることを特徴とする請求項１〜
   ７のいずれかに記載のレジストパターンの形成方法。
9. 【請求項９】 前記レジスト膜を縮小パターンに細らせ
   る工程が、トリミング工程、スリミング工程、レジスト
   アッシング工程の内のいずれか１つ以上を含むことを特
   徴とする請求項１〜８のいずれかに記載のレジストパタ
   ーンの形成方法。
10. 【請求項１０】 前記レジスト膜を最終パターンに太ら
    せて硬化させる工程が、シリル化工程を含むことを特徴
    とする請求項１〜９のいずれかに記載のレジストパター
    ンの形成方法。
11. 【請求項１１】 前記請求項１〜１０のいずれかに記載
    のレジストパターン形成方法によりレジストパターンを
    形成した後、前記レジストパターンをマスクとして、前
    記被加工基板の表面をエッチング処理、イオン注入処
    理、析出処理、または成膜処理することを特徴とする半
    導体装置の製造方法。
12. 【請求項１２】 パターン加工すべき被加工基板の表面
    にレジスト膜を成膜する成膜手段と、 前記レジスト膜を初期パターンに加工する初期パターン
    形成手段と、 前記初期パターンに加工されたレジスト膜を縮小パター
    ンに細らせるパターン縮小手段と、 前記縮小パターンに細らせられたレジスト膜を、最終パ
    ターンとなるように太らせて、少なくとも表面の硬さを
    高める硬化手段とを有するレジストパターンの形成装
    置。
13. 【請求項１３】 前記パターン縮小手段がトリミング処
    理装置である請求項１２に記載のレジストパターンの形
    成装置。
14. 【請求項１４】 前記硬化手段が、シリル化処理装置で
    ある請求項１２または１３に記載のレジストパターンの
    形成装置。
15. 【請求項１５】 前記トリミング処理装置および／また
    はシリル化処理装置が、コータデベロッパに装着してあ
    る請求項１４に記載のレジストパターンの形成装置。
16. 【請求項１６】 前記トリミング処理装置およびシリル
    化処理装置が、コータデベロッパの一つのチャンバー内
    に一体的に組み込まれている請求項１５に記載のレジス
    トパターンの形成装置。
17. 【請求項１７】 前記初期パターンから縮小パターンを
    経て最終パターンに至るパターンの線幅変化を測定する
    測定手段と、 前記測定手段で測定されたパターンの線幅変化に基づ
    き、前記パターンの縮小量および太り量を制御する制御
    手段とをさらに有する請求項１２〜１６のいずれかに記
    載のレジストパターンの形成装置。
18. 【請求項１８】 前記測定手段が、前記ダミー初期パタ
    ーンの膜厚変化をリアルタイムで測定する膜厚測定手段
    であり、前記膜厚の変化から前記パターンの線幅変化を
    類推することを特徴とする請求項１７に記載のレジスト
    パターンの形成装置。