KR20030055791A - 리플레쉬 특성을 향상시키기 위한 반도체 소자의 제조방법 - Google Patents

리플레쉬 특성을 향상시키기 위한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 리플레쉬 특성을 향상시키기 위해 스토리지 노드 접합부를 마스킹한 상태로 비트라인 접합부에만 보론 할로 이온주입(Boron Halo Implant)을 수행하는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 반도체 기판 내에 문턱전압(Vt)을 조절하기 위한 제1이온주입을 수행하는 단계; 상기 제1이온주입이 수행된 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로하여 소정 각도로 틸트시켜 문턱전압을 조절하기 위한 제2이온주입을 수행하는 단계; 및 상기 게이트 전극 양측의 기판 영역에 LDD 영역을 형성하기 위한 제3이온주입을 수행하는 단계를 포함하며, 여기서, 상기 제1이온주입은 문턱전압 조절에 필요한 전체 도핑 농도의 0∼90% 범위로 수행하고, 상기 제2이온주입은 0∼30°의 각도로 수행하면서 게이트 전극에 수직한 양방향 또는 4방향에서 각각 수행한다.

Description

리플레쉬 특성을 향상시키기 위한 반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE TO IMPROVE REFRESH PROPERTY}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 디자인 룰(designrule)의 감소 따른 리플레쉬(refresh) 특성 저하를 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(Dynamic Random Access Memory) 소자는 데이터를 저장해 두고 필요할 때 꺼내어 읽어 볼 수 있는 메모리 소자의 일종으로서, 스위칭 역할을 하는 모스 트랜지스터와 전하(Charge), 즉, 데이터를 저장하는 캐패시터로 구성된 디램 셀들의 집합으로 이루어진다.
이러한 디램 소자에 있어서, 데이터의 저장은 캐패시터에 전하가 축적되어 있다는 것을 의미하며, 이상적으로 캐패시터에 축적된 전하는 소멸되지 않는다. 그러나, 캐패시터에 저장된 초기의 전하량은 모스 트랜지스터의 pn 접합 등에서 발생되는 누설 전류에 의해 소멸될 수 있으며, 결국, 데이터의 자연 소실이 발생될 수 있다.
따라서, 디램 소자는 각 디램 셀에 저장된 데이터들이 완전히 소실되기 전에, 저장된 데이터를 읽어서 그 읽어낸 정보에 맞추어 재차 초기의 전하량으로 재충전 해주어야 하는 과정이 필요하다. 이러한 저장된 셀 전하의 재충전 과정을 리플레쉬(refresh) 동작이라 부르며, 이 리플레쉬 동작을 주기적으로 반복해야만 각 디램 셀에서의 데이터 저장이 유지될 수 있다.
여기서, 상기 리플레쉬 동작의 주기는 캐패시터 형성 공정과 밀접한 관련이 있으며, 통상의 디램 제조 공정에서는 스토리지 노드 콘택(storage node contact)의 형성 후, 이온주입을 통해 상기 리플레쉬 동작의 주기를 조절하고 있다. 다시말해, 종래의 디램 소자는 리플레쉬 특성을 향상시키기 위해, 즉, 접합 영역에서의전계를 완화시킬 목적으로, 노출된 소오스/드레인 영역에 불순물을 이온주입하고 있다.
그러나, 디자인 룰의 감소에 따라 서브 0.15㎛ 셀 트랜지스터의 문턱전압을 조절하기 위해서는 대략 ∼2.0E13/㎠ 정도의 고 채널 도핑이 필요한데, 이 경우, LDD(Lightly Doped Drain) 영역의 농도 증가가 수반되어, 접합 영역의 전계가 급격하게 증가되는 현상이 초래되고, 그래서, 트랩 어시스티드 터널링(trap assisted tunneling)에 의한 비정상적 접합 누설(abnomal junction leakage)의 증가로 리플레쉬 시간이 뚜렷하게 감소되는 현상이 발생된다.
한편, 상기한 리플레쉬 시간의 감소를 개선하기 위해, 종래에는 채널 이온주입시에 스토리지 노드부, 즉, 캐패시터와 콘택될 접합 부분을 마스킹(masking)하여 채널 문턱전압조절용 이온주입(channel Vt implant)를 추가하기도 하는데, 이 경우에는 문턱전압 이온주입(Vt implant)시나 게이트 형성시의 오정렬(misalign) 등에 따라, 리플레쉬 시간 및 문턱전압의 변동이 심한 특성을 보인다.
결국, 디자인 룰의 감소 추세에서, 종래의 디램 제조 공정으로는 접합 영역에서의 전계 완화를 달성하는데 한계가 있으며, 그래서, 리플레쉬 특성을 확보하는데, 어려움이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 리플레쉬 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에, 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2 및 도 3은 종래 및 본 발명에 따라 제조된 반도체 소자의 접합 영역에서의 전계 및 채널 보론 농도를 설명하기 위한 시뮬레이션 결과 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 셀 문턱전압조절용 제1이온주입영역
4 : 게이트 산화막 5 : 게이트 전극
6 : 버퍼용 질화막 7 : 감광막 패턴
8 : 셀 문턱전압조절용 제2이온주입영역
9 : LDD 영역
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 내에 문턱전압(Vt)을 조절하기 위한 제1이온주입을 수행하는 단계; 상기 제1이온주입이 수행된 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로하여 소정 각도로 틸트시켜 문턱전압을 조절하기 위한 제2이온주입을 수행하는 단계; 및 상기 게이트 전극 양측의 기판 영역에 LDD 영역을 형성하기 위한 제3이온주입을 수행하는 단계를 포함한다.
여기서, 상기 제1이온주입은 문턱전압 조절에 필요한 전체 도핑 농도의 0∼90% 범위로 수행하며, 상기 제2이온주입은 0∼30°의 각도로 수행하면서 게이트 전극에 수직한 양방향 또는 4방향에서 각각 수행한다.
본 발명에 따르면, 비트라인 콘택부에 대해서만 보론 할로 이온주입을 수행하기 때문에 스토리지 노드 콘택부에서의 채널 보론 농도를 낮추어 전계를 완화시킬 수 있으며, 따라서, 디램 소자에서의 리플레쉬 특성을 개선시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 반도체 기판(1)의 적소에 그의 액티브 영역을 한정하는 트렌치형의 소자분리막(2)을 형성한다. 그런다음, 상기 반도체 기판(1)의 액티브 영역 내에 셀 트랜지스터의 문턱전압(Vt)을 조절하기 위해 소정 불순물, 예컨데, 보론을 이온주입한다. 이때, 상기 문턱전압 조절을 위한 이온주입(Vt implant)은, 바람직하게, 문턱전압 조절에 필요한 전체 도핑 농도의 0∼90% 범위로 행한다. 도면부호 3은 셀 문턱전압조절용 제1이온주입영역을 나타낸다.
도 1b를 참조하면, 상기 반도체 기판(1) 상에 산화막, 도전막 및 질화막을 차례로 증착한 상태에서, 공지의 리소그라피 공정에 따라 상기 적층막을 패터닝하여 하부에 게이트 산화막(4)을, 그리고, 상부에 버퍼용 질화막(6)을 갖는 게이트 전극(5)을 형성한다.
도 1c를 참조하면, 상기 결과물 상에 스토리지 노드부, 즉, 캐패시터의 스토리지 노드와 콘택될 기판 부분을 마스킹(masking)하는 감광막 패턴(7)을 형성한다. 그런다음, 0∼30°의 틸트(tilt)를 적용하여 상기 감광막 패턴(7)에 의해 가려지지 않은 기판 부분, 보다 정확하게는 후속에서 비트라인과 콘택될 접합 예정 영역에 대해 문턱전압조절용 이온주입(Vt implant)을 행한다. 도면부호 8은 셀 문턱전압조절용 제2이온주입영역을 나타낸다.
여기서, 상기 틸트 이온주입은 앞서와 마찬가지로 불순물로서 보론(B)을 사용하며, 게이트 전극(5)에 수직한 양방향 또는 4방향에서 각각 수행하고, 특히, 셀 문턱전압조절용 이온주입영역의 전체 도핑 농도가 1E12∼1E14/㎠ 정도가 되도록 수행한다.
도 1d를 참조하면, 감광막 패턴을 제거한 상태에서, LDD 이온주입을 수행한다. 이때, 상기 LDD 이온주입은 스토리지 노드 및 비트라인과 콘택될 기판 부분 모두에 이루어질 수 있도록 블랭킷(blanket)으로 수행한다. 도면부호 9는 LDD 영역을 나타낸다.
이후, 불순물의 고농도 이온주입을 통한 접합 영역의 형성, 비트라인 및 캐패시터 형성 등의 일련의 후속 공정을 순차적으로 수행하여 본 발명의 반도체 소자를 완성한다.
상기와 같은 공정을 통해 제조되는 본 발명의 반도체 소자는 틸트 이온주입을 통해 비트라인과 접합될 기판 영역에만 보론 할로 이온주입(Boron Halo Implant)을 수행하기 때문에 상대적으로 스토리지 노드와 콘택되는 접합영역에서의 채널 보론 농도를 감소시킬 수 있으며, 이에 따라, 상기 스토리지 노드 접합부에서의 전계를 낮출 수 있어서 트랩 어시스티드 터널링에 의한 비정상적 접합 누설을 감소시킬 수 있으며, 결국, 리플레쉬 시간의 증가, 즉, 리플레쉬 특성을 개선시킬 수 있다.
자세하게, 도 2 및 도 3은 종래 및 본 발명에 따라 제조된 반도체 소자의 스토리지 노드 접합 영역에서의 전계 및 채널 보론 농도를 설명하기 위한 시뮬레이션 결과 도면이다.
먼저, 접합 영역에서의 전계를 살펴보면, 종래 기술에 따라 제조된 소자의 경우, 도 2에 도시된 바와 같이 예상 문턱전압(Vt)은 ∼0.985V, 최대 전계(E-Field(max))는 ∼0.48㎹/㎝, 그리고, 예상 리플레쉬 시간(tREF)은 ∼236㎳ 정도이다. 반면, 본 발명에 따라 제조된 소자의 경우, 도 3에 도시된 바와 같이, 예상 문턱전압(Vt)은 ∼0.868V, 최대 전계(E-Field(max))는 ∼0.42㎹/㎝, 그리고, 예상 리플레쉬 시간(tREF)은 ∼236㎳ 정도이다.
그 다음, 채널 보론 농도를 살펴보면, 본 발명에 따른 소자의 스토리지 노드 접합 영역에서의 채널 보론 농도는 종래의 그것 보다 상대적으로 낮은 도핑 농도를 갖는다.
따라서, 본 발명의 반도체 소자는 종래의 그것 보다 접합 영역에서 낮은 전계를 갖는 것으로 인해, 누설 전류가 감소되어 향상된 리플레쉬 특성을 갖게 된다.
또한, 본 발명은 게이트 형성후에 비트라인 접합부에만 문턱전압조절용 이온주입을 행하기 때문에 종래 기술에서의 문턱전압조절용 이온주입시, 또는, 게이트 형성시의 오정렬에 의한 리플레쉬 특성 저하 유발을 방지할 수 있다.
게다가, 본 발명은 비트라인 접합부의 깊이를 최대한 얕게 유지하여 비대칭의 접합(Asymmertric junction)을 형성함으로써, 도 2 및 도 3에서 볼 수 있는 바와 같이, 벌크 펀치스루 마진(Bulk Punch-through Margin)을 개선시킬 수 있다.
부가해서, 본 발명은 비트라인 접합부에서의 고 채널 농도에 따른 에너지 베리어 증가로 인해 채널 오프 전류를 감소시킬 수 있기 때문에 종래 보다 문턱전압의 조절이 용이하다.
한편, 전술한 본 발명의 실시예에서는 비트라인 콘택부에 대한 이온주입을 수행한 후에 LDD 이온주입을 수행하였지만, 상기 LDD 이온주입을 먼저 수행하는 것도 가능하다.
또한, 비트라인 콘택부에 대한 이온주입을 수행함에 있어서는 틸트 이온주입이 아닌, 90°로 수직하게 단일 이온주입을 수행하는 것도 가능하다.
게다가, 전술하지는 않았지만, 비트라인 콘택부에 대한 이온주입을 수행한 후에는 추가로 인(Phosphorous)의 이온주입을 수행하여 비트라인의 저항(Rc)이 감소되도록 할 수 있다.
이상에서와 같이, 본 발명은 스토리지 노드 콘택부를 마스킹한 상태로, 비트라인 콘택부에 대해서만 보론 할로 이온주입을 수행하여 문턱전압을 조절함으로써, 상기 스토리지 노드 콘택부의 채널 보론 농도를 낮추어 전계를 완화시킬 수 있으며, 이에 따라, 디램 소자에서의 리플레쉬 특성을 개선시킬 수 있고, 나아가, 디램 소자의 특성을 향상시킬 수 있다.
또한, 본 발명은 비트라인 접합이 얕은 비대칭 접합이 되도록 함으로써, 벌크 펀치스루 마진을 개선할 수 있으며, 그래서, 소자 특성을 더욱 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 반도체 기판 내에 문턱전압(Vt)을 조절하기 위한 제1이온주입을 수행하는 단계;
    상기 제1이온주입이 수행된 반도체 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로하여 소정 각도로 틸트시켜 문턱전압을 조절하기 위한 제2이온주입을 수행하는 단계; 및
    상기 게이트 전극 양측의 기판 영역에 LDD 영역을 형성하기 위한 제3이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제1이온주입은 문턱전압 조절에 필요한 전체 도핑 농도의 0∼90% 범위로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제2이온주입은 0∼30°의 각도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 제2이온주입은 게이트 전극에 수직한 양방향 또는 4방향에서 각각 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제2이온주입 단계 후, 상기 제3이온주입을 수행하는 단계 전, 인(Phosphorous)을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531413B2 (en) 2004-06-17 2009-05-12 Samsung Electronics Co., Ltd. Method of forming transistor having channel region at sidewall of channel portion hole

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579751B2 (en) * 1999-09-01 2003-06-17 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry
KR100729923B1 (ko) * 2005-03-31 2007-06-18 주식회사 하이닉스반도체 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법
US7705387B2 (en) * 2006-09-28 2010-04-27 Sandisk Corporation Non-volatile memory with local boosting control implant
US7977186B2 (en) * 2006-09-28 2011-07-12 Sandisk Corporation Providing local boosting control implant for non-volatile memory
KR20180063947A (ko) * 2016-12-02 2018-06-14 삼성전자주식회사 반도체 메모리 소자
CN111384144B (zh) * 2018-12-27 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432107A (en) * 1992-11-04 1995-07-11 Matsushita Electric Industrial Co., Ltd. Semiconductor fabricating method forming channel stopper with diagonally implanted ions
US5376566A (en) * 1993-11-12 1994-12-27 Micron Semiconductor, Inc. N-channel field effect transistor having an oblique arsenic implant for lowered series resistance
US5439835A (en) * 1993-11-12 1995-08-08 Micron Semiconductor, Inc. Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough
US5409848A (en) * 1994-03-31 1995-04-25 Vlsi Technology, Inc. Angled lateral pocket implants on p-type semiconductor devices
US5593907A (en) 1995-03-08 1997-01-14 Advanced Micro Devices Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices
JP2787908B2 (ja) * 1995-12-25 1998-08-20 日本電気株式会社 半導体装置の製造方法
US5811338A (en) * 1996-08-09 1998-09-22 Micron Technology, Inc. Method of making an asymmetric transistor
US5773862A (en) * 1996-08-27 1998-06-30 Zycad Corporation Floating gate FGPA cell with separated select device
US5874329A (en) * 1996-12-05 1999-02-23 Lsi Logic Corporation Method for artificially-inducing reverse short-channel effects in deep sub-micron CMOS devices
US6025224A (en) * 1997-03-31 2000-02-15 Siemens Aktiengesellschaft Device with asymmetrical channel dopant profile
US6297111B1 (en) * 1997-08-20 2001-10-02 Advanced Micro Devices Self-aligned channel transistor and method for making same
JPH11146467A (ja) * 1997-11-12 1999-05-28 Sony Corp リモートコントローラ、リモートコントローラの制御方法、受信装置、受信方法、制御装置、制御方法、リモートコントロールシステム、リモートコントロールシステムの制御方法、および、伝送媒体
JP3070732B2 (ja) * 1997-11-13 2000-07-31 日本電気株式会社 Ｍｏｓ半導体装置の製造方法
US6083795A (en) * 1998-02-09 2000-07-04 Taiwan Semiconductor Manufacturing Company Large angle channel threshold implant for improving reverse narrow width effect
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
KR100532978B1 (ko) * 1999-01-13 2005-12-01 주식회사 하이닉스반도체 반도체소자의 제조방법
US6080630A (en) * 1999-02-03 2000-06-27 Advanced Micro Devices, Inc. Method for forming a MOS device with self-compensating VT -implants
US6346442B1 (en) * 1999-02-04 2002-02-12 Tower Semiconductor Ltd. Methods for fabricating a semiconductor chip having CMOS devices and a fieldless array
JP2001119001A (ja) 1999-10-18 2001-04-27 Hitachi Ltd 半導体集積回路装置の製造方法
KR20010068316A (ko) * 2000-01-04 2001-07-23 윤종용 모스 트랜지스터의 제조방법
US6512273B1 (en) * 2000-01-28 2003-01-28 Advanced Micro Devices, Inc. Method and structure for improving hot carrier immunity for devices with very shallow junctions
US6337262B1 (en) * 2000-03-06 2002-01-08 Chartered Semiconductor Manufacturing Ltd. Self aligned T-top gate process integration
US6545904B2 (en) * 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531413B2 (en) 2004-06-17 2009-05-12 Samsung Electronics Co., Ltd. Method of forming transistor having channel region at sidewall of channel portion hole
US7767531B2 (en) 2004-06-17 2010-08-03 Samsung Electronics Co., Ltd. Method of forming transistor having channel region at sidewall of channel portion hole

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