KR20030018644A - 디램 셀 제조방법 - Google Patents

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정혁채
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주식회사 하이닉스반도체
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Abstract

본 발명은 디램 셀의 데이터 유지(date retention) 특성을 개선하는 방법을 개시하며, 개시된 본 발명의 방법은, 소자분리막이 구비된 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 스토리지 노드 콘택 예정부 및 비트라인 콘택 예정부 중에서, 상기 스토리지 노드 콘택 예정부에만 선택적으로 상기 게이트 전극을 향하여 큰 틸트각으로 1차 소오스/드레인 이온주입을 수행하는 단계와, 상기 게이트 전극 양측의 기판 영역들 모두에 수직으로 2차 소오스/드레인 이온주입을 수행하고, 열처리를 행하여 소오스/드레인 영역을 형성하는 단계와, 상기 드레인 영역과 콘택되게 비트라인을 형성하고, 상기 소오스 영역과 콘택되게 캐패시터를 형성하는 단계를 포함한다.

Description

디램 셀 제조방법{METHOD OF MANUFACTURING DRAM CELL}
본 발명은 디램 셀 제조방법에 관한 것으로, 보다 상세하게는, 디램 셀의 데이터 유지(date retention) 특성을 개선시킬 수 있는 디램 셀 제조방법에 관한 것이다.
주지된 바와 같이, 디램(Dynamic Random Access Memory)은 데이터를 저장해 두고 필요할 때 꺼내어 읽어 볼 수 있는 메모리 소자의 일종으로서, 스위칭 역할을 하는 1개의 모스 트랜지스터(MOS teansistor)와 전하(Charge), 즉, 데이터를 저장하는 1개의 캐패시터(Capacitor)로 구성된 디램 셀들의 집합으로 이루어진다.
도 1은 종래 기술에 따라 제조된 디램 셀을 개략적으로 도시한 도면으로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 소자분리막(2)이 구비된 반도체 기판(1) 상에 게이트 산화막(3)을 갖는 게이트 전극들(4)이 형성되어 있고, 상기 게이트 전극(4) 양측의 기판(1) 내에는 소오스/드레인 이온주입을 통해 소오스/드레인 영역(5, 6)이 형성되어 있다. 또한, 비트라인 콘택부, 즉, 드레인 영역(6)과 콘택되게 비트라인(7)이 형성되어 있고, 그리고, 스토리지 노드 콘택부, 즉, 소오스 영역(5)과 콘택되게 캐패시터(8)가 형성되어 있다. 여기서, 도시되지는 않았으나, 게이트 전극(4)과 비트라인(7), 그리고, 비트라인(7)과 캐패시터(8)는 층간절연막으로 절연되어 있다.
이와 같은 구조의 디램에 있어서, 데이터의 저장은 캐패시터에 전하가 축적되어 있다는 것을 의미하는데, 캐패시터에 축적된 전하는 소멸되지 않음이 이상적이지만, 모스 트랜지스터의 pn 접합 등에서 발생되는 누설 전류에 의해 소멸될 수 있다.
따라서, 통상의 디램은 각 디램 셀에 저장된 데이터들이 소멸되지 않도록 하기 위해, 즉, 각 디램 셀에 저장된 데이터의 유지(retention)를 위해, 저장된 데이터를 읽어서 그 읽어낸 정보에 맞추어 재차 초기의 전하량으로 재충전 해주는 리플레쉬(refresh) 동작을 주기적으로 반복하고 있다.
그러나, 도 1에 도시된 디램 셀에 있어서, 게이트 전극(3)과 인접한 소오스 영역(5)의 가장자리 영역은 통상 최대 전계가 인가되는 영역인데, 이 영역은 게이트 형성 공정에서 식각 데미지(Etch damage)에 의한 딥 레벨 트랩(deep level trap)이 많이 발생되는 영역에 해당하므로, 결국, 종래 기술에 따라 제조된 디램 셀의 경우, 상기한 두 영역이 일치함에 따라 데이터 유지(data retention) 특성이 안정적이지 못한 문제점이 있다.
도 1에서, 도면부호 A는 데이터 유지 특성 열화 지점을, B는 전계 최대 인가 지점을, 그리고, C는 딥 레벨 트랩 발생 지점을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 데이터 유지 특성을 개선시킬 수 있는 디램 셀 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 디램 셀을 개략적으로 도시한 도면.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 디램 셀 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 게이트 산화막 4 : 게이트 전극
5 : 소오스 영역 6 : 드레인 영역
7 : 비트라인 8 : 캐패시터
10 : 이온주입 마스크 A : 데이터 유지 특성 열화 지점
B : 전계 최대 인가 지점 C : 딥 레벨 트랩 발생 지점
상기와 같은 목적을 달성하기 위한 본 발명의 디램 셀 제조방법은, 소자분리막이 구비된 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 스토리지 노드 콘택 예정부 및 비트라인 콘택 예정부 중에서, 상기 스토리지 노드 콘택 예정부에만 선택적으로 상기 게이트 전극을 향하여 큰 틸트각으로 1차 소오스/드레인 이온주입을 수행하는 단계; 상기 게이트 전극 양측의 기판 영역들 모두에 수직으로 2차 소오스/드레인 이온주입을 수행하고, 열처리를 행하여소오스/드레인 영역을 형성하는 단계; 및 상기 드레인 영역과 콘택되게 비트라인을 형성하고, 상기 소오스 영역과 콘택되게 캐패시터를 형성하는 단계를 포함한다.
본 발명에 따르면, 최대 전계가 걸리는 스토리지 노드 콘택의 가장자리를 게이트 전극의 가장자리로부터 멀리 배치되도록 함으로써, 디램 셀의 데이터 유지 특성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 디램 셀 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1과 동일한 부분은 동일한 도면부호 나타낸다.
도 2a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정을 통해서 반도체 기판(1)의 적소에 트렌치형의 소자분리막들(2)을 형성한다. 그런다음, 상기 소자분리막(2)을 포함한 반도체 기판(1)의 전면 상에 게이트 산화막(3), 게이트용 도전막 및 하드마스크막(도시안됨)을 차례로 형성하고, 이어서, 공지의 포토리소그라피(photolithography) 공정으로 상기 막들을 패터닝하여 게이트 전극(4)을 형성한다.
도 2b를 참조하면, 감광막 패턴과 같은 이온주입 마스크(10)를 이용해서, 게이트 전극(4) 양측의 비트라인 콘택 예정부 및 스토리지 노드 콘택 예정부 중에서 상기 스토리지 노드 콘택 예정부에만 선택적으로 1차 소오스/드레인 이온주입을 수행한다. 이때, 상기 1차 소오스/드레인 이온주입은 게이트 전극(4)을 향하여 큰 틸트각(tilt angle), 예컨데, 30∼50°의 각으로 행하며, 아울러, 소정 도전형의 불순물, 예컨데, n형의 불순물을 20∼50KeW의 에너지 및 1×1013∼3×1013이온/㎠의 도우즈로 행한다.
도 2c를 참조하면, 선택적으로 1차 소오스/드레인 이온주입이 수행된 상기 결과물에 대해, 비트라인 콘택 예정부 및 스토리지 노드 콘택 예정부 모두에 수직한 방향으로 2차 소오스/드레인 이온주입을 행한다. 그런다음, 열처리를 행하여 게이트 전극(4) 양측의 기판 영역 내에 상기 게이트 전극(4)의 내측 깊은 곳까지 오버랩되는 소오스/드레인 영역(5, 6)을 형성한다.
도 2d를 참조하면, 공지의 반도체 제조 공정에 따라, 제1층간절연막(도시안됨)을 개재해서 비트라인 콘택부, 즉, 드레인 영역(6)과 콘택되게 비트라인(7)을 형성하고, 이어, 제2층간절연막(도시안됨)을 개재해서 스토리지 노드 콘택, 즉, 소오스 영역(5)과 콘택되게 캐패시터(8)를 형성함으로써, 본 발명의 디램 셀을 구성한다.
전술한 바와 같은 본 발명의 디램 셀 제조방법에 있어서, 통상의 소오스/드레인 이온주입, 즉, 2차 소오스/드레인 이온주입을 행하기 전에 큰 틸트각으로 1차 이온주입을 행하기 때문에, 도 2d에 도시된 바와 같이, 스토리지 노드 콘택부인 소오스 영역(5)은 게이트 전극의 내측 깊은 곳까지 형성된다.
이에 따라, 상기 소오스 영역(5)의 가장자리 영역인 전계 최대 인가 지점(B)과 게이트 형성 공정에서의 식각 데미지로 인한 딥 레벨 트랩 발생 지점(C)은 서로 다르게 되며, 그래서, 데이터 유지 특성 열화는 종래의 그것 보다 개선된다.
이상에서와 같이, 본 발명은 큰 틸트각의 소오스/드레인 이온주입을 추가 수행하여 최종적인 디램 셀 구조에서 스토리지 노드 콘택부의 가장자리가 게이트 가장자리부와 멀리 떨어지게 배치되도록 함으로써, 디램 셀에서의 데이터 유지 특성을 개선시킬 수 있으며, 그래서, 디램의 신뢰성을 확보할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 소자분리막이 구비된 반도체 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 스토리지 노드 콘택 예정부 및 비트라인 콘택 예정부 중에서, 상기 스토리지 노드 콘택 예정부에만 선택적으로 상기 게이트 전극을 향하여 큰 틸트각으로 1차 소오스/드레인 이온주입을 수행하는 단계;
    상기 게이트 전극 양측의 기판 영역들 모두에 수직으로 2차 소오스/드레인 이온주입을 수행하고, 열처리를 행하여 소오스/드레인 영역을 형성하는 단계; 및
    상기 드레인 영역과 콘택되게 비트라인을 형성하고, 상기 소오스 영역과 콘택되게 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 셀 제조방법.
  2. 제 1 항에 있어서, 상기 1차 소오스/드레인 이온주입은
    30∼50°의 틸트각으로 수행하는 것을 특징으로 하는 디램 셀 제조방법.
  3. 제 1 항에 있어서, 상기 1차 소오스/드레인 이온주입은
    20∼50KeW의 에너지 및 1×1013∼3×1013이온/㎠의 도우즈로 수행하는 것을 특징으로 하는 디램 셀 제조방법.
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* Cited by examiner, † Cited by third party
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CN110828380A (zh) * 2018-08-14 2020-02-21 中芯国际集成电路制造(上海)有限公司 静态存储单元的形成方法及静态存储单元

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