KR20050028616A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은
반도체기판 내에 제 1방향으로 연장하는 바(Bar)형태의 액티브 영역을 한정하도록 소자분리막을 형성하는 단계; 상기 반도체기판 내에 문턱전압 조절용 이온주입을 수행하는 단계; 및 상기 반도체기판 상에 액티브 영역에 수직하여 연장하는 게이트 라인을 형성하는 단계를 포함하는 반도체소자의 제조방법에 있어서, 상기 게이트 라인을 형성하는 단계는, 액티브 영역과 소자분리막의 경계를 지나는 게이트 라인 양측 부분중 어느 한 부분에 혹(Knot)을 함께 형성하는 것을 특징으로 한다. 본 발명에 따르면, 소자 제조공정을 진행할 때 게이트 라인의 한 측면에만 혹을 형성함으로써 상기 게이트 라인이 지나는 셀 트랜지스터의 활성지역과 소자분리막사이에서 발생하는 누설전류를 억제할 수 있다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한것으로서, 보다 상세하게는 콘택저항을 감소시키고 STI Moat에 기인하는 누설전류가 발생되는 것을 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 디램의 셀 고집적화경향으로 인하여 셀 트렌지스터의 게이트 길이가 작아지므로 셀 트랜지스터의 소오스와 드레인간의 오프 누설전류(Off Leakage Currents)가 증가하게되며, 이로 인해, 셀 리프레쉬시간의 감소와 수율 저항(Yield Drop)이 초래된다.
한편, 이와 같은 오프 누설전류를 감소시키기 위하여 트랜지스터의 게이트 길이를 증가시키게 되면 비트라인/캐패시터 콘택지역의 감소에 의한 콘택저항이 증가되며, 또한 셀 트랜지스터의 전압을 증가시키게 되면 기판과 캐패시터 간의 전계 (Electrical Field) 증가에 의해 리프레쉬 시간(Refresh Time)의 감소가 초래된다.
따라서, 고집적화에 따른 오프 누설전류 감소는 반드시 해결해야 할 중요한 사안이다.
이하에서는, 종래 기술에 따른 반도체소자의 제조방법에 대해 도 1 을 참조하여 설명하도록 한다.
도 1에 도시된 바와 같이, 반도체 기판(미도시) 내에 제 1방향으로 연장하는 바(Bar)형태의 액티브 영역(13)을 한정하는 소자분리공정을 진행하고 기판 내에 웰을 형성한 후 셀 트랜지스터의 영역을 구분하기 위하여 누설전류를 방지하도록 하는 임플랜트 공정을 진행한다.
이후에, 상기 소자분리공정이 진행된 기판 상의 액티브 영역(13)에 수직하여 연장되는 게이트 라인(11)을 형성한다.
그런데, 상기 게이트 라인(11)이 소자분리막(미도시: 게이트 라인 하단에 위치)과 액티브 영역(13)의 경계지역(15)을 지나도록 형성되면 소오스 드레인간 오프 누설전류가 발생된다. 여기서, 상기 도면부호 "A"는 오프 누설전류 취약지역을 나타낸다.
한편, 종래에는 상기 오프 누설전류가 발생하는 문제점을 해결하기 위하여, 도 2에 도시된 바와 같이, 소정의 공정을 마친 기판 상에 액티브 영역(24)과 수직하여 연장되는 게이트 라인(22)을 형성할 때, 양 측벽에 혹(30)이 형성된 게이트 라인(22)을 형성함으로써 상기 게이트 라인(22)이 소자분리막(미도시: 게이트 라인 하단에 위치)과 액티브 영역(24)의 경계지역을 지날 때 발생하는 오프 누설전류의 발생을 방지한다.("B")
여기서, 도면부호 26은 캐패시터라인 콘택지역을, 그리고, 도면부호 28은 비트라인 콘택지역을 나타낸다.
그러나, 상기 혹(30)으로 인하여 게이트 라인(22)과 비트라인 및 캐패시터라인과의 콘택(Contact)면적이 감소하게 되고 이로 인하여 콘택저항이 증가하게 되면 소자의 리프레쉬시간을 감소시키게 되고 제조 수율이 감소되어 소자의 신뢰성을 악화시킨다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 도출된 것으로서, 게이트 라인(Gate Line)의 양측 부분 중 어느 한 측면에 혹를 형성함으로써, 캐패시터라인과 비트라인과의 콘택면적의 감소를 최소화시키어 콘택저항을 감소시키는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판 내에 제 1방향으로 연장하고 바 형태의 액티브 영역을 한정하도록 소자분리막을 형성하는 단계; 상기 반도체기판 내에 문턱전압 조절용 이온주입을 수행하는 단계; 및 상기 반도체기판 상에 액티브 영역에 수직하여 연장하는 게이트 라인을 형성하는 단계를 포함하는 반도체소자의 제조방법에 있어서, 상기 게이트 라인을 형성하는 단계는, 액티브 영역과 소자분리막의 경계를 지나는 게이트 라인 양측 부분중 어느 한 부분에 혹(Knot)을 함께 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 3은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 평면도이다.
먼저, 도 3에 도시된 바와같이, 반도체기판(미도시) 내에 제 1방향으로 바(Bar)형태의 액티브 영역(31)을 형성하게 하는 소자분리막 형성공정을 진행한 후, 상기 소자분리막(미도시)이 형성된 기판의 셀 영역에 높은 에너지로 보론을 투입하는 임플랜트공정을 진행하여 웰을 형성하고 상기 셀간의 누설전류를 방지하기 위하여 보론을 소자분리막 경계(깊이 약 2500Å정도)지역을 중심으로 하여 필드스톱(Field stop) 임플랜트 공정을 실시한다.
이후에, 상기 셀 트랜지스터의 소오스와 상기 드레인간에 누설전류를 방지하기 위하여 보론으로 펀치스톱(Punch stop) 임플랜트공정을 실시한다.
그 다음, 상기 셀 트렌지스터의 적정 문턱전압을 형성하기 위하여 보론으로 문턱전압조절 임플랜트공정을 실시한다.
다음으로, 게이트 전극을 형성하기 위하여 상기 소자분리공정이 진행된 상기 반도체기판 상에 게이트 산화막을 형성하고 게이트 폴리와 게이트 텅스텐식스를 순차적으로 형성하고 상기 게이트 텅스텐식스 상에 하드마스크로 질화막을 증착시킨 후, 이를 패터닝하여, 상기 액티브 영역(31)과 수직하여 연장하는 위치로 게이트 라인(33)을 형성한다.
이 때, 상기 게이트 라인(33)이 상기 액티브 영역(31)과 소자분리막(미도시: 게이트 라인 하단에 위치)사이의 경계를 지나도록 형성되면 소오스 드레인간 오프 누설전류가 발생하는데 상기 게이트 라인(33)에서 상기 액티브 영역(31)과 상기 소자분리막(미도시: 게이트 라인 하단에 위치)이 접촉되는 경계지역의 양 측부분 중에 어느 한 측면에 혹(Knot)(39)을 형성함으로써 상기 오프 누설전류의 발생을 최소화시킨다.("C")
여기서, 도면부호 35는 캐패시터라인 콘택지역을 나타내고 도면부호 37은 비트라인 콘택지역을 나타내며, 상기 게이트 라인(33)의 양측 부분중 어느 한 부분에 형성된 상기 혹(39)은 상기 캐패시터라인과 비트라인의 콘택면적의 감소를 최소화시키어 콘택저항을 감소시키며 상기 액티브 영역(31)과 소자분리막(미도시: 게이트 라인 하단에 위치) 경계에서 발생되는 소오스 드레인간 오프 누설전류를 방지한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 게이트 라인의 양측 부분 중 어느 한 부분에 혹(Knot)을 함께 형성함으로써 누설전류를 방지하고 비트라인과 캐패시터라인과의 콘택면적의 감소를 최소화시키어 콘택저항을 감소시킴으로써 셀 리프레쉬(Refresh)시간을 증가시키고 웨이퍼의 제조수율을 개선시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에 서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1 과 도 2는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도.
도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
22 : 게이트 라인 24 : 액티브 영역
26 : 경계지역 28 : 캐패시터라인 콘택지역
30 : 비트라인 콘택지역 32 : 혹

Claims (1)

  1. 반도체기판 내에 제 1방향으로 연장하는 바(Bar)형태의 액티브 영역을 한정하도록 소자분리막을 형성하는 단계; 상기 반도체기판 내에 문턱전압 조절용 이온주입을 수행하는 단계; 및 상기 반도체기판 상에 액티브 영역에 수직하여 연장하는 게이트 라인을 형성하는 단계를 포함하는 반도체소자의 제조방법에 있어서, 상기 게이트 라인을 형성하는 단계는, 액티브 영역과 소자분리막의 경계를 지나는 게이트 라인 양측 부분중 어느 한 부분에 혹(Knot)을 함께 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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