KR20060030719A - 반도체 소자 제조 방법 - Google Patents
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Abstract
반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 반도체 기판 상에 제 1 불순물을 도핑하여 제 1 이온 주입층을 형성하는 단계, 제 1 이온 주입층 상에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 이용하여 제 1 이온 주입층의 일부분에 제 1 불순물을 추가로 도핑하여 제 2 이온 주입층을 형성하는 단계, 감광막 패턴을 제거하고 제 1 이온 주입층과 제 2 이온 주입층의 일부분이 노출되며, 반도체 기판 상에 소정의 간격으로 배치되는 다수의 게이트 전극들을 형성하는 단계 및 게이트 전극들을 마스크로 이용하여 반도체 기판 상에 제 2 불순물을 도핑함으로써 캐패시터 노드 접합 영역 및 비트 라인 노드 접합 영역을 형성하는 단계를 포함한다.
불순물 도핑 농도, 문턱 전압, 리프레시 특성,
Description
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정 단계별 각각의 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100 : 반도체 기판 110 : 소자 분리막
120 : 제 1 이온 주입층 130 : 감광막 패턴
140 : 제 2 이온 주입층 150 : 게이트 전극
160 : 캐패시터 노드 접합 영역 170 : 비트 라인 노드 접합 영역
180 : 채널 영역
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 메모리 소자에서 유발되는 GIDL 효과를 억제하여 반도체 메모리 소자의 리프레시 특성을 향상시킬 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 단위 셀의 면적이 급격하게 감소되어 트랜지스터의 게이트 전극 길이가 감소하고 있다. 이러한 게이트 전극 길이의 감소 는 소스와 드레인 사이의 채널 영역을 감소시켜 트랜지스터의 문턱 전압(Threshold voltage)이 감소되는 숏 채널 효과(Short channel effect)를 발생시킨다. 따라서, 숏 채널 효과를 억제하기 위해 트랜지스터의 문턱 전압을 증가시켜야 한다. 트랜지스터의 문턱 전압을 증가시키는 방법으로는 문턱 전압 조절용 이온 주입량을 증가시키는 방법이 있다.
그러나 트랜지스터의 문턱 전압 조절을 위한 이온 주입량의 증가는 채널 영역과 소스/드레인 사이의 전계를 증가시켜 누설 전류가 증가하는 GIDL(Gate Induced Drain Leakage) 효과를 발생시킨다는 문제점이 있다. 이러한 GIDL 효과는 특히, DRAM(Dynamic Random Access Memory) 소자에서 셀 캐패시터의 정보 전하가 누설 전류에 의해 감소되므로 일정 시간 경과 후 셀 캐패시터의 정보 전하를 재충전해야하는 리프레시 특성을 저하시킨다 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 GIDL 효과를 억제시킴으로써 반도체 소자의 리프레시 특성을 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소 자 제조 방법은 반도체 기판 상에 제 1 불순물을 도핑하여 제 1 이온 주입층을 형성하는 단계, 제 1 이온 주입층 상에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 이용하여 제 1 이온 주입층의 일부분에 제 1 불순물을 추가로 도핑하여 제 2 이온 주입층을 형성하는 단계, 감광막 패턴을 제거하고, 제 1 이온 주입층과 제 2 이온 주입층의 일부분이 노출되며, 반도체 기판 상에 소정의 간격으로 배치되는 다수의 게이트 전극들을 형성하는 단계 및 게이트 전극들을 마스크로 이용하여 반도체 기판 상에 제 2 불순물을 도핑함으로써 캐패시터 노드 접합 영역 및 비트 라인 노드 접합 영역을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명하면 다음과 같다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정 단계별 각각의 단면도들이다.
먼저, 도 1에 도시된 바와 같이, 반도체 기판(100) 상에 각 메모리 셀을 분리하기 위한 소자 분리 공정을 수행하여 소자 분리막(110)을 형성한다. 이에 따라 반도체 기판(100)을 활성 영역과 필드 영역으로 구분할 수 있다. 소자 분리 공정에 이용되는 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용된다.
이와 같이 형성된 반도체 기판(100)의 활성 영역 상에 제 1 불순물을 도핑하여 제 1 이온 주입층(120)을 형성한다. 이 때 도핑되는 제 1 불순물은 트랜지스터의 문턱 전압을 조절하기 위한 불순물이다. 그리고 제 1 이온 주입층(120)에 도핑되는 제 1 불순물은 p형 불순물이 이용될 수 있으며, 구체적으로 B 또는 BF2가 이용될 수 있다.
다음으로, 도 2에 도시된 바와 같이, 제 1 이온 주입층(120) 상에 감광막을 도포한 다음 사진 공정을 수행하여 감광막 패턴(130)을 형성한다. 이 때 형성되는 감광막 패턴(130)은 본 발명의 일 실시예에 따라 형성될 제 2 이온 주입층(140) 영역을 한정한다. 그 다음, 감광막 패턴(130)을 마스크로 이용하여 제 1 이온 주입층(120)의 일부분에 제 1 불순물을 추가로 도핑함으로써 제 2 이온 주입층(140)을 형성한다.
여기서, 제 2 이온 주입층(140)은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에서 비트 라인 노드 접합 영역(도 4의 170 참조)이 형성될 영역이다. 그리고 제 2 이온 주입층(140)에 도핑되는 제 1 불순물은 제 1 이온 주입층(120)에서 제 1 불순물이 도핑되는 농도보다 약 1.5 ~ 2 배의 농도로 도핑된다.
다음으로, 도 3에 도시된 바와 같이, 반도체 기판(100) 상에 형성되어 있던 감광막 패턴(130)을 제거하고 반도체 기판(100) 상에 소정의 간격으로 배치되는 게이트 전극(150)들을 형성한다. 게이트 전극(150)을 형성하는 방법은 우선, 제 1 이온 주입층(120)과 제 2 이온 주입층(140)이 형성되어 있는 반도체 기판(100) 상에 게이트 산화막(152)을 형성한다. 그리고나서 게이트 산화막(152) 상에 도전 물질을 증착하여 전극층(154)을 형성하고, 다음에는 절연 물질을 증착하여 캡핑층(156)을 형성한다. 이와 같이 형성된 결과물에 사진 공정을 수행하여 게이트 전극(150)이 형성될 패턴을 형성한다. 다음으로 반도체 기판(100)이 노출될 때까지 식각 공정을 수행함으로써 반도체 기판(100) 상에 다수의 게이트 전극(150)들이 형성된다.
이상에서 상술한 바와 같이 형성된 게이트 전극(150)들은 반도체 기판(100) 상에 소정 간격으로 배치되며, 다수의 게이트 전극(150) 사이에는 반도체 기판(100)에 형성되어 있는 제 1 이온 주입층(120) 또는 제 2 이온 주입층(140)의 일부분이 노출된다. 따라서 소정의 게이트 전극(150) 하부에는 제 1 이온 주입층(120)이 존재하거나 제 1 이온 주입층(120)과 제 2 이온 주입층(140)이 함께 존재할 수 있다.
다음으로, 도 4에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 전극 (150)들을 형성하고 난 다음, 게이트 전극(150)들을 마스크로 이용하여 반도체 기판(100)으로 제 2 불순물을 도핑시킴으로써 반도체 기판(100) 상에 캐패시터 노드 접합 영역(160) 및 비트 라인 노드 접합 영역(170)을 형성한다. 이 때 제 2 불순물은 n형 불순물이 이용될 수 있으며, 구체적으로 P 또는 As가 이용될 수 있다. 그리고 캐패시터 노드 접합 영역(160)은 트랜지스터의 소스 영역이 되며, 비트 라인 노드 접합 영역(170)은 트랜지스터의 드레인 영역이 된다.
또한, 캐패시터 노드 접합 영역(160)은 반도체 기판(100) 상에 형성되어 있는 제 1 이온 주입층(120)에 제 2 불순물이 카운터 도핑되어 형성된다. 그리고 비트 라인 노드 접합 영역(170)은 반도체 기판(100) 상에 형성되어 있는 제 2 이온 주입층(140)에 제 2 불순물이 카운터 도핑되어 형성된다.
이와 같이 캐패시터 노드 접합 영역(160)과 비트 라인 노드 접합 영역(170)을 형성하고 나면, 캐패시터 노드 접합 영역(160)과 비트 라인 노드 접합(170) 영역 사이에 채널 영역(180)이 형성된다. 이 채널 영역(180)에는 제 1 이온 주입층(120)과 제 2 이온 주입층(140)이 함께 존재하므로 제 1 불순물의 도핑 농도가 비대칭적이다.
이상에서 상술한 바와 같이 반도체 소자를 형성하면 캐패시터 노드 접합 영역(160) 측에 인접한 채널 영역(180)은 비트 라인 노드 접합 영역(170) 측에 인접한 채널 영역(180)보다 제 1 불순물의 도핑 농도가 낮으므로 캐패시터 노드 접합 영역(160)과 채널 영역(180) 사이에 형성되는 전계가 감소된다. 따라서, 채널 영역(180)에서의 누설 전류를 감소시킬 수 있으므로, GIDL(Gate Induced Drain Leakage) 효과를 억제시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 제조 방법에 따르면 반도체 기판 상에 형성되는 캐패시터 노드 접합 영역 측의 문턱 전압 조절용 불순물 도핑 농도가 낮게 형성되어 채널 영역과 캐패시트 노드 접합 영역 사이에 형성되는 전계를 감소시킬 수 있다. 이러한 전계의 감소는 반도체 소자의 GIDL 효과를 억제할 수 있다. 따라서 반도체 소자의 리프레시 특성을 향상시킬 수 있다는 장점이 있다.
Claims (5)
- 반도체 기판 상에 제 1 불순물을 도핑하여 제 1 이온 주입층을 형성하는 단계;상기 제 1 이온 주입층 상에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 이용하여 상기 제 1 이온 주입층의 일부분에 상기 제 1 불순물을 추가로 도핑하여 제 2 이온 주입층을 형성하는 단계;상기 감광막 패턴을 제거하고 상기 제 1 이온 주입층과 상기 제 2 이온 주입층의 일부분이 노출되며, 상기 반도체 기판 상에 소정의 간격으로 배치되는 다수의 게이트 전극들을 형성하는 단계; 및상기 게이트 전극들을 마스크로 이용하여 상기 반도체 기판 상에 제 2 불순물을 도핑함으로써 캐패시터 노드 접합 영역 및 비트 라인 노드 접합 영역을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 이온 주입층을 형성하는 단계에서 도핑되는 제 1 불순물의 농도는 상기 제 1 이온 주입층을 형성하는 단계에서 도핑되는 제 1 불순물의 농도보다 약 1.5~2.0 배의 농도로 도핑되는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 제 1 이온 주입층을 형성하는 단계와 상기 제 2 이온 주입층을 형성하는 단계에서 상기 제 1 불순물은 B 또는 BF2인 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 캐패시터 노드 접합 영역 및 비트 라인 노드 접합 영역을 형성하는 단계에서 상기 캐패시터 노드 접합 영역은 상기 제 1 이온 주입층에 형성되고, 상기 비트 라인 노드 접합 영역은 상기 제 2 이온 주입층에 형성되는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 캐패시터 노드 접합 영역 및 비트 라인 노드 접합 영역을 형성하는 단계에서 상기 캐패시터 노드 접합 영역과 상기 비트 라인 노드 접합 영역 사이에 형성되는 채널 영역은 상기 제 1 불순물의 도핑 농도가 비대칭적인 반도체 소자 제조 방법.
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