KR20030049005A - 반도체 트랜지스터의 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 70
- 238000005468 ion implantation Methods 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 125000006850 spacer group Chemical group 0.000 claims abstract description 38
- 230000003014 reinforcing effect Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000001020 plasma etching Methods 0.000 description 7
- 239000007769 metal material Substances 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- Engineering & Computer Science (AREA)
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- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
반도체 트랜지스터의 형성방법이 개시되어 있다.
본 발명에 따른 반도체 트랜지스터의 형성방법은, 반도체기판 상에 게이트전극을 형성하는 단계, 상기 게이트전극 측부에 제 1 스페이서를 형성하는 단계, 상기 제 1 스페이서가 형성된 게이트전극을 마스크로 사용하여 상기 반도체기판의 수직면을 기준으로 소정의 제 1 이온주입각도로 상기 반도체기판 내부에 불순물을 이온주입함으로써 상기 게이트전극 측부에 저농도 소오스영역/드레인영역을 형성하는 단계, 상기 제 1 스페이서 측부에 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서가 형성된 게이트전극을 마스크로 사용하여 상기 반도체기판의 수직면을 기준으로 제 2 이온주입각도로 상기 저농도 소오스영역/드레인영역 내부에 불순물을 보강 이온주입하는 단계 및 상기 반도체기판과 수직한 방향에서 상기 저농도 소오스영역/드레인영역 내부에 불순물을 이온주입함으로써 상기 저농도 소오스영역/드레인영역 내부에 고농도 소오스영역/드레인영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
따라서, 불순물영역의 저항값을 축소할 수 있고, 온커런트(On-current)는 증가시키고 오프커런트(Off-current)는 축소함으로써 반도체 트랜지스터의 동작특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 트랜지스터의 형성방법에 관한 것으로써, 보다 상세하게는 반도체기판 내부에 고농도 및 급경사적인 분포를 가지도록 불순물을 주입할 수 있는 반도체 트랜지스터의 형성방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 등의 반도체 메모리소자는 이를 구동시키기 위한 NMOS, PMOS 및 CMOS 등의 트랜지스터를 구비하고, 이와 같은 트랜지스터는 오프상태에서의 누설전류를 방지하기 위하여 LDD(Lightly Doped Drain)구조 또는 오프셋(off-set)구조를 채용하여 채널층의 문턱전압, 전자이동도 등을 조절하여 소자의 동작특성을 향상시기키고 있다.
도1a 내지 도1d는 LDD구조의 종래의 반도체 트랜지스터의 형성방법을 설명하기 위한 단면도들이다.
종래의 LDD구조의 반도체 트랜지스터의 형성방법은, 도1a에 도시된 바와 같이 얇은 게이트산화막이 기형성된 반도체기판(10) 상에 게이트 금속물질을 형성한 후, 공지의 포토리소그래피(Photolithography)공정을 수행하여 상기 게이트산화막 및 게이트 금속물질을 식각함으로써 게이트산화막(12)을 개재한 소정패턴의 게이트전극(14)을 형성한다.
다음으로, 도1b에 도시된 바와 같이 상기 게이트전극(14)을 마스크로 사용하여 이온주입공정을 수행함으로써 반도체기판(10) 내부에 소정의 불순물을 주입하여 게이트전극(14) 양측에 저농도 소오스영역/드레인영역(16a, 16b)을 형성한다.
계속해서, 도1c에 도시된 바와 같이 저농도 불순물영역(16a, 16b)이 형성된 반도체기판(10) 상에 산화막 및 질화막 등의 절연막을 형성한후, RIE(Reactive Ion Etching) 등을 통해서 게이트전극(14) 측벽에 스페이서(Spacer : 18)를 형성한다.
마지막으로, 도1d에 도시된 바와 같이 상기 스페이서(18)를 마스크로 사용하여 이온주입공정을 수행함으로써 저농도 소오스영역/드레인영역(16a, 16b) 내부에 소정의 불순물을 주입하여 고농도 소오스영역/드레인영역(20a, 20b)을 형성한다.
그리고, 전술한 바와 같은 공정에 의해서 형성된 반도체 트랜지스터는, 도2에 도시된 바와 같이 게이트전극 중앙부에서 소오스영역 방향으로 불순물의 농도가 증가하게 된다.
또한, 1e19내지 1e18의 불순물 농도를 유지하는 소오스영역의 길이가 약 200Å로 나타남으로써 1e19내지 1e18의 불순물 농도를 보유한 소오스영역의 길이가 길어서 불순물영역의 저항값이 높아 반도체 트랜지스터의 동작특성이 열화되는 문제점이 발생하고 있다.
특히, 최근에 반도체소자의 고집적화에 따라 게이트전극 채널폭이 축소됨에 따라 불순물영역의 저항값이 반도체 트랜지스터의 동작특성에 큰 영향을 미치고 있다.
본 발명의 목적은, 반도체기판의 불순물영역에 불순물 농도를 고농도로 유지하면서 불순물영역의 저항값을 낮춰 반도체 트랜지스터의 동작특성을 향상시킬 수있는 반도체 트랜지스터의 형성방법을 제공하는 데 있다.
도1a 내지 도1d는 종래의 반도체 트랜지스터의 형성방법를 설명하기 위한 단면도들이다.
도2는 종래의 반도체 트랜지스터의 문제점을 설명하기 위한 도면이다.
도3a 내지 도3e는 본 발명의 일 실시예에 따른 반도체 트랜지스터의 형성방법을 설명하기 위한 단면도들이다.
도4는 본 발명의 일 실시예에 따른 반도체 트랜지스터의 일 동작특성을 설명하기 위한 도면이다.
도5는 본 발명의 일 실시예에 따른 반도체 트랜지스터의 다른 동작특성을 설명하기 위한 그래프이다.
※ 도면의 주요부분에 대한 부호의 설명
10, 30 : 반도체기판 12, 32 : 게이트산화막
14, 34 : 게이트전극 16a, 36a : 저농도 소오스영역
16b : 저농도 드레인영역 18, 38, 40, 42 : 스페이서
20a, 44a : 고농도 소오스영역 20b, 44b : 고농도 드레인영역
상기 목적을 달성하기 위한 본 발명에 따른 반도체 트랜지스터의 형성방법은, 반도체기판 상에 게이트전극을 형성하는 단계; 상기 게이트전극 측부에 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서가 형성된 게이트전극을 마스크로 사용하여 상기 반도체기판의 수직면을 기준으로 소정의 제 1 이온주입각도로 상기 반도체기판 내부에 불순물을 이온주입함으로써 상기 게이트전극 측부에 저농도 소오스영역/드레인영역을 형성하는 단계; 상기 제 1 스페이서 측부에 제 2 스페이서를 형성하는 단계; 상기 제 2 스페이서가 형성된 게이트전극을 마스크로 사용하여 상기 반도체기판의 수직면을 기준으로 제 2 이온주입각도로 상기 저농도 소오스영역/드레인영역 내부에 불순물을 보강 이온주입하는 단계; 및 상기 반도체기판과 수직한 방향에서 상기 저농도 소오스영역/드레인영역 내부에 불순물을 이온주입함으로써 상기 저농도 소오스영역/드레인영역 내부에 고농도 소오스영역/드레인영역을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
상기 제 2 스페이서가 형성된 게이트전극을 마스크로 사용하여 상기 반도체기판의 수직면을 기준으로 제 2 이온주입각도로 상기 저농도 소오스영역/드레인영역 내부에 불순물을 보강 이온주입하는 단계를 수행한 후, 상기 제 2 스페이서 측부에 제 3 스페이서를 형성하고, 상기 반도체기판의 수직면을 기준으로 제 3 이온주입각도로 상기 저농도 소오스영역/드레인영역 내부에 불순물을 보강 이온주입하는 단계가 더 수행될 수 있다.
그리고, 상기 스페이서의 하부면의 두께가 증가할수록 상기 반도체기판의 수직면을 기준으로 상기 제 1 이온주입각도, 제 2 이온주입각도 및 제 3 이온주입각도를 증가시켜 상기 이온주입공정을 수행할 수 있다.
또한, 상기 제 1 이온주입각도 및 제 2 이온주입각도는, 0.1×(스페이서의 하부면 총두께)-2.5에 의해서 계산된 계산값에 따라 변동시킬 수 있다.
그리고, 상기 스페이서의 하부면의 두께가 증가할수록 상기 반도체기판 내부에 이온주입되는 불순물의 양을 증가시킬 수 있고, 상기 이온주입되는 불순물의 양은, 0.0978e0.7824(스페이서 형성 횟수)에 의해서 계산된 계산값에 따라 변동시킬 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 구체적인 실시예를 상세히 설명한다.
도3a 내지 도3e는 본 발명의 일 실시예에 따른 반도체 트랜지스터의 형성방법을 설명하기 위한 공정 단면도들이다.
본 발명에 따른 반도체 트랜지스터의 형성방법은, 도3a에 도시된 바와 같이 얇은 게이트산화막이 기형성된 반도체기판(30) 상에 게이트 금속물질을 형성한 후, 상기 게이트산화막 및 게이트 금속물질을 식각함으로써 게이트산화막(32)을 개재하여 게이트전극(34)을 형성한다.
다음으로, 도3b에 도시된 바와 같이 게이트전극(34)을 자기정렬 마스크로 사용하여 소정의 불순물을 반도체기판(30) 내부에 1차 이온주입하여 저농도 소오스영역/드레인영역(36a, 36b)을 형성한다. 이때, 상기 1차 이온주입공정은반도체기판(30)과 수직방향으로 수행된다.
이어서, 도3c에 도시된 바와 같이 상기 1차 이온주입공정이 수행된 반도체기판(30) 상에 산화막 및 질화막을 순차적으로 형성한 후, RIE(Reactive Ion Etching) 등을 통해서 게이트전극(34) 측벽에 제 1 스페이서(Spacer : 38)를 형성한다. 그리고, 게이트전극(34)을 기준으로 약 15° 방향에서 제 1 스페이서(38)가 형성된 게이트전극(34)을 자기정렬 마스크로 사용하여 소정의 불순물을 저농도 소오스영역/드레인영역 내부로 2차 이온주입한다.
이때, 상기 2차 이온주입공정은 이온주입기 내부에 상기 반도체기판(30)을 투입한 후, 상기 반도체기판(30)을 소정각도 틸트(Tilt)시킴으로써 수행할 수 있고, 상기 2차 이온주입에 의해서 저농도 소오스영역/드레인영역(36a, 36b)의 불순물은 특정 저농도로 보강된다.
다음으로, 도3d에 도시된 바와 같이 상기 2차 이온주입공정이 수행된 반도체기판(30) 상에 산화막 및 질화막을 순차적으로 다시 형성한 후, RIE(Reactive Ion Etching) 등을 통해서 게이트전극(34) 측벽에 제 2 스페이서(Spacer)를 형성한다. 그리고, 게이트전극(34)을 기준으로 약 30° 방향에서 소정의 불순물을 저농도 소오스영역/드레인영역(36a, 36b) 내부로 3차 이온주입한다.
이때, 상기 3차 이온주입공정은 이온주입기 내부에 상기 반도체기판(30)을 투입한 후, 상기 반도체기판(30)을 소정각도 틸트(Tilt)시킴으로써 수행할 수 있고, 상기 3차 이온주입에 의해서 저농도 소오스영역/드레인영역(36a, 36b)의 불순물은 다른 특정 저농도로 보강된다.
그리고, 상기 2차 및 3차 이온주입공정의 이온주입 각도는 하기 식1에 의해서 계산되고, 상기 1차, 2차 및 3차 이온주입공정의 불순물 이온주입량은 하기 식2에 의해서 계산된다.
(식1) 이온주입각도 = 0.1×(스페이서의 하부면 총두께)-2.5
(식2) 이온주입 불순물양=0.0978e0.7824(스페이서 형성 횟수)
또한, 상기 2차 및 3차 이온주입공정의 수행에 의해서 반도체기판(30)의 소오스영역/드레인영역(36a, 36b)에 특정 농도를 유지하면서 급경사적인 불순물 분포를 가지는 저농도 소오스영역/드레인영역(36a, 36b)을 형성할 수 있다.
마지막으로, 도3e에 도시된 바와 같이 반도체기판(30)과의 수직방향에서 소정의 불순물을 저농도 소오스영역/드레인영역(36a, 36b) 내부에 4차 이온주입하여 고농도 소오스영역/드레인영역(38a, 38b)을 형성한다.
도3은 본 발명의 일 실시예에 따른 반도체 트랜지스터의 동작특성을 설명하기 위한 도면이다.
그리고, 전술한 바와 같은 공정에 의해서 형성된 본 발명에 따른 반도체 트랜지스터는, 도3에 도시된 바와 같이 게이트전극(34) 중앙부에서 소오스영역 방향으로 불순물의 농도가 증가하게 되고, 1e19내지 1e18의 불순물 농도를 유지하는 소오스영역의 길이가 약 150Å로 나타남으로써 종래의 200Å보다 약 25% 1e19내지 1e18의 불순물 농도를 보유한 소오스영역의 길이가 축소됨으로써 불순물영역의 저항값이 낮아짐을 확인할 수 있었다.
도4는 본 발명의 일 실시예에 따른 반도체 트랜지스터의 다른 동작특성을 설명하기 위한 그래프이다.
본 발명에 따라 형성된 트랜지스터(실시예)와 종래의 방법에 의해서 형성된 트랜지스터(비교예)의 각 게이트전극(34)에 약 1.2V의 전압을 인가한 후, 드레인 방향에서 전류를 측정한 온커런트(On-current)와 각 게이트전극(34)에 전압을 인가하지 않고 드레인 방향에서 누설전류를 측정한 오프커런트(Off-current)의 상대적 관계를 비교하였다.
도4를 참조하면, 약 10㎁의 오프커런트(Off-current)에서 상기 비교예의 온커런트(On-current)는 185㎂/㎛2이고, 상기 실시예의 온커런트(On-current)는 196㎂/㎛2로 나타남으로써 본 실시예가 약 10%의 성능향상됨을 확인할 수 있었다.
따라서, 본 실시예에 따른 트랜지스터는 비교예의 트랜지스터와 비교하여 온커런트가 높아 트랜지스터의 동작특성이 향상됨을 확인할 수 있었다.
본 발명에 의하면, 순차적으로 게이트전극 측부에 복수의 스페이서를 형성한 후, 이온주입각도를 변화시키며 소정의 불순물을 저농도 소오스영역/드레인영역에 보강 이온주입함으로써 저농도 소오스영역/드레인영역에 특정 농도를 유지하면서 급경사적인 불순물 분포를 가지는 저농도 소오스영역/드레인영역을 형성할 수 있다.
따라서, 저농도 소오스영역/드레인영역의 불순물 주입깊이는 일정수준 이상을 유지하면서 1e19내지 1e18등의 불순물 농도를 유지하는 소오스영역의 길이를 축소시켜 불순물영역의 저항값을 축소할 수 있고, 온커런트(On-current)는 증가시키고 오프커런트(Off-current)는 축소함으로써 반도체 트랜지스터의 동작특성을 향상시킬 수 있는 효과가 있다.
이상에서는 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (6)
- 반도체기판 상에 게이트전극을 형성하는 단계;상기 게이트전극 측부에 제 1 스페이서를 형성하는 단계;상기 제 1 스페이서가 형성된 게이트전극을 마스크로 사용하여 상기 반도체기판의 수직면을 기준으로 소정의 제 1 이온주입각도로 상기 반도체기판 내부에 불순물을 이온주입함으로써 상기 게이트전극 측부에 저농도 소오스영역/드레인영역을 형성하는 단계;상기 제 1 스페이서 측부에 제 2 스페이서를 형성하는 단계;상기 제 2 스페이서가 형성된 게이트전극을 마스크로 사용하여 상기 반도체기판의 수직면을 기준으로 제 2 이온주입각도로 상기 저농도 소오스영역/드레인영역 내부에 불순물을 보강 이온주입하는 단계; 및상기 반도체기판과 수직한 방향에서 상기 저농도 소오스영역/드레인영역 내부에 불순물을 이온주입함으로써 상기 저농도 소오스영역/드레인영역 내부에 고농도 소오스영역/드레인영역을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 트랜지스터의 형성방법.
- 제 1 항에 있어서, 상기 제 2 스페이서가 형성된 게이트전극을 마스크로 사용하여 상기 반도체기판의 수직면을 기준으로 제 2 이온주입각도로 상기 저농도 소오스영역/드레인영역 내부에 불순물을 보강 이온주입하는 단계를 수행한 후, 상기제 2 스페이서 측부에 제 3 스페이서를 형성하고, 상기 반도체기판의 수직면을 기준으로 제 3 이온주입각도로 상기 저농도 소오스영역/드레인영역 내부에 불순물을 보강 이온주입하는 단계가 더 수행되는 것을 특징으로 하는 반도체 트랜지스터의 형성방법.
- 제 1 항에 있어서, 상기 스페이서의 하부면의 두께가 증가할수록 상기 반도체기판의 수직면을 기준으로 상기 제 1 이온주입각도, 제 2 이온주입각도 및 제 3 이온주입각도를 증가시켜 상기 이온주입공정을 수행하는 것을 특징으로 하는 반도체 트랜지스터의 형성방법.
- 제 1 항에 있어서, 상기 제 1 이온주입각도 및 제 2 이온주입각도는, 0.1×(스페이서의 하부면 총두께)-2.5에 의해서 계산된 계산값에 따라 변동시키는 것을 특징으로 하는 반도체 트랜지스터의 형성방법.
- 제 1 항에 있어서, 상기 스페이서의 하부면의 두께가 증가할수록 상기 반도체기판 내부에 이온주입되는 불순물의 양을 증가시키는 것을 특징으로 하는 반도체 트랜지스터의 형성방법.
- 제 5 항에 있어서, 상기 이온주입되는 불순물의 양은, 0.0978e0.7824(스페이서 형성횟수)에 의해서 계산된 계산값에 따라 변동시키는 것을 특징으로 하는 반도체 트랜지스터의 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010079070A KR20030049005A (ko) | 2001-12-13 | 2001-12-13 | 반도체 트랜지스터의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010079070A KR20030049005A (ko) | 2001-12-13 | 2001-12-13 | 반도체 트랜지스터의 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030049005A true KR20030049005A (ko) | 2003-06-25 |
Family
ID=29574835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010079070A KR20030049005A (ko) | 2001-12-13 | 2001-12-13 | 반도체 트랜지스터의 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030049005A (ko) |
-
2001
- 2001-12-13 KR KR1020010079070A patent/KR20030049005A/ko not_active Application Discontinuation
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