KR20010008599A - 반도체소자의 트랜지스터 형성방법 - Google Patents

Abstract

본 발명은 메모리 반도체소자의 게이트전극 형성방법에 관한 것으로서, 셀영역 및 페리영역에 문턱전압을 조절하도록 이온을 주입한 후, 게이트전극을 형성하고, 재차 셀영역에만 이온을 경사지게 주입하여 게이트전극의 문턱전압을 형성한 후, 셀영역의 N-소오스/드레인영역과, 페리영역의 N+소오스/드레인영역을 형성하기 위하여 이온을 경사지게 주입하여 공정을 단순화하여 반도체소자의 수율을 향상하도록 하는 매우 유용하고 효과적인 발명이다. 즉, 상기 페리영역의 게이트전극에 이온을 경사지게 주입하여 N+소오스/드레인영역을 형성하므로 N-소오스/드레인영역을 형성하지 않아도 되는 장점을 지닌 발명에 관한 것이다.

Description

반도체소자의 트랜지스터 형성방법 { Method For Forming The Transistor Of Semiconductor Device }

본 발명은 메모리 반도체소자에서 트랜지스터를 형성하는 방법에 관한 것으로서, 특히, 셀영역의 게이트전극 양측면에만 이온을 경사지게 주입하여 문턱전압을 조정하도록 한 후, 셀영역의 N-소오스/드레인영역과, 페리영역의 N+소오스/드레인영역을 형성하기 위하여 이온을 경사지게 주입하여 공정을 단순화하여 소자의 수율을 향상시키는 메모리 반도체소자의 트랜지스터 형성방법에 관한 것이다.

일반적으로, 트랜지스터를 형성하기 위하여서는 반도체기판에 게이트산화막을 적층한 후에 도핑된 폴리실리콘층 및 텅스텐과 같은 금속층을 실리사이드화하여 적층한 후 마스킹식각으로 게이트전극을 형성한 후 측면으로 부터 이온을 반도체기판에 임플란트(Implant)하여 소오스/드레인영역(Source/Drain)을 형성한 후에 게이트전극에 스페이서막을 측면부분에 형성하여 모스형 트랜지스터를 최종적으로 형성하게 되는 것이다.

도 1(a) 내지 도 1(d)는 종래의 메모리반도체소자의 트랜지스터를 형성하는 방법을 순차적으로 보인 도면으로서, 메모리반도체소자의 경우, 반도체기판에 소자 영역인 셀영역(Cell Region)과, 주변회로영역인 페리영역(Peripheral Region)으로 구분되어진 상태로 게이트전극을 동일한 공저에서 형성하고, 이온을 주입하여 소오스(Source)/드레인(Drain)영역을 형성하게 된다.

종래의 트랜지스터를 형성하는 방법을 살펴 보면, 도 1(a)에 도시된 바와 같이, 반도체기판(1)에 소자분리막(2)을 형성한 후, 셀영역을 차단하도록 제2감광막 (3)을 적층한 후에 이온을 주입하여 페리영역에 문턱전압(Vt ; Threshold Voltage)을 조절하도록 한다.

도 1(b)에 도시된 바와 같이, 페리영역을 차단하도록 제2감광막(4)을 적층 한 후, 셀영역에 이온을 주입하여 문턱전압을 조절하도록 한다.

도 1(c)에 도시된 바와 같이, 상기 결과물에 게이트산화막(5)과 게이트전극 (6)(7)을 각각 형성하도록 하고, 그 결과물 상에 이온 주입공정을 통하여 N-소오스 /드레인영역(11)을 형성하도록 한다.

그리고, 도1(d)에 도시된 바와 같이, 상기 게이트전극(6)(7)의 양측면에 절연역할을 하는 스페이서(8)(9)를 형성한다, 그리고, 게이트전극(6)(7)의 양측면에 셀영역을 차단하도록 제3감광막(10)을 적층한 후, 노출된 페리영역에 이온을 주입하여 N+소오스/드레인영역(55)을 형성하도록 한다.

그런데, 상기한 바와 같이, 종래의 방법은 반도체가 고집적화됨에 따라 셀영역 트랜지스터의 소오스/드레인영역에 상부 금속층간을 연결하기 위하여 콘택플러그(Contact Plug)를 형성할 때, 이를 위한 콘택(Contact)영역을 확보하기 어려운 문제를 지닌다.

한편, 이 콘택영역을 충분하게 확보하기 위하여 게이트전극의 스페이서의 두께를 줄이게 되면, 페리영역의 게이트전극 액티브영역(Active Region)에 형성된 N-소오스/드레인영역(11)이 N+소오스/드레인영역(55)에 묻히게 되어 그 기능을 상실하게 되므로 셀영역과 페리영역의 트랜지스터의 두께를 다르게 형성하는 방법을 적용하기도 하지만 이는 제조공정이 복잡하여지는 문제점을 지닌다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 셀영역 및 페리영역에 문턱전압을 조절하도록 이온을 주입한 후, 게이트전극을 형성하고, 재차 셀영역에만 이온을 경사지게 주입하여 게이트전극의 문턱전압을 더욱 더 조절한 후, 셀영역의 N-소오스/드레인영역과, 페리영역의 N+소오스/드레인영역을 형성하기 위하여 이온을 경사지게 주입하여 공정을 단순화하여 소자의 수율을 향상시키는 것이 목적이다.

도 1(a) 내지 도 1(d)는 종래의 메모리반도체소자의 트랜지스터를 형성하는 방법을 순차적으로 보인 도면이고,

도 2(a) 내지 도2(d)는 본 발명에 따른 메모리반도체소자의 트랜지스터를 형성방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

13 : 반도체기판 15 : 소자분리막

20 : 게이트산화막 25,30 : 게이트전극

35 : 제1감광막 38 : 문턱전압조정용 불순물영역

39 : N-소오스/드레인영역

40,45 : 스페이서 50 : 제2감광막

55 : N+소오스/드레인영역

이러한 목적은 반도체기판에 소자분리막을 형성한 후, Well영역을 형성하는 단계와; 상기 반도체기판 상에 제1차 이온을 주입하는 단계와; 상기 반도체기판에서 페리영역을 차단시킨 후, 게이트전극의 중심부에 대하여 양측으로 경사지게 제2차 이온을 주입하는 단계와; 상기 단계 후에 계속하여 게이트의 중심부에 대하여 양측으로 경사지게 이온을 주입하여 N-소오스/드레인영역을 형성하는 단계와; 상기 게이트전극의 양측면에 스페이서를 형성하는 단계와; 상기 단계 후에 셀영역을 제2감광막으로 차단한 후 게이트전극의 중심부에 대하여 경사지게 이온을 주입하여 N+소오스/드레인영역을 형성하는 단계를 포함하는 메모리 반도체소자의 트랜지스터 형성방법을 제공함으로써 달성된다.

그리고, 상기 게이트전극에 제2차 이온을 주입할 때, 주입되는 경사각도는 0 ∼ 45°인 것이 바람직 하다.

또한, 상기 게이트전극에 N-소오스/드레인영역을 형성할 때, 주입되는 이온의 경사각도는 0 ∼ 45°인 것이 바람직 하다.

상기 게이트전극에 N+소오스/드레인영역을 형성할 때, 주입되는 이온의 경사각도는 0 ∼ 60°인 것이 바람직 하다.

이하, 첨부한 도면에 의거하여 본 발명에 바람직한 일실시예에 대하여 상세히 설명한다.

도 2(a) 내지 도2(d)는 본 발명에 따른 메모리반도체소자의 트랜지스터를 형성방법을 순차적으로 보인 도면이다.

도 2(a)에 도시된 바와 같이, 반도체기판(13)에 소자분리막(15)을 형성한 후, 이온을 주입하여 기판의 표면으로 부터 일정 깊이에 Well영역을 형성하도록 한다.

그리고, 도면에서 화살표로 표시된 바와 같이, 상기 반도체기판(13) 상에 제1차 이온을 주입하여 셀영역과 페리영역에 형성되는 트랜지스터의 문턱전압(Vt ; Threshold Voltage)을 낮추도록 한다.

그리고, 도 2(b)에 도시된 바와 같이, 상기 반도체기판(13)에서 제1감광막 (35)을 적층하여 페리영역을 차단시킨 후, 게이트(25)의 중심부에 대하여 내측 방향으로 양측으로 경사지게 제2차 이온을 주입하여 문턱전압조정용 불순물영역(38)을 형성하여 재차 셀영역의 트랜지스의 문턱전압을 낮추도록 한다.

이 때, 상기 게이트전극(25)에 제2차 이온을 주입할 때, 주입되는 이온의 경사각도는 0 ∼ 45°인 것이 바람직 하다.

도 2(c)에 도시된 바와 같이, 상기 제1감광막(35)을 그대로 적층시킨 상태에서 게이트(25)의 중심부에 대하여 양측으로 경사지게 이온을 주입하여 N-소오스/드레인영역(39)을 형성하도록 한다.

상기 게이트전극(25)에 N-소오스/드레인영역(39)을 형성할 때, 주입되는 이온의 경사각도는 0 ∼ 45°인 것이 바람직 하다.

그리고, 도 2(d)에 도시된 바와 같이, 상기 게이트전극(25)(30)의 양측면에 스페이서(40)(45)를 형성하도록 한다.

그리고, 상기 셀영역을 제2감광막(50)으로 차단한 후, 페리영역의 게이트전극(30) 중심부에 대하여 경사지게 내측 방향으로 이온을 주입하여 N+소오스/드레인영역(55)을 형성하도록 한다.

상기 게이트전극(30)에 N+소오스/드레인영역(55)을 형성할 때, 주입되는 이온의 경사각도는 0 ∼ 60°인 것이 바람직하다.

본 발명의 경우에는, 상기에서 주입되는 이온의 경사각도는 모두 반도체소자의 디자인룰에 의하여 작용되는 게이트전극(25)(30)에 형성되는 스페이서(40)의 두께에 따라서 조절하도록 한다.

한편, 본 발명에서는 페리영역의 게이트전극(30)에 이온을 경사지게 주입하여 N+소오스/드레인영역(55)을 형성하므로 N-소오스/드레인영역을 형성하지 않아도 되는 잇점을 지닌다.

따라서, 본 발명에 따른 메모리 반도체소자의 트랜지스터 형성방법을 이용하게 되면, 셀영역 및 페리영역에 문턱전압을 조절하도록 이온을 주입한 후, 게이트전극을 형성하고, 재차 셀영역에만 이온을 경사지게 주입하여 게이트전극의 문턱전압을 형성한 후, 셀영역의 N-소오스/드레인영역과, 페리영역의 N+소오스/드레인영역을 형성하기 위하여 이온을 경사지게 주입하여 공정을 단순화하여 반도체소자의 수율을 향상하도록 하는 매우 유용하고 효과적인 발명이다.

즉, 상기 페리영역의 게이트전극에 이온을 경사지게 주입하여 N+소오스/드레인영역을 형성하므로 N-소오스/드레인영역을 형성하지 않아도 되는 장점을 지닌다.

Claims (4)

1. 반도체기판에 소자분리막을 형성한 후, Well영역을 형성하는 단계와;

   상기 반도체기판 상에 문턱전압을 조절하기 위하여 제1차 이온을 주입하는 단계와;

   상기 반도체기판 상에 제1감광막으로 페리영역을 차단시킨 후, 셀영역의 게이트전극의 중심부에 대하여 양측으로 경사지게 제2차 이온을 주입하는 단계와;

   상기 셀영역의 게이트전극의 중심부에 대하여 양측으로 경사지게 이온을 주입하여 N-소오스/드레인영역을 형성하는 단계와;

   상기 게이트전극의 양측면에 스페이서를 형성하는 단계와;

   상기 단계 후에 셀영역을 제2감광막으로 차단한 후 페리영역의 게이트전극 중심부에 대하여 경사지게 이온을 주입하여 N+소오스/드레인영역을 형성하는 단계를 포함한 것을 특징으로 하는 메모리 반도체소자의 트랜지스터 형성방법.
2. 제 1 항에 있어서, 상기 게이트전극에 제2차 이온을 주입할 때, 경사각도는 0 ∼ 45°인 것을 특징으로 하는 메모리 반도체소자의 트랜지스터 형성방법.
3. 제 1 항에 있어서, 상기 게이트전극에 N-소오스/드레인영역을 형성할 때, 주입되는 이온의 경사각도는 0 ∼ 45°인 것을 특징으로 하는 메모리 반도체소자의 트랜지스터 형성방법.
4. 제 1 항에 있어서, 상기 게이트전극에 N+소오스/드레인영역을 형성할 때, 주입되는 이온의 경사각도는 0 ∼ 60°인 것을 특징으로 하는 메모리 반도체소자의 트랜지스터 형성방법.