KR20020022606A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

메모리 셀 블록 종단부에서의 캐패시터 특성의 열화를 방지하는 반도체 기억 장치 및 그 제조 방법을 제공한다.
TC 병렬 유닛 직렬 접속형 강유전체 메모리에 있어서, 블록 선택 트랜지스터(6), 또는 플레이트선이 배치되는 메모리 셀 블록 종단의 캐패시터 내에 다른 소자에 접속되지 않은 더미 상부 전극(25)을 배치하고, 메모리 셀에 사용하고 있는 캐패시터 내의 상부 전극(20)이 최외주에 오지 않도록 하여, 블록 종단부에 있어서의 강유전체 캐패시터 특성의 열화를 방지한다.
또한, TC 병렬 유닛 직렬 접속형 강유전체 메모리의 블록 셀렉터부의 통과 워드선(36)을 삽입하는 소자 영역의 접속을 캐패시터의 하부 전극 배선으로 행하고, 그 상부를 계층 워드선이 통과할 수 있도록 함으로써, 고집적화를 달성한다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 강유전체 캐패시터를 구비한 반도체 기억 장치에 관한 것으로, 특히 고집적화된 강유전체 메모리 셀 어레이를 구비한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
강유전체 메모리 셀은 저소비 전력을 구비한 고신뢰성의 불휘발성 반도체 기억 장치로서 개발되고 있다. 그 중에서 셀 트랜지스터(T)의 소스 드레인 사이에 캐패시터(C)의 양단을 각각 접속하고, 이것을 유닛 셀로 하고, 상기 유닛 셀을 복수 직렬로 접속한 형태의 강유전체 메모리(이하 TC 병렬 유닛 직렬 접속형 강유전체 메모리)가 고집적화를 구비한 점에서 주목받고 있다. 이러한 불휘발성 반도체 기억 장치는 예를 들면, 도 34에 회로 구성이 나타내어진다.
상기 반도체 기억 장치의 특징은, 하나의 트랜지스터와 하나의 캐패시터가 병렬 접속된 단위를 1 메모리 셀로 하여, 메모리 셀이 여러개 직렬 접속된 구성으로 된다는 점에 있다. 즉, 메모리 셀의 캐패시터의 하부 전극이 게이트에 인접한 소스/드레인 영역 중 하나에 접속되며, 캐패시터의 상부 전극이 소스/드레인의 다른 쪽에 접속되어, 메모리 셀이 구성된다.
상기 구성에서는, 메모리 셀의 1 블록은 8 또는 16 비트의 유닛 셀을 포함하고 있다. 각 블록은 비트선 용량의 증가나 스위칭 트랜지스터의 온 저항의 증가를 고려하여 전기적으로 절단된다. 이러한 메모리 셀의 1블록은 통상은 블록 선택 트랜지스터에 의해 절단 동작이 행해진다. 여기서, 비트선에 접속된 캐패시터는 1 블록 내에서 반대측 단부의 캐패시터에 캐패시터를 구동하는 플레이트선이 배치되어야한다.
이러한 반도체 기억 장치는 예를 들면, D. Takashima et. al., JSSCC, pp787-792, May, 1998, 미국 특허 제5903492호 공보 및 일본 특허공개 제2000-22010호 공보에도 기재되어 있다.
종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리를 구비한 반도체 기억 장치의 구조는 도 35로부터 도 40에 도시된다. 도 35에서, 종래의 반도체 기억 장치의 블록 선택 회로 주변의 상면도가 나타내여진다. 이 도 35 중에서 2개의 평행한 직선 상의 영역에서 나타내여진 두개의 메모리 셀 블록 중 각각 하나씩 블록 선택 회로가 포함되어 있다. 도 35 중에서 "S-T" 선 상의 단면도가 도 36에 나타내어진다.
제1 블록 선택 트랜지스터는 각각 반도체 기판(103) 상에 형성된 제1 게이트(100), 제1 불순물 확산층(101), 제2 불순물 확산층(102)을 구비하고 있다.제1 비트선 컨택트 배선(104)이 제1 불순물 확산층(101)에 접속되어 있다. 제1 금속 배선 컨택트(105)가 제1 비트선 컨택트(104)에 접속되어 있다. 제2 비트선 컨택트 배선(106)이 제1 금속 배선 컨택트(105)에 접속되어 있다. 비트선(107)이 제2 비트선 컨택트 배선(106)에 접속되어 있다.
제1 셀 트랜지스터는 제2 불순물 확산층(102), 각각 반도체 기판(103) 상에 형성된 제2 게이트(108), 및 제3 불순물 확산층(109)을 구비하고, 블록 선택 트랜지스터에 인접하고 있다.
제1 캐패시터는 각각 제2 불순물 확산층(102) 및 제2 게이트(108) 상측에 형성된 제1 하부 전극(110), 제1 강유전체막(112), 제1 상부 전극(113)을 구비하고 있다. 제1 하부 전극(110)은 폴리실리콘 플러그(114)을 통해 제2 불순물 확산층(102)에 접속되어 있다. 컨택트 플러그(115)는 제3 불순물 확산층(109)에 접속되어 있다. 제1 금속 배선(116)은 컨택트 플러그(115)에 접속되어 있다. 제1 금속 컨택트(117)는 제1 상부 전극(113)과 제1 금속 배선(116) 사이에 형성되고, 접속되어 있다.
제1 셀 트랜지스터와 제1 캐패시터로 제1 메모리 셀을 구성하고 있다.
제2 셀 트랜지스터는 제3 불순물 확산층(109), 제3 게이트(118), 및 제4 불순물 확산층(119)을 구비하고 있다.
제2 캐패시터는 제3 게이트(118) 및 제4 불순물 확산층(119) 상측에 형성된 제2 하부 전극(450)과, 상기 제2 하부 전극 상에 형성된 제2 강유전체막(120)과, 상기 제2 강유전체막(120) 상에 형성된 제2 상부 전극(121)을 구비하고 있다. 제2하부 전극(450)은 제2 폴리실리콘 플러그(122)를 통해 제4 불순물 확산층(119)에 접속되어 있다. 제2 금속 컨택트(123)는 제2 상부 전극(121)과 제1 금속 배선(116) 사이에 형성되고, 이들에 접속되어 있다.
제2 셀 트랜지스터와 제2 캐패시터로 제2 메모리 셀을 구성한다.
소자 분리막(124)은 반도체 기판(103) 상에 형성되고, 제1 불순물 확산층(101)에 근접하고 있다.
마이크로 로딩 효과(micro loading effect)에 의해, 제1 상부 전극(113)의 단면 형상이 제2 상부 전극(121)과 비교하여 손상을 받아, 변화한다. 마이크로 로딩 효과는 상부 전극 사이의 거리의 차에 기초하여 생긴다. 특히, 제1 상부 전극과 다른 인접하는 상부 전극과의 거리가 제1 상부 전극과 제2 상부 전극과의 거리와 비교하여 커지고 있다.
메모리 셀 중에서, 각 메모리 캐패시터에는 주기적인 패턴이 있고, 각 메모리 셀 블록 내의 메모리 셀 영역 중 각 상부 전극 사이에는 같은 거리로 되어 있다. 마찬가지로 하부 전극도 마이크로 로딩 효과를 받고, 그 단면 형상은 블록 선택 트랜지스터 주변에서 변화하고 있다.
마이크로 로딩 효과는 0.3㎛ 이하의 설계 치수의 경우에 현저하다. 다른 부분과 비교하면, 그 치수가 다른 비주기적인 곳에서 레지스트 등의 마스크재를 지나치게 에칭함으로써, 마스크 형상이 축소되기 때문에 생긴다.
즉, 에칭 공정에서 비주기적 부분인 상부 전극에서는 주기적인 부분의 상부 전극에 비교하여, 에칭 스피드가 변화한다. 이 때문에, 비주기적인 부분의 상부전극을 위한 레지스트 단부는 소정의 형상으로부터 변형된다. 메모리 셀의 종단에서는 상부 전극 패턴의 개구부가 비교적 커진다. 이 때문에, 메모리 셀이 등간격이 되는 메모리 셀 블록 내의 다른 부분에 비교하여, 그 부분에서의 바람직한 가공 형상을 얻는 것이 곤란하다.
여기서, 두개의 메모리 셀 블록은 두개의 블록 선택 트랜지스터를 사이에 두고 상호 대향하여 배치되어 있다. 각 메모리 셀 블록 내의 메모리 셀 블록의 종단에 있는 상부 전극 사이의 거리는 두개의 블록 선택 트랜지스터의 길이에 상당하고, 메모리 셀 블록 내의 통상의 캐패시터 부분의 상부 전극 사이의 거리의 1.5배에 상당한다. 그 때문에, 메모리 셀 블록 종단에 있는 상부 전극은 다른 통상의 상부 전극의 70%에서 90%로 축소된다.
여기서, 종래의 강유전체 반도체 기억 장치의 제조 공정 중에서, 상부 전극 형성의 상태를 도 40에 나타낸다. 도 40의 (a)는 상부 전극 재료 상에 원하는 형상으로 패터닝한 레지스트의 상면도이다. 도면 중에서 좌측 두개의 레지스트(190, 191)는 블록 선택 트랜지스터에 면하며, 다른 레지스트(192, 193)끼리의 사이의 이격 거리 M보다도 큰 이격 거리 L을 그 상호간에 갖고 있다.
상기 도 40의 (a)의 "Y-Z"선 상의 단면도가 도 40의 (b)에 도시된다. 여기서는, 하부 전극 재료(194) 상에 강유전체막(195)이 설치되어 있는, 상기 강유전체 재료(195) 상에 상부 전극 재료(196)가 설치되어 있다. 이 상부 전극 재료(196) 상에 상부 전극을 형성하기 위한 레지스트(190, 191, 192, 193)가 형성되어 있다.
상기 도 40의 (a), 도 40의 (b) 중에서 점선으로 나타내어진 부분은 상부 전극 형성용 레지스트가 여분으로 에칭되는 영역을 나타낸다. 만약, 등간격으로 상부 전극이 형성되면, 점선 부분은 상부 전극 형성용 레지스트로서 형성되는 영역이다.
상부 전극용 레지스트를 형성한 후, 각 상부 전극은 각 레지스트를 이용하여 형성한다. 상부 전극 형성 후, 강유전체막, 하부 전극이 순서대로 형성된다. 이 제조 순서 때문에, 먼저 형성되는 상부 전극은 강유전체막 및 하부 전극보다도 작다. 즉, 강유전체막이나 하부 전극의 중요하지 않은 부분을 상측으로부터 제거하기 위해 강유전체막 상에 상부 전극이 존재하지 않은 부분을 설치할 필요가 있기 때문에 상부 전극은 강유전체막보다도 작게 형성된다.
도 35 중에서 "S-T"선 상에서의 단면도는 도 36에 도시된다. 도 37에서는 도 36에 도시된 메모리 셀 블록에 인접한 다른 메모리 셀 블록인 도 35 내의 "U-V"선 상 및 그 연장선 상의 단면이 도시된다. 상기 메모리 셀 블록도 마찬가지로 블록 선택 트랜지스터와, 메모리 셀을 구비하고 있다.
제2 블록 선택 트랜지스터는 각각이 반도체 기판(103) 상에 형성된 제4 게이트(130), 제5 불순물 확산층(131), 및 제6 불순물 확산층(132)을 구비한다.
제3 비트선 컨택트 배선(133)은 제5 불순물 확산층(131)에 접속되어 있다. 제2 금속 배선 컨택트(134)는 제3 비트선 컨택트 배선(133)에 접속되어 있다. 제4 비트선 컨택트 배선(135)은 제2 금속 배선 컨택트(134)에 접속되어 있다. 제2 비트선(136)은 제4 비트선 컨택트 배선(135)에 접속되어 있다.
소자 분리 절연막(137)은 반도체 기판(103) 상에 제6 불순물 확산층(132)에인접하여 형성되어 있다. 통과 워드선(100)이 상기 소자 분리 절연막(137) 상에 형성되어 있어, 상기 통과 워드선(100)은 도 36에 도시된 메모리 셀 블록에서는 블록 선택 트랜지스터의 제1 게이트(100)로 되어 있다.
제3 셀 트랜지스터는 각각이 반도체 기판(103) 상에 형성된 제7 불순물 확산층(138), 제2 게이트 (108) 및 제8 불순물 확산층(139)을 구비하고 있다. 여기서, 제7 불순물 확산층(138)은 소자 분리 절연막(137)에 접하여 설치되어 있다.
제3 캐패시터는 각각이 제8 불순물 확산층(139) 및 제2 게이트(108) 상측에 형성된 제3 하부 전극(140), 제3 강유전체막(141), 제3 상부 전극(142)을 구비하고 있다. 제3 하부 전극(140)은 제3 폴리실리콘 플러그(143)를 통해 제8 불순물 확산층(139)에 접속되어 있다.
제3 셀 트랜지스터와 제3 캐패시터로 제3 메모리 셀을 구성하고 있다.
제2 컨택트 플러그(144)는 제7 불순물 확산층(138)에 접속되어 있다. 제2 금속 배선(145)은 제2 컨택트 플러그(144)에 접속되어 있다. 제3 금속 컨택트(146)는 제3 상부 전극(142)과 제2 금속 배선(145) 사이에 설치되고, 각각에 접속되어 있다.
제4 셀 트랜지스터는 제8 불순물 확산층(139), 제3 게이트(118) 및 제9 불순물 확산층(147)을 구비하고 있다.
제3 하부 전극(140) 및 제4 강유전체막(141)은 제3 게이트(118) 및 제8 불순물 확산층(139)의 상측에 형성되어 있다.
제4 캐패시터는 제3 하부 전극(140)과, 제3 강유전체막(141)과, 제3 강유전체막(141) 상에서 제3 게이트(118) 상측에 형성된 제4 상부 전극(148)을 구비하고 있다.
제4 셀 트랜지스터와 제4 캐패시터로, 제4 메모리 셀을 구성하고 있다.
제4 금속 컨택트(149)가 제4 상부 전극(148) 상에 형성된다. 제3 금속 배선 (150)은 제4 금속 컨택트(149) 상에 형성된다.
제3 컨택트 플러그(151)는 제6 불순물 확산층(132) 상에 형성되고, 제2 금속 배선(145)에 접속된다. 이렇게 함으로써 제2 블록 선택 트랜지스터에 메모리셀 블록 종단의 제3 메모리 셀이 접속된다.
도 37에 도시된 구성으로는, 상부 전극과 불순물 확산층을 접속하는 금속층과 단면 상에서 동일 계층의 금속 배선층인 제2 금속 배선(145)을 이용하여 소자 분리 영역(137)을 사이에 두고 제6 불순물 확산층(132)과 제7 불순물 확산층(138)을 접속하고 있다. 그 때문에, 계층 워드선 등의 다른 워드선을 설치하는 경우에는, 상기 제2 금속 배선(145) 및 그 상측의 제2 비트선(136) 이외에 추가하여 다른 계층의 배선을 설치할 필요가 있다. 이와 같이 소자 분리 영역을 걸치는 배선, 계층 워드선, 비트선의 3계층의 배선을 설치하는 것은 부적합한 상황이다. 이와 같이 배선 계층 수를 증가시키는 것은 제조 공정의 복잡화도 초래한다.
여기서, COP 타입(Capacitor On Plug)의 구조를 이용한 경우, 오프셋 타입의 구조에 비교하여, 메모리 셀 면적을 반으로 축소할 수 있다. 그러나, 이 경우 메모리 셀 영역 내에서의 블록 선택 트랜지스터의 면적비가 증가한다. 또한, 제2 금속 배선(145)을 이용하여, 소자 분리 영역(137)을 사이에 두고, 제6 불순물 확산영역(132)과 제7 불순물 확산 영역(138)을 접속하는 경우에는 블록 선택 트랜지스터의 면적은 제2 금속 배선(145)의 밀도에 따라 결정된다.
상술된 바와 같이 제2 컨택트 플러그(144)와 제3 금속 컨택트(146) 사이의 거리, 제2 컨택트 플러그(144)와 제4 금속 컨택트(149) 사이의 거리 또는 제2 금속 배선(145)과 제3 금속 배선(150)과의 거리에 기초하여 메모리 셀 면적은 주로 결정되고, 증가된다. 이에 대하여, 제2 컨택트 플러그(144)와 제2 게이트(108)사이의 거리, 또는 제5 게이트와 제7 불순물 확산층(138)의 최원단의 거리는 메모리 셀 면적에는 현저한 영향은 미치지 않는다.
이어서 도 38에는 플레이트선 근방에서, 두개의 메모리 셀 블록이 배치된 상면도가 도시된다. 도 38 중에서 "W-X"선 상에서의 단면도가 도 39에 도시된다.
도 39에 도시된 바와 같이 메모리 셀 블록은 복수의 메모리 셀을 갖고 있다. 메모리 셀 블록의 종단에 있는 제5 셀 트랜지스터는 각각이 반도체 기판(103) 상에 형성된 제10 불순물 확산층(160), 제5 게이트(161) 및 제11 불순물 확산층(162)을 구비하고 있다.
메모리 셀 블록의 종단으로부터 2번째에 위치하는 제6 셀 트랜지스터는 각각이 반도체 기판(103) 상에 형성된 제11 불순물 확산층(162), 제6 게이트(163), 제12 불순물 확산층(164)을 구비하고 있다.
메모리 셀 블록의 종단으로부터 3번째에 위치하는 제7 셀 트랜지스터는 각각 상기 반도체 기판(103) 상에 형성된 제12 불순물 확산층(164), 제7 게이트(165), 제13 불순물 확산층(166)을 구비하고 있다.
제4 금속 컨택트(167)는 제10 불순물 확산층(160)과, 상기 제10 불순물 확산층(160) 상측에 형성된 제1 플레이트선(168)에 접속되어 있다.
다른 메모리 셀 블록에 접속된 제2 플레이트선(169)은 제11 불순물 확산층(162) 상측에 형성되고, 제1 플레이트선(168)과 수직 방향에서 동일 위치에 배치되어 있다.
제5 캐패시터는 각각이 제10 불순물 확산층 상측에 형성된 제4 하부 전극(170)과, 제4 강유전체막(171)과, 제5 상부 전극(172)을 구비하고 있다.
제5 메모리 셀은 제5 셀 트랜지스터와 제5 캐패시터를 구비하고 있다.
제6 캐패시터는 각각이 제11 불순물 확산층(162) 및 제6 게이트(163) 상측에 형성된 제5 하부 전극(174), 상기 제5 하부 전극(174) 상에 형성된 제5 강유전체막(175), 상기 제5 강유전체막(175) 상에 형성된 제6 상부 전극(176)을 구비하고 있다. 제5 하부 전극(174)은 제4 폴리실리콘 플러그(177)을 통해 제11 불순물 확산층(162)에 접속되어 있다.
제5 금속 컨택트(178)는 제12 불순물 확산층(164)에 접속되어 있다. 제4 금속 배선(179)은 제5 금속 컨택트(178)에 접속되어 있다. 제6 금속 컨택트(180)는 제6 상부 전극(176)과 제4 금속 배선(179) 사이에 형성되고, 이들에 접속되어 있다.
제6 메모리 셀은 제6 셀 트랜지스터와 제6 캐패시터를 구비하고 있다.
제7 캐패시터는 각각이 제13 불순물 확산층(166) 및 제7 게이트(165) 상측에 형성된 제6 하부 전극(181), 상기 제6 하부 전극(181) 상에 형성된 제6강유전체막(182), 상기 제6 강유전체막(182) 상에 형성된 제7 상부 전극(183)을 구비하고 있다. 제6 하부 전극(181)은 제5 폴리실리콘 플러그(184)를 통해 제13 불순물 확산층(166)에 접속되어 있다. 제7 금속 컨택트(185)는 제7 상부 전극(183)과 제4 금속 배선(179) 사이에 설치되고, 이들에 접속되어 있다.
제7 메모리 셀은 제7 셀 트랜지스터와 제7 캐패시터를 구비하고 있다.
이러한 구조에 있어서, 제5 상부 전극(172)과 제6 상부 전극(176) 사이의 거리 L은 제6 상부 전극(176)과 제7 상부 전극(183) 사이의 거리 M보다도 커진다. 상기 거리의 차이는 제5 상부 전극(172)이 제5 게이트(161)로부터 수평 방향에 있어서, 이격하는 것에 의한다. 거리 M은 동일한 메모리 셀 블록 내에서 인접하여 배치된 메모리 캐패시터끼리의 거리와 같다.
마이크로 로딩 효과에 의해, 제5 상부 전극(172)은 동일 메모리 셀 블록 내의 제6 상부 전극(176), 제7 상부 전극(183)이나 다른 상부 전극과 비교하여 작게 형성되어 있다. 제5 상부 전극(172)의 크기가 다른 상부 전극에 비교하여 다르므로, 제5 메모리 캐패시터는 특성이 열화할 가능성이 있다.
이상과 같은 종래의 반도체 기억 장치에서는 다음과 같은 문제가 생긴다.
종래의 메모리 셀 블록 종단의 블록 셀렉터부에서는 블록 선택 트랜지스터가 배치되고, 캐패시터는 설치되지 않는다. 이 때문에, 등간격으로 설치되어 있던 캐패시터가 존재하지 않기 때문에, 메모리 셀의 주기성이 무너지게 된다. 종래의 메모리 셀의 블록 종단에서는 메모리 셀의 주기성이 무너져, 캐패시터 사이의 거리는통상의 캐패시터 사이의 거리보다도 블록 선택 트랜지스터가 있는 만큼 커진다.
사용하는 캐패시터가 셀의 주기가 무너지는 종단에 존재하면, 가공 시의 마이크로 로딩 효과에 따라, 상부 전극이나 하부 전극의 단면 형상이 변화하거나, 캐패시터 사이의 거리가 증대함으로써, 레지스트 치수의 변화에 따라 메모리 셀 블록 종단부에서의 캐패시터 특성의 열화가 우려된다.
레지스트 개구 면적이 비교적 큰 부분인 메모리 셀의 블록 종단에서는 다른 메모리 셀에 비교하여 에칭량이 커지고, 원하는 레지스트 형상을 얻을 수 없게 된다.
또한, 플레이트선 근방의 메모리 셀에서도 주기성이 유지되지 않기 때문에, 마찬가지로 메모리 특성에 미칠 영향이 우려된다.
또한 블록 선택 트랜지스터 근방에서 소자 분리 영역을 사이에 둔 불순물 영역을 접속하는데 금속 배선을 이용하는 것은 고집적화에 장해가 된다.
본 발명의 목적은 이상과 같은 종래 기술의 문제점을 해결하는 것에 있다.
특히, 본 발명의 목적은 메모리 셀의 캐패시터 특성을 메모리 셀 블록 내의 위치에 의존하지 않고, 균일하게 한 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 배선층 수를 증대시키지 않고, 블록 선택 트랜지스터부의 면적을 크게 하지 않고, 계층 워드선을 배치하여, 고밀도화된 반도체 기억 장치를 제공하는 것에 있다.
도 1은 제1 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 "A-B"선 상의 단면도.
도 2는 제1 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 상면도.
도 3은 제1 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 도 2의 우측 부분의 상면도.
도 4는 제1 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 "AR-BR"선 상의 단면도.
도 5는 제1 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 "C-D"선 상의 단면도.
도 6은 제1 실시예의 플레이트선 근방의 구성을 나타내는 상면도.
도 7은 제1 실시예의 플레이트선 근방의 구성을 나타내는 "E-F"선 상의 단면도.
도 8은 제2 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 상면도.
도 9는 제2 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 "G-H"선 상의 단면도.
도 10은 제2 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 "I-J"선 상의 단면도.
도 11은 제3 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 상면도.
도 12는 제3 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 "K-L"선 상의 단면도.
도 13은 제3 실시예의 플레이트선 근방의 구성을 나타내는 상면도.
도 14는 제3 실시예의 플레이트선 근방의 구성을 나타내는 "O-P"선 상의 단면도.
도 15는 본 발명의 제4 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 16은 본 발명의 제4 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 17은 본 발명의 제4 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 18은 본 발명의 제4 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 19는 본 발명의 제4 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 20은 본 발명의 제4 실시예의 반도체 기억 장치의 제조 방법의 일공정을나타내는 단면도.
도 21은 본 발명의 제4 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 22는 본 발명의 제4 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 23은 본 발명의 제5 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 상면도.
도 24는 본 발명의 제5 실시예의 블록 선택 트랜지스터 근방의 구성을 나타내는 "Q-R"선 상의 단면도.
도 25는 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 26은 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 27은 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 28은 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 29는 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 30은 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을나타내는 단면도.
도 31은 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 32는 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 33은 본 발명의 제6 실시예의 반도체 기억 장치의 제조 방법의 일공정을 나타내는 단면도.
도 34는 종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리의 구성을 나타내는 회로도.
도 35는 종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리의 블록 선택 트랜지스터 근방의 구성을 나타내는 상면도.
도 36은 종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리의 블록 선택 트랜지스터 근방의 구성을 나타내는 "S-T"선 상의 단면도.
도 37은 종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리의 블록 선택 트랜지스터 근방의 구성을 나타내는 "U-V"선 상의 단면도.
도 38은 종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리의 플레이트선 근방의 구성을 나타내는 상면도.
도 39는 종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리의 플레이트선 근방의 구성을 나타내는 "W-X"선 상의 단면도.
도 40의 (a)는 종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리의 제조 공정의 일 공정에서의 블록 선택 트랜지스터 또는 플레이트선 근방의 구성을 나타내는 상면도.
도 40의 (b)는 종래의 TC 병렬 유닛 직렬 접속형 강유전체 메모리의 제조 공정의 일 공정에서의 블록 선택 트랜지스터 또는 플레이트선 근방의 구성을 나타내는 "Y-Z"선 상의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 블록
2 : 워드선 선택 회로
3 : 센스 앰프
4 : 셀 트랜지스터
5 : 강유전체 캐패시터
6, 433 : 블록 선택 트랜지스터
10, 230, 300, 350 : 반도체 기판
11, 232, 302, 351 : 제1 불순물 확산층
12, 233, 303, 355 : 제2 불순물 확산층
13, 234, 304, 352 : 제1 게이트
14, 236, 306, 377 : 제3 불순물 확산층
15, 237, 307, 354 : 제2 게이트
16, 251, 321, 357 : 제4 불순물 확산층
17, 252, 331, 356 : 제3 게이트
18, 238, 308, 360 : 제1 하부 전극
19, 239, 309, 361 : 제1 강유전체막
20, 240, 310, 362 : 제1 상부 전극
21, 241, 311 : 제1 폴리실리콘 플러그
22, 242, 312, 368 : 제1 금속 플러그
23, 243, 313, 367 : 제1 금속층
24, 244, 314, 364, 374 : 제1 금속 컨택트
25, 254, 327, 363 : 제1 더미 상부 전극
26, 245, 315, 369 : 제2 하부 전극
27, 246, 316, 370 : 제2 강유전체막
28, 247, 317, 372 : 제2 상부 전극
29, 248, 318 : 제2 폴리실리콘 플러그
30, 249, 319, 366 : 제2 금속 컨택트
31, 323, 378 : 제1 비트선 플러그
32 : 제1 비트선 컨택트
33, 325 : 제2 비트선 플러그
34, 256, 381 : 제1 비트선
35 : 제1 소자 분리 영역
36, 322, 359 : 제1 통과 워드선
37, 263, 334 : 제3 하부 전극
38, 264, 335 : 제3 강유전체막
39, 278, 341 : 제2 더미 상부 전극
40, 260, 330, 377 : 제5 불순물 확산층
41, 267, 323, 337, 376 : 제2 금속 플러그
42, 338 : 제4 게이트
43, 261, 332 : 제6 불순물 확산층
44, 253, 333 : 제3 폴리실리콘 플러그
45, 276 : 제4 하부 전극
46, 277 : 제4 강유전체막
47, 265, 336 : 제3 상부 전극
48, 266, 342, 373 : 제3 금속 컨택트
49 : 제5 게이트
50, 269, 339 : 제7 불순물 확산층
51, 270 : 제4 상부 전극
52, 271, 374 : 제4 금속 컨택트
53, 272, 343, 413 : 제3 금속층
60, 257, 329, 382, 400, 401 : 절연층
61 : 제7 게이트
62 : 제10 불순물 확산층
63 : 제5 상부 전극
64 : 제5 금속 플러그
65 : 제5 금속층
66 : 제5 금속 컨택트
67 : 제8 게이트
68 : 제11 불순물 확산층
69, 262 : 제4 폴리실리콘 플러그
70 : 제5 하부 전극
71 : 제5 강유전체막
72 : 제6 상부 전극
73 : 제6 금속 컨택트
74 : 제12 불순물 확산층
75 : 제13 불순물 확산층
76 : 제5 폴리실리콘 플러그
77 : 제6 하부 전극
78 : 제6 강유전체막
79 : 제7 상부 전극
80 : 제7 금속 컨택트
81 : 제6 금속 플러그
82 : 제6 금속층
83 : 제14 불순물 확산층
84 : 제8 상부 전극
85 : 제8 금속 컨택트
86 : 제7 금속층
87, 280 : 제2 비트선
88 : 제15 불순물 확산층
89 : 제6 금속 플러그
90 : 제7 하부 전극
91 : 제7 강유전체막
92 : 제3 더미 상부 전극
93 : 제16 불순물 확산층
94 : 제9 게이트
95 : 제17 불순물 확산층
96 : 제6 폴리실리콘 플러그
97 : 제8 하부 전극
99 : 제8 강유전체막
200 : 제9 상부 전극
201 : 제7 금속 플러그
202 : 제10 게이트
203 : 제18 불순물 확산층
204 : 제7 폴리실리콘 플러그
205 : 제9 하부 전극
206 : 제9 강유전체막
207 : 제10 상부 전극
208 : 제9 금속 컨택트
209 : 제10 금속 컨택트
210 : 제8 금속층
211 : 제4 더미 상부 전극
212, 344 : 제1 플레이트선
213 : 제8 금속 플러그
214, 345 : 제2 플레이트선
215 : 제11 금속 컨택트
216 : 제11 상부 전극
217 : 제10 강유전체막
218 : 제10 하부 전극
231, 301, 420 : 제1 셀 트랜지스터
235, 305, 421 : 제2 셀 트랜지스터
250, 320 : 소자 분리 영역
252, 322, 359 : 통과 워드선
255, 328 : 제1 계층 워드선
260, 273, 415 : 제8 불순물 확산층
268, 324, 379 : 제2 금속층
273, 417 : 제9 불순물 확산층
274, 337, 412 : 제3 금속 플러그
275, 413 : 제4 금속층
325, 380 : 비트선 컨택트
326 : 비트선
340, 414 : 제4 금속 플러그
353 : 제1 소자 분리 영역
357, 410 : 제2 소자 분리 영역
358 : 제3 소자 분리 영역
365 : 제1의 1층째 금속층
367 : 제2의 1층째 금속층
375 : 제3의 1층째 금속층
379 : 제4의 1층째 금속층
411 : 제2 통과 워드선
416 : 제6 게이트
422 : 제2 블록 선택 트랜지스터
423, 431, 434 : 제3 셀 트랜지스터
424, 432, 435 : 제4 셀 트랜지스터
425 : 제5 셀 트랜지스터
426 : 제6 셀 트랜지스터
427 : 제7 셀 트랜지스터
428 : 제8 셀 트랜지스터
429 : 제9 셀 트랜지스터
430 : 제10 셀 트랜지스터
450, 451 : 컨택트
상기 목적을 달성하기 위해, 본 발명은 반도체 기판과, 상기 반도체 기판 상에 형성되고, 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 구비한 복수의 트랜지스터와, 상기 복수의 트랜지스터의 상층에 형성되고, 상기 제1 확산층에 접속된 하부 전극과, 상기 하부 전극 상에 적층된 강유전체막과, 상기 강유전체막 상에 형성되고, 상기 제2 확산층에 접속된 제1 상부 전극을 구비한 메모리 셀 단위가 여러개 직렬로 접속된 메모리 셀 블록과, 상기 메모리 셀 블록단에 형성된 블록 선택 트랜지스터와, 상기 블록 선택 트랜지스터 근방에 형성되며, 상기 메모리 셀 단위 중 상기 제1 상부 전극에 접속되지 않은 제2 상부 전극을 구비한 반도체 기억 장치이다.
본 발명의 다른 특징은 반도체 기판과, 상기 반도체 기판 상에 형성되고, 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 구비하고, 연속하여 직렬로 일단으로부터 타단에 접속된 복수의 메모리 트랜지스터를 구비한 메모리 트랜지스터군과, 일대일로 상기 복수의 제1 확산층에 접속된 복수의 플러그 전극과, 상기 반도체 기판 상에 형성되며, 상기 메모리 트랜지스터군 중 일단의 하나의 메모리 트랜지스터에 인접하여 설치되고, 확산층 및 게이트를 구비한 블록 선택 트랜지스터와, 상기 메모리 트랜지스터군 일단의 상기 제2 확산층에 접속된 제1 배선과, 상기 메모리 트랜지스터군 일단의 상기 메모리 트랜지스터의 상기 제1 확산층에 접속된 상기 플러그 전극에 접속된 하부 전극과, 상기 하부 전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성되고, 상기 제1 배선에 접속된 제1 상부 전극과, 상기 강유전체막 상에 형성되고, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 블록 선택 트랜지스터, 및 상기 제1 배선으로부터 분리된 제2 상부 전극과, 상기 반도체 기판, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 상부 전극, 상기 제2 상부 전극, 상기 강유전체막 및 상기 하부 전극 각각의 상측에 형성된 절연층을 구비하는 반도체 기억 장치이다.
본 발명의 또 다른 특징은 반도체 기판과, 상기 반도체 기판 상에 형성되고, 제1 확산층, 제2 확산층 및 게이트를 구비한 메모리 트랜지스터와, 상기 제1 확산층에 접속된 플러그 전극과, 상기 메모리 트랜지스터의 상기 제2 확산층에 접속된 제1 배선과, 상기 플러그 전극에 접속된 하부 전극과, 상기 하부 전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성되고, 상기 제1 배선에 접속된 제1 상부 전극과, 상기 강유전체막 상에 형성되고, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 배선으로부터 분리된 제2 상부 전극과, 상기 반도체 기판, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 상부 전극, 제2 상부 전극, 상기 강유전체막 및 상기 하부 전극 상에 형성된 절연층을 구비하는 반도체 기억 장치이다.
본 발명의 또 다른 특징은, 반도체 기판과, 상기 반도체 기판 상에 형성되고, 제1 확산층, 제2 확산층 및 게이트를 구비한 메모리 트랜지스터와, 상기 제1 확산층에 접속된 플러그 전극과, 상기 반도체 기판 상에 형성되며, 상기 메모리 트랜지스터에 근접하여 배치되며, 확산층 및 게이트를 구비한 블록 선택 트랜지스터와, 상기 메모리 트랜지스터의 제2 확산층에 접속된 제1 배선과, 상기 플러그 전극에 접속된 하부 전극과, 이 하부 전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성되고, 상기 제1 배선에 접속된 제1 상부 전극과, 상기 블록 선택 트랜지스터의 상기 게이트 상에 형성되고, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 블록 선택 트랜지스터 및 상기 제1 배선으로부터 분리된 제2 상부 전극과, 상기 반도체 기판, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 상부 전극, 상기 제2 상부 전극, 상기 강유전체막 및 상기 하부 전극 각각의 상측에 형성된 절연막을 구비하는 반도체 기억 장치이다.
본 발명의 또 다른 특징은 반도체 기판과, 상기 반도체 기판 상에 형성되고, 제1 확산층, 제2 확산층 및 제1 게이트를 구비한 제1 메모리 트랜지스터와, 상기 제1 확산층에 접속된 제1 플러그 전극과, 상기 반도체 기판 상에 형성되고, 또한 상기 메모리 트랜지스터에 인접하여 설치되고, 확산층 및 제2 게이트를 구비한 블록 선택 트랜지스터와, 상기 제1 메모리 트랜지스터의 상기 제2 확산층에 접속된 제1 배선과, 상기 제1 플러그 전극에 접속된 제1 하부 전극과, 상기 제1 하부 전극에 접속된 제1 강유전체막과, 상기 제1 강유전체막 상에 형성되며, 상기 제1 배선에 접속된 제1 상부 전극과, 상기 블록 선택 트랜지스터의 게이트 상측에 형성되고, 상기 제1 메모리 트랜지스터, 상기 제1 플러그 전극, 상기 블록 선택 트랜지스터 및 상기 제1 배선으로부터 분리되어 있는 제2 상부 전극과, 상기 반도체 기판 상에 형성되고, 제3 확산층 및 제4 확산층 및 제3 게이트를 구비한 제2 메모리 트랜지스터와, 상기 제3 확산층에 접속된 제2 플러그 전극과, 상기 제2 플러그 전극에 접속된 제2 하부 전극과, 상기 제2 하부 전극에 접속된 제2 강유전체막과, 상기 제2 메모리 트랜지스터의 상기 제3 확산층에 접속된 제2 배선과, 상기 제2 강유전체막 상에 형성되며, 상기 제2 배선에 접속된 제3 상부 전극과, 상기 제2 메모리트랜지스터 상측에 설치되고, 상기 제2 메모리 트랜지스터, 상기 제2 플러그 전극, 상기 블록 선택 트랜지스터, 상기 제1 배선 및 상기 제2 배선으로부터 분리된 제4 상부 전극과, 상기 반도체 기판, 상기 제1 메모리 트랜지스터, 상기 제2 메모리 트랜지스터, 상기 제1 플러그 전극, 상기 제2 플러그 전극, 상기 제1 상부 전극, 상기 제2 상부 전극, 제3 상부 전극, 제4 상부 전극, 제1 강유전체막, 제2 강유전체막, 제1 하부 전극 및 상기 제2 하부 전극 각각의 상측에 형성된 절연막을 구비하는 반도체 기억 장치이다.
본 발명의 또 다른 특징은 반도체 기판과, 상기 반도체 기판 상에 형성되며, 각각이 제1 확산층, 게이트, 상기 게이트를 사이에 두고 상기 제1 확산층에 대향하는 위치에 형성된 제2 확산층, 상기 제1 확산층에 접속된 플러그 전극, 상기 플러그 전극에 접속된 하부 전극, 상기 하부 전극 상에 형성된 강유전체막, 상기 제2 확산층에 접속된 배선층, 상기 배선층에 접속된 상부 전극을 구비하고, 직렬로 일단으로부터 타단에 걸쳐 접속된 복수의 메모리 셀과, 상기 복수의 메모리 셀의 일단에 인접하여 설치된 블록 선택 트랜지스터와, 상기 블록 선택 트랜지스터 상측에 설치되고, 상기 메모리 셀 및 상기 블록 선택 트랜지스터로부터 분리된 제1 도전층과, 상기 복수의 메모리 셀 타단에 인접하고, 또한 상기 메모리 셀의 상기 제1 확산층 상측에 설치되고, 상기 메모리 셀로부터 분리된 제2 도전층과, 상기 제2 도전층 상측에 설치된 플레이트 배선을 구비하는 반도체 기억 장치이다.
본 발명의 또 다른 특징은 반도체 기판과, 상기 반도체 기판 상에 설치되고, 제1 확산층, 제2 확산층 및 게이트를 구비한 메모리 트랜지스터와, 상기 제1 확산층에 접속된 플러그 전극과, 상기 반도체 기판 상에 형성되고, 상기 메모리 트랜지스터에 인접하여 설치되고, 확산층 및 게이트를 구비한 블록 선택 트랜지스터와, 상기 메모리 트랜지스터의 상기 제2 확산층에 접속된 제1 배선과, 상기 플러그 전극에 접속된 하부 전극과, 이 하부 전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 설치되고, 상기 제1 배선에 접속된 제1 상부 전극과, 상기 블록 선택 트랜지스터 및 상기 하부 전극 상측에 설치되고, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 블록 선택 트랜지스터 및 상기 제1 배선으로부터 분리되어 있는 제2 상부 전극과, 상기 반도체 기판, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 상부 전극, 상기 제2 상부 전극, 상기 강유전체막 및 상기 하부 전극 각각의 상측에 형성된 절연층을 구비하는 반도체 기억 장치이다.
본 발명의 또 다른 특징은 반도체 기판과, 상기 반도체 기판 상에 형성되고, 제1 확산층, 제2 확산층, 상기 제1 확산층 및 제2 확산층사이에 설치된 제1 게이트를 구비하고, 일단으로부터 타단에 직렬로 접속된 복수의 메모리 트랜지스터와, 상기 제1 확산층에 접속된 하부 전극, 상기 제1 하부 전극 상에 형성된 제1 강유전체막, 및 상기 제1 강유전체막 상에 형성되며, 상기 제2 확산층에 접속된 제1 상부 전극을 구비하고, 일단으로부터 타단에 직렬로 접속된 복수의 메모리 셀을 구비한 메모리 셀 블록과, 상기 반도체 기판 상에 형성되고, 상기 메모리 셀 블록의 일단의 메모리 트랜지스터의 제1 확산층에 인접하여 설치된 소자 분리 영역과, 상기 반도체 기판 상에 형성되며, 상기 소자 분리 영역에 인접하여 설치되고, 제3 확산층, 제4 확산층 및 제2 게이트를 구비한 블록 선택 회로와, 상기 소자 분리 영역 상에설치되고, 상기 메모리 셀 블록의 일단의 메모리 셀의 하부 전극 및 상기 제3 확산층에 접속된 제1 도전층을 구비하는 반도체 기억 장치이다.
본 발명의 또 다른 특징은, 반도체 기판 상에 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 구비한 트랜지스터를 형성하는 공정과, 상기 트랜지스터의 상측에 상기 제1 확산층에 접속된 하부 전극층을 형성하는 공정과, 상기 하부 전극층 상에 강유전체막을 형성하는 공정과, 상기 강유전체막 상에 상부 전극층을 형성하는 공정과, 이 상부 전극층을 제1 상부 전극과 제2 상부 전극에 형성하는 공정과, 상기 하부 전극층 및 강유전체막을 캐패시터 형상으로 형성하는 공정과, 제1 상부 전극을 상기 제2 확산층에 접속하는 배선층을 형성하는 공정과, 상기 반도체 기판, 트랜지스터, 하부 전극층, 강유전체막, 배선층, 제1 상부 전극 및 제2 상부 전극을 절연층으로 피복하여, 상기 제2 상부 전극을 상기 강유전체막 이외로부터 절연시키는 공정을 구비한 반도체 기억 장치의 제조 방법이다.
본 발명의 또 다른 특징은, 반도체 기판 상에 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 구비한 셀 트랜지스터를 형성하는 공정과, 상기 반도체 기판 상에 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제3 확산층 및 제4 확산층을 구비하고, 상기 셀 트랜지스터에 인접하는 블록 선택 트랜지스터를 형성하는 공정과, 상기 셀 트랜지스터 및 블록 선택 트랜지스터의 상측에 상기 제1 확산층에 접속된 하부 전극층을 형성하는 공정과, 상기 하부 전극층 상에 강유전체막을 형성하는 공정과, 상기 강유전체막 상에 상부전극층을 형성하는 공정과, 이 상부 전극층을 제1 상부 전극과 제2 상부 전극에 형성하는 공정과, 상기 하부 전극층 및 강유전체막을 캐패시터 형상으로 형성하는 공정과, 제1 상부 전극을 상기 제2 확산층에 접속하는 배선층을 형성하는 공정과, 상기 반도체 기판, 셀 트랜지스터, 블록 선택 트랜지스터, 하부 전극층, 강유전체막, 배선층, 제1 상부 전극 및 제2 상부 전극을 절연층으로 피복하여, 상기 제2 상부 전극을 상기 강유전체막 이외로부터 절연시키는 공정을 구비한 반도체 기억 장치의 제조 방법이다.
<발명의 실시예>
이어서, 도면을 참조하여, 본 발명의 실시예를 설명한다. 이하의 도면의 기재에 있어서, 동일하거나 유사한 부분에는, 동일하거나 유사한 부호를 붙인다. 단, 도면은 모식적인 것으로, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다르다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단하여야 할 것이다. 또한, 도면 상호 간에도 서로의 치수의 관계나 비율이 서로 다른 부분이 포함되어 있다.
(제1 실시예)
도 1 내지 도 7 및 도 34를 이용하여 제1 실시예를 설명한다. 도 1은, 강유전체 캐패시터를 구비한 반도체 기억 장치의 단면도이다. 도 2는 그 반도체 기억 장치의 상면도이다.
도 1은 도 2의 "A-B"선 상에서의 단면도에 상당한다. 도 3은 도 2에 계속되는 도 2 중앙으로부터 우측 방향의 반도체 기억 장치의 상면도이다. 도 4는 도 3내의 "AR-BR"선 상에서의 단면도이다.
도 1의 단면도 중 각 구성 요소는 도 2의 상면도 중 각 구성 요소의 가로 방향 위치에 대응하여, 도시되어 있다. 또한, 도 4의 단면도 중 각 구성 요소는 도 3의 상면도 중 각 구성 요소의 가로 방향 위치에 대응하여, 도시되어 있다.
본 실시예의 회로도는 도 34에 도시된다.
도 34에 도시된 바와 같이, 몇개의 개수의 메모리 셀 블록(1)이 한쌍의 비트선 BL, BLB 사이, 플레이트선 PL, PLB의 제1 한쌍 사이, 플레이트선 PLA, PLAB의 두번째 한쌍의 사이, 몇개의 그룹의 워드선 WL1, WL2, . . . , WL8, WLA1, WLA2, . . . , WLA8 사이, 블록 선택선 BS, BSB, BSA, BSAB의 몇개의 한쌍사이에 배치된다.
각 워드선은 워드선 선택 회로(2)에 접속된다. 워드선 선택 회로(2)는 계층 워드선 MWL에 접속된다. 비트선 쌍 BL, BLB는 센스앰프 회로(3)에 접속된다. 각 메모리 셀 블록(1)은 다수의 셀 트랜지스터(4), 셀 트랜지스터와 동일한 개수의 다수의 강유전체 캐패시터(5), 및 블록 선택 트랜지스터(6)를 구비하고 있다.
여기서, 하나의 메모리 셀 블록(1) 중 셀 트랜지스터(4) 및 강유전체 캐패시터(5)의 개수는 통상 8 또는 16개이지만, 다른 개수도 경우에 따라 적절하게 설정할 수 있다. 각 셀 트랜지스터(4)는 각각의 메모리 셀 블록(1) 내에서 직렬로 접속되어 있다. 셀 트랜지스터(4)의 각 게이트는 각각 하나의 워드선에 접속되어 있다.
도 1에 도시된 바와 같이 P형 반도체 기판(10)이 준비되어 있다. 제1 블록 선택 트랜지스터(6)는 제1 불순물 확산층(11), 제2 불순물 확산층(12), 및 제1 게이트(13)를 구비하고 있다.
제1 셀 트랜지스터(420)는 제2 불순물 확산층(12), 제3 불순물 확산층(14), 및 제2 게이트(15)를 구비하고 있다.
제2 셀 트랜지스터(421)는 제3 불순물 확산층(14), 제4 불순물 확산층(16), 및 제3 게이트(17)를 구비하고 있다.
제1 캐패시터는 제1 하부 전극(18), 제1 강유전체막(19), 및 제1 상부 전극(20)을 구비하고 있다. 제1 하부 전극(18)은 제1 게이트(13), 제2 불순물 확산층(12), 및 제2 게이트(15) 상측에 형성되고, 제1 폴리실리콘 플러그(21)를 통해 제2 불순물 확산층(12)에 접속되어 있다.
제1 금속 플러그(22)는 제3 불순물 확산층(14)에 접속되어 있다. 제1 금속층(23)은 제1 금속 플러그(22)에 접속되어 있다. 제1 금속층(23)은 또한, 제1 금속 컨택트(24)를 통해 제1 상부 전극(20)에 접속되어 있다.
제1 셀 트랜지스터(420)와 제1 캐패시터가 제1 메모리 셀로서 동작한다.
제1 더미 상부 전극(25)은 제1 강유전체막(19) 상에서, 제1 게이트(13) 상측에 형성되어 있다. 상기 제1 더미 상부 전극(25)은, 제1 블록 선택 트랜지스터(6), 제1 셀 트랜지스터(420), 제2 셀 트랜지스터(421)는 분리되어 있다.
제2 캐패시터는 각각 제3 게이트(17) 및 제4 불순물 확산층(16) 상측에 형성된 제2 하부 전극(26), 제2 강유전체막(27), 및 제2 상부 전극(28)을 구비하고 있다.
제2 하부 전극(26)은 제2 폴리실리콘 플러그(29)를 통해 제4 불순물 확산층(16)에 접속되어 있다. 제2 상부 전극(28)은 제2 금속 컨택트(30)를 통해 제1 금속층(23)에 접속되어 있다.
제2 셀 트랜지스터(421)와 제2 캐패시터가 제2 메모리 셀로서 동작한다.
이들 제1 블록 선택 트랜지스터(6), 제1 메모리 셀 및 제2 메모리 셀은 하나의 메모리 셀 블록에 포함된다. 또한 도 1 중 우측 방향으로, 캐패시터와 그 하측의 셀 트랜지스터가 반복하여, 하나의 메모리 셀 블록 내의 메모리 셀 수만큼 배치되어 있다. 또한 상기 메모리 셀 블록이 여러개 반복되어 동일 방향으로 배치되어 있다.
제1 비트선 플러그(31)는 제1 불순물 확산층(11)에 접속되어 있다. 제1 비트선 컨택트(32)는 상기 제1 비트선 플러그(31)에 접속되어 있다. 제2 비트선 플러그(33)는 상기 제1 비트선 컨택트(32)에 접속되어 있다.
제1 비트선(34)은 제1 블록 선택 트랜지스터(6), 제1 메모리 셀, 및 제2 메모리 셀 상측에 형성되고, 제2 비트선 플러그(33)에 접속되어 있다.
제1 소자 분리 영역(35)은 반도체 기판(10) 상에 형성되고, 제1 불순물 확산층(11)에 인접되어 있다.
제1 통과 워드선(36)은 상기 제1 소자 분리 영역(35) 상에 형성되어 있다.
제5 불순물 확산층(40)은 반도체 기판(10) 상에 형성되고, 상기 제1 소자 분리 영역(35)의 제1 불순물 확산층(11)에 면한 면과 반대측 면에 인접되어 있다.
제2 금속 플러그(41)는 제5 불순물 확산층(40) 및 제1 비트선 컨택트(32)에접속되어 있다.
제4 게이트(42)는 반도체 기판(10) 상에 형성되고, 제5 불순물 확산층(40)에 인접되어 있다.
제6 불순물 확산층(43)은 반도체 기판(10) 상에 형성되고, 제4 게이트(42)에 인접되어 있다.
제2 블록 선택 트랜지스터(422)는 제5 불순물 확산층(40), 제6 불순물 확산층(43) 및 제4 게이트(42)로부터 형성된다.
제6 불순물 확산층(43)에 인접하여, 제2 소자 분리 영역(410)이 형성된다. 상기 제2 소자 분리 영역(410) 상에 제2 통과 워드선(411)이 형성되어 있다.
제3 하부 전극(37)은 상기 제2 통과 워드선(411) 상측에 형성되어 있다. 제 3 강유전체막(38)은 상기 제3 하부 전극(37) 상에 형성되어 있다. 제2 더미 상부 전극(39)은 상기 제3 강유전체막(38) 상에 형성되어 있다.
제2 소자 분리 영역(410)에 인접하여, 제7 불순물 확산층(50)이 반도체 기판(10) 상에 형성되어 있다. 제5 게이트(49)는 반도체 기판(10) 상에 형성되고, 제7 불순물 확산층(50)에 인접되어 있다. 상기 제5 게이트(49)에 인접하여, 제8 불순물 확산층(415)이 형성되어 있다.
제3 셀 트랜지스터(423)는 제7 불순물 확산층(50), 제8 불순물 확산층(415) 및 제5 게이트(49)를 포함하고 있다.
제3 폴리실리콘 플러그(44)는 제8 불순물 확산층(415)에 접속되어 있다. 제4 하부 전극(45)은 제3 폴리실리콘 플러그(44)에 접속되고, 제5 게이트(49) 및제8 불순물 확산층(415) 상측에 설치되어 있다.
제4 강유전체막(46)은 제4 하부 전극(45) 상에 형성되어 있다. 제3 상부 전극(47)은 제4 강유전체막(46) 상에 형성되어 있다. 상기 제3 상부 전극(47)은 제3 금속 컨택트(48)를 통해 제4 금속층(413)에 접속되어 있다.
제3 캐패시터는 제4 하부 전극(45), 제4 강유전체막(46), 및 제3 상부 전극(47)을 구비하고 있다.
제6 게이트(416)는 제8 불순물 확산층(415)에 인접하여, 반도체 기판(10) 상에 설치된다. 상기 제6 게이트(416)에 인접하여, 제9 불순물 확산층(417)이 설치된다.
제4 셀 트랜지스터(424)는, 제8 불순물 확산층(415), 제6 게이트(416) 및 제9 불순물 확산층(417)을 포함한다.
제4 상부 전극(51)은 제4 강유전체막(46) 상, 또한 제6 게이트(416) 상측에 형성되어 있다. 제4 금속 컨택트(52)는 제4 상부 전극(51) 상에 형성되어 있다. 제3 금속층(53)은 제6 게이트(416) 및 제9 불순물 확산 영역(417) 상측에 형성되고, 제4 금속 컨택트(52)에 접속되어 있다.
제4 캐패시터는 제4 하부 전극(45), 제4 강유전체막(46), 및 제4 상부 전극(51)을 구비하고 있다.
제6 불순물 확산층(43)에는 제3 금속 플러그(412)가 접속되어 있다. 상기 제3 금속 플러그(412)는 제4 금속층(413)에 접속되어 있다. 또한, 제7 불순물 확산층(50)에는 제4 금속 플러그(414)가 접속되어 있다. 상기 제4 금속 플러그(414)는 제4 금속층(413)에 접속되어 있다.
또한, 제2 블록 선택 트랜지스터(422) 및 제3 캐패시터, 제4 캐패시터, 제2 더미 상부 전극(39), 제3 셀 트랜지스터(423), 및 제4 셀 트랜지스터(424)는 동일 메모리 블록 내에 설치되어 있으며, 도면 중 좌측 방향으로 캐패시터와 그 하측의 셀 트랜지스터가 반복하여, 동일한 메모리 셀 블록 내에서 메모리 셀 수만큼 배치되어 있다. 또한 메모리 셀 블록은 여러개가 연속하여 도 1 중에서 좌측 방향으로 배치되어 있다.
도 1 및 도 2에서 나타내여진 각 구성 요소는 절연층(60)으로 피복되어 있다.
상술된 바와 같이, 제1 더미 상부 전극(25)은 제1 금속층(23)이나 다른 어떤 금속층으로부터도 분리되어 있다. 이 때문에, 제1 더미 상부 전극(25)은 캐패시터로서 동작을 행하지 않는다.
이 실시예에서는, 제1 더미 상부 전극(25) 하측에는 강유전체막 및 하부 전극이 존재하고 있다. 그러나, 더미 상부 전극 하측에는 강유전체막이나 하부 전극이 반드시 존재할 필요는 없다. 더미 상부 전극은 절연층 상에 형성되어도 좋고, 강유전체막 없이도 하부 전극 상에 형성되어도 좋고, 하부 전극없이도 강유전체막 상에 형성되어도 좋다.
더미 상부 전극의 크기는 다른 상부 전극의 크기와 동일해도 좋다. 또한, 경우에 따라 더미 상부 전극의 크기는 다른 상부 전극보다 크든 작든 상관없다.
상술된 구성에서는, 제1 더미 상부 전극(25) 하에는 인접하는 다른 메모리셀에 공통적으로 사용되는 강유전체막 및 하부 전극이 존재한다. 그러나, 더미 상부 전극밑에 개별의 강유전체막 및 하부 전극을 설치해도 좋다.
도 2에서, 하부 전극(18, 26, 45)의 짧은 방향의 폭은 예를 들면 약 1.2㎛ 이다. 상부 전극(20, 28, 47, 51) 및 제1 더미 상부 전극(25)의 짧은 방향의 폭은 예를 들면 약 1.0㎛ 이다. 하부 전극(18, 26, 45)의 길이 방향의 길이는 예를 들면 약 2.2㎛ 이다. 상부 전극(20, 28, 47, 51)의 길이 방향의 길이는 예를 들면 약 1.0㎛ 이다. 제1 더미 상부 전극(25)의 길이 방향의 길이는 예를 들면 약 0.5㎛이다.
도 1 중에서 하부 전극(18, 26, 37, 45)의 두께는 예를 들면 약 0.1㎛에서 약 0.2㎛이다. 강유전체막(19, 27, 38, 46)의 두께는 예를 들면 약 0.1㎛에서 약 0.3㎛ 이다. 상부 전극(20, 28, 47, 51) 및 제1 및 제2 더미 상부 전극(25, 39)의 두께는 약 0.1㎛에서 약 0.2㎛이다.
게이트(13, 15, 17, 36, 42, 49, 411, 416)의 두께는 약 0.2㎛이다. 폴리실리콘 플러그(21, 29, 44)의 두께는 약 0.6㎛ 이다. 상부 전극(20, 28, 47, 51)의 상표면으로부터 금속층(23, 32, 53, 413) 하부 표면까지의 거리는 예를 들면 약 0.5㎛이다. 금속층(23, 32, 53, 413)의 두께는 예를 들면 약 0.4㎛이다. 금속층(23, 32, 53, 413)의 상부 표면으로부터 비트선(34)의 하부 표면까지의 거리는 예를 들면 약 0.5㎛이다.
일반적으로 상부 전극은 그 면적이 하부 전극이나 강유전체막의 면적보다도 작게 되어 있다. 왜냐하면, 두개의 상부 전극이 하나의 강유전체막 및 하부 전극상에 형성되기 때문이다. 제조 공정 중 순서대로 이들의 크기가 정해진다. 제조 공정 중에서, 먼저 상부 전극이 원하는 형상으로 에칭된다. 이어서, 강유전체막 및 하부 전극이 원하는 형상으로 에칭된다. 만약, 제조 공정의 순서가 변경이 되면, 상부 전극은 강유전체막이나 하부 전극보다도 커질 수 있다. 그와 같은 경우 하나의 상부 전극은 인접하는 두개의 메모리 셀에 공유된다.
상기 각 구성 요소의 특정한 사이즈는 어디까지나 일례로서, 설계, 사양에 따라 변경될 수 있다.
이어서 도 3 및 도 4에, 도 1 및 도 2에 나타내여진 구조 각각에서의 우측 부분의 반도체 기억 장치를 나타내고 있다. 제5 셀 트랜지스터(425)는 각각이 반도체 기판(10) 상에 형성된 제4 불순물 확산층(16), 제7 게이트(61), 및 제10 불순물 확산층(62)을 구비하고 있다. 제7 게이트는 제4 불순물 확산층(16)에 인접되어 있다.
제5 상부 전극(63)은 제2 강유전체막(27) 상 및 제7 게이트(61) 상측에 형성된다. 제5 금속 플러그(64)는 제10 불순물 확산층(62)에 접속된다. 제5 금속층(65)은 제5 상부 전극(63) 및 제10 불순물 확산층(62) 상측에 형성되며, 제5 금속 플러그(64)에 접속된다. 제5 금속 컨택트(66)는 제5 상부 전극(63)과 제5 금속층(65) 사이에 설치되고, 이들에 접속되어 있다.
제5 캐패시터는 제2 하부 전극(26), 제2 강유전체막(27) 및 제5 상부 전극(63)을 구비하고 있다.
제5 메모리 셀은 제5 셀 트랜지스터(425)와 제5 캐패시터를 구비하고 있다.
제6 셀 트랜지스터(426)는 각각이 반도체 기판(10) 상에 형성된 제10 불순물 확산층(62), 제8 게이트(67), 및 제11 불순물 확산층(68)을 구비하고 있다. 제8 게이트(67)는 제10 불순물 확산층(62)에 인접하고, 제11 불순물 확산층(68)은 제8 게이트(67)에 인접하고 있다.
제4 폴리실리콘 플러그(69)는 제11 불순물 확산층(68)에 접속하고 있다. 제5 하부 전극(70)은 제4 폴리실리콘 플러그(69)에 접속되고, 제7 게이트(67) 및 제11 불순물 확산층(68) 상측에 형성되어 있다. 제5 강유전체막(71)은 제5 하부 전극(70) 상에 형성되어 있다. 제6 상부 전극(72)은 제5 강유전체막(71) 상, 및 제8 게이트(67) 상측에 형성되어 있다. 제6 금속 컨택트(73)는 제5 금속층(65)과 제6 상부 전극(72) 사이에 형성되고, 이들에 접속되어 있다.
제6 캐패시터는 제5 하부 전극(70), 제5 강유전체막(71) 및 제6 상부 전극(72)을 구비하고 있다.
제6 메모리 셀은 제6 셀 트랜지스터(426)와 제6 캐패시터를 구비하고 있다.
상기 구성에서, 제1 더미 상부 전극(25)과 제1 상부 전극(20) 사이의 거리 및 제2 상부 전극(28)과 제5 상부 전극(63) 사이의 거리는 "X"로 설정된다. 제1 상부 전극(20)과 제2 상부 전극(28) 사이의 거리는 "Y"로 설정된다. 제1 상부 전극(20)과 제2 상부 전극(28) 사이에는 제1 금속 플러그(22)가 존재하기 때문에, 통상적으로는 거리 "Y"는 거리 "X"보다도 커진다. 제1 하부 전극(18)과 제2 하부 전극(26) 사이에 제1 금속 플러그(22)를 제조하기 위해 스페이스 마진이 필요하게 된다.
도 2에서, "C-D"선으로 나타내는 단면이 단면도로서 도 5에 도시된다. 도 2의 가로 방향 위치에 대응한 위치에 도 5의 각 구성이 나타내어져 있다. 여기서는 도 1, 및 도 4에서 도시된 단면에 나타낸 메모리 셀 블록에 그 길이 방향으로 상호 평행하게 인접하는 메모리 셀 블록이 나타내어져 있다.
제7 셀 트랜지스터(427)는 각각이 반도체 기판(10) 상에 형성된 제2 게이트 (15), 제12 불순물 확산층(74), 및 제13 불순물 확산층(75)을 구비한다. 제12 불순물 확산층(74) 및 제13 불순물 확산층(75)은 제2 게이트(15)에 인접하고 있다.
제5 폴리실리콘 플러그(76)는 제13 불순물 확산층(75)에 접속되어 있다. 제6 하부 전극(77)은 제5 폴리실리콘 플러그(76)에 접속되고, 제2 게이트(15) 및 제13 불순물 확산층(75) 상측에 형성된다.
제6 강유전체막(78)은 제6 하부 전극(77) 상에 형성된다. 제7 상부 전극(79)은 제6 강유전체막(78) 상 및 제2 게이트(15) 상측에 형성되어 있다.
제7 금속 컨택트(80)는 제7 상부 전극(79) 상에 형성되어 있다. 제6 금속 플러그(81)는 제12 불순물 확산층(74)에 접속되어 있다.
제6 금속층(82)은 제2 게이트(15) 및 제12 불순물 확산층(74) 상측에 형성되고, 제7 금속 컨택트(80) 및 제5 금속 플러그(81)에 접속되어 있다. 제7 캐패시터는 제6 하부 전극(77), 제6 강유전체막(78) 및 제7 상부 전극(79)을 구비하고 있다.
제7 메모리 셀은 제7 셀 트랜지스터(427) 및 제7 캐패시터를 구비하고 있다.
제8 셀 트랜지스터(428)는 제3 게이트(17), 제13 불순물 확산층(75), 및제14 불순물 확산층(83)을 구비하고 있다. 제13 불순물 확산층(75) 및 제14 불순물 확산층(83)은 제3 게이트(17)에 인접하고 있다.
제6 하부 전극(77) 및 제6 강유전체막(78)은 제3 게이트(17) 상측에 형성되어 있다. 제8 상부 전극(84)은 제6 강유전체막(78) 상 및 제3 게이트(17) 상측에 형성되어 있다. 제8 금속 컨택트(85)는 제8 상부 전극(84) 상에 형성되어 있다.
제6 금속층(86)은 제3 게이트(17) 및 제14 불순물 확산층(83) 상측에 형성되고, 제8 금속 컨택트(85)에 접속되어 있다. 제8 캐패시터는 제6 하부 전극(77), 제6 강유전체막(78), 및 제8 상부 전극(84)을 구비하고 있다.
제8 메모리 셀은 제8 셀 트랜지스터(428)와 제8 캐패시터를 구비하고 있다.
제2 비트선(87)은 제5 금속층(82) 및 제7 금속층(86) 상측에 형성되어 있다.
제15 불순물 확산층(88)은 반도체 기판(10) 상에 형성되고, 제1 소자 분리 영역(35)에 인접하고 있다. 제6 금속 플러그(89)는 제15 불순물 확산층(88) 및 제6 금속층(82)에 접속되어 있다.
제7 하부 전극(90)은 제1 소자 분리 영역(35) 상측에 형성되어 있다. 제7 강유전체막(91)은 제7 하부 전극(90) 상에 형성되어 있다. 제3 더미 상부 전극(92)은 제7 강유전체막(91) 상에 형성되고, 다른 트랜지스터로부터 분리되어 있다.
도 5에 도시된 구성은 절연층(60)에 의해 피복되어 있다.
상술된 구성은 도면 중에 길이 방향으로 반복되어 배치되어 있다.
여기서, 제6 금속층(82)은 제12 불순물 확산층(74)과 제15 불순물확산층(88)을 접속하는 데 사용되고 있다.
도 1에서, 블록 선택 트랜지스터(6)가 선택된 경우에는, 도 4에 도시된 메모리 셀 블록이 선택되어, 제1 비트선(34)에 접속되고, 도 5에 나타내여진 메모리 셀 블록은 선택되지 않고, 제2 비트선(87)에 접속되지 않는다.
상술된 메모리 셀 블록의 선택 방법으로는 한쌍의 인접하는 메모리 셀 블록을 선택하기 위해 폴디드 비트선 방식이 이용되고 있다. 도 34에 도시되어 있듯이, 블록 선택선의 연장 방향으로 상호 인접하는 각 메모리 셀 블록에 각각 접속된 한쌍의 상보 비트선이 교대로 활성화되는 방식이다.
이어서 도 34 중에서의 플레이트선 주변의 구성을 도 6 및 도 7을 이용하여 설명한다. 상면도가 도 6에 도시되고, 도 6 중에서 "E-F"선 상의 단면이 도 7에 단면도로서 도시된다. 도 6의 각 구성 요소의 가로 방향 위치에 대응하여, 도 7에 그 각 구성 요소가 위치하여 도시된다.
제16 불순물 확산층(93)이 반도체 기판(10) 상에 형성되어 있다. 제9 게이트(94)는 반도체 기판(10) 상에 형성되고, 제16 불순물 확산층(93)에 인접하고 있다. 제17 불순물 확산층(95)은 반도체 기판(10) 상에 형성되고, 제9 게이트(94)에 인접하고 있다. 제16 불순물 확산층(93), 제8 게이트(94), 및 제17 불순물 확산 영역(95)은 제9 셀 트랜지스터(429)를 형성한다.
제6 폴리실리콘 플러그(96)는 제16 불순물 확산층(93)에 접속된다. 제8 하부 전극(97)은 제6 폴리실리콘 플러그(96)에 접속되고, 제16 불순물 확산층(93) 및 제8 게이트(94) 상측에 형성된다. 제8 강유전체막(99)은 제8 하부 전극(97) 상에형성된다. 제9 상부 전극(200)은 제8 강유전체막(99) 상 및 제8 게이트(94) 상측에 형성된다. 제7 금속 플러그(201)는 제17 불순물 확산층(95) 상에 형성된다.
제8 하부 전극(97), 제8 강유전체막(99), 및 제9 상부 전극(200)은 제9 캐패시터를 구성한다.
여기서, 제9 셀 트랜지스터(429)와 제9 캐패시터가 제9 메모리 셀을 구성한다.
제9 게이트(202)는 반도체 기판(10) 상에 형성되고, 제17 불순물 확산층(95)에 인접한다. 제18 불순물 확산층(203)은 반도체 기판(10) 상에 형성되고, 제10 게이트(202)에 인접한다. 제7 폴리실리콘 플러그(204)는 제18 불순물 확산층(203)에 접속되어 있다. 제10 셀 트랜지스터(430)는 제17 불순물 확산층(95), 제9 게이트(202), 및 제18 불순물 확산층(203)을 구비한다.
제9 하부 전극(205)은 제7 폴리실리콘 플러그(204)에 접속되고, 제9 게이트(202) 및 제18 불순물 확산층(203) 상측에 형성된다. 제9 강유전체막(206)은 제9 하부 전극(205) 상에 형성된다. 제10 상부 전극(207)은 제9 강유전체막(206) 상 및 제9 게이트(202) 상측에 형성된다.
제9 금속 컨택트(208)는 제9 상부 전극(200)에 접속된다. 제10 금속 컨택트(209)는 제10 상부 전극(207)에 접속된다. 제8 금속층(210)은 제7 금속 플러그(201), 제9 금속 컨택트(208), 및 제10 금속 컨택트(209)에 접속되어 있다. 제4 더미 상부 전극 (211)은 제9 강유전체막(206) 상에 형성되어 있다.
제10 캐패시터는 제9 하부 전극(205), 제9 강유전체막(206), 및 제10 상부전극(207)을 구비한다.
제10 메모리 셀은 제10 셀 트랜지스터(430) 및 제10 캐패시터를 구비한다.
도 6에 도시되어 있는 "E-F"선 상의 메모리 셀 블록의 도면 중에서 상측의 메모리 셀 블록을 선택하는 제1 플레이트선(212)은, 제4 더미 상부 전극(211) 상측에 형성되고, 제8 금속층(210)과 도 7 중 상하 방향에서 동일 위치에 배치되어 있다.
제8 금속 플러그(213)는 제18 불순물 확산층(203)에 접속된다.
제2 플레이트선(214)은 제8 금속 플러그(213)에 접속된다. 여기서, 제8 금속 플러그(213) 주변 영역을 플레이트선 컨택트 영역이라고 칭한다. 제11 금속 컨택트 (215)는 제2 플레이트선(214)에 접속된다. 제11 상부 전극(216)은 제11 금속 컨택트(215)에 접속된다. 제10 강유전체막(217)은 제11 상부 전극(216) 하에 형성된다. 제10 하부 전극(218)은 제10 강유전체막(217) 하에 형성된다.
여기서는, 제4 더미 상부 전극(211)을 설치함에 따라, 플레이트선 컨택트 영역에서의 상부 전극 사이의 스페이스가 작아지고, 플레이트선 컨택트 영역에서의 상부 전극이 존재하지 않은 스페이스의 증가를 방지하고 있다. 이와 같이, 회로 동작을 행하는 상부 전극은 메모리 셀 블록 내에서 가장 외측에는 배치되지 않고, 메모리 셀 블록 내의 어떤 부분에서도 상부 전극 사이의 일정 거리가 유지된다.
또한, 도 2 중에서 "A-B"선으로 나타낸 직선 상의 메모리 셀 블록과 "C-D"선으로 나타내여진 직선 상의 메모리 셀 블록은 메모리 셀 블록 단위로 폴디드 비트선 배치를 취하며, 제1 게이트(13)가 "A-B"선에 위치하는 메모리 셀 블록의 블록선택용 게이트, 제1 통과 게이트(36)가 "C-D"선에 위치하는 메모리 셀 블록의 선택 게이트가 되며, 제1 게이트(13)는 "C-D"선 상의 메모리 셀 블록에서는 통과 게이트가 되고, 제1 통과 워드선(36)은 "A-B"선 상의 메모리 셀 블록에서는 통과 게이트로 되어 있다.
여기서는, 제1 통과 워드선(36) 양단에 배치된 소자 영역의 불순물 확산층(11, 40)끼리 단락시키기 위해 제1 비트선 컨택트(32)를 이용하고 있다. 도 2 중에서는 상하 2단에 걸쳐, 길이 방향으로 메모리 셀 블록이 형성되어 있는 모습이 도시되어 있다.
각 메모리 셀 블록은 예를 들면 8로부터 16개의 메모리 셀과 각각 쌍을 이루는 트랜지스터를 갖고 있으며, 도 2에서 나타내여진 패턴이 연속하여 8에서 16 개만큼 반복되고 있다.
또한, 하부 전극은 Ti 막 상에 적층된 Pt 막 등이 사용된다. Pt 막은 예를 들면 막 두께 100㎚정도로 한다. 하부 전극은 Pt 막 하에 Si 층이나 금속층을 형성해도 좋다. 또한, Ir, IrO2등도 하부 전극으로서 사용할 수 있다. 또한 Ti 층/TiN 층/Pt 층의 적층 구조라도 하부 전극을 형성할 수 있다. 또한, SrRuO, Ru, RuO 등도 하부 전극으로서 사용할 수 있다.
또한, 강유전체막은 SrBiTaO의 혼성막이나 PbZrTiO의 혼성막(PZT 즉 Pb (ZrxTi1-x)O3) 등이 사용된다. PZT 막인 경우, 막 두께는 예를 들면, (150)㎚정도로 한다. 또한 BaSrTiO계의 혼성막도 사용할 수 있다. 또한, BaTiO3, PLZT, LiNbO3,K3Li2Nb5O15등도 강유전체막으로서 사용할 수 있다. 즉, 이온 결합성을 구비한 산화물 강유전체를 이용하는 경우에는 모두 유효하다.
또한 상부 전극은 Pt 막 등이 사용된다. Pt 막의 막 두께는 예를 들면 20㎚정도로 한다. 상부 전극에는 Pt 막 상에 또한 Al등 다른 금속이나 Si 층을 형성해도 좋다. 또한, Ir, IrO2등도 상부 전극으로서 사용할 수 있다. 또한, SrRuO, Ru, RuO 등도 상부 전극으로서 사용할 수 있다.
층간 절연막은 BPSG막이나 TEOS 막을 사용할 수 있다.
금속층은 예를 들면 Al 등의 금속으로 형성할 수 있다.
여기서, 상부 전극의 크기가 커짐에 따라, 캐패시터의 분극량이 커지고, 메모리 특성이 향상하므로, 사양 등에 기초하여, 적절하게 상부 전극의 크기는 설정할 수 있다.
이와 같이 제1 실시예는 메모리 셀에 사용하고 있는 캐패시터가 최외주에 오지 않도록, 블록 선택 트랜지스터 상부 및, 플레이트선 하부에 어떤 셀 단위, 확산층, 게이트 전극에 접속되지 않은 더미의 캐패시터를 배치한다.
상기 제1 실시예에 따르면, 블록 선택 트랜지스터 또는 플레이트선 근방에 설치된 더미 상부 전극을 이용함으로써, 메모리 캐패시터의 특성을 향상시킬 수 있다.
(제2 실시예)
하부 전극 배선을 소자 분리 영역 양단의 불순물 확산 영역의 접속 전극으로서 사용한 제2 실시예에 대하여 도 8 내지 도 13을 이용하여 설명한다.
도 8은 반도체 기억 장치의 상면도를 나타내며, 도 8 중에서 "G-H"선에서의 단면도가 도 9에 도시된다. 도 8 중에서 각 구성 요소의 가로 방향 위치에 대응하여, 도 9 중에 각 구성 요소가 위치하여 나타내여진다.
도 9에 도시된 바와 같이 P형 반도체 기판(230)이 준비된다. 제1 셀 트랜지스터(231)는 제1 불순물 확산층(232), 제2 불순물 확산층(233), 및 제1 게이트(234)를 구비하고 있다.
제2 셀 트랜지스터(235)는 제2 불순물 확산층(233), 제3 불순물 확산층(236), 및 제2 게이트(237)를 구비하고 있다.
제1 캐패시터는, 각각이 제1 게이트(234) 상측에 형성된 제1 하부 전극(238), 제1 강유전체막(239), 및 제1 상부 전극(240)을 구비하고 있다. 제1 하부 전극(238)은 제1 불순물 확산층(232) 상측에 형성되어 있어, 제1 폴리실리콘 플러그(241)를 통해 제1 불순물 확산층(232)에 접속되어 있다. 제1 금속 플러그(242)는 제2 불순물 확산층(233)에 접속되어 있다. 제1 금속층(243)은 제1 금속 플러그(242)에 접속되어 있다. 제1 금속층(243)은 제1 금속 컨택트(244)를 통해 제1 상부 전극(240)에 접속되어 있다.
제1 메모리 셀은 제1 셀 트랜지스터(231)와 제1 캐패시터를 구비하고 있다.
제2 캐패시터는 각각이 제2 게이트(237) 상측에 형성된 제2 하부 전극(245), 제2 강유전체막(246), 및 제2 상부 전극(247)을 구비하고 있다. 제2 하부 전극(245)은 제3 불순물 확산층(236) 상측에 형성되고, 제2 폴리실리콘플러그(248)를 통해 상기 제3 불순물 확산층(236)에 접속되어 있다. 제2 금속 컨택트(249)는 제1 금속층(243)과 제2 상부 전극(247) 사이에 접속되어 있다.
제2 메모리 셀은 제2 셀 트랜지스터(235)와 제2 캐패시터를 구비하고 있다.
소자 분리 영역(250)은 반도체 기판(230) 상에 형성되고, 제1 불순물 확산층(232)에 인접되어 있다. 제4 불순물 확산층(251)은 반도체 기판(230) 상에 형성되고, 소자 분리 영역(250)에 인접되어 있다. 통과 워드선(252)은 소자 분리 영역(250) 상에 형성되어 있다. 제3 폴리실리콘 플러그(253)는 제4 불순물 확산층(251)과 제1 하부 전극(238) 사이에 형성되어 있다.
제1 더미 상부 전극(254)은 제1 강유전체막(239) 상 및 통과 워드선(252) 상측에 형성되어 있다. 상기 제1 더미 상부 전극(254)은 임의의 셀 트랜지스터에도 접속되지 않는다.
제1 계층 워드선(255)은 제1 더미 상부 전극(254) 상측에 형성되어 있다.
상기 제1 셀 트랜지스터(231), 제1 캐패시터, 제2 셀 트랜지스터(235), 및 제2 캐패시터는 하나의 메모리 셀 블록 중에 포함된다.
제1 비트선(256)은 메모리 셀 블록 상측에 형성된다.
상기 구성은 도 9 중에서 길이 방향으로 반복되어 배치된다.
도 9에서 나타낸 구성은 절연막(257)으로 피복된다.
여기서, 제1 하부 전극(238)은 제1 불순물 확산층(232)과 제4 불순물 확산층(251) 사이에 접속되어 있다. 그 때문에, 제1 불순물 확산층(232)과 제4 불순물 확산층(251) 사이에 접속용의 금속층을 설치할 필요는 없다. 상기 구성을 채용함으로써, 계층 워드선(255)이 소자 분리 영역(250) 상측에 설치되어 있다. 또한, 캐패시터의 하부 전극을 불순물 확산층의 접속용으로 이용함으로써, 블록 선택 트랜지스터의 면적 증가를 억제할 수 있다.
여기서, 불순물 확산층의 접속용으로 이용하기 위해 통상보다도 저항치를 낮게 설정하여 캐패시터의 하부 전극은 형성된다. 즉, 하부 전극의 저항치로서는 예를 들면 수 100Ω으로 되어 있다. 또, 하부 전극은 그 시리즈 저항이 수 100Ω 정도가 바람직하다. 일반적으로 메모리 셀에서는 10㏀정도이다.
또한, 상기 실시예에서는 더미 상부 전극은 생략해도 좋다.
도 8 중에서 계층 비트선은 더미 상부 전극보다도 그 짧은 방향에서 그 폭이 작게 형성되어 있다.
상기 도 9에서는 생략되어 있지만, 제4 불순물 확산층(251)의 좌외측(左外側)에 블록 선택 트랜지스터가 존재한다.
상술된 바와 같이, 제1 더미 상부 전극(254)은 셀 트랜지스터로부터 분리되어 있다. 그 때문에, 제1 더미 상부 전극(254)은 캐패시터로서의 동작을 행하지 않는다.
상기 제2 실시예에서는, 더미 상부 전극 하측에 강유전체막 및 하부 전극이 설치되어 있다. 그러나, 더미 상부 전극 하측에 강유전체막 및 하부 전극을 설치하는 것이 반드시 필요하지는 않는다. 더미 상부 전극은 절연층 상에 설치해도 좋고, 강유전체막 없이도 하부 전극 상에 설치해도 좋고, 하부 전극을 설치하지 않은 강유전체막 상에 설치해도 좋다.
더미 상부 전극은 다른 상부 전극과 동일한 크기인 것도 가능하다. 또한, 경우에 따라, 더미 상부 전극은 다른 상부 전극보다도 작든 크든 상관없다.
상술된 구성에서는 더미 상부 전극 하의 강유전체막 및 하부 전극은 다른 인접하는 메모리 셀과 공통으로 설치되어 있다. 그러나, 더미 상부 전극 하의 강유전체막이나 하부 전극은 더미 상부 전극용으로 독립하여 설치할 수도 있다.
상기 각 구성 요소의 사이즈는 제1 실시예와 마찬가지로 설정할 수 있다.
이어서 도 8에서, "I-J"선 상의 반도체 기억 장치의 단면도는 도 10에 도시된다. 도 8에서, 각 구성 요소가 배치된 가로 방향 위치에 대응하여, 도 10 중에 그 각 구성 요소가 나타내여진다.
제3 셀 트랜지스터(431)는 제1 게이트(234), 제5 불순물 확산층(260), 및 제6 불순물 확산층(261)을 구비하고 있다. 제5 불순물 확산층(260) 및 제6 불순물 확산층(261)은 제1 게이트(234)에 인접하고 있다.
제4 폴리실리콘 플러그(262)는 제6 불순물 확산층(261)에 접속되어 있다. 제3 하부 전극(263)은 제4 폴리실리콘 플러그(262)에 접속되고, 제1 게이트(234) 및 제6 불순물 확산층(261) 상측에 형성되어 있다. 제3 강유전체막(264)은 제3 하부 전극(263) 상에 형성되어 있다. 제3 상부 전극(265)은 제3 강유전체막(264) 상 및 제1 게이트(234) 상측에 형성되어 있다.
제3 금속 컨택트(266)는 제3 상부 전극(265) 상에 형성되어 있다. 제2 금속 플러그(267)는 제5 불순물 확산층(260)에 접속되어 있다. 제2 금속층(268)은 제1 게이트(234) 및 제5 불순물 확산층(260) 상측에 형성되고, 제3 금속 컨택트(266)및 제2 금속 플러그(267)에 접속되어 있다.
제3 캐패시터는 제3 하부 전극(263), 제3 강유전체막(264), 및 제3 상부 전극(265)을 구비하고 있다.
제3 메모리 셀은 제3 셀 트랜지스터(431)와 제3 캐패시터를 구비하고 있다.
제4 셀 트랜지스터(432)는 제2 게이트(237), 제6 불순물 확산층(261), 및 제7 불순물 확산층(269)을 구비하고 있다. 제7 불순물 확산층(269)은 제2 게이트(237)에 인접하고 있다.
제4 상부 전극(270)은 제2 게이트(237) 상측에 형성되어 있다. 제4 금속 컨택트(271)는 제4 상부 전극(270) 상에 형성되어 있다. 제3 금속층(272)은 제2 게이트(237) 및 제7 불순물 확산층(269) 상측에 형성되고, 제4 금속 컨택트(271)에 접속되어 있다. 제4 캐패시터는 제3 하부 전극(263), 제3 강유전체막(264), 및 제4 상부 전극(270)을 구비하고 있다.
제4 메모리 셀은 제4 셀 트랜지스터(432) 및 제4 캐패시터를 구비하고 있다.
블록 선택 트랜지스터(433)는 제8 불순물 확산층(260), 제3 게이트(252), 제9 불순물 확산층(273)을 구비하고 있다. 제9 불순물 확산층(273)은 반도체 기판(230) 상에 형성되고, 제3 게이트(252)에 인접하고 있다.
제3 금속 플러그(274)는 제9 불순물 확산층(273)에 접속되어 있다. 제4 금속층(275)은 제3 금속 플러그(274)에 접속되어 있다. 제4 하부 전극(276)은 제3 게이트(252) 상측에 형성되어 있다. 제4 강유전체막(277)은 제4 하부 전극(276) 상에 형성된다. 제2 더미 상부 전극(278)은 제4 강유전체막(277) 상에 형성된다.
계층 워드선(255)은 제2 더미 상부 전극(278) 상에 형성되어 있다.
제3 메모리 셀, 제4 메모리 셀 및 블록 선택 트랜지스터는 동일 메모리 셀 블록에 포함된다.
제2 비트선(280)이 메모리 셀 블록 상에 형성된다.
도 10에 포함되는 각 구성은 절연층(257)으로 피복된다.
도 10에 도시된 구성은 도 8 중에서 메모리 셀 블록의 길이 방향으로 반복하여 배치된다.
또한, 플레이트선 근방의 구성은 제1 실시예와 동일하므로, 설명은 생략된다.
도 10에 도시된 블록 선택 트랜지스터(433)가 선택된 경우, 도 10에 도시된 메모리 셀 블록이 선택되어, 제2 비트선(280)에 접속되고, 도 9에 도시된 메모리 셀 블록은 선택되지 않고, 제1 비트선(256)과는 접속되지 않는다.
블록 선택 트랜지스터의 면적이, 1층째의 금속 배선의 디자인 룰로 결정되지 않도록, 하부 전극 배선으로써 통과 게이트 양단의 소자 영역을 접속하고, 그 상부를 계층 워드선이 통과할 수 있게 한다.
여기서, COP 구조(Capacitor On Plug)를 취하고 있기 때문에, 플러그를 캐패시터 영역 내에 설치할 수 있으며, 플러그분의 면적을 축소하는 것이 가능해지며, 고집적화에 유효하다.
상기된 메모리 블록 선택 방법으로는, 인접하는 메모리 셀 블록쌍을 선택하도록 폴디드 비트선 방식이 이용된다. 폴디드 비트선 방식으로는, 도 34에 도시된바와 같이 블록 선택선의 신장 방향으로 인접하여 배치되는 각 메모리 셀 블록에 접속된 상보 비트선의 한쌍이 교대로 활성화된다.
상기 실시예에서는, 계층 워드선의 배선 수를 증가시킬 필요가 없으며, 블록 선택 트랜지스터의 면적을 증가시킬 필요도 없다.
상기 제2 실시예에 따르면, 소자 분리 절연막을 사이에 둔 하부 전극을 이용하여, 직접 접속이 이루어진다. 상기 실시예의 직접 접속으로는, 계층 워드선을 배치하기 위한 소자 분리 영역 주변의 스페이스를 현저히 삭감시킬 수 있다.
(제3 실시예)
본 발명의 제3 실시예는 도 11 내지 도 14를 이용하여 설명된다.
도 11에서, "K-L"선 상에서의 단면도는 도 12에 도시된다. 도 11 중 각 구성 요소의 가로 방향 위치에 대응하여, 도 12 중에서 각 구성 요소는 가로 방향 위치가 각각 위치되어 있다.
도 12에 도시된 바와 같이, P형 반도체 기판(300)이 준비된다. 제1 셀 트랜지스터(301)는 제1 불순물 확산층(302), 제2 불순물 확산층(303), 및 제1 게이트(304)를 구비하고 있다. 제2 셀 트랜지스터(305)는 제2 불순물 확산층(303), 제3 불순물 확산층(306), 및 제2 게이트(307)를 구비하고 있다.
제1 캐패시터는 각각이 제1 게이트(304) 상측에 형성된 제1 하부 전극(308), 제1 강유전체막(309), 및 제1 상부 전극(310)을 구비하고 있다. 제1 하부 전극(308)은 제1 불순물 확산층(302) 및 제1 게이트(304) 상측에 형성되고, 제1 폴리실리콘 플러그(311)을 통해 제1 불순물 확산층(302)에 접속되어 있다.
제1 금속 플러그(312)는 제2 불순물 확산층(303)에 접속되어 있다. 제1 금속층(313)은 상기 제1 금속 플러그(312)에 접속되어 있다. 또한, 상기 제1 금속층(313)은 제1 금속 컨택트(314)을 통해 제1 상부 전극(310)에 접속되어 있다.
제1 셀 트랜지스터(301) 및 제1 캐패시터가 제1 메모리 셀을 구성하고 있다.
제2 캐패시터는 각각이 제2 게이트(307) 상측에 형성된 제2 하부 전극(315), 제2 강유전체막(316), 제2 상부 전극(317)을 구비하고 있다. 제2 하부 전극(315)은 제3 불순물 확산층(306) 및 제2 게이트(307) 상측에 형성되고, 제2 폴리실리콘 플러그(318)를 통해 제3 불순물 확산층(306)에 접속되어 있다. 제2 금속 컨택트(319)는 제1 금속층(313)과, 제2 상부 전극(317) 사이에 접속되어 있다.
여기서, 제2 셀 트랜지스터(305)와 제2 캐패시터는 제2 메모리 셀을 구성하고 있다.
소자 분리 영역(320)은 반도체 기판(300) 상에 형성되고, 제1 불순물 확산층(302)에 인접하여 설치되어 있다. 제4 불순물 확산층(321)은 반도체 기판(300) 상에 형성되고, 소자 분리 영역(320)에 인접되어 있다. 통과 워드선(322)은 소자 분리 영역(320) 상에 형성되어 있다.
제2 금속 플러그(323)는 제4 불순물 확산층(321)에 접속되어 있다. 제2 금속층(324)은 제2 금속 플러그(323)에 접속되어 있다. 비트선 컨택트(325)는 제2 금속층(324)과 비트선(326) 사이에 접속되어 있다.
여기서, 제1 더미 상부 전극(327)은 제1 강유전체막(309) 상 및 통과 워드선(322) 상측에 형성되어 있다. 상기 제1 더미 상부 전극(327)은 임의의 셀트랜지스터에도 접속되지 않는다.
제1 계층 워드선(328)은 제1 더미 상부 전극(327) 상측에 형성되어 있다. 상기 제1 계층 워드선(328)은 제1 더미 상부 전극(327)보다도 좁은 폭을 갖고 있다.
제1 메모리 셀 및 제2 메모리 셀은 모두 동일한 메모리 셀 블록 내에 존재한다.
비트선(326)은 메모리 셀 블록 상측에 배치되어 있다.
도 12에 도시된 구성은 메모리 셀 블록의 길이 방향으로 반복하여 배치된다.
도 12에 도시된 구성은 절연층(329)에 의해 피복된다.
상기 도 12에서는 블록 선택 트랜지스터는 도시를 생략하고 있지만, 도 12 중에서 제4 불순물 확산층(321)의 좌외측에 위치하고 있다.
상술된 바와 같이, 제1 더미 상부 전극(327)은 제1 금속층(313)이나 제2 금속층(324)으로부터 분리되어 있다. 그 때문에, 제1 더미 상부 전극(327)은 캐패시터로서의 동작을 행하지 않는다.
상기 실시예에서는 더미 상부 전극 하에는 강유전체막 및 하부 전극이 존재한다.
그러나, 더미 상부 전극 하에는 반드시 강유전체막 또는 하부 전극을 설치할 필요는 없다. 더미 상부 전극은 절연층 상에 설치할 수 있으며, 강유전체막없이 하부 전극 상에 설치할 수도, 하부 전극이 존재하지 않은 강유전체막 상에도 설치할 수 있다.
더미 상부 전극의 크기는 다른 상부 전극과 동일한 크기로 할 수 있다. 경우에 따라, 더미 상부 전극은 다른 상부 전극보다 작게 할 수도, 크게 할 수도 있다.
더미 상부 전극의 크기가 다른 상부 전극보다도 큰 경우, 블록 선택 트랜지스터는 통상의 크기보다도 크게 할 필요가 있다.
상술된 구성에서는, 더미 상부 전극 하에 강유전체막 및 하부 전극은 인접하는 다른 메모리 셀과 공통적으로 사용되고 있다. 그러나, 더미 상부 전극 하의 강유전체막 또는 하부 전극은 더미 상부 전극을 위해 따로 설치해도 좋다.
상술된 각 구성의 사이즈는 제1 실시예와 동일한 사이즈를 이용할 수 있다.
도 11에 도시된 반도체 기억 장치의 도 11 중에서 "M-N"선 상의 단면 구성은 도 12에 도시된 단면 구성과 동일하다. 즉 상기 실시예에서는 워드선이 신장하는 방향으로 인접하는 메모리 셀 블록끼리 동일한 구성으로 되어 있다.
본 실시예에서 도 34에서의 플레이트선 주변의 구성은 도 13 및 도 14에 나타내여진다. 상면도는 도 13에 도시되고, 도 13 중 "O-P"선 상의 단면도는 도 14에 도시된다. 도 13 중 각 구성 요소의 가로 방향 위치에 대응하여, 도 14 중에서 각 구성 요소는 각각이 대응한 가로 방향 위치에 배치되어 있다.
제5 불순물 확산층(330)은 반도체 기판(300) 상에 설치되어 있다. 제3 게이트(331)는 반도체 기판(300) 상에 설치되고, 제5 불순물 확산층(330)에 인접되어 있다. 제6 불순물 확산층(332)은 반도체 기판(300) 상에 설치되고, 제3 게이트(331)에 인접되어 있다. 제5 불순물 확산층(330), 제3 게이트(331), 및 제6불순물 확산층(332)은 제3 셀 트랜지스터(434)를 구성하고 있다.
제3 폴리실리콘 플러그(333)는 제6 불순물 확산층(332)에 접속되어 있다. 제3 하부 전극(334)은 제3 폴리실리콘 플러그(333)에 접속되고, 제6 불순물 확산층(332) 및 제3 게이트(331) 상에 형성되어 있다. 제3 강유전체막(335)은 제3 하부 전극(334) 상에 형성되어 있다. 제3 상부 전극(336)은 제3 강유전체막(335) 상 및 제3 게이트(331) 상측에 형성되어 있다. 제3 금속 플러그(337)는 제5 불순물 확산층(330) 상에 형성되어 있다. 제3 하부 전극(334), 제3 강유전체막(335), 및 제3 상부 전극(336)은 제3 캐패시터를 구성하고 있다.
제3 셀 트랜지스터(434)와 제3 캐패시터가 제3 메모리 셀을 구성하고 있다.
제4 게이트(338)는 반도체 기판(300) 상에 형성되고, 제6 불순물 확산층(332)에 인접되어 있다. 제7 불순물 확산층(339)은 반도체 기판(300) 상에 형성되고, 제4 게이트(338)에 인접되어 있다. 제4 셀 트랜지스터(435)는 제6 불순물 확산층(332), 제4 게이트(338), 및 제7 불순물 확산층(339)을 구비하고 있다.
제4 금속 플러그(340)는, 제7 불순물 확산층(339)에 접속되어 있다.
제2 더미 상부 전극(341)은, 제3 강유전체막(335) 상 및 제4 게이트(338) 상측에 형성되어 있다.
제3 금속 컨택트(342)는 제3 상부 전극(336)에 접속되어 있다.
제3 금속층(343)은 제3 금속 플러그(337) 및 제3 금속 컨택트(342)에 접속되어 있다.
제1 플레이트선(344)은 제4 금속 플러그(340) 상에 형성되어 있다.
제2 플레이트선(345)은 도 14에 도시된 메모리 셀 블록은 다른 메모리 셀 블록을 위한 것으로, 제2 더미 상부 전극(341) 상측에 형성되며, 수직 방향에서 제3 금속층(343) 및 제1 플레이트선(344)과 동일한 위치에 배치되어 있다.
제2 더미 상부 전극(341)을 설치함으로써, 플레이트선에 인접하는 상부 전극 사이의 공간이 작아지고, 플레이트선 근방의 상부 전극이 존재하지 않은 공간의 증가를 방지할 수 있다.
따라서, 회로 동작을 행하는 상부 전극은 메모리 셀 블록의 최외측에 위치하지 않게 되고, 어떤 부분에서도 상부 전극간의 일정 간격이 유지된다.
상기 제3 실시예에 따르면, 더미 상부 전극을 블록 선택 트랜지스터 또는 플레이트선 근방에 배치함으로써, 캐패시터 특성을 향상시킬 수 있다.
(제4 실시예)
제1 실시예에서 나타내여진 반도체 기억 장치의 제조 방법에 대하여 도 15 내지 도 22를 이용하여 설명한다. 또, 도 15 내지 도 22는 도 1에서의 "AR-B" 부분에 대응하여, 각 구성 요소의 위치는 대응한 위치에 배치되어 있다.
도 15에 도시된 바와 같이, 반도체 기판(10) 상에 소자 분리 영역(35), 제1 내지 제4 불순물 확산층(11, 12, 14, 16), 제1 내지 제3 게이트(13, 15, 17), 통과 워드선(36), 절연층(60), 제1 , 제2 폴리실리콘 플러그(21, 29)를 순차적으로 형성한다.
여기서, 소자 분리 영역(35)은 반도체 기판(10) 상에 0.3㎛ 정도의 홈을 형성한다. 이어서 TEOS 가스와 오존 가스의 혼합 가스를 이용하여, 기판 전면에 약1.5㎛의 SiO2막을 기상 성장법에 의해 피착시킨다. 이에 따라, 홈에 SiO2를 포함하는 소자 분리 절연막이 매립되어, 소자 형성 영역을 얻을 수 있다.
이 후, 게이트 절연막(도시하지 않음)을 통해 폴리실리콘/WSi 적층막에 의한 제1 내지 제3 게이트 전극(13, 15, 17)을 형성하고, 소스, 드레인이 되는 제1 내지 제4 불순물 확산층(11, 12, 14, 16)을 형성하여 MOS 트랜지스터를 얻는다.
이어서, 도 16에 도시된 바와 같이 절연층(60) 및 제1, 제2 폴리실리콘 플러그(21, 29) 상에 하부 전극층(18, 26), 강유전체막(19, 27), 상부 전극층(20, 25, 28)을 순차 형성한다. 즉, 절연층(60)을 전면에 형성한 후, CMP 법을 이용하여 기판 표면을 평탄화한 후, 전면에 캐패시터의 하부 전극막(18, 26)으로서의 Ti/Pt막, 강유전체 PZT막(19, 27), 및 캐패시터의 상부 전극(20, 28), 더미 상부 전극(25)으로서 Pt 막을 순차 피착한다. 강유전체막은 막 피착 후(혹은 이 상부에 Pt 막을 피착 후)의 어닐링에 의해 결정화된다.
이어서 도 17에 도시된 바와 같이 제1 상부 전극(20), 제1 더미 상부 전극(25), 제2 상부 전극(28)을 각각 레지스트를 이용하여 에칭하여 형성한다. 즉, 강유전체 캐패시터 또는 더미 상부 전극을 형성하는 부분에만 상부 전극막을 남긴다.
이어서 도 18에 도시된 바와 같이 제1 강유전체막(19), 제2 강유전체막(27), 제1 하부 전극(18), 제2 하부 전극(26)을 각각 에칭에 의해 형성한다. 또한 제1 하부 전극(18), 제2 하부 전극(26) 하측 이외의 절연층(60)을 제거한다.
이어서 도 19에 도시된 바와 같이 전면에 절연층(60)을 피착한다. CMP 법에 의해, 표면의 평탄화를 행한다.
이어서 도 20에 도시된 바와 같이 제1 상부 전극(20) 및 제2 상부 전극(28) 상의 절연층(60)을 제거하여, 절연층(60) 내에 개구부를 설치한다.
이어서 도 21에 도시된 바와 같이 제1 불순물 확산층(11) 및 제3 불순물 확산층(14) 상의 절연층(60)을 제거하여, 개구부를 설치한다.
이어서 도 22에 도시된 바와 같이 절연층(60) 내에 설치된 개구부에 알루미늄 등의 금속을 포함하는 금속층을 형성하여, 제1 금속 플러그(22), 제1 금속층(23), 제1 금속 컨택트(24), 제2 금속 컨택트(30), 제2 금속 플러그(31), 제1 비트선 컨택트(32)를 형성한다.
이어서, 도 22에 도시된 표면에 더욱 절연층(60)을 형성하고, 제2 비트선 컨택트 형성 예정부에 컨택트 홀을 설치하고, 그 홀 내에 제2 비트선 컨택트(33)를 형성하고, 그 상부에 제1 비트선(34)을 형성하고, 또한 전면에 절연층(60)을 형성하여, 도 1의 구조가 완성된다. 즉, 제1 비트선(34)으로서, Ti/TiN/Al의 Al 적층막을 기판 전면에 피착하고, RIE 법을 이용하여 원하는 형상의 제1 비트선(34)이 형성된다.
상기된 바와 같은 제조 방법을 채용함으로써, 더미 상부 전극을 통상의 상부 전극과 동일한 공정으로 제조할 수 있으며, 마이크로 로딩 효과의 영향없이 고정밀도의 캐패시터를 제조하는 것이 가능해진다.
(제5 실시예)
상술된 각 실시예에서는 COP형의 캐패시터 구조에 본 발명을 적용한 예를 나타내었지만, 본 발명은 COP형으로 한정되는 것은 아니고, 도 23 및 24에 도시된 바와 같이 캐패시터가 셀 트랜지스터의 바로 위가 아니고, 메모리 셀 블록의 짧은 방향으로 이격하여 설치된 오프셋형의 반도체 기억 장치에도 적용할 수 있다.
도 23은 본 실시예의 상면도를 나타낸 것이다. 도 23 중에서 "Q-R"선 상의 단면도가 도 24에 도시된다. 도 23 중 각 구성 요소의 가로 방향 위치에 대응하여, 도 24 중에 각 구성 요소는 각각의 가로 방향 위치에 배치되어 있다.
도 23에서는 메모리 셀 블록이 도면 중 좌우 방향으로 연장하여 상하 2조 형성되어 있다.
이 형태에서는, 반도체 기판(350) 상에 제1 내지 제3 불순물 확산층(351, 355, 377)이 형성되어 있다. 상기 제1 불순물 확산층(351)에 인접하여, 제1 소자 분리 영역(353)이 형성되고, 상기 제1 소자 분리 영역(353) 상에는 제1 게이트(352)가 형성되어 있다.
상기 제1 불순물 확산층(351), 제1 게이트(352) 및 도 23 중에서 소자 영역(381)으로 도시되는 불순물 확산층 중, 제1 불순물 확산층(351)과 반대측면에서 제1 게이트에 면한 영역이 블록 선택 트랜지스터를 구성하고 있다. 제1 소자 분리 영역(353)과 제2 불순물 확산층(355) 사이의 반도체 기판(350) 상에는 제2 게이트(354)가 형성되어 있다.
또한 제2 불순물 확산층(355)으로부터 이격하여, 근접한 반도체 기판(350) 중에 제2 소자 분리 영역(357)이 설치되어 있다. 제2 불순물 확산층(355)과 제2소자 분리 영역(357) 사이의 반도체 기판 상에는 제3 게이트(356)가 형성되어 있다. 제1 불순물 확산층(351)에는 인접하여, 제3 소자 분리 영역(358)이 설치되고, 상기 제3 소자 분리 영역(358) 상에는 통과 워드선(359)이 형성되어 있다.
제1 게이트(352), 제1 소자 분리 영역(353), 제2 게이트(354) 상측에는 제1 하부 전극(360), 제1 강유전체막(361)이 적층되어 있다. 상기 제1 강유전체막(361) 상에서, 제2 게이트(354) 상측에는 제1 상부 전극(362)이 형성되어 있다.
또한, 제1 강유전체막(361) 상에서 제1 게이트(352) 상측에는 제1 더미 상부 전극(363)이 형성되어 있다. 또, 제1 하부 전극(360)에는 인출용의 제1 금속 컨택트(364)가 제1 강유전체막(361)의 일부분을 관통하여 설치되어 있다. 상기 제1 금속 컨택트(364)는 제1의 1층째 금속층(365)에 접속되어 있다.
상기 제1의 1층째 금속층(365)은 도 23에 점선으로 나타낸 소자 영역 중 확산층(도시하지 않음)의 제1 금속 컨택트(364)와 메모리 셀 블록의 길이 방향에 있어서 동일한 위치에 컨택트(450)를 통해 접속된다.
제1 상부 전극(362) 상에는 제2 금속 컨택트(366)가 설치되어 있다. 상기 제2 금속 컨택트(366)는 제2의 1층째 금속층(367)에 접속되어 있다.
제2 불순물 확산층(355)에는 제1 플러그(368)가 접속되고, 상기 제1 금속 플러그(368)는 제2의 1층째 금속층(367)에 접속되어 있다.
제3 게이트(356) 및 제2 소자 분리 영역(357) 상측에는 제2 하부 전극(369)이 설치되어 있다. 상기 제2 하부 전극(369) 상에는 제2 강유전체막(370)이 설치되어 있다. 상기 제2 강유전체막(370) 상에서, 제3 게이트(356) 상측에는 제2 상부 전극(372)이 설치되어 있다.
상기 제2 상부 전극(372)은 제3 금속 컨택트(373)를 통해, 제2의 1층째 금속층(367)에 접속되어 있다. 또한, 제2 하부 전극(369)에는 인출용의 제4 금속 컨택트(374)가 제2 강유전체막(37)의 일부분을 통과하여 설치되어 있다. 상기 제4 금속 컨택트(374)는 제3의 1층째 금속층(375)에 접속되어 있다. 상기 제3의 1층째 금속층(375)은, 도 23에 점선으로 된 소자 영역 내의 확산층(도시하지 않음)의 제4 금속 컨택트(374)와 메모리 셀 블록의 길이 방향에 있어서 동일한 위치에 컨택트(451)를 통해 접속된다.
제1 불순물 확산층(351)에는 제2 금속 플러그(376)가 접속되어 있다. 제3 소자 분리 영역(358)의 제1 불순물 확산층(351)에 접하는 면과 대향하는 면에는 제5 불순물 확산층(377)이 형성되어 있다. 상기 제5 불순물 확산층(377)에는 제1 비트선 플러그(378)가 접속되어 있다. 상기 제1 비트선 플러그(378)는 제2 금속 플러그(376)와 제4의 1층째 금속층(379)을 통해 접속되어 있다. 상기 제4의 1층째 금속층(379)은 제1 비트선 플러그(378) 상측에서 비트선 컨택트(380)에 접속되어 있다. 상기 비트선 컨택트(380)는 제4의 1층째 금속층의 상측에 있는 제1 비트선(381)에 접속되어 있다.
상기 오프셋형 반도체 기억 장치에서는, 도 24에 도시된 단면에서는, 제1 캐패시터의 하부 전극(360)은 제1의 1층째 금속층(365)에 접속되어 있어, 셀 트랜지스터에는 접속되지 않았지만, 도 23에 도시된 바와 같이 상기 1층째 금속층으로부터 도 23 중 하측 방향으로 배선이 연장되고 제1 셀 트랜지스터에 컨택트가 설치되어, 접속이 이루어진다.
이와 같이 셀 트랜지스터가 설치된 소자 영역으로부터 이격한 영역에 캐패시터가 설치되고, 소자 영역과 캐패시터의 상부 전극 및 하부 전극은 각각 컨택트 및 1층째 금속층을 통해 접속된다. 이 때문에, 셀 트랜지스터와 캐패시터가 다른 영역에 설치되어 있어, COP 형의 강유전체 메모리 셀 구조에 비교하여, 면적이 커진다.
상기 각 구성 요소는 절연층(382)에 의해 피복되어 있다.
이와 같이 제5 실시예는 메모리 셀에 사용하고 있는 캐패시터가 최외주에 오지 않도록, 블록 선택 트랜지스터 상부에, 임의의 셀 단위, 확산층, 게이트 전극에도 접속되지 않은 더미의 캐패시터를 배치한다.
상기 제5 실시예에 따르면, 블록 선택 트랜지스터 근방에 설치된 더미 상부 전극을 이용함으로써, 메모리 캐패시터의 특성을 향상시킬 수 있다.
(제6 실시예)
제5 실시예의 구조의 제조 방법에 대하여, 도 25 내지 도 33를 이용하여 설명한다. 도 25 내지 도 33은 도 24에 대응한 공정도로 되어 있다.
도 25에 도시된 바와 같이 반도체 기판(350) 상에 제1 내지 제3 불순물 확산층(351, 355, 377), 제1 소자 분리 영역(353), 제2 소자 분리 영역(357), 제3 소자 분리 영역(358), 제1 내지 제4 게이트(352, 354, 356, 359)가 각각 설치된다. 상기 표면에 절연층(382)이 형성된다. 여기서, 절연층(382)은 LP-CVD법에 의해 형성되고, 예를 들면 BPSG막 등의 층간 절연막이다. 상기 절연막(382)은 CMP에 의해 표면이 평탄화된다.
그 후, 제1 금속 플러그(368) 형성 예정 영역, 제2 금속 플러그(376) 형성 예정 영역. 비트선 플러그(378) 형성 예정 영역이 제거되고, 각각 텅스텐등을 포함하는 금속막이 매립된다. 또, 금속막을 대신하여, 폴리실리콘막을 매립해도 좋다.
이어서 도 26에 도시된 바와 같이 표면 전면에 절연층(400, 401), 하부 전극층(360, 369), 강유전체층(361, 370), 상부 전극층(362, 363, 372)이 형성된다. 여기서는, 표면 전면에 우선 LP-CVD법에 따라 얇은 실리콘 질화막(400)이 형성되고, 이 상부에 더욱 LP-CVD법 또는 플라즈마 CVD법 혹은 상압 CVD법에 따라 얇은 실리콘 산화막(401)이 형성된다.
하부 전극층(360, 369)으로서 TiN, Ti, Pt 도전막이 순서대로 스퍼터 증착되며, 캐패시터 절연막용의 강유전체막(361, 370)으로서 PZT 막이 형성되고, 또한 캐패시터 상부 전극(362, 363, 372)으로서 Pt 도전막이 스퍼터 증착된다.
이어서 도 27에 도시된 바와 같이 에칭에 의해 상부 전극층이 소정의 형상으로 형성되며, 제1 상부 전극(362), 제1 더미 상부 전극(363), 및 제2 상부 전극(372)이 형성된다.
이어서 도 28에 도시된 바와 같이 RIE 법을 이용한 에칭에 의해, 상측으로부터 순서대로 제1 강유전체막(361), 제2 강유전체막(370), 제1 하부 전극(360), 제2 하부 전극(369)이 형성된다.
이어서 도 29에 도시된 바와 같이 전면에 플라즈마 CVD법을 이용하여, 절연층(382)을 형성하여, CMP 법에 따라 표면이 평탄화된다.
이어서 도 30에 도시된 바와 같이 1층째 금속층에 상당하는 제1의 1층째 금속층(365), 제2의 1층째 금속층(367), 제3의 1층째 금속층(375), 제4의 1층째 금속층(379) 형성 예정 영역의 절연층(382)을 제거한다.
이어서 도 31에 도시된 바와 같이 제1 금속 컨택트(364), 제2 금속 컨택트(366), 제3 금속 컨택트(373), 제4 금속 컨택트(374) 형성 예정 영역에 대하여 각각 절연층(382)을 에칭 제거한다. 제1 금속 컨택트(364), 제4 금속 컨택트(374) 형성 예정 영역에 대해서는 제1, 제2 강유전체막(361, 370)도 에칭 제거한다.
이어서, 도 32에 도시된 바와 같이 제1 금속 플러그(368) 형성 예정 영역, 제2 금속 플러그(376) 형성 예정 영역, 및 비트선 플러그(378) 형성 예정 영역의 절연층(382)을 에칭 제거한다.
이어서, 도 33에 도시된 바와 같이 각각의 형성 예정 영역 내에 알루미늄등을 포함하는 금속층을 형성하여, 제1 금속 컨택트(364), 제1의 1층째 금속층(365), 제2 금속 컨택트(366), 제2의 1층째 금속층(367), 제1 금속 플러그(368), 제3 금속 컨택트(373), 제4 금속 컨택트(374), 제3의 1층째 금속층(375), 제2 금속 플러그(376), 비트선 플러그(378), 제4의 1층째 금속층(379)을 형성한다.
이어서, 절연층(382)을 전면에 형성하고, 비트선 컨택트(380) 형성 예정 영역을 에칭한다.
이어서, 비트선 컨택트 형성 예정 영역에 금속층을 형성하여, 비트선 컨택트(380)를 형성한다.
이어서, 비트선 컨택트(380)에 접속하여, 제4의 1층째 금속층(379) 상측에 비트선(381)을 형성하여, 도 24에 도시된 구조가 완성된다.
이와 같이 오프셋형 반도체 기억 장치의 제조 방법에 있어서도, 더미 상부 전극을 통상의 상부 전극과 동일한 공정으로 제조할 수 있으며, 마이크로 로딩 효과의 영향없이 고정밀도의 캐패시터를 제조하는 것이 가능해진다.
또한, 본 발명은 상술된 각 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지로 변형하여 실시할 수 있다.
본 발명에 따르면, 메모리 셀의 캐패시터 특성을 메모리 셀 블록 내의 위치에 의존하지 않고, 균일해진 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 배선층 수를 증대시키지 않고 블록 선택 트랜지스터부의 면적을 크게 하지 않으면서, 계층 워드선을 배치함으로써, 고밀도화된 반도체 기억 장치를 제공하는 것이 가능하다.

Claims (22)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되며, 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 구비한 복수의 트랜지스터와, 상기 복수의 트랜지스터 상층에 형성되고, 상기 제1 확산층에 접속된 하부 전극과, 이 하부 전극 상에 적층된 강유전체막과, 상기 강유전체막 상에 형성되고, 상기 제2 확산층에 접속된 제1 상부 전극을 구비한 메모리 셀 단위가 여러개 직렬로 접속된 메모리 셀 블록과,
    상기 메모리 셀 블록단에 형성된 블록 선택 트랜지스터와,
    상기 블록 선택 트랜지스터 근방에 형성되고, 상기 메모리 셀 단위 중 상기 제1 상부 전극에 접속되지 않은 제2 상부 전극
    을 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제2 상부 전극은 상기 하부 전극 상에 형성된 상기 강유전체막 상에 형성되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제2 상부 전극과 상기 블록 선택 트랜지스터 근방에 형성된 상기 메모리 셀 단위 중 상기 제1 상부 전극과의 거리가, 상기 메모리 셀 블록 내의 인접하는 메모리 셀 단위 중 동일한 하부 전극 상에 형성된 제1 상부 전극끼리의 거리와 동일한 것을 특징으로 하는 반도체 기억 장치.
  4. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 구비하고, 연속하여 직렬로 일단으로부터 타단에 접속된 복수의 메모리 트랜지스터를 구비한 메모리 트랜지스터군과,
    일대일로 상기 복수의 제1 확산층에 접속된 복수의 플러그 전극과,
    상기 반도체 기판 상에 형성되고, 상기 메모리 트랜지스터군 중 일단의 하나의 메모리 트랜지스터에 인접하여 설치되고, 확산층 및 게이트를 구비한 블록 선택 트랜지스터와,
    상기 메모리 트랜지스터군의 일단의 상기 제2 확산층에 접속된 제1 배선과,
    상기 메모리 트랜지스터군의 일단의 상기 메모리 트랜지스터의 상기 제1 확산층에 접속된 상기 플러그 전극에 접속된 하부 전극과,
    상기 하부 전극 상에 형성된 강유전체막과,
    상기 강유전체막 상에 형성되고, 상기 제1 배선에 접속된 제1 상부 전극과,
    상기 강유전체막 상에 형성되고, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 블럭 선택 트랜지스터, 및 상기 제1 배선으로부터 분리된 제2 상부 전극과,
    상기 반도체 기판, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 상부 전극, 상기 제2 상부 전극, 상기 강유전체막 및 상기 하부 전극 각각의 상측에 형성된 절연층
    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제1 상부 전극은 상기 메모리 트랜지스터의 게이트 상에 형성되고, 상기 제2 상부 전극은 상기 블록 선택 트랜지스터의 상기 게이트 상에 형성되는 것을 특징으로 하는 반도체 기억 장치.
  6. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 제1 확산층, 제2 확산층 및 게이트를 구비한 메모리 트랜지스터와,
    상기 제1 확산층에 접속된 플러그 전극과,
    상기 메모리 트랜지스터의 상기 제2 확산층에 접속된 제1 배선과,
    상기 플러그 전극에 접속된 하부 전극과,
    상기 하부 전극 상에 형성된 강유전체막과,
    상기 강유전체막 상에 형성되고, 상기 제1 배선에 접속된 제1 상부 전극과,
    상기 강유전체막 상에 형성되고, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 배선으로부터 분리된 제2 상부 전극과,
    상기 반도체 기판, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 상부 전극, 제2 상부 전극, 상기 강유전체막 및 상기 하부 전극 상에 형성된 절연층
    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제1 확산층 상에 형성된 플레이트선을 더욱 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 플레이트선 근방에 상기 제2 상부 전극이 여러개 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 제1 확산층, 제2 확산층 및 게이트를 구비한 메모리 트랜지스터와,
    상기 제1 확산층에 접속된 플러그 전극과,
    상기 반도체 기판 상에 형성되며, 상기 메모리 트랜지스터에 근접하여 배치되고, 확산층 및 게이트를 구비한 블록 선택 트랜지스터와,
    상기 메모리 트랜지스터의 제2 확산층에 접속된 제1 배선과,
    상기 플러그 전극에 접속된 하부 전극과,
    상기 하부 전극 상에 형성된 강유전체막과,
    상기 강유전체막 상에 형성되고, 상기 제1 배선에 접속된 제1 상부 전극과,
    상기 블록 선택 트랜지스터의 상기 게이트 상에 형성되며, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 블록 선택 트랜지스터 및 상기 제1 배선으로부터 분리된 제2 상부 전극과,
    상기 반도체 기판, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 상부 전극, 상기 제2 상부 전극, 상기 강유전체막 및 상기 하부 전극 각각의 상측에 형성된 절연막
    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 상부 전극은 상기 제1 상부 전극보다도 그 체적이 작은 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 블록 선택 트랜지스터 근방에 상기 제2 상부 전극이 여러개 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 제1 확산층, 제2 확산층 및 제1 게이트를구비하는 제1 메모리 트랜지스터와,
    상기 제1 확산층에 접속된 제1 플러그 전극과,
    상기 반도체 기판 상에 형성되고, 또한 상기 제1 메모리 트랜지스터에 인접하여 설치되고, 확산층 및 제2 게이트를 구비한 블록 선택 트랜지스터와,
    상기 제1 메모리 트랜지스터의 상기 제2 확산층에 접속된 제1 배선과,
    상기 제1 플러그 전극에 접속된 제1 하부 전극과,
    상기 제1 하부 전극에 접속된 제1 강유전체막과,
    상기 제1 강유전체막 상에 형성되고, 상기 제1 배선에 접속된 제1 상부 전극과,
    상기 블록 선택 트랜지스터의 게이트 상측에 형성되며, 상기 제1 메모리 트랜지스터, 상기 제1 플러그 전극, 상기 블록 선택 트랜지스터 및 상기 제1 배선으로부터 분리되는 제2 상부 전극과,
    상기 반도체 기판 상에 형성되고, 제3 확산층 및 제4 확산층 및 제3 게이트를 구비한 제2 메모리 트랜지스터와,
    상기 제3 확산층에 접속된 제2 플러그 전극과,
    상기 제2 플러그 전극에 접속된 제2 하부 전극과,
    상기 제2 하부 전극에 접속된 제2 강유전체막과,
    상기 제2 메모리 트랜지스터의 상기 제3 확산층에 접속된 제2 배선과,
    상기 제2 강유전체막 상에 형성되고, 상기 제2 배선에 접속된 제3 상부 전극과,
    상기 제2 메모리 트랜지스터 상측에 설치되고, 상기 제2 메모리 트랜지스터, 상기 제2 플러그 전극, 상기 블록 선택 트랜지스터, 상기 제1 배선 및 상기 제2 배선으로부터 분리된 제4 상부 전극과,
    상기 반도체 기판, 상기 제1 메모리 트랜지스터, 상기 제2 메모리 트랜지스터, 상기 제1 플러그 전극, 상기 제2 플러그 전극, 상기 제1 상부 전극, 상기 제2 상부 전극, 제3 상부 전극, 제4 상부 전극, 제1 강유전체막, 제2 강유전체막, 제1 하부 전극 및 상기 제2 하부 전극 각각의 상측에 형성된 절연막
    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제9항 또는 제12항에 있어서,
    상기 반도체 기판 상에 제2 절연층을 구비하고, 상기 제2 상부 전극은 상기 제2 절연층 상에 여러개 형성되는 것을 특징으로 하는 반도체 기억 장치.
  14. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 각각이 제1 확산층, 게이트, 상기 게이트를 사이에 두고 상기 제1 확산층에 대향하는 위치에 형성된 제2 확산층, 상기 제1 확산층에 접속된 플러그 전극, 상기 플러그 전극에 접속된 하부 전극, 이 하부 전극 상에 형성된 강유전체막, 상기 제2 확산층에 접속된 배선층, 상기 배선층에 접속된 상부 전극을 구비하고, 직렬로 일단으로부터 타단에 걸쳐 접속된 복수의 메모리 셀과,
    상기 복수의 메모리 셀의 일단에 인접하여 설치된 블록 선택 트랜지스터와,
    상기 블록 선택 트랜지스터의 상측에 설치되고, 상기 메모리 셀 및 상기 블록 선택 트랜지스터로부터 분리된 제1 도전층과,
    상기 복수의 메모리 셀의 타단에 인접하고, 또한 상기 메모리 셀의 상기 제1 확산층 상측에 설치되고, 상기 메모리 셀로부터 분리된 제2 도전층과,
    상기 제2도전층 상측에 설치된 플레이트 배선
    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 플레이트선 근방에 상기 제2 도전층이 여러개 설치되는 것을 특징으로 하는 반도체 기억 장치.
  16. 반도체 기판과,
    상기 반도체 기판 상에 설치되고, 제1 확산층, 제2 확산층 및 게이트를 구비한 메모리 트랜지스터와,
    상기 제1 확산층에 접속된 플러그 전극과,
    상기 반도체 기판 상에 형성되며, 상기 메모리 트랜지스터에 인접하여 설치되고, 확산층 및 게이트를 구비한 블록 선택 트랜지스터와,
    상기 메모리 트랜지스터의 상기 제2 확산층에 접속된 제1 배선과,
    상기 플러그 전극에 접속된 하부 전극과,
    이 하부 전극 상에 형성된 강유전체막과,
    상기 강유전체막 상에 설치되고, 상기 제1 배선에 접속된 제1 상부 전극과,
    상기 블록 선택 트랜지스터 및 상기 하부 전극 상측에 설치되고, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 블록 선택 트랜지스터 및 상기 제1 배선으로부터 분리되어 있는 제2 상부 전극과,
    상기 반도체 기판, 상기 메모리 트랜지스터, 상기 플러그 전극, 상기 제1 상부 전극, 상기 제2 상부 전극, 상기 강유전체막 및 상기 하부 전극 각각의 상측에 형성된 절연층
    을 구비하는 것 특징으로 하는 반도체 기억 장치.
  17. 반도체 기판과,
    상기 반도체 기판 상에 형성되며, 제1 확산층, 제2 확산층, 상기 제1 확산층 및 제2 확산층 사이에 설치된 제1 게이트를 구비하고, 일단으로부터 타단에 직렬로 접속된 복수의 메모리 트랜지스터와, 상기 제1 확산층에 접속된 하부 전극, 상기 제1 하부 전극 상에 형성된 제1 강유전체막, 및 상기 제1 강유전체막 상에 형성되며, 상기 제2 확산층에 접속된 제1 상부 전극을 구비하고, 일단으로부터 타단에 직렬로 접속된 복수의 메모리 셀을 구비한 메모리 셀 블록과,
    상기 반도체 기판 상에 형성되고, 상기 메모리 셀 블록의 일단의 메모리 트랜지스터의 제1 확산층에 인접하여 설치된 소자 분리 영역과,
    상기 반도체 기판 상에 형성되고, 상기 소자 분리 영역에 인접하여 설치되고, 제3 확산층, 제4 확산층 및 제2 게이트를 구비한 블록 선택 회로와,
    상기 소자 분리 영역 상에 설치되고, 상기 메모리 셀 블록의 일단의 메모리 셀의 하부 전극 및 상기 제3 확산층에 접속된 제1 도전층
    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 제1 도전층은 상기 하부 전극과 동일 재료로서, 상기 하부 전극과 수직 방향에서 동일 위치에 있는 것을 특징으로 하는 반도체 기억 장치.
  19. 제17항 또는 제18항에 있어서,
    상기 제1 도전층 상에 설치된 제2 강유전체막과, 상기 제2 강유전체막 상에 설치되고, 상기 메모리 셀 블록, 상기 제1 도전층, 상기 제2 강유전체막, 상기 제3 확산층, 상기 제4 확산층 및 상기 제2 게이트로부터 분리된 제2 도전층을 더욱 구비한 것을 특징으로 하는 반도체 기억 장치.
  20. 제17항 또는 제18항에 있어서,
    상기 하부 전극 상측에 형성되고, 상기 제1 게이트에 신호를 공급하는 배선을 더욱 구비하는 것을 특징으로 하는 반도체 기억 장치.
  21. 반도체 기판 상에 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된제1 확산층 및 제2 확산층을 구비한 트랜지스터를 형성하는 공정과,
    상기 트랜지스터의 상측에 상기 제1 확산층에 접속된 하부 전극층을 형성하는 공정과,
    상기 하부 전극층 상에 강유전체막을 형성하는 공정과,
    상기 강유전체막 상에 상부 전극층을 형성하는 공정과,
    상기 상부 전극층을 제1 상부 전극과 제2 상부 전극으로 형성하는 공정과,
    상기 하부 전극층 및 강유전체막을 캐패시터 형상으로 형성하는 공정과,
    제1 상부 전극을 상기 제2 확산층에 접속하는 배선층을 형성하는 공정과,
    상기 반도체 기판, 트랜지스터, 하부 전극층, 강유전체막, 배선층, 제1 상부 전극 및 제2 상부 전극을 절연층으로 피복하여, 상기 제2 상부 전극을 상기 강유전체막 이외로부터 절연시키는 공정
    을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  22. 반도체 기판 상에 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 구비한 셀 트랜지스터를 형성하는 공정과,
    상기 반도체 기판 상에 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제3 확산층 및 제4 확산층을 구비하고, 상기 셀 트랜지스터에 인접하는 블록 선택 트랜지스터를 형성하는 공정과,
    상기 셀 트랜지스터 및 블록 선택 트랜지스터의 상측에 상기 제1 확산층에 접속된 하부 전극층을 형성하는 공정과,
    상기 하부 전극층 상에 강유전체막을 형성하는 공정과,
    상기 강유전체막 상에 상부 전극층을 형성하는 공정과,
    상기 상부 전극층을 제1 상부 전극과 제2 상부 전극으로 형성하는 공정과,
    상기 하부 전극층 및 강유전체막을 캐패시터 형상으로 형성하는 공정과,
    제1 상부 전극을 상기 제2 확산층에 접속하는 배선층을 형성하는 공정과,
    상기 반도체 기판, 셀 트랜지스터, 블록 선택 트랜지스터, 하부 전극층, 강유전체막, 배선층, 제1 상부 전극 및 제2 상부 전극을 절연층으로 피복하여, 상기 제2 상부 전극을 상기 강유전체막 이외로부터 절연시키는 공정
    을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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