KR20010030395A - 수지로 밀봉된 반도체 장치 - Google Patents

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KR20010030395A
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이치노세미치히코
타키자와토모코
혼다히로카즈
카타케이이치로우
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니시가키 코지
닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명에 따른 몰드로 밀봉된 반도체 장치의 형성방법은 상부에 금속 배선 패턴(12)을 구비한 금속 플레이트(11)상에 반도체 칩(15)을 장착하는 단계와, 상기 금속 배선 패턴(12)상에 반도체 칩(15)을 밀봉하는 단계와, 에칭에 의해 상기 금속 플레이트(11)의 하부를 제거하여 상기 금속 배선 패턴(12)을 노출시키는 단계와, 상기 금속 배선 패턴(12)의 하부상에 외부 단자(18)를 형성하는 단계를 포함한다. 상기 방법에 의하면 반도체 장치의 평면적인 디멘션 뿐만 아니라 두께도 감소시킬 수 있다.

Description

수지로 밀봉된 반도체 장치{Resin-encapsulated semiconductor device}
본 발명은 수지로 밀봉된 반도체 장치에 관한 것으로서, 특히 BGA(ball-grid-array) 반도체 소자에 적합한 수지로 밀봉된 반도체 장치의 구조에 관한 것이다. 본 발명은 또한 상기와 같은 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 장치의 부피를 줄이기 위해, BGA 반도체 장치가 최근에 많이 사용되고 있는 실정이다. 도 1은 종래의 BGA 반도체 장치의 구조를 도시하는 것으로서, 반도체 칩(31)은 인터포우저 기판(32)의 중심영역상에 장착되어 반도체 칩(31)의 하부면이 인터포우저에 부착되게 상기 인터포우저 기판(32)상에 부착되어 된다. 상기 인터포우저 기판(32)은 폴리이미드와 같은 유기 절연물질, 유리 에폭시, BT 수지 등으로 이루어지고, 그 상부에 예컨대 구리로 이루어진 금속 배선 패턴(34)이 제공된다.
상기 인터포우저 기판(32)은 그 외부 주변에, 즉, 반도체 칩(31)을 장착하기 위한 영역의 외부에 다수의 본딩 패드(34)를 구비하고 있다. 상기 본딩 패드(34)의 내측(35)은 스티치(stich) 영역이라고 불리우며 본딩 와이어(40)와 접속하기 위해 사용되고, 상기 본딩 패드(34)의 외측(36)은 솔더 볼(38)이 상부에 형성된 랜드(land) 영역이라 불리운다. 인터포우저 기판(32)의 유기 절연체(37)는 상기 랜드 영역(36)용의 개구를 구비하고 있고, 솔더 볼(38)이 그 하부면상에 형성되어 있다. 상기 솔더 볼(38)은 프린트 회로기판상에 반도체 장치를 장착하기 위한 엔드 유저(end user)에 의해 외부 단자로서 사용된다.
인터포우저 기판(32)상으로 반도체 칩(31)을 장착하는 것은 이하와 같이 이루어진다. 먼저, 소정량의 점착제(33)가 멀티 노즐 코터(coater)로부터 인터포우저 기판(32)의 소정의 위치상으로 강하되고, 그 후, 반도체 칩(31)이 상기 인터포우저로 장착되고, 점착제(33)가 가열에 의해 제거되어 반도체 칩(31)을 상기 인터포우저 기판(32)상으로 고정한다. 이어서, 본딩 패드(34)의 스티치 영역(35) 및 Al 칩 전극(39)이 Au 및 Cu로 구성된 본딩 와이어(4)를 사용한 와이어 본딩 기술에 의해 전기적으로 함께 접속된다. 그 후, 반도체 칩(31)과 더불어 상기 인터포우저 기판(32)의 상면은 주성분으로 에폭시 수지를 함유하는 몰드 수지(41)를 사용하는 트랜스퍼 성형방법 의해 밀봉되고, 반도체 칩(31)은 기계적인 손상 및 수분의 침입으로부터 보호된다.
이어서, 외부 단자를 구성하는 솔더 볼(38)은 인터포우저 기판(32)상에 본딩 패드(34)의 상기 랜드 영역(36)의 저면상에 형성된다. 이 단계에서, 플럭스가 미리 상기 랜드영역(36)상에 도포되고, 그 후, 솔더 볼(38)은 상기 랜드영역(36)상에 배치되고, 그 후, 솔더 볼(38)의 역류(reflow)에 의해 외부 단자(38)를 형성한다. 상기 외부 단자(38)는 예컨대, 주성분으로 주석과 납을 함유하는 솔더로 구성되어 있다.
전술한 종래의 GBA 반도체 장치에서, 유기 절연체와 금속 배선 패턴을 포함하는 2층 구조의 인터포우저 기판은 인터포우저 기판을 포함하는 BGA 반도체 장치의 두께의 감소를 저해한다.
JP-A-2-240940호, JP-A-10-116935호 및 JP-A-11-195773호 공보 각각은 저면에서 수지로 이루어진 인터포우저 기판을 연마하여 반도체 장치의 두께를 감소시키는 기술을 설명하고 있다.
전술한 기술에서, 불순물이 많은 금속 배선층이 형성되는 전해도금법은 수지 인터포우저 기판상에서 사용하기가 어렵다는 단점이 있다. 수지 기판상에 전극막을 제공함으로써 수지 기판상에서 전해도금법이 사용될 수 있는 몇몇의 기술이 있지만, 전극막은 수지 기판의 외부 주변으로 연장되어야 하고, 따러서, 금속 배선 패턴이 필요치 않는 외부 주변에서 금속 배선 패턴을 형성하게 된다.
또한, 종래기술에 의한 반도체 장치에서, 본딩 와이어용의 스티치 영역의 배열이 결정된 후, 본딩 패드용의 랜드영역의 위치는 스티치 영역의 외측에서 결정된다. 상기는 외부 단자의 배치에 대해 많은 제한을 가하여 반도체 장치를 장착하는 전자 장치 또는 전자 부품의 평면의 면적(planer dimention)의 감소에 반하는 장애요인이 된다.
특히, 전자 장치 또는 전자 부품의 디멘션에 대한 최근의 감소에 따라 반도체 장치의 외부 단자의 피치를 감소시키는 것이 요구되고 있다. 이러한 관점에서, 본딩 패드에 대한 피치의 감소가 포토리소그라피 기술의 발전에 의해 금속 배선 패턴에서 어느 정도 달성었지만, 외부 단자에 대한 피치를 감소하는 것은 솔더 볼의 형성에 필요한 넓은 공간 때문에 성공적이지 못하다.
따라서, 본 발명의 목적은 전술한 문제점을 해결하여 디멘션을 전체적으로 감소시키고 소요의 위치에 뛰어난 접속성을 갖는 금속 배선 패턴을 형성하기 위해, 종래의 BAG 반도체 장치의 구조를 개선함으로써 BAG 반도체 장치의 디멘션과 비용을 감소시키는데 있다.
본 발명의 제1의 특징에 따른 반도체 장치는 칩 전극을 구비한 반도체 칩과, 상기 칩 전극에 접속된 상면을 구비하고 반도체 칩을 지지하는 금속 배선 패턴과, 상기 금속 배선 패턴의 저면을 피복하고 스루 홀을 구비하는 절연막과, 상기 스루 홀 내의 배선 패턴의 저면상에 형성된 다수의 외부 단자와, 상기 절연막 및 금속 배선 패턴의 상면상에 상기 반도체 칩을 밀봉하는 몰드 수지를 구비하고 있고, 상기 금속 배선 패턴의 적어도 상면은 전해도금법에 의해 형성되게 된다.
본 발명에 따른 반도체 장치에 따르면, 박막의 절연막 및 전해 도금 배선 패턴만이 반도체 칩의 저면상에 형성되는 구조를 채택함으로써, 반도체 장치의 전체적인 두께는 인터포우저 기판을 구비한 종래의 반도체 장치에 비해 감소될 수 있다.
또한, 전해 도금된 배선 패턴의 신뢰성이 개선되고, 그에 따라, 디멘션의 감소와 품질의 향상을 가져와 반도체 장치를 장착하는 전자 장치 및 부품의 비용이 감소된다.
본 발명의 제2의 특징에 따른 반도체 장치의 형성방법은 금속 플레이트 및 상기 금속 플레이트의 상면상에 형성된 금속 배선 패턴을 구비한 프레임 기판을 형성하는 단계와, 상기 배선 패턴상에 반도체 칩을 장착하는 단계와, 몰드 수지로 상기 프레임 기판상에 반도체 수지를 밀봉하는 단계와, 저면에서 금속 플레이트의 적어도 일부를 제거하여 상기 금속 배선 패턴의 적어도 일부를 노출시키는 단계를 포함하고 있다.
본 발명에 따르면, 몰드 수지로 반도체 칩을 밀봉한 후 프레임 기판의 금속 플레이트를 제거하여 배선 패턴을 노출하는 공정은 밀봉 이전에 반도체 장치의 양호한 강도를 보장하고 밀봉이후에 반도체 장치의 전체의 두께를 감소시키게 해준다.
도 1은 인터포우저(interposer) 기판을 구비한 종래의 BGA 반도체 장치의 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 3의 a 내지 d는 도 2에 도시된 프레임 기판의 제조 방법을 연속적인 단계로 도시하는 단면도.
도 4의 a 내지 d는 도 2에 도시된 프레임 기판의 다른 제조 방법을 연속적인 단계로 도시하는 단면도.
도 5a 내지 도 5g는 본 발명의 제1의 실시예에 따른 제조방법을 연속적인 단계로 도시하는 도 1의 반도체 장치의 단면도.
도 6a 내지 도 6g는 본 발명의 제2의 실시예에 따른 제조방법을 연속적인 다계로 도시하는 반도체 장치의 단면도.
도 7의 a 내지 f는 본 발명의 제3의 실시예에 따른 제조방법을 연속적인 단계로 도시하는 반도체 장치의 단면도.
도 8의 a 내지 f는 본 발명의 제4의 실시예에 따른 제조방법을 연속적인 단계로 도시하는 반도체 장치의 단면도.
도 9의 a 내지 f는 본 발명의 제5의 실시예에 따른 제조방법을 연속적인 단계로 도시하는 반도체 장치의 단면도.
도 10의 a 내지 f는 본 발명의 제6의 실시예에 따른 제조방법을 연속적인 단계로 도시하는 반도체 장치의 단면도.
도 11의 a 내지 d는 본 발명의 제7의 실시예에 따른 제조방법을 연속적인 단계로 도시하는 반도체 장치의 단면도.
도 12의 a 내지 d는 본 발명의 제8의 실시예에 따른 제조방법을 연속적인 단계로 도시하는 반도체 장치의 단면도.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도.
이하, 본 발명은 첨부된 도면과 관련하여 보다 상세히 기술될 것인데, 동일 구성요소에는 동일 번호가 붙여질 것이다.
도 2에서, 본 발명에 따른 반도체 장치는 몰드 수지를 사용하는 트랜스퍼 몰딩 기술에 의해 밀봉된 반도체 칩(15)을 포함한다. 상기 반도체 칩(15)은 상기 반도체 칩(15)의 저면이 절연 점착층(20)을 사용하여 고정되도록 그 중심 영역에 다이 패드 또는 금속 막 패턴(14)상에 고정되어 있다. 상기 반도체 칩(15)상에 형성된 칩 전극(26) 각각은 상기 반도체 칩(15)의 외측에 배치된 금속 막 패턴(14)의 스티치 영역에 접속된다. 다수의 랜드 패턴(13)은 상기 금속 막 패턴(14)의 저면상에 배치된다. 상기 랜드 패턴(13)은 금속 플레이트를 패터닝함으로써 형성되고, 솔더 볼(18)은 상기 랜드 패턴(13) 각각의 저면상에 형성된다. 절연 점착층(19)은 상기 랜드 패턴(13)을 제외한 반도체 장치의 전체의 저면상에 피복함으로써 형성된다. 반도체 칩(15)이 금속 배선 패턴(14)에 의해 지지되는 구조를 채택함으로써 최종적인 반도체 장치의 전체의 두께는 상당히 감소될 수 있다.
또한, 랜드 패턴(13)은 솔더 볼(18)이 금속 배선 패턴(14)의 하부상에 직접배치되도록 생략될 수 있고, 그에 따라, 최종의 반도체 장치의 전체의 두께가 감소된다.
몇몇의 솔더 볼(제1의 솔더볼)(18)은 반도체 칩(15) 직하의 금속 배선 패턴(14)의 내측상에 배치되고, 다른 몇몇의 솔더 볼(제2의 솔더 볼)(18)은 반도체 장치의 저면상에 도시된 바와 같이 반도체 칩(15) 외측의 금속 배선 패턴(14)의 외측상에 배치된다.
상기 제1 및 제2의 솔더 볼(18)은 서로 교대로 배치된다. 상기 제1의 솔더 볼(18)은 반도체 칩(15)의 외부 주변의 직하에 배치된다. 상기 제2의 솔더 볼(18)은 본딩 와이어(16)에 접속된 스티치 영역의 직하에 배치된다. 상기 제1의 솔더 볼 및 제2의 솔더 볼이 교대로 배치됨으로써 그 사이에서 겹치지 않고 솔더볼(18)이 보다 작은 피치를 갖게 한다.
도 3의 a 내지 d는 도 2의 반도체 장치를 제조하는데 사용되는 프레임 기판을 형성하는 공정을 도시하고 있다. 도 3의 a에서, 금속 플레이트(11)가 먼저 준비되고, 그 위에 레지스트막(12)이 코팅에 의해 형성되고, 그 후, 패터닝하여 네가티브형 레지스트 패턴(12)을 형성하는데, 상기 네가티브 레지스트 패턴(12)은 도 3의 b에 도시된 바와 같이 소요의 배선 패턴에 대해 네가티브형이다. 그 후, 금속 배선 패턴(14)이 도 3의 c에 도시된 바와 같이 도금 기술에 의해 금속 플레이트(11)의 노출면상에 형성되고, 그 후, 네가티브형 레지스트 패턴(12)의 제거에 의해 도 3의 d에 도시된 바와 같이 금속 배선 패턴(14)이 상기 금속 플레이트(11)상에 형성된 프레임 기판을 얻는다.
도 4의 a 내지 d는 도 2의 반도체 장치의 제조에 사용된 프레임 기판을 형성하는 다른 공정을 도시하고 있다. 도 4의 a에서, 금속 플레이트(11)가 먼저 준비되고, 그 후, 포지티브형 레지스트 패턴(12)을 형성하는데, 상기 포지티브형 레지스트 패턴은 소요의 배선 패턴에 대해 포지티브형이다. 그 후, 금속 플레이트(11)는 도 4의 c에 도시된 바와 같이 포지티브형 레지스트 패턴(12)을 에칭 마스크로서 사용하여 에칭되고, 상기 금속 플레이트(11)로부터 포지티브형 레지스트 패턴(12)의 제거가 이루어 진다. 그에 따라, 랜드 패턴(14)이 금속 플레이트(11)의 상면상에 금속 배선 패턴으로서 형성된 프레임 기판(13)이 얻어진다.
도 5a 내지 도 5g는 본 발명의 제1의 실시예에 따른 반도체 장치의 제조공정을 도시하고 있다. 도 5a에서, 금속 패턴(14)이 금속 플레이트(11)상에 형성된 프레임 기판(일시적으로 인터포우저 기판으로 부른다)은 도 3a 내지 도 3d에 도시된 공정과 같은 공정으로 준비된다. 저면이 점착제(21)로 도포된 반도체 칩(15)은 프레임 기판상에 장착되어 도 5b에 도시된 바와 같이 반도체 칩(15)의 외부 주변은 상기 프레임 기판의 금속 패턴(14)의 내측상에 놓여진다. 이어서, 반도체 칩(15)상의 칩 전극(26)은 도 5c에 도시된 바와 같이 본딩 와이어(16)에 의해 금속 패턴(14)의 외측에 배치된 스티치 영역에 전기적으로 접속되고, 그 후, 몰드 수지(17)를 사용하는 트랜스퍼 몰딩 기술에 의해 프레임 기판의 상면상에 반도체 칩(15)을 밀봉한다.
그 후, 도 5e에 도시된 바와 같이, 프레임 기판의 금속 플레이트(11)는 습식 에칭 도는 플라즈마 에칭에 의해 그 저면에서 제거되어, 랜드 패턴(13)을 금속 배선 패턴(14)의 저면상에 남긴다. 상기 랜드 패턴(13)은 금속 배선 패턴(14)의 내측 또는 외측에서 용이하게 형성될 수 있고, 랜드 패턴(13)의 위치에 대한 설계상의 선택이 개선될 수 있다.
금속 플레이트(11)의 패터닝 이후, 절연성 점착제가 패터닝된 표면에 도포되어 점착층(19)을 형성하고, 상기를 통해 랜드 패턴(13)이 도 5f에 도시된 바와 같이 관통하게 된다. 그 후, 솔더 볼(18)이 각각의 랜드 패턴(43)상에 형성되어 도 5g에 도시된 구조를 얻는다.
상기 솔더 볼(18)은 본 실시에서는 금속 패턴(14)의 외측 및 내측에 교대로 배치된다. 또한, 솔더 볼(18)은 저면상에 체크무늬의 패턴으로 배치될 수 있다. 상기와 같은 구성으로 인해 외부 단자는 반도체 장치의 거의 전체의 하부 영역에 배치되게 되고, 그에 따라, 반도체 장치의 평면적인 디멘션을 감소시킨다.
전술한 공정에서, 절연성 점착제(19)의 코팅 및 솔더 볼(18)의 형성의 순서는 역순일 수 있다. 또한, 솔더 볼(18)은 전자 장치 및 전기 부품의 단자가 다른 공지의 기술을 사용하여 랜드 패턴(13)을 직접 장착하도록 생략이 될 수 있다.
전술한 공정의 변형으로서, 금속 플레이트(11)는 랜드 패턴(13)을 남기지 않고 CMP 공정에 의해 연마될 수 있다. 이 경우, 솔더 볼(18)은 금속 배선 패턴(14)의 저면상에 직접 형성될 수 있다.
도 6a 내지 도 6g는 본 발명의 제2의 실시예에 따른 반도체 장치의 다른 제조 공정을 연속적으로 도시하고 있다. 상기 공정은 프레임 기판을 형성하는 단계를 포함한다. 도 6a에서, 절연성 점착제층(21)이 코팅에 의해 금속 플레이트(11)상에 형성되고, 이 후, 도 6b에 도시된 바와 같이 패터닝에 의해 점착층(21)에 개구(22)를 형성한다. 솔더볼을 수용할 상기 개구(22)는 배치될 반도체 칩의 외부 주변을 덥는 하나의 로우(row)및 반도체 칩을 그 상부에 장착하는 영역 외측의 다른 로우(row)의 형상으로 배치된다. 개구(22)의 두개의 로우(row)는 엇갈리게 배치된다.
그 후, 금속 막(23)이 도 6c에 도시된 바와 같이 절연 점착층(21)상으로 점착되고, 그 후, 금속 막(23)의 패터닝에 의해 도 6d에 도시된 바와 같이 중앙 개구(24)를 형성할 뿐만 아니라 금속 배선 패턴을 형성한다.
그 후, 절연성 점착제(25)가 중앙 개구(22)에 도포되고, 동일한 절연성 점착제(25)가 상부에 도포된 반도체 칩(15)이 금속 패선 패턴(23)상에 배치되어, 반도체 칩(15)의 중앙이 중앙 개구(22)의 중심과 정렬된다. 절연성 점착제(25)를 제거한 후, 반도체 칩(15)상의 칩 전극(26)은 도 6e에 도시된 바와 같이 금속 배선 패턴(23)에 전기적으로 접속된다.
그 후, 반도체 칩(15)은 도 6f에 도시된 바와 같이 몰드 수지(17)를 사용한 트랜스터 몰딩 기술에 의해 절연막(11) 및 금속 배선 패턴(23)의 상부상에서 밀봉된다. 그 후, 금속 플레이트(11)는 부식액을 사용한 화확적 에칭, 플라즈마 에칭, 연마제 등을 사용환 CMP 공정 등의 에칭에 의해 제거된다. 또한, 솔더 볼(18)은 도 6g에 도시된 바와 같이 금속 배선 패턴(23)의 하부상에 개구(22)의 각각을 통해 형성된다. 솔더 볼(18)은 엇갈리게 구성되도록 배치되거나 금속 배선 패턴(23)의 외측와 내측에서 교대로 구성되도록 배치된다.
전술한 실시예에서, 상기 개구(22)를 통한 솔더 볼(18)의 형성은 제1의 실시예와 비교하여 보다 용히하게 행해질 수 있다. 또한, 금속 플레이트(11)의 제거 이후의 절연성 점착제층을 형성하는 공정의 제거는 제조 단계의 수를 감소시킨다. 주목할 것은 본 발명에서의 솔더 볼(18)의 구성은 단지 예시이고 변형될 수 있다는 점이다.
도 7의 a 내지 g는 본 발명의 제3의 실시예에 따른 반도체 장치의 제조방법을 연속적으로 도시하고 있다.도 7의 a에서, 금속 플레이트 또는 구리 플레이트(51)는 그 상부 표면이 에칭되어 배선 패턴(52)을 형성하고, 상기 배선 패턴은 반도체 칩을 지지하는 지지부재로서 기능하는 패턴부를 포함하고 있다. 상기 패턴부는 구리 플레이트(51)의 중앙영역에 위치한다.
이어서, 절연성 점착제(53)가 중앙 패턴부에서 구리 플레이트(52)의 상부상으로 도포되고, 그 후, 도 7의 b에 도시된 바와 같이 점착될 반도체 칩(54)을 장착한다. 반도체 칩(54)상의 칩 전극(55)은 도 7의 c에 도시된 바와 같이 본딩 와이어(56)에 의해 배선 패턴(52)에 접속된다. 이어서, 도 7의 d에 도시된 바와 같이 몰드 수지(57)를 사용한 트랜스퍼 몰딩 공정은 본딩 배선(56) 뿐만 아니라 반도체 칩(54)을 상기 구리 플레이트(51)의 상부상에 밀봉하기 위해 행해진다.
그 후, 도 7의 e에 도시된 바와 같이 구리 플레이트(51)는 저면이 연마되어 배선 패턴(52)을 제외한 구리 플레이트부가 제거된다. 그 후, 절연성 시트(58)가 그 하부에서 배선 패턴(52)상으로 점착되고, 그 후, 금속 범프(59)를 상기 배선 패턴(52)상에 형성하는데, 상기 금속 범프는 도 7의 g에 도시된 바와 같이 스루 홀에서 절연성 시트(58)를 관통하고 있다. 상기 금속 범프(59)는 반도체 칩(54) 외측 뿐만 아니라 반도체 칩(54)의 주변의 직하에도 위치한다.
상기 실시예에서, 배선 패턴(52)은 구리 플레이트(51)의 상부로부터 직접 형성된다. 또한, 배선 패턴은 금속 플레이트상에 배선 패턴에 대한 포지티브형의 패턴을 갖는 그루브(groove)를 형성하는 단계와, 전해 도금법을 사용하여 상기 그루브를 금속 도금막으로 매입하는 공정에 의해 형성될 수 있다. 금속 플레이트는 이후에 연마 및 선택적 습식 에칭에 의해 그 하부에서 제거된다.
도 8의 a 내지 f는 본 발명의 제4의 실시예에 따른 반도체 장치의 제조방법을 연속적으로 도시하고 있다. 상기 실시예는 금속 패턴(52)의 중심부가 본 발명의 실시예에서의 반도체 칩을 단지 지지하는데에만 사용되고, 금속 패턴(52)의 주변부는 외부 전극으로서 사용되고 연마후의 기계적인 강도에 대비하여 약간 두터운 두께를 가진다는 점을 제외하고는 동일하다. 금속 패턴(52)의 주변부는 기계적으로 구성되고 제조의 최종공정에서 절연막(6)을 형성하기 위해 코팅이 된다. 주변부는 외부 리드선으로 사용된다.
도 9의 a 내지 f는 본 발명의 제5의 실시예에 따른 반도체 장치의 제조방법을 연속적으로 도시하고 있다. 도 9의 a에서, 배선 패턴(52)은 에칭에 의해 금속 플레이트(51)상에 형성된다. 페이스-다운(face-down) 형상의 구조로 된 반도체 칩(54)은 도 9의 b에 도시된 바와 같이 반도체 칩(54)상의 칩 전극(55)이 배선 패턴(52)과 접하도록 금속 플레이트(51)상에 장착된다. 도 9의 c에 도시된 바와 같이 몰드 수지(57)를 사용함으로써 금속 플레이트(51)상에 반도체 칩(54)을 밀봉한 후, 몰드 수지(57)의 상부 뿐만 아니라 반도체 칩(54)의 상부는 도 9의 d에 도시된 바와 같이 기계적인 연마에 의해 제거된다. 금속 플레이트(51)의 하부는 기계적인 연마에 의해 또한 제거되어 도 9의 e에 도시된 바와 같이 배선 패턴(52)을 남기고, 그 후, 도 9의 f에 도시된 바와 같이 배선 패턴(52)의 하부상에 절연성 시트(58)를 점착하고 그 위에 금속 범프(59)를 형성한다.
도 10의 a 내지 f는 본 발명의 제6의 실시예에 따른 반도체 장치의 제조방법을 연속적으로 도시하고 있다. 본 실시예는 배선 패턴(52)이 제4의 실시예와 유사하게 본 실시예에서 외부 단자 리드선으로 사용된다는 점을 제외하고는 제 5의 실시예와 동일하다.
도 11의 a 내지 d는 본 발명의 제 7의 실시예에 따른 반도체 장치의 제조방법을 연속적으로 도시하고 있다. 상기 제7의 실시예는 금속 범프(61)가 금속 플레이트(51)상의 배선 패턴(52)과 접속을 위한 반도체 칩(54)의 칩 전극(55)상에 제공된다는 점을 제외하고는 제 5의실시예와 동일하다.
도 12의 a 내지 d는 본 발명의 제8의 실시예에 따른 반도체 장치의 제조방법을 연속적으로 도시하고 있다. 본 실시예는 주입 홀(62)이 본 실시예에서는 금속 플레이트(51)의 중심에 형성된다는 점을 제외하고는 제6의 실시예와 동일하다. 상기 주입 홀(62)은 배선 패턴(52)을 형성하기 이전 또는 이후에 형성되어 나중에 몰드 수지의 주입을 위해 사용된다.
도 13에서, 본 발명의 다른 실시예에 따른 반도체 장치는 배선 패턴(52)의 상부상에 장착되며 공통의 몰드 수지(57A)에 의해 밀봉된 제1 및 제2의 반도체 칩(54A, 54B)을 포함한다. 또한, 제3의 반도체 칩(54C)은 배선 패턴(52)의 하부상에 장착되어 제1 반도체 칩(54A)과 대향한다. 상기 제3의 반도체 칩(54C)은 다른 몰드 수지(57B)에 의해 밀봉된다. 제4의 반도체 칩(54D)은 반도체 칩(54C)과 유사하게 장착되어 다른 몰드 수지(57C)에 의해 밀봉되어 상기 제2의 반도체 칩(54B)에 대향한다.
전술한 실시예의 각각에서, 배선 패턴(52)은 금속 플레이트(51)의 상부를 에칭함으로써 상기 금속 플레이트(51)상에 직접 형성된다. 에칭공정에 의한 하부에서의 금속 플레이트(51)에 대한 제거 공정에서, 과도한 에칭으로 인해 금속 배선 패턴(52)이 또한 제거되는 경우가 발생한다. 따라서, 금속 플레이트(51)를 제거하는 에칭 공정중에, 금속 배선 패턴(52)과 금속 플레이트(51)는 이종의 금속으로 되어 있으면 양호하다. 이 경우, 금속 플레이트(51)는 금속 배선 패턴(52)으로부터 선택적으로 습식 에칭 단계에 의해 제거될 수 있다. 또한, 동일한 재료로 이루어진 금속 플레이트(51)와 금속 배선 패턴(52)에 대해서, 금속 플레이트(51) 또는 금속 배선패턴(52)은 점착제가 점착되어 둘 모두는 공통의 부식액에서 에칭 속도가 다르다.
도 14에서, 본 발명의 다른 실시예에 따른 반도체 장치는 제1의 금속으로 이루어진 하부층(51a)과 제2의 금속으로 이루어진 상부층(51b)을 포함하는 금속 플레이트(51)를 포함한다. 상기 금속 배선 패턴(52)은 또한 제1의 금속으로 구성되어 있다. 상기 제1 및 제2의 금속은 다른 부식액을 사용하여 에칭될 수 있다. 하부층(51a)이 제1의 부식액에 의해 에칭된 후, 상부층은 제2의 부식액에 의해 금속 배선 패턴(52)으로부터 선택적으로 에칭된다. 상기 금속 배선 패턴(52)은 그 하부에 강도를 향상시키기 위한 다른 금속막을 구비할 수 있다.
도 15에서, 도 14의 실시예로부터 변형된 반도체 장치는 제1의 금속으로 구성된 단일한 금속 플레이트(51)와, 제2의 금속으로 구성된 박막의 하부층(52a)을 포함하는 금속 배선 패턴(52), 및 제3의 금속으로 구성된 제3의 두터운 상부층(52b)을 포함한다. 상기 제2 및 제3이 금속은 예컨대, 전해 도금법에 의해 형성된다. 전해도금법은 저렴한 비용 및 최종 막의 불순물이 높다는 관점에서 비 전해 도금법(electroless plating technique)에 비해 우수하다. 불순물이 높으면 접속성이 뛰어나게 된다.
도 15에서, 금속 플레이트(51)는 화학적 에칭, 물리(물리화학적)연마, 기계적 연삭, 기계적 박리(peeling-off) 등에 의해 제거될 수 있다. 상기의 기계적인 박리 공정은 열 팽창 및 융점이 다른 금속의 제공과 결합될 수 있다.
각각의 상기 실시예에서, 금속 플레이트 또는 층은 예컨대 Cu, Ni 또는 Fe로 구성될 수 있다. 점착제 또는 몰드 수지가 주성분으로서 열경화 에폭시 수지를 포함하는 것이 양호하다. 외부 단자로서, 솔더 볼은 주성분으로서 Sn 및 Pb를 포함할 수 있다.
금속 배선 패턴이 보통 전해도금범으로 형성되면, 높은 불순물을 가지므로 뛰어난 접속성을 달성한다. 수지 기판 및 금속 배선 패턴을 포함하는 종래의 인터포우저 기판에서, 금속 배선 패턴은 수지 기판상에 형성된 전극층을 사용함으로써 전해도금법에 의해 형성될 수 있다. 이 경우, 전극층은 도금중에 전기를 공급하기 위해 수지 기판의 외부 주변까지 전극층이 확장되어야 한다. 따라서, 금속 배선 패턴은 배선 패턴이 필요치 않는 주변상에 형성된다. 주변상에 형성된 금속 배선 패턴은 몰드 수지의 표면에서 노출되어 수분의 침투를 받기가 쉽다. 상기는 최종의 반도체 장치에서의 절연성과 금속 배선 패턴의 부식성을 악화시킨다. 반면에, 본 발명에서의 금속 배선 패턴은 전해도금법에 의해 금속 플레이트상의 소요의 위치에 형성될 수 있다. 그러므로, 종래의 인터포우저 기판에서 문제가 되었던 부식 또는 문제점을 방지시킨다.
전술한 실시예는 단지 예시로서 기술되었지만, 본 발명은 전술한 실시예에 한정되지 않고, 여러 변형 또는 수정이 본 발명의 범위를 벗어남이 없이 본 분야의 기술자에게 용이하게 이루어질 수 있다.

Claims (20)

  1. 반도체 장치에 있어서,
    칩 전극(26, 55)을 구비한 반도체 칩(15, 54)과, 상기 칩 전극(26, 55)에 접속된 상면을 구비하고 상기 반도체 칩(15, 54)을 지지하는 금속 배선 패턴(14, 52)과, 상기 금속 배선 패턴(14, 52)의 저면을 피복하고 스루 홀을 구비한 절연막(19, 58)과, 상기 스루 홀 내의 상기 배선 패턴(14, 52)의 상기 저면상에 형성된 다수의 외부 단자(18, 59)와, 상기 절연막(19, 58) 및 상기 금속 배선 패턴(14, 52)의 상기 상면상의 상기 반도체 칩(15, 54)을 밀봉하는 몰드 수지(17, 57)를 구비하고, 상기 금속 배선 패턴(14, 52)의 적어도 상부는 전해도금법으로 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 금속 배선 패턴(52)의 상기 상면상에 장착되고 상기 몰드 수지(57A)에 의해 밀봉된 다른 반도체 칩(54B)을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 금속 배선 패턴(52)의 상기 저면상에 장착된 다른 반도체 칩(54C), 및 상기 금속 배선 패턴(52)의 상기 저면상의 상기 다른 반도체 칩(54C)을 밀봉하는 다른 몰드 수지(57B)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 외부 단자(18)의 적어도 일부는 상기 반도체 칩(15)의 직하에 위치하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 외부 단자(18)의 적어도 일부는 상기 금속 배선 패턴(14)에 대해 수직으로 보아 상기 반도체 칩(15)의 외측에 위치하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 외부 단자(18)의 일부는 상기 반도체 칩(15)의 직하에 위치하고, 상기 외부 단자(18)의 잔존부는 상기 금속 배선 패턴(14)에 대해 수직으로 보아 상기 반도체 칩(15)의 외측에 위치하는 것윽 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 금속 배선 패턴(52)은 하부층(52a) 및 상부 전해 도금층(52b)을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 칩 전극(26) 및 상기 금속 배선 패턴(14)은 본딩 와이어(16)에 접속되는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 칩 전극(55)과 상기 금속 배선 패턴(52)은 직접 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 금속 배선 패턴(14)은 상기 몰드 수지(17)의 부근에 배치되지 않는 것을 특징으로 하는 반도체 장치.
  11. 몰드로 밀봉된 반도체 장치의 형성방법에 있어서,
    금속 플레이트(11) 및 상기 금속 플레이트(11)의 상면상에 형성된 금속 배선 패턴(14)을 구비한 프레임 기판을 형성하는 단계와,
    상기 배선 패턴(14)상에 반도체 칩(15)을 장착하는 단계와,
    몰드 수지(17)로 상기 프레임 기판상의 반도체 칩(15)을 밀봉하는 단계와,
    상기 금속 배선 패턴(14)의 적어도 일부를 노출하도록 상기 금속 플레이트(11)의 적어도 일부를 저면에서 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  12. 제 11항에 있어서,
    상기 금속 배선 패턴(14)의 적어도 상부는 전해도금법으로 형성되는 것을 특징으로 하는 반도체 장치의 형성방법.
  13. 제 11항에 있어서,
    상기 금속 배선 패턴(14)은 상기 금속 플레이트(11)를 에칭함으로써 형성되는 것을 특징으로 하는 반도체 장치의 형성방법.
  14. 제 11항에 있어서,
    상기 금속 배선 패턴(14)은 상기 금속 플레이트(11)의 상기 상면상에 점착되는 것을 특징으로 하는 반도체 장치의 형성방법.
  15. 제 11항에 있어서,
    상기 제거 단계는 랜드 패턴(13)으로서 상기 금속 플레이트(11)의 일부를 잔류시키는 것을 특징으로 하는 반도체 장치의 형성방법.
  16. 제 11항에 있어서,
    상기 밀봉 단계는 상기 몰드 수지를 주입하기 위해 상기 금속 플레이트(51)에 형성된 주입 홀(62)을 사용하는 것을 특징으로 하는 반도체 장치의 형성방법.
  17. 제 11항에 있어서,
    상기 노출된 금속 배선 패턴의 노출면상에 절연막을 점착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  18. 제 11항에 있어서,
    상기 제거 단계는 화학적 에칭, 화학기계적 연마, 기계적인 연삭 및 기계적인 박리(peeling-off) 중의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  19. 제 11항에 있어서,
    상기 제거 단계는 열 팽창계수 또는 융점차를 혼용하는 기계적인 박리를 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
  20. 제 11항에 있어서,
    상기 반도체 칩(54) 및 상기 몰드 수지(57)의 상부를 연삭에 의해 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
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