KR20010023575A - 고밀도 ｉ/ｏ 카운트를 가진 집적 장치에 대한 전기인터페이스 - Google Patents

고밀도 ｉ/ｏ 카운트를 가진 집적 장치에 대한 전기인터페이스 Download PDF

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KR20010023575A
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electrical
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데이브 코빈
에릭 보가틴
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실리콘 라이트 머신즈
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Abstract

본 발명은 두개의 장치를 대면하여 장착하는 두개의 집적 회로 장치를 전기적으로 상호 접속하는 방법 및 장치에 관한 것이다. 제 1 장치는 바람직하게 일 에지를 따라 위치한 다수의 전기적/물리적 장착 구조를 포함한다. 장착 구조는 전기적 상호 접속 및 물리적 장착을 제공한다. 제 2 장치는 제 1 장치의 장착 구조의 미러 이미지로서 구성된 대응하는 다수의 장착 구조를 포함한다. 제 2 장치의 장착 구조는 일단 장착 구조가 서로 대면 관계이며 제 2 장치의 캔틸레버가 제 1 장치의 에지와 떨어지도록 에지중 하나를 따라 위치한다. 어떤 환경하에서, 더비 블록이 제 2 장치를 지지하는 제 1 장치에 근접하게 기판에 장착될 수 있다. 장착 구조는 I/O를 위해 소비된 표면 영역이 최소가 되도록 서로 충분히 인접하게 위치한다. 다른 전기 상호 접속 구조의 세트는 장착 구조의 반대편 에지의 제 2 장치의 표면에 형성될 수 있다. 전기 접속은 테이프 자동 본딩과 같은 통상적인 기술을 사용하여 이러한 전기 접속 구조에 형성될 수 있다.

Description

고밀도 Ｉ/Ｏ 카운트를 가진 집적 장치에 대한 전기 인터페이스 {ELECTRICAL INTERFACE TO INTEGRATED DEVICE HAVING HIGH DENSITY I/O COUNT}
집적 회로를 제조하는데 있어 중요한 점은 집적 회로에 전기 신호를 인가하고 집적 회로로부터 전기 신호를 수신하는 능력이다. 대부분, 집적 회로 다이는 이 전기 인터페이스가 전도될 수 있는 접속 패드로 알려진 상대적으로 큰 노출된 금속 영역을 가지도록 구성된다. 종종 이 금속 영역은 예를 들면 대략 5 제곱 밀리미터인 알루미늄 또는 알루미늄 합금으로 형성된다.
이러한 전기적 인터페이스를 구현하는데 있어 잘 알려진 기술이 상업적으로 이용된다. 일 기술은 통상적으로 와이어 접속으로 불린다. 완성된 다이는 듀얼 인라인 패키지(DIP), 핀 그리드 어레이 패키지(PGA) 또는 다른 잘 알려진 패키지와 같은 패키지에 집적되는 리드 프레임에 장착된다. 이 패키지는 납땜, 소켓팅(socketing) 또는 다른 잘 알려진 방법에 의해 외부 회로 또는 회로 보드에 결합하기 쉽게 구성된 개별 핀 또는 다른 전기 접촉 장치를 포함한다. 전기 접촉은 이 접촉들 사이에 얇은 와이어를 부착하여 접속 패드와 리드 프레임 사이에서 형성된다. 와이어는 패드로 와이어를 가열하거나 초음파 용접하여 접속 패드와 리드 프레임에 접착된다.
유감스럽게도, 접속 와이어는 얇고 길기 때문에 전기 신호의 경로에 임피던스가 삽입된다. 접속 와이어는 인덕터로 동작한다. 이 임피던스는 신호에 잡음을 추가하며, 그에 따라 접속 와이어를 포함하는 시스템의 전체 동작 효율이 감소한다. 게다가, 와이어의 물리적 요구 조건과 원하지 않는 근접 와이어 사이의 접촉 전위로 인해, 스페이싱(spacing) 요구 조건은 제한된다. 접속 패드는 접속 와이어의 최단 경로를 위해 다이의 에지에 가까이 위치한다. 접속 와이어는 또한 안테나로서 동작한다.
다른 잘 알려진 기술은 플립 칩 접속으로 알려져 있다. 플립 칩 접속에 따라, 인쇄 회로 보드와 같은 기판은 집적 회로의 접속 패드의 미러 이미지로 형성된 전기적 도전성 영역을 포함한다. 일반적으로, 접속 패드는 납땜층으로 취급된다. 집적 회로와 기판은 서로 대면하는 장착되며 납땜은 접속 패드와 대응 영역을 연결하기 위해 열로 용융된다. 이 방식으로, 접속 패드와 그 영역은 집적 회로로부터 기판으로의 전기적 접촉을 필수적으로 제공한다. 유감스럽게도, 인쇄 회로 보드, 즉, 플립 칩 접속을 사용하는 각각의 다이의 두 집적 회로 사이의 상호 전기 접속은 기판을 따르는 전기 트레이스를 필요로 한다. 인쇄 회로 보드상의 트레이스는 전기 신호의 경로에 임피던스를 삽입하며 신호의 전송을 느리게 한다. 이에 따라 이 시스템의 전체 동작 효율은 감소된다.
칩 투 칩(chip to chip) 접속 기술이 제한될 수도 있다. 예를 들면, US Patent 5,399,303, Rostoker에 플립 칩 다이를 사용한 멀티-칩 반도체 배치가 개시되어있다. Rostoker는 일면의 범프(bump)를 올리는 편면 플립(single sided flip) 칩과 양면에서 범프를 올리는 양면 플립(double sided flip) 칩을 사용하는 배치를 설명한다. 양면 플립칩은 기판상에 장착되고 편면 플립칩은 최소 오버랩을 가진 양면 플립칩 사이의 갭을 브리지한다(bridge). Rostoker의 발명은 실행시 많은 문제점이 있다. 예를 들면, 상부 집적 회로는 두개의 집적 회로 다이 사이의 브리지로서 장착되어야 한다. 이는 인쇄 회로 보드와 같은 기판상에 상당한 표면 영역을 소비하는 조립체를 필요로하거나 이 조립체를 포함하는 너무 큰 집적 회로 패키지를 필요로 한다. 또한, 상부 집척 회로는 이 집적 회로의 보디를 통과하여 전기적 도전성을 형성하는 복잡한 처리 기술을 사용하여 제작되어야 한다. 이 조립체에 대한 전기 접속은 예를 들면 통상적인 와이어 접속 기술을 사용하여 상부 집적 회로의 후면에서 형성된다.
또한, 용적을 감소하는 다른 기술이 제공되며 이에 따라 표면 영역은 다수의 집적 회로 장치에 의해 소비된다. 이 기술은 US Patent 5,491,612, Nicewarner, Jr에 개시되어 있다. 이 기술은 집적 회로 사이의 상호 접속수와 관련이 없으며 오히려 복수 집적 회로에 의해 소비된 공간의 용적과 관련이 있다. Nicewarner는 집적 회로의 3차원 모듈 조립체를 설명한다. 칩은 배면으로 장착되며 두개의 부기판의 각각과 주기판의 사이에서 장착되며 주기판의 양면에 장착된다. 설계상의 이유로, 주기판과 제 1 부기판 사이의 칩 어레이는 주기판과 제 2 부기판 사이의 칩 어레이를 반영해야 한다.
또한, 다른 집적 회로의 상부에 일 집적 회로를 적층하는 다른 기술이 제공된다. 이 기술은 스택면을 따라 상호 접속이 형성된다. 스택내의 집적 회로의 열소실이 문제가 될 수 있다. 이 디스플레이에 사용될 수 있는 장치는 U.S. Patent 5,311,360에 개시되어 있으며 여기에서 상호 참조된다.
'360 특허의 설명에 따라, 회절 격자는 도 1에 도시된 바와 같은 다수의 미러-리본 구조(100;multiple mirrored-ribbon structure)로 형성된다. 여러 변형 리본 구조(100)의 패턴은 기판(102)에서 떨어져서 형성된다. 리본과 리본 사이의 기판은 모두 알루미늄 필름과 같은 광 반사 물질(104)로 코팅된다. 리본(100)의 반사 물질(104)의 표면과 기판(102)의 반사 물질(104)의 표면 사이에서 설정된 높이차는 리본이 릴렉스 업(relaxed up) 상태일 때 λ/2이다. 만일 파장 λ에서의 광이 기판(102)의 표면에 수직으로 이 구조에 충돌한다면, 리본(100)의 표면으로부터 반사된 광은 기판(102)으로부터 반사된 광과 동위상일 것이다. 이는 총 완전 파장(λ)에 대해, 기판을 때리는 광이 리본을 때리는 광에 비해 λ/2로 이동한 후 λ/2로 복귀하기 때문이다. 그러므로, 이 구조는 λ의 파장을 가진 광선이 구조에 충돌할 때 평면 반사로서 나타난다.
리본(100)과 기판(102)에 적절한 전압을 인가함으로써, 리본(100)은 도 2에 도시된 바와 같이 기판(102)으로 구부려지고 접촉될 수 있다. 리본의 두께는 λ/4로 설계된다. 만일 파장 λ에서의 광이 기판(102)의 표면에 수직으로 이 구조에 충돌한다면, 리본(100)의 표면에서의 반사광은 기판(102)에서의 반사광과 완전히 다른 위상일 것이다. 이는 리본에서의 광과 기판에서의 광 사이의 인터페이스 때문이며 따라서 이 구조는 광을 회절시킬 것이다. 회절로 인해, 반사된 광은 수직에서 Θ의 각도로 구조의 표면으로부터 나온다.
단일 픽셀 디스플레이를 나타내는데 사용될 수 있는 도 1에 도시된 구조에 관한 '360 특허의 설명을 숙지한후라면 이는 당업자에게 명백해질 것이다. 전형적인 디스플레이는 행과 열 어레이에 배열된 1024×1280 픽셀을 포함할 수 있다. 도 1에 도시된 바와 같은 픽셀과 1024×1280 픽셀을 사용하는 반도체 장치는 대략 가로 1 인치 세로 1.3 인치인 어레이를 가질 수 있다. 이 장치는 적어도 2310 I/O 구조(1024 + 1280 + 6)가 필요할 것이다. 추가 6 I/O 핀은 특정 바이어스를 위한 것이다. 통상적인 와이어 접속 본드 패드 구조를 사용하면, 이 장치에 접속을 이루기 위한 표면 영역은 여러번 활성 디스플레이 영역을 초과할 수 있다. 장치를 제작하는 비용은 주로 활성 디스플레이 영역에서 생기므로 표면에 대한 지출이 지나치며 바람직하지 않다.
이 문제를 해결하기 위해, 활성 디스플레이 영역과 동일한 반도체 기판에 드라이버 구조를 제작하는 것은 바람직하지 않다. 이는 두가지 이유 때문이다. 첫째, 활성 디스플레이 영역의 장치의 제작 비용이 통상적인 기술을 사용하여 드라이버를 만드는 전기 회로 소자를 제작하는 것보다 크기 때문이다. 둘째, 처리 단계가 전기 회로 소자에 대한 활성 디스플레이 영역을 제작하는 것과 동일하지 않기 때문이다. 그러므로, 장치 조립체에 대한 처리 사항이 극도로 복잡해진다. 이는 이 구조의 산출량을 감소시키는 경향이 있으며, 이에 따라 비용이 증가된다. 이러한 이유로, 드라이브 일렉트로닉스가 분리된 집적 회로에 위치하는 것이 낫다.
이 장치에 대한 상호 접속은 전기 도전성 바이어스뿐 아니라 Rostoker에 의해 설명된 브리징 기술도 필요치 않다. 게다가, 이 상호 접속 구조는 광이 활성 디스플레이 영역의 표면에 충돌할 수 없기 때문에 적층된 배열을 사용하여 기능할 수 없다.
집적 회로들을 전기적으로 직접 상호 접속하는 방법 및 장치가 필요하다.
또한, 매우 높은 I/O 필요 장치와 집적 회로를 전기적으로 상호 접속하는 방법 및 장치가 필요하다.
또한, 집적 회로의 표면을 불투명하게 하지 않고 집적 회로에 전기적인 상호 접속을 제공하는 방법 및 장치가 필요하다.
본 발명은 집적 회로 장치에 대한 전기 접속을 형성하는 분야에 관한 것이며, 특히, 반전(inverted) 인터페이스 집적 회로를 사용하는 집적 회로에 대한 매우 많은 전기 접속 형성에 관한 것이다.
도 1은 종래 기술의 반도체 마이크로머신 디스플레이 장치의 픽셀 구조를 도시한다.
도 2는 바이어싱된 상태하에서의 도 1의 구조를 도시한다.
도 3은 본 발명의 바람직한 실시예의 부분 분해 투시도이다.
도 4는 본 발명의 제 1 실시예의 측면도이다.
도 5는 본 발명의 제 2 실시예의 측면도이다.
도 6은 본 발명의 제 3 실시예의 측면도이다.
두개의 집적 회로 장치를 전기적으로 상호 접속하는 방법 및 장치는 두개의 장치를 대면하여 장착한다. 제 1 장치는 예를 들면 기판 또는 리드 프레임에 장착된다. 제 1 장치는 바람직하게 한 에지를 따라 위치한 다수의 전기적/물리적 장착 구조를 포함한다. 장착 구조는 전기적 상호 접속 및 물리적 장착을 모두 제공한다. 제 2 장치는 제 1 장치의 장착 구조의 미러 이미지로서 구성된 대응되는 다수의 장착 구조를 포함한다. 제 2 장치의 장착 구조는 또한 장착 구조가 서로 대면 관계이며, 제 2 장치 캔틸레버가 제 1 장치의 에지와 떨어지도록 에지 중 하나를 따라서 위치한다. 어떤 환경하에서, 제 2 장치의 받침대 또는 지지대로서 동작하기 위해 더미 블록이 제 1 장치에 근접하여 기판에 장착될 수 있다. 다른 환경하에서, 에폭시 포팅 화합물(epoxy potting compound)이 구조를 지지하기위해 사용될 수 있다. 장착 구조는 I/O를 위해 소비한 표면 영역이 최소가 되도록 서로 충분히 가깝게 위치할 수 있다. 다른 세트의 전기 상호 접속 구조는 장착 구조의 반대쪽 에지의 제 2 장치의 표면에 형성될 수 있다. 전기 접속은 테이프 자동 본딩(TAB) 또는 플렉스 커텍션과 같은 통상적인 기술을 사용하여 이러한 전기 상호 접속 구조에 형성될 수 있다.
도 3은 본 발명의 바람직한 실시예의 부분 분해 투시도이다. 제 1 반도체 장치(300)는 실질적으로 평면이며 주표면(302)과 부표면(304)을 포함한다. 집적 회로 장치(도시되지 않음)는 제 1 반도체 장치(300)의 주표면(302)에 형성된다. 제 1 반도체 장치(300)에 형성된 집적 회로는 어떤 타입의 회로일 수 있지만, 바람직하게 반도체 마이크로머신 디스플레이 장치이다. 그러나, 제 1 집적 회로(300)가 마이크로프로세서, 제어기, PAL, PLA, 다이나믹 또는 불휘발성 메모리와 같은 다른 통상적인 회로일 수 있다는 것은 당업자에게 명백한 사실이다.
제 1 반도체 장치(300)의 제 2 표면(304)은 점선으로 도시된 바와 같이 기판(306)에 장착된다. 기판은 인쇄 회로 보드, 세라믹 또는 IC 패키지와 같은 임의의 편리한 형태일 수 있다. 복수의 전기적/물리적 장착 구조(308)는 반도체 장치(300)의 주표면(302)의 일 에지에 가까이 형성된다. 장착 구조(308)는 바람직하게 통상적인 반도체 처리 기술을 사용한 금속으로 형성된다. 장착 구조(308)는 도전성 트레이스(금속성 또는 도핑된 반도체)를 사용하여 집적 회로(도시되지 않음)에 전기적으로 결합된다. 장착 구조(308)는 알루미늄 또는 알루미늄 합금으로 편리하게 형성될 수 있다. 다른 금속이 또한 사용될 수 있다.
제 2 반도체 장치(310)의 실질적으로 평면이며 주표면(312)과 부표면(314)을 포함한다. 집적 회로 장치(도시되지 않음)는 제 2 반도체 장치(300)의 주표면(312)에 형성된다. 제 2 반도체 장치(300)에 형성된 집적 회로는 어떤 타입의 회로일 수 있지만, 바람직하게 반도체 마이크로머신 디스플레이 장치용 드라이버 회로 타입이다. 그러나, 제 2 집적 회로(310)가 마이크로프로세서, 제어기, PAL, PLA, 다이나믹 또는 불휘발성 메모리와 같은 다른 통상적인 회로일 수 있다는 것은 당업자에게 명백한 사실이다.
제 2 반도체 장치(310)의 주 표면(312)은 점선으로 도시된 바와 같이 제 1 반도체 장치(300)의 주 표면(302)에 장착된다. 제 2 반도체 장치(310)의 캔틸레버는 걸쳐있는 방식으로 제 1 반도체 장치(300)의 에지와 떨어져 있다. 이는 반도체 장치(300)의 집적 회로에 전기 접속 형성으로 소비되는 제 1 반도체 장치(300)의 주표면(302)의 양이 제한된다. 여기에서 설명되는 기술로 인해, 장착 구조(308)의 크기는 측면에서 50 마이크론 정도로 작다. 근접 장착 구조(308) 사이의 스페이싱은 50 마이크론으로 제한될 수 있다.
다수의 전기적/물리적 장착 구조(318)는 반도체 장치(310)의 주 표면(312)의 에지 가까이에 형성된다. 장착 구조(318)와 각각의 리드선을 따르는 제 2 반도체 장치(310)의 일부는 구조가 숨겨져 있는 것을 나타내기 위해 허선으로 도시되어 있다. 장착 구조(318)는 바람직하게 편리한 반도체 처리 기술을 이용한 금속으로 형성된다. 장착 구조(318)는 도전성 트레이스(금속성 또는 도핑된 반도체)를 사용하여 집적 회로(도시되지 않음)에 전기적으로 결합된다. 장착 구조(318)는 금 또는 납땜 가능 합금으로 편리하게 형성된다. 다른 금속이 사용될수 있다.
제 2 반도체 장치(310)에 형성된 장착 구조(318)는 제 1 반도체 장치(300)에 형성된 장착 구조(308)에 대해 미러 이미지로 구성된다. 이 방식으로, 제 1 반도체 장치(300)와 반도체 장치(310)는 서로 대면관계가 되며, 장착 구조(308,318)는 전기적, 물리적으로 서로 연결될 것이다.
도 4에 도 3의 구조의 측면도가 도시되어 있다. 동일 참조 번호는 본 발명과 관계없는 설명을 피하기 위해 동일 구조에 사용될 것이다. 제 1 반도체 장치(300)의 많은 부분이 노출되어 있다. 이는 집적 회로가 반도체 마이크로머신 디스플레이 장치인 본 발명의 바람직한 실시예이다. 이 상태에서, 집적 회로가 광을 수신하고 반사하거나 회절하도록 노출되는 것은 필수적이다.
도 3에 대해 상술한 구조의 엘리멘트에 추가하여, 도 4에는 또한 다른 시스템으로부터 제 2 반도체 장치(310)로 전기적인 상호 접속이 이루어진다. 제 2 다수의 장착 구조(320)는 제 2 반도체 장치(310)의 주표면(312)에 형성된다. 바람직하게, 장착 구조는 장착 구조(318)의 반대쪽 에지에 위치한다. 도시된 바와 같이, 제 2 다수의 장착 구조(320)의 크기와 스페이싱은 장착 구조(318)의 크기와 스페이싱에 동일할 필요는 없다. 탄력성있는 테이프 커넥터(322)는 장착 구조(320)의 대응 세트에 대해 미러 이미지로 구성된 장착 구조(324)의 대응 세트를 포함한다. 탄력성 있는 테이프 커넥터(322)는 편리한 방식으로 제 2 반도체 장치(310)에 결합된다.
도 3 및 4의 구조를 형성하기 위한 처리는 다음과 같다. 제 1 및 제 2 반도체 장치(300,310)은 각각 다른 경우에 자세히 설명되고 공지된 반도체 처리 단계를 사용하여 형성된다. 장착 구조(308) 또는 장착 구조(318)중 하나 또는 모두는 납땜과 같은 장착 물질을 포함한다. 단독으로, 탄력성있는 테이프 커넥터(322)는 제 2 반도체 장치(310)에 장착된다. 일단 두개의 하위 부품이 형성되면, 탄력성있는 테이프 커넥터(322)를 가진 제 2 반도체 장치(310)는 제 1 반도체 장치(300)로 이동한다. 장착 물질은 장착 구조(308,318)를 전기적/물리적으로 연결하기 위해 열 또는 초음파로 용융된다.
어떤 환경하에서는 연결된 장착 구조(308,318)의 길이가 실패없이 제자리에 제 2 반도체 장치(310)를 유지시키는데 불충분할 것이라고 결정할 수 있다. 어떤 환경하에서는 지지 구조(330)가 도 5에 도시된 바와 같이 사용된다. 지지 구조(330)는 제 2 반도체 장치(310)가 장착되는 제 1 반도체 장치(300)의 에지에 근접하게 장착된다. 지지 구조(330)는 반도체 재료의 더미 블록으로 형성될 수 있거나 제 1 반도체 장치(300)와 같은 결함있는/비기능(non-functioning) 장치로 형성될 수 있다. 지지 구조(330)의 높이가 제 1 반도체 장치(300)의 높이에 접근하는 것은 바람직하다. 접착제(3323)는 제 2 반도체 장치(310)를 제자리에 유지하기 위해 ㅈ지 구조(330)의 상부 표면에 위치한다. 바람직하게, 접착제(332)는 제 2 반도체 장치(310)를 지지하는 이상적인 높이에 맞추도록 압축성 물질로 형성된다.
다른 실시예가 도 5에 도시되어 있다. 여기에서 연결된 장착 구조(308,318)의 길이는 실패없이 제자리에 제 2 반도체 장치(310)를 유지하는데 불충분할 것이라고 결정되며, 포팅 화합물(340;potting compound)은 도6에 도시된 바와 같이 사용될 수 있다.
이 화합물의 바람직한 실시예에 따르면, 에폭시 포팅 화합물이 사용된다. 어떤 환경에서는 지지 구조(330)가 도 5에 도시된 바와 같이 사용된다. 지지 구조(330)는 제 2 반도체 장치(310)가 장착되는 제 1 반도체 장치(300)에 근접하게 장착된다. 바람직하게, 전기적 상호 접속부(322)는 포팅 화합물이 사용되기 전에 제 2 반도체 장치(310)에 결합된다. 포팅 화합물(340)은 제 2 반도체 장치(310) 아래의 영역으로 제한될 수 있으며, 참조 번호(340')로 도시된 제 2 반도체 장치(310)의 상부 또는 그 사이에서 확장될 수 있다. 본 발명의 바람직한 실시예는 제 1 반도체 장치(310)가 광을 반사하도록 구성되는 애플리케이션에 사용되기 때문에 이 애플리케이션에서 포팅 화합물(340 및/또는 340')이 제 1 반도체 장치(300)를 덮지않는 것은 중요하다.
본 발명은 본 발명의 동작 및 구조의 원리를 용이하게 이해하도록 자세히 설명되었다. 본 발명은 청구항의 범위를 제한하려는 것이 아니며, 본 발명의 사상내에서 당업자는 다양한 변용이 가능하다.

Claims (21)

  1. 두개의 집적 회로를 전기적/구조적으로 서로 결합하는 방법에 있어서,
    a. 제 1 표면과 제 2 표면을 가지며, 상기 제 1 표면에 형성된 제 1 집적 회로와 상기 제 1 표면의 제 1 에지를 따라 위치한 다수의 제 1 집적 회로의 전기 접촉을 가진 실질적으로 평면인 제 1 반도체 기판을 제공하는 단계;
    b. 제 3 표면과 제 4 표면을 가지며, 상기 제 3 표면에 형성된 제 2 집적 회로와 상기 제 3 표면의 제 2 에지를 따라 위치한 다수의 제 2 집적 회로의 전기 접촉을 가지는데, 상기 제 3 표면은 상기 제 2 에지의 반대쪽에 제 3 에지를 가지는 실질적으로 평면인 제 2 반도체 기판을 제공하는 단계; 및
    c. 실질적으로 평면인 제 1 반도체 기판은 실질적으로 평면인 제 2 반도체 기판에 대해 단지 제 1 및 제 2 집적 회로의 전기 접촉 영역에서만 겹쳐지지만 실질적으로 겹쳐지는 것은 아니며 제 2 에지가 실질적으로 지지되지 않도록 제 1 집적 회로 전기 접촉과 제 2 집적 회로 전기 접촉을 대면하게 병치시키는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 집적 회로는 마이크로머신 디스플레이 장치의 픽셀 구조를 포함하며, 상기 제 2 집적 회로는 상기 제 1 집적 회로에 결합하여 상기 제 1 집적 회로를 제어하는 제 3 표면에 형성된 드라이버 회로를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 실질적으로 평면인 기판의 제 2 표면에 실질적으로 평면인 제 3 기판을 장착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 다수의 제 3 집적 회로의 전기 접촉은 탄력성 있는 테이프 구조에 결합하기 위해 실질적으로 평면인 제 2 기판의 제 4 에지를 따라 위치하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 다수의 제 1 및 제 2 전기 접촉은 입력/출력 회로에 대해 최소 표면 영역이 소비되도록 서로 충분히 인접하게 각각 위치하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 실질적으로 평면인 제 2 기판을 제자리에 유지하기 위해 실질적으로 평면인 제 2 기판 아래에 물리적으로 결합된 비전기 지지 구조를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 비전기적 지지 구조는 반도체 재료의 블록으로 형성되는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 상기 비전기적 지지 구조는 포팅 화합물로 형성되는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 포팅 화합물은 에폭시 포팅 화합물인 것을 특징으로 하는 방법.
  10. a. 제 1 주표면을 가지며, 상기 제 1 주표면에 형성된 제 1 집적 회로를 가지며, 상기 제 1 주표면의 반대쪽에 부표면을 가지는데, 다수의 제 1 집적 회로의 전기 접촉은 제 1 주표면의 제 1 에지를 따라 위치하는 실질적으로 평면인 제 1 기판;
    b. 제 2 주표면을 가지며, 상기 제 2 주표면에 형성된 제 2 집적 회로를 가지며, 제 2 에지의 반대쪽에 제 3 에지를 가진 제 2 주표면을 가지는데, 다수의 제 2 집적 회로의 전기 접촉은 제 2 주표면의 제 2 에지를 따라 위치하는 실질적으로 평면인 제 2 기판;
    c. 실질적으로 평면인 제 1 기판은 실질적으로 평면인 제 2 기판에 대해 단지 제 1 및 제 2 집적 회로의 전기 접촉 영역에서만 겹쳐지지만 실질적으로 겹쳐지는 것은 아니며 제 3 에지가 실질적으로 지지되지 않도록 다수의 제 1 집적 회로의 전기 접촉과 제 2 집적 회로의 전기 접촉을 대면하게 병치시키는 전기 인터페이스를 포함하는 것을 특징으로 하는 전기 시스템.
  11. 제 10 항에 있어서, 상기 제 1 집적 회로는 다수의 미러-리본 구조를 포함하며 상기 제 2 집적 회로는 상기 제 1 집적 회로에 결합하여 상기 제 1 집적 회로를 제어하는 드라이버 회로를 포함하는 것을 특징으로 하는 전기 시스템.
  12. 제 10 항에 있어서, 제 1 부표면이 실질적으로 평면인 제 3 기판에 장착되는 실질적으로 평면인 제 3 기판을 더 포함하는 것을 특징으로 하는 전기 시스템.
  13. 제 10 항에 있어서, 탄력성있는 테이프 구조에 결합하는 제 3 에지를 따라 위치한 다수의 제 3 집적 회로의 전기 접촉을 더 포함하는 것을 특징으로 하는 전기 시스템.
  14. 제 10 항에 있어서, 다수의 제 1 및 제 2 집적 회로의 전기 접촉은 입력/출력 회로에 대해 최소 표면 영역을 소비하도록 각각 서로 충분히 가까이 위치하는 것을 특징으로 하는 전기 시스템.
  15. 제 10 항에 있어서, 실질적으로 평면인 제 2 기판을 제자리에 유지하기 위해 실질적으로 평면인 제 2 기판의 바로 아래에 결합되고 장착되는 비전기 지지 구조를 더 포함하는 것을 특징으로 하는 전기 시스템.
  16. 반도체 기판의 표면에 형성된 다수의 미러-리본 구조를 노출시키며, 다수의 미러-리본 구조를 드라이버 회로에 결합시키는데, 상기 다수의 미러-리본 구조는 드라이버 회로에 의해 제어되는 캔틸레버 플립-칩 조립체에 있어서,
    a. 다수의 미러-리본 구조를 포함하는 제 1 회로 엘리멘트가 형성된 제 1 표면을 가지는데, 다수의 제 1 집적 회로의 전기 접촉이 제 1 주표면의 제 1 에지를 따라 위치하며 상기 제 1 회로 엘리멘트에 결합되는 실질적으로 평면인 제 1 기판; 및
    b. 드라이버 회로를 포함하는 제 2 회로 엘리멘트가 형성된 제 2 표면, 제 2 에지의 반대쪽에 제 3 에지를 가진 제 2 주표면을 가지는데, 실질적으로 평면인 기판을 다수의 제 1 및 제 2 집적 회로의 전기 접촉의 영역에서 실질적으로 평면인 제 1 기판과 겹치게하지만, 다수의 미러-리본 구조가 광을 수신, 반사, 회절시키기 위해 실질적으로 노출되도록 다수의 미러-리본 구조를 실질적으로 덮지는 않도록,다수의 제 2 집적 회로의 전기 접촉은 다수의 제 1 집적 회로의 전기 접촉에 서로 대면하게 결합시키기 위해 제 2 주표면의 제 2 에지를 따라 위치하는 실질적으로 평면인 제 2 기판을 포함하는 것을 특징으로 하는 캔틸레버 플립-칩 조립체.
  17. 제 16 항에 있어서, 탄력성있는 테이프 구조에 결합하며 다른 집적 회로에 대한 외부 접속을 형성하기 위해 실질적으로 평면인 기판의 제 3 에지를 따라 위치한 다수의 제 3 집적 회로의 전기 접촉을 더 포함하는 것을 특징으로 하는 캔틸레버 플립-칩 조립체.
  18. 제 16 항에 있어서, 실질적으로 평면인 제 2 기판를 제자리에 유지하기위해 실질적으로 평면인 제 2 기판의 바로 아래에 결합되며 장착되는 비전기 지지 구조를 더 포함하는 것을 특징으로 하는 캔틸레버 플립-칩 조립체.
  19. 제 19 항에 있어서, 상기 비전기 지지 구조는 반도체 재료의 블록으로 형성되는 것을 특징으로 하는 캔틸레버 플립-칩 조립체.
  20. 제 19 항에 있어서, 상기 비전기 지지 구조는 포팅 화합물로 형성되는 것을 특징으로 하는 캔틸레버 플립-칩 조립체.
  21. 제 20 항에 있어서, 상기 포팅 화합물은 에폭시 포팅 화합물인 것을 특징으로 하는 캔틸레버 플립-칩 조립체.
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