JPS60250639A - ハイブリツドｉｃ - Google Patents
ハイブリツドｉｃInfo
- Publication number
- JPS60250639A JPS60250639A JP10708684A JP10708684A JPS60250639A JP S60250639 A JPS60250639 A JP S60250639A JP 10708684 A JP10708684 A JP 10708684A JP 10708684 A JP10708684 A JP 10708684A JP S60250639 A JPS60250639 A JP S60250639A
- Authority
- JP
- Japan
- Prior art keywords
- pellets
- substrate
- pellet
- hybrid
- size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
この発明は１つの基板上に複数の半導体ベレットをマウ
ントし配線し、たハイブリッドＩＣに利用される。
ントし配線し、たハイブリッドＩＣに利用される。
口、従来の技術
最近電子部品は小形化が著しく、ハイブリッドＩＣも例
外ではなく、大規模な回路や複雑な回路の集積度を上げ
て小形化することが要求されている。
外ではなく、大規模な回路や複雑な回路の集積度を上げ
て小形化することが要求されている。
しかしながら、大規模な回路を１個のＩＣペレットに収
納するには、現状では限界がある。
納するには、現状では限界がある。
そこで、ハイブリッド［’Ｃは１枚の基板上に複数のＩ
Ｃペレットを可能な限り高密度にマウントした設計が一
般化している０例えば従来の高密度ハイブリッドＩＣの
一例を第１図を参照しながら説明すると、（１）は１枚
の基板で、例えばセラミックやエポキシ樹脂等の絶縁基
板の上面に配線パターン（図示せず）を形成した配線基
板である。（２）、（２）、−・−は基板（１）の周辺
から外方に延びる複数のリード、（３）、（３）、−は
基板（１）上にマウントした大小様々な複数のＩＣペレ
ット、（４）、（４）、−・−はＩＣＣベレットやＩＣ
ペレット（３）、（３）、・−・と基板（１）上の配線
パターンの間、配線パターンとリード（２）、（２）、
・−の間、或いはＩＣペレット（３）、（３）、−とり
一ド（２）、（２）、−・・の間を電気的接続する複数
のボンディングワイヤである。
Ｃペレットを可能な限り高密度にマウントした設計が一
般化している０例えば従来の高密度ハイブリッドＩＣの
一例を第１図を参照しながら説明すると、（１）は１枚
の基板で、例えばセラミックやエポキシ樹脂等の絶縁基
板の上面に配線パターン（図示せず）を形成した配線基
板である。（２）、（２）、−・−は基板（１）の周辺
から外方に延びる複数のリード、（３）、（３）、−は
基板（１）上にマウントした大小様々な複数のＩＣペレ
ット、（４）、（４）、−・−はＩＣＣベレットやＩＣ
ペレット（３）、（３）、・−・と基板（１）上の配線
パターンの間、配線パターンとリード（２）、（２）、
・−の間、或いはＩＣペレット（３）、（３）、−とり
一ド（２）、（２）、−・・の間を電気的接続する複数
のボンディングワイヤである。
上記ＩＣペレット（３）、（３）、−は、信号用、電力
用、スイッチング用などの機能のものが選択されて可能
な限り高密度に配置され、これらを電気的配線してから
基板（１）の周辺まで含めて樹脂モールド成形成いは、
樹脂の粉。体竺装等を行−で１つの多機能ハイブリッド
ＩＣが得られる。
用、スイッチング用などの機能のものが選択されて可能
な限り高密度に配置され、これらを電気的配線してから
基板（１）の周辺まで含めて樹脂モールド成形成いは、
樹脂の粉。体竺装等を行−で１つの多機能ハイブリッド
ＩＣが得られる。
ハ６発明が解決しようとする問題点
ところで、従来のハイブリッドＩＣは上述の如く１枚の
基板−（１）上に複数のＩ Ｃ，ｊレット（３）、（３
）、−・を二次元の配置でマウントしているため、基板
（１）上でのペレット専有面積は、各ＩＣペレット（２
）、（２）、・−２の個々の専有面積の合計に等しく、
基板（１）上での■９ペビット（２）、（２）ニーの高
密度配置化はＩＣペレット（２）、（２）、−の個々の
面積と配置数に左右され、ペレット高密度配置化には自
ずと限界があり、これがハイブリッドＩＣのより小形化
の実現を難しくしていた。またＩＣペレット（２）、（
２）、−・・の基板（１）上での実質上の専有面積は、
ＩＣペレット（２）、（２）、−から延びるボンディン
グワイヤ（４）、（４）、・−・の基板（１）上に占め
る面積を含めた大きさが必要であり、従って尚更にペレ
ット高密度配置化が難しく、改善策が要望されていた。
基板−（１）上に複数のＩ Ｃ，ｊレット（３）、（３
）、−・を二次元の配置でマウントしているため、基板
（１）上でのペレット専有面積は、各ＩＣペレット（２
）、（２）、・−２の個々の専有面積の合計に等しく、
基板（１）上での■９ペビット（２）、（２）ニーの高
密度配置化はＩＣペレット（２）、（２）、−の個々の
面積と配置数に左右され、ペレット高密度配置化には自
ずと限界があり、これがハイブリッドＩＣのより小形化
の実現を難しくしていた。またＩＣペレット（２）、（
２）、−・・の基板（１）上での実質上の専有面積は、
ＩＣペレット（２）、（２）、−から延びるボンディン
グワイヤ（４）、（４）、・−・の基板（１）上に占め
る面積を含めた大きさが必要であり、従って尚更にペレ
ット高密度配置化が難しく、改善策が要望されていた。
二１問題点を解決するための手段
本考案の技術的課題は大小様々な複数の半導体ペレット
を１つの基板上により高密度配置して高集積度化したハ
イブリッドＩＣを提供することにある。
を１つの基板上により高密度配置して高集積度化したハ
イブリッドＩＣを提供することにある。
この技術的課題を解決する本考案の技術的手段は、１つ
の基板上に複数の半導体ペレットを多段に積んで三次元
的にマウントすることである。詳しくは１つの基板上に
、１つ又は複数の比較的小形の半導体ペレットを上面に
マウントした比較的大形の半導体ペレットを、１つ又は
複数をマウントすることである。
の基板上に複数の半導体ペレットを多段に積んで三次元
的にマウントすることである。詳しくは１つの基板上に
、１つ又は複数の比較的小形の半導体ペレットを上面に
マウントした比較的大形の半導体ペレットを、１つ又は
複数をマウントすることである。
ホ６作用
上記技術的手段によると、１つの基板上におけるペレッ
ト専有面積は少なくとも上述の比較的大形の半導体ペレ
ット上にマウントされる比較的小形の半導体ペレットの
面積分だけ小さくとができ、ハイブリッドＩＣのより小
ｉ化を可細にする。これを゛換言□すると１つの基板上
により多数の半一体ペレットのマウント番可能にし、゛
より多機能のハイブリッドＩＣを得ることが□容易にな
る。 ゛“ へ、゛□実施−−” 本考案の一実施例を第２図に基づき説明する、この第２
図の実施□例は第１図のハイブリッド−□ＩＣと比較対
照した′返の□で、（５〜は絶縁−′板上に配線パター
ン（図示せ豐）を形ｔｃした１枚の基板、（６）、（６
）、・−は基板（５）の周辺から外方に延びる複ｉ′品
リード、（７）、（７）、−・−は基板（５）王にマろ
ントした覆蔽のＩＣペレット、（８）、（８＞ 、−’
−ニーは各ＩＣペレット（７）、（７）、−と基板（５
）上あ配線パターン、配線パターンとり−゛ド（６）、
（６）、・−などの電気的配線を行うｍＭボンディング
ワイ皐である。この実施例の特−は大小様々なＩＣペレ
ット（７）、（７）、・−・の内、比較的大形のものと
比較的小形のものを分け、大形のものが例えば４つでこ
れを下部ＩＣペレット（７ａ）〜（７ｄ）と称し、小形
のものが−えば７つでこれを上部ＩＣペレ、・ト（！・
）〜。
ト専有面積は少なくとも上述の比較的大形の半導体ペレ
ット上にマウントされる比較的小形の半導体ペレットの
面積分だけ小さくとができ、ハイブリッドＩＣのより小
ｉ化を可細にする。これを゛換言□すると１つの基板上
により多数の半一体ペレットのマウント番可能にし、゛
より多機能のハイブリッドＩＣを得ることが□容易にな
る。 ゛“ へ、゛□実施−−” 本考案の一実施例を第２図に基づき説明する、この第２
図の実施□例は第１図のハイブリッド−□ＩＣと比較対
照した′返の□で、（５〜は絶縁−′板上に配線パター
ン（図示せ豐）を形ｔｃした１枚の基板、（６）、（６
）、・−は基板（５）の周辺から外方に延びる複ｉ′品
リード、（７）、（７）、−・−は基板（５）王にマろ
ントした覆蔽のＩＣペレット、（８）、（８＞ 、−’
−ニーは各ＩＣペレット（７）、（７）、−と基板（５
）上あ配線パターン、配線パターンとり−゛ド（６）、
（６）、・−などの電気的配線を行うｍＭボンディング
ワイ皐である。この実施例の特−は大小様々なＩＣペレ
ット（７）、（７）、・−・の内、比較的大形のものと
比較的小形のものを分け、大形のものが例えば４つでこ
れを下部ＩＣペレット（７ａ）〜（７ｄ）と称し、小形
のものが−えば７つでこれを上部ＩＣペレ、・ト（！・
）〜。
（７ｋ）と称すると、基板（５、）上に上面に上部ＩＣ
゛（、−・ト（７・、）〜（７ｋ）の１″′″′又は複
数をマウントした下部、Ｉ−、、、Ｃ−レット（７ａ）
〜（７ｄ）を二次元的にマウントして全体として各ＩＣ
ペレット（７）、（７）、−を三次元的にマウイトした
ことである。第２図で絆１つの下部ＩＣ（７ｅ）８を、
他の各下部ＩＣペレット（７ｂ）、（７ｃ）、（７ｄ）
上に各々２つずつの上部ＩＣペレット（７ｆ）と（７ｇ
）、（７ｈ）と（７１）、（７ｊ）、と（７に、）をマ
ウントした例を示す。
゛（、−・ト（７・、）〜（７ｋ）の１″′″′又は複
数をマウントした下部、Ｉ−、、、Ｃ−レット（７ａ）
〜（７ｄ）を二次元的にマウントして全体として各ＩＣ
ペレット（７）、（７）、−を三次元的にマウイトした
ことである。第２図で絆１つの下部ＩＣ（７ｅ）８を、
他の各下部ＩＣペレット（７ｂ）、（７ｃ）、（７ｄ）
上に各々２つずつの上部ＩＣペレット（７ｆ）と（７ｇ
）、（７ｈ）と（７１）、（７ｊ）、と（７に、）をマ
ウントした例を示す。
下部ＩＣペレット（７ａ）〜（７ｄ）上への上部ＩＣペ
レット（７ｅ）〜（７ｋ）のマウン、トは、エポキシ樹
脂等の絶縁性ペーストを使って行うのが望ましく、基極
（５）上への下部ＩＣＣベンツ （７ａ）〜（７ｄ）の
マウントは従来同様に銀ぺ−ストや半田などを使用して
行えばよい。またワイヤボンディングは全ＩＣペレット
（７）、（７）、−のマウント完了後に行う。
レット（７ｅ）〜（７ｋ）のマウン、トは、エポキシ樹
脂等の絶縁性ペーストを使って行うのが望ましく、基極
（５）上への下部ＩＣＣベンツ （７ａ）〜（７ｄ）の
マウントは従来同様に銀ぺ−ストや半田などを使用して
行えばよい。またワイヤボンディングは全ＩＣペレット
（７）、（７）、−のマウント完了後に行う。
上記構成によると基板（５）上でのペレット専有面積は
、下部ＩＣＣペッツ （７ａ）〜（７ｄ）の合計面積だ
けで決まり、また上部ＩＣＣペッツ （７ｅ）〜（７ｋ
）のボンディングワイヤ専有面積は下部ＩＣペレット（
７ａ）〜（７ｄ）の面積内に含ま゛れる。従って、基板
（５）上の実質上のベレット専有面積は少なくとも上部
ＩＣＣペッツ （７ｅ）〜（７ｋ）の実質上の専有面積
分だけ小さくなり、第１図の従来品との比較で約２近く
専有面積縮小化が図れ、約２倍のベレット高密度配置化
が可能となり、それだけ基板（５）の小形化、ハイブリ
ッドＩＣの小形化が可能となる。逆に従来品と同一サイ
ズの基板を使用した場合は、より多（のＩＣベレントマ
ウントを可能にする。
、下部ＩＣＣペッツ （７ａ）〜（７ｄ）の合計面積だ
けで決まり、また上部ＩＣＣペッツ （７ｅ）〜（７ｋ
）のボンディングワイヤ専有面積は下部ＩＣペレット（
７ａ）〜（７ｄ）の面積内に含ま゛れる。従って、基板
（５）上の実質上のベレット専有面積は少なくとも上部
ＩＣＣペッツ （７ｅ）〜（７ｋ）の実質上の専有面積
分だけ小さくなり、第１図の従来品との比較で約２近く
専有面積縮小化が図れ、約２倍のベレット高密度配置化
が可能となり、それだけ基板（５）の小形化、ハイブリ
ッドＩＣの小形化が可能となる。逆に従来品と同一サイ
ズの基板を使用した場合は、より多（のＩＣベレントマ
ウントを可能にする。
次に上記ハイブリッドＩＣの製造について説明する。
第３図に望ましい製造工程例を示し、これを説明する。
第３図は１つの下部ＩＣペレット（７ａ）と１つの上部
ＩＣペレット（７ｅ）の関係を示すもので、先ず１つの
半導体ウェーハ（９）に複数の下部ｒｃペレット（７ａ
）、（７ａ） 、−・−を一括形成しく第３図（イ））
、他方１つの半導体ウェーハ（１０）に複数の上部ＩＣ
ペレット（７ｅ）、（７ｅ） 、−を一括形成する（第
３図（ロ））。次に半導体ウェーハ（１０）を各ペレッ
ト毎に細分割して個々の上部ＩＣペレット（７ｅ）、（
７ｅ） 、−を用意しく第３図（ハ））、この上部ＩＣ
ペレット（７ｅ）、（７ｅ） 、−−−−の１つずつを
半導体ウェーハ（９）における細分割されていない各下
部ＩＣＣベレット７ａ）、（７ａ） 、−・−上にマウ
ントする（第３図（ニ））、而して後半導体ウェーハ（
９）を、各下部ＩＣペレット（７ａ）、（’７ａ） 、
−・・毎に細分割する（第３図（ホ））、そして上部Ｉ
Ｃペレント（７ｅ）をマウントした下部ＩＣペレット（
７ａ）を基板（５）上にマウントする（第３図（へ））
。
ＩＣペレット（７ｅ）の関係を示すもので、先ず１つの
半導体ウェーハ（９）に複数の下部ｒｃペレット（７ａ
）、（７ａ） 、−・−を一括形成しく第３図（イ））
、他方１つの半導体ウェーハ（１０）に複数の上部ＩＣ
ペレット（７ｅ）、（７ｅ） 、−を一括形成する（第
３図（ロ））。次に半導体ウェーハ（１０）を各ペレッ
ト毎に細分割して個々の上部ＩＣペレット（７ｅ）、（
７ｅ） 、−を用意しく第３図（ハ））、この上部ＩＣ
ペレット（７ｅ）、（７ｅ） 、−−−−の１つずつを
半導体ウェーハ（９）における細分割されていない各下
部ＩＣＣベレット７ａ）、（７ａ） 、−・−上にマウ
ントする（第３図（ニ））、而して後半導体ウェーハ（
９）を、各下部ＩＣペレット（７ａ）、（’７ａ） 、
−・・毎に細分割する（第３図（ホ））、そして上部Ｉ
Ｃペレント（７ｅ）をマウントした下部ＩＣペレット（
７ａ）を基板（５）上にマウントする（第３図（へ））
。
他の下部ＩＣペレット（７ｂ）〜（７ｄ） 、上部ＩＣ
ペレット（７ｆ）〜（７ｋ）も第３図と同様の要領で製
造し、基板（５）上にマウントする。
ペレット（７ｆ）〜（７ｋ）も第３図と同様の要領で製
造し、基板（５）上にマウントする。
上記製造側以外に次の一般的製造も考えられる。即ち、
下部ＩＣペレット（７ａ） 〜（７ｄ）、上部ＩＣペレ
ント（７ｅ）〜（７′ｋ）の全てを個々に製造しておき
、先ず基板（５）上に４つの下部ＩＣペレット（７ａ）
〜（７ｄ）をマウントする、次に基板（５）上にマウン
トされた下部ＩＣペレット（７ａ）〜（７ｄ）上に対応
する上部ＩＣペレット（７ｅ）〜（７ｋ）をマウントす
る。
下部ＩＣペレット（７ａ） 〜（７ｄ）、上部ＩＣペレ
ント（７ｅ）〜（７′ｋ）の全てを個々に製造しておき
、先ず基板（５）上に４つの下部ＩＣペレット（７ａ）
〜（７ｄ）をマウントする、次に基板（５）上にマウン
トされた下部ＩＣペレット（７ａ）〜（７ｄ）上に対応
する上部ＩＣペレット（７ｅ）〜（７ｋ）をマウントす
る。
しかし、この案は、第３図に示した案に比べ次の点を考
慮する必要がある。例えばこの案の場合、基板（５）上
での下部ＩＣＣペッツ （７ａ）〜（７ｄ）のマウント
時に±５０ｐｍａ度の位置誤差は避けられない、従って
上部ＩＣペレット（７ｅ）〜（７ｋ）のマウント時に下
部ＩＣペレット（７ａ）〜（７ｄ）の位置を位置計測セ
ンナ等で検出・認識しなければならず、下部ＩＣペレッ
トマウント設備に高価で複雑なものを使用せざるを得す
、しかも作業インデックスが遅くなる、これに対し第３
図に示した案の場合、半導体ウェーハ（９）における下
部ＩＣペレソ） （７ａ）、（７ａ） 、−−一−は±
１μｍ以下の位置決め精度で配列・配置されているので
、この半導体ウェーハ（９）を一度位置決めしておけば
半導体つ工−ハ（９）を単にステップ送りするだけで各
下部ＩＣペレット（７ｄ）、（７ａ） 、−上に上部Ｉ
Ｃペレント（７ｅ）、（７ｅ） 、−を正確にマウント
でき、位置計測センサ等の位置検出・認識手段が不要と
なって設備が簡華、インデックスも速くなる。
慮する必要がある。例えばこの案の場合、基板（５）上
での下部ＩＣＣペッツ （７ａ）〜（７ｄ）のマウント
時に±５０ｐｍａ度の位置誤差は避けられない、従って
上部ＩＣペレット（７ｅ）〜（７ｋ）のマウント時に下
部ＩＣペレット（７ａ）〜（７ｄ）の位置を位置計測セ
ンナ等で検出・認識しなければならず、下部ＩＣペレッ
トマウント設備に高価で複雑なものを使用せざるを得す
、しかも作業インデックスが遅くなる、これに対し第３
図に示した案の場合、半導体ウェーハ（９）における下
部ＩＣペレソ） （７ａ）、（７ａ） 、−−一−は±
１μｍ以下の位置決め精度で配列・配置されているので
、この半導体ウェーハ（９）を一度位置決めしておけば
半導体つ工−ハ（９）を単にステップ送りするだけで各
下部ＩＣペレット（７ｄ）、（７ａ） 、−上に上部Ｉ
Ｃペレント（７ｅ）、（７ｅ） 、−を正確にマウント
でき、位置計測センサ等の位置検出・認識手段が不要と
なって設備が簡華、インデックスも速くなる。
尚、本考案は上記実施例に限らず、基板上にマウントさ
れる半導体ペレットはＩＣペレット以外のものであって
もよく、また全ての半導体ペレットを基板上に２段構造
でマウントするものに限らず、勿論多段構造とし２ても
よい。
れる半導体ペレットはＩＣペレット以外のものであって
もよく、また全ての半導体ペレットを基板上に２段構造
でマウントするものに限らず、勿論多段構造とし２ても
よい。
ト９発明の効果
本発明によれば基板上にマウントする複数の半導体ペレ
ットの高密度配置化が容易に可能となり、ハイブリッド
ＩＣの顕著な小形化が図れる。また同一サイズの基板上
により多数の半導体ペレットのマウントが可能で、従来
品と同一サイズでもより多機能のハイブリッドＩＣが提
供できる。
ットの高密度配置化が容易に可能となり、ハイブリッド
ＩＣの顕著な小形化が図れる。また同一サイズの基板上
により多数の半導体ペレットのマウントが可能で、従来
品と同一サイズでもより多機能のハイブリッドＩＣが提
供できる。
第１図は従来のハイブリッドＩＣの一例を示す要部斜視
図、第２図は本発明の一例を示す要部斜視図、第３図は
第２図のハイブリッドＩＣの製造工程例を示す平面工程
図である。 （５） −基板、（７）、（７ａ）〜（７ｋ）−・−半
導体ペレット。 特許出願人 関西日本電気株式会社 代理人 江 原 省 吾 〃 江 原 秀 １１１１図 １１２図 １り １１！８図（≦） ニジ ａｌｌ：ｌ＠Ｉ （番） 、 ＊ａ図 ｔｏ＞ １１８１ （ＩＱ ［）−７色 ８１８１１ Ｃ＾） ［−］′、
図、第２図は本発明の一例を示す要部斜視図、第３図は
第２図のハイブリッドＩＣの製造工程例を示す平面工程
図である。 （５） −基板、（７）、（７ａ）〜（７ｋ）−・−半
導体ペレット。 特許出願人 関西日本電気株式会社 代理人 江 原 省 吾 〃 江 原 秀 １１１１図 １１２図 １り １１！８図（≦） ニジ ａｌｌ：ｌ＠Ｉ （番） 、 ＊ａ図 ｔｏ＞ １１８１ （ＩＱ ［）−７色 ８１８１１ Ｃ＾） ［−］′、
Claims (1)
- （１） 基板上に上面に比較的小形の半導体ペレットを
マウントした比較的大形の半導体ベレットをマウントし
たことを特徴とするハイブリッドＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10708684A JPS60250639A (ja) | 1984-05-25 | 1984-05-25 | ハイブリツドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10708684A JPS60250639A (ja) | 1984-05-25 | 1984-05-25 | ハイブリツドｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250639A true JPS60250639A (ja) | 1985-12-11 |
Family
ID=14450115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10708684A Pending JPS60250639A (ja) | 1984-05-25 | 1984-05-25 | ハイブリツドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250639A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029322A (en) * | 1986-11-17 | 1991-07-02 | Siemens Aktiengesellschaft | Power MOSFET with current-monitoring |
| US6096576A (en) * | 1997-09-02 | 2000-08-01 | Silicon Light Machines | Method of producing an electrical interface to an integrated circuit device having high density I/O count |
| US6785001B2 (en) | 2001-08-21 | 2004-08-31 | Silicon Light Machines, Inc. | Method and apparatus for measuring wavelength jitter of light signal |
| US6839479B2 (en) | 2002-05-29 | 2005-01-04 | Silicon Light Machines Corporation | Optical switch |
| US7046420B1 (en) | 2003-02-28 | 2006-05-16 | Silicon Light Machines Corporation | MEM micro-structures and methods of making the same |
-
1984
- 1984-05-25 JP JP10708684A patent/JPS60250639A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029322A (en) * | 1986-11-17 | 1991-07-02 | Siemens Aktiengesellschaft | Power MOSFET with current-monitoring |
| US6096576A (en) * | 1997-09-02 | 2000-08-01 | Silicon Light Machines | Method of producing an electrical interface to an integrated circuit device having high density I/O count |
| US6452260B1 (en) | 1997-09-02 | 2002-09-17 | Silicon Light Machines | Electrical interface to integrated circuit device having high density I/O count |
| US6785001B2 (en) | 2001-08-21 | 2004-08-31 | Silicon Light Machines, Inc. | Method and apparatus for measuring wavelength jitter of light signal |
| US6839479B2 (en) | 2002-05-29 | 2005-01-04 | Silicon Light Machines Corporation | Optical switch |
| US7046420B1 (en) | 2003-02-28 | 2006-05-16 | Silicon Light Machines Corporation | MEM micro-structures and methods of making the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6331939B1 (en) | Stackable ball grid array package | |
| US5386141A (en) | Leadframe having one or more power/ground planes without vias | |
| US8680691B2 (en) | Semiconductor device having semiconductor member and mounting member | |
| US20050184375A1 (en) | Electronic device configured as a multichip module, leadframe and panel with leadframe positions | |
| JPH07283341A (ja) | 表面取り付け型周辺リード及びボール・グリッド・アレー・パッケージ | |
| JPS6290953A (ja) | 樹脂封止型半導体装置 | |
| KR100203934B1 (ko) | 패턴닝된 리드프레임을 이용한 멀티 칩 패키지 | |
| JPH1168026A (ja) | 配線用補助パッケージおよび印刷回路配線板構造 | |
| US5399904A (en) | Array type semiconductor device having insulating circuit board | |
| JP2003529203A (ja) | 配線層当たりの信号ライン数を最大化するための変動ピッチ・コンタクト・アレイを有する集積回路および／またはパッケージ | |
| JPS61117858A (ja) | 半導体装置 | |
| JPS60250639A (ja) | ハイブリツドｉｃ | |
| JP3549714B2 (ja) | 半導体装置 | |
| JP2004119684A (ja) | 半導体装置 | |
| JP2004247637A (ja) | 電子部品の三次元実装構造および方法 | |
| JPH08279588A (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPH04162767A (ja) | 樹脂封止型半導体装置 | |
| JP2001319997A (ja) | 半導体パッケージおよび半導体チップ | |
| KR20010062929A (ko) | 적층 칩 패키지 | |
| JP3951788B2 (ja) | 表面実装型電子部品 | |
| USRE43112E1 (en) | Stackable ball grid array package | |
| JPH01286353A (ja) | 混成集積回路 | |
| JP2663567B2 (ja) | 混成集積回路装置 | |
| JPH0124933Y2 (ja) | ||
| KR20020064415A (ko) | 반도체 패키지 |