KR20000035980A - 초박 산소 질화물 형성 방법 - Google Patents

초박 산소 질화물 형성 방법 Download PDF

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Abstract

본 발명은 EEPROM 용 MOSFET 게이트 산화물 또는 터널 산화물로 사용되는 초박 유전층을 성장시키는 방법에 관한 것이다. 웨이퍼-산소 질화물 인터페이스에서 질소 농도와, 산소 질화물 표면에서 각각 피크를 갖고, 산소 질화물에서 낮은 질소 농도를 갖는 실리콘 산소 질화물 층이, 질소 산화물과 질소 산화 가스의 일련의 어닐링(anneal)에 의해 형성된다. 상기 방법은 정밀한 굵기 제어력, 향상된 인터페이스 구조, 저밀도의 전자 트랩을 제공하며, 유전체 및 기판으로의/으로부터의 도펀트 불순물 확산을 방지한다. 상기 방법은 기존의 제작 공정에 쉽게 포함될 수 있으며 거의 비용을 증가시키지 않는다.

Description

초박 산소 질화물 형성 방법{A NOVEL PROCESS FOR RELIABLE ULTRA-THIN OXYNITRIDE FORMATION}
집적 회로의 경향은 보다 향상된 성능과 빠른 속도, 더욱 저렴한 비용을 지향하고 있다. 따라서 장치 크기 및 최소 배선폭(feature size)은 모든 종류의 집적 회로 기술에서 감소하고 있는 중이다. 이러한 경향은 모스 (Metal-Oxide-Semiconductor) 트랜지스터 및 부동 게이트 메모리 소자 등의 장치의 제작에, 초박 유전체의 사용을 요구하고 있다.
MOS 트랜지스터는 실리콘 기판에 많이 도핑된 소스와 드레인으로 구성되어 있고, 도전 게이트 전극은 상기 소스와 드레인 사이에 위치하지만, 얇은 게이트 유전층에 의해 기판에서 분리되어 있다. 적절한 전압이 상기 게이트 전극에 인가되었을 때, 도전 채널이 상기 소스와 드레인 사이에 형성된다. 보다 작고 빠른 MOS 장치를 얻는데 있어서, 더욱 짧은 채널, 보다 얕은 소스 및 드레인 결합과 더욱 얇은 게이트 유전체가 중요하다.
EEPROM(Electrically Erasable Programmable Read-Only Memory) 소자는 이후에 "부동 게이트"로 언급될 전기적으로 연결해제된 폴리실리콘 게이트 전극과, 상기 기판에서 좀더 제거되어진 상기 부동 게이트 위의 제 이 제어 트랜지스터 게이트를 포함하는 두 층 폴리실리콘 구조를 사용한다. 외부 에너지 소스에 의해 변화되지 않으면 오랜 시간 동안 전하를 보유하는 부동 게이트는, "터널 산화물"로 알려진 매우 얇은 유전체를 통한 전자의 양자 역학적 터널링에 의해 충전되거나 방전된다. 상기 제어 트랜지스터의 임계 전압은 상기 부동 게이트의 충전 및 방전 상태에 따라 다르다.
현재, 굵기가 100 Angstrom보다 작은, 대개 고품질 SiO2의 초박 유전체가 MOS 게이트 유전체(일반적으로 게이트 산화물로 불림)와 부동 게이트 EEPROM 메모리 소자의 터널 산화물로써 사용되고 있다. 초박 산화물의 신뢰성과 재생성은 굵기 제어의 부족, 열악한 인터페이스 구조, 높은 결함 밀도 및 산화물을 통한 불순물 확산을 포함한 많은 요인들에 의해 부정적인 영향을 받을 수 있다. 상기한 요인들은 장치 성능을 격감시킨다.
얇은 산화물을 통한 불순물, 특히 붕소의 확산이 공정 기술에 있어 중요한 문제점이 되고 있다. CMOS(Complementary MOS) 기술에 있어, 폴리실리콘 게이트 증착과 같은 다수의 전단부 처리 단계가 CMOS 회로의 NMOS 및 PMOS 장치에 동시에 수행될 수 있다; 그러나, 상이한 도펀트(dopant)가 요구되기 때문에 도펀트 주입 단계는 분리적으로 수행된다. 전하 캐리어로써 자유 전자를 제공하는 비소 및 인, 즉 도너(donor) 타입 물질은 상기 NMOS 장치의 게이트 및 소스 또는 드레인 영역을 도핑하는데 자주 사용된다. 전하 캐리어로써 자유 홀(free hole)을 제공하는 붕소, 즉 억셉터 타입 물질은 PMOS 장치에 가장 많이 사용되는 도펀트이다. 도핑된 폴리실리콘 게이트로부터의 붕소는 비소 또는 인의 확산율보다 게이트 산화층을 통해 훨씬 높은 확산율을 가지며, PMOS 장치 특성의 심각한 퇴화를 멈출 수 있다. 게이트 산화물 내에 충전된 붕소 이온의 농도는 매우 높은 정도로 게이트 산화물의 파열을 일으키면서 산화물의 절연 특성을 감퇴시킨다. 또한 게이트 산화물 내의 붕소 충전은 트랜지스터 임계 전압 VT의 변화를 가져온다. 이러한 변화의 중요성은 확산된 붕소 이온의 농도와 산화물로의 침투 깊이의 곱의 기능에 있다. 초박 게이트 산화물에 대해, 붕소는 더욱 심각한 임계 변화 문제를 일으키면서, 게이트 산화물을 통해 밑에 있는 기판으로 완전히 확산될 수 있다. 붕소 확산과 유사한 문제점이 EEPROM의 부동 게이트 메모리 소자에서 사용되는 매우 얇은 터널 산화물에 대해서도 입증되었다. 산화물 파손(breakdown) 특성의 결과적인 감퇴는 가능한 프로그램 제거 사이클의 수를 감소시킨다.
Si 기판과 SiO2층 사이의 부실한 인터페이스 구조는 대개 Si와 SiO2간의 격자의 잘못된 연결(lattice mismatching)에 의한 변형(strain)에서 야기된다. 그 결과 중 하나는 높은 전기장의 스트레스 또는 X-ray와 같은 높은 에너지 방사에 노출되는 동안 인터페이스 상태의 형성이다. 상기한 인터페이스 상태는 트랜지스터의 턴온 특성을 감퇴시킨다.
질소의 얇은 산화층으로의 합성이 붕소 확산을 방지하고 Si-SiO2인터페이스 구조를 향상시킨다.
특히, Si-SiO2인터페이스에 질소 피크(peak)와, MOSFET'의 폴리실리콘 게이트에 인접한 SiO2표면에 피크를 갖는 이중 피크 구조의 질소 농도 프로파일이, 도핑된 폴리실리콘 게이트에서 붕소 확산을 효율적으로 방지하고 산화물을 보존한다. 또한 Si-SiO2인터페이스에서의 질소의 융합은 인터페이스 변형을 완화시키고, 고 자기장 스트레스 하에서 인터페이스 상태 생성으로 산화물의 면역성을 향상시킨다.
질화 산화물을 형성하기 위해 몇가지 방법이 사용되어 왔다.
첫 번째 방법은 질화 산화물(Nitrided Oxide) 방법으로 알려져 있으며, M. Moslehi 등이 1985년 9월, J Electrochem Soc: Solid State Science and Technology, 132권 9번 2189-2197 페이지에 기술하고 있는데, 여기서는 참고로 인용된다. 상기 방법은 얇은 열 산화물을 Si 기판 상에 성장시키는 단계를 포함하는데, 이는 이후에 질소를 산화물에 융합하기 위해 NH3대기에서 열처리된다. 용광로 어닐링(furnace anneal)이 초기에 사용되었지만, 최근에는 대안으로 Rapid Thermal Anneal(RTA)를 사용하고 있다. NO 방법을 사용하면, 질소 농도 내의 피크들이 Si-SiO2인터페이스(이후에 '인터페이스'라 칭함)과 MOSFET의 폴리실리콘 게이트에 인접한 SiO2표면(이후에 '산화물 표면'이라 칭함)에 나타난다. 산화막 내의 질소 농도는 질화 시간에 따라 증가한다. NO 방법에 따라 제작된 얇은 산화물은 향상된 Si-SiO2인터페이스 특성 및 낮은 결함 밀도 뿐만아니라 붕소 침투에 대해서도 향상된 저항 특성을 보인다. 그러나 질화 과정 동안 NH3의 분해는 또한 수소를 SiO2층에 합성시킨다. Si-H 결합 및 Si-OH 결합이 전자의 상당한 증가, 홀 트래핑(hole trapping), 고정 전하의 높은 밀도 등을 야기하면서 형성되는데, 이는 MOSFET에 대한 임계 전압 불안정성 및, MOSFET와 EEPROM에 대한 파손 감내력의 감퇴 결과를 가져온다.
재산화 질화 산화물(reOxidized Nitrided Oxide) 방법으로 알려진 두 번째 방법은 T. Hori 등이 1989년 2월 IEEE Transactions on Electron Devices, 36권 2번, 340-350페이지에 기술하고 있으며, 여기선 참고로 인용되어 있다. 상기 ONO 방법은 NO 방법의 암모니아 질화 이후에 추가적으로 고온(800-1200℃) 산화 단계를 포함한다. 암모니아 질화 동안 산화층에 합성된 수소는 이어진 산화 단계 동안 나타난 산소에 의해 감소되고, 높은 산화 온도에서 확산된다. 재산화가 진행됨에 따라, 막(film) 내의 수소 농도는 지속적으로 감소하고, 그 감소율은 재산화 온도와 질소 피크 농도에 따라 달라진다. 수소 농도는 열성장된 산화물에서 보이는 수소 레벨에 대략적으로 동일한 최소 값에 근사한다. 더 무거운 질화 표면층이, 재산화 과정을 느리게 하면서 산소 확산에 대해 더 높은 방지벽(barrier)으로 작동한다. 산소 농도의 감소는 질화 산화물 내에서 입증된 전자 트래핑(electron charge trapping)을 비례적으로 감소시킨다.
상기한 ONO 방법의 단점은 최적의 산화물의 성취에 대한 상대적으로 좁은 공정 창(window)에 있다. 과도한 재 산화는 실제로 산화물의 전기적 특성을 감퇴시킨다. 상기한 NO 및 ONO 방법의 단점은 산화물의 부피에서 질소가 높은 비중을 차지한다는 것이다. 5-10 x 1020atoms/cc 정도의 질소 농도는 유전체를 약하게 하고, 그 파손 특성을 감소시킨다.
또다른 산소 질화물 층의 형성 방법은 N2O 대기에서 어닐링(anneal)을 사용한다. 상기 방법의 두가지 변형이 활용되고 있다.
1. 산소 대기에서 Si 기판 상에 열 SiO2층의 형성, 이어서 A. Uchiyama 등에 의해 1990년, IEDM Technical Digest, IEEE, 425-428페이지에 기술되고, 여기선 참고로 인용된 N2O에서의 어닐링이 수행된다.
2. 순수한 N2O 대기에 Si 기판을 고온 노출함에 의해, 얇은 실리콘 산소 질화물 층을 Si 기판 상에서 성장시킴, 이는 H. Hwang 등에 의해 1990년 9월 3일, Appl Phys Lett 57(10), 1010-1011페이지에 기술되었고, 여기선 참고로 인용된다.
이러한 변형에 의해 형성된 유전층은 Si-SiO2인터페이스에 질소 피크와, 산화물에 합성된 상대적으로 적은 양의 질소를 보여준다. 실시예에 의해, 2-3 x 1021/cc의 질소 피크 농도와 약 1018/cc의 산소 부피에서의 질소 농도가 N2O에서 1100℃로 어닐링된 열 산화물에 대해 측정되어졌다. 제어 열 산화물과 비교할 때, 이러한 산소 질화물은 높은 자기장 스트레스 하에서 인터페이스 상태 발생의 현저한 감소와, 전자 트래핑의 감소를 보이고 있다. 산화물에서 상대적으로 낮은 질소 레벨은 바람직한 산화물 파손 특성을 가져온다.
초박 실리콘 산소 질화물 유전층 성장에 관하여, N2O 대기에서 (상기 인용된 N2O 방식의 두 번째 변형)에서의 Si의 산화는 제어된 성장율이라는 추가적 장점을 가지고 있다. RTP를 사용한 1100℃의 순수한 N2O 대기에서 실리콘 산소 질화물의 성장율은 1.2Å/second로 측정되었다. 비교에 의하면, 동일한 처리 조건에서, O2대기의 산화물의 성장률은 10Å/second이다. 동시에 일어나는 산화물 성장과의 질소 합성은 옥시던트(oxidant) 확산 방지벽으로 작동하는 인터페이스 실리콘 산소 질화물(SiOKNY) 층이 점진적으로 형성되게 한다. 제어된 산화율은 초박 범위(<60A)에서조차 굵기 제어가 가능케 한다.
N2O 대기에서 형성된 초박 산화물의 중요한 문제점은 1990년 H. Hwang 등에 의해 IEDM Technical Digest, IEEE, 424페이지에서 지적한 바와 같이, 산화물 표면에 질소-부유(nitrogen-rich) 층이 없다는 것이다. 따라서 Si 표면의 질소 피크가 붕소의 기판 침투를 방지하는데 효과적이라해도, 붕소가 산화물에 침투하는 것을 방지할 방지벽은 존재하지 않는다. 더욱이, 이에 대한 연구는 붕소가 N2O족 산소 질화물의 기판에 확산되었다는 것을 보여주고, Si-SiO2인터페이스 질소 피크 농도가 붕소 확산을 막기위한 최적의 레벨보다 낮다는 것을 지적하고 있다.
용광로(furnace) 또는 NO 대기에 직접적인 빠른 열 노출에 의한, 또다른 종래 기술에 따른 열 성장한 SiO2층의 질화 방법이 최근에 보고되었다. 상기 빠른 열 방법은 M. Bhat 등에 의해 1994년 IEDM Technical Digest, IEEE, 329-332페이지에 기술되었으면, 여기엔 참고로 인용된다. Secondary Ion Mass Spectrometry (SIMS)에 의해 측정된 바와 같이, 산화물에 합성된 질소의 깊이 프로파일의 모양은 N2O에서 어닐링된 열 SiO2와 유사하고, 1000℃의 어닐링 동안 1022/cc 정도의 인터페이스 피크 질소 농도를 가지고 있다. 이 피크 값은 유사한 처리 조건 하에서 N2O 어닐링된 산화물에 대해 발명자들에 의해 밝혀진 것보다 거의 두배 정도 크다. 강화된 인터페이스 질소 피크는 또한 옥시던트(oxidant)의 확산에 대한 합성된 질소의 방지벽 특성으로 인해 매우 자기-제한적인(self-limiting) 산소 질화물 성장을 제공한다. 질소-부유 인터페이스 산소 질화물 층의 굵기는 약 5Å의 값을 포화시킨다. N2O에서 생성된 것보다 더 높은 인터페이스 질소 피크 레벨을 갖는 반면에, NO에 대한 열 SiO2의 노출에 의해 생성된 산소 질화물은 산화층 자체로의 붕소 확산을 방지하는 표면 질소 방지벽의 부족이라는 문제점을 공유하고 있다.
여기서 참고로 인용되는 P. Tobin 등이 1993년에 VLSI Tech. Sympos. 51-52페이지에 기술한 동역학 연구에 의하면, N2O에서 열 산화물의 산소 질화(oxynitridation) 동안 NO가 인터페이스 질소 파일업(pileup)을 생성하는 중요한 종류임을 알 수 있다. N2O의 가열은 반응에 따른 분해를 일으킨다:
N2O - N2+ O, 여기서 O는 O2로 재합성된다.
N2O + O - 2NO
950℃에서, N2O는 웨이퍼에 도달하기 전에 완전히 분해되고, 산소 질화 대기의 합성이 64.3%N2, 31.0%O2, 4.7NO로 측정되어 있다. 그러므로, N2O 어닐링에 의한 질소 인터페이스 피크의 형성은 N2O의 NO로의 간접적인, 열역학적으로 바람직하지 않은 분해 반응에 따라 달라진다. 대조적으로, 바람직하고 직접적인 NO의 Si와의 반응은 NO-어닐링된 산화물에 대한 인터페이스 질소 피크 레벨을 강화한다.
질소를 얇은 산화층에 합성하는 또다른 방법은 질소 이온 주입에 의한 것이다. 이는 Haddad 등이 1987년 2월 2일 IEEE Electron Device Letters, Vol. EDL8, 2번, 58-60페이지에 기술한 것으로, 두 피크 질소 구조를 제공하기 위해 활용되었다. 상기한 방법은 붕소 확산을 방지하고 인터페이스 상태 생성 및 전하-대-파손 값(charge-to-breakdown value)을 향상시키는데 효과적인 반면에 많은 단점을 가지고 있다. 이온 주입은 비용이 많이 들고, 산화물 성장 동안 공정에 포함시키려면 표준 CMOS 제작 공정의 상당 부분을 재설계해야 한다. 또한, 파손 특성을 향상시키는 동안 유전구조에 가해질 손상을 피하기 위해, 최적 주입량 및 에너지의 공정 창(window)은 좁아진다.
따라서, 본 발명에 따라 향상된 굵기 제어력, 전기적 특성 및 Si 기판과 산화물로의 붕소 침투에 대한 저항력을 갖는, Si 기판 상에 초박 산소 질화물 유전층을 형성하기 위한 방법을 제공한다. 본 방법에서, 얇은 질소-부유 실리콘 산소 질화물 층이 기판 상에서 성장하고, 상기 산소 질화물 층은 실리콘-유전 인터페이스에 질소 피크를, 유전 표면에 피크를 구비하게 된다.
본 발명의 주요 목적은 초박 유전 층을 Si 상에 형성하는 향상된 방법 및, 상기 방법에 의해 형성된 향상된 초박 유전층을 제공하는데 있다.
본 발명의 다른 목적은 Si 상에 붕소 침투에 저항하는 초박 실리콘 산소 질화물 층을 형성하는 방법 및, 상기 방법에 의해 형성된 실리콘 산소 질화물 층을 제공하는데 있다.
본 발명의 또다른 목적은 Si 상에 낮은 밀도의 전자 트랩을 갖는 초박 실리콘 산소 질화물을 형성하는 방법 및, 상기 방법에 따라 형성된 실리콘 산소 질화물을 제공하는데 있다.
본 발명의 또다른 목적은 Si 상에 바람직한 산화물 파손 특성을 갖는 초박 실리콘 산소 질화물 층을 형성하는 방법 및, 상기 방법에 따른 실리콘 산소 질화물 층을 제공하는데 있다.
본 발명의 또다른 목적은 Si 상에, 산화물-실리콘 인터페이스의 질소 농도에 피크와 산화물 표면에 질소 농도에 피크를 갖는 초박 실리콘 산소 질화물 층을 형성하는 방법 및, 상기 방법에 따라 형성된 실리콘 산소 질화물 층을 제공하는데 있다.
본 발명의 또다른 목적은 Si 상에 정밀한 굵기 제어가 가능한 초박 실리콘 산소 질화물 층을 형성하는 방법 및, 상기 방법에 의해 형성된 실리콘 산소 질화물 층을 제공하는데 있다.
본 발명의 또다른 목적은 Si 상에, 자기-제한 질소-부유 층을 형성하는 단계와 그 후에 상기 질소-부유 층 밑에 Si 인터페이스에 형성되는 제 이 질소-부유 층으로 산화물을 형성하는 단계를 포함하는 초박 실리콘 산소 질화물 층을 형성하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 Si 상에 수소-포함 종류(hydrogen-bearing species)를 사용하지 않는 초박 산소 질화물 층을 형성하는 방법 및, 상기 방법에 의해 형성된 산소 질화물 층을 제공하는데 있다.
본 발명의 또다른 목적은 Si 상에 기존 반도체 제작 공정과 호환될 수 있는 향상된 초박 산소 질화물 층을 형성하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 Si 상에 실질적으로 제작 비용을 추가시키지 않는 향상된 초박 산소 질화물을 형성하는 방법을 제공하는데 있다.
본 발명은 집적 회로에 사용되는 게이트 또는 터널 산화물로 적용되는 초박 유전 층의 형성 방법에 관한 것이다.
도 1은 본 발명의 바람직한 실시예의 공정도를 도시하고 있다.
도 2a는 바람직한 산소 질화물 층 구조를 도시한 횡단면도이다.
도 2b는 도 2a의 산소 질화물 층의 질소 농도 프로파일을 도시한 개략적인 대표도이다.
도 2c는 MOS 트랜지스터에서 사용되는 바람직한 산소 질화물 층 구조를 도시한 횡단면도이다.
도 2d는 도 2c의 산소 질화물 층의 질소 농도 프로파일을 도시한 개략도이다.
도 2e는 도 2c의 MOS 트랜지스터의 도펀트 종류의 농도 프로파일을 도시한 개략도이다.
도 3은 본 발명에 따라 처리된 최초 샘플에 대해, 질소 농도 대 산화물 표면 아래의 깊이의 SIMS 프로파일을 도시하고 있다.
도 4는 본 발명에 따라 처리된 제 이 샘플에 대해, 질소 농도 대 산화물 표면 아래의 깊이의 SIMS 프로파일을 도시하고 있다.
도 5는 N2O에 어닐링된 열 산화물을 갖는 샘플에 대해, 질소 농도 대 산화물 표면 아래의 깊이의 종래 SIMS 프로파일을 도시하고 있다.
제1도는 본 발명의 바람직한 실시예를 도시하고 있다. 전체 공정 순서는 PAPRO에 의하여 제조된 Rapid Thermal Reactor와 같은 Reactive Thermal Processing(RTP) 시스템 내에서 수행된다. 제1단계에서, 그 위에 유전층을 성장시킬 깨끗한 실리콘면을 구비하는 실리콘 웨이퍼를 준비한다. 제2단계에서, 상기 웨이퍼는 10 내지 3000초의 범위 내에서 800 내지 1150도의 온도로 질소 산화(NO) 개스 1 기압 내에 침투된다. 제4단계에서, NO의 공급을 멈추고, NO를 펌프 아웃시킨다. 그리고, 1 기압의 N2O가 공급된다. 상기 웨이퍼는 10 내지 3000초 동안에 그리고 800 내지 1150도의 온도 범위로 N2O 내에서 어닐링된다. 본 발명의 다른 실시예는 N2O, 산소 또는 증기를 이용하여 다른 산화 조건을 이용할 수 있다. 단계6에서, N2O는 펌프 아웃되며, 산화/실리콘 인터페이스에서 추가적인 질소가 필요할 때 NO가 다시 공급된다. 상기의 경우에 있어서, 웨이퍼는 10 내지 3000 초의 범위 내에서 800 내지 1150도의 온도 범위에서 NO 내에서 어닐링된다.
제2도는 SI 기판 상에 형성된 산소 질화층의 바람직한 구조를 도시하고 있다. 기판(8)은 NO 및 N2O 개스 내에서 어닐링되며, 그리고 표면(11) 상에 유전 산소 질화층(10)을 형성한다. 산소 질화층(10)의 상부면(12)은 결과적으로 형성되는 MOS 트랜지스터용의 전도 게이트와 인접하게 형성된다. 표면 영역(14) 및 유전층(10)의 인터페이스 영역(16)은 제2도B도에 질소 농도 프로파일(20)로 도시된 바와 같이 질소 농도를 결정하게 된다. 질소 농도 표면 피크(22) 및 질소 농도 인터페이스 피크(24)는 불순물 확산으로의 베리어를 유전층(10)을 통하여 제공할 뿐만 아니라 표면(11)에서 Si 유전층 인너페이스의 구조를 개선시킨다. 제2C도는 SI 기판(8) 상에 형성된 산소 질화층(10)용의 바람직한 실시예를 도시하고 있으며, 산소 질화층(10) 위에는 고농도로 도핑된 폴리실리콘과 같은 전도 게이트(13)가 형성되어 있다.
영역(14) 내의 질소 표면 피크(22)는 불순물(23)의 불순물 확산으로의 베리어를 폴리실리콘 게이트(13)로부터 산화질소(10)로 제공한다. 제2C도는 본 발명에 따른 트랜지스터 도펀트의 농도 프로파일을 도시하고 있으며, 본 발명의 산소 질화층은 전도 폴리실리콘 게이트(13)로부터 산소 질화층(10) 내로 또는 가로질러 고농도의 확산을 방지할 뿐만 아니라, 하부 Si(8)로부터 또는 그 SiO로 도펀트의 확산을 위한 베리어로써 작용을 한다.
샘플 설명(N2O 사이클) 산화물 두께(Å)
I. 1050도(RTA)에서 100초 45
II. 1100도(RTA)에서 200초 110
테이블 I. 산화물 두께 상에서 N2O 사이클 매개변수의 효과
상기 테이블 I은 제1도에 도시된 공정에 따른 SI 기판 상에 성장된 산화물에 대한 N2O 어닐링 조건 및 두께를 도시하고 있다. 데이터는 SIMS 분석에 따라 산출되어 있으며, CsO+, CsN+및 CsSi+분자 클러스터을 얻기 위하여 낮은 에너지, 낮은 Cs+이온 빔이 사용되어 있다. 산화물/Si 인터페이스의 위치는 CsO 신호가 일(1) 디케이드(decade) 만큼 떨어지는 깊이로써 정의된다. 모든 계산 및 깊이 프로파일에 있어서, 제1 데이터 포인트는 SIMS 블라스트 드루 아티팩트(blast through artifact)를 제거하기 하기 위하여 사용되지 않는다. 불행히도, 상기의 아티팩트는 산화물 층의 표면에서 정확한 데이터 포인트를 얻는 것을 막는다. SIMS 분석은 Semiconductor Material and Device Characteristion, D.K. Schroder, John Wiley and Sons, 1990- Ch. 10에 공개되어 있다.
테이블 I에 도시된 바와 같이, 기판 샘플 I 및 II는 50초 동안에 그리고 1000도의 온도에서 1 기압의 NO 내에서 신속하게 그리고 열적인 방법으로 1차 어닐링된다. 샘플 I은 1050도에서 그리고 1 기압의 N2O 내에서 100 초간의 빠른 열 어닐링 처리된다. 샘플 I에서 측정된 산화물 두께는 0.45Å/초의 성장률에 해당하는 45Å이다. 샘플 II는 1100도의 온도에서 그리고 1 기압의 N2O 내에서 200초 동안의 빠른 열 어닐링 처리된다. 샘플 II에서 측정된 산화물의 두께는 0.55Å/초의 성장 속도에 해당하는 110Å이다. 상기와 같은 성장 속도는 초기 NO 어닐링이 없는 상태에서 N2O 조건 내에서 산화를 위한 종래 기술에서 얻어진 것보다 낮은 약 2 인자값(a factor of two) 정도이다.
각각의 샘플에 대하여 N2O 어닐링 동안에 산화물 성장이 있다. 상기의 성장은 기본적인 산화 운동 에너지가 산화 반응이 Si 표면에서 직접적으로 발생한다는 것을 의미하기 때문에 최초 NO 어닐링 동안에 형성된 질소 인터페이스 층(16)를 통하여 N2O 어닐링 동안에 산화물들이 침투하는 것을 표시한다. 따라서, 산화 메카니즘은 질소 인터페이스 영역을 통한 N2O3의 해리 반응의 부산물인 원자 또는 분자 산소의 확산을 만들어낸다. 산화물 성장이 발생한다할지라도, 그것이 상당히 느린 속도로 이루어진다. 따라서, 본 발명에 따른 공정은 산화물 두께에 대하여 정확한 제어가 가능하다.
제3도는 산화층 및 Si-SiO2인터페이스을 통한 SIMS 깊이 프로파일을 도시하고 있다. 산화 표면 인근(10Å 이하)의 데이터는 블라스트 드루 아티팩트로 인하여 제외된다. 7x1020의 피크 질소 농도가 약 30Å의 깊이로 Si-SiO2인터페이스 근처에서 얻어졌다. 상기와 같은 피크 농도는 약 1 원자% 질소에 해당하는 것이다.
제4도는 산화층 및 Si-SiO2를 통한 SIMS 깊이 프로파일을 도시하며, 표면 데이터는 제외되었다. 약 6x1020원자/cc의 피크 질소 농도는 약 90Å의 깊이로 Si-SiO2인터페이스 근처에서 얻어졌다. 상기와 같은 피크 농도는 약 0.9 원자% 질소에 해당하는 것이다. 테이블 I의 샘플에 도시된 바와 같이, 상기 실리콘 산소 질화층 내의 수소 원자 농도는 1018원자/cc 보다 적다. 상기 층 내에서의 질소 농도는 1018원자/cc 보다 적다.
제5도는 100초 동안에 그리고 1000도의 온도에서 N2O 내에서 빠른 속도로 그리고 열적으로 어닐링된 104Å 두께의 열적으로 성장한 SiO2층에 대한 그리고 Bhat et al. 에 의한 SIMS 깊이 프로파일을 도시하고 있다. 제3도 및 제4도에서와 같이, 표면 데이터는 제외되었다. 질소 피크 농도의 위치 및 크기는 제4도에 도시된 바와 같이 1100도의 온도에서 N2O 내에서의 200초 동안의 빠른 열 어닐링 이후에 기판 II에 대한 값과 밀접하게 일치한다. N2O 어닐링에 이은 NO 어닐링의 공정 동안의 산화물 내에서 그리고 SiO2인터페이스에서의 질소를 포함시키는 것은 N2O 내에서 어닐링되는 종래기술의 열 SiO2에 대한 것과 유사하다. 그렇지만, 본 발명의 공정에서, N2O 해리 반응으로부터의 산화물이 NO 어닐링 동안에 성장한 질화층을 침투하여 Si 표면에서 산화물이 성장하게 된다. 상기와 같은 사실은 SIMS 블라스트 아티팩으로 인하여 SIMS에 의하여 해결될 수 있다할지라도, 질화층이 푸쉬-업 되어야 하고 그리고 산화층 표면에 남아 있어야 한다는 것이다. 상기의 과정으로 얻어진 구조는 산화물 및 기판으로의 보론(boron) 침투를 막기 위하여 그리고 개선된 Si-산화물 인터페이스 특징으로 얻기 위하여 소정의 이중 피크 질화 프로파일을 제공한다. 산화물 내에서의 낮은 질소 농도는 산화물 브레이크 다운 특징의 저감시키지 않는다.
보다 높은 인터페이스 질소 농도가 필요하면, 인터페이스 피크 질소 농도를 변경 시킴으로써 N2O 어닐링 다음의 NO 조건하에서의 2차 어닐링에 의하여 구현된다.
초박형 산화층 내에서의 소정의 질화 프로파일 뿐만 아니라, 본 발명은 현재의 반도체 제조 공정에 쉽게 적용될 수 있는 고정 개선점들을 구비하고 있으며, 공정의 비용을 절감시킬 수 있다. 그리고, 본 발명은 최대로 낮은 산화물 성장 속도에 따른 공정 윈도우를 좁히지 않고 정교한 산화물 두께는 구현할 수 있는 장점이 있다. 그리고, 본 발명 공정의 바람직한 실시예는 수소 관련 물질을 사용하지 않으며, 수소가 사용된 챠지 트래핑(hydrogen-induced charge trapping)을 극복할 수 있다.
본 발명의 공정에서, 800도 내지 1150도의 온도에서 그리고 No 및 N2O의 대기압 하에서 빠른 열 공정을 이용하고 있지만, 본 발명에 사용된 방법 및 매개변수들에 필수적인 것은 아니다. 다른 실시예에서, 모든 공정을 위하여 노(furnace) 어닐링을 실시할 수도 있으며, O2또는 스팀과 같은 다른 산화 조건들이 N2O를 이용하여 사용될 수도 있다.
본 발명은 공개된 실시예에 한정되지 않으며, 본 발명의 범위는 다음의 청구범위에서 기술될 것이다.

Claims (23)

  1. 실리콘 기판의 깨끗한 표면 위에 박형 유전층을 형성하기 위한 집적 회로 제조 공정으로서,
    기판을 어닐링 챔버 내에 설치하는 단계와;
    질소 산화 개스의 제1 압력을 상기 어닐링 챔버 내에 제공하는 단계와;
    제1 시간 동안에 제1 온도에서 상기 기판을 어닐링하는 단계와;
    상기 어닐링 챔버로부터의 상기 질소 산화 개스를 제거하는 단계와;
    산화 개스의 제2 압력을 상기 어닐링 챔버 내로 제공하는 단계와;
    제2 시간 동안에 제2 압력에서 상기 기판을 어닐링하는 단계하는 단계를 구비하며, 상기 단계 동안에 산소 질화 유전층을 상기 실리콘 기판의 깨끗한 표면에 제공하는 것과, 상기 유전층은 상기 실리콘 기판과 인터페이스를 가지며 상기 인터페이스의 반대편에 소정의 표면을 가지며, 상기 유전층은 상기 인터페이스 인근에 질화 농도를 갖는 제1 피크와 상기 표면 인근에 질화 농도로 이루어진 제2 피크를 구비하여 도펀트의 확산이 상기 유전층을 통하여 표면에 접촉하는 것을 막는 것을 특징으로 하는 집적회로 제조공정.
  2. 제1항에 있어서, 최소한 101818질소 원자/cc를 갖는 제1 질소 농도와 최소한 1018질소 원자/cc를 갖는 제2 농도 피크를 제공하기 위하여, 상기 제1 질소 산화 압력, 상기 제2 산화 개스 압력 및 제1 및 제2 어닐링 온도 및 시간을 조정하는 단계를 더 구비하는 것을 특징으로 하는 집적회로 제조공정.
  3. 제1항에 있어서, 상기 제1 및 제2 어닐링 단계는 급속 열 어닐링을 구비하는 것을 특징으로 하는 집적회로 제조공정.
  4. 제1항에 있어서, 상기 산화 개스는 질화 산소, 산소, 스팀, 및 질화 산소, 산소 및 스팀의 혼합물로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 집적회로 제조공정.
  5. 제4항에 있어서, 산화 개스는 질화 산소인 것을 특징으로 하는 집적회로 제조공정.
  6. 제5항에 있어서, 상기 제1 압력은 10 밀리토르 및 1 기압 사이의 범위에 있으며, 상기 제1 온도는 800 및 110도씨 사이의 범위에 있으며, 상기 제1 시간은 10 및 3000초 사이의 범위에 있으며, 상기 제2 압력은 10밀리토르 및 1 기압 사이의 범위에 있으며, 상기 제2 온도는 800 및 1150도씨 사이의 범위에 있으며, 상기 제2 시간은 10 및 3000초 사이의 범위에 있는 것을 특징으로 하는 집적회로 제조공정.
  7. 제2항에 있어서, 상기 제1 및 제2 어닐링 단계는 노(furnace) 어닐링을 포함하는 것을 특징으로 하는 집적회로 제조공정.
  8. 제1항에 있어서, 상기 제2 어닐링 단계를 이후에, 상기 어닐링 챔버로부터 산화 개tm를 제거하는 단계와;
    제3 질소 산화 개스 압력을 상기 어닐링 챔버 내에 제공하는 단계와;
    제3 시간동안 제3 온도에서 상기 기판을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 제조공정.
  9. 제8항에 있어서, 최소한 1018질소 원자/cc를 갖는 제1 질소 농도와 최소한 1018질소 원자/cc를 갖는 제2 농도 피크를 제공하기 위하여, 상기 제1 질소 산화 압력, 상기 제2 산화 개스 압력 및 제1 및 제2 어닐링 온도 및 시간을 조정하는 단계를 더 구비하는 것을 특징으로 하는 집적회로 제조공정.
  10. 제8항에 있어서, 상기 제1, 2 및 제3 어닐링 단계는 급속한 열 어닐링을 갖는 것을 특징으로 하는 집적회로 제조공정.
  11. 제8항에 있어서, 상기 산화 개스는 질화 산소, 산소, 스팀, 및 질화 산소, 산소 및 스팀의 혼합물로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 집적회로 제조공정.
  12. 제11항에 있어서, 상기 산화 개스는 질화 산소인 것을 특징으로 하는 집적회로 제조공정.
  13. 제12항에 있어서, 상기 제1 압력은 10 밀리토르 및 1 기압 사이의 범위에 있으며, 상기 제1 온도는 800 및 110도씨 사이의 범위에 있으며, 상기 제1 시간은 10 및 3000초 사이의 범위에 있으며, 상기 제2 압력은 10밀리토르 및 1 기압 사이의 범위에 있으며, 상기 제2 온도는 800 및 1150도씨 사이의 범위에 있으며, 상기 제2 시간은 10 및 3000초 사이의 범위에 있는 것을 특징으로 하는 집적회로 제조공정.
  14. 제9항에 있어서, 상기 제1 및 제2 어닐링 단계는 노 어닐링을 구비하는 것을 특징으로 하는 집적회로 제조공정.
  15. 실리콘 기판상의 박형 유전층을 가진 적어도 하나의 집적 회로 소자를 가진 실리콘 반도체 웨이퍼로서,
    노출된 깨끗한 표면을 갖는 실리콘 기판을 어닐링 챔버 내에 제공하는 단계와;
    질소 신화 개스의 제1 압력을 상기 어닐링 챔버 내에 제공하는 단계와;
    제1 시간 동안에 제1 온도로 상기 기판을 어닐링하는 단계와;
    상기 어닐링 챔버로부터 질소 산화 개스를 제거하는 단계와;
    산화 개스의 제2 압력을 상기 어닐링 챔버 내로 제공하는 단계와;
    실리콘 산소 질화(SiOxNy) 유전층을 상기 기판 상에 제공하기 위하여 제2 시간 동안에 제2 시간에서 상기 기판을 어닐링하는 단계로 이루어진 방법으로 제조되는데, 상기 SiOxNy유전층은 상기 실리콘 기판과의 인터페이스와, 상기 인터페이스 반대편에 소정의 표면을 가지며, 상기 SiOxNy유전층은 상기 인터페이스 인근에 질소 농도의 제1 피크와 상기 표면의 인근에 질소 농도의 제2 피크를 구비하는 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  16. 제15항에 있어서, 상기 제조 방법은 최소한 1018질소 원자/cc를 갖는 제1 질소 농도와 최소한 1018질소 원자/cc를 갖는 제2 농도 피크를 제공하기 위하여, 상기 제1 질화 산소 압력, 상기 제2 산화 개스 압력 및 제1 및 제2 어닐링 온도 및 시간을 조정하는 단계를 더 구비하는 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  17. 제15항에 있어서, 상기 산화 개스는 질화 산소, 산소, 스팀, 및 질화 산소, 산소 및 스팀의 혼합물로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  18. 제17항에 있어서, 산화 개스는 질화 산소인 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  19. 제15항에 있어서, 상기 제조 방법은 상기 제2 어닐링 단계를 이후에, 상기 어닐링 챔버로부터 산화 개스를 제거하는 단계와;
    제3 질소 산화 개스 압력을 상기 어닐링 챔버 내에 제공하는 단계와;
    제3 시간동안 제3 온도에서 상기 기판을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  20. 제19항에 있어서, 상기 산화 개스는 질화 산소, 산소, 스팀, 및 질화 산소, 산소 및 스팀의 혼합물로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  21. 제20항에 있어서, 산화 개스는 질화 산소인 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  22. N-유형 또는 P-유형의 반도체 특징을 제공하기 위하여 그 내에 어셉터(acceptor) 또는 도너(donor)의 농도를 갖는 실리콘 웨이퍼의 소정부위와;
    상기 실리콘 웨이퍼의 부분과 제거된 표면을 갖는 인터페이스를 구비하는 성장된 실리콘 산소 질화층과;
    상기 실리콘 산소 질화층의 제거된 표면과 접촉하는 전도 전극을 구비하며,
    상기 실리콘 산소 질화층은 상기 인터페이스 및 상기 제거된 표면 인근에 질소 농도의 피크와 상기 피크들 사이에서의 질소 농도를 구비하며, 상기 산화 질소는 상기 실리콘 웨이퍼 및 상기 전도 전극의 부분보다 낮은 어셉터 또는 도너 원자를 가지며, 상기 산소 질화층은 1013원자/cc 보다 작은 수소 원자 농도를 구비하며, 상기 실리콘 산소 질화층 내에서의 질소 농도는 1018보다 작으며, 상기 인터페이스 인근의 상기 질소 피크 농도는 1018보다 크며, 상기 제거된 표면 인근에서의 질소 피크 농도는 1018보다 큰 것을 특징으로 하는 실리콘 웨이퍼내의 집적 회로 소자.
  23. 제22항에 있어서, 상기 전도 전극은 고농도 도핑된 폴리실리콘인 것을 하는 실리콘 웨이퍼내의 집적 회로 소자.
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