KR20000053372A - 질소산화물 게이트 유전체 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자에서 질소산화물 게이트 유전체를 형성하는 방법과 그 방법에 의해 형성되는 게이트 유전체 구조를 개시한다. 상기 방법에서, 질소산화물층은 먼저 실리콘 표면에 형성되고, 그 후 산소와 적어도 하나의 할로겐종을 포함한 혼합가스로 재산화되어 조절된 질소 분포를 갖는 질소산화물층과 상기 질소산화물막 밑에 형성되는 실질적으로 이산화실리콘인 층을 얻는다. 상기 질소산화물막 층은 500℃ 이상의 온도에서 질소 및/또는 산소를 포함한 적어도 하나의 가스에 실리콘 표면을 접촉시키는 방법이나 화학 기상 증착 기술 중 어느 하나에 의해 형성될 수 있다. 상기 재산화 공정은 산소 및 HCl, CH2Cl2, C2H2Cl2, C2H3Cl3, CH3Cl 및 CHCl3와 같은 할로겐종을 포함하는 산화 할로겐화 분위기에서 열공정에 의해 수행될 수 있다.

Description

질소산화물 게이트 유전체 및 그 형성방법 {OXYNITRIDE GATE DIELECTRIC AND METHOD OF FORMING}
본 발명은 일반적으로 반도체 디바이스용 게이트 유전체와 그 형성방법에 관한 것으로, 구체적으로는 반도체 디바이스에서 사용하기 위해 질소의 농도를 조절한 질화물 영역을 포함하는 질소산화물 게이트 유전체 구조에 관한 것이다.
반도체 메모리 디바이스에서 사용되는 종래의 게이트 유전체는 얇은 SiO2층으로 되어있다. 반도체 공정에서 최근의 경향은 게이트 유전체층에 저농도의 질소를 함유시키는 것이다. 질소가 열전자에 의한 채널 손상을 감소시키고 폴리실리콘 게이트에서 채널 속으로 붕소(boron)가 확산되는 것을 감소시키는 유익한 효과를 제공한다는 것이 밝혀져왔다. 그에 더하여 질소의 함유는 유전율을 증가시켜 같은 정전용량을 가졌을 때 질화막의 누설전류가 순수 산화막보다 더 낮다. 질소가 게이트 절연체에 유익한 효과를 가져옴에도 불구하고, 너무 높은 질소 농도는 바람직하지 않을 수 있다. 높은 질소 농도는 유전체의 다른 특성들을 열화시키는 것은 물론 Vfb값을 수용할 수 없을 정도로 이동시킬 수도 있다.
질소를 SiO2내부로 도입하는 대부분의 방법들에는 질소의 농도와 깊이 분포를 조절할 여지가 거의 없다. 질소를 도입하는 화학적인 방법들은 NO(일산화질소) 또는 NH3(암모니아)와 같은 질화제와 실리콘 기판 또는 미리 성장시킨 산화물 사이의 반응에 의존한다. 최종적으로 생성된 막은 화학 반응이 일어나는 Si/SiO2경계면에서 높은 질소 농도를 갖는다. 질화물층이 산소에 대해 확산 장벽(diffusion barrier)으로 동작하기 때문에 상기 반응은 질소에 의해 자체적으로 제한되며, 따라서 추가로 가스종이 Si/SiO2경계면에 도달하는 것을 방지한다. 이것은 질화 공정에서 질소를 사용하는 추가 이점, 즉 질화막의 두께가 종래의 산화물의 두께보다 더 균일해지는 이점을 제공한다. 두께의 균일성은 예를 들면, NO 산화로 처리되는 웨이퍼 표면 전체에 걸쳐 서로 다른 지점에서 측정된 전기적 특성의 분포가 더 작은데서 증명된다.
질소 분포 깊이에 대한 몇몇 제한된 조절이 다른 사람들에 의해 시도되어왔다. 상기 방법 중 하나는 초기 질화 조건을 조절하는 것이다. 예를 들면, 가스 상태의 NO에 실리콘을 노출시킴으로써 생성되는 질소산화물층의 질소 함유량은 질화 온도에 달려있다. 유전체의 품질이 낮은 반응 온도에 의해 저하될 수 있지만 상기 더 낮은 온도에서 반응함으로써 질소의 양이 더 적게 생성된다. 질소 분포 깊이 조절을 위한 다른 방법은 질소산화물의 재산화(reoxidation)이다. 예를 들면, 순수한 SiO2스페이서층이 고온에서 가스 상태의 O2에 노출됨으로, 질소산화물층과 실리콘 기판 사이에 삽입될 수 있다고 알려져 있다. 산소는 유전체를 통과하여 확산되어 실리콘 기판과 반응하여 질소산화물막을 교란시키는 일없이 아래에 SiO2층을 형성한다. 또한 질소를 완전히 제거하는 것보다 질소산화물층에 조절된 양만큼 남겨둠으로써 질소의 유익을 계속 유지시키는 것이 더 바람직하지만, 질소는 N2O에 의한 재산화 의해 제거될 수 있다고 또한 알려져 있다. 따라서 게이트 유전체로 사용되는 질소산화물층에서 질소의 농도 분포를 효과적으로 조절하면서, 동시에 질소산화물층의 재산화 공정이 완료된 후에 상기 유전체 아래에 거의 순수한 SiO2층을 형성하는 방법이 바람직하다.
따라서 본 발명의 목적은 종래 방법들의 결점이나 단점이 없는, 반도체 디바이스의 질소산화물 게이트 유전체 형성 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 질소산화물에 질소 농도 분포 조절을 달성할 수 있는, 반도체 디바이스의 질소산화물 게이트 유전체 형성 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 질소산화물의 재산화 공정 후에 실질적으로 순수한 SiO2층을 유전체 아래에 생성할 수 있는, 반도체 디바이스의 질소산화물 게이트 유전체 형성 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 질소 및/또는 산소를 함유한 적어도 하나의 가스로 실리콘의 표면에 접촉시켜 질소산화물층을 먼저 형성함으로써 질소 농도 분포가 조절되는, 반도체 디바이스의 질소산화물 게이트 유전체 형성 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 화학 기상 증착 기술에 의해 실리콘의 표면에 질소산화물층을 먼저 형성함으로써 질소 농도 분포가 조절되는, 반도체 디바이스의 질소산화물 게이트 유전체 형성 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 먼저 질소산화물층을 형성하고 그 후 상기 질소산화물층을 산소와 적어도 하나의 할로겐종의 혼합 가스로 처리하여 질소산화물층 아래에 실질적으로 이산화실리콘인 층을 형성하는 반도체 디바이스의 질소산화물 게이트 유전체를 형성하기 위한 방법을 제공하는 것이다.
본 발명의 다른 목적은 NO, N2O, NH3및 O2로 이루어지는 군에서 선택된 질소 및/또는 산소를 포함하는 적어도 하나의 가스를 실리콘의 표면에 접촉시켜 먼저 질소산화물층을 형성함으로써 질소 농도 분포가 조절되는, 반도체 디바이스의 질소산화물 게이트 유전체 형성 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 실리콘 기판 위에 형성되는 실질적으로 SiO2인 스페이서층, 스페이서층 위에 형성되는 질소산화물층 및 질소산화물층 위에 형성되는 SiO2층을 포함하는, 반도체 디바이스 내에 위치하는 게이트 유전체를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 실리콘 기판 위에 형성되는 실질적으로 SiO2인 스페이서층, 상기 스페이서층 위에 놓이는 질소산화물층, 상기 질소산화물층 위에 놓이는 이산화실리콘층, 및 상기 이산화실리콘층 위에 놓이는 전도성 게이트를 포함하는, 반도체 메모리 디바이스 내에 위치하는 게이트 스택을 제공하기 위한 것이다.
본 발명에 따르면, 반도체 디바이스 내부에서 질소 분포가 조절되는 질소산화물 게이트 유전체를 형성하는 방법 및 그와 같이 형성되는 게이트 유전체가 제공된다.
바람직한 실시예에서, 반도체 디바이스의 질소산화물 게이트 유전체 형성 방법은 상단 표면을 갖는 실리콘 기판을 제공하는 첫째 단계, 500℃ 이상의 온도에서 질소 및/또는 산소를 포함하는 적어도 하나의 가스를 상기 실리콘 기판 상단 표면에 접촉시켜 상기 실리콘 기판 위에 질소산화물층을 형성하는 단계, 및 상기 실리콘 기판과 상기 질소산화물층을 산소와 적어도 하나의 할로겐종을 포함하는 혼합가스에 접촉시켜 질소산화물층과 실리콘 기판 사이에 실질적으로 이산화실리콘인 층이 형성되게 하는 단계로 수행된다.
질소 및/또는 산소를 함유하는 적어도 하나의 가스는 NO, N2O, NH3및 O2로 이루어지는 군에서 선택될 수 있다. 상기 적어도 하나의 가스는 약 1 밀리 토르(mTorr) 및 약 20 기압(atm) 사이의 압력에서 반응하도록 반응 챔버로 흘러 들어갈 수 있다. 적어도 하나의 가스가 충분히 빠른 유동 속도로 충분히 높은 챔버 온도에서 챔버 안으로 흘러 들어갈 수 있으므로, 질소 농도의 원자백분률이 약 0.1 내지 50 범위인 질소가 풍부한 질소산화물이 형성될 수 있다. 실리콘 표면과 반응하기 위해 적어도 하나의 가스가 약 500℃ 내지 1200℃ 사이의 온도를 유지하는 반응 챔버 안으로 흘러 들어갈 수 있다.
질소산화물 게이트 유전체를 형성하는 상기 방법은 추가로 실리콘 기판의 상단 표면을 적어도 하나의 질소 함유 가스 및 적어도 하나의 산소 함유 가스에 접촉시키는 단계를 포함할 수 있다. 상기 방법은 실리콘 기판의 상단 표면을 NO, N2O, NH3중에서 선택되는 적어도 하나의 가스 및 O2와 N2O에서 선택되는 적어도 하나의 가스에 접촉시키는 단계를 추가로 포함할 수 있다. 형성된 상기 질소산화물층은 약 1Å 내지 40Å 사이의 두께를 가질 수 있다. 적어도 하나의 할로겐종은 HCl, CH2Cl2, C2H2Cl2, CH3Cl 및 CHCl3로 이루어지는 군에서 선택될 수 있다. 실질적으로 이산화실리콘은 90%의 순수 SiO2로 형성될 수 있다.
다른 바람직한 실시예에서, 질소산화물 게이트 유전체 형성 방법은 상단 표면을 갖는 실리콘 기판을 제공하는 첫째 단계, 화학 기상 증착 기술을 사용하여 상기 실리콘 기판 위에 질소산화물층을 증착하는 단계, 및 상기 질소산화물층을 산소와 적어도 하나의 할로겐종을 포함하는 혼합가스에 접촉시켜 질소산화물층과 실리콘 기판 사이에 실질적으로 이산화실리콘인 층을 형성시키는 단계로 수행된다.
사용되는 화학 기상 증착(CVD) 기술로는 플라즈마 CVD, 원격 플라즈마 CVD, 급속 가열(rapid thermal) CVD, 및 저압 CVD등이 사용될 수 있다. 증착된 상기 질소산화물층은 약 1Å 내지 40Å 사이의 두께를 가질 수 있다. 적어도 하나의 할로겐종은 HCl, CH2Cl2, C2H3Cl3, C2H2Cl2, CH3Cl 및 CHCl3로 이루어지는 군에서 선택될 수 있다. 실질적으로 이산화실리콘층은 90%의 순수 SiO2로 형성될 수 있다.
추가로 본 발명은 실리콘 기판, 상기 실리콘 기판 위에 놓이는 스페이서층―여기서 스페이서층은 실질적으로 SiO2로 형성될 수 있음―, 상기 스페이서층 위에 놓이는 질소산화물층, 및 상기 질소산화물층 위에 놓이는 SiO2를 포함하는 반도체 디바이스 내에 위치하는 게이트 유전체로 유도된다.
게이트 유전체에서 질화물이 많이 포함된 질소산화물은 질소 농도의 원자백분률(atomic percent)이 약 0.1 내지 50 범위인 질소가 풍부한 질소산화물이 형성될 수 있다. 형성된 스페이서층은 90%의 순수 SiO2를 포함할 수 있다.
추가로 본 발명은 실리콘 기판, 상기 실리콘 기판 위에 놓이는 스페이서층―여기서 스페이서층은 실질적으로 순수한 SiO2로 형성될 수 있음―, 상기 스페이서층 위에 놓이는 질소산화물층, 상기 질소산화물층 위에 놓이는 이산화실리콘층, 및 상기 이산화실리콘층 위에 놓이는 전도성 게이트를 포함하는 반도체 디바이스 내에 위치하는 게이트 스택으로 유도된다.
반도체 메모리 디바이스 내에 형성된 게이트 스택에서, 전도성 게이트는 폴리실리콘 게이트일 수 있다. 상기 질소산화물층은 질소 농도의 원자백분률이 약 0.1 내지 50 범위인 질소가 풍부한 질소산화물일 수 있다. 각 스페이서층에서, 상기 질소산화물층과 SiO2층은 약 1Å 내지 40Å 사이의 두께를 갖는다. 상기 스페이서층은 실질적으로 SiO2물질로 형성될 수 있다.
본 발명에 따른 이들 목적, 특징 및 장점 그리고 기타 목적, 특징 및 장점이 이하 상세한 설명 및 첨부되는 도면에 의해 명백해질 것이다.
도 1은 본 발명의 질소산화물 게이트 유전체를 일체화한 반도체 게이트 스택의 확대 단면도.
도 2a는 질소산화물층이 실리콘 기판 상에 처음으로 형성된 후의 본 발명의 게이트 유전체의 확대 단면도.
도 2b는 상기 질소산화물층과 상기 실리콘 기판 사이에 이산화실리콘층을 형성하기 위한 재산화 공정이 수행된 후의 도 2a의 본 발명의 게이트 유전체의 확대 단면도.
도 3은 본 발명의 질소산화물층 상에서 얻은 중에너지이온산란법(Medium Energy Ion Scattering; MEIS)의 스펙트럼을 예시하는 그래프.
도 4는 본 발명의 질소산화물층의 막 균일성의 히스토그램 플롯을 예시하는 그래프.
본 발명은 질소산화물층의 질소 분포 농도가 조절되는 반도체 디바이스에서 상기 질소산화물 게이트 유전체를 형성하기 위한 방법을 개시한다. 상기 방법에 따르면 질소산화물층과 실리콘 기판 사이에 산소와 할로겐종이 존재하는 경우 재산화 공정이 수행되면 거의 순수한 이산화실리콘층의 형성이 가능해진다. 상기 질소산화물층은 질소 및/또는 산소를 함유한 적어도 하나의 가스를 실리콘 기판 표면 위로 통과시키거나 화학 기상 증착 기술을 사용하는 어느 한가지 방법에 의해 형성될 수 있다. 질소 및/또는 산소를 포함하는 적어도 하나의 가스가 충분히 빠른 유동 속도로 충분히 높은 챔버 온도에서 챔버 안으로 흘러 들어갈 수 있으므로, 질소 농도의 원자백분률이 약 0.1 내지 50 범위인 질소가 풍부한 질소산화물이 형성될 수 있다. 적어도 하나의 가스는 NO, N2O, NH3또는 O2일 수 있다. 상기 적어도 하나의 가스가 약 1 밀리 토르 내지 20 기압 사이의 압력에서 실리콘 표면과 반응하기 위해 반응 챔버 내부로 흘러들어갈 수 있다. 상기 실리콘 표면의 온도는 약 500℃ 내지 1200℃ 사이의 온도를 유지할 수 있다. 상기 적어도 하나의 가스는 또한 NO, N2O와 NH3중에서 선택된 하나의 가스 및 O2와 N2O에서 선택된 하나의 가스를 포함할 수 있다.
상기 방법은 먼저 질소산화물을 포함하는 반도체 막을 형성하고, 이후 HCl, CH2Cl2, C2H3Cl3, C2H2Cl2, CH3Cl 및 CHCl3와 같은 할로겐종을 포함하는 O2같은 산화 분위기에서 상기 막을 재산화함으로 CMOS 디바이스에 게이트 유전체를 형성할 수 있다. 그 결과로 형성된 구조는 조절 가능한 질소 내용물을 가진 질소산화물층의 상단 위에 있는 산화물층과 실리콘 기판 위에 형성되는 다른 산화물층으로 구성된다. 상기층들의 두께는 약 1Å 내지 40Å 사이에서 변경될 수 있다.
상기 질소산화물막은 O2또는 N2O와 같은 산화 가스와의 가능한 조합으로 NO, N2O 및 NH3과 실리콘 기판 사이의 반응과 같은 표준 열처리에 의해 형성될 수 있다. 대안으로, 상기 질소산화물막은 CVD 공정으로 형성될 수 있는데, CVD 공정에는 원격 플라즈마 CVD, 급속 가열(rapid thermal) CVD 및 저압 CVD등이 포함되며, 그러나 이러한 CVD 공정들로 제한되는 것은 아니다.
바람직한 실시예에서 상기 산화막은 약 1 밀리 토르 내지 20 기압 사이의 압력 및 약 500℃ 내지 1200℃ 사이의 온도에서 깨끗한 실리콘 표면과 NO 가스의 반응으로 형성될 수 있다. 상기 공정은 질소 농도의 원자백분률이 약 0.1 내지 50 범위인 질소가 풍부한 질소산화물막을 형성한다. 상기 공정은 웨이퍼의 표면 두께가 고른 막을 형성하는데, 두께의 표준편차가 N2O로 형성된 막보다 10배는 좁다. 둘째 공정, 즉 재산화 공정은 약 1 밀리 토르 내지 20 기압 사이의 압력 및 약 500℃ 내지 1200℃ 사이의 온도에서 O2+CH2Cl2와 같은 산화 할로겐 분위기에서 열 공정에 의해 수행된다. 상기 재산화 공정의 목적은 상기 질소산화물층 내에서 질소 분포를 최적화하기 위한 것이다. 산소는 상기 질소산화물층 아래 실질적으로 순수한 SiO2의 성장의 원인이 된다. 실질적으로 순수하다는 것은 SiO2층이 거의 90%의 SiO2를 포함하고 있음을 의미한다. 따라서 본 발명에 따른 신규 방법은 산소와 질소 함유 종의 유동 속도, 압력, 온도 등의 최적화에 의해 본 상기 질소산화물막에서 질소 분포를 최적화 시킴으로써 막 두께의 균일성, Vfb 및 채널의 핫 캐리어(hot carrier) 신뢰성의 바람직한 최적 균형을 이룰 수 있다.
본 발명의 방법은 N2O 어닐링이 질소산화물에서 질소(N)를 제거하는데 사용되는 다른 질소 최적화 방법과는 두 가지 면에서 크게 다르다. 첫째로, N2O 재산화 방법에서, 질소는 재산화 공정 중에 질소산화물층에서 완전히 제거된다. 본 발명의 방법에서, 조절된 질소의 양이 재산화 조건에 따라 질소산화물층에 남겨진다. 둘째로, N2O 재산화 방법에서, 질소산화물층과 실리콘 기판 사이에 두 번째 질소산화물층이 형성될 것이다. 본 발명의 방법에서는 거의 순수한 SiO2층이 유전체 아래에 삽입된다. 따라서 본 발명의 방법은 질소산화물막의 질소 함유량이 막 두께 및 균일성과 상충되는 문제를 제기한다. 예를 들면, Si/SiO2인터페이스에서 낮은 질소 농도는 Vfb 이동과 같은 양호한 디바이스 특성을 얻기 위해 바람직할 수 있다. 그러나 좁은 두께 분포와 두꺼운 산화물 스페이서층이 필요할 수 있다. 그와 같은 경우에 질소는 850℃의 온도에서 NO 산화에 의해 도입되며, 대략 6×1014/cm2의 농도가 된다. 상기 질소 농도는 산화종(oxidizing species)의 확산을 금지시킬 만큼 높으며, 따라서 유전층의 공간적인 균일성에 기여한다. 재산화 단계 중에, 본 발명의 방법은 메틸 클로라이드(methyl chloride)와 같은 할로겐을 포함하는 종을 가스 분위기에 첨가시킴으로써 막에서 질소 원자를 선택적으로 제거한다. 상기 첨가는 일반적인 질화 산화물의 좁은 두께 분포를 유지하면서 Vfb의 이동 및 기타 해로운 영향을 감소시킨다.
이하 도 1을 참조하면, 본 발명의 게이트 유전체(20)와 일체가 된 게이트 스택(10)의 확대된 단면도가 도시된다. 상기 게이트 유전체(20)는 실리콘 기판(12) 위에 형성되고, 이어서 폴리실리콘 게이트(14)는 상기 게이트 유전체(20)의 상단 위에 형성된다. 상기 실리콘 기판(12)은 상단 표면(18)에 소스 영역(16)을 추가로 제공한다.
도 2a 및 도 2b는 본 발명의 게이트 유전체 구조(20)의 확대된 단면도를 예시한다. 질소산화물막(22)은 두 방법 중 한 방법으로 형성될 수 있다. 첫째 방법인 표준 열처리 공정에서, NO, N2O 또는 NH3중 적어도 하나의 가스가 실리콘 기판과 반응하고, 선택적으로 O2또는 N2O와 같은 산화 가스와 함께 반응한다. 예를 들면 질소산화물막(22)을 형성하는 바람직한 실시예에서, 실리콘의 깨끗한 표면은 약 1 밀리 토르 내지 20 기압 사이의 압력 및 약 500℃ 내지 1200℃ 사이의 온도에서 NO 가스와 반응한다. 반응 온도의 바람직한 범위는 약 650℃ 내지 950℃ 사이이다. 질소산화물막을 형성하는 둘째 방법에서, 플라즈마 CVD, 원격 플라즈마 CVD, 급속 가열(rapid thermal) CVD, 및 저압 CVD와 같은 CVD 공정이 상기 질소산화물막을 형성하는데 사용된다. 어느 방법을 사용하더라도 질소 농도의 원자백분률이 약 0.1 내지 50 범위인 질소가 풍부한 질소산화물막이 형성된다. 형성된 상기 질소산화물막은 웨이퍼의 전체 표면에서 더 균일한 두께를 갖는데, N2O 반응에서 달성된 것보다 두께에서 10배 만큼 더 좁은 표준편차를 가리킨다. 상기 질소산화물층(22)은 상기 질소산화물층(22) 상단에 실질적으로 순수한 SiO2층(26)과 같은 다른 구성요소를 가질 수도 있고, 가지지 않을 수도 있다.
상기 질소산화물막(22)이 형성된 후, 상기 실리콘 기판(12)은 상승된 온도, 즉 약 500℃ 내지 1200℃ 사이의 온도로 산화제 및 할로겐제를 함유한 분위기에서 재산화된다. O2또는 N2O와 같은 산화제는 상기 질소산화물층(22)을 통하여 확산되어 상기 할로겐제를(22) 밑에 산화물 스페이서층(32)을 생성한다. HCl, CH2Cl2, C2H3Cl3, C2H2Cl2, CH3Cl 및 CHCl3와 같은 할로겐종은 조절된 질소 분포를 갖도록 상기 질소산화물층(22) 내의 질소 함유량을 제거하기 위해 동시에 작용한다.
상기 재산화 공정은 약 1 밀리 토르 내지 20 기압 사이의 압력 및 약 500℃ 내지 1200℃ 사이의 온도로 산화 및 할로겐화 분위기를 갖는 열 처리 공정으로 수행된다. 따라서 상기 재산화 공정의 목적은 상기 질소산화물막 층(22) 내의 질소 분포를 최적화 하는 것이다. 할로겐화물이 상기 할로겐제(22)에서 질소를 부분적으로 제거하는데 개입하는 동안, 산소는 상기 질소산화물막 층(22) 아래에 실질적으로 순수한 SiO2를 성장시킨다.
본 발명의 방법의 효과가 중에너지이온산란법(MEIS)에 의해 측정된 스펙트럼인 도 3에 예시되어 있다. 상기 스펙트럼은 3개의 서로 다른 유전층에서 후방산란된 200keV의 He 이온에 대한 산소와 질소 피크를 도시한다. 또한 상기 그래프는 질소 피크를 5배 확대한 삽입도(揷入圖)를 포함하고 있다. 추가 공정 없이 단지 850℃에서 NO 산화만 수행한 샘플("As Grown"으로 표시)은 약 1keV에서 산소 피크를 그리고 약 147keV에서 질소 피크를 갖는다. 질소 피크의 크기와 모양은 질소의 농도와 깊이 분포를 나타낸다. 850℃의 순수한 산소 분위기에서 재산화 후에, 질소 피크는 크기와 위치에서 둘 다 변하지 않는 동안, 산소 피크는 유전체가 두꺼워진 것을 나타내기(도 3에서 "O2ReOx"로 표시됨) 위해 확대된다. 이것은 재산화 공정이 질소를 교란하지 않고, 아래 놓인 SiO2층은 어떠한 질소도 제거하지 않고 삽입된다. 이 스펙트럼을 메틸 클로라이드 분위기에서 재산화함으로써 얻은 스펙트럼(도 3에서 "O2MeCl"로 표시됨)을 비교할 경우, 막의 질소 양에서 질소 피크의 크기가 거의 두배의 감소를 나타내는 감소가 있다.
본 발명의 방법의 효과는 추가로 도 4에 있는, 8" 웨이퍼에 걸친 막의 균일성을 도시하는 히스토그램에 예시된다. 오른쪽은 평균 두께가 21.3Å이고 표준 편차가 0.20Å임을 도시하는 N2O 산화물의 결과이다. 왼쪽에는, 평균 두께가 20.9Å이고 표준 편차가 0.035Å인 NO 재산화 샘플의 그래프이다. 두께의 표준 편차 감소는 실리콘 웨이퍼의 서로 다른 영역에서 만든 IC 칩의 전기적 결과의 균일성을 매우 크게 개선시킨다.
따라서 본 발명에 따른 신규 방법은 상기 설명과 첨부한 도면 도 1 내지 도 4에 상세히 설명되었다. 본 발명이 예시적인 방법으로 설명되었지만, 사용된 용어는 제한하기 위한 것이 아니라 설명하는 단어 본래의 의미로 사용되었다. 더욱이 본 발명은 바람직한 실시예의 관점에서 설명되었고, 당업자는 본 발명에 다른 가능한 변경을 가하기 위해 본 설명을 쉽게 적용할 수 있다는 것은 물론이다.
본 발명의 실시예의 배타적인 특징 또는 권리는 아래와 같이 청구된다.
적합한 질소농도를 갖는 게이트 유전체를 형성함으로써, 열전자에 의한 채널 손상을 감소시키고, 폴리실리콘 게이트에서 채널 속으로 붕소(boron)가 확산되는 것을 감소시키며, 유전율을 증가시켜 같은 정전용량에서 누설전류가 더 적어진다.

Claims (22)

  1. 반도체 디바이스 내에 질소산화물 게이트 유전체를 형성하는 방법에 있어서,
    a) 상단 표면을 갖는 실리콘 기판을 제공하는 단계;
    b) 상기 실리콘 기판 위에 놓이는 질소산화물층을 형성하도록 500℃ 이상의 온도에서 질소 및/또는 산소를 포함하는 적어도 하나의 가스를 상기 실리콘 기판의 상단 표면에 접촉시키는 단계; 및
    c) 상기 질소산화물층과 상기 실리콘 기판 사이에 실질적인 이산화실리콘층을 형성하도록 상기 실리콘 기판 및 상기 질소산화물층을 산소 및 적어도 하나의 할로겐종을 포함하는 혼합가스와 접촉시키는 단계
    를 포함하는 질소산화물 게이트 유전체 형성 방법.
  2. 제1항에 있어서,
    상기 질소 및/또는 산소를 포함하는 적어도 하나의 가스가 NO, N2O, NH3및 O2로 이루어지는 군에서 선택되는 질소산화물 게이트 유전체 형성 방법.
  3. 제1항에 있어서,
    상기 질소 및/또는 산소를 포함하는 적어도 하나의 가스가 충분히 빠른 유동 속도로 충분히 높은 챔버 온도에서 반응 챔버 안으로 흘러 들어가서, 원자백분률(atomic percent)이 약 0.1 내지 50 범위의 질소농도를 갖는 질소가 풍부한 질소산화물이 형성되는 질소산화물 게이트 유전체 형성 방법.
  4. 제1항에 있어서,
    상기 질소 및/또는 산소를 포함하는 적어도 하나의 가스가 약 1 밀리 토르(mTorr) 내지 20 기압(atm) 사이의 압력에서 실리콘 표면과 반응하도록 반응 챔버 안으로 흘러 들어가는 질소산화물 게이트 유전체 형성 방법.
  5. 제1항에 있어서,
    상기 질소 및/또는 산소를 포함하는 적어도 하나의 가스가 약 500℃ 내지 1200℃ 사이의 온도로 유지되는 실리콘 표면과 반응하도록 반응 챔버 안으로 흘러 들어가는 질소산화물 게이트 유전체 형성 방법.
  6. 제1항에 있어서,
    상기 실리콘 기판의 상기 상단 표면을 질소를 포함하는 적어도 하나의 가스 및 산소를 포함하는 적어도 하나의 가스에 접촉시키는 단계를 추가로 포함하는 질소산화물 게이트 유전체 형성 방법.
  7. 제1항에 있어서,
    상기 실리콘 기판의 상기 상단 표면을 NO, N2O 및 NH3에서 선택되는 적어도 하나의 가스와, O2및 N2O에서 선택되는 적어도 하나의 가스에 접촉시키는 단계를 추가로 포함하는 질소산화물 게이트 유전체 형성 방법.
  8. 제1항에 있어서,
    상기 형성된 질소산화물층의 두께가 약 1Å 내지 40Å인 질소산화물 게이트 유전체 형성 방법.
  9. 제1항에 있어서,
    상기 적어도 하나의 할로겐종이 HCl, CH2Cl2, C2H3Cl3, C2H2Cl2,CH3Cl 및 CHCl3로 이루어지는 군에서 선택되는 질소산화물 게이트 유전체 형성 방법.
  10. 제1항에 있어서,
    상기 실질적인 이산화실리콘층이 적어도 90%의 SiO2로 형성되는 질소산화물 게이트 유전체 형성 방법.
  11. 반도체 디바이스 내에 질소산화물 게이트 유전체를 형성하는 방법에 있어서,
    a) 상단 표면을 갖는 실리콘 기판을 제공하는 단계;
    b) 화학 기상 증착(CVD) 기술을 사용하여 상기 실리콘 기판의 상기 상단 표면상에 질소산화물층을 증착하는 단계; 및
    c) 상기 질소산화물층을 산소 및 적어도 하나의 할로겐종을 포함하는 혼합가스와 접촉시켜 상기 질소산화물층과 상기 실리콘 기판 사이에 실질적인 이산화실리콘층을 형성하는 단계
    를 포함하는 질소산화물 게이트 유전체 형성 방법.
  12. 제11항에 있어서,
    상기 CVD 기술이 플라즈마 CVD, 원격 플라즈마 CVD, 급속 가열 CVD, 및 저압 CVD로 이루어지는 군에서 선택되는 질소산화물 게이트 유전체 형성 방법.
  13. 제11항에 있어서,
    상기 증착된 질소산화물층의 두께가 약 1Å 내지 40Å인 질소산화물 게이트 유전체 형성 방법.
  14. 제11항에 있어서,
    상기 적어도 하나의 할로겐종이 HCl, CH2Cl2, C2H3Cl3, C2H2Cl2, CH3Cl 및 CHCl3로 이루어지는 군에서 선택되는 질소산화물 게이트 유전체 형성 방법.
  15. 제11항에 있어서,
    상기 실질적인 이산화실리콘층이 적어도 90%의 SiO2로 형성되는 질소산화물 게이트 유전체 형성 방법.
  16. 반도체 디바이스 내에 위치하는 게이트 유전체에 있어서,
    a) 실리콘 기판;
    b) 상기 실리콘 기판 위에 놓이는 스페이서층―여기서 스페이서층은 실질적으로 SiO2로 형성됨―; 및
    c) 상기 스페이서층 위에 놓이는 질소산화물층
    을 포함하는 게이트 유전체.
  17. 제16항에 있어서,
    상기 질소산화물층은 원자백분률(atomic percent)이 약 0.1 내지 50 범위의 질소 농도를 갖는 질소가 풍부한 질소산화물인 게이트 유전체.
  18. 제16항에 있어서,
    상기 스페이서층 및 상기 질소산화물층 각각의 두께가 약 1Å 내지 40Å인 게이트 유전체.
  19. 제16항에 있어서,
    상기 스페이서층이 적어도 90%의 SiO2를 포함하는 물질로 형성되는 게이트 유전체.
  20. 제16항에 있어서,
    상기 질소산화물층 위에 놓이는 SiO2층을 추가로 포함하는 게이트 유전체.
  21. 반도체 디바이스 내에 위치하는 게이트 스택에 있어서,
    a) 실리콘 기판;
    b) 상기 실리콘 기판 위에 놓이는 스페이서층―여기서 스페이서층은 실질적으로 SiO2로 형성됨―;
    c) 상기 스페이서층 위에 놓이는 질소산화물층;
    d) 상기 질소산화물층 위에 놓이는 이산화실리콘층; 및
    e) 상기 이산화실리콘층 위에 놓이는 전도성 게이트
    를 포함하는 게이트 스택.
  22. 제21항에 있어서,
    상기 전도성 게이트가 폴리실리콘 게이트인 게이트 스택.
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