KR102316425B1 - 픽셀화된 캐패시턴스 제어형 esc - Google Patents

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레자 사드자디
웬델 글렌 주니어 보이드
비제이 디. 파케
맥심 미하일로비치 노기노브
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본원에서 설명되는 구현예들은, 정전 척과 그 위에 배치된 기판 간의 RF 커플링(coupling)의 측방향(lateral) 및 방위각 방향(azimuthal) 모두에서의 튜닝(tuning)을 가능하게 하는 픽셀화된(pixelated) 정전 척을 제공한다. 일 실시예에서, 픽셀화된 정전 척(ESC)은, 상부에 기판을 수용하도록(accept) 구성된 워크피스 지지 표면을 갖는 유전체 본체(dielectric body), 픽셀화된 ESC 내에 배치되는 하나 또는 그 초과의 척킹 전극들, 및 복수의 픽셀 전극(pixel electrode)들을 포함할 수 있다. 복수의 픽셀 전극들은 플로팅 상태(floating state)와 접지 상태(grounded state) 사이에서 스위칭가능하며, 픽셀 전극들은, 접지 또는 접지와 플로팅 상태 모두에 대해 가변 캐패시턴스(variable capacitance)를 갖는다. 픽셀 전극들 및 척킹 전극들은, 워크피스 지지 표면에 기판을 정전기적으로 척킹하도록 동작가능한 회로를 형성한다.

Description

픽셀화된 캐패시턴스 제어형 ESC{PIXELATED CAPACITANCE CONTROLLED ESC}
[0001] 본원에서 설명되는 구현예들은 일반적으로 반도체 제조에 관한 것이며, 보다 특정하게는, 정전 척 및 이를 이용하는 방법에 관한 것이다.
[0002] 디바이스 패턴들의 피쳐 사이즈(feature size)가 점점 작아짐에 따라, 이러한 피쳐들의 임계 치수(CD) 요건들이, 안정적이고 반복가능한(repeatable) 디바이스 성능을 위한 보다 중요한 기준이 되었다. 프로세싱 챔버 내에서 프로세싱되는 기판에 걸친 허용가능한 CD 변동(variation)은, 이를 테면 챔버 및 기판 온도, 유동 컨덕턴스(flow conductance), RF 필드(field)들과 같은 챔버 불균형들(chamber asymmetries)로 인해, 달성하기가 어렵다.
[0003] 정전 척을 활용하는 프로세스들에 있어서, 기판의 표면에 걸친 에칭의 균일성은 기판 아래의 척의 비-균질(non-homogeneous) 구성으로 인해 도전적(challenging)이다. 예를 들어, 정전 척의 일부 영역들은 가스 홀들을 갖는 한편, 다른 영역들은 그러한 가스 홀들로부터 측방향으로(laterally) 오프셋되는 리프트 핀 홀들을 갖는다. 또 다른 영역들은 척킹 전극(chucking electrode)들을 갖는 한편, 다른 영역들은 그러한 척킹 전극들로부터 측방향으로 오프셋되는 히터 전극(heater electrode)들을 갖는다. 척의 비-균질 구성은, 기판의 표면에 걸친 에칭에 직접적으로 영향을 미치는 무선 주파수(RF) 필드들의 불균일성을 이끈다.
[0004] 정전 척의 구조는, 측방향으로 그리고 방위각 방향으로(azimuthally) 변화될 수 있고, 척과 기판 간의 RF 필드의 균일성은 복잡하고, 달성하기가 매우 어려우며, 결과적으로, 척 표면에 걸쳐서 RF 필드의 국부적인 가변성(local variability)을 초래한다. 플라즈마 기반의 프로세스들은, 정전 척에 대한 작은 국부적인 RF 커플링(RF coupling) 변동들에 대해 매우 민감할 수 있다. 따라서, 국부적인 RF 커플링 변동들은 기판의 표면을 따라서 프로세싱 결과들의 불균일성을 초래한다.
[0005] 따라서, 개선된 정전 척에 대한 필요성이 존재한다.
[0006] 본원에서 설명되는 구현예들은, 정전 척과 그 위에 배치된 기판 간의 RF 커플링의 측방향(lateral) 및 방위각 방향(azimuthal) 모두에서의 튜닝(tuning)을 가능하게 하는 픽셀화된(pixelated) 정전 척을 제공한다. 일 실시예에서, 픽셀화된 정전 척(ESC)은, 상부에 기판을 수용하도록(accept) 구성된 워크피스 지지 표면을 갖는 유전체 본체(dielectric body), 픽셀화된 ESC 내에 배치되는 하나 또는 그 초과의 척킹 전극들, 및 복수의 픽셀 전극(pixel electrode)들을 포함할 수 있다. 복수의 픽셀 전극들은 플로팅 상태(floating state)와 접지 상태(grounded state) 사이에서 스위칭가능하며, 픽셀 전극들은, 접지 또는 접지와 플로팅 상태 모두에 대해 가변 캐패시턴스(variable capacitance)를 갖는다. 픽셀 전극들 및 척킹 전극들은, 워크피스 지지 표면에 기판을 정전기적으로 척킹하도록 동작가능한 회로를 형성한다.
[0007] 다른 실시예에서, 프로세싱 챔버가 제공된다. 프로세싱 챔버는, 그 내에 배치된 픽셀화된 정전 척(ESC)을 갖는 챔버 본체를 포함한다. 픽셀화된 ESC는 상기 설명된 바와 같이 구성될 수 있다.
[0008] 또 다른 실시예에서, 기판을 프로세싱하기 위한 방법이 제공되며, 이 방법은, 픽셀화된 정전 척 내에 형성된 메인(main) 척킹 전극에 전력을 인가하는 단계, 픽셀화된 정전 척에 기판을 고정시키기 위해, 픽셀화된 정전 척 내에 측방향으로(laterally) 분배된 복수의 픽셀 전극들 중 하나 또는 그 초과의 픽셀 전극을 접지에 선택적으로 커플링시키는 단계, 및 픽셀화된 정전 척 상의 기판을 프로세싱하는 단계를 포함한다.
[0009] 본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 구현예들을 참조로 하여 이루어질 수 있는데, 이러한 구현예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 구현예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 구현예들을 허용할 수 있기 때문이다.
[0010] 도 1은 픽셀화된 정전 척의 일 실시예를 갖는 프로세싱 챔버의 개략적인 측단면도이다.
[0011] 도 2는 기판 지지 어셈블리 및 픽셀화된 정전 척의 부분들을 상세화하는 개략적인 부분 측단면도이다.
[0012] 도 3은 픽셀화된 정전 척 내의 조정가능한 캐패시터들 및 전극들에 대한 레이아웃을 도시하는 부분적인 평면도(top plan view)이다.
[0013] 도 4는 픽셀화된 정전 척 내의 캐패시터들에 대한 단순화된 배선 개략도를 예시하는, 도 3의 B-B 섹션 라인을 따라 절취한 단면도이다.
[0014] 도 5는 RF 가변 캐패시터들을 예시하는 부분적인 배선 개략도이다.
[0015] 도 6은 픽셀화된 정전 척을 활용하여 기판을 프로세싱하기 위한 일 실시예의 흐름도이다.
[0016] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 구현예에 개시된 엘리먼트들은 구체적인 언급없이 다른 구현예들에 유익하게 사용될 수 있음이 고려된다.
[0017] 반도체 산업이 전자 피쳐 사이즈들을 서브-nm 레벨들로 감소시킴에 따라, 에칭 레이트 및 CD 균일성 요건들 또한, 원자 사이즈(atomic size)들에 가까워지고 있는 옹스트롬(Angstrom) 레벨들로 축소하고 있다. 이러한 경우들에서, 기판 온도들은, 기판들에 걸친 프로세스 균일성을 조정하기(tailor) 위해, 매우 균일해야하거나(예를 들어, 20 nm 보다 작은 노드들에 대해 약 0.5 ℃ 미만), 또는 매우 미세한 레졸루션(resolution)으로 튜닝가능(tunable) 해야 한다. 하지만, 10 nm 보다 작은 반도체 기술 노드들에 대해, 0.25 ℃ 또는 그 미만 만큼 낮은 온도 균일성 조차도 프로세스 균일성을 유지하기에 충분하지 않다. 프로세스 균일성에 영향을 미치는 하나의 팩터(factor)는, 정전 척의 퍽(puck) 내의 척킹 전극의 유전체 깊이(dielectric depth) 이다. 유전체 깊이는, 척킹 전극을 포함하는 고전압 그리드와 퍽의 상단(top) 간의 거리이다. 유전체 깊이 및 퍽의 기판 지지 표면의 토포그라피(topography) 모두가, ESC에 대한 기판의 RF 커플링에 상당히 영향을 미친다. 기판에 대한 무선 주파수(RF)의 더 강한 커플링이 에칭 레이트를 증가시킬 수 있고, 그 반대의 경우 또한 마찬가지이다. 따라서, ESC에 걸쳐서 측방향으로 접지에 대한 워크피스의 국부적인 캐패시턴스(local capacitance)를 제어하는 것은, 본원에서 개시되는 발명이, ESC를 사용하여 수행되는 프로세스들의 측방향 및/또는 방위각 방향 에칭 레이트 균일성 및/또는 CD 제어를 조정하기 위한 효과적인 프로세스 제어 속성(attribute)으로서 증명한 중요한 프로세스 제어 파라미터이다.
[0018] 본원에서 설명되는 구현예들은 픽셀화된 정전 척(ESC)을 제공하며, 이러한 픽셀화된 정전 척(ESC)은, 픽셀화된 ESC 및 워크피스, 이를 테면 기판의 RF 커플링의 국부적(local), 측방향 및 방위각 방향 튜닝을 가능하게 하고, 결국, 픽셀화된 ESC 상의 기판의 접지에 대한 측방향 RF 커플링의 측방향 및 방위각 방향 모두의 튜닝을 허용한다. 또한, 접지로의 기판의 커플링을 위한, 픽셀화된 ESC에서의 캐패시턴스의 국부적인 변동들의 제어는, RF 커플링에 의해 영향을 받는 프로세스 변동들을 제거함으로써, 또는 몇몇 경우들에서는, 유도함으로써, 그 위에서 수행되는 프로세스들을 실질적으로 강화한다. 따라서, 픽셀화된 ESC는 기판에 걸쳐서 거의 모든 위치들 간의 옹스트롬-레벨 에칭 레이트 및 임계 치수(CD) 균일성 제어를 가능하게 한다. 픽셀화된 ESC 상에서 프로세싱되는 기판에 대한 RF 커플링을 튜닝하기 위한 방법들이 또한 본원에서 설명된다. 비록 하기에서는 픽셀화된 ESC가 에칭 프로세싱 챔버 내에서 설명되지만, 픽셀화된 ESC는 다른 타입들의 플라즈마 프로세싱 챔버들, 특히, 이를 테면 물리 기상 증착 챔버들, 화학 기상 증착 챔버들, 이온 주입 챔버들, 및 ESC의 기판 지지 표면에 걸친 RF 프로파일의 방위각 방향, 측방향 및/또는 국부적인 튜닝 중 적어도 하나가 바람직한 다른 시스템들에서 활용될 수 있다. 또한, 픽셀화된 전극들은, 반도체 프로세싱을 위해 사용되지 않는 것들을 포함하는, 다른 표면들의 RF 바이어스 또는 커플링을 제어하기 위해 또한 활용될 수 있음이 고려된다.
[0019] 하나 또는 그 초과의 실시예들에서, 픽셀화된 ESC는, 이를 테면, 온도, 유동 컨덕턴스, 전기장들, 플라즈마 밀도 등과 같은 챔버 불균일성들을 보상하기 위해 픽셀 전극들을 활용함으로써, 이를 테면, 에칭, 증착, 주입 등과 같은 진공 프로세스 동안 기판에 걸쳐서 엣지(edge) 또는 다른 위치들에서의 임계 치수(CD) 변동의 정정(correction)을 허용한다. 부가적으로, 몇몇 실시예들은, 어디에서든, 접지에 대한 기판의 캐패시턴스를 약 20 pF 내지 약 몇백 pF로 제어할 수 있는 능력을 증명하였다.
[0020] 도 1은 픽셀화된 ESC(132)를 갖는 예시적인 에칭 프로세싱 챔버(100)의 개략적인 단면도이다. 상기 논의된 바와 같이, 픽셀화된 ESC(132)는 다른 프로세싱 챔버, 특히, 예를 들어, 플라즈마 처리 챔버들, 어닐링 챔버들, 물리 기상 증착 챔버들, 화학 기상 증착 챔버들, 및 이온 주입 챔버들, 뿐만 아니라, 표면 또는 워크피스, 이를 테면 기판을 접지에 커플링시키는 RF 프로파일을 제어하는 능력이 바람직한 다른 시스템들에서 활용될 수 있다. 표면(즉, 픽셀화된 ESC(132)의 기판 지지 표면)의 많은 별개의(discrete) 영역들에 걸친 RF 커플링의 독립적인 그리고 국부적인 제어는 유익하게는, 에칭 프로세싱 챔버(100)에서의 국부적인 프로세싱 결과들에 영향을 미칠 수 있는, 이를 테면 높은 또는 낮은 RF 커플링과 같은, 국부적인 RF 애스페러티(asperity)들의 감소 및 RF 프로파일의 측방향 및/또는 방위각 방향 튜닝을 가능하게 한다.
[0021] 프로세싱 챔버(100)는 접지된 챔버 본체(102)를 포함한다. 챔버 본체(102)는, 내부 볼륨(internal volume)(124)을 둘러싸는, 벽들(104), 바닥부(bottom)(106) 및 리드(lid)(108)를 포함한다. 기판 지지 어셈블리(126)가 내부 볼륨(124) 내에 배치된다. 픽셀화된 ESC(132)는 기판 지지 어셈블리(126) 상에 배치되며, 프로세싱 동안 그 위에 기판(134)을 지지한다.
[0022] 프로세싱 챔버(100)의 벽들(104)은 개구(미도시)를 포함하며, 이러한 개구를 통해, 기판(134)이 내부 볼륨(124) 내로 그리고 내부 볼륨(124)으로부터 로봇식으로(robotically) 이송될 수 있다. 펌핑 포트(110)가 챔버 본체(102)의 바닥부(106) 또는 벽들(104) 중 하나에 형성되며, 펌핑 시스템(미도시)에 유체적으로 연결된다. 펌핑 시스템은, 프로세싱 부산물들을 제거하면서, 프로세싱 챔버(100)의 내부 볼륨(124) 내의 진공 환경을 유지하기 위해 활용된다.
[0023] 가스 패널(112)은, 챔버 본체(102)의 벽들(104) 또는 리드(108) 중 적어도 하나를 통해 형성되는 하나 또는 그 초과의 유입구 포트들(114)을 통해 프로세싱 챔버(100)의 내부 볼륨(124)에 프로세스 및/또는 다른 가스들을 제공한다. 가스 패널(112)에 의해 제공되는 프로세스 가스는, 내부 볼륨(124) 내에서 에너자이징되어(energized), 픽셀화된 ESC(132) 상에 배치된 기판(134)을 프로세싱하기 위해 활용되는 플라즈마(122)를 형성한다. 프로세스 가스들은, 챔버 본체(102) 바깥쪽에 포지셔닝된(positioned) 플라즈마 어플리케이터(plasma applicator)(120)로부터 프로세스 가스들에 유도적으로 커플링되는 RF 전력에 의해 에너자이징될 수 있다. 도 1에 도시된 실시예에서, 플라즈마 어플리케이터(120)는, 매칭 회로(matching circuit)(118)를 통해 RF 전력 소스(116) 또는 용량적으로 커플링된 플라즈마(CCP) 챔버에 커플링되는 동축 코일들의 쌍이다.
[0024] 제어기(148)가, 기판(134)의 프로세싱 및 프로세싱 챔버(100)의 동작을 제어하기 위해 프로세싱 챔버(100)에 커플링된다. 제어기(148)는, 다양한 서브프로세서들 및 서브제어기들을 제어하기 위해 산업 환경에서 사용될 수 있는 임의의 형태의 범용 데이터 프로세싱 시스템 중 하나일 수 있다. 일반적으로, 제어기(148)는, 다른 공통 컴포넌트들 중에서, 메모리(174) 및 입/출력(I/O) 회로(176)와 통신하는 중앙 처리 유닛(CPU)(172)을 포함한다. 제어기(148)의 CPU에 의해 실행되는 소프트웨어 커맨드들은, 프로세싱 챔버로 하여금, 예를 들어, 내부 볼륨(124) 내로 에천트(etchant) 가스 혼합물(즉, 프로세싱 가스)을 도입하고, 플라즈마 어플리케이터(120)로부터의 RF 전력의 인가에 의해 프로세싱 가스로부터 플라즈마(122)를 형성하고, 그리고 기판(134) 상에 존재하는 재료의 층을 에칭하게 한다.
[0025] 기판 지지 어셈블리(126)는 일반적으로, 적어도 기판 지지부를 포함한다. 도 1의 실시예에서, 기판 지지부는 정전 척이며, 픽셀화된 ESC(132)로서 이후 설명될 것이다. 기판 지지 어셈블리(126)는 히터 어셈블리(heater assembly)(170)를 부가적으로 포함할 수 있다. 기판 지지 어셈블리(126)는 또한 냉각 베이스(cooling base)(130)를 포함할 수 있다. 냉각 베이스는 대안적으로(alternately), 기판 지지 어셈블리(126)와 분리된(separate) 것일 수 있다. 기판 지지 어셈블리(126)는 지지 페디스털(125)에 제거가능하게 커플링될 수 있다. 지지 페디스털(125)은 챔버 본체(102)에 장착되며, 페디스털 베이스(128)를 포함할 수 있다. 지지 페디스털(125)은 퍼실리티 플레이트(facility plate)(180)를 선택적으로 포함할 수 있다. 기판 지지 어셈블리(126)는, 기판 지지 어셈블리(126)의 하나 또는 그 초과의 컴포넌트들의 리퍼비시먼트(refurbishment)를 허용하기 위해 지지 페디스털(125)로부터 주기적으로 제거될 수 있다.
[0026] 퍼실리티 플레이트(180)는 복수의 리프트 핀들을 들어올리고 낮추도록 구성된 복수의 구동 메커니즘을 수용하도록 구성된다. 부가적으로, 퍼실리티 플레이트(180)는, 픽셀화된 ESC(132) 및 냉각 베이스(130)로부터의 복수의 유체 연결(fluid connection)들을 수용하도록 구성된다. 퍼실리티 플레이트(180)는 또한, 픽셀화된 ESC(132) 및 히터 어셈블리(170)로부터의 복수의 전기 연결들을 수용하도록 구성된다. 무수한 연결들이 기판 지지 어셈블리(126)의 외부에 또는 내부에 연장될(run) 수 있는 한편, 퍼실리티 플레이트(180)는 각각의 종단(terminus)으로의 연결들을 위한 인터페이스를 제공한다.
[0027] 온도 제어형(controlled) 냉각 베이스(130)는 열 전달 유체 소스(144)에 커플링된다. 열 전달 유체 소스(144)는, 냉각 베이스(130) 내에 배치된 하나 또는 그 초과의 도관들(160)을 통해 순환되는 열 전달 유체, 이를 테면, 액체, 기체, 또는 이들의 조합을 제공한다. 이웃하는 도관들(160)을 통해 유동하는 유체는 격리될 수 있어서, 냉각 베이스(130)의 상이한 영역들과 픽셀화된 ESC(132) 간의 열 전달의 국부적인 제어를 가능하게 할 수 있으며, 이는 기판(134)의 측방향 온도 프로파일을 제어하는 것을 돕는다.
[0028] 하나 또는 그 초과의 실시예들에서, 온도 제어형 냉각 베이스(130)와 열 전달 유체 소스(144)의 배출구 사이에 유체 분배기(fluid distributor)가 유체적으로 커플링될 수 있다. 유체 분배기는 도관들(160)에 제공되는 열 전달 유체의 양(amount)을 제어하도록 동작한다. 유체 분배기는, 프로세싱 챔버(100) 바깥쪽에, 기판 지지 어셈블리(126) 내에, 페디스털 베이스(128) 내에, 또는 다른 적절한 위치에 배치될 수 있다.
[0029] 히터 어셈블리(170)는 하나 또는 그 초과의 메인 저항성 히터들(154), 및 선택적으로, 본체(152) 내에 매립되는(embedded) 복수의 부차(secondary) 히터들(미도시)을 포함할 수 있다. 메인 저항성 히터들(154)은 기판 지지 어셈블리(126)의 온도를 챔버 프로세스들을 수행하기 위한 온도로 올리기 위해 제공될 수 있다. 존재하는 경우, 부차 히터들은, 메인 저항성 히터들(154)에 의해 생성되는, 픽셀화된 ESC(132)의 온도 프로파일에 대한 섭씨 몇도(couple degrees Celsius)의 국부화된 조정들을 제공할 수 있다. 따라서, 메인 저항성 히터들(154)은 전역화된(globalized) 매크로 규모(macro scale)로 동작하는 한편, 부차 히터들은 국부화된(localized) 마이크로 규모(micro scale)로 동작한다. 메인 저항성 히터들(154)은 RF 필터(184)를 통해 메인 히터 전력 소스(156)에 커플링된다. 전력 소스(156)는 메인 저항성 히터들(154)에 500 와트 또는 그 초과의 전력을 제공할 수 있다. 제어기(148)는, 일반적으로 기판(134)을 가열하도록 설정되는 메인 히터 전력 소스(156)의 동작을 제어할 수 있다. 하나 또는 그 초과의 실시예들에서, 메인 저항성 히터들(154)은 복수의 측방향으로 분리된 가열 구역들을 포함하며, 제어기(148)는, 메인 저항성 히터들(154)의 하나의 구역이, 다른 구역들 중 하나 또는 그 초과의 구역 내에 위치된 메인 저항성 히터들(154) 보다 우선적으로 가열되게 할 수 있다. 예를 들어, 메인 저항성 히터들(154)은, 엣지 대 중심 온도 제어(edge to center temperature control)를 가능하게 하기 위해, 복수의 분리된 가열 구역들 내에 동심적으로(concentrically) 배열될 수 있다.
[0030] 대안적으로, 하나 또는 그 초과의 메인 저항성 히터들(154), 및/또는 부차 히터들은, 픽셀화된 ESC(132) 내에 형성될 수 있다. 메인 저항성 히터들(154) 및 부차 히터들 모두가, 픽셀화된 ESC(132) 내에 형성되는 그러한 실시예들에서, 기판 지지 어셈블리(126)는 히터 어셈블리(170) 없이 형성될 수 있고, 픽셀화된 ESC(132)는 냉각 베이스(130) 상에 직접적으로 배치될 수 있다.
[0031] 프로세싱 챔버(100) 내의 기판(134)에 대한 표면의 온도는, 펌프에 의한 프로세스 가스들의 진공배기(evacuation), 슬릿 밸브 도어, 플라즈마(122) 및 다른 팩터들에 의해 영향을 받을 수 있다. 냉각 베이스(130), 하나 또는 그 초과의 메인 저항성 히터들(154), 및 부차 히터들은 모두, 기판(134)의 표면 온도를 제어하는 것을 돕는다.
[0032] 픽셀화된 ESC(132)는 장착 표면(131), 및 장착 표면(131) 반대편의 워크피스 표면(133)을 갖는다. 픽셀화된 ESC(132)의 워크피스 표면(133)은, 픽셀화된 ESC(132)의 워크피스 표면(133)과 기판(134) 간에 정의되는 사이 공간(interstitial space)에 이면측 열 전달 가스(backside heat transfer gas)를 제공하기 위한 가스 통로(gas passage)들(미도시)을 포함할 수 있다. 픽셀화된 ESC(132)는 또한, 프로세싱 챔버(100) 내로의 그리고 프로세싱 챔버(100)로부터의 로봇식(robotic) 이송을 용이하게 하기 위해, 기판(134)을 픽셀화된 ESC(132)의 워크피스 표면(133) 위로 들어올리기 위한 리프트 핀들을 수용하기 위한 리프트 핀 홀들(리프트 핀들 및 리프트 핀 홀들 모두 미도시)을 포함할 수 있다.
[0033] 픽셀화된 ESC(132)는 일반적으로, 하나 또는 그 초과의 척킹 전극들(136)이 내부에 매립되어 있는 유전체 본체(150)를 포함한다. 유전체 본체(150)는 또한, 내부에 매립된 하나 또는 그 초과의 픽셀 전극들(140)을 가질 수 있다. 픽셀 전극들(140)은 척킹 전극(136)과 동일 평면상에 있을 수 있다. 픽셀 전극들(140)은 척킹 전극(136)에 의해 산재될(interspersed) 수 있는 바, 예를 들어, 픽셀 전극들(140)은, 복수의 척킹 전극들(136) 사이에 산재되는, 또는 단일 척킹 전극(136)에 형성된 애퍼처(aperture)들 내에 산재되는 그리드(grid) 또는 폴라(polar) 어레이로 배열될 수 있다.
[0034] 픽셀 전극들(140) 및 척킹 전극(136)은, MEMS 기술을 사용하여 직접적으로 퍽(228) 내에 통합될 수 있다. 각각의 픽셀 전극(140)은, 척킹 전극(136)에 의해, 인접하는 픽셀 전극(140)으로부터 분리될 수 있다. 픽셀 전극들(140) 및 척킹 전극(136)은, 도금(plating), 잉크 젯 프린팅(ink jet printing), 스크린 프린팅, 물리 기상 증착, 스탬핑(stamping), 와이어 메쉬(wire mesh) 또는 다른 적절한 방식에 의해 형성될 수 있다.
[0035] 유전체 본체(150)를 다시 참조하여, 유전체 본체(150)는, 기판과 직경이 동일하거나 또는 약간 더 크게 되도록 구성된 편평한(flat) 디스크 형태를 가질 수 있다. 유전체 본체(150)는 대안적으로, 다른 형태들, 이를 테면 직사각형, 정사각형 또는 다른 평면 형태(plan form)를 가질 수 있다. 유전체 본체(150)는, 세라믹 재료, 이를 테면 AlN 또는 Al2O3로 제조될 수 있다. 세라믹 재료로 제조될 때, 유전체 본체(150)는 (도 2에서 퍽(228)으로서 도시된) 퍽으로서 지칭될 수 있다. 대안적으로, 유전체 본체(150)는 폴리머, 이를 테면 폴리이미드, 폴리에테르에테르케톤(polyetheretherketone), 폴리아릴에테르케톤(polyaryletherketone) 등으로 제조될 수 있다. 폴리머로 제조될 때, 유전체 본체(150)는 플렉스 스택(flex stack)으로서 지칭될 수 있다.
[0036] 픽셀화된 ESC(132)의 본체(150)는, 본체(150)에 대한 단일 매스(single mass)를 형성하기 위해 압력하에서 가열되는 두개 또는 그 초과의 층들로 형성될 수 있다. 예를 들어, 본체(152)는 폴리이미드 층들로 형성될 수 있으며, 이러한 층들 상에 또는 이러한 층들 사이에 픽셀 전극들(140) 및 척킹 전극들(136)이 있다. 몇몇 실시예들에서, 메인 저항성 히터들(154)이 또한, 폴리이미드 층들 상에 또는 이러한 폴리이미드 층들 사이에 형성될 수 있다. 대안적으로, 픽셀화된 ESC(132)는 세라믹 재료로 형성될 수 있다. 픽셀화된 ESC(132)는 소결될(sintered) 수 있고, 그 내에 매립된, 하나 또는 그 초과의 척킹 전극들(136) 및 픽셀 전극들(140)을 포함할 수 있다.
[0037] 척킹 전극(136)은, 바이폴라 전극, 또는 다른 적절한 배열로서 구성될 수 있다. 척킹 전극(136)은 RF 필터(182)를 통해 척킹 전력 소스(138)에 커플링되며, 척킹 전력 소스(138)는, 픽셀화된 ESC(132)의 상부 표면에 기판(134)을 정전기적으로 고정시키기 위해 RF 또는 DC 전력을 제공한다. RF 필터(182)는, 프로세싱 챔버(100) 내에서 플라즈마(122)를 형성하는 데에 활용되는 RF 전력이, 챔버 바깥쪽에 전기적 위험을 야기하거나(presenting) 전기 장비를 손상시키는 것을 막는다. 일 실시예에서, 척킹 전력 소스(138)는 하나 또는 그 초과의 척킹 전극들(136)에 고 전압을 제공한다.
[0038] 복수의 픽셀 전극들(140)이, 픽셀화된 ESC(132) 내에 배치될 수 있고 그리고 척킹 전극들(136)에 매우 근접하게 배열될 수 있다. 픽셀 전극들(140)은 전기 리드(electrical lead)들(146)을 통하여 (도 4 및 5에 도시된) 픽셀 캐패시터들을 통해 접지(142)에 커플링된다. 픽셀 캐패시터들은 고정된 또는 가변 캐패시턴스를 갖도록 구성될 수 있으며, 각각의 픽셀 캐패시터의 값은, ESC(132)와 기판들 간의 전력 커플링의 국부적, 측방향, 및/또는 방위각 방향 튜닝을 가능하게 하여, 결국, 에칭 프로세싱 챔버(100) 내에서 국부적, 측방향 및/또는 방위각 방향 프로세스 결과들이 튜닝될 수 있도록 하기 위해, 픽셀화된 ESC(132)의 많은 별개의 영역들에 걸친 RF 커플링을 독립적으로 그리고 국부적으로 제어하도록 선택된다.
[0039] 하나 또는 그 초과의 실시예들에서, 픽셀 캐패시터들은, 그 캐패시턴스가 기계적으로 또는 전자적으로 변화될 수 있는 가변 캐패시터들일 수 있다. 픽셀 제어기(210)가 픽셀 캐패시터들의 캐패시턴스를 제어하기 위해 활용될 수 있다. 픽셀 캐패시터들의 캐패시턴스의 변화는, 접지(142)로의 기판(134)을 통한, 척킹 전극(136)과 하나 또는 그 초과의 픽셀 전극들(140) 간의 전력 커플링의 친화력(affinity)에 영향을 미치고, 그에 의해, 픽셀화된 ESC(132)에 기판(134)을 정전기적으로 척킹하도록 하는 데에 활용될 수 있다.
[0040] 픽셀 캐패시터들은, 레지스터(resistor)들, 인덕터들 및 멤리스터(memristor)들과 함께, 프로세싱 결과들의 튜닝가능한 제어를 허용하면서 척킹 전력을 전달하는 데에 활용되는 전자 장비를 위한 "수동 컴포넌트(passive component)들"의 그룹에 속한다. 픽셀 캐패시터들은, 가변 (트리머(trimmer)) 또는 조정가능한 (튜닝가능한) 캐패시턴스 값들을 갖는 가변 캐패시터들 및/또는 고정된 캐패시턴스 값들을 가질 수 있다. 픽셀 캐패시터들은, 그 캐패시턴스가 픽셀 제어기(210)에 의해 제어될 수 있는, 집적 회로(IC) 가변 캐패시터와 같은, 디지털 방식으로(digitally) 튜닝되는 캐패시터일 수 있다. 픽셀 캐패시터들의 캐패시턴스 값들은, 에칭 프로세싱 챔버(100) 내에서의 에칭 레이트를 제어하기 위해 RF 신호를 튜닝하도록 구성될 수 있다.
[0041] 하나 또는 그 초과의 실시예들에서, 픽셀 캐패시터들은 고상 전계-효과 트랜지스터(FET) 스위치들로서 제조될 수 있다. 픽셀 캐패시터들은 MEMS(microelectromechanical system), BST(barium strontium titanate) 기반 디바이스, SOI(silicon-on-insulator) 기반 디바이스/SOS(silicon-on-sapphire) 기반 디바이스, 강유전체 기반 디바이스(ferroelectric based device), 또는 다른 적합한 디바이스 테크놀러지(technology)일 수 있다. MEMS 디바이스들은 매우 선형적(linear)이며, 그에 따라, 안테나 애퍼처 튜닝, 다이내믹 임피던스 매칭, 전력 증폭기 로드(load) 매칭 및 조정가능한 필터들에 대해 적합하다. BST 디바이스들은 디바이스에 고 전압을 인가함으로써 캐패시턴스를 변화시킨다. 튜닝 정확도는, 고 전압을 발생시키는 D-A 컨버터 회로의 정확도에 의해서만 제한된다. BST 디바이스들은, 요구가 많은(demanding) 어플리케이션들에서 선형성(linearity) 및 변화하는 온도들에 대한 우수한 안정성(stability)을 갖는다. SOI/SOS 튜닝 디바이스들은, 상이한 캐패시턴스 값들을 달성하기 위해, 이진-가중 값(binary-weighted value)들로 배열되는 MIM(metal-insulator-metal) 캡(cap)들을 사용한다. SOI/SOS 스위치들은 높은 선형성을 가지며, 그리고 고 전압들이 존재하지 않는 저 전력 어플리케이션들에 대해 매우 적합하다. 고 전압 내구성(endurance)은 다수의 직렬의 FET 디바이스들을 필요로 하며, 이는 직렬 저항을 부가하고 큐 팩터(quality factor)를 낮춘다. 일 실시예에서, 픽셀 전극들(140)은 디지털 방식으로 튜닝되는 가변 MEMS 디바이스들이다.
[0042] 플라즈마 기반의 프로세스들은, ESC에 대한 작은 국부적인 무선 주파수(RF) 커플링 변동들에 대해 매우 민감할 수 있다. 픽셀화된 ESC(132)는, 기판(134)의 측방향 프로파일(lateral profile)에 걸쳐 별개의 위치들에서 에칭 레이트의 옹스트롬-레벨의 CD 제어를 제공하기 위해 표면 캐패시턴스가 제어되도록 허용한다.
[0043] 도 2는 기판 지지 어셈블리(126)의 부분들을 예시하는 개략적인 부분 단면도이다. 도 2에는, 픽셀화된 ESC(132), 히터 어셈블리(170), 냉각 베이스(130), 및 퍼실리티 플레이트(180)의 부분들이 포함된다.
[0044] 히터 어셈블리(170)는 선택적일 수 있고, 절연 영역(insulated region)(264)을 가질 수 있다. 절연 영역(264)은, 픽셀 캐패시터들 및 픽셀 제어기(210)를 통해 접지(142)로 픽셀 전극들(140)을 연결하는 전기 리드들(146)로부터 히터 어셈블리(170)를 보호할 수 있다. 메인 저항성 히터들(154)이, 픽셀화된 ESC(132) 내에 있는 실시예들에서는, 기판 지지 어셈블리(126)에 히터 어셈블리(170)가 없을 수 있다.
[0045] 히터 어셈블리(170)는, 결합제(bonding agent)(244)를 활용하여, 픽셀화된 ESC(132)의 장착 표면(131)에 커플링될 수 있다. 결합제(244)는 접착제(adhesive), 이를 테면, 아크릴-계 접착제, 에폭시, 실리콘 계 접착제, 네오프렌-계 접착제 또는 다른 적합한 접착제일 수 있다. 일 실시예에서, 결합제(244)는 에폭시이다. 결합제(244)는, 0.01 내지 200 W/mK 범위, 및 하나의 예시적인 실시예에서는 0.1 내지 10 W/mK 범위에서 선택되는 열 전도율 계수를 가질 수 있다. 결합제(244)를 포함하는 접착제 재료들은, 적어도 하나의 열 전도성 세라믹 필러(filler), 예를 들어, 산화 알루미늄(Al2O3), 질화 알루미늄(AlN), 및 티타늄 디보라이드(titanium diboride)(TiB2) 등을 부가적으로 포함할 수 있다. 결합제(244)는, 픽셀화된 ESC(132) 또는 히터 어셈블리(170)를 리퍼비싱(refurbishing)할 때 제거될 수 있다. 다른 실시예들에서, 픽셀화된 ESC(132)는, 파스너들 또는 클램프들(미도시)를 활용하여 히터 어셈블리(170)에 제거가능하게 커플링된다.
[0046] 픽셀화된 ESC(132)의 본체(150)는 일반적으로, 평면 형태에 있어서 원통형일 수 있지만, 또한, 다른 기하학적 형상들로 형성될 수 있다. 본체(150)는 세라믹일 수 있으며, 도 2에 예시된 퍽(228)으로 소결될 수 있다. 퍽(228)은, 기판(134)을 상부에 지지하기 위한 워크피스 표면(133)을 갖는다. 본체(150)는, 히터 어셈블리(170)를 향하는(facing) 장착 표면(131)을 부가적으로 포함할 수 있다.
[0047] 기판(134)의 상단 표면(top surface)과 전극들(136, 140) 간에 배치된 퍽(228)의 부분은, 기판(134)에 전력을 용량적으로 커플링하기 위한 유전체(226)를 형성한다. 퍽(228)에 대한 더 편평한 토포그라피(topography) 또는 유전체(226)에 대한 더 두꺼운 깊이로부터 비롯되는, 기판(134)에 커플링되는 더 많은 전력은, 에칭 레이트를 낮출 수 있으며, 그 반대의 경우도 마찬가지이다. 0.25℃ 만큼 낮은 온도 균일성 조차도 우수한 측방향 에칭 균일성을 유지하는 데에 충분하지 않기 때문에, 기판(134)으로의 전력의 커플링이, 10 nm 보다 작은 반도체 기술 노드들을 형성하는 데에 중요한 역할을 한다. 따라서, 픽셀화된 ESC(132)에 걸쳐서 측방향으로의 별개의 위치들에서의, 픽셀화된 ESC(132)와 기판(134) 간의 전력 커플링의 독립적인 제어는, 픽셀 전극들(140) 중 적어도 하나와 그 주위의 척킹 전극(136)과 관련된, 픽셀화된 ESC(132)의 각각의 위치에서 에칭 레이트가 독립적으로 제어되도록 허용한다는 것이 발견되었다.
[0048] 통상의 ESC는, ESC 설계 및 사용되는 재료에 따라, 기판과 척킹 전극들 간의 별개의 위치들에서 상이한 캐패시턴스를 가질 수 있다. 예를 들어, 완전히 편평한 웨이퍼와 완전히 편평한 통상의 ESC 간의 캐패시턴스는 약 220 pF 일 수 있다. 퍽 표면 편평도(flatness) 및 거칠기, 및 다른 팩터들, 이를 테면, 다른 팩터들 중에서, 유전체 깊이, ESC 표면으로부터의 척킹 전극의 거리, 및 퍽의 재료에 있어서의 변동을 고려하면, 캐패시턴스는, 다른 영역들과 비교하여, ESC의 하나의 영역에서 훨씬 더 클(high) 수 있다. 예를 들어, 일부 통상의 ESC들은 기판 지지 표면에 걸쳐서 약 몇천 피코-패러데이의 캐패시턴스의 변화를 가질 수 있다.
[0049] 본원에서 설명되는 픽셀화된 ESC(132)의 실시예들은, 픽셀화된 ESC(132)의 기판 지지 표면에 걸친 국부적인 캐패시턴스 변동을 10% 미만까지 제어함으로써, 약 5Å 이내 까지로의 에칭 레이트 균일성의 제어를 허용한다. 예를 들어, 픽셀화된 ESC(132)의 기판 지지 표면에 걸친 국부적인 캐패시턴스 변동은 약 20 pF 내지 약 몇백 피코-패러데이로 제어될 수 있다.
[0050] 하나 또는 그 초과의 실시예들에서, 픽셀화된 ESC(132)의 기판 지지 표면에 걸친 국부적인 캐패시턴스 변동은, 10% 미만의 캐패시턴스 변동을 달성하기 위해, 유전체(226)의 깊이에 대한 허용오차(tolerance)를 충분히 엄격하게 함(tightening)으로써 제어될 수 있다. 예를 들어, 유전체(226)의 깊이에 대한 허용오차는, 10% 미만의 캐패시턴스 변동을 달성하기 위해, 나머지 5%가 도핑 변화들과 관련되는 경우, 약 5% 미만으로 엄격하게 될 수 있다.
[0051] 유전체(226)의 깊이에 대한 허용오차를 엄격하게 하는 것에 부가하여, 또는 이에 대한 대안으로, 픽셀화된 ESC(132)의 기판 지지 표면에 걸친 국부적인 캐패시턴스 변동은 퍽(228)에 대한 표면의 편평도 및 지형적 균일성(topographical uniformity)을 충분히 개선시킴으로써 제어될 수 있다. 예를 들어, 퍽(228)의 편평도의 허용오차는 약 10 ㎛ 미만일 수 있다. 퍽(228)의 편평도를 개선하는 것에 부가하여, 또는 이에 대한 대안으로, 퍽(228)의 표면 거칠기 변동은 약 10 ㎛ 미만일 수 있다.
[0052] 퍽(228) 및 유전체(226)의 물리적 속성들(즉, 깊이 허용오차, 편평도, 거칠기 등) 중 하나 또는 그 초과를 개선하는 것에 부가하여, 또는 이에 대한 대안으로, 픽셀화된 ESC(132)의 기판 지지 표면에 걸친 국부적인 캐패시턴스 변동은, 개별적인 픽셀 전극들(140)에 커플링되는 픽셀 캐패시터들 각각에 대한 적절한 캐패시턴스를 선택함으로써 제어될 수 있다. 개별적인 픽셀 전극들(140)에 커플링되는 픽셀 캐패시터들 각각에 대한 적절한 캐패시턴스를 선택함으로써, 퍽(228) 및 유전체(226)의 물리적 속성들의 변동, 또는 프로세싱 환경에 있어서의 변동이 보상될 수 있게 되어, 이를 테면, 에칭 레이트 균일성을 약 5Å 이내로 유지하는 것과 같은, 요구되는 프로세싱 결과들을 달성할 수 있다.
[0053] 픽셀 제어기(210)는, 개별적인 픽셀 전극들(140)에 커플링되는 픽셀 캐패시터들 각각에 대한 적절한 캐패시턴스를 선택하기 위해 활용될 수 있다. 예를 들어, 픽셀 제어기(210)는, 픽셀 제어기(210)에 의해 발생되는 제어 신호들을 활용하여 각각의 픽셀 캐패시터의 캐패시턴스를 제어할 수 있다.
[0054] 픽셀화된 ESC(132)의 전력 커플링 프로파일을 정정하거나 평활시키기(smooth out) 위해, 독립적으로 제어가능한 픽셀 캐패시터들을 사용하게 되면, 매우 작은 허용오차들로의, 기판(134)에 걸친 국부적인 RF 균일성의 제어를 가능하게 한다. 기판(134)에 걸친 국부적인 RF 균일성은, 기판(134)을 프로세싱할 때, 정확한 프로세스 및 CD 제어를 가능하게 한다. 부가적으로, 픽셀 전극들(140)의 작은 크기 및 높은 밀도는, 픽셀화된 ESC(132)의 이웃하는 영역들의 전력 커플링에 실질적으로 영향을 미치지 않으면서, 기판(134)을 통한, 단일의 픽셀 전극(140)과 인접하는 척킹 전극(136) 간의 전력 커플링의 별개의 국부적인 제어를 가능하게 하며, 그에 의해, 전력 커플링의 국부적인 제어를 허용한다. 복수의 픽셀 전극들(140)을 갖는 기판 지지 어셈블리(126)는, 그 위에서 프로세싱되는 기판(134)의 캐패시턴스 균일성을 약 10% 미만으로 제어할 수 있고, 결과적으로, 에칭 균일성에 있어서의 프로세스 편차들을 약 5Å까지 아래로 제어할 수 있는 능력을 나타내었다.
[0055] 도 3은 도 2의 A-A 섹션 라인을 따라 절취한, 픽셀화된 ESC(132)의 부분적인 평면 단면도이다. 픽셀화된 ESC(132) 내에서의 픽셀 전극들(140) 및 척킹 전극들(136)의 레이아웃은 예로서 제공된 것이며, 대안적인 방식들로 배열된다. 픽셀 전극들(140)은 도 2의 픽셀화된 ESC(132)를 통해 A-A 단면 라인의 평면을 따라 배치된다. 도시된 척킹 전극들(136) 및 픽셀 전극들(140)의 수는 단지 예시를 위한 것이며, 임의의 수의 실시예들은 실질적으로 더 많거나 (또는 더 적은) 픽셀 전극들(140) 및 척킹 전극들(136)을 가질 수 있다. 부가적으로, 척킹 전극들(136)은, 복수의 공통으로(commonly) 바이어싱되는 세그먼트들과 같은, 독립적으로 바이어스가능한(biasable) 세그먼트들의 형태, 또는 다른 구성일 수 있다. 픽셀화된 ESC(132)의 워크피스 지지 표면에 걸친 국부적인 캐패시턴스는, 에칭 레이트의 옹스트롬-레벨 제어를 제공하기 위해 픽셀 캐패시터들에 의해 제어될 수 있다.
[0057] 픽셀 제어기, 이를 테면 도 2에 도시된 픽셀 제어기(210)는 각각의 픽셀 캐패시터를 제어할 수 있다. 일 실시예에서, 픽셀 캐패시터들, 및 선택된 픽셀 전극들(140)에 픽셀 캐패시터들을 커플링하기 위한 스위치들이 픽셀 제어기(210) 내에 배치된다. 픽셀 제어기(210)는, 단일의 픽셀 전극(140)을, 이웃하는 픽셀 전극들(140)과 동일한 또는 상이한 캐패시턴스를 갖는 캐패시터에 커플링시킬 수 있다. 다른 실시예들에서, 픽셀 제어기(210)는 인접하는 픽셀 전극들(140)의 그룹을, 픽셀 전극들(140)의 이웃하는 그룹들의 캐패시턴스와 동일하거나 상이할 수 있는, 동일한 캐패시턴스를 갖는 캐패시터들에 커플링시킬 수 있으며, 그에 의해, 다른 구역들로부터 독립적으로 제어될 수 있는, 픽셀화된 ESC(132)의 구역 또는 부분을 정의할 수 있다. 픽셀 제어기(210)는, 내측 웨지(inner wedge), 주변 그룹(perimeter group), 파이 형상 영역(pie shaped area) 또는 비 인접(non-contiguous) 구성들을 포함하는 다른 요구되는 기하학적 구성을 정의하기 위해 그룹화된(grouped) 복수의 픽셀 전극들(140)을 커플링시킬 수 있다. 따라서, 각각의 픽셀 전극(140)의 국부적인 캐패시턴스를 제어함으로써, RF 커플링이, 픽셀화된 ESC(132)의 표면을 따라 독립적인 위치들에서 정확하게 제어될 수 있으며, 이는 기판 프로세싱 결과들의 보다 정확한 제어를 가능하게 한다. 픽셀 전극들(140)에 대해 도시된 패턴이 작은 유닛(unit)들의 그리드로서 배열되어 있지만, 대안적으로, 패턴은 더 크고 그리고/또는 더 작은 유닛들을 가질 수 있어서, 엣지까지 연장되거나, 또는 다른 배열들로 이루어질 수 있다.
[0058] 픽셀 전극들(140)의 개수는 척킹 전극들(136)의 개수와 실질적으로 같을 수 있다. 대안적으로, 픽셀 전극들(140)의 개수는 척킹 전극들(136)의 개수를 실질적으로 초과하거나 또는 그 미만일 수 있다. 기판 지지 어셈블리(126)에 걸쳐서 위치되는 픽셀 전극들(140)의 개수는 몇 백개를 용이하게 초과할 수 있다. 일 실시예에서, 각각의 척킹 전극(136)에 대한 대응하는 픽셀 전극(140)이 존재한다. 대안적인 실시예에서, 하나 또는 그 초과의 척킹 전극에 대한 픽셀 전극들(140)의 대응하는 그룹들이 존재한다.
[0059] 픽셀 전극들(140)은, 기판과 접지 간에 요구되는 RF 커플링 프로파일을 효율적으로 생성하기 위한 패턴으로 구성될 수 있다. 패턴은, 중심점(midpoint)을 중심으로 대칭적인 (도시된 바와 같은) 그리드일 수 있거나, 또는 리프트 핀들 또는 다른 기계적, 유체 또는 전기 연결들 및 포트들(미도시)을 위한 홀들 내에 그리고 그러한 홀들 근방에 간극(clearance)을 제공하는 다른 적합한 패턴일 수 있다.
[0060] 도 4는 도 3의 B-B 섹션 라인을 따라 절취한 픽셀화된 ESC(132)의 단면도이다. 도 4는, 픽셀화된 ESC(132) 내의 픽셀 전극들(140)에 커플링되는 캐패시터들에 대한 단순화된 예시적인 배선 개략도를 예시한다. 도 4에서의 픽셀화된 ESC(132)는, 그 내에 형성된 척킹 전극들(136) 및 픽셀 전극들(140)을 도시한다. 픽셀 전극들(140)은, 예를 들어, 캐패시터 뱅크(capacitor bank)(410) 내에 상주하는 하나 또는 그 초과의 캐패시터들(440)에 커플링된다. 캐패시터 뱅크(410)는 픽셀 제어기(210) 또는 다른 적합한 위치에 배치될 수 있다. 캐패시터들(440)은 고정된 또는 가변 캐패시턴스를 가질 수 있다. 캐패시턴스가 가변적인 실시예들에서, 캐패시터(440)의 캐패시턴스는 픽셀 제어기(210)로부터의 신호에 응답하여 선택될 수 있다.
[0061] 픽셀 제어기(210)는, 전기 리드들(141)을 통해 캐패시터들(440)을 각각의 픽셀 전극들(140)에 선택적으로 커플링시키는 개별적인 회로들을 개방시키고 그리고/또는 폐쇄시키기 위한 제어기(412)를 가질 수 있다. 픽셀 제어기(210)의 회로들이 폐쇄 포지션(closed position)에 있을 때, 픽셀 전극(140)은 캐패시터들(440) 중 적어도 하나를 통해 접지(142)에 커플링된다. 일 실시예에서, 제어기(412)는 픽셀 전극(140F) 및 캐패시터(440F)를 전기 리드(141F)를 통해 접지(142)에 연결할 수 있는 한편, 나머지 캐패시터들(440) 중 하나 또는 그 초과의 캐패시터는 접지(142)에 대해 플로팅된다(이들의 회로들은 개방 상태에 있기 때문이다). 이러한 구성에서, 픽셀 전극(140F)에 대해 국부적인, 픽셀화된 ESC(132)의 영역은, 예를 들어, 전극(140G)에 대해 국부적인, 픽셀화된 ESC(132)의 영역 보다 더 강한 RF 커플링을 가질 수 있다. 제어기(412)는, 픽셀 전극(140F) 및 캐패시터(440F)가 접지(142)에 이르거나 또는 접지에 대해 플로팅 상태에 있는 듀티 사이클 또는 지속기간을 제어할 수 있다. 제어기(412)는 부가적으로, 픽셀 전극(140F) 또는 다른 픽셀 전극(140)에 대하여, 다른 픽셀 전극들(140) 및 캐패시터들(440)이 접지(142)에 이르거나 또는 접지에 대해 플로팅 상태가 되는 듀티 사이클 또는 지속기간을 제어할 수 있다. 이러한 방식으로, 픽셀화된 ESC(132)의 기판 지지 표면에 걸친 각각의 위치에서 상대적 캐패시턴스(relative capacitance)가 시간의 경과에 따라 제어될 수 있으며, 그에 의해, 국부적인 RF 커플링의 제어를 허용하고, 그에 따라, 요구되는 바에 따라, 국부적인 프로세싱 결과들이 조정될 수 있게 한다.
[0062] 다른 실시예에서, 픽셀 전극들(140)과 접지 간의 상대적 연결들의 지속기간 및 듀티 사이클을 제어하는 것에 부가하여 또는 이에 대한 대안으로, 제어기(412)는, 픽셀화된 ESC(132)의 기판 지지 표면에 걸친 각각의 위치에서의 상대적 캐패시턴스가 제어될 수 있도록, 각각의 캐패시터(440)에 대한 캐패시턴스를 프로그램에 따라(programmatically) 변화시킬 수 있다. 픽셀 전극들(140)의 개수 및 밀도가, 기판(134)에 걸친 RF 커플링의 균일성을 매우 작은 허용오차들로 제어하기 위한 능력에 기여한다. 따라서, 각각의 픽셀 전극(140)과 접지 간의 캐패시턴스를 다른 픽셀 전극(140)에 대하여 개별적으로 제어하는 것은, 픽셀화된 ESC(132)와 기판(134) 간의 특정의 위치들에서의 RF 커플링의 국부적인 그리고 측방향 제어를 가능하게 하고, 이는 결국, 기판(134)을 프로세싱하면서 정확한 프로세스 및 CD 제어를 가능하게 한다.
[0063] 도 5는 픽셀 전극(140)을 접지(142)에 커플링하기 위한 가변 캐패시터(500)에 대한 부분적인 배선 개략도의 일 실시예를 예시한다. 가변 캐패시터(500)는, 예를 들어, 도 4에 도시된 캐패시터(440)를 대체함으로써, 접지(142)와 픽셀 전극들(140) 중 임의의 픽셀 전극 사이에서, 상기 설명된 픽셀 제어기(210)에서 활용될 수 있다. 가변 캐패시터(500)는, 디커플링 레지스터(decoupling resistor)들(506)을 통해 박막 트랜지스터(508)(TFT)에 커플링되는, 고정 캐패시터(fixed capacitor)들(570)과 가변 캐패시터들(505)의 혼합(mix)을 포함할 수 있다. 가변 캐패시터(500)는 일반적으로, 전압 제어 가변 캐패시터(버랙터(varactor))로서 기능하며, 그리고 가변 캐패시터들(505)을 MEMs 제어 엘리먼트들로서 활용할 수 있다. 가변 캐패시터(500)는 분기(branch)들(510, 520, 530, 540, 550, 560)을 포함하며, 각각의 분기는 적어도 하나의 가변 캐패시터(505) 및 적어도 하나의 고정 캐패시터(570)를 포함한다.
[0064] MEMs 제어 엘리먼트들로서 구성될 때, 가변 캐패시터들(505)은 이진(binary)(온/오프) 제어되는 바, 즉 스위칭가능하다. 가변 캐패시터들(505)은 가변 캐패시터(500)에 약 0 pF 내지 약 3.4 pF 의 캐패시턴스를 제공할 수 있다. 각각의 고정 캐패시터(570)는 가변 캐패시터(500)에 약 0.5 pF 내지 약 74 pF 의 총 캐패시턴스를 제공할 수 있다. 부가적으로, TFT(508)와 캐패시터들(505, 570) 사이에 배치된 디커플링 레지스터들(506)은 약 5 옴(ohm)의 저항을 개별적으로 제공할 수 있다.
[0065] 가변 캐패시터(500)에 대한 캐패시턴스는, 가변 캐패시터(500)를 구성하는 하나 또는 그 초과의 분기들(510, 520, 530, 540, 550, 560)을 따라서, 선택가능한 이진 가중 캐패시턴스(binary weighted capacitance)를 갖도록 구성될 수 있다. TFT(508)는, 분기들(510, 520, 530, 540, 550, 560) 중 어떠한 하나 또는 그 초과의 분기들이 플로팅되는지, 그리고 분기들(510, 520, 530, 540, 550, 560) 중 어떠한 하나 또는 그 초과의 분기들이 픽셀 전극(140)을 접지(142)에 커플링시키는 지를 선택하는 데에 사용될 수 있다.
[0066] 각각의 분기(510, 520, 530, 540, 550, 560)에 대한 총 캐패시턴스는, 2개의 캐패시터들의 세트, 즉 가변 캐패시터(505) 및 고정 캐패시터(570)의 조합이다. 각각의 분기(510, 520, 530, 540, 550, 560)는 동일한 범위의 캐패시턴스 또는 상이한 캐패시턴스들을 가질 수 있다. 예를 들어, 분기(560)가 가장 큰 총 캐패시턴스를 갖도록 구성될 수 있고, 분기(550)가 그 다음으로 가장 큰 총 캐패시턴스를 갖도록 구성될 수 있고, 이하 마찬가지로 구성되며, 분기(510)는 가장 작은 총 캐패시턴스를 갖는다. 분기(560)는 6개의 스위칭가능한 가변 캐패시터들(505)(각각 총 약 20.4 pF 에 대해 약 3.4 pF 로 설정되는 캐패시턴스를 가짐)로 구성될 수 있으며, 약 74 pF 의 캐패시턴스를 갖는 고정 캐패시터(576)와 병렬로 배열된다. 이는 분기(560)에 대해 16 pF 의 총 캐패시턴스를 산출한다. 분기들(550, 540, 530, 520, 510)은 유사하게 구성되며, 그리고 각각, 8, 4, 2, 1, 및 0.5 pF 의 총 캐패시턴스를 가질 수 있다. 3.4 pF 미만의 총 캐패시턴스를 갖는 분기들(530, 520, 510)은, 단일의 고정 캐패시터(570)와 병렬 또는 직렬인 단일의 MEMs 가변 캐패시터(505)를 사용할 수 있다. 고정 캐패시터(570)는 분기들(530, 520, 510)에 대한 총 캐패시턴스를 요구되는 값으로 감소시키도록 구성될 수 있다. 예를 들어, 가장 작은 분기(510)는 약 0.6 pF 의 고정 캐패시터(570)와 병렬인 단일의 가변 캐패시터(505)를 가질 수 있다. 따라서, 가장 작은 분기(510)는, 가변 캐패시터(505)가 작동될 때, 즉 스위치 온 될 때, 0.5 pF 의 유효 캐패시턴스를 가질 수 있다. 따라서, 다양한 분기들(510, 520, 530, 540, 550, 560) 내의 가변 캐패시터들(505)을 선택적으로 스위칭 온/오프시킴으로써, 약 0.5 pF 내지 약 31.5 pF 의 총 캐패시턴스가 달성될 수 있다.
[0067] 대안적으로, 고정 캐패시터들(576)은 RF MEMs 캐패시터 셀들, 이를 테면 MEMs 가변 캐패시터(505)와 직렬일 수 있다. 하나 또는 그 초과의 인라인(inline) 캐패시터들이 픽셀 전극(140)에 직렬로 연결될 수 있다. 이러한 구성에서, 캐패시터들(576, 505)은, 캐패시터들(576, 505)이 병렬로 배치되는 구성들에서 보다 더 높은 전압들을 받을 수 있다. 따라서, RF MEMs 캐패시터 셀들, 이를 테면 MEMs 가변 캐패시터(505)에 대한 직렬 구성은 높은 전압들을 핸들링하도록 구성될 수 있다.
[0068] 도 6은, 특히, 상기 설명된 픽셀화된 정전 척과 같은 픽셀화된 정전 척을 활용하여 기판을 프로세싱하기 위한 방법(600)에 대한 일 실시예의 흐름도이다. 방법(600)은, 블록(602)에서, 픽셀화된 정전 척 내에 형성된 메인 전극에 전력을 인가함으로써 시작된다. 메인 전극은 단일 전극일 수 있거나, 또는 구역들로 세그먼팅될 수 있다. 픽셀화된 정전 척 내의 메인 전극의 구역들은 독립적으로 제어가능할 수 있다.
[0069] 블록(604)에서, 픽셀화된 정전 척 내에 측방향으로 분배된 복수의 픽셀 전극들 중 하나 또는 그 초과의 픽셀 전극들이 접지에 선택적으로 커플링되어, 정전 척의 표면에 그러한 기판을 효과적으로 척킹한다. 접지로의 각각의 픽셀 전극의 커플링의 듀티 사이클 및/또는 지속기간이, 픽셀화된 정전 척 내에 배치된 다른 픽셀 전극들에 대하여 제어될 수 있어서, 정전 척 상에 배치된 기판에 대한 RF 커플링을 제어할 수 있다. 몇몇 실시예들에서, 접지로의 각각의 픽셀 전극의 커플링은, 픽셀화된 정전 척에 걸쳐서 순차적으로 스캐닝될(scanned) 수 있다. 다른 실시예들에서, 접지로의 각각의 픽셀 전극의 커플링의 듀티 사이클 및/또는 지속기간에 부가하여, 선택적으로, 단일 픽셀 전극과 접지 간의 캐패시턴스가, 픽셀화된 정전 척 내에 배치된 다른 픽셀 전극들의 접지 경로들에 대하여 제어가능하게 선택될 수 있다. 픽셀 전극과 접지 사이의 국부적인 캐패시턴스를 조정함으로써, 기판에 걸친 프로세싱 결과들의 국부적, 측방향, 및/또는 방위각 방향 튜닝이 구현될 수 있다.
[0070] 블록(606)에서, 픽셀화된 정전 척 상에서 기판이 프로세싱될 수 있다. 예를 들어, 기판은, 예를 들어 플라즈마 프로세스를 사용하여, 진공 챔버에서 프로세싱될 수 있다. 프로세싱 챔버 내에서 플라즈마의 존재하에서 선택적으로 수행될 수 있는 진공 프로세스는, 에칭, 화학 기상 증착, 물리 기상 증착, 이온 주입, 플라즈마 처리, 어닐링, 산화물 제거, 저감(abatement) 또는 다른 플라즈마 프로세스 중 하나일 수 있다. 워크피스가, 다른 애플리케이션들에 대해, 다른 환경들에서, 예를 들어 대기 조건(atmospheric condition)들에서, 픽셀화된 정전 척의 RF 제어되는 표면 상에서 프로세싱될 수 있음이 고려된다. 일 실시예에서, 픽셀화된 정전 척 상의 기판은 에칭되어, 서브(sub) 10 nm 반도체 기술 노드들을 형성한다.
[0071] 선택적으로, 블록(608)에서, 픽셀화된 정전 척 내에 측방향으로 분배되는 복수의 픽셀 전극들 중 하나 또는 그 초과의 픽셀 전극과 접지 간의 커플링은, 프로세스 레시피의 변화 또는 프로세스 조건들의 변화에 응답하여 변화될 수 있다. 예를 들어, 픽셀 전극들 중 하나 또는 그 초과의 픽셀 전극과 접지 간의 캐패시턴스는, 프로세스 레시피의 변화 또는 프로세스 조건들의 변화에 응답하여 픽셀 제어기(210)로부터의 커맨드들을 활용하여 변화될 수 있다. 다른 예에서, 픽셀 전극들 중 하나 또는 그 초과의 픽셀 전극의 커플링은, 프로세스 레시피의 변화 또는 프로세스 조건들의 변화에 응답하여, 픽셀 제어기(210)로부터의 커맨드들을 활용하여 플로팅과 접지 사이에서 스위칭될 수 있다.
[0072] 전술한 내용이 본 발명의 구현예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 구현예들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 발명의 범위는 하기의 청구항들에 의해 결정된다.

Claims (9)

  1. 정전 척(Electrostatic chuck. ESC)에 대한 척킹 회로로서,
    상기 척킹 회로는,
    워크피스 지지 표면을 가지는 유전체 본체 ― 상기 유전체 본체는, 그 내부에 배치되는 척킹 전극, 및 상기 유전체 본체 내 배치되는 픽셀 전극을 포함하고, 상기 픽셀 전극은 플로팅 상태(floating state)와 접지 상태(grounded state) 사이에서 스위칭 가능하고, 상기 접지 상태일 때 접지에 대한 전압 제어 가변 캐패시터(voltage controlled variable capacitor) 회로에 전기적으로 커플링됨 ―; 및
    상기 척킹 전극 및 상기 픽셀 전극을 포함하는 척킹 회로 ― 상기 척킹 회로는 상기 워크피스 지지 표면에 기판을 정전기적으로 척킹하도록 동작가능함 ― 를 포함하는,
    정전 척에 대한 척킹 회로.
  2. 제 1 항에 있어서,
    상기 전압 제어 가변 캐패시터 회로는,
    디커플링 저항들을 가지는 복수의 분기(branch)들 ― 상기 분기들은 복수의 가변 캐패시터들, 및 각각의 분기 상에서 상기 가변 캐패시터들과 커플링 되는 복수의 고정 캐패시터들을 포함함 ―; 및
    상기 복수의 분기들에 커플링 되는 박막 트랜지스터를 더 포함하는,
    정전 척에 대한 척킹 회로.
  3. 제 2 항에 있어서,
    상기 복수의 분기들은 각각 5 ohm의 저항을 제공하는 디커플링 저항을 가지는 6개의 분기들을 포함하는,
    정전 척에 대한 척킹 회로.
  4. 제 2 항에 있어서,
    상기 박막 트랜지스터는, 분기들 중 어떤 하나 또는 둘 이상의 분기들이 플로팅되는지, 그리고 분기들 중 어떤 하나 또는 둘 이상의 분기들이 상기 픽셀 전극을 상기 접지에 커플링시키는지를 선택하는,
    정전 척에 대한 척킹 회로.
  5. 제 2 항에 있어서,
    상기 복수의 분기들의 각 분기에 대한 총 캐패시턴스는 상기 개별 가변 캐패시터와 상기 개별 고정 캐패시터의 합(summation)인,
    정전 척에 대한 척킹 회로.
  6. 제 2 항에 있어서,
    상기 복수의 분기들 중 제 1 분기는 각각 3.4 pF의 캐패시턴스를 가지는 6개의 가변 캐패시터들로 이루어지고, 상기 6개의 가변 캐패시터들은 74 pF의 캐패시턴스를 가지는 제 1 고정 캐패시터와 병렬로 배열되며, 상기 제 1 분기는 16 pF의 총 캐패시턴스를 가지는,
    정전 척에 대한 척킹 회로.
  7. 제 2 항에 있어서,
    두 번째 내지 여섯 번째 분기는 유사하게 구성되고, 각각 8 pF, 4 pF, 2 pF, 1 pF, 및 0.5 pF의 총 캐패시턴스를 가지는,
    정전 척에 대한 척킹 회로.
  8. 제 7 항에 있어서,
    3.4 pF 보다 작은 총 캐패시턴스를 가지는 상기 네 번째 내지 여섯 번째 분기들은 상기 개별 고정 캐패시터와 병렬 또는 직렬인 단일의 MEMs 가변 캐패시터를 사용하는,
    정전 척에 대한 척킹 회로.
  9. 제 2 항에 있어서,
    상기 가변 캐패시터들은 0 pF 내지 3.4 pF의 캐패시턴스를 제공할 수 있는,
    정전 척에 대한 척킹 회로.

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