KR102044042B1 - 웨이퍼의 가공 방법 - Google Patents

웨이퍼의 가공 방법 Download PDF

Info

Publication number
KR102044042B1
KR102044042B1 KR1020130137434A KR20130137434A KR102044042B1 KR 102044042 B1 KR102044042 B1 KR 102044042B1 KR 1020130137434 A KR1020130137434 A KR 1020130137434A KR 20130137434 A KR20130137434 A KR 20130137434A KR 102044042 B1 KR102044042 B1 KR 102044042B1
Authority
KR
South Korea
Prior art keywords
wafer
functional layer
street
semiconductor wafer
constituting
Prior art date
Application number
KR1020130137434A
Other languages
English (en)
Other versions
KR20140066093A (ko
Inventor
사카에 마츠자키
준이치 아라미
Original Assignee
가부시기가이샤 디스코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 디스코 filed Critical 가부시기가이샤 디스코
Publication of KR20140066093A publication Critical patent/KR20140066093A/ko
Application granted granted Critical
Publication of KR102044042B1 publication Critical patent/KR102044042B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • B23K26/364—Laser etching for making a groove or trench, e.g. for scribing a break initiation groove
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/40—Removing material taking account of the properties of the material involved
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/40—Semiconductor devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/16—Composite materials, e.g. fibre reinforced
    • B23K2103/166—Multilayered materials
    • B23K2103/172—Multilayered materials wherein at least one of the layers is non-metallic

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 기판의 표면에 적층된 기능층에 의해서 디바이스가 형성된 웨이퍼를, 디바이스의 항절 강도를 저하시키지 않고 스트리트를 따라서 확실하게 분할할 수 있는 웨이퍼의 가공 방법을 제공하는 것을 과제로 한다.
기판의 표면에 적층된 기능층에 의해서 디바이스가 형성된 웨이퍼를, 디바이스를 구획하는 복수의 스트리트를 따라서 분할하는 웨이퍼의 가공 방법으로서, 스트리트를 따라서 기능층의 표면측으로부터 레이저 광선을 조사하여 스트리트를 따라서 기능층을 제거하는 기능층 제거 공정과, 스트리트를 제외한 기능층의 표면에 레지스트막을 피복하는 레지스트막 피복 공정과, 웨이퍼를 플라즈마 에칭함으로써 기판을 기능층이 제거된 스트리트를 따라서 디바이스의 마무리 두께에 해당하는 깊이까지 에칭하여 분할홈을 형성하고, 기능층 제거 공정에 있어서 스트리트의 양측에 형성된 변질층을 에칭하여 제거하는 플라즈마 에칭 공정을 포함한다.

Description

웨이퍼의 가공 방법{WAFER MACHINING METHOD}
본 발명은, 기판의 표면에 절연막과 기능막이 적층된 기능층에 의해서 복수의 디바이스가 형성된 웨이퍼를, 상기 복수의 디바이스를 구획하는 스트리트를 따라서 분할하는 웨이퍼의 분할 방법에 관한 것이다.
당업자에게 주지된 바와 같이, 반도체 디바이스 제조 공정에서는, 실리콘 등의 기판의 표면에 절연막과 기능막이 적층된 기능층에 의해서 복수의 IC, LSI 등의 디바이스를 매트릭스형으로 형성한 반도체 웨이퍼가 형성된다. 이와 같이 형성된 반도체 웨이퍼는, 상기 디바이스가 스트리트라고 불리는 분할 예정 라인에 의해서 구획되어 있고, 이 스트리트를 따라서 분할함으로써 개개의 디바이스를 제조하고 있다.
이러한 반도체 웨이퍼의 스트리트를 따른 분할은, 통상, 다이싱 소우라고 불리는 절삭 장치에 의해서 행해지고 있다. 이 절삭 장치는, 피가공물인 반도체 웨이퍼를 유지하는 척 테이블과, 상기 척 테이블에 유지된 반도체 웨이퍼를 절삭하기 위한 절삭 블레이드를 구비한 절삭 수단과, 척 테이블과 절삭 수단을 상대적으로 이동시키는 이동 수단을 구비하고 있다.
최근에는, IC, LSI 등의 디바이스의 처리 능력을 향상시키기 위해서, 실리콘 등의 기판의 표면에, SiO2, SiO, SiN 등의 유리질 재료로 이루어진 저유전율 절연체 피막(Low-k막)과 회로를 형성하는 기능막이 적층된 기능층에 의해서 디바이스를 형성시킨 형태의 반도체 웨이퍼가 실용화되고 있다.
전술한 Low-k막은 웨이퍼를 구성하는 기판의 소재와 상이하기 때문에, 절삭 블레이드에 의해서 동시에 절삭하는 것이 어렵다. 즉, Low-k막은 운모와 같이 매우 취약하기 때문에, 절삭 블레이드에 의해 스트리트를 따라서 절삭하면, Low-k막이 박리되고, 이 박리가 회로에까지 이르러 디바이스에 치명적인 손상을 준다고 하는 문제가 있다.
상기 문제를 해소하기 위해서, 반도체 웨이퍼에 형성된 스트리트를 따라서 레이저 가공홈을 형성함으로써 기능층을 제거하고, 기능층이 제거된 레이저 가공홈에 절삭 블레이드를 위치시켜 절삭 블레이드와 반도체 웨이퍼를 상대 이동시킴으로써, 반도체 웨이퍼를 스트리트를 따라서 절단하는 웨이퍼의 분할 방법이 하기 특허문헌 1에 개시되어 있다.
특허문헌 1 : 일본 특허 공개 제2009-21476호 공보
이렇게 하여, 반도체 웨이퍼에 형성된 스트리트를 따라서 레이저 가공홈을 형성함으로써 기능층을 제거하면, 기판에서의 스트리트의 상면에 변질층이 형성되고, 절삭 블레이드에 의해 스트리트(레이저 가공홈)를 따라서 절단하더라도 스트리트의 양측에 변질층이 잔존하여, 스트리트를 따라서 분할된 디바이스를 구성하는 기판의 표면측의 외주 가장자리에 변질층이 잔존하기 때문에, 디바이스의 항절 강도가 저하된다고 하는 문제가 있다.
본 발명은 상기 사실을 감안하여 이루어진 것으로, 그 주요 기술적 과제는, 기판의 표면에 적층된 기능층에 의해서 디바이스가 형성된 웨이퍼를, 디바이스의 항절 강도를 저하시키지 않고 스트리트를 따라서 확실하게 분할할 수 있는 웨이퍼의 가공 방법을 제공하는 것이다.
기판의 표면에 적층된 기능층에 의해 디바이스가 형성된 웨이퍼를, 상기 디바이스를 구획하는 복수의 스트리트를 따라서 분할하는 웨이퍼의 가공 방법으로서, 웨이퍼에 형성된 스트리트를 따라서 웨이퍼를 구성하는 기능층의 표면측으로부터 레이저 광선을 조사하여, 스트리트를 따라서 기능층을 제거하는 기능층 제거 공정과, 기능층 제거 공정 실시후, 상기 기능층의 표면에서의 스트리트를 제외한 영역에 레지스트막을 피복하는 레지스트막 피복 공정과, 상기 레지스트막 피복 공정이 실시된 웨이퍼를 플라즈마 에칭함으로써 기판을 기능층이 제거된 스트리트를 따라서 디바이스의 마무리 두께에 해당하는 깊이까지 에칭하여 분할홈을 형성하고, 상기 기능층 제거 공정에 있어서 스트리트의 양측에 형성된 변질층을 에칭하여 제거하는 플라즈마 에칭 공정과, 상기 플라즈마 에칭 공정이 실시된 웨이퍼의 상기 기능층의 표면에 보호 부재를 접착하는 보호 부재 접착 공정과, 상기 보호 부재 접착 공정 실시후, 상기 기판의 이면을 연삭하여, 기판을 디바이스의 마무리 두께로 형성함으로써 상기 분할홈을 표출시켜 웨이퍼를 개개의 디바이스로 분할하는 이면 연삭 공정을 포함한 것을 특징으로 하는 웨이퍼의 가공 방법이 제공된다.
상기 플라즈마 에칭 공정은, SF6을 이용하여 스트리트의 양측에 형성된 변질층을 에칭 제거하는 변질층 제거 공정과, SF6와 C4F8을 교대로 이용하여 상기 분할홈을 형성하는 분할홈 형성 공정을 포함하고 있다.
상기 기능층 제거 공정을 실시하기 전에, 웨이퍼를 구성하는 기능층의 표면에 액상 수지를 도포하여 보호막을 형성하는 보호막 형성 공정을 실시하는 것이 바람직하다.
상기 이면 연삭 공정을 실시한 후에, 웨이퍼를 구성하는 기판의 이면을 고리형의 프레임에 장착된 점착 테이프의 표면에 접착하고, 웨이퍼를 구성하는 기능층의 표면에 접착된 보호 부재를 박리하는 웨이퍼 지지 공정을 실시한다.
본 발명에 의하면, 스트리트를 따라서 분할된 디바이스는, 기능층 제거 공정에 있어서 스트리트의 양측에 형성된 변질층이 플라즈마 에칭 공정을 실시함으로써 에칭되어 제거되어 있기 때문에, 항절 강도를 향상시킬 수 있다. 또, 분할 공정은 플라즈마 에칭에 의해 형성되기 때문에, 절삭 블레이드에 의한 이지러짐을 발생시키지 않고, 디바이스의 항절 강도가 더욱 향상된다.
도 1은 본 발명에 의한 웨이퍼의 가공 방법에 의해서 분할되는 반도체 웨이퍼를 나타내는 사시도 및 주요부 확대 단면도.
도 2는 본 발명에 의한 웨이퍼의 가공 방법에서의 보호막 형성 공정의 설명도.
도 3은 본 발명에 의한 웨이퍼의 가공 방법에서의 기능층 제거 공정을 실시하기 위한 레이저 가공 장치의 주요부 사시도.
도 4는 본 발명에 의한 웨이퍼의 가공 방법에서의 기능층 제거 공정의 설명도.
도 5는 본 발명에 의한 웨이퍼의 가공 방법에서의 레지스트막 피복 공정의 설명도.
도 6은 본 발명에 의한 웨이퍼의 가공 방법에서의 플라즈마 에칭 공정을 실시하기 위한 플라즈마 에칭 장치의 주요부 단면도.
도 7은 본 발명에 의한 웨이퍼의 가공 방법에서의 플라즈마 에칭 공정의 설명도.
도 8은 본 발명에 의한 웨이퍼의 가공 방법에서의 보호 부재 접착 공정의 설명도.
도 9는 본 발명에 의한 웨이퍼의 가공 방법에서의 이면 연삭 공정의 설명도.
도 10은 본 발명에 의한 웨이퍼의 가공 방법에서의 웨이퍼 지지 공정의 설명도.
이하, 본 발명에 의한 웨이퍼의 가공 방법에 관해서 첨부 도면을 참조하여, 더욱 상세히 설명한다.
도 1의 (a) 및 (b)에는, 본 발명에 의한 웨이퍼의 가공 방법에 의해서 개개의 디바이스로 분할되는 반도체 웨이퍼의 사시도 및 주요부 확대 단면도가 나타나 있다. 반도체 웨이퍼(2)는, 두께가 725 ㎛이고 직경이 200 mm인 실리콘 기판(20)의 표면(20a)에, 절연막과 회로를 형성하는 기능막이 적층된 기능층(21)에 의해 복수의 IC, LSI 등의 디바이스(22)가 매트릭스형으로 형성되어 있다. 이 기능층(21)은 본 실시형태에서는 두께가 10 ㎛로 설정되어 있다. 그리고, 각 디바이스(22)는, 격자형으로 형성된 스트리트(23)에 의해 구획되어 있다. 또한, 본 실시형태에서는, 기능층(21)을 형성하는 절연막은, SiO2막 또는 SiOF, BSG(SiOB) 등의 무기물계의 막이나 폴리이미드계, 파릴렌계 등의 폴리머막인 유기물계의 막을 포함하는 저유전율 절연체 피막(Low-k막)을 포함하고 있다.
전술한 반도체 웨이퍼(2)를 스트리트(23)를 따라서 분할하는 웨이퍼의 가공 방법에서는, 디바이스(22)를 보호하기 위해서, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 액상 수지를 도포하여 보호막을 형성하는 보호막 형성 공정을 실시한다. 이 보호막 형성 공정의 일례에 관해 도 2의 (a) 내지 (c)를 참조하여 설명한다.
도 2의 (a) 및 (b)에 나타내는 보호막 형성 공정에서는, 우선 보호막 피복 장치(3)의 스피너 테이블(31)에, 반도체 웨이퍼(2)를 구성하는 실리콘 기판(20)의 이면(20b)측을 배치한다. 그리고, 도시하지 않은 흡인 수단을 작동함으로써, 스피너 테이블(31) 상에 반도체 웨이퍼(2)를 흡인 유지한다. 따라서, 스피너 테이블(31) 상에 유지된 반도체 웨이퍼(2)는, 도 2의 (a)에 나타낸 바와 같이 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)이 상측이 된다. 이와 같이 하여 스피너 테이블(31) 상에 반도체 웨이퍼(2)를 흡인 유지했다면, 도 2의 (a)에 나타낸 바와 같이 액상 수지 공급 노즐(32)의 분출구(321)를, 스피너 테이블(31) 상에 유지된 반도체 웨이퍼(2)의 중심부에 위치시키고, 도시하지 않은 액상 수지 공급 수단을 작동하여, 액상 수지 공급 노즐(32)의 분출구(321)로부터 액상 수지(300)를 정해진 양을 적하한다. 또한, 액상 수지(300)는, 예컨대 PVA(Poly Vinyl Alcoho1), PEG(Poly Ethylene Glyco1), PEO(Poly Ethylene Oxide) 등의 수용성이 바람직하다. 그리고, 액상 수지(300)의 공급량은, 예컨대 직경이 200 mm인 웨이퍼의 경우, 10 내지 20 밀리리터(ml) 정도이면 된다.
이와 같이 하여, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)의 중앙 영역에 정해진 양의 액상 수지(300)를 적하했다면, 도 2의 (b)에 나타낸 바와 같이 스피너 테이블(31)을 화살표로 나타내는 방향으로, 예컨대 100 rpm으로 5초간 정도 회전시킨다. 그 결과, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)의 중앙 영역의 적하된 액상 수지(300)는, 원심력의 작용으로 외주를 향해서 유동하여 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)의 전체면에 확산되어, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에는, 도 2의 (b) 및 (c)에 나타낸 바와 같이 두께가 0.2 내지 10 ㎛인 보호막(310)이 형성된다(보호막 형성 공정). 이 보호막(310)의 두께는, 액상 수지(300)의 공급량, 스피너 테이블(31)의 회전 속도 및 회전 시간에 따라 조정할 수 있다.
전술한 보호막 형성 공정을 실시했다면, 반도체 웨이퍼(2)에 형성된 스트리트(23)를 따라서 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)측으로부터 레이저 광선을 조사하여, 스트리트(23)를 따라서 기능층(21)을 제거하는 기능층 제거 공정을 실시한다. 이 기능층 제거 공정은, 도 3에 나타내는 레이저 가공 장치(4)를 이용하여 실시한다. 도 3에 나타내는 레이저 가공 장치(4)는, 피가공물을 유지하는 척 테이블(41)과, 상기 척 테이블(41) 상에 유지된 피가공물에 레이저 광선을 조사하는 레이저 광선 조사 수단(42)과, 척 테이블(41) 상에 유지된 피가공물을 촬상하는 촬상 수단(43)을 구비하고 있다. 척 테이블(41)은, 피가공물을 흡인 유지하도록 구성되어 있고, 도시하지 않은 가공 이송 수단에 의해 도 3에서 화살표 X로 나타내는 가공 이송 방향으로 이동되고, 도시하지 않은 인덱싱 이송 수단에 의해 도 3에서 화살표 Y로 나타내는 인덱싱 이송 방향으로 이동되도록 되어 있다.
상기 레이저 광선 조사 수단(42)은, 실질적으로 수평으로 배치된 원통형상의 케이싱(421)을 포함하고 있다. 케이싱(421) 내에는, 도시하지 않은 YAG 레이저 발진기 또는 YVO4 레이저 발진기를 포함하는 펄스 레이저 광선 발진기나, 반복 주파수 설정 수단을 구비한 펄스 레이저 광선 발진 수단이 배치되어 있다. 상기 케이싱(421)의 선단부에는, 펄스 레이저 광선 발진 수단으로부터 발진된 펄스 레이저 광선을 집광하기 위한 집광기(422)가 장착되어 있다.
상기 레이저 광선 조사 수단(42)을 구성하는 케이싱(421)의 선단부에 장착된 촬상 수단(43)은, 본 실시형태에서는 현미경이나 CCD 카메라 등의 광학 수단을 포함하고 있고, 촬상한 화상 신호를 후술하는 제어 수단으로 보낸다.
전술한 레이저 가공 장치(4)를 이용하여 실시하는 기능층 제거 공정에 관해, 도 3 및 도 4를 참조하여 설명한다.
이 기능층 제거 공정은, 우선 전술한 도 3에 나타내는 레이저 가공 장치(4)의 척 테이블(41) 상에 반도체 웨이퍼(2)를 구성하는 실리콘 기판(20)의 이면(20b)측을 배치하고, 상기 척 테이블(41) 상에 반도체 웨이퍼(2)를 흡착 유지한다. 따라서, 척 테이블(41) 상에 유지된 반도체 웨이퍼(2)는, 기능층(21)의 표면(21a)에 형성된 보호막(310)이 상측이 된다.
전술한 바와 같이 반도체 웨이퍼(2)를 흡인 유지한 척 테이블(41)은, 도시하지 않은 가공 이송 수단에 의해 촬상 수단(43)의 바로 아래에 위치된다. 척 테이블(41)이 촬상 수단(43)의 바로 아래에 위치되면, 촬상 수단(43) 및 도시하지 않은 제어 수단에 의해 반도체 웨이퍼(2)의 레이저 가공해야 할 가공 영역을 검출하는 얼라인먼트 작업을 실행한다. 즉, 촬상 수단(43) 및 도시하지 않은 제어 수단은, 반도체 웨이퍼(2)의 제1 방향으로 형성되어 있는 스트리트(23)와, 스트리트(23)를 따라서 레이저 광선을 조사하는 레이저 광선 조사 수단(42)의 집광기(422)의 위치 맞춤을 행하기 위한 패턴 매칭 등의 화상 처리를 실행하여, 레이저 광선 조사 위치의 얼라인먼트를 수행한다. 또, 반도체 웨이퍼(2)에 형성되어 있는 상기 제1 방향에 대하여 직교하는 제2 방향으로 연장되는 스트리트(23)에 대해서도, 마찬가지로 레이저 광선 조사 위치의 얼라인먼트가 수행된다.
이상과 같이 하여 척 테이블(41) 상에 유지된 반도체 웨이퍼(2)에 형성되어 있는 스트리트(23)를 검출하여, 레이저 광선 조사 위치의 얼라인먼트가 행해졌다면, 도 4에 나타낸 바와 같이 척 테이블(41)을, 레이저 광선을 조사하는 레이저 광선 조사 수단(42)의 집광기(422)가 위치하는 레이저 광선 조사 영역으로 이동시켜, 정해진 스트리트(23)를 집광기(422)의 바로 아래에 위치시킨다. 이 때, 도 4의 (a)에 나타낸 바와 같이 반도체 웨이퍼(2)는, 스트리트(23)의 일단(도 4의 (a)에서 좌단)이 집광기(422)의 바로 아래에 위치하도록 위치된다. 다음으로, 레이저 광선 조사 수단(42)의 집광기(422)로부터 펄스 레이저 광선을 조사하면서, 척 테이블(41)을 도 4의 (a)에서 화살표 X1로 나타내는 방향으로 정해진 가공 이송 속도로 이동시킨다. 그리고, 도 4의 (b)에 나타낸 바와 같이 스트리트(23)의 타단(도 4의 (b)에서 우단)이 집광기(422)의 바로 아래의 위치에 도달하면, 펄스 레이저 광선의 조사를 정지시키고 척 테이블(41)의 이동을 정지시킨다. 이 기능층 제거 공정에서는, 펄스 레이저 광선의 집광점(P)을 스트리트(23)의 표면 부근에 맞춘다.
전술한 기능층 제거 공정을 실시함으로써, 도 4의 (c)에 나타낸 바와 같이 기능층(21)에는, 스트리트(23)를 따라서 보호막(310) 및 기능층(21)이 제거된다. 전술한 기능층 제거 공정을, 반도체 웨이퍼(2)의 제1 방향으로 형성된 모든 스트리트(23)를 따라서 실시한다. 또한, 기능층 제거 공정을 실시함으로써 스트리트(23)를 따라서 기능층(21)이 제거되면, 스트리트(23)의 양측에 레이저 광선이 조사됨으로써 생성된 변질층(24)이 잔존한다. 이 기능층 제거 공정을 실시할 때에는, 도 4의 (c)에 나타낸 바와 같이 레이저 광선의 조사에 의해 데브리(debris)(25)가 발생하지만, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 보호막(310)이 형성되어 있기 때문에, 데브리(25)는 보호막(310)에 의해 차단되어, 기능층(21)의 표면(21a)에 형성된 디바이스(22)에 부착되지는 않는다.
또한, 상기 기능층 제거 공정은, 예컨대 이하의 가공 조건으로 행해진다.
레이저 광선의 광원 : YVO4 레이저 또는 YAG 레이저
파장 : 355 nm
반복 주파수 : 10 내지 100 kHz
출력 : 4 내지 10 W
집광 스폿 직경 : φ30 내지 φ100 ㎛
가공 이송 속도 : 50 내지 200 mm/초
이상과 같이 하여, 반도체 웨이퍼(2)의 제1 방향으로 형성된 모든 스트리트(23)를 따라서 상기 기능층 제거 공정을 실시했다면, 척 테이블(41)을 90도 회동시켜, 상기 제1 방향에 대하여 직교하는 제2 방향으로 형성된 각 스트리트(23)를 따라서 상기 기능층 제거 공정을 실시한다.
전술한 기능층 제거 공정을 실시했다면, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 형성되어 있는 보호막(310)을 제거하는 보호막 제거 공정을 실시한다. 이 보호막 제거 공정은, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 피복되어 있는 보호막(310)이 수용성의 수지에 의해 형성되어 있기 때문에, 물로 세정함으로써 용이하게 제거할 수 있다.
다음으로, 상기 기능층 제거 공정에 의해 스트리트(23)를 따라서 기능층(21)이 제거된 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에서의 스트리트(23)를 제외한 영역에, 레지스트막을 피복하는 레지스트막 피복 공정을 실시한다.
이 레지스트막 피복 공정은, 우선 도 5의 (a)에 나타낸 바와 같이 상기 보호막 제거 공정이 실시된 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에, 포지티브형 포토레지스트를 도포하여 포토레지스트막(5)을 형성한다(포토레지스트 도포 공정). 다음으로, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 형성된 포토레지스트막(5)의 비에칭 영역으로서의 스트리트(23)를 제외한 영역에 마스킹을 하여 포토레지스트막(5)을 노광하고(노광 공정), 노광된 포토레지스트막(5)을 알칼리 용액에 의해 현상한다(현상 공정). 그 결과, 도 5의 (b)에 나타낸 바와 같이 포토레지스트막(5)에서의 노광된 스트리트(23)에 대응하는 영역이 제거된다. 따라서, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에는, 스트리트(23)를 제외한 영역에 포토레지스트막(5)이 피복되게 된다.
전술한 레지스트막 피복 공정을 실시했다면, 반도체 웨이퍼(2)를 플라즈마 에칭함으로써, 실리콘 기판(20)을, 기능층(21)이 제거된 스트리트(23)를 따라서 디바이스(22)의 마무리 두께에 해당하는 깊이까지 에칭하여 분할홈을 형성하고, 기능층 제거 공정에서 스트리트(23)의 양측에 형성된 변질층(24)을 에칭하여 제거하는 플라즈마 에칭 공정을 실시한다. 이 플라즈마 에칭 공정은, 도 6에 나타내는 플라즈마 에칭 공정을 이용하여 실시한다. 도 6에 나타내는 플라즈마 에칭 장치(6)는, 밀폐 공간(61a)을 형성하는 하우징(61)을 구비하고 있다. 이 하우징(61)은, 저벽(611)과 상벽(612)과 좌우 측벽(613, 614)과 후측 측벽(615) 및 전측 측벽(도시하지 않음)을 포함하며, 우측 측벽(614)에는 피가공물 반출 반입용의 개구(614a)가 형성되어 있다. 개구(614a)의 외측에는, 개구(614a)를 개폐하기 위한 게이트(62)가 상하 방향으로 이동 가능하게 배치되어 있다. 이 게이트(62)는, 게이트 작동 수단(63)에 의해 작동된다. 게이트 작동 수단(63)은, 에어 실린더(631)와, 그 에어 실린더(631) 내에 배치된, 도시하지 않은 피스톤에 연결된 피스톤 로드(632)를 포함하며, 에어 실린더(631)가 브래킷(633)을 통해 상기 하우징(61)의 저벽(611)에 부착되어 있고, 피스톤 로드(632)의 선단(도면에서 상단)이 상기 게이트(62)에 연결되어 있다. 이 게이트 작동 수단(63)에 의해 게이트(62)가 개방됨으로써, 피가공물로서의 전술한 레지스트막 피복 공정이 실시된 반도체 웨이퍼(2)를, 개구(614a)를 통해서 반출 반입할 수 있다. 또, 하우징(61)을 구성하는 저벽(611)에는 배기구(611a)가 형성되어 있고, 이 배기구(611a)가 가스 배출 수단(64)에 접속되어 있다.
상기 하우징(61)에 의해 형성되는 밀폐 공간(61a)에는, 하부 전극(65)과 상부 전극(66)이 대향하여 배치되어 있다. 하부 전극(65)은, 도전성의 재료에 의해 형성되어 있고, 원반형의 피가공물 유지부(651)와, 상기 피가공물 유지부(651)의 하면 중앙부로부터 돌출되어 형성된 원기둥형의 지지부(652)를 포함한다. 이와 같이 피가공물 유지부(651)와 원기둥형의 지지부(652)로 구성된 하부 전극(65)은, 지지부(652)가 하우징(61)의 저벽(611)에 형성된 구멍(611b)을 삽입 관통하여 배치되어, 절연체(67)를 통해 저벽(611)에 시일된 상태로 지지되어 있다. 이와 같이 하우징(61)의 저벽(611)에 지지된 하부 전극(65)은, 지지부(652)를 통해 고주파 전원(68)에 전기적으로 접속되어 있다.
하부 전극(65)을 구성하는 피가공물 유지부(651)의 상부에는, 상측이 개방된 원형상의 감합 오목부(651a)가 형성되어 있고, 상기 감합 오목부(651a)에 다공성 세라믹재에 의해 형성된 원반형의 흡착 유지 부재(653)가 감합된다. 감합 오목부(651a)에서의 흡착 유지 부재(653)의 하측에 형성되는 챔버(651b)는, 피가공물 유지부(651) 및 지지부(652)에 형성된 연통로(652a)에 의해 흡인 수단(69)에 연통되어 있다. 따라서, 흡착 유지 부재(653) 상에 피가공물을 배치하고 흡인 수단(69)을 작동하여, 연통로(652a)를 부압원에 연통함으로써 챔버(651b)에 부압이 작용하여, 흡착 유지 부재(653) 상에 배치된 피가공물이 흡인 유지된다. 또, 흡인 수단(69)을 작동하여 연통로(652a)를 대기에 개방함으로써, 흡착 유지 부재(653) 상에 흡인 유지된 피가공물의 흡인 유지가 해제된다.
하부 전극(65)을 구성하는 피가공물 유지부(651)의 하부에는, 냉각 통로(651c)가 형성되어 있다. 이 냉각 통로(651c)의 일단은 지지부(652)에 형성된 냉매 도입 통로(652b)에 연통되고, 냉각 통로(651c)의 타단은 지지부(652)에 형성된 냉매 배출 통로(652c)에 연통되어 있다. 냉매 도입 통로(652b) 및 냉매 배출 통로(652c)는, 냉매 공급 수단(70)에 연통되어 있다. 따라서, 냉매 공급 수단(70)이 작동하면, 냉매가 냉매 도입 통로(652b), 냉각 통로(651c) 및 냉매 배출 통로(652c)를 통해서 순환된다. 그 결과, 후술하는 플라즈마 처리시에 발생하는 열은 하부 전극(65)으로부터 냉매에 전달되기 때문에, 하부 전극(65)의 이상 승온이 방지된다.
상기 상부 전극(66)은, 도전성의 재료에 의해 형성되어 있고, 원반형의 가스 분출부(661)와, 상기 가스 분출부(661)의 상면 중앙부로부터 돌출되어 형성된 원기둥형의 지지부(662)를 포함한다. 이와 같이 가스 분출부(661)와 원기둥형의 지지부(662)를 포함하는 상부 전극(66)은, 가스 분출부(661)가 하부 전극(65)을 구성하는 피가공물 유지부(651)와 대향하여 배치되고, 지지부(662)가 하우징(61)의 상벽(612)에 형성된 구멍(612a)을 삽입 관통하여, 상기 구멍(612a)에 장착된 시일 부재(71)에 의해서 상하 방향으로 이동 가능하게 지지되어 있다. 지지부(662)의 상단부에는 작동 부재(663)가 부착되어 있고, 이 작동 부재(663)가 승강 구동 수단(72)에 연결되어 있다. 또한, 상부 전극(66)은, 지지부(662)를 통해 접지되어 있다.
상부 전극(66)을 구성하는 원반형의 가스 분출부(661)에는, 하면에 개구된 복수의 분출구(661a)가 형성되어 있다. 이 복수의 분출구(661a)는, 가스 분출부(661)에 형성된 연통로(661b) 및 지지부(662)에 형성된 연통로(662a)를 통해 SF6 가스 공급 수단(73) 및 C4F8 가스 공급 수단(74)에 연통되어 있다.
본 실시형태에서의 플라즈마 에칭 장치(6)는, 상기 게이트 작동 수단(63), 가스 배출 수단(64), 고주파 전원(68), 흡인 수단(69), 냉매 공급 수단(70), 승강 구동 수단(72), SF6 가스 공급 수단(73), C4F8 가스 공급 수단(74) 등을 제어하는 제어 수단(75)을 구비하고 있다. 이 제어 수단(75)에는, 가스 배출 수단(64)으로부터 하우징(61)에 의해 형성되는 밀폐 공간(61a) 내의 압력에 관한 데이터가, 냉매 공급 수단(70)으로부터 냉매 온도(즉 전극 온도)에 관한 데이터가, SF6 가스 공급 수단(73) 및 C4F8 가스 공급 수단(74)으로부터 가스 유량에 관한 데이터가 입력되고, 이들 데이터 등에 기초하여 제어 수단(75)은 상기 각 수단에 제어 신호를 출력한다.
본 실시형태에서의 플라즈마 에칭 장치(6)는 이상과 같이 구성되어 있고, 이하 전술한 바와 같이 레지스트막 피복 공정이 실시된 반도체 웨이퍼(2)를 플라즈마 에칭하고, 반도체 웨이퍼(2)를 구성하는 기능층(21)이 제거된 스트리트(23)를 따라서 디바이스(22)의 마무리 두께에 해당하는 깊이까지 에칭하여 분할홈을 형성하고, 기능층 제거 공정에서 스트리트(23)의 양측에 형성된 변질층(24)을 에칭하여 제거하는 플라즈마 에칭 공정에 관해 설명한다.
우선 게이트 작동 수단(63)을 작동하여 게이트(62)를 도 6에서 하측으로 이동시켜, 하우징(61)의 우측 측벽(614)에 형성된 개구(614a)를 개방한다. 다음으로, 도시하지 않은 반출 반입 수단에 의해 전술한 레지스트막 피복 공정이 실시된 반도체 웨이퍼(2)를, 개구(614a)로부터 하우징(61)에 의해 형성되는 밀폐 공간(61a)에 반송하고, 하부 전극(65)을 구성하는 피가공물 유지부(651)의 흡착 유지 부재(653) 상에, 반도체 웨이퍼(2)를 구성하는 실리콘 기판(20)의 이면(20b)측을 배치한다. 이 때, 승강 구동 수단(72)을 작동하여 상부 전극(66)을 상승시켜 놓는다. 그리고, 흡인 수단(69)을 작동하여 전술한 바와 같이 챔버(651b)에 부압을 작용함으로써, 흡착 유지 부재(653) 상에 배치된 반도체 웨이퍼(2)는 흡인 유지된다. 따라서, 흡착 유지 부재(653) 상에 유지된 반도체 웨이퍼(2)는, 기능층(21)의 표면에 스트리트(23)를 제외한 영역에 피복된 포토레지스트막(5)이 상측이 된다.
이와 같이 반도체 웨이퍼(2)가 흡착 유지 부재(653) 상에 흡인 유지되었다면, 게이트 작동 수단(63)을 작동하여 게이트(62)를 도 6에서 상측으로 이동시켜, 하우징(61)의 우측 측벽(614)에 형성된 개구(614a)를 폐쇄한다. 그리고, 승강 구동 수단(72)을 작동하여 상부 전극(66)을 하강시켜, 상부 전극(66)을 구성하는 가스 분출부(661)의 하면과, 하부 전극(65)을 구성하는 피가공물 유지부(651)에 유지된 포토레지스트막(5)을 접착한 반도체 웨이퍼(2)의 상면 사이의 거리를, 플라즈마 에칭 처리에 적합한 정해진 전극간 거리(예컨대 10mm)에 위치시킨다.
다음으로, 가스 배출 수단(64)을 작동하여 하우징(61)에 의해 형성되는 밀폐 공간(61a) 내를 진공 배기한다. 밀폐 공간(61a) 내를 진공 배기했다면, 우선 상기 기능층 제거 공정에서 스트리트(23)의 양측에 형성된 변질층(24)을 에칭하여 제거하는 변질층 제거 공정을 실시한다.
변질층 제거 공정을 실시하기 위해서는, SF6 가스 공급 수단(73)을 작동하여 플라즈마 발생용의 SF6 가스를 상부 전극(66)에 공급한다. SF6 가스 공급 수단(73)으로부터 공급된 SF6 가스는, 지지부(662)에 형성된 연통로(662a) 및 가스 분출부(661)에 형성된 연통로(661b)를 통해서 복수의 분출구(661a)로부터, 하부 전극(65)의 흡착 유지 부재(653) 상에 유지된 반도체 웨이퍼(2)를 구성하는 기능층(21)(표면에 스트리트(23)를 제외한 영역에 포토레지스트막(5)이 피복되어 있음)을 향해서 분출된다. 그리고, 밀폐 공간(61a) 내를 정해진 가스 압력(예컨대 20 Pa)으로 유지한다. 이와 같이, 플라즈마 발생용의 SF6 가스를 공급한 상태로, 고주파 전원(68)으로부터 하부 전극(65)에, 예컨대 100 W의 고주파 전력을 인가하고, 상부 전극(66)에, 예컨대 2000 W의 고주파 전력을 인가한다. 이에 따라, 하부 전극(65)과 상부 전극(66) 사이의 공간에 SF6 가스로 이루어진 등방성을 갖는 플라즈마가 발생하고, 이 플라즈마화한 활성 물질이 상기 기능층 제거 공정을 실시함으로써, 스트리트(23)를 따라서 기능층(21)이 제거된 실리콘 기판(20)에 작용하기 때문에, 도 7의 (a)에 나타낸 바와 같이 기능층 제거 공정에서 스트리트(23)의 양측에 형성된 변질층(24)이 에칭되어 제거된다.
또한, 상기 변질층 제거 공정은, 예컨대 이하의 조건으로 행해진다.
밀폐 공간(61a) 내의 압력 : 20 Pa
고주파 전력 : 하부 전극 : 100 W, 상부 전극 : 2000 W
SF6 가스 공급량 : 1.5 리터/분
에칭 처리 시간 : 1분
전술한 변질층 제거 공정을 실시했다면, 계속해서 반도체 웨이퍼(2)를 플라즈마 에칭하고, 반도체 웨이퍼(2)를 구성하는 기능층(21)이 제거된 스트리트(23)를 따라서 디바이스(22)의 마무리 두께에 해당하는 깊이까지 에칭하여 분할홈을 형성하는 분할홈 형성 공정을 실시한다.
분할홈 형성 공정은, SF6 가스 공급 수단(73)과 C4F8 가스 공급 수단(74)을 교대로 작동하여, 플라즈마 발생용의 SF6 가스와 C4F8 가스를 상부 전극(66)에 공급한다. SF6 가스 공급 수단(73)으로부터 공급된 SF6 가스와, C4F8 가스 공급 수단(74)으로부터 공급된 C4F8 가스는, 지지부(662)에 형성된 연통로(662a) 및 가스 분출부(661)에 형성된 연통로(661b)를 통해서, 복수의 분출구(661a)로부터 하부 전극(65)의 흡착 유지 부재(653) 상에 유지된 반도체 웨이퍼(2)를 구성하는 기능층(21)(표면에 스트리트(23)를 제외한 영역에 포토레지스트막(5)이 피복되어 있음)을 향해서 교대로 분출된다. 그리고, 밀폐 공간(61a) 내를 정해진 가스 압력(예컨대 20 Pa)으로 유지한다. 이와 같이, 플라즈마 발생용의 SF6 가스와 C4F8 가스를 교대로 공급한 상태로, 고주파 전원(68)으로부터 하부 전극(65)에, 예컨대 50 W의 고주파 전력을 인가하고, 상부 전극(66)에, 예컨대 3000 W의 고주파 전력을 인가한다. 이에 따라, 하부 전극(65)과 상부 전극(66) 사이의 공간에 SF6 가스와 C4F8 가스로 이루어진 이방성을 갖는 플라즈마가 발생하고, 이 플라즈마화한 활성 물질이 변질층 제거 공정을 실시함으로써, 스트리트(23)의 양측에 형성된 변질층(24)이 에칭되어 제거된 실리콘 기판(20)에 작용하기 때문에, 도 7의 (b)에 나타낸 바와 같이 실리콘 기판(20)에는 이면(20b)을 향해서 분할홈(200)이 형성된다. 이 분할홈(200)의 깊이는, 예컨대 350 ㎛로 설정되어 있다.
또한, 상기 분할홈 형성 공정은, 예컨대 이하의 조건으로 행해진다.
밀폐 공간(61a) 내의 압력 : 20 Pa
고주파 전력 : 하부 전극 : 50 W, 상부 전극 : 3000 W
SF6 가스 공급량 : 1.0 리터/분
C4F8 가스 공급량 : 0.7 리터/분
SF6 가스 공급 간격 : 2초 간격으로 1초간 공급
C4F8 가스 공급 간격 : 1초 간격으로 2초간 공급
에칭 처리 시간 : 20분
전술한 플라즈마 에칭 공정을 실시했다면, 주지의 포토레지스트막 리무버를 이용하여, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면에 스트리트(23)를 제외한 영역에 피복된 포토레지스트막(5)을 제거하는 레지스트막 제거 공정을 실시한다.
다음으로, 상기 포토레지스트막(5)이 제거된 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 보호 부재를 접착하는 보호 부재 접착 공정을 실시한다. 즉, 도 8에 나타낸 바와 같이 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에, 보호 부재로서의 보호 테이프(8)를 접착한다. 또한, 보호 테이프(8)는, 본 실시형태에서는 두께가 100 ㎛인 폴리염화비닐(PVC)로 이루어진 시트형 기재의 표면에, 아크릴 수지계의 풀이 두께 5 ㎛ 정도 도포되어 있다.
다음으로, 보호 부재 접착 공정이 실시된 반도체 웨이퍼(2)를 구성하는 실리콘 기판(20)의 이면(20b)을 연삭하여, 실리콘 기판(20)을 디바이스(22)의 마무리 두께로 형성함으로써 분할홈(200)을 표출시켜, 반도체 웨이퍼(2)를 개개의 디바이스(22)로 분할하는 이면 연삭 공정을 실시한다. 이 이면 연삭 공정은, 도 9의 (a)에 나타내는 연삭 장치(9)를 이용하여 실시한다. 도 9의 (a)에 나타내는 연삭 장치(9)는, 피가공물을 유지하는 척 테이블(91)과, 상기 척 테이블(91)에 유지된 피가공물의 피가공면을 연삭하는 연삭 수단(92)을 구비하고 있다. 척 테이블(91)은, 상면에 피가공물을 흡인 유지하여 도 9의 (a)에서 화살표 91a로 나타내는 방향으로 회전된다. 연삭 수단(92)은, 스핀들 하우징(921)과, 상기 스핀들 하우징(921)에 회전 가능하게 지지되고 도시하지 않은 회전 구동 기구에 의해서 회전되는 회전 스핀들(922)과, 상기 회전 스핀들(922)의 하단에 장착된 마운터(923)와, 상기 마운터(923)의 하면에 부착된 연삭 휠(924)을 구비하고 있다. 이 연삭 휠(924)은, 원판형의 베이스(925)와, 상기 베이스(925)의 하면에 고리형으로 장착된 연삭 지석(926)을 포함하며, 베이스(925)가 마운터(923)의 하면에 체결 볼트(927)에 의해 부착되어 있다.
전술한 연삭 장치(9)를 이용하여 이면 연삭 공정을 실시하기 위해서는, 도 9의 (a)에 나타낸 바와 같이, 척 테이블(91)의 상면(유지면)에, 전술한 보호 부재 접착 공정이 실시된 반도체 웨이퍼(2)의 보호 테이프(8)측을 배치한다. 그리고, 도시하지 않은 흡인 수단에 의해서, 척 테이블(91) 상에 반도체 웨이퍼(2)를 보호 테이프(8)를 통해 흡착 유지한다(웨이퍼 유지 공정). 따라서, 척 테이블(91) 상에 유지된 반도체 웨이퍼(2)는, 실리콘 기판(20)의 이면(20b)이 상측이 된다. 이와 같이 척 테이블(91) 상에 반도체 웨이퍼(2)를 흡인 유지했다면, 척 테이블(91)을 화살표 91a로 나타내는 방향으로 300 rpm으로 회전시키면서, 연삭 수단(92)의 연삭 휠(924)을 도 9의 (a)에서 화살표 924a로 나타내는 방향으로, 예컨대 6000 rpm으로 회전시켜 연삭 지석(926)을, 피가공면인 반도체 웨이퍼(2)를 구성하는 실리콘 기판(20)의 이면(20b)에 접촉시키고, 연삭 휠(924)을, 도 9의 (a)에서 화살표 924b로 나타낸 바와 같이 하측으로 정해진 연삭 이송 속도로 디바이스의 마무리 두께(예컨대 300 ㎛)가 될 때까지 연삭한다. 그 결과, 도 9의 (b)에 나타낸 바와 같이 반도체 웨이퍼(2)를 구성하는 실리콘 기판(20)의 이면(20b)에 분할홈(200)이 표출되고, 도 9의 (c)에 나타낸 바와 같이 반도체 웨이퍼(2)는 분할홈(200)이 형성된 스트리트를 따라서 개개의 디바이스(22)로 분할된다. 이와 같이 스트리트를 따라서 분할된 디바이스(22)는, 상기 기능층 제거 공정에서 스트리트(23)의 양측에 형성된 변질층(24)이 플라즈마 에칭 공정의 변질층 제거 공정을 실시함으로써 에칭되어 제거되어 있기 때문에, 항절 강도를 향상시킬 수 있다.
전술한 이면 연삭 공정을 실시했다면, 개개의 디바이스(22)로 분할된 반도체 웨이퍼(2)를 구성하는 기판(20)의 이면(20b)을 고리형의 프레임에 장착된 점착 테이프의 표면에 접착하고, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 접착된 보호 부재를 박리하는 웨이퍼 지지 공정을 실시한다. 즉, 도 10에 나타낸 바와 같이 개개의 디바이스(22)로 분할된 반도체 웨이퍼(2)를 구성하는 기판(20)의 이면(20b)측을 고리형의 프레임(F)에 장착된 점착 테이프(T)에 접착한다. 따라서, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 접착되어 있는 보호 테이프(8)는 상측이 된다. 그리고, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면(21a)에 접착되어 있는 보호 부재로서의 보호 테이프(8)를 박리한다. 이와 같이 하여 고리형의 프레임(F)에 장착된 점착 테이프(T)에 접착된 개개의 디바이스(22)로 분할된 반도체 웨이퍼(2)는, 다음 공정인 픽업 공정에 반송된다.
또한, 전술한 실시형태에서는, 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면에 피복된 포토레지스트막(5)을 제거한 후에, 보호 테이프(8)를 접착하여 이면 연삭 공정을 실시한 예를 나타냈지만, 포토레지스트막(5)의 상면에 보호 테이프를 접착하여 이면 연삭 공정을 실시하고, 상기 웨이퍼 지지 공정에서 반도체 웨이퍼(2)를 구성하는 기능층(21)의 표면으로부터 보호 테이프와 함께 포토레지스트막(5)을 제거해도 좋다.
2 : 반도체 웨이퍼 20 : 기판
21 : 기능층 22 : 디바이스
23 : 스트리트 3 : 보호막 피복 장치
31 : 스피너 테이블 32 : 액상 수지 공급 노즐
4 : 레이저 가공 장치 41 : 레이저 가공 장치의 척 테이블
42 : 레이저 광선 조사 수단 5 : 포토레지스트막
6 : 플라즈마 에칭 장치 65 : 하부 전극
66 : 상부 전극 73 : SF6 가스 공급 수단
74 : C4F8 가스 공급 수단 8 : 보호 테이프
9 : 연삭 장치 91 : 연삭 장치의 척 테이블
92 : 연삭 수단 F : 고리형의 프레임
T : 점착 테이프

Claims (4)

  1. 기판의 표면에 적층된 기능층에 의해서 디바이스가 형성된 웨이퍼를, 상기 디바이스를 구획하는 복수의 스트리트를 따라서 분할하는 웨이퍼의 가공 방법으로서,
    웨이퍼에 형성된 스트리트를 따라서 웨이퍼를 구성하는 기능층의 표면측으로부터 레이저 광선을 조사하여, 스트리트를 따라서 기능층을 제거하는 기능층 제거 공정과,
    기능층 제거 공정이 실시된 웨이퍼를 구성하는 기능층의 표면에서의 스트리트를 제외한 영역에 레지스트막을 피복하는 레지스트막 피복 공정과,
    상기 레지스트막 피복 공정이 실시된 웨이퍼에 대하여 플라즈마 에칭함으로써 상기 웨이퍼의 기판에 분할홈을 형성하는 공정으로서, 상기 기능층 제거 공정에서 레이저 광선이 조사됨으로써 스트리트의 상면에 형성된 변질층을, 등방성을 갖는 플라즈마에 의해 에칭하여 제거하고, 상기 변질층이 제거된 후에, 이방성을 갖는 플라즈마에 의해 기능층 및 상기 변질층이 제거된 스트리트를 따라서 디바이스의 마무리 두께에 해당하는 깊이까지 에칭하여 분할홈을 형성하는 플라즈마 에칭 공정과,
    상기 플라즈마 에칭 공정이 실시된 웨이퍼를 구성하는 기능층의 표면에 보호 부재를 접착하는 보호 부재 접착 공정과,
    상기 보호 부재 접착 공정이 실시된 웨이퍼를 구성하는 기판의 이면을 연삭하여, 기판을 디바이스의 마무리 두께로 형성함으로써 상기 분할홈을 표출시켜 웨이퍼를 개개의 디바이스로 분할하는 이면 연삭 공정
    을 포함한 것을 특징으로 하는 웨이퍼의 가공 방법.
  2. 제1항에 있어서, 상기 플라즈마 에칭 공정은, SF6을 이용하여 스트리트의 상면에 형성된 변질층을 에칭 제거하는 변질층 제거 공정과, SF6와 C4F8을 교대로 이용하여 상기 분할홈을 형성하는 분할홈 형성 공정을 포함하는 것인 웨이퍼의 가공 방법.
  3. 제1항 또는 제2항에 있어서, 상기 기능층 제거 공정을 실시하기 전에, 웨이퍼를 구성하는 기능층의 표면에 액상 수지를 도포하여 보호막을 형성하는 보호막 형성 공정을 더 포함하고, 상기 기능층 제거 공정을 실시한 이후 레지스트막 피복 공정을 실시하기 전에, 상기 보호막을 제거하는 웨이퍼의 가공 방법.
  4. 제1항 또는 제2항에 있어서, 상기 이면 연삭 공정을 실시한 후에,
    웨이퍼를 구성하는 기판의 이면을 고리형의 프레임에 장착된 점착 테이프의 표면에 접착하고, 웨이퍼를 구성하는 기능층의 표면에 접착된 보호 부재를 박리하는 웨이퍼 지지 공정을 더 포함하는 웨이퍼의 가공 방법.
KR1020130137434A 2012-11-22 2013-11-13 웨이퍼의 가공 방법 KR102044042B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-256603 2012-11-22
JP2012256603A JP6166034B2 (ja) 2012-11-22 2012-11-22 ウエーハの加工方法

Publications (2)

Publication Number Publication Date
KR20140066093A KR20140066093A (ko) 2014-05-30
KR102044042B1 true KR102044042B1 (ko) 2019-11-12

Family

ID=50728318

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130137434A KR102044042B1 (ko) 2012-11-22 2013-11-13 웨이퍼의 가공 방법

Country Status (4)

Country Link
US (1) US9379015B2 (ko)
JP (1) JP6166034B2 (ko)
KR (1) KR102044042B1 (ko)
TW (1) TWI616942B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103077951B (zh) * 2013-01-09 2016-03-30 苏州晶方半导体科技股份有限公司 Bsi图像传感器的晶圆级封装方法
US9312177B2 (en) * 2013-12-06 2016-04-12 Applied Materials, Inc. Screen print mask for laser scribe and plasma etch wafer dicing process
JP6328522B2 (ja) * 2014-08-21 2018-05-23 株式会社ディスコ 保護膜被覆方法および保護膜被覆装置
JP6395586B2 (ja) * 2014-12-15 2018-09-26 株式会社ディスコ 被加工物の分割方法
DE102015100783A1 (de) * 2015-01-20 2016-07-21 Infineon Technologies Ag Verfahren zum Zertrennen eines Wafers und Halbleiterchip
JP2016207737A (ja) * 2015-04-17 2016-12-08 株式会社ディスコ 分割方法
JP6560969B2 (ja) * 2015-12-01 2019-08-14 株式会社ディスコ ウエーハの分割方法
JP2017107921A (ja) * 2015-12-07 2017-06-15 株式会社ディスコ ウエーハの加工方法
JP2017163069A (ja) * 2016-03-11 2017-09-14 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6604476B2 (ja) * 2016-03-11 2019-11-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP2017163070A (ja) * 2016-03-11 2017-09-14 パナソニックＩｐマネジメント株式会社 素子チップおよびその製造方法
JP6767814B2 (ja) * 2016-09-05 2020-10-14 株式会社ディスコ パッケージデバイスチップの製造方法
JP6719825B2 (ja) * 2016-10-12 2020-07-08 株式会社ディスコ 研削装置及びウェーハの加工方法
JP6837709B2 (ja) * 2016-10-14 2021-03-03 株式会社ディスコ デバイスウェーハのレーザ加工方法
JP6765949B2 (ja) * 2016-12-12 2020-10-07 株式会社ディスコ ウェーハの加工方法
JP2019079884A (ja) * 2017-10-23 2019-05-23 株式会社ディスコ ウェーハの加工方法
TWI797154B (zh) * 2018-01-31 2023-04-01 日商三星鑽石工業股份有限公司 膜剝離機構及基板裂斷系統
JP7142236B2 (ja) * 2018-03-28 2022-09-27 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP7109862B2 (ja) * 2018-07-10 2022-08-01 株式会社ディスコ 半導体ウェーハの加工方法
JP7154697B2 (ja) * 2018-08-13 2022-10-18 株式会社ディスコ 被加工物の加工方法
JP7138001B2 (ja) * 2018-09-20 2022-09-15 株式会社ディスコ 加工条件選定方法
JP7138534B2 (ja) * 2018-10-09 2022-09-16 株式会社ディスコ ウェーハの加工方法
JP7171138B2 (ja) * 2018-12-06 2022-11-15 株式会社ディスコ デバイスチップの製造方法
US20200194270A1 (en) * 2018-12-13 2020-06-18 Asm Technology Singapore Pte Ltd Plasma chemical processing of wafer dies
US10818551B2 (en) * 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
JP7387227B2 (ja) * 2019-10-07 2023-11-28 株式会社ディスコ ウェーハの加工方法
JP2021136248A (ja) * 2020-02-21 2021-09-13 株式会社ディスコ デバイスウェーハの加工方法
JP2022052821A (ja) 2020-09-24 2022-04-05 株式会社ディスコ デバイスチップの製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040161940A1 (en) 2003-02-13 2004-08-19 Toshiharu Daii Semiconductor wafer processing method
JP2005353935A (ja) 2004-06-14 2005-12-22 Disco Abrasive Syst Ltd ウエーハの加工方法
US20060154447A1 (en) 2005-01-13 2006-07-13 Yoshimasa Kushima Method for manufacturing semiconductor device
JP2006332078A (ja) * 2005-05-23 2006-12-07 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
US20090191690A1 (en) 2004-11-01 2009-07-30 Xsil Technology Limited Increasing Die Strength by Etching During or After Dicing
US20110312157A1 (en) 2010-06-22 2011-12-22 Wei-Sheng Lei Wafer dicing using femtosecond-based laser and plasma etch
JP2012124211A (ja) * 2010-12-06 2012-06-28 Panasonic Corp 半導体ウェハのダイシングライン加工方法および半導体チップの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP4840174B2 (ja) * 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP2009021476A (ja) 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd ウエーハの分割方法
JP5122911B2 (ja) * 2007-10-25 2013-01-16 株式会社ディスコ 半導体デバイスの製造方法
JP2009182178A (ja) * 2008-01-31 2009-08-13 Disco Abrasive Syst Ltd デバイスの製造方法
JP2012023085A (ja) * 2010-07-12 2012-02-02 Disco Abrasive Syst Ltd 光デバイスウエーハの加工方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040161940A1 (en) 2003-02-13 2004-08-19 Toshiharu Daii Semiconductor wafer processing method
JP2005353935A (ja) 2004-06-14 2005-12-22 Disco Abrasive Syst Ltd ウエーハの加工方法
US20090191690A1 (en) 2004-11-01 2009-07-30 Xsil Technology Limited Increasing Die Strength by Etching During or After Dicing
US20060154447A1 (en) 2005-01-13 2006-07-13 Yoshimasa Kushima Method for manufacturing semiconductor device
JP2006332078A (ja) * 2005-05-23 2006-12-07 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
US20110312157A1 (en) 2010-06-22 2011-12-22 Wei-Sheng Lei Wafer dicing using femtosecond-based laser and plasma etch
JP2012124211A (ja) * 2010-12-06 2012-06-28 Panasonic Corp 半導体ウェハのダイシングライン加工方法および半導体チップの製造方法

Also Published As

Publication number Publication date
JP2014107283A (ja) 2014-06-09
TW201421559A (zh) 2014-06-01
KR20140066093A (ko) 2014-05-30
US20140141596A1 (en) 2014-05-22
TWI616942B (zh) 2018-03-01
JP6166034B2 (ja) 2017-07-19
US9379015B2 (en) 2016-06-28

Similar Documents

Publication Publication Date Title
KR102044042B1 (ko) 웨이퍼의 가공 방법
TWI732790B (zh) 晶圓的分割方法
JP5331500B2 (ja) ウエーハの処理方法
JP2012023085A (ja) 光デバイスウエーハの加工方法
JP2017107921A (ja) ウエーハの加工方法
JP2009043992A (ja) ウエーハの加工方法
KR102044043B1 (ko) 웨이퍼의 가공 방법
JP2005252126A (ja) ウエーハの加工方法
JP2016018881A (ja) ウエーハの加工方法
US11133186B2 (en) Processing method of workpiece
JP2014120494A (ja) ウエーハの加工方法
TW201917783A (zh) 晶圓加工方法
TWI780318B (zh) 晶圓的加工方法
CN110364482B (zh) 晶片的加工方法
JP2003197569A (ja) 半導体チップの製造方法
JP7171138B2 (ja) デバイスチップの製造方法
JP2018207010A (ja) デバイスチップの製造方法
JP7104559B2 (ja) 被加工物の加工方法
JP4731244B2 (ja) ウエーハの分割方法
JP2020061494A (ja) ウェーハの加工方法
US11456213B2 (en) Processing method of wafer
TW202414548A (zh) 器件晶圓之加工方法
JP2023092654A (ja) 被加工物の加工方法
JP2023172142A (ja) チップの製造方法
JP2023038555A (ja) 基板の分割方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant