KR101915370B1 - 라인들을 정확하게 컷팅하기 위한 그래포-에피택셜 유도성 자기 조립의 사용 - Google Patents

라인들을 정확하게 컷팅하기 위한 그래포-에피택셜 유도성 자기 조립의 사용 Download PDF

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Abstract

기판 상에 패터닝된 토포그래피를 형성하기 위한 방법이 제공된다. 기판에는 초기에 맨 위에 형성된 노출된 복수의 라인들이 제공된다. 방법의 실시예는, 복수의 라인들 바로 위에 놓이는 제1 유도성 자기 조립(DSA, directed self-assembly) 패턴을 정렬하고 준비하는 단계, 및 복수의 라인들 내에 컷들의 제1 세트를 형성하기 위하여 제1 DSA 패턴을 전사하는 단계를 포함한다. 실시예는 그 위에 형성된 콧들의 제1 세트를 갖는 복수의 라인들 바로 위에 놓인 제2 DSA 패턴을 정렬하고 준비하는 단계, 및 복수의 라인들 내에 컷들의 제2 세트를 형성하기 위하여 제2 DSA 패턴을 전사하는 단계를 더 포함한다. 제1 DSA 패턴 및 제2 DSA 패턴 각각은, 복수의 라인들의 개별적 라인 사이의 간격의 0.9 내지 1.1배인 특징적 치수(Lo) 및 육방밀집(HCP, hexagonal close-packed) 형태를 갖는 블록 공중합체를 포함한다.

Description

라인들을 정확하게 컷팅하기 위한 그래포-에피택셜 유도성 자기 조립의 사용{USE OF GRAPHO-EPITAXIAL DIRECTED SELF-ASSEMBLY TO PRECISELY CUT LINES}
본 출원은 2013년 10월 20자로 각각 출원된, 공동 계류중인 미국 가 특허출원 제61/893,277호 및 제61/893,275호의 우선권 및 이익을 주장하며, 이로써 그 개시내용은 전체가 인용에 의해 본 명세서에 포함된다.
이 발명은 블록 공중합체(BCP, block copolymer)들의 유도성 자기 조립(DSA, directed self-assembly), 및 이들을 라인 구조들에서 컷 패턴들의 어레이들을 만드는데 사용하는 것과 관련된다.
집적 회로(IC, integrated circuit) 패턴들의 밀도 스케일링에 대한 제한들 중 하나는 2개 라인 단부들 사이의 거리이다. 기본적으로, 이 구조는 임계 회로 패턴들에서 다른 피쳐들과 동일한 광학적 스케일링(예를 들어, 라인의 임계 치수)을 따르지 않는다. 따라서, 산업 분야는 라인 단부들을 서로 더 가깝게 하는 더 나은 방법들을 항상 찾고 있다. 45 nm 노드 정도에서 시작하여, 복수의 IC 제조사들은 제1 리소그래픽 패턴을 사용하여 라인들이 생성된 더블 패터닝 방식을 시작하였고, 그 후, 제2 리소그래픽 단계 동안에 생성된 트렌치들 또는 홀들과 유사한 구조들을 가지고 컷팅되는 더블 패터닝 방식을 시작하였다.
리소그래피에서, 규칙적 구조들의 생성은 다양한 애플리케이션들을 갖는다. 비용 관점에서, 구조들이 주어진 면적 내로 더 조밀하게 팩킹될수록, 디바이스를 제조하는 것은 더 저렴해진다. 패터닝된 재료의 조밀한 어레이를 생성하는데 있어서 주요 단계들 중 하나는 조밀하게 팩킹된 라인들의 어레이를 컷팅하는 것이다.
도 1a는 기판(18) 상에 현재 존재하는(existing) 토포그래피(20)를 구성하는, 조밀하게 팩킹된 라인들(10)의 어레이를 도시한다. 도 1b는 그 후 라인들(10)을 컷팅하기 위한 표준 수단을 도시하는데, 즉, 토포그래피(20) 위에 도포된 포토레지스트(14)에 트렌치(12)가 패터닝된다. 도 1c는 컷팅된 라인들(10')의 결과적인 어레이(60)를 도시한다. 그러나, 우리가 스케일링의 방향을 계속 나아감에 따라, 트렌치 패턴의 프린팅의 리소그래피는 광학적으로 달성할 수 있는 것의 한계들에 도달한다. 이것은 이접 라인들을 위한 단부간 간격에 대한 제한, 및 이들 라인들을 포함하는 회로들의 팩킹 밀도의 전체적인 감소를 초래한다.
따라서, 더 작은 컷팅된 공간들이 생성되도록 허용하기 위한 수단, 그리고 이상적으로, 덜 비싸고 덜 임계적인 리소그래피를 요구해야 하는 컷들을 만들기 위한 수단이 필요하다.
기판 상에 패터닝된 토포그래피를 형성하기 위한 방법이 제공된다. 기판에는 초기에 맨 위에 형성된 복수의 라인들이 제공된다. 방법의 실시예는, 복수의 라인들 상에 제1 평탄화층을 도포하는 단계, 제1 평탄화층 위에 제1 반사방지층을 도포하는 단계, 제1 반사방지층 위에 제1 방사선 감응 재료층을 도포하는 단계, 및 제1 방사선 감응 재료 패턴을 형성하기 위하여, 제1 방사선 감응 재료층을 패터닝하는 단계를 포함한다. 그 패턴은 그 후, 복수의 라인들을 부분적으로 노출시키기 위하여 제1 반사방지층 및 제1 평탄화층을 에칭함으로써, 제1 평탄화층에 전사되고, 복수의 라인들의 노출된 부분들은 제1 노출된 라인 부분들을 형성하며, 유도성 자기 조립(DSA)을 위한 제1 템플릿에 의해 둘러싸이는 제1 노출된 라인 부분들을 남기기 위하여, 제1 방사선 감응 재료 패턴 및 제1 반사방지층의 임의의 남아있는 부분들은 스트립핑된다. 선택적으로, 제1 노출된 라인 부분들 또는 제1 템플릿의 적어도 하나의 표면 특성을 변경하기 위하여, 제1 노출된 라인 부분들, 또는 제1 템플릿, 또는 제1 노출된 라인 부분들 및 제1 템플릿 모두는 처리된다. 제1 노출된 라인 부분들을 커버하기 위하여, 제1 템플릿은 제1 블록 공중합체(BCP)로 채워지며, 자기 조립을 제1 노출된 라인 부분들과 동일선상에 있도록 만들기 위하여, 제1 템플릿 내에 제1 블록 공중합체(BCP)는 어닐링된다. 방법의 실시예는, 제1 노출된 라인 부분들 바로 위에 놓이는 제1 유도성 자기 조립(DSA) 패턴을 노출시키기 위하여 어닐링된 BCP를 현상하는 단계, 제1 노출된 라인 부분들에서 라인 컷들의 제1 세트를 형성하기 위하여, 마스크로서 제1 DSA 패턴을 사용하여 제1 노출된 라인 부분들을 에칭하는 단계, 및 기판으로부터 제1 DSA 패턴을 스트립핑하는 단계를 더 포함한다.
추가적 실시예에서, 단계들은 라인 컷들의 제2 세트를 형성하기 위하여 내부에 라인 컷들의 제1 세트가 형성된 복수의 라인들에 대해 반복될 수 있다. 다른 추가적 실시예에서, 제1 템플릿 및/또는 제2 템플릿의 처리는 그것의 개별적인 측벽 표면들을 각각 제1 블록 공중합체(BCP) 또는 제2 블록 공중합체(BCP)의 소수 위상(minority phase) 또는 다수 위상(majority phase) 중 하나에 의하여 습윤되기에 적합하게 만든다. 처리가 측벽 표면들을 BCP의 소수 위상에 의한 습윤에 적합하게 만드는 경우, 템플릿의 폭은, 템플릿의 측벽 상의 BCP의 소수 위상에 의하여 형성되는 습윤층의 2개 두께들 더하기 BCP의 특징적 치수(Lo)의 1.5 내지 2.0배이다. 처리가 측벽 표면들을 BCP의 다수 위상에 의한 습윤에 적합하게 만드는 경우, 템플릿의 폭은, BCP의 특징적 치수(Lo)의 0.7 내지 1.0배이다.
방법의 다른 실시예는, 복수의 라인들 바로 위에 놓이는 제1 DSA 패턴을 정렬(aling)하고 준비하는 단계, 복수의 라인들에 컷들의 제1 세트를 형성하기 위하여 제1 DSA 패턴을 전사하는 단계, 내부에 컷들의 제1 세트가 형성된 복수의 라인들 바로 위에 제2 DSA 패턴을 정렬하고 준비하는 단계, 및 복수의 라인들에 컷들의 제2 세트를 형성하기 위하여 제2 DSA 패턴을 전사하는 단계를 포함한다. 제1 DSA패턴 및 제2 DSA 패턴 각각은, 복수의 라인들의 개별적 라인들 사이에 간격의 0.9 내지 1.1배인 특징적 치수(Lo) 및 육방밀집(HCP, hexagonal close-packed) 형태를 갖는 블록 공중합체를 포함한다.
이 명세서의 일부분을 구성하고 명세서에 통합되는 첨부 도면들은, 본 발명의 실시예들을 예시하며, 상기 주어진 발명에 대한 일반적 설명 및 하기 주어지는 실시예들에 대한 상세한 설명과 함께, 본 발명의 원리들을 설명하는 역할을 한다.
도 1a-1c는 종래 기술에 따른, 라인들의 어레이, 라인들의 컷팅을 위한 패터닝된 레지스트, 및 컷팅된 라인들의 결과적인 어레이를 개략적으로 도시한다.
도 2a-2b는 단일 하드마스크를 사용하여, 컷팅을 위해 라인들로의 액세스를 허용하기 위하여 홀들을 형성하기 위한 그래포-에피택시(grapho-epitaxy) 접근법을 단면도로 개략적으로 도시한다.
도 3a-3f는 2개의 하드마스크를 사용하여, 컷팅을 위해 라인들로의 액세스를 허용하기 위하여 홀들을 형성하기 위한 대안적인 그래포-에피택시 접근법을 단면도로 개략적으로 도시한다.
도 4는 그래포-에피택셜 템플릿의 종단(termination)을 개략적 상면도로 도시한다.
도 5a-5l는 발명에 따른, 유도성 자기 조립을 사용하여 라인들을 패터닝하기 위한 방법의 실시예를 개략적 단면도로 도시한다.
도 6은 BCP의 육방밀집 형태의 개략적 도면이다.
도 7은 BCP의 소수 위상에 의한 우선적 습윤의 경우에, 도 6의 형태를 위한 치수적 고려사항들을 개략적으로 도시한다.
도 8은 BCP의 다수 위상에 의한 우선적 흡윤의 경우에, 도 6의 형태를 위한 치수적 고려사항들을 개략적으로 도시한다.
도 9는 BCP의 Lo가 다수 위상 습윤 경우에 라인들의 피치(pitch)에 매칭되는 패턴의 레이아웃을 개략적으로 도시한다.
도 10은 제1 DSA 단계 이후에 도 9의 레이아웃에서 홀들이 형성되는 방식을 개략적으로 도시한다.
도 11은 제1 DSA 단계에 의하여 생성된 홀들 사이에 완벽하게 배치된 트렌치들을 갖는 제2 트렌치 리소그래피를 개략적으로 도시한다.
도 12는 제2 DSA 단계의 결과를 개략적으로 도시한다.
도 13은 소수 위상 습윤 경우의 2개 DSA 단계 프로세스의 결과를 개략적으로 도시한다.
도 14a-14m는 발명에 따른, 유도성 자기 조립을 사용하여 라인들을 패터닝하기 위한 방법의 실시예를 개략적 단면도로 도시한다.
도 15a-15f는 라인 피쳐들의 설계를 생성하기 위한 리소/에칭/DSA/리소/에칭/DSA 흐름을 개략적 상면도로 도시한다.
라인 피쳐들을 패터닝하기 위하여 블록 공중합체의 조립을 하기 위해 그래포-에피택시 및 선택적으로 케모-에피택시(chemo-epitaxy)를 설계 및 사용하기 위한 방법들이 다양한 실시예들에서 개시된다. 그러나, 본 기술분야의 당업자는 특정 세부사항들 중 하나 이상 없이, 또는 다른 교체물 및/또는 추가적 방법들, 재료들 또는 성분들과 함께, 다양한 실시예들이 실행될 수 있다는 것일 인식할 것이다. 다른 예시로서, 잘 알려진 구조들, 재료들 또는 동작들은 본 발명의 다양한 실시예들의 양상들을 모호하기 하는 것을 방지하기 위해 상세히 도시되거나 설명되지 않는다.
유사하게, 설명을 목적으로, 전반적인 이해를 제공하기 위하여 특정 개수들, 재료들 및 구성들이 진술된다. 그렇기는 하나, 본 발명의 실시예들은 특정 세부사항들 없이도 실행될 수 있다. 뿐만 아니라, 예시적인 대표예들은 반드시 축적에 따라 도시되는 것은 아님이 이해된다.
이 명세서 전반에 걸친 "일 실시예" 또는 "실시예" 또는 그 변형들에 대한 참조는, 실시예와 관련되어 설명된 특정 피쳐, 구조, 재료, 또는 특징이 발명의 적어도 일 실시예에 포함되는 것을 의미하나, 그들이 모든 실시예에 존재하는 것을 나타내지는 않는다. 따라서, 이 명세서 전반에 걸친 다양한 위치들에서의 "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 등장은 반드시 발명의 동일한 실시예를 지칭하는 것은 아니다. 뿐만 아니라, 특정 피쳐들, 구조들, 재료들 또는 특징들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 다양한 부가적인 층들 및/또는 구조들이 다른 실시예들에 포함될 수 있고/있거나 설명된 피쳐들이 생략될 수도 있다.
부가적으로, 단수 관사("a" 또는 "an")는 명백하게 달리 진술되지 않는 한, "하나 이상"을 의미할 수 있다는 것이 이해될 것이다.
다양한 동작들은 발명을 이해하는데 가장 도움이 되는 방식으로, 차례로 복수의 별개의 동작들로서 설명될 것이다. 그러나, 설명의 순서는 이들 동작들이 반드시 순서 의존적임을 내포하는 것으로 해석되어서는 안된다. 특히, 이들 동작들은 제시 순서대로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다.
부가적인 실시예들에서 다양한 부가적인 동작들이 수행될 수 있고/있거나 설명된 동작들이 생략될 수도 있다.
이 발명은 라인들에서 컷들을 수행하기 위한 블록 공중합체들(BCPs)의 사용에 관련되며, 주어진 BCP에 대하여 피쳐들의 가장 타이트한 팩킹을 조직적으로 생성하는 방법을 상술한다. BCP들은 그러한 애플리케이션에서 사용될 수 있는데, 이는 그들이 근본적으로 초미세 치수들의 열역학적 미세 구조를 달성하기 원하기 때문이다. 전체적으로, 이 발명은 더 작은 컷 공간들이 생성되도록 허용하며, 더 적은 비용이 드는데, 이는 덜 임계적인 리소그래피가 요구될 것이기 때문이다.
더욱 구체적으로, 이 발명은 유도성 자기 조립(DSA)의 그래포-에피택셜 및 선택적으로 케모-에피택셜 애플리케이션을 사용하여 라인들을 컷팅하는 것과 관련된다. BCP들의 기본 원칙은 요구되는 기하학적 구조들을 지시하며, 따라서 2번의 프린트, 2번의 에칭, 2번의 DSA 프로세스 통합을 사용하여 달성될 수 있는 가장 타이트한 팩킹을 결정한다. 이 시스템이 타이트한 팩킹 밀도를 달성하기 위하여 적용될 때, 이것은 BCP의 특징적 길이(Lo)에 따라 피치들(x 및 y)에 있는 섬 구조들(island structures)의 어레이를 초래한다. 더 느슨한 피치 구조들은 또한 트렌치들의 간격의 적절한 선택을 통해 달성될 수 있다. 뿐만 아니라, 그 방식은 BCP들에 의하여 형성되는 실린더들을 정렬하고 앵커링(anchor)하기 위하여 결국 컷팅될 토포그래피를 사용함으로써 다른 접근법들에서 오버레이 문제들을 건너뛴다. 마침내, 본 발명은 라인들이 원하는 바에 따라 컷팅될 수 있도록, 특정 위치들에 개구들을 배치하기 위하여, 시스템에 토포그래피 및 BCP들의 기본 원칙을 레버리징(levereage)한다.
도 2a-2b에 도시된 바와 같이, 컷들의 스케일링은 BCP들의 DSA의 사용을 통해 이루어질 수 있다. 간단한 접근법은 컷팅을 위해 그 후 라인들로의 액세스를 허용할 홀들을 형성하기 위해 그래포-에피택시 구조를 사용하는 것이다.
도 2a에서, 기존의 토포그래피(20)는 기판(18) 상에 조밀하게 팩킹된 라인들(10)의 어레이로서 도시된다. 도 2b-2c에서, 토포그래피(20)는 그 후, 도 2b의 평탄화층(22)(예를 들어, 스핀 온 카본(SOC, spin-on carbon)층) 및 도 2c의 반사 방지 코팅(ARC, anti-reflective coating)층(24)(예를 들어, 실리콘 ARC)을 포함하는, 듀얼층 BARC(bottom anti-reflective coating)(26)으로 코팅된다. 대안적 실시예에서, SOC 및 SiARC 코팅 대신에 알파 탄소 코팅 및 SiON 코팅과 같이, CVD(chemical vapor deposition) 스택이 듀얼층 BARC(26) 대신에 사용된다. 도 2d에 도시된 바와 같이, 방사선 감응 재료층, 예를 들어, 포토레지스트층(28)은 그 후, BARC(26) 위에 도포되고, 그 다음, 트렌치를 개방되도록 패터닝되며, 이는 그래포-에피택시 템플릿(30)의 역할을 한다. 도 2e에 도시된 바와 같이, BCP(50)는 그 후, 템플릿(30)을 (부분적으로 또는 완전히) 채우기 위해 패터닝된 포토레지스트층(28)에 도포되며, 그 후, 그래포-에피택시 템플릿(30)이 실린더형 형태의 형성을 가이딩하는 동안 어닐링된다. 더욱 구체적으로, 어닐링은 BCP의 제1 블록(52)이 BCP의 제2 블록(54)의 매트릭스 내에 라인들(10) 위에 정렬된 복수의 실린더들(32)을 형성하게 한다. 실린더형 형태를 제거하기 위한 BCP(50)의 후속 현상은 토포그래피(20) 위에 놓이는 템플릿(30) 내에 콘택 홀들(56)을 형성한다. 이들 콘택 홀들(56)은 도 2f에 도 시된 바와 같이, 아래 놓인 토포그래피(20)의 라인들(10)을 노출시키기 위하여 BARC(26)를 통해 하향으로 에칭함으로써 전사되며, 노출된 토포그래피(20)는 그 후, 도 2g에 도시된 바와 같이, 컷팅된 라인들(10')의 어레이(60)를 형성하는데 사용된다.
도 3a-3f에서 라인들을 컷팅하기 위한 다른 접근법이 도시되며, 여기서 포토레지스트층(28)은 템플릿으로서 기능할 다른 재료를 패터닝하는데 사용된다. 예를 들어, 포토레지스트층(28)은 하드마스크로 패턴을 전사하는데 사용될 수 있으며, 그 후, 하드마스크 템플릿은 DSA 홀들의 생성을 위해 사용될 수 있다. 도 3a에 도시된 바와 같이, 스택은 라인들(10)의 어레이 위에 제1 평탄화층(22a)(예를 들어, SOC 코팅), 제1 평탄화층(22a) 위에 제1 ARC 층(24a)(예를 들어, SiARC 코팅), 제1 ARC 층(24a) 위에 제2 평탄화층(22b)(예를 들어, SOC 코팅), 및 제2 평탄화층(22b) 위에 제2 ARC층(24b)(예를 들어, SiARC 코팅)을 포함하며, 포토레지스트층(28)은 제2 ARC층(24b) 위에 도포된다. 따라서, 2개의 하드마스크 층들(26a 및 26b)이 존재한다. 도 3b은 트렌치를 개방하기 위한 포토레지스트층(28)의 패터닝을 도시하며, 이는 그 후, 제2 ARC층(24b)을 통해 그리고 제2 평탄화층(22b)에 전사된다. 도 3c는 제2 평탄화층(22b) 내의 DSA 템플릿(30)을 도시한다. 도 3d에 도시된 바와 같이, BCP(50)는 그 후, (부분적으로 또는 완전히) 템플릿(30)을 채우기 위해 패터닝된 제2 평탄화층(22b)에 도포되고, 그 후, 그래포-에피택시 템플릿(30)이 실린더형 형태의 형성을 가이딩하는 동안 어닐링된다. 도 3f에 도시된 바와 같이, 컷팅된 라인들(10')의 어레이(60)가 형성될 수 있도록, 도 3e에 도시된 바와 같이, DSA 패턴은 따라서, 라인들(10)로의 액세스를 인에이블시키기 위해 2개 하드마스크들(26a, 26b) 모두를 통해 전사되어야 할 것이다.
이들 프로세스 흐름들(도 2a-2b 및 3a-3f) 모두는 그들이 라인들의 에칭 전사 및 컷팅으로부터 DSA를 분리한다는 점에서 유사하다. 이 접근법에 대한 주요 이유들 중 하나는 토포그래피 자신 상에 발생하는 자기 조립 프로세스를 갖는 복잡성을 방지하는 것이다. 그러나, 근본적으로, 이러한 종류의 접근법으로부터의 중대한 문제가 존재한다. BCP가 토포그래피로부터 분리되기 때문에, 컷팅될 아래 놓인 토포그래피에 대해 BCP를 정렬하기 위한 유일한 수단은 템플릿을 통하는 것이다. 본 발명은 그 바로 위에 BCP를 정렬하기 위해 토포그래피를 사용하는 것과 관련된다.
도 4의 예시는 그래포-에피택셜 트렌치 템플릿의 종단을 보여준다. 트렌치 템플릿(30)와 아래 놓인 토포그래피(20) 사이의 오버레이는 x로서 도시되며, 이 오버레이는 트렌치 템플릿(30)의 단부가 위치설정될 장소를 지시한다. 결국, 이 배치는 제1 홀(1로 라벨 붙여짐)의 배치를 지시한다. 이상적으로, 트렌치 템플릿(30)의 단부는 제1 홀(1)이 제1 라인(10)의 상단 상에 완벽히 배치되도록, 배치될 것이다. 후속 홀들(2, 3, 4 등)의 배치는 BCP의 특징적 길이(Lo)에 의해 지시될 것이다. BCP의 Lo가 라인들(10)의 피치와 완벽히 매칭되는 경우, 후속 홀들은 도시된 바와 같이, 라인들의 상단 상에 완벽히 배치될 것이다. 그러나, 피치가 BCP와 라인들의 피치 사이에 완벽히 매칭된다 하더라도, BCP의 Lo의 내재적인(inherent) 배치간 변화(batch to batch variation)는 홀들의 위치의 치명적인 에러를 초래할 것이다. 원하는 피치가 32.00 nm인 것으로 가정하면, 문제의 BCP의 배치(A)는 32.00 nm의 Lo를 갖는다. 이 경우에, 시스템은 라인들 위에 홀들의 완벽한 배치를 초래할 것이다. BCP의 배치(B)가 그 후 설치되고, 이것은 32.01 nm의 Lo를 갖는다. 100개 홀들이 배치된 이후에, 100번째 홀은 1nm의 배치 에러를 가질 것이다. 오버레이를 위한 사양이 피치의 5%(또는 1.6nm)인 경우, 160개 홀들의 배치 이후에, 배치는 사양을 벗어날 것이다. 1600개 홀들 이후에, 에러는 16 nm일 것이며, 홀은 완벽히 오정렬될 것이다. 라인들이 수천개 라인들을 가질 수 있는 어레이에서 컷팅될 메모리 애플리케이션들에서, 자기 조립이 아래 놓인 패턴에 대해 불가지론적인(agnostic) 경우, BCP의 Lo의 배치 투 배치 변화는 틀림없이 실패를 초래할 것이다.
이 효과를 완화시키기 위해, 본 발명은 홀들의 배치를 앵커링하기 위해 토포그래피를 사용한다. 일반적으로 BCP들은 그들의 환경을 수용하기 위해 약간 스트레칭하는 능력을 갖는다. 이러한 스트레칭이 너무 드라마틱하지 않은 한, BCP들은 BCP의 Lo와 살짝 어울리지 않는 구성을 쉽게 채택할 수 있다. 따라서, 이것이 그 자신을 토포그래피에 부착하기 원할 그러한 방식으로 토포그래피가 만들어지는 방법이 개시된다.
도 5a-5l에 도시된 단면도에서, 피쳐들의 어레이, 구체적으로 라인들(10)은 도 5a에 도시된 바와 같이, 시작 토포그래피(20)를 제공하기 위해 반도체 웨이퍼와 같은 기판(18) 상에 패터닝되었고, 특정 위치들에서 이들 라인들(10)을 컷팅하기를 원한다. 그 때문에, 도 5b에서, 평탄화층(22)이 토포그래피(20)를 평탄화하기 위하여 도포된다. 평탄화층(22)은 예를 들어, 스핀-온 탄소층일 수 있다. 평탄화층(22)은 궁극적으로 발명의 그래포-에피택시 양상을 위한 템플릿을 형성할 것이다. 다음으로, 도 5c에 도시된 바와 같이, 실리콘 ARC와 같은 반사방지 코팅(ARC, anti-reflective coating)층(24)은 평탄화층(22)의 상단 상에 코팅된다. ARC 층(24)은 그 자체로 반사방지 코팅으로서의 역할을 하지 않을 수 있으나, 차라리 더욱 일반적으로 듀얼층 하단 ARC(BARC, bottom ARC)(26)를 제공하기 위하여 평탄화층과 결합하여 작동하는 제2 층이라는 것이 이해될 것이다. 그렇기는 하지만, 제2 층(층(24))은 제1 층(평탄화층(22))과 결합될 때, 그것이 반사방지 특성들을 제공한다는 이유로 ARC 층으로서 지칭될 수 있다. 듀얼층 BARC(26)를 형성하는 이들 층들의 광학 특성들 및 두께들은 기판 반사율이 최소화되도록 조정된다.
도 5d에 도시된 바와 같이, 방사선 감응 재료, 예를 들어, 포토레지스트(28)의 층은 코팅되고, 도 5e에 도시된 바와 같이, 이 듀얼 층 BARC(26)의 상단 상에 패터닝(이미징)되며, 도 5f에 도시된 바와 같이, 포토레지스트 이미지는 후속하여 종래의 반응성 이온 에칭(RIE, reactive ion etching) 프로세싱을 통해 평탄화층(22)에 전사되어(포토레지스트(28) 및 ARC 층(24)이 또한 제거됨), 평탄화층(22)에 템플릿(30)을 형성한다. 평탄화층(22) 내로의 에칭 깊이는 아래 놓인 기판(18)의 상부면을 노출시키도록 완전하거나, 또는 템플릿(30)의 하단에 평탄화층(22)의 일부분을 남기도록 부분적일 수 있다. 둘 중 어느 경우에든, 라인들(10)의 표면 부분들(36)은 템플릿(30)에 의해 둘러싸이는 노출된 토포그래피(20)를 드러내도록 노출된다.
도 5g에 도시된 다음 단계는 BCP의 자기 조립에 영향을 미칠, 평탄화층(22)으로 전사된 패턴의 선택적 표면 처리(34)이다. 더욱 상세히 하기에 설명되는 바와 같이, 이 처리는 몇몇 경우들에는 필요하고, 다른 경우들에는 필요치 않다. 뿐만 아니라, 표면 처리는 다른 표면들을 변화되지 않은 채로 두고 특정 표면들의 표면 특성들의 변화에 영향을 줄 수 있다. 예를 들어, 도 5g에 도시된 바와 같이, 표면 처리(34)는 라인들(10)의 노출된 표면 부분들(36)을 변경할 수 있는 한편, 템플릿(30)의 측벽들(40) 및 하부면들(42)을 변화되지 않은 채로 남겨둔다.
이러한 선택적 표면 처리 이후에, BCP(50)는 (부분적으로 또는 완전히) 템플릿(30)을 채우기 위해 도 5h에 도시된 바와 같이 패턴에 도포되며, 그 후 어닐링되어, 도 5i에 도시된 바와 같이, BCP가 실린더형 형태를 형성하도록 한다. 더욱 상세하게는, 어닐링은 BCP의 제1 블록(52)이 BCP의 제2 블록(54)의 매트릭스 내에 라인들(10) 위에 정렬된 복수의 실린더들(32)을 형성하게 한다. 도 5j에 도시된 바와 같이, 실린더형 형태, 즉, BCP(50)의 제1 블록(52)을 제거하기 위한 BCP(50)의 후속 현상은 토포그래피(20) 바로 위에 놓이는 DSA 패턴을 노출시킴으로써, 토포그래피(20)로의 접근을 허용한다. 그 후, 도 5k에 도시된 바와 같이, 아래 놓인 라인들(10)의 어레이의 적절한 컷들을 만들 수 있어, 패터닝된 토포그래피를 형성하기 위하여 회로 설계가 요구하는 바에 따라 에칭이 수행될 수 있고, 선택된 라인들(10)은 컷팅된다. 기판(18)은 그 후 도 5l에 도시된 바와 같이, 패터닝된 토포그래피, 즉, 컷팅된 라인들(10')의 어레이(60)를 드러내기 위해 스트립핑된다.
여기서, 생성된 DSA 템플릿은 토포그래피에 대한 액세스를 허용하고, 따라서 자기 조립된 홀들이 배치 에러 없이 토포그래피로 접합(graft)되도록 인에이블한다. 그 전체가 본 명세서에 인용에 의해 통합된, "Use of Topography to Direct Assembly of Block Copolymers in Grapho-Epitaxial Applications"라는 제목의 공동 계류중인 출원 13/xxx,xxx (CT-117US1)에서, 이 개념은 더욱 상세하게 설명된다. 본 발명은 이 그래포-에피택셜 및 선택적으로 케모-에피택셜한, 가이딩된 홀 접근법을 이용하여 가능한 가장 타이트한 밀도를 생성하기 위한 방법을 설명하기 위한 개념을 기반으로 한다.
트렌치 내에 가이딩된 콘택 홀들을 만들기 위한 프로세스가 상기 설명된다. 이 기법의 복수의 과정들은 이제 가능한 가장 높은 밀도의 컷들을 생성하기 위하여 결합될 것이다. 궁극적으로, 라인 컷들의 팩킹은 BCP에 의하여, 그리고 상기 논의된 개념들을 앵커링하는 토포그래피와 이들 근본적 중합체 물리학들을 결합함으로써 정의되며, 우리는 이들 구조들을 생성하기 위한 신규한 통합을 발견한다.
시작하기 위해, 우리는 먼저, 수직 실린더들을 형성하는 BCP들의 기본 원칙들 중 일부를 도입한다. 실린더 형성 BCP가 중성 표면의 상단 상에 조립되면, 도 6에 도시된 바와 같이, 이는 육방밀집(HCP) 구조, 즉, 형태를 형성한다. 점들(70)은 매트릭스 내에 형성되는 실린더들(32a, 32b)(32a,b)의 중심들을 나타내며, 모든 HCP 구조들과 유사하게, 디스플레이될 수 있는 육각형 단위 셀들의 2 종류가 존재한다. 먼저, 실린더들(32a,b) 각각 주변에 육각형(72)을 구성할 수 있으며, 이들 실린더들(32a,b)은 그 후 2-D 어레이에 완벽하게 들어맞는다. 주변 실린더들(32b)의 중심들(70)을 연결함으로써, 중앙 실린더(32a) 주변에 생성될 수 있는 제2의 더 큰 육각형(74)이 존재한다. 이 제2 육각형 구조(74)는 BCP들을 설명하는데 있어 특히 중요한데, 이는 이들 시스템들의 특징적 길이(Lo)가 이러한 중심에서 중심까지의 거리에 의해 정의되기 때문이며, 따라서, Lo는 더 큰 육각형(74)의 에지의 길이이며, 또한 중앙 실린더로부터 외부 꼭짓점들 중 임의의 것까지의 거리이기도 하다. 논의를 목적으로, 제2의 더 작은 단위 셀(육각형(72))의 에지의 길이는 α로서 정의될 것이다. α 및 Lo의 치수들은 30-60-90 트라이앵글의 특성들에 의해 관련된다. 여기서 직접 도출되지는 않으나, 2개 단위 셀들이 기하학적으로 관련되는 길이들은 다음 공식에 의해 주어진다:
Figure 112016048218172-pct00001
이 기하학적 구조는 BCP가 그 자연적 상태로 추정하고 싶어하는 상태를 지시한다. 이것은 BCP가 그 어셈블리가 가이딩됨에 따라 이 구조를 유지하도록 허용되는 경우, 가장 낮은 가능한 패턴 결함이 획득되도록, 중합체의 최저 자유 에너지 구성과 동일시한다. 이것은 리소그래피 프로세싱을 위해 정의된 바와 같은, 그리고 본 발명에 대한 Lo는 결정학(crystallography)의 목적으로 정의된 바와 같은 Lo와 상이하다는 것의 주목을 내포한다. 예를 들어, 결정학에서, Lo는 x-레이의 산란을 야기하는 실린더들의 평면들 사이의 거리(즉, 도 7에서 1.5 x α)로서 정의될 수 있다. 리소그래피에서, BCP의 특징적 치수(Lo)는 홀들 사이의 중심 간 거리로서 정의된다. 따라서, 차 정의들은 다음과 관련된다: Lo(리소그래피) = 2/√3 x Lo(결정학) = 1.1547 x Lo(결정학)
구조의 조립을 가이딩하기 위하여 트렌치 템플릿을 사용하는 문맥에서, 2개 경우들이 고려된다. 각각의 경우에, 공통 BCP, 즉, 폴리(스티렌)-b-폴리(메틸 메타크릴레이트)(PS/PMMA)가 예로서 사용되는데, 여기서 PMMA는 소수 실린더형 형성 위상(minority cylindrical-forming phase)이다. 제1 경우에, 템플릿들의 벽들은 BCP 실린더를 형성할 소수 위상에 대해 우선적인데, 즉, PMMA 위상을 우선적으로 습윤할 것이다. 제2 경우에, 템플릿의 벽들은 매트릭스를 형성할 다수 위상에 대해 우선적인데, 즉, PS 위상을 우선적으로 습윤할 것이다. 도 7은 제1 경우에 대해 치수적 고려사항들을 제공하며, 도 8은 제2 경우에 대해 치수적 고려사항들을 제공한다.
트렌치 템플릿의 임계 치수(CD)는 비아 어레이들이 얼마나 타이트하게 팩킹되는지를 지시할 것이다. 제1 경우에, 트렌치가 HCP 구조를 모방하게 하는 이상적인 방식은, PMMA 습윤된 벽들이 HCP 어레이에서 인접한 홀들의 중심에 대응하도록 배치되는 것이다. 이 경우에 트렌치 CD는 2개의 PMMA 습윤층들의 거리 + 3α이다. Lo의 관점에서 이 치수를 변환하는 것은, 2개의 PMMA 습윤층들의 거리 + 3배의 Lo의 제곱근과 동일한 트렌치의 CD를 제공할 것이다.
제2 경우에, 트렌치가 HCCP 구조를 모방하게 하는 이상적인 방식은 지그 재그 형상의 트렌치이다. 그러한 구조의 생성은 매우 유별난 것이기 때문에, 가장 단순한 비슷한 것은 지그 재그 트렌치와 동일한 평균 폭을 갖는 균일한 폭의 트렌치를 끌어내는 것이다. 다시, 기하학적 구조에 의해, 이 트렌치는 α의 3/2, 또는 2배의 Lo로 나눈 3의 제곱근이다. 습윤층에 의해 요구되는 추가의 공간은 없는데, 이는 다수 위상이 트렌치의 층을 습윤시키기 때문이라는 것에 또한 주목한다. 이 구현예에 의하여 요구되는 트렌치는 제1 경우의 트렌치보다 상당히 더 좁다.
홀들의 조밀한 팩킹(그리고 이에 따라 컷들의 가장 조밀한 밀도)을 얻기 위해, 리소/에칭/DSA/리소/에칭/DSA 흐름을 따르는 통합이 완료된다. 패턴의 레이아웃 관점에서, 도 9에 개략적으로 도시된 바와 같이, BCP의 Lo는 컷팅될 라인들(10)의 피치에 매칭되어야 하며, 이 사실은 y-방향으로 달성될 수 있는 가장 타이트한 피치를 정의한다. 트렌치의 CD는 중합체 Lo의 3배의 제곱근의 절반, 또는 0.866Lo이다. 프로세스 흐름은 2개 과정들을 포함하기 때문에, (0.866Lo와 동일한 치수의 트렌치를 또한 요구할) 제2 과정에 대해 충분한 공간이 남겨져야하며, 따라서 이 타이트한 팩킹은 트렌치들 사이에 그렇게 많은 공간을 요구할 것이다.
도 10은 홀들이 형성될 방법을 보여준다. 제한이 아닌 예시를 목적으로, 홀의 CD는 Lo/2인 것으로 보여진다. 이것은 반드시 소수 위상인 BCP의 프랙션(fraction)에 CD가 좌우되는 경우인 것은 아니며, BCP가 실린더형 구조를 채택할 부피율(volume fraction) 범위가 존재하나, 소수 위상의 30%인 BCP에 대해, 이것은 일반적으로 실험적으로 지속되는 것으로 밝혀졌다. 컷팅될 라인들이 라인 공간과 동일한 경우, 홀들은 라인들과 동일한 치수를 가질 것이다. 이것이 그 경우라면, 라인들을 컷팅하기 위하여, 그들을 라인 컷팅을 위해 충분히 크게 하기 위해 DSA 홀 치수들을 (예를 들어, 에칭 프로세스를 통해) 파기시키는(blow out) 것이 요구될 수 있다.
이 단계에 이어, 도 11에 도시된 바와 같이, 제2 트렌치 리소그래피로 시작하는 프로세스의 제2 과정이 요구될 것이다. 트렌치들은 통상적으로 제1 과정에서 생성된 홀들 사이에 완전히 배치되며, 홀들은 포토레지스트에 의해 보호된다. 제2 DSA 단계들은 그 후, 도 12에 도시된 바와 같이 위치된 홀들을 초래한다.
이 프로시져로부터 초래되는 그리드는 Lo x 0.866 Lo이며, 컷들의 극도로 조밀한 팩킹이다. Lo x Lo의 어레이는 과정 1에서의 트렌치들 사이의 공간을 1.134 x Lo이도록 증가시킴으로써, 용이하게 생성된다는 것에 또한 유념할 수 있다. 이러한 방식으로, 제1 과정에서 홀들의 중심간 간격은 2Lo이며, 이는 제2 과정 이후에 Lo의 피치 상의 홀들을 초래할 것이다.
소수-위상 습윤 트렌치가 다수 위상 습윤 트렌치 대신에 사용되는 경우, 이전에 도출된 바와 같이, 최적의 어셈블리를 만드는데 요구되는 트렌치의 CD는 2개의 소수 위상 습윤층들의 폭 + 3배 Lo의 제곱근이다. 전형적 치수들에 대해, 이것은 가이딩 트렌치의 CD에 대해 2Lo의 대략적 값을 초래한다. 상기 완료된 것과 유사한 분석에 비견하여, 이 경우에 생성될 수 있는 가장 타이트한 그리드는 대략 1.25Lo x Lo인 것으로 밝혀졌다. 이것은 도 13에 예시된다. 제2 과정으로부터의 트렌치는 2Lo이도록 요구되고, 이것은 제1 과정에서 생성된 홀들 중 어느 것이든 커버하지 않아야 하며, 따라서 제1 패턴의 홀들 사이의 간격을 정의한다. 홀들이 다시 치수가 Lo/2인 경우(실제로, 이들은 다수 습윤 경우에보다 더 작은 것인데, 이는 소수 위상의 부분적 체적이 트렌치의 벽을 습윤시킬 것이기 때문이나, Lo/2 경험 법칙(rule of thumb)이 여전히 사용될 것이다), 제1 홀들 사이의 피치는 2-과정 피치 1.25Lo를 만드는 2.5Lo이다.
상기 레이아웃 조직을 웨이퍼 상의 실제 구조로 만들기 위해, 도 14a-14m의 프로세스 흐름이 이어질 수 있다. 도 14a에서, 라인 어레이 또는 토포그래피(20)는 라인들(10) 사이에 Lo와 함께 형성된다. 도 14b에서, 제1 평탄화층(22a) 및 제1 ARC 층(24a)을 포함하는 제1 듀얼층 BARC(26a)이 형성되며, 제1 방사선 감응 재료 층(28a), 예를 들어, 포토레지스트가 상부에 도포되고, 라인들(10)에 직교하는 제1 복수의 트렌치 템플릿들(30a)로 패터닝되며, 각각의 템플릿 CD는 √3/2 * Lo (= 0.866 Lo)이고, 템플릿 사이의 공간은 또한 √3/2 * Lo (= 0.866 Lo)이다. 도 14c에 도시된 바와 같이, 패턴은 그 후 제1 평탄화층(22a)에 전사된다.
도 14d에 도시된 바와 같이, 제1 DSA 과정이 그 후 수행된다. 이것은 BCP(50)로 트렌치 템플릿들(30a)을 채우는 것과, 그 후, BCP의 소수 위상이 BCP의 다수 위상의 매트릭스 내에 라인들(10) 위에 정렬된 제1 복수의 실린더들(32a)을 형성하게 하도록 어닐링하는 것을 포함한다. 실린더들(32a)은 Lo/2의 CD를 갖는다. 선택적으로, 브러쉬 코팅은 초기 트렌치 템플릿 패턴의 치수들에 대한 약간의 조정을 요구할 수 있으나, 트렌치 템플릿들(30a)의 측벽들은 측벽들이 다수 위상에 끌어당겨지게(attractive) 하기 위하여, BCP의 다수 위상으로, 예를 들어, PS-OH 중합체로 브러쉬 코팅될 수 있다. 대안적으로, 템플릿들(30a)은 예를 들어, 측벽들이 BCP의 소수 위상에 덜 끌어당겨지게 하기 위하여 및/또는 토포그래피가 소수 위상에 더 끌어당겨지게 하기 위하여, 그 표면 특성을 변경하기 위해 다른 화학적 처리들을 겪을 수 있다.
도 14e에 도시된 바와 같이, BCP(50)는 그 후 실린더형 형태를 제거하여 토포그래피(20) 바로 위에 놓이는 제1 DSA 패턴을 노출시키도록 현상된다. 선택적으로, 도 14f에 도시된 바와 같이, DSA 패턴의 홀들의 CD를 Lo/2보다 더 크게, 라인들(10)의 CD까지, 또는 심지어 그보다 크도록 증가시키기 위하여 에칭 단계가 수행될 수 있다. 제1 DSA 패턴은 그 후, 라인들(10)을 컷팅하기 위하여 토포그래피(20)로 전사된다. 도 14g에 도시된 바와 같이, 남아 있는 BCP(50) 및 제1 평탄화층(22a)은 라인들(10)이 컷팅된 이후에 스트립핑되어, 컷팅된 라인들(10')의 어레이(60)로서 토포그래피(20)를 남긴다.
단계들은 그 후, 제2 DSA 패턴을 위해 반복된다. 도 14h에서, 제2 평탄화층(22b) 및 제2 ARC층(24b)을 포함하는 제2 듀얼층 BARC(26b)이 형성되며, 제2 방사선 감응 재료 층(28b), 예를 들어, 포토레지스트가 상부이 도포되고, 라인들(10')에 직교하는 제2 복수의 트렌치 템플릿들(30b)로 패터닝되며, 각각의 템플릿 CD는 √3/2 * Lo (= 0.866 Lo)이고, 템플릿들 사이의 공간은 또한 √3/2 * Lo (= 0.866 Lo)이다. 트렌치 템플릿들(30b)은 트렌치 템플릿들(30a)이 위치설정된 위치로부터 0.866 Lo만큼 오프셋되어, 트렌치 템플릿들(30b)은 라인들(10') 내의 컷들 사이에 위치설정된다. 도 14i에 도시된 바와 같이, 패턴은 그 후 제2 평탄화층(22b)에 전사된다.
도 14j에 도시된 바와 같이, 제2 DSA 과정이 그 후 수행된다. 이것은 BCP(50)고 트렌치 템플릿들(30b)을 채우는 것, 및 그 후, BCP의 소수 위상이 BCP의 다수 위상의 매트릭스 내에 라인들(10') 위에 정렬된 제2 복수의 실린더들(32b)을 형성게 하기 위하여 어닐링하는 것을 포함한다. 실린더들(32b)은 Lo/2의 CD를 갖는다. 선택적으로, 브러쉬 코팅은 초기 트렌치 템플릿 패턴의 치수들에 대한 약간의 조정을 요구할 수 있으나, 트렌치 템플릿들(30b)의 측벽들은 측벽들이 다수 위상에 끌어당겨지게 하기 위하여, BCP의 다수 위상으로, 예를 들어, PS-OH 중합체로 브러쉬 코팅될 수 있다. 대안적으로, 템플릿들(30b)은 예를 들어, 측벽들이 BCP의 소수 위상에 덜 끌어당겨지게 하기 위하여 및/또는 토포그래피가 소수 위상에 더 끌어당겨지게 하기 위하여, 그 표면 특성을 변경하기 위해 다른 화학적 처리들을 겪을 수 있다.
도 14k에 도시된 바와 같이, BCP(50)는 그 후 실린더형 형태를 제거하여 토포그래피(20) 바로 위에 놓이는 제2 DSA 패턴을 노출시키도록 현상된다. 선택적으로, 도 14l에 도시된 바와 같이, DSA 패턴의 홀들의 CD를 Lo/2보다 더 크게, 라인들(10')의 CD까지, 또는 심지어 그보다 크도록 증가시키기 위하여 에칭 단계가 수행될 수 있다. 제2 DSA 패턴은 그 후, 두번 라인들(10')을 컷팅하기 위하여 토포그래피(20)로 전사된다. 도 14m에 도시된 바와 같이, 남아 있는 BCP(50) 및 제2 평탄화층(22b)은 라인들(10')이 컷팅된 이후에 스트립핑되어, 컷팅된 라인들(10'')의 어레이(60')로서 토포그래피(20)를 남긴다.
또한 도 14f 및 14l의 선택적 단계들과 관련하여, 에칭은 (라인들이 피치의 절반에 있는 것으로 가정하면) 홀들이 라인들보다 사이즈가 더 크도록, 홀들을 그들이 단독으로 DSA를 사용할 때보다 살짝 더 크게 하도록 설계된다. 라인들이 확실히 피치의 절반 미만인 경우, 이들 단계들은 필수적이지 않을 수 있다. 대안적으로, 소수 위상의 부피율이 더 큰 BCP가 사용되는(그러나, 여전히 위상도(phase diagram)의 실린더 형성 부분에 남아있는) 경우, 홀들은 더 클 수 있고, 이들 단계들을 요구하지 않을 수 있다.
컷들의 초고밀도를 달성하기 위하여, 다수 위상은 트렌치 템플릿의 벽을 습윤시켜야 한다. PS-PMMA BCP에서, PS-습윤 템플릿 측벽을 달성하기 위한 일 실시예는 PS-OH 브러쉬 재료로 트렌치를 코팅하는 것이다. 이 재료는 패터닝된 트렌치의 CD를 살짝 변경할 것이며, 따라서 트렌치는 초기에 더 크게(초과 질량체를 수용하기 위해 √3/2*Lo보다 살짝 더 크게) 만들어질 필요가 있을 것이다. 처리 이후에 결과적인 트렌치는 그 후, 임계 트렌치 CD에 있을 것이다.
본 발명은 종래의 리소그래피, 측벽 스페이서 프로세스들, 또는 더 작은 트렌치들을 만들기 위한 수축 기법들과 종래의 리소그래피의 조합, 예컨대 ALD 칼라(collar)들 또는 포토레지스트에 트렌치들을 수축시키기 위하여 알려진 RELACS 또는 SAFIER와 같은 재료를 성장시키는 것을 포함하는, 트렌치 템플릿들을 형성하기 위한 다양한 방법들의 사용을 고려한다. 수축된 트렌치는 그 후, 그래포-에피택셜 템플릿로서의 역할을 할 아래 놓인 평탄화층(SOC 층)에 전사될 수 있다. 초기 트렌치들은 또한 트렌치 CD들을 감소시키기 위하여 알려진 에칭 기법들의 사용을 통해 수축될 수 있다.
결국, 그러한 타이트하게 팩킹된 라인 컷들의 어레이의 생성은 다양한 상이한 애플리케이션들에서 유용할 수 있는 패터닝된 아일랜드(island)들의 고도로 조밀한 어레이의 생성을 허용한다.
특정 값들이 본 명세서에서 제공되었으나, 발명이 그렇게 제한되는 것은 아님이 인식될 수 있다. 예를 들어, 트렌치 템플릿이 BCP의 소수 위상에 의한 습윤에 적합하고, BCP가 육방밀집(HCP) 형태를 갖는 경우, 템플릿의 폭은 BCP의 특징적 치수(Lo)의 1.5 내지 2.0 배 + 템플릿의 측벽들 상의 BCP의 소수 위상에 의하여 형성된 습윤층의 2개 두께들일 수 있다. 추가적 예로서, 템플릿의 폭은 BCP의 특징적 치수(Lo)의 1.73배 + 습윤층의 2개 두께들일 수 있다. 뿐만 아니라, 라인 컷들의 제1 세트와 라인 컷들의 제2 세트 사이의 간격은 BCP의 특징적 치수(Lo)의 1 내지 1.5배, 예를 들어, Lo의 1.2 내지 1.3배, 그리고 추가적 예로서, Lo의 1.25배일 수 있다.
대안적으로, 트렌치 템플릿이 BCP의 다수 위상에 의한 습윤에 적합하고, BCP가 육방밀집(HCP) 형태를 갖는 경우, 템플릿의 폭은 BCP의 특징적 치수(Lo)의 0.7 내지 1.0배일 수 있다. 추가적 예로서, 템플릿의 폭은 BCP의 특징적 치수(Lo)의 0.866배일 수 있다. 뿐만 아니라, 라인 컷들의 제1 세트와 라인 컷들의 제2 세트 사이의 간격은 BCP의 특징적 치수(Lo)의 0.7 내지 1.3배, 예를 들어, Lo의 0.8 내지 1배, 그리고 추가적 예로서, Lo의 0.866배일 수 있다.
또한, BCP는, 본 발명에 대하여 육방밀집(HCP) 형태, 및 복수의 라인들의 개별적 라인들 사이의 원하는 간격의 0.9 내지 1.1배인 특징적 치수(Lo), 그리고 가장 바람직하게는 복수의 라인들의 개별적 라인들 사이의 원하는 간격과 동일한 특징적 치수(Lo)를 갖도록 선택될 수 있다.
상기 강조된 기법은 또한 이것은 로직, 메모리 또는 다른 라인 설계들과 호환 가능하게 하기 위하여 복수의 방식들로 변형될 수 있다. 예를 들어, 예를 들어, 도 15f의 패턴을 만들기 위해, 도 15a-15e에 도시된 바와 같이, 라인들(100)을 컷팅하기 위하여 리소/에칭/DSA/리소/에칭/DSA 흐름이 사용될 수 있다. 도 15a에서, 템플릿들의 제1 세트(110)가 형성되고, 뒤이어 템플릿들(110) 내의 실린더들(120)을 형성하기 위하여 도 15b의 제1 DSA가 후속된다. 트렌치 길이들은 더 짧을 수 있는데, 이는 제1 DSA 패턴이 단지 라인들 중 일부를 컷팅하기 위하여 사용될 것이기 때문이다. 제1 DSA 패턴은 그 후, 도 15c에 도시된 바와 같이 라인 컷들의 일부분을 만들기 위해, 현상되고, 라인들(100)로 전사된다. 도 15d에 도시된 바와 같이, 템플릿들의 제2 세트(130)가 그 후 형성되고, 뒤이어 템플릿들(130) 내의 실린더들(140)을 형성하기 위하여 도 15e의 제2 DSA가 후속된다. 제2 DSA 패턴은 그 후, 도 15f에 도시된 바와 같이 라인 컷들의 나머지 부분을 만들기 위해, 현상되고, 라인들(100)로 전사된다.
프로세스가 가능한 가장 조밀한 아일랜드들의 어레이를 생성하도록 설계되는 도 14a-14m의 실시예에서, 거의 무한한 트렌치들이 최소 거리(√3 * Lo)만큼 분리된 2개의 개체군(population)들로서 패터닝되었다. 그러한 방식은 다음과 같은 더욱 간단한 방식으로 보여질 수 있다: (1) 트렌치들의 패턴 개체군 A, (2) 전사 개체군 A, (3) 원하는 양만큼 오프셋된 패턴, 및 트렌치들의 패턴 개체군 B, (4) 전사 개체군 B. 도 15a-15f의 라인 패턴 접근법에서, 개체군들 A 및 B에서 거의 무한한 트렌치들만을 갖는 대신, 무한한 트렌치들은 더 짧은 트렌치들(또는 홀들)로 분해되고, 무한한 트렌치들이 점유한 동일한 트랙들에 배치된다. 더 짧은 트렌치들의 한 장점은 표면 상호작용들과 관련된다. 시뮬레이션들에서, 측벽 및 토포그래피와의 상호작용은 하부 기판과의 상호작용보다 더 강력한 영향력을 갖는 것으로 밝혀졌다. 따라서, 이러한 더 짧은 트렌치 구조들에 대해, BCP가 이러한 입장(footing)에 대해 불가지론적이도록, 포토레지스트와의 토포그래피 상호작용을 정확하게 조정함으로써, 패턴 해상도 문제들로 인하여 발생하는 입장은 완화될 수 있다. 유사하게, 테더링(tethering) 토포그래피가 정확하게 생성되는 경우, 그래픽 패턴에서의 오정렬은 또한 교정될 수 있다.
본 발명은 발명의 하나 이상의 실시예들에 대한 설명에 의해 예시되었고, 이들 실시예들은 상당히 상세하게 설명되었으나, 실시예들은 어떠한 제한적인 방식으로도 첨부된 청구항들의 범위를 그러한 세부사항들로 제한하도록 의도되지 않는다. 부가적인 대안들, 장점들 및/또는 수정들이 본 기술분야의 당업자들에게 쉽게 나타날 것이다. 예를 들어, 실린더들이 그들의 상단 위 대신 라인들 사이에 놓이도록 템플릿 토포그래피 및 표면들을 제어하는 것이 가능할 수 있다. 그 최광위의 양상들에서 발명은 도시되고 설명된 특정 세부사항들, 전형적 장치와 방법, 및 예시적인 예들로 제한되지 않는다. 따라서, 일반적 발명의 개념의 범위를 벗어나지 않고 그러한 세부사항들로부터의 변경이 이루어질 수 있다.

Claims (22)

  1. 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법에 있어서,
    맨 위에 복수의 라인들이 형성된 기판을 제공하는 단계;
    상기 복수의 라인들 상에 제1 평탄화층을 도포하는 단계;
    상기 제1 평탄화층 위에 제1 반사방지층을 도포하는 단계;
    상기 제1 반사방지층 위에 제1 방사선 감응 재료층을 도포하는 단계;
    제1 방사선 감응 재료 패턴을 형성하기 위하여, 상기 제1 방사선 감응 재료층을 패터닝하는 단계;
    상기 복수의 라인들을 부분적으로 노출시키기 위하여 상기 제1 반사방지층 및 제1 평탄화층을 에칭함으로써, 상기 제1 방사선 감응 재료 패턴을 상기 제1 평탄화층에 전사하는 단계로서, 상기 복수의 라인들의 노출된 부분들은 제1 노출된 라인 부분들을 형성하는 것인, 상기 제1 방사선 감응 재료 패턴을 전사하는 단계;
    유도성 자기 조립(DSA, directed self-assembly)을 위한 제1 템플릿에 의해 둘러싸이는 상기 제1 노출된 라인 부분들을 남기기 위하여, 상기 제1 방사선 감응 재료 패턴 및 상기 제1 반사방지층의 임의의 남아있는 부분들을 스트립핑하는 단계;
    상기 제1 노출된 라인 부분들 또는 상기 제1 템플릿의 적어도 하나의 표면 특성을 변경시키기 위하여, 상기 제1 노출된 라인 부분들의 돌출된 표면들, 또는 상기 제1 템플릿의 돌출된 표면들, 또는 상기 제1 노출된 라인 부분들의 돌출된 표면들과 상기 제1 템플릿의 돌출된 표면들 모두를 선택적으로 그리고 화학적으로 처리하는 단계;
    상기 제1 노출된 라인 부분들을 커버하기 위하여, 제1 블록 공중합체(BCP, block copolymer)로 상기 제1 템플릿을 채우는 단계;
    상기 제1 노출된 라인 부분들에 맞추어(alignment) 자기 조립되도록, 상기 제1 템플릿 내의 상기 제1 블록 공중합체(BCP)를 어닐링하는 단계;
    상기 제1 노출된 라인 부분들 바로 위에 놓이는 제1 유도성 자기 조립(DSA) 패턴을 노출시키기 위하여 상기 어닐링된 제1 블록 공중합체(BCP)를 현상하는 단계;
    상기 제1 노출된 라인 부분들에서 라인 컷들의 제1 세트를 형성하기 위하여, 마스크로서 상기 제1 유도성 자기 조립(DSA) 패턴을 사용하여 상기 제1 노출된 라인 부분들을 에칭하는 단계; 및
    상기 기판으로부터 상기 제1 유도성 자기 조립(DSA) 패턴을 스트립핑하는 단계
    를 포함하는, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 템플릿은, 상기 제1 블록 공중합체(BCP)의 다수 위상(majority phase)에 의한 습윤보다 상기 제1 블록 공중합체(BCP)의 소수 위상(minority phase)에 의한 습윤을 더 끌어당기고, 상기 제1 블록 공중합체(BCP)는 육방밀집(HCP, hexagonal close-packed) 형태를 갖는 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  3. 제2항에 있어서,
    상기 제1 템플릿의 폭은, 상기 제1 블록 공중합체(BCP)의 특징적 치수(Lo)의 1.5 내지 2.0배 + 상기 제1 템플릿의 측벽들 상의 상기 제1 블록 공중합체(BCP)의 소수 위상에 의해 형성된 습윤층의 2개의 두께들인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 제1 템플릿은, 상기 제1 블록 공중합체(BCP)의 소수 위상에 의한 습윤보다 상기 제1 블록 공중합체(BCP)의 다수 위상에 의한 습윤을 더 끌어당기고, 상기 제1 블록 공중합체(BCP)는 육방밀집(HCP) 형태를 갖는 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  5. 제4항에 있어서,
    상기 제1 템플릿의 폭은, 상기 제1 블록 공중합체(BCP)의 특징적 치수(Lo)의 0.7 내지 1.0배인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  6. 제1항에 있어서,
    내부에 상기 라인 컷들의 제1 세트가 형성된 상기 복수의 라인들 상의 제2 평탄화층을 도포하는 단계;
    상기 제2 평탄화층 위에 제2 반사방지층을 도포하는 단계;
    상기 제2 반사방지층 위에 제2 방사선 감응 재료층을 도포하는 단계;
    제2 방사선 감응 재료 패턴을 형성하기 위하여 상기 제2 방사선 감응 재료층을 패터닝하는 단계;
    상기 복수의 라인들을 부분적으로 노출시키기 위하여 상기 제2 반사방지층 및 제2 평탄화층을 에칭함으로써, 상기 제2 방사선 감응 재료 패턴을 상기 제2 평탄화층에 전사하는 단계로서, 상기 복수의 라인들의 노출된 부분들은 제2 노출된 라인 부분들을 형성하는 것인, 상기 제2 방사선 감응 재료 패턴을 전사하는 단계;
    유도성 자기 조립(DSA)을 위한 제2 템플릿에 의하여 둘러싸이는 상기 제2 노출된 라인 부분들을 남기기 위하여, 상기 제2 방사선 감응 재료 패턴 및 상기 제2 반사방지층의 임의의 남아있는 부분들을 스트립핑하는 단계;
    상기 제2 노출된 라인 부분들 또는 상기 제2 템플릿의 적어도 하나의 표면 특성을 변경하기 위하여, 상기 제2 노출된 라인 부분들, 또는 상기 제2 템플릿, 또는 상기 제2 노출된 라인 부분들과 상기 제2 템플릿 모두를 선택적으로 처리하는 단계;
    상기 제2 노출된 라인 부분들을 커버하기 위하여, 상기 제2 템플릿을 제2 블록 공중합체(BCP)로 채우는 단계;
    상기 제2 노출된 라인 부분들에 맞추어 자기 조립되도록, 상기 제2 템플릿 내의 상기 제2 블록 공중합체(BCP)를 어닐링하는 단계;
    상기 제2 노출된 라인 부분들 바로 위에 놓이는 제2 유도성 자기 조립(DSA) 패턴을 노출시키기 위하여, 상기 어닐링된 제2 블록 공중합체(BCP)를 현상하는 단계;
    상기 제2 노출된 라인 부분들 내에 라인 컷들의 제2 세트를 형성하기 위하여, 마스크로서 상기 제2 유도성 자기 조립(DSA) 패턴을 사용하여 상기 제2 노출된 라인 부분들을 에칭하는 단계; 및
    상기 기판으로부터 상기 제2 유도성 자기 조립(DSA) 패턴을 스트립핑하는 단계
    를 더 포함하는, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  7. 제6항에 있어서,
    상기 제2 템플릿은, 상기 제2 블록 공중합체(BCP)의 다수 위상에 의한 습윤보다 상기 제2 블록 공중합체(BCP)의 소수 위상에 의한 습윤을 더 끌어당기고, 상기 제2 블록 공중합체(BCP)는 육방밀집(HCP) 형태를 갖는 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  8. 제7항에 있어서,
    상기 제2 템플릿의 폭은, 상기 제2 블록 공중합체(BCP)의 특징적 치수(Lo)의 1.5 내지 2.0배 + 상기 제2 템플릿의 측벽들 상의 상기 제2 블록 공중합체(BCP)의 소수 위상에 의해 형성되는 습윤층의 2개 두께들인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  9. 제6항에 있어서,
    상기 제2 템플릿은, 상기 제2 블록 공중합체(BCP)의 소수 위상에 의한 습윤보다 상기 제2 블록 공중합체(BCP)의 다수 위상에 의한 습윤을 더 끌어당기고, 상기 제2 블록 공중합체(BCP)는 육방밀집(HCP) 형태를 갖는 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  10. 제9항에 있어서,
    상기 제2 템플릿의 폭은, 상기 제2 블록 공중합체(BCP)의 특징적 치수(Lo)의 0.7 내지 1.0배인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  11. 제6항에 있어서,
    상기 제1 템플릿은 상기 제1 블록 공중합체(BCP)의 다수 위상에 의한 습윤보다 상기 제1 블록 공중합체(BCP)의 소수 위상에 의한 습윤을 더 끌어당기고, 상기 제2 템플릿은 상기 제2 블록 공중합체(BCP)의 다수 위상에 의한 습윤보다 상기 제2 블록 공중합체(BCP)의 소수 위상에 의한 습윤을 더 끌어당기고, 상기 제1 블록 공중합체(BCP) 및 상기 제2 블록 공중합체(BCP)는 육방밀집(HCP) 형태를 가지며,
    상기 라인 컷들의 제1 세트와 상기 라인 컷들의 제2 세트 사이의 간격은, 상기 제1 블록 공중합체(BCP) 또는 제2 블록 공중합체(BCP)의 특징적 치수(Lo)의 1 내지 1.5배인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  12. 제11항에 있어서,
    상기 라인 컷들의 제1 세트와 상기 라인 컷들의 제2 세트 사이의 간격은, 상기 제1 블록 공중합체(BCP) 또는 제2 블록 공중합체(BCP)의 특징적 치수(Lo)의 1.2 내지 1.3배인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  13. 제6항에 있어서,
    상기 제1 템플릿은 상기 제1 블록 공중합체(BCP)의 소수 위상에 의한 습윤보다 상기 제1 블록 공중합체(BCP)의 다수 위상에 의한 습윤을 더 끌어당기고, 상기 제2 템플릿은 상기 제2 블록 공중합체(BCP)의 소수 위상에 의한 습윤보다 상기 제2 블록 공중합체(BCP)의 다수 위상에 의한 습윤을 더 끌어당기고, 상기 제1 블록 공중합체(BCP) 및 상기 제2 블록 공중합체(BCP)는 육방밀집(HCP) 형태를 가지며,
    상기 라인 컷들의 제1 세트와 상기 라인 컷들의 제2 세트 사이의 간격은, 상기 제1 블록 공중합체(BCP) 또는 제2 블록 공중합체(BCP)의 특징적 치수(Lo)의 0.7 내지 1.3배인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  14. 제13항에 있어서,
    상기 라인 컷들의 제1 세트와 상기 라인 컷들의 제2 세트 사이의 간격은, 상기 제1 블록 공중합체(BCP) 또는 제2 블록 공중합체(BCP)의 특징적 치수(Lo)의 0.8 내지 1배인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  15. 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법에 있어서,
    맨 위에 노출된 복수의 라인들이 형성된 기판을 제공하는 단계;
    상기 복수의 라인들 바로 위에 놓이는 제1 유도성 자기 조립(DSA) 패턴을 정렬하고 준비하는 단계;
    상기 복수의 라인들에 컷들의 제1 세트를 형성하기 위하여, 상기 제1 유도성 자기 조립(DSA) 패턴을 전사하는 단계;
    상기 컷들의 제1 세트가 내부에 형성된 상기 복수의 라인들 바로 위에 놓이는 제2 유도성 자기 조립(DSA) 패턴을 정렬하고 준비하는 단계; 및
    상기 복수의 라인들에 컷들의 제2 세트를 형성하기 위하여, 상기 제2 유도성 자기 조립(DSA) 패턴을 전사하는 단계
    를 포함하며,
    상기 제1 유도성 자기 조립(DSA) 패턴 및 제2 유도성 자기 조립(DSA) 패턴 각각은, 상기 복수의 라인들의 개별적 라인들 사이의 간격의 0.9 내지 1.1배인 특징적 치수(Lo) 및 육방밀집(HCP) 형태를 갖는 블록 공중합체를 포함하고,
    상기 컷들의 제1 세트와 상기 컷들의 제2 세트 사이의 간격은, 상기 복수의 라인들의 개별적인 라인들 사이의 간격의 0.8 내지 0.9배인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  16. 제15항에 있어서,
    상기 제1 유도성 자기 조립(DSA) 패턴 및 제2 유도성 자기 조립(DSA) 패턴 각각은, 상기 복수의 라인들의 개별적 라인들 사이의 간격과 동일한 특징적 치수(Lo)를 갖는 블록 공중합체를 포함하는 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  17. 제15항에 있어서,
    상기 컷들의 제1 세트와 상기 컷들의 제2 세트 사이의 간격은, 상기 복수의 라인들의 개별적인 라인들 사이의 간격보다 작은 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  18. 삭제
  19. 삭제
  20. 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법에 있어서,
    (a) 맨 위에 복수의 라인들이 형성된 기판을 제공하는 단계;
    (b) 상기 복수의 라인들 상에 평탄화층을 도포하는 단계;
    (c) 상기 평탄화층 위에 반사방지층을 도포하는 단계;
    (d) 상기 반사방지층 위에 방사선 감응 재료층을 도포하는 단계;
    (e) 방사선 감응 재료 패턴을 형성하기 위하여 상기 방사선 감응 재료층을 패터닝하는 단계;
    (f) 상기 복수의 라인들을 부분적으로 노출시키기 위해 상기 반사방지층 및 평탄화층을 에칭함으로써, 상기 방사선 감응 재료 패턴을 상기 평탄화층에 전사하는 단계로서, 상기 복수의 라인들의 노출된 부분들은 노출된 라인 부분들을 형성하는 것인, 상기 방사선 감응 재료 패턴을 전사하는 단계;
    (g) 유도성 자기 조립(DSA, 유도성 자기 조립)을 위한 템플릿에 의해 둘러싸이는 상기 노출된 라인 부분들을 남기기 위하여, 상기 방사선 감응 재료 패턴 및 상기 반사방지층의 임의의 남아있는 부분들을 스트립핑하는 단계;
    (h) 상기 템플릿의 적어도 하나의 표면 특성을 변경시키기 위하여 상기 템플릿의 돌출된 표면을 화학적으로 처리하는 단계;
    (i) 상기 노출된 라인 부분들을 커버하기 위하여, 상기 처리된 템플릿을 상기 복수의 라인들의 개별적 라인들 사이의 간격의 0.9 내지 1.1배인 특징적 치수(Lo) 및 육방밀집(HCP) 형태를 갖는 블록 공중합체(BCP)로 채우는 단계;
    (j) 상기 노출된 라인 부분들에 맞추어 자기 조립되도록, 상기 템플릿 내의 상기 블록 공중합체(BCP)를 어닐링하는 단계;
    (k) 상기 노출된 라인 부분들 바로 위에 놓이는 유도성 자기 조립(DSA) 패턴을 노출시키기 위하여, 상기 어닐링된 블록 공중합체(BCP)를 현상하는 단계;
    (l) 상기 노출된 라인 부분들에 라인 컷들의 제1 세트를 형성하기 위하여, 마스크로서 상기 유도성 자기 조립(DSA) 패턴을 사용하여 상기 노출된 라인 부분들을 에칭하는 단계;
    (m) 상기 기판으로부터 상기 유도성 자기 조립(DSA) 패턴을 스트립핑하는 단계; 및
    (n) 단계 (b)-(m)의 첫번째 수행에 의해 형성된 상기 라인 컷들의 제1 세트로부터 오프셋된 라인 컷들의 제2 세트를 형성하기 위하여, 단계 (b)-(m)을 두번째로 반복하는 단계
    를 포함하며,
    상기 라인 컷들의 제1 세트와 상기 라인 컷들의 제2 세트 사이의 간격은 상기 복수의 라인들의 개별적인 라인들 사이의 간격의 0.7 내지 1.3배이고, 상기 템플릿의 표면 처리는 상기 템플릿의 측벽 표면을 상기 블록 공중합체(BCP)의 다수 위상 또는 소수 위상 중 어느 하나에 의한 습윤보다 상기 블록 공중합체(BCP)의 소수 위상 또는 다수 위상 중 다른 하나에 의한 습윤을 더 끌어당기게 하는 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  21. 제20항에 있어서,
    상기 표면 처리는 상기 측벽 표면을 상기 블록 공중합체(BCP)의 다수 위상에 의한 습윤보다 상기 블록 공중합체(BCP)의 소수 위상에 의한 습윤을 더 끌어당기게 하며, 상기 템플릿의 폭은, 상기 블록 공중합체(BCP)의 특징적 치수(Lo)의 1.5 내지 2.0배 + 상기 템플릿의 측벽들 상의 상기 블록 공중합체(BCP)의 소수 위상에 의해 형성된 습윤층의 2개의 두께들인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
  22. 제20항에 있어서,
    상기 표면 처리는 상기 측벽 표면을 상기 블록 공중합체(BCP)의 소수 위상에 의한 습윤보다 상기 블록 공중합체(BCP)의 다수 위상에 의한 습윤을 더 끌어당기게 하며, 상기 템플릿의 폭은 상기 블록 공중합체(BCP)의 특징적 치수(Lo)의 0.7 내지 1.0배인 것인, 기판 상에 패터닝된 토포그래피를 형성하기 위한 방법.
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