KR101870557B1 - 반도체 장치 - Google Patents

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사토루 가메야마
신야 이와사키
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Abstract

반도체 장치 (1) 에서는, 동일 반도체 기판 (10) 에 IGBT 와 다이오드가 형성되어 있다. 반도체 기판 (10) 과, 반도체 기판 (10) 의 표면에 형성되어 있는 표면 전극 (11) 과, 반도체 기판 (10) 의 이면에 형성되어 있는 이면 전극 (12) 을 구비하고 있다. 반도체 기판 (10) 에는, 액티브 영역 (1a) 과, 주변 영역 (4) 과, 결정 결함 영역 (100) 이 형성되어 있다. 액티브 영역 (1a) 에서는, 반도체 기판 (10) 의 표면을 평면에서 보았을 때 IGBT 영역 (2) 과 다이오드 영역 (3) 이 병치되어 있다. 다이오드 영역 (3) 에서는, 표면 전극 (11) 에 도통되는 애노드 영역 (31) 과, 이면 전극 (12) 에 도통되는 캐소드 영역 (32) 과, 애노드 영역 (31) 과 캐소드 영역 (32) 사이에 위치하는 드리프트 영역 (50) 이 형성되어 있다. 주변 영역 (4) 은, 반도체 기판 (10) 의 표면을 평면에서 보았을 때 액티브 영역 (1a) 의 주변에 위치하고 있다. 주변 영역 (4) 은, 반도체 기판 (10) 의 표면으로부터 애노드 영역 (31) 보다 깊은 위치까지 도달하고 있음과 함께 표면 전극 (11) 에 도통되어 있는 p 형의 웰 영역 (41) 과, 웰 영역 (41) 의 이면측에 위치하고 있음과 함께 다이오드 영역 (3) 내의 드리프트 영역 (50) 과 연결되어 있는 드리프트 영역 (50) 을 구비하고 있다. 결정 결함 영역 (100) 에서는 재결합 중심이 도입되어 주위의 재결합 중심의 농도보다 높아져 있다. 결정 결함 영역 (100) 이, 다이오드 영역 (3) 의 길이 방향을 따라, 다이오드 영역 (3) 으로부터 주변 영역 (4) 까지 연속적으로 연장되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에서는 반도체 장치에 관한 기술을 개시한다.
특허문헌 1 (일본 공개특허공보 2013-138069호) 에, IGBT (Insulated Gate Bipolar Transistor) 로서 동작하는 반도체 구조와 다이오드로서 동작하는 반도체 구조가 동일 반도체 기판 내에 형성되어 있는 반도체 장치가 개시되어 있다. 이 반도체 장치에서는, 다이오드가 프리휠 다이오드로서 동작하여 IGBT 를 보호한다. IGBT 와 다이오드를 다른 반도체 기판에 형성하는 종래 기술에 비하여, IGBT 와 다이오드를 동일 반도체 기판에 형성한 반도체 장치 (본 명세서에서는 RC-IGBT (Reverse Conducting Insulated Gate Bipolar Transistor) 라고 한다) 에 의하면, 장치를 컴팩트화할 수 있다.
RC-IGBT 에서는, 다이오드의 내압을 높이기 위해서, 다이오드 영역의 주변에, 애노드 영역보다 깊은 위치까지 도달하고 있는 p 형의 웰 영역을 형성한다. p 형의 웰 영역을 형성하여 내압을 높인 RC-IGBT 의 경우, IGBT 의 스위칭 속도를 고속화했을 때, 반도체 장치에 이상이 발생한다.
본 명세서에서는, p 형의 웰 영역을 이용하여 내압을 높이는 것과 동시에, IGBT 의 스위칭 속도를 고속화해도 반도체 장치에 이상이 발생하지 않는 기술을 개시한다.
주변 영역에 p 형의 웰 영역을 형성하여 내압을 높이면, IGBT 의 스위칭 속도를 고속화했을 때 반도체 장치에 이상이 발생하는 원인을 연구한 결과, 하기가 판명되었다.
RC-IGBT 에서는, IGBT 의 턴 온시에 다이오드에 역회복 전류가 흐른다. 주변 영역에 p 형의 웰 영역이 형성되어 있으면, 다이오드의 역회복 동작시에, 정공이 p 형의 웰 영역의 주위에 집중하여 흘러 들어가는 현상이 발생하고, 정공의 과도한 집중에 의해 반도체 장치가 파괴되는 것이 판명되었다.
본 명세서에서는, 다이오드의 역회복 동작시에, 정공이 p 형의 웰 영역의 주위에 과도하게 집중하는 현상을 억제하는 기술을 개시한다. 본 명세서에 개시하는 기술에서는, 정공이 과도하게 집중하는 부분에 재결합 중심 도입 영역을 형성한다. 재결합 중심을 적극적으로 도입한 영역을 형성해 두면, 정공은 전자와 재결합하여 소멸되고 정공의 집중이 완화되어, 반도체 장치에 이상이 발생하는 현상을 억제할 수 있다.
본 명세서에서 개시하는 반도체 장치에서는, 동일 반도체 기판에 IGBT 와 다이오드가 형성되어 있고, 반도체 기판과, 반도체 기판의 표면에 형성되어 있는 표면 전극과, 반도체 기판의 이면에 형성되어 있는 이면 전극을 구비하고 있다. 반도체 기판에는, 액티브 영역과, 주변 영역과, 재결합 중심 도입 영역이 형성되어 있다. 액티브 영역에서는, 반도체 기판의 표면을 평면에서 보았을 때 IGBT 영역과 다이오드 영역이 병치 (倂置) 되어 있다. 다이오드 영역에서는, 표면 전극에 도통되는 애노드 영역과, 이면 전극에 도통되는 캐소드 영역과, 애노드 영역과 캐소드 영역 사이에 위치하는 다이오드 드리프트 영역이 형성되어 있다. 주변 영역은, 반도체 기판의 표면을 평면에서 보았을 때, 액티브 영역의 주변에 위치하고 있다. 주변 영역에서는, 반도체 기판의 표면으로부터 애노드 영역보다 깊은 위치까지 도달하고 있음과 함께 표면 전극에 도통되어 있는 p 형의 웰 영역이 형성되어 있다. 또, 주변 영역에서는, 웰 영역의 이면측에 위치하고 있음과 함께 다이오드 드리프트 영역과 연결되어 있는 주변 드리프트 영역이 형성되어 있다. 재결합 중심 도입 영역에서는 재결합 중심이 도입되어 주위의 재결합 중심의 농도보다 높아져 있다. 재결합 중심 도입 영역은, 다이오드 영역의 길이 방향을 따라, 다이오드 드리프트 영역으로부터 주변 드리프트 영역에까지 연속적으로 연장되어 있다.
상기 RC-IGBT 에서는, 표면 전극에 플러스 전압이 인가되어 있는 동안에는 다이오드에 순방향 전류가 흐른다. 한편, 이면 전극에 플러스 전압이 인가되고, IGBT 의 게이트 전극에 임계값 이상의 전압이 인가되면, IGBT 가 턴 온된다. IGBT 가 턴 온되면, 다이오드가 역회복 동작한다. 다이오드가 역회복 동작할 때, 다이오드 드리프트 영역과 주변 드리프트 영역에서 표면 전극에 다량의 홀이 배출된다. 이들 홀은 재결합 중심 도입 영역을 통과한다. 재결합 중심 도입 영역에서는, 다량의 홀의 일부가 전자와 재결합하여 소멸된다. 이와 같이, 재결합 중심 도입 영역을 통과함으로써 홀이 소멸되므로, 반도체 기판으로부터 표면 전극에 배출되는 홀의 양이 적어진다. 이로써, 다이오드의 역회복 전류가 억제된다.
특히, 상기 구성에 의하면, 재결합 중심 도입 영역이, 다이오드 드리프트 영역뿐만 아니라, 웰 영역의 이면측에 위치하고 있는 주변 드리프트 영역에까지 침입하고 있다. 홀이 주변 드리프트 영역으로부터 웰 영역을 지나 표면 전극에 배출되는 경로에 재결합 중심 도입 영역이 형성되어 있으므로, 홀의 일부는 웰 영역에 침입하기 전에 재결합 중심 도입 영역에 의해 소멸된다. 그 결과, 반도체 기판으로부터 웰 영역을 지나 표면 전극에 배출되는 홀의 양이 적어진다. 웰 영역의 주위에서 홀이 집중하는 현상이 억제되고, 반도체 장치 외에 이상이 발생하는 현상이 억제된다.
도 1 은 실시예의 반도체 장치의 평면도이다.
도 2 는 도 1 의 Ⅱ-Ⅱ 단면도이다.
도 3 은 도 1 의 Ⅲ-Ⅲ 단면도이다.
도 4 는 다른 실시예에 관련된 반도체 장치의 도 3 에 대응하는 단면도이다.
도 5 는 또 다른 실시예에 관련된 반도체 장치의 도 3 에 대응하는 단면도이다.
도 6 은 반도체 장치의 요부를 나타내는 단면도이다.
도 7 은 캐소드 영역의 주변 영역 측단부에서 재결합 중심 도입 영역의 주변 영역 측단부까지의 거리와, 홀량의 관계를 나타내는 도면이다
(제 1 실시예)
이하, 실시예에 대해 첨부 도면을 참조하여 설명한다. 본 실시예에 관련된 반도체 장치는 RC-IGBT 로, IGBT 로서의 기능과, FWD (프리휠 다이오드 Free Wheeling Diode) 로서의 기능을 가지고 있다. IGBT 및 FWD 는 역병렬 상태로 배치되어 있고, 역도통형의 반도체 장치가 형성되어 있다.
도 1 ∼ 도 3 에 나타내는 바와 같이, 실시예에 관련된 반도체 장치 (1) 는, 반도체 기판 (10) 과, 반도체 기판 (10) 의 표면에 형성된 표면 전극 (11) 과, 반도체 기판 (10) 의 이면에 형성된 이면 전극 (12) 을 구비하고 있다. 또한, 본 명세서에서는, 도면에 나타내는 바와 같이 x 방향, y 방향, 및 z 방향을 규정한다. z 방향은 반도체 기판 (10) 의 두께 방향이다. y 방향은, z 방향에 직교하는 제 1 방향이다. x 방향은, y 방향 및 z 방향에 직교하는 제 2 방향이다.
도 1 에 나타내는 바와 같이, 반도체 기판 (10) 은, 평면에서 보았을 때 대략 사각형상으로 형성되어 있다. 반도체 기판 (10) 은, 실리콘 (Si) 에 의해 형성되어 있다. 다른 예에서는, 반도체 기판 (10) 은, 탄화규소 (SiC) 나 질화갈륨 (GaN) 등에 의해 형성되어 있어도 된다. 참조 번호 2 는 IGBT 구조가 형성되어 있는 영역이고, 참조 번호 3 은 다이오드 구조가 형성되어 있는 영역이다. 참조 번호 1a, 1b 는, IGBT 영역 (2) 과 다이오드 영역 (3) 이 형성되어 있는 액티브 영역이다. 반도체 기판 (10) 은, 2 개의 액티브 영역 (1a 및 1b) 을 가지고 있다. 각 액티브 영역 (1a, 1b) 에서는, 반도체 기판 (10) 의 표면을 평면에서 보았을 때, IGBT 영역 (2) 과 다이오드 영역 (3) 이 y 방향 (제 1 방향) 에 교대로 반복하여 병치되어 있다. 각 IGBT 영역 (2) 및 각 다이오드 영역 (3) 은, x 방향 (제 2 방향) 으로 길다. 복수의 IGBT 영역 (2) 과 복수의 다이오드 영역 (3) 이, 평면에서 보았을 때 스트라이프상으로 늘어서 있다. 반도체 기판 (10) 을 평면에서 보았을 때, 액티브 영역 (1a, 1b) 의 주변에 위치하는 범위는 주변 영역 (4) 이다. 주변 영역 (4) 은, 액티브 영역 (1a, 1b) 사이의 간격으로도 연장되어 있다.
x 방향은, IGBT 영역 (2) 및 다이오드 영역 (3) 의 길이 방향에 대응한다. y 방향은, IGBT 영역 (2) 및 다이오드 영역 (3) 의 폭 방향에 대응한다. x 방향에 있어서, 액티브 영역 (1a) 의 다이오드 영역 (3) 과 액티브 영역 (1b) 의 다이오드 영역 (3) 이 주변 영역 (4) 을 개재하여 서로 이웃되어 있다. 또, x 방향에 있어서, 액티브 영역 (1a) 의 IGBT 영역 (2) 과 액티브 영역 (1b) 의 IGBT 영역 (2) 이 주변 영역 (4) 을 개재하여 서로 이웃되어 있다.
주변 영역 (4) 은, 복수의 IGBT 영역 (2) 과 복수의 다이오드 영역 (3) 의 주위에 형성되어 있다. 주변 영역 (4) 은, x 방향 및 y 방향으로 연장되어 있다. 주변 영역 (4) 은, IGBT 영역 (2) 과 다이오드 영역 (3) 의 길이 방향 (x 방향) 의 단부에 인접해 있다. 주변 영역 (4) 의 y 방향으로 연장되는 부분이, IGBT 영역 (2) 과 다이오드 영역 (3) 의 길이 방향 (x 방향) 의 단부에 인접해 있다. x 방향에 이웃하는 다이오드 영역 (3) 과 다이오드 영역 (3) 사이, 및 x 방향에 이웃하는 IGBT 영역 (2) 과 IGBT 영역 (2) 사이에도 주변 영역 (4) 이 형성되어 있다. 또, 주변 영역 (4) 의 x 방향으로 연장되는 부분은, IGBT 영역 (2) 에 인접해 있다.
반도체 기판 (10) 의 내부에는 반도체 소자가 형성되어 있다. IGBT 영역 (2) 내의 반도체 기판 (10) 에는, 종형의 IGBT 구조가 형성되어 있다. 다이오드 영역 (3) 내의 반도체 기판 (10) 에는, 종형의 다이오드 구조가 형성되어 있다. IGBT 와 다이오드는 인접하여 형성되어 있고, 역도통형의 반도체 장치가 형성되어 있다.
IGBT 영역 (2) 은, 도 2 에 나타내는 바와 같이, 반도체 기판 (10) 의 표면측에 형성된 n 형의 에미터 영역 (21) 과, 반도체 기판 (10) 의 표면측에 형성된 p 형의 보디 영역 (22) 과, 반도체 기판 (10) 의 이면측에 형성된 p 형의 콜렉터 영역 (23) 을 구비하고 있다. 또, IGBT 영역 (2) 은, 보디 영역 (22) 과 콜렉터 영역 (23) 사이에 형성된 n 형의 드리프트 영역 (50) 및 버퍼 영역 (51) 을 구비하고 있다.
에미터 영역 (21) 및 보디 영역 (22) 은 반도체 기판 (10) 의 표면에 노출되어 있고, 표면 전극 (11) 에 접속되어 있다. 에미터 영역 (21) 은, 반도체 기판 (10) 의 표면에 노출되는 범위에 섬상 (島狀) 으로 형성되어 있다. 에미터 영역 (21) 은 불순물 농도가 높다. 에미터 영역 (21) 은, 표면 전극 (11) 에 대해 오믹 접속되고, 표면 전극 (11) 에 도통되어 있다.
보디 영역 (22) 은, 보디 콘택트 영역 (22a) 과 저농도 보디 영역 (22b) 을 구비하고 있다. 보디 콘택트 영역 (22a) 은, 반도체 기판 (10) 의 표면에 노출되는 범위에 섬상으로 형성되어 있다. 보디 콘택트 영역 (22a) 은 2 개의 에미터 영역 (21) 사이에 형성되어 있다. 보디 콘택트 영역 (22a) 은 불순물 농도가 높다. 보디 콘택트 영역 (22a) 은 표면 전극 (11) 에 대해 오믹 접속되고, 표면 전극 (11) 에 도통되어 있다.
저농도 보디 영역 (22b) 은, 에미터 영역 (21) 및 보디 콘택트 영역 (22a) 의 하측에 형성되어 있다. 저농도 보디 영역 (22b) 의 불순물 농도는, 보디 콘택트 영역 (22a) 의 불순물 농도보다 낮다. 저농도 보디 영역 (22b) 에 의해 에미터 영역 (21) 이 드리프트 영역 (50) 으로부터 분리되어 있다.
IGBT 영역 (2) 내의 드리프트 영역 (50) (IGBT 드리프트 영역) 은, 보디 영역 (22) 의 하측에 형성되어 있다. 드리프트 영역 (50) 은 불순물 농도가 낮다. IGBT 영역 (2) 내의 버퍼 영역 (51) 은, 드리프트 영역 (50) 의 하측에 형성되어 있다. 버퍼 영역 (51) 의 불순물 농도는 드리프트 영역 (50) 의 불순물 농도보다 높다.
콜렉터 영역 (23) 은 반도체 기판 (10) 의 이면에 노출되어 있고, 이면 전극 (12) 에 접속되어 있다. 콜렉터 영역 (23) 은 버퍼 영역 (51) 의 하측에 형성되어 있다. 콜렉터 영역 (23) 은 불순물 농도가 높다. 콜렉터 영역 (23) 은, 이면 전극 (12) 에 대해 오믹 접속되고, 이면 전극 (12) 에 도통되어 있다.
또, IGBT 영역 (2) 은, 복수의 트렌치 게이트 (60) 를 구비하고 있다. 트렌치 게이트 (60) 는, 트렌치 (61) 와, 트렌치 (61) 의 내면에 형성된 게이트 절연막 (62) 과, 트렌치 (61) 의 내부에 형성된 게이트 전극 (63) 을 구비하고 있다.
복수의 트렌치 게이트 (60) 는, y 방향으로 간격을 두고 나란히 형성되어 있다. 트렌치 (61) 는 반도체 기판 (10) 의 표면측에 형성되어 있다. 트렌치 (61) 는, 반도체 기판 (10) 의 표면으로부터 깊이 방향 (z 방향) 으로 연장되어 있다. 트렌치 (61) 는, 에미터 영역 (21) 및 보디 영역 (22) 을 관통하여 드리프트 영역 (50) 의 내부까지 연장되어 있다. 게이트 절연막 (62) 은 트렌치 (61) 의 내면을 피복하고 있다. 게이트 절연막 (62) 에 접하는 범위에 에미터 영역 (21) 및 보디 영역 (22) 이 형성되어 있다. 게이트 절연막 (62) 은, 예를 들어 이산화규소 (SiO2) 로 형성되어 있다. 게이트 절연막 (62) 의 내측에는, 게이트 전극 (63) 이 충전되어 있다. 게이트 전극 (63) 은, 게이트 절연막 (62) 에 의해 반도체 기판 (10) 으로 절연되어 있다. 게이트 전극 (63) 은, 예를 들어 알루미늄이나 폴리실리콘으로 형성되어 있다.
게이트 전극 (63) 의 표면에는 절연막 (64) 이 형성되어 있다. 절연막 (64) 은, 게이트 전극 (63) 과 표면 전극 (11) 사이에 형성되어 있고, 게이트 전극 (63) 과 표면 전극 (11) 을 절연시키고 있다.
IGBT 영역 (2) 내의 에미터 영역 (21), 보디 영역 (22), 드리프트 영역 (50), 버퍼 영역 (51), 콜렉터 영역 (23) 및 트렌치 게이트 (60) 에 의해 IGBT 가 형성되어 있다.
다이오드 영역 (3) 은, 도 2 와 도 3 에 나타내는 바와 같이, 반도체 기판 (10) 의 표면측에 형성된 p 형의 애노드 영역 (31) 과, 반도체 기판 (10) 의 이면측에 형성된 n 형의 캐소드 영역 (32) 을 구비하고 있다. 또, 다이오드 영역 (3) 은, 애노드 영역 (31) 과 캐소드 영역 (32) 사이에 형성된 n 형의 드리프트 영역 (50) 및 버퍼 영역 (51) 을 구비하고 있다.
애노드 영역 (31) 은, 반도체 기판 (10) 의 표면에 노출되어 있고, 표면 전극 (11) 에 접속되고, 표면 전극 (11) 에 도통되어 있다. 애노드 영역 (31) 은, 애노드 콘택트 영역 (31a) 과 저농도 애노드 영역 (31b) 을 구비하고 있다. 애노드 콘택트 영역 (31a) 은, 반도체 기판 (10) 의 표면에 노출되는 범위에 섬상으로 형성되어 있다. 애노드 콘택트 영역 (31a) 은 불순물 농도가 높다. 애노드 콘택트 영역 (31a) 은, 표면 전극 (11) 에 대해 오믹 접속되어 있다.
저농도 애노드 영역 (31b) 은, 애노드 콘택트 영역 (31a) 의 하측 및 측방에 형성되어 있고, 애노드 콘택트 영역 (31a) 을 둘러싸고 있다. 저농도 애노드 영역 (31b) 의 불순물 농도는, 애노드 콘택트 영역 (31a) 의 불순물 농도보다 낮다.
다이오드 영역 (3) 내의 드리프트 영역 (50) (다이오드 드리프트 영역) 은, 애노드 영역 (31) 의 하측에 형성되어 있다. 드리프트 영역 (50) 은 불순물 농도가 낮다. 다이오드 영역 (3) 내의 버퍼 영역 (51) 은, 드리프트 영역 (50) 의 하측에 형성되어 있다. 버퍼 영역 (51) 의 불순물 농도는, 드리프트 영역 (50) 의 불순물 농도보다 높다.
캐소드 영역 (32) 은, 반도체 기판 (10) 의 이면에 노출되어 있고, 이면 전극 (12) 에 접속되어 있다. 캐소드 영역 (32) 은, 버퍼 영역 (51) 의 하측에 형성되어 있다. 캐소드 영역 (32) 은 불순물 농도가 높다. 캐소드 영역 (32) 은 이면 전극 (12) 에 대해 오믹 접속되고, 이면 전극 (12) 에 도통되어 있다.
또, 다이오드 영역 (3) 은, 복수의 더미 트렌치 게이트 (70) 를 구비하고 있다. 더미 트렌치 게이트 (70) 는 트렌치 (71) 와, 트렌치 (71) 의 내면에 형성된 게이트 절연막 (72) 과, 트렌치 (71) 의 내부에 형성된 게이트 전극 (73) 을 구비하고 있다.
복수의 더미 트렌치 게이트 (70) 는, y 방향으로 간격을 두고 나란히 형성되어 있다. 트렌치 (71) 는, 반도체 기판 (10) 의 표면측에 형성되어 있다. 트렌치 (71) 는, 반도체 기판 (10) 의 표면으로부터 깊이 방향 (z 방향) 으로 연장되어 있다. 트렌치 (71) 는, 애노드 영역 (31) 을 관통하여 드리프트 영역 (50) 의 내부까지 연장되어 있다. 게이트 절연막 (72) 은 트렌치 (71) 의 내면을 피복하고 있다. 게이트 절연막 (72) 은, 예를 들어 이산화규소 (SiO2) 로 형성되어 있다. 게이트 절연막 (72) 의 내측에는, 게이트 전극 (73) 이 충전되어 있다. 게이트 전극 (73) 은, 게이트 절연막 (72) 에 의해 반도체 기판 (10) 으로 절연되어 있다. 게이트 전극 (73) 은, 예를 들어 알루미늄이나 폴리실리콘으로 형성되어 있다.
게이트 전극 (73) 의 표면에는 절연막 (74) 이 형성되어 있다. 절연막 (74) 은, 게이트 전극 (73) 과 표면 전극 (11) 사이에 형성되어 있고, 게이트 전극 (73) 과 표면 전극 (11) 을 절연시키고 있다.
다이오드 영역 (3) 내의 애노드 영역 (31), 드리프트 영역 (50), 버퍼 영역 (51) 및 캐소드 영역 (32) 에 의해 다이오드가 형성되어 있다.
주변 영역 (4) 은, 도 2 와 도 3 에 나타내는 바와 같이, 반도체 기판 (10) 의 표면측에 형성된 p 형의 웰 영역 (41) 과, 반도체 기판 (10) 의 이면측에 형성된 p 형의 이면 영역 (42) 을 구비하고 있다. 또, 주변 영역 (4) 은, 웰 영역 (41) 과 이면 영역 (42) 사이에 형성된 n 형의 드리프트 영역 (50) 및 버퍼 영역 (51) 을 구비하고 있다.
웰 영역 (41) 은, 반도체 기판 (10) 의 표면에 노출되어 있고, 표면 전극 (11) 에 접속되어 있다. 웰 영역 (41) 은 불순물 농도가 높다. 웰 영역 (41) 은, 표면 전극 (11) 에 대해 오믹 접속되어 있다. 웰 영역 (41) 은, 반도체 기판 (10) 의 깊이 방향 (z 방향) 에 있어서, IGBT 영역 (2) 의 보디 영역 (22) 및 다이오드 영역 (3) 의 애노드 영역 (31) 보다 깊은 위치까지 형성되어 있다. 웰 영역 (41) 은, 반도체 기판 (10) 의 표면으로부터 보디 영역 (22) 및 애노드 영역 (31) 보다 깊은 위치까지 도달되어 있다. 웰 영역 (41) 의 불순물 농도는, 애노드 영역 (31) 의 불순물 농도보다 높다.
주변 영역 (4) 내의 드리프트 영역 (50) (주변 드리프트 영역) 은, 웰 영역 (41) 의 하측 및 측방에 형성되어 있고, 웰 영역 (41) 을 둘러싸고 있다. 드리프트 영역 (50) 은 불순물 농도가 낮다. 주변 영역 (4) 내의 버퍼 영역 (51) 은, 드리프트 영역 (50) 의 하측에 형성되어 있다. 버퍼 영역 (51) 의 불순물 농도는, 드리프트 영역 (50) 의 불순물 농도보다 높다.
이면 영역 (42) 은, 반도체 기판 (10) 의 이면에 노출되어 있고, 이면 전극 (12) 에 접속되어 있다. 이면 영역 (42) 은, 버퍼 영역 (51) 의 하측에 형성되어 있다. 이면 영역 (42) 은 불순물 농도가 높다. 이면 영역 (42) 은, 이면 전극 (12) 에 대해 오믹 접속되어 있다.
반도체 기판 (10) 의 표면에 형성된 표면 전극 (11) 은, 에미터 영역 (21), 보디 영역 (22), 애노드 영역 (31) 및 웰 영역 (41) 에 대한 전극으로서 기능한다. 반도체 기판 (10) 의 이면에 형성된 이면 전극 (12) 은, 콜렉터 영역 (23), 캐소드 영역 (32) 및 이면 영역 (42) 에 대한 전극으로서 기능한다. 표면 전극 (11) 및 이면 전극 (12) 은, 예를 들어 알루미늄 (Al) 이나 구리 (Cu) 등의 도전성을 갖는 금속에 의해 형성되어 있다.
IGBT 영역 (2) 과 다이오드 영역 (3) 의 폭 방향 (y 방향) 에 있어서, IGBT 영역 (2) 내의 콜렉터 영역 (23) 과 다이오드 영역 (3) 내의 캐소드 영역 (32) 은 인접해 있다. 콜렉터 영역 (23) 과 캐소드 영역 (32) 은, y 방향으로 늘어서 있다. 콜렉터 영역 (23) 과 캐소드 영역 (32) 의 경계부는, IGBT 영역 (2) 과 다이오드 영역 (3) 의 경계부에 대응하고 있다. 즉, 반도체 기판 (10) 의 이면에 콜렉터 영역 (23) 이 노출되어 있는 영역이 IGBT 영역 (2) 이고, 반도체 기판 (10) 의 이면에 캐소드 영역 (32) 이 노출되어 있는 영역이 다이오드 영역 (3) 이다. 또한, IGBT 영역 (2) 과 다이오드 영역 (3) 의 경계부에는, 트렌치 게이트 (60) 가 형성되어 있다.
또, IGBT 영역 (2) 과 다이오드 영역 (3) 의 폭 방향 (y 방향) 에 있어서, IGBT 영역 (2) 의 옆에 주변 영역 (4) 이 형성되어 있다. IGBT 영역 (2) 의 폭 방향 (y 방향) 에 있어서, 웰 영역 (41) 은 IGBT 영역 (2) 의 트렌치 게이트 (60) 의 옆에 형성되어 있다. 웰 영역 (41) 은, 트렌치 게이트 (60) 로부터 간격을 둔 위치에 형성되어 있다. 또한, IGBT 영역 (2) 과 다이오드 영역 (3) 의 폭 방향 (y 방향) 은, IGBT 영역 (2) 과 다이오드 영역 (3) 이 교대로 병치된 방향이다.
IGBT 영역 (2) 내의 드리프트 영역 (50) (IGBT 드리프트 영역), 다이오드 영역 (3) 내의 드리프트 영역 (50) (다이오드 드리프트 영역) 및 주변 영역 (4) 내의 드리프트 영역 (50) (주변 드리프트 영역) 은, 대략 동일한 불순물 농도를 가지며 서로 연결되어 있어, 연속하는 반도체 영역이다. 즉, 드리프트 영역 (50) 은, IGBT 영역 (2), 다이오드 영역 (3) 및 주변 영역 (4) 에 걸쳐서 형성되어 있다. 또, IGBT 영역 (2) 내의 버퍼 영역 (51), 다이오드 영역 (3) 내의 버퍼 영역 (51) 및 주변 영역 (4) 내의 버퍼 영역 (51) 은, 대략 동일한 불순물 농도를 가지며 서로 연결되어 있어, 연속하는 반도체 영역이다. 즉, 버퍼 영역 (51) 은, IGBT 영역 (2), 다이오드 영역 (3) 및 주변 영역 (4) 에 걸쳐서 형성되어 있다.
드리프트 영역 (50) 에는, 결정 결함 영역 (100) (재결합 중심 도입 영역의 일례) 이 형성되어 있다. 결정 결함 영역 (100) 에는, 복수의 결정 결함이 형성되어 있다. 결정 결함 영역 (100) 내의 결정 결함은, 반도체 기판 (10) 에 대해 헬륨 이온 등의 하전 입자를 주입함으로써 형성된다. 결정 결함 영역 (100) 에 있어서의 결정 결함 농도는, 결정 결함 영역 (100) 의 주위의 드리프트 영역 (50) 에 있어서의 결정 결함 농도보다 높다. 결정 결함 영역 (100) 내의 결정 결함은, 캐리어의 재결합 중심으로서 기능한다. 그 때문에, 결정 결함이 형성된 결정 결함 영역 (100) 에 있어서의 캐리어 라이프 타임은, 결정 결함 영역 (100) 의 주위의 드리프트 영역 (50) 에 있어서의 캐리어 라이프 타임보다 짧다.
결정 결함 영역 (100) 은, 다이오드 영역 (3) 내의 드리프트 영역 (50) 에 형성되어 있다. 결정 결함 영역 (100) 은, IGBT 영역 (2) 내의 드리프트 영역 (50) 에는 형성되어 있지 않다. 또한, 도 2 에 나타내는 단면에 있어서는, 결정 결함 영역 (100) 은, 주변 영역 (4) 내의 드리프트 영역 (50) 에도 형성되어 있지 않다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 폭 방향 (y 방향) 에 있어서, 다이오드 영역 (3) 의 전역에 형성되어 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 폭 방향 (y 방향) 의 일단부로부터 타단부까지 연장되어 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 폭 방향 (y 방향) 에 있어서, IGBT 영역 (2) 내에 침입하고 있지 않다.
결정 결함 영역 (100) 은, 반도체 기판 (10) 의 깊이 방향 (z 방향) 에 있어서, 드리프트 영역 (50) 의 일부의 범위에 형성되어 있다. 반도체 기판 (10) 의 깊이 방향 (z 방향) 에 있어서 결정 결함 영역 (100) 이 형성되는 위치는 특별히 한정되는 것은 아니지만, 애노드 영역 (31) 에 가까운 위치에 결정 결함 영역 (100) 이 형성되어 있는 것이 바람직하다. 결정 결함 영역 (100) 은, 애노드 영역 (31) 의 하단으로부터 이간된 위치에 형성되어 있다. 결정 결함 영역 (100) 은, 캐소드 영역 (32) 의 상단으로부터 이간된 위치에 형성되어 있다. 즉, 결정 결함 영역 (100) 은, 애노드 영역 (31) 과 캐소드 영역 (32) 사이의 반도체 기판 (10) 에 형성되어 있다. 또, 결정 결함 영역 (100) 은, 트렌치 (71) 의 하단으로부터 이간된 위치에 형성되어 있다.
도 3 에 나타내는 바와 같이, 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서, 다이오드 영역 (3) 의 전역에 형성되어 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 길이 방향 (x 방향) 의 일단부로부터 타단부까지 연장되어 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서, 다이오드 영역 (3) 으로부터 주변 영역 (4)까지 연장되어 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 길이 방향을 따라, 다이오드 영역 (3) 내의 드리프트 영역 (50) 으로부터 주변 영역 (4) 내의 드리프트 영역 (50) 에까지 연속적으로 연장되어 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 으로부터 주변 영역 (4) 내에 침입하고 있다.
다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서, 다이오드 영역 (3) 의 애노드 영역 (31) 과 주변 영역 (4) 의 웰 영역 (41) 은 인접해 있다. 애노드 영역 (31) 과 웰 영역 (41) 은, x 방향으로 늘어서 있다. 애노드 영역 (31) 과 웰 영역 (41) 의 경계부는, 다이오드 영역 (3) 과 주변 영역 (4) 의 경계부에 대응하고 있다. 즉, 반도체 기판 (10) 의 표면에 애노드 영역 (31) 이 노출되어 있는 영역이 다이오드 영역 (3) 이고, 반도체 기판 (10) 의 표면에 웰 영역 (41) 이 노출되어 있는 영역이 주변 영역 (4) 이다.
또, 다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서, 다이오드 영역 (3) 의 캐소드 영역 (32) 과 주변 영역 (4) 의 이면 영역 (42) 은 인접해 있다. 캐소드 영역 (32) 과 이면 영역 (42) 은, x 방향으로 늘어서 있다. 캐소드 영역 (32) 과 이면 영역 (42) 의 경계부는, 다이오드 영역 (3) 내에 위치하고 있다. 다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서의 캐소드 영역 (32) 의 주변 영역 측단부 (321) 는, 다이오드 영역 (3) 내에 위치하고 있다.
다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서, 결정 결함 영역 (100) 은, 반도체 기판 (10) 을 평면에서 보았을 때 웰 영역 (41) 과 중첩되는 위치까지 주변 영역 (4) 내에 침입하고 있다. 즉, 결정 결함 영역 (100) 은, 반도체 기판 (10) 을 평면에서 보았을 때, 애노드 영역 (31) 과 웰 영역 (41) 의 양방과 중첩되도록 형성되어 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 길이 방향에 있어서, 웰 영역 (41) 을 넘어, 웰 영역 (41) 의 외주측의 위치에까지 연속적으로 연장되어 있다. 또, 다이오드 영역 (3) 의 길이 방향에 있어서, 결정 결함 영역 (100) 은, 이웃하는 액티브 영역 (1a) 과 액티브 영역 (1b) 사이에 걸쳐서 연속적으로 형성되어 있다. 또, 결정 결함 영역 (100) 은, 반도체 기판 (10) 의 단부까지 형성되어 있다.
반도체 기판 (10) 의 깊이 방향 (z 방향) 에 있어서, 결정 결함 영역 (100) 의 상단부가 웰 영역 (41) 의 하단부와 중첩되어 있다. 웰 영역 (41) 의 하단부에 결정 결함이 형성되어 있다. 다른 예에서는, 반도체 기판 (10) 의 깊이 방향에 있어서, 결정 결함 영역 (100) 이 웰 영역 (41) 으로부터 이간되어 있어도 된다.
다음으로, IGBT 의 동작에 대해 설명한다. 상기 반도체 장치 (1) 에 있어서, 표면 전극 (11) 과 이면 전극 (12) 사이에 이면 전극 (12) 이 플러스가 되는 전압을 인가하고, 트렌치 게이트 (60) 의 게이트 전극 (63) 에 온 전위 (채널이 형성되는 데에 필요한 전위 이상의 전위) 를 인가하면, IGBT 가 온된다. 즉, 게이트 전극 (63) 에 대한 온 전위의 인가에 의해, 게이트 절연막 (62) 에 접하는 범위의 저농도 보디 영역 (22b) 에 채널이 형성된다. 그렇다고 하면, 전자가, 표면 전극 (11) 으로부터, 에미터 영역 (21), 저농도 보디 영역 (22b) 에 형성된 채널, 드리프트 영역 (50), 버퍼 영역 (51) 및 콜렉터 영역 (23) 을 통하여, 이면 전극 (12) 에 흐른다. 또, 홀이 이면 전극 (12) 으로부터, 콜렉터 영역 (23), 버퍼 영역 (51), 드리프트 영역 (50), 저농도 보디 영역 (22b) 및 보디 콘택트 영역 (22a) 을 통하여, 표면 전극 (11) 에 흐른다. 즉, 이면 전극 (12) 으로부터 표면 전극 (11) 에 전류가 흐른다. 트렌치 게이트 (60) 의 게이트 전극 (63) 에 인가하는 전위를 온 전위에서 오프 전위로 전환하면, IGBT 가 턴오프된다.
계속해서, 다이오드의 동작에 대해 설명한다. 표면 전극 (11) 과 이면 전극 (12) 사이에, 표면 전극 (11) 이 플러스가 되는 전압 (즉, 순전압) 을 인가하면, 다이오드가 온된다. 이로써, 표면 전극 (11) 으로부터, 애노드 영역 (31), 드리프트 영역 (50) 및 캐소드 영역 (32) 을 통하여, 이면 전극 (12) 에 전류가 흐른다.
다이오드가 온되어 있을 때, 캐리어 (홀) 가, 애노드 영역 (31) 으로부터 드리프트 영역 (50) 을 경유하여 캐소드 영역 (32) 을 향하여 이동한다. 또, IGBT 영역 (2) 의 보디 영역 (22) 중 다이오드 영역 (3) 에 가까운 부분, 드리프트 영역 (50) 중 다이오드 영역 (3) 에 가까운 부분이 기생 다이오드로서 동작하는 경우가 있다. 이 경우, 보디 영역 (22) 으로부터 드리프트 영역 (50) 에 주입된 캐리어 (홀) 는, 드리프트 영역 (50) 을 경유하여 캐소드 영역 (32) 을 향하여 이동한다. 이와 같이, 다이오드가 온되어 있을 때, 드리프트 영역 (50) 내에 캐리어가 축적된다.
계속해서, 다이오드에 인가되어 있는 전압이 순전압에서 역전압으로 전환되는 경우를 설명한다. 즉, 표면 전극 (11) 과 이면 전극 (12) 사이에, 이면 전극 (12) 이 플러스가 되는 전압 (즉, 역전압) 이 인가되는 경우를 설명한다. 그 경우에는, 다이오드가 역회복 동작한다. 역회복 동작에서는, 순전압 인가시에 드리프트 영역 (50) 내에 축적되어 있던 홀이 표면 전극 (11) 에 배출되고, 순전압 인가시에 드리프트 영역 (50) 내에 축적되어 있던 전자가 이면 전극 (12) 에 배출된다.
다이오드가 역회복 동작할 때, 드리프트 영역 (50) 으로부터 표면 전극 (11) 에 배출되는 다량의 홀의 일부는, 애노드 영역 (31) 을 통하여 표면 전극 (11) 에 흐른다. 또, 다이오드 영역 (3) 의 길이 방향에 있어서 애노드 영역 (31) 에 인접하는 위치에 웰 영역 (41) 이 형성되어 있기 때문에, 드리프트 영역 (50) 으로부터 표면 전극 (11) 에 배출되는 다량의 홀의 일부가, 웰 영역 (41) 을 통하여 표면 전극 (11) 에 흐른다.
본 실시예에서는 드리프트 영역 (50) 내에 결정 결함 영역 (100) 이 형성되어 있기 때문에, 다이오드가 역회복 동작할 때, 드리프트 영역 (50) 으로부터 표면 전극 (11) 에 배출되는 다량의 홀은, 드리프트 영역 (50) 내의 결정 결함 영역 (100) 을 통과한다. 결정 결함 영역 (100) 에서는 결정 결함이 캐리어의 재결합 중심으로서 기능하므로, 결정 결함 영역 (100) 을 통과하는 다량의 홀의 일부가 전자와 재결합하여 소멸된다. 이와 같이, 결정 결함 영역 (100) 의 존재에 의해 홀이 소멸되므로, 드리프트 영역 (50) 으로부터 애노드 영역 (31) 을 개재하여 표면 전극 (11) 에 배출되는 홀의 양이 적어진다. 이로써, 다이오드가 역회복 동작할 때 발생하는 역회복 전류가 억제된다.
또, 상기 반도체 장치 (1) 에서는, 결정 결함 영역 (100) 이 다이오드 영역 (3) 의 길이 방향을 따라, 다이오드 영역 (3) 내의 드리프트 영역 (50) 으로부터 주변 영역 (4) 내의 드리프트 영역 (50) 에까지 연속적으로 연장되어 있다. 그리고, 결정 결함 영역 (100) 이 다이오드 영역 (3) 의 길이 방향으로 연장되고, 웰 영역 (41) 과 중첩되는 위치까지 주변 영역 (4) 에 침입하고 있다. 이로써, 반도체 기판 (10) 의 깊이 방향에 있어서 결정 결함 영역 (100) 과 웰 영역 (41) 이 중첩되도록, 결정 결함 영역 (100) 의 범위가 확대되어 있다. 그 결과, 홀이 드리프트 영역 (50) 으로부터 웰 영역 (41) 을 통하여 표면 전극 (11) 에 배출되는 경로에도, 결정 결함 영역 (100) 이 존재하고 있다. 그 때문에, 드리프트 영역 (50) 으로부터 웰 영역 (41) 에 흘러 들어가는 다량의 홀은, 결정 결함 영역 (100) 을 통과한다. 이로써, 드리프트 영역 (50) 으로부터 웰 영역 (41) 에 흘러 들어가는 홀이 결정 결함 영역 (100) 에 있어서 소멸된다. 그 결과, 드리프트 영역 (50) 으로부터 웰 영역 (41) 을 통하여 표면 전극 (11) 에 배출되는 홀의 양이 적어진다. 이로써, 다이오드가 역회복 동작할 때 웰 영역 (41) 에 흘러 들어가는 홀의 양이 적어져, 역회복 전류가 억제되어 리커버리내량(耐量)이 향상된다.
또한, 종래의 기술에서는, 결정 결함 영역이 주변 영역에까지 형성되어 있지 않았기 때문에, 드리프트 영역으로부터 웰 영역에 흘러 들어가는 다량의 홀이 결정 결함 영역을 통과하지 않는다. 홀이 결정 결함 영역을 통과하지 않기 때문에, 홀이 재결합에 의해 소멸되지 않고, 웰 영역에 다량의 홀이 흘러 들어가고 있었다. 특히, 웰 영역 중 다이오드 영역에 가까운 부분에 다량의 홀이 집중하여 흘러 들어가는 경우가 있었다. 상기 실시예의 반도체 장치 (1) 에서는, 이와 같은 웰 영역 (41) 에 대한 전류의 집중이 억제된다.
이상에서 설명한 바와 같이, 본 실시형태의 반도체 장치 (1) 에서는, 결정 결함 영역 (100) 이 다이오드 영역 (3) 으로부터 주변 영역 (4) 에까지 연속적으로 연장되고, 웰 영역 (41) 과 중첩되는 위치까지 주변 영역 (4) 에 침입하고 있다. 이로써, 드리프트 영역 (50) 으로부터 웰 영역 (41) 에 흘러 들어가는 홀을 주변 영역 (4) 의 결정 결함 영역 (100) 에 의해 소멸시킬 수 있어, 홀의 양을 적게 할수 있다. 따라서, 역회복 전류를 억제할 수 있어, 리커버리내량을 향상시킬 수 있다. 또, 웰 영역 (41) 에 대한 전류의 집중이 억제되므로, IGBT 의 스위칭 속도를 고속화해도 반도체 장치에 이상이 발생하지 않는다.
이상, 일 실시예에 대해 설명했지만, 구체적인 양태는 상기 실시예에 한정되는 것은 아니다. 또한, 이하의 설명에 있어서, 상기 설명과 동일한 구성에 대해서는, 동일한 부호를 교부하여 설명을 생략한다.
(제 2 실시예)
상기 실시예에서는, 반도체 기판 (10) 이 복수의 IGBT 영역 (2) 및 복수의 다이오드 영역 (3) 을 구비하고 있었지만, IGBT 영역 (2) 및 다이오드 영역 (3) 은 단수여도 된다. 또, 상기 실시예에서는, 결정 결함 영역 (100) 이, 반도체 기판 (10) 의 표면을 평면에서 보았을 때 웰 영역 (41) 과 중첩되는 위치까지 연장되어 있었다. 그러나, 결정 결함 영역 (100) 은, 다이오드 영역 (3) 의 길이 방향에 있어서, 다이오드 영역 (3) 으로부터 주변 영역 (4) 에 침입하고 있으면, 반드시 웰 영역 (41) 과 중첩되는 위치까지 연장되어 있지 않아도 된다.
(제 3 실시예)
상기 실시예에서는, 결정 결함 영역 (100) 이 다이오드 영역 (3) 의 길이 방향에 있어서 반도체 기판 (10) 의 단부까지 형성되어 있었지만, 이 구성에 한정되는 것은 아니다. 다른 실시형태에서는, 도 4 에 나타내는 바와 같이, 결정 결함 영역 (100) 이 반도체 기판 (10) 의 단부까지 형성되어 있지 않고, 결정 결함 영역 (100) 의 일방의 주변 영역 측단부 (101) 가 웰 영역 (41) 의 하방에 위치하고 있어도 된다. 다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서의 결정 결함 영역 (100) 의 주변 영역 측단부 (101) 는, 주변 영역 (4) 내에 위치하고 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 으로부터 주변 영역 (4) 에 돌출하도록 형성되어 있다. 이 구성에 있어서도, 결정 결함 영역 (100) 은, 웰 영역 (41) 과 중첩되는 위치까지 주변 영역 (4) 내에 침입하고 있다.
(제 4 실시예)
또, 상기 실시형태에서는, 다이오드 영역 (3) 의 길이 방향에 있어서, 결정 결함 영역 (100) 이, 액티브 영역 (1a) 과 액티브 영역 (1b) 사이에서 이웃하는 다이오드 영역 (3) 에 걸쳐서 연속적으로 형성되어 있었지만, 이 구성에 한정되는 것은 아니다. 다른 실시형태에서는, 도 5 에 나타내는 바와 같이, 결정 결함 영역 (100) 이 이웃하는 다이오드 영역 (3) 에 걸쳐서 연속적으로 형성되어 있지 않고, 결정 결함 영역 (100) 의 타방의 주변 영역 측단부 (101) 가 웰 영역 (41) 의 하방에 위치하고 있어도 된다. 다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서의 결정 결함 영역 (100) 의 주변 영역 측단부 (101) 는, 주변 영역 (4) 내에 위치하고 있다. 결정 결함 영역 (100) 은, 다이오드 영역 (3) 으로부터 주변 영역 (4) 에 돌출하도록 형성되어 있다. 이 구성에 있어서도, 결정 결함 영역 (100) 은, 웰 영역 (41) 과 중첩되는 위치까지 주변 영역 (4) 내에 침입하고 있다.
도 4 및 도 5 에 나타내는 제 3 실시예 및 제 4 실시예에 관련된 구성에 의하면, 상기 서술한 도 3 에 나타내는 구성보다 결정 결함 영역 (100) 이 짧아지므로, 결정 결함에 의한 리크 전류가 작아진다. 그러나, 결정 결함 영역 (100) 이 지나치게 짧아지면, 드리프트 영역 (50) 으로부터 웰 영역 (41) 을 향하는 홀이 소멸되지 않고, 웰 영역 (41) 에 다량의 홀이 집중하여 흘러 들어가는 경우가 있다. 그래서, 결정 결함에 의한 리크 전류를 작게 함과 함께 리커버리내량을 향상시키는 관점에서, 결정 결함 영역 (100) 이 다이오드 영역 (3) 의 길이 방향에 있어서 소정의 길이로 형성되어 있는 것이 바람직하다. 보다 상세하게는, 도 6 에 나타내는 바와 같이, 다이오드 영역 (3) 의 길이 방향 (x 방향) 에 있어서, 다이오드 영역 (3) 내의 캐소드 영역 (32) 의 주변 영역 측단부 (321) 로부터 주변 영역 (4) 내의 결정 결함 영역 (100) 의 주변 영역 측단부 (101) 까지의 거리 (L) 가 120 ㎛ 이상인 것이 바람직하고, 360 ㎛ 이상인 것이 보다 바람직하다. 즉, 결정 결함 영역 (100) 은, 캐소드 영역 (32) 의 주변 영역 측단부 (321) 와 결정 결함 영역 (100) 의 주변 영역 측단부 (101) 사이의 거리 (L) 가 120 ㎛ 이상이 되도록 주변 영역 (4) 내에 침입하여 연장되어 있고, 보다 바람직하게는 360 ㎛ 이상이 되도록 주변 영역 (4) 내에 침입하여 연장되어 있다.
(제 5 실시예)
상기 각 실시예에서는, 헬륨 이온 등의 하전 입자가 주입됨으로써 결정 결함 영역 (100) 이 형성되어 있었다. 그리고, 결정 결함 영역 (100) 이, 캐리어가 재결합하여 소멸되는 영역으로서 기능하고 있었다. 그러나, 캐리어가 재결합하여 소멸되는 영역은, 결정 결함 영역 (100) 에 한정되는 것은 아니다. 예를 들어 다른 실시예에서는, 드리프트 영역 (50) 에 금속 원소의 불순물이 주입됨으로써, 드리프트 영역 (50) 에 재결합 중심이 도입되어도 된다. 드리프트 영역 (50) 에 재결합 중심이 도입된 영역에서는 캐리어가 재결합하여 소멸된다. 이와 같은 영역을 재결합 중심 도입 영역이라고 칭한다. 상기 각 실시예에서 설명한 결정 결함 영역 (100) 은, 재결합 중심 도입 영역의 일례이다. 재결합 중심 도입 영역은, 재결합 중심을 적극적으로 도입한 영역이고, 주위보다 재결합 중심의 농도가 높은 영역이다. 정공이 과도하게 집중하는 부분에 재결합 중심 도입 영역을 적극적으로 형성해 두면, 재결합 중심에 있어서 정공이 전자와 재결합하여 소멸되고, 정공의 집중이 완화되어 반도체 장치가 파괴되는 현상을 억제할 수 있다.
[시험예]
이하에 실시예를 사용하여 본 명세서에 개시된 기술을 더욱 상세하게 설명한다. 실시예에서는, 도 6 에 나타내는 반도체 장치의 모델을 설정하여 컴퓨터 해석을 하고, 반도체 장치에 있어서의 홀의 양을 조사하였다. 보다 상세하게는, 다이오드 영역 (3) 내의 캐소드 영역 (32) 의 주변 영역 측단부 (321) 로부터 주변 영역 (4) 내의 결정 결함 영역 (100) 의 주변 영역 측단부 (101) 까지의 거리 (L) 를 여러 가지로 변경하여, 캐소드 영역 (32) 의 주변 영역 측단부 (321) 에 가까운 부분에 있어서의 홀의 양을 해석하였다. 결과를 도 7 에 나타낸다.
도 7 에 나타내는 바와 같이, 거리 (L) 가 0 ㎛ 이상 120 ㎛ 이하인 범위에서는, 거리 (L) 가 길어짐에 따라 홀의 양이 저하되어 간다. 또, 거리 (L) 가 120 ㎛ 이상인 범위에서는, 거리 (L) 가 길어져도 홀의 양은 그다지 변하지 않는다. 즉, 거리 (L) 를 120 ㎛ 까지 길게 하면, 거리 (L) 를 120 ㎛ 보다 길게 한 경우와 거의 동등한 홀의 양이 된다. 따라서, 거리 (L) 가 120 ㎛ 이면, 거리 (L) 가 120 ㎛ 보다 긴 경우와 동일하게 홀의 분포가 억제된다.
이상으로부터, 다이오드 영역 (3) 내의 캐소드 영역 (32) 의 주변 영역 측단부 (321) 로부터 주변 영역 (4) 내의 결정 결함 영역 (100) 의 주변 영역 측단부 (101) 까지의 거리 (L) 를 120 ㎛ 이상으로 하면 홀의 양을 억제하는 것이 확인되었다. 이로써, 거리 (L) 를 120 ㎛ 이상으로 하면 웰 영역 (41) 에 흘러 들어가는 홀의 양이 억제되어, 리커버리내량이 향상되는 것이 확인되었다.
이하, 본 명세서가 개시하는 반도체 장치의 기술 요소에 대해 설명한다. 또한, 이하에 기재하는 기술 요소는, 각각 독립된 기술 요소로서, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이다.
본 명세서가 일례로서 개시하는 반도체 장치에서는, 캐소드 영역의 주변 영역 측단부로부터 재결합 중심 도입 영역의 주변 영역 측단부까지의 거리가 120 ㎛ 이상이어도 된다. 상기 거리가 120 ㎛ 이상이면, 홀이 웰 영역에 침입하기 이전에 전자와 재결합하여 소멸되는 비율이 증가하고, 웰 영역 주변에 있어서의 홀의 집중도가 저하된다.
본 명세서가 일례로서 개시하는 반도체 장치에서는, 재결합 중심 도입 영역이, 다이오드 드리프트 영역으로부터 웰 영역의 외주측에까지 연속적으로 연장되어 있어도 된다. 이로써, 웰 영역의 주변의 전체 위치에 있어서, 홀의 집중도가 저하된다.
본 명세서가 일례로서 개시하는 반도체 장치에서는, 액티브 영역에서는, 반도체 기판의 표면을 평면에서 보았을 때 복수의 IGBT 영역과 다이오드 영역이 교대로 반복하여 병치되어 있어도 된다. 또, 주변 영역이, IGBT 영역과 다이오드 영역이 교대로 병치된 방향 (제 1 방향) 에서 IGBT 영역에 인접해 있어도 된다. 상기 제 1 방향을 따라 관찰하면, IGBT 영역의 외주측에 주변 영역이 위치하고 있다. 즉, 주변 영역·다이오드 영역·IGBT 영역·다이오드 영역···의 순서가 아니라, 주변 영역·IGBT 영역·다이오드 영역·다이오드 영역···의 순서로 되어 있다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이것들은 예시에 지나지 않고, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에서 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것으로, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것으로, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
1 : 반도체 장치
2 : IGBT 영역
3 : 다이오드 영역
4 : 주변 영역
10 : 반도체 기판
11 : 표면 전극
12 : 이면 전극
21 : 에미터 영역
22 : 보디 영역
22a : 보디 콘택트 영역
22b : 저농도 보디 영역
23 : 콜렉터 영역
31 : 애노드 영역
31a : 애노드 콘택트 영역
31b : 저농도 애노드 영역
32 : 캐소드 영역
41 : 웰 영역
42 : 이면 영역
50 : 드리프트 영역
51 : 버퍼 영역
60 : 트렌치 게이트
61 : 트렌치
62 : 게이트 절연막
63 : 게이트 전극
64 : 절연막
70 : 더미 트렌치 게이트
71 : 트렌치
72 : 게이트 절연막
73 : 게이트 전극
74 : 절연막
100 : 결정 결함 영역

Claims (4)

  1. 동일 반도체 기판에 IGBT 와 다이오드가 형성되어 있는 반도체 장치이고, 반도체 기판과, 상기 반도체 기판의 표면에 형성되어 있는 표면 전극과, 상기 반도체 기판의 이면에 형성되어 있는 이면 전극을 구비하고 있고,
    상기 반도체 기판에, 액티브 영역과, 주변 영역과, 재결합 중심 도입 영역이 형성되어 있고,
    상기 액티브 영역에서는, 상기 반도체 기판의 상기 표면을 평면에서 보았을 때 IGBT 영역과 다이오드 영역이 병치되어 있고,
    상기 다이오드 영역에서는, 상기 표면 전극에 도통되는 애노드 영역과, 상기 이면 전극에 도통되는 캐소드 영역과, 상기 애노드 영역과 상기 캐소드 영역 사이에 위치하는 다이오드 드리프트 영역이 형성되어 있고,
    상기 주변 영역은, 상기 반도체 기판의 상기 표면을 평면에서 보았을 때 상기 액티브 영역의 주변에 위치하고 있고, 상기 반도체 기판의 상기 표면으로부터 상기 애노드 영역보다 깊은 위치까지 도달하여 있음과 함께 상기 표면 전극에 도통되어 있는 p 형의 웰 영역과, 상기 웰 영역의 이면측에 위치하고 있음과 함께 상기 다이오드 드리프트 영역과 연결되어 있는 주변 드리프트 영역을 구비하고 있고,
    상기 재결합 중심 도입 영역에서는 재결합 중심이 도입되어 주위의 재결합 중심의 농도보다 높아져 있고, 상기 재결합 중심 도입 영역이, 상기 다이오드 영역의 길이 방향을 따라, 상기 다이오드 드리프트 영역으로부터 상기 주변 드리프트 영역에까지 연속적으로 연장되어 있고,
    상기 재결합 중심 도입 영역이 상기 다이오드 드리프트 영역으로부터 상기 주변 드리프트 영역으로 돌출되며, 또한 상기 반도체 기판의 단부까지는 연장되어 있지 않는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 재결합 중심 도입 영역이, 상기 다이오드 드리프트 영역으로부터 상기 웰 영역의 외주측에까지 연속적으로 연장되어 있는, 반도체 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 액티브 영역에서는, 상기 반도체 기판의 상기 표면을 평면에서 보았을 때 복수의 상기 IGBT 영역과 상기 다이오드 영역이 교대로 반복하여 병치되어 있고,
    상기 주변 영역이, 상기 IGBT 영역과 상기 다이오드 영역이 교대로 병치된 방향에서 상기 IGBT 영역에 인접해 있는, 반도체 장치.
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