JPH10313115A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH10313115A JPH10313115A JP10175026A JP17502698A JPH10313115A JP H10313115 A JPH10313115 A JP H10313115A JP 10175026 A JP10175026 A JP 10175026A JP 17502698 A JP17502698 A JP 17502698A JP H10313115 A JPH10313115 A JP H10313115A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】
【目的】 絶縁ゲート型電界効果トランジスタにおい
て、素子の破壊耐量を向上させる。 【構成】 ｐウエル領域３，９とゲート電極８の繰り返
しパターンからなるセル領域とｎ- 層２の終端の間に、
セル領域３，９を取り巻く帯状のパターンを有するガー
ドリング部５を形成した絶縁ゲート型電界効果トランジ
スタにおいて、セル領域とガードリング部５の間のｎ-
層２表面にｐ層４を形成し、セル領域におけるソース電
極１１を外周に延在させてｐ層４に接触させるように
し、サージ電圧が印加された時にガードリング部５のコ
ーナー部近傍に発生する電流集中をｐ層４に接触したソ
ース電極１１にバイパスするようにした。
て、素子の破壊耐量を向上させる。 【構成】 ｐウエル領域３，９とゲート電極８の繰り返
しパターンからなるセル領域とｎ- 層２の終端の間に、
セル領域３，９を取り巻く帯状のパターンを有するガー
ドリング部５を形成した絶縁ゲート型電界効果トランジ
スタにおいて、セル領域とガードリング部５の間のｎ-
層２表面にｐ層４を形成し、セル領域におけるソース電
極１１を外周に延在させてｐ層４に接触させるように
し、サージ電圧が印加された時にガードリング部５のコ
ーナー部近傍に発生する電流集中をｐ層４に接触したソ
ース電極１１にバイパスするようにした。
Description
【０００１】
【産業上の利用分野】本発明は、モータ駆動用インバー
タ用、電源用及びイグナイタ用等の高耐圧、大電流のパ
ワースイッチング素子として用いる絶縁ゲート型電界効
果トランジスタに関する。
タ用、電源用及びイグナイタ用等の高耐圧、大電流のパ
ワースイッチング素子として用いる絶縁ゲート型電界効
果トランジスタに関する。
【０００２】
【従来の技術】絶縁ゲート型電界効果トランジスタは、
ＭＯＳ構造を有し電圧駆動型であることからバイポーラ
トランジスタに比べ駆動電力が小さく、また熱暴走を起
こしにくい特徴を持つ。その種類として、例えばユニポ
ーラデバイスであるパワーＭＯＳＦＥＴ（ＤＭＯＳ）と
バイポーラデバイスであるＩＧＢＴがある。ＩＧＢＴは
パワーＭＯＳＦＥＴと類似の構造を有するが、ドレイン
領域にｐｎ接合を設けることにより動作時に高抵抗ドレ
イン層に導電率変調を起こさせパワーＭＯＳＦＥＴでは
不可能な高耐圧と低オン抵抗の両立が達成できる。
ＭＯＳ構造を有し電圧駆動型であることからバイポーラ
トランジスタに比べ駆動電力が小さく、また熱暴走を起
こしにくい特徴を持つ。その種類として、例えばユニポ
ーラデバイスであるパワーＭＯＳＦＥＴ（ＤＭＯＳ）と
バイポーラデバイスであるＩＧＢＴがある。ＩＧＢＴは
パワーＭＯＳＦＥＴと類似の構造を有するが、ドレイン
領域にｐｎ接合を設けることにより動作時に高抵抗ドレ
イン層に導電率変調を起こさせパワーＭＯＳＦＥＴでは
不可能な高耐圧と低オン抵抗の両立が達成できる。
【０００３】以下、ＩＧＢＴを例にとって説明する。図
１３は、ＩＧＢＴのセル領域及びその外側に配置される
高耐圧化手段としてのガードリング部の断面図である。
これを製造工程に従って説明する。まず、半導体基板で
ありｐ+ 層１（第１半導体層）を用意し、この上に気相
成長法により高抵抗のｎ- 層２（第２半導体層）を形成
する。次に３〜６μｍの深さにｐ層３（第３半導体
層）、ｐ層４（第５半導体層）及びｐ層５（ガードリン
グ部）を選択拡散法により同時に形成する。そして選択
拡散法によりｐ層９、ｎ + 層６（第４半導体層）を形成
する。なお、以上の製造工程において、ｎ- 層２の表面
を酸化して形成されたゲート絶縁膜としてのゲート酸化
膜７の上に形成されたゲート電極８をマスクとして、い
わゆるＤＳＡ技術によりｐ層９とｎ+ 層（ソース領域）
６が自己整合的に形成され、これによりチャネルが形成
される。その後、層間絶縁膜１０を形成して、続いてｐ
層３及びｎ+ 層６及びｐ層４にオーミック接触を形成す
るために、上部の酸化膜にコンタクト孔を開口し、アル
ミニウムを数μｍ蒸着し、選択エッチングしてソース電
極１１、ゲート電極引き回し線１５、ソース電極引き回
し線１１ａを形成する。また、ｐ+ 層１の裏面に金属膜
を蒸着して、ドレイン電極１２を形成する。
１３は、ＩＧＢＴのセル領域及びその外側に配置される
高耐圧化手段としてのガードリング部の断面図である。
これを製造工程に従って説明する。まず、半導体基板で
ありｐ+ 層１（第１半導体層）を用意し、この上に気相
成長法により高抵抗のｎ- 層２（第２半導体層）を形成
する。次に３〜６μｍの深さにｐ層３（第３半導体
層）、ｐ層４（第５半導体層）及びｐ層５（ガードリン
グ部）を選択拡散法により同時に形成する。そして選択
拡散法によりｐ層９、ｎ + 層６（第４半導体層）を形成
する。なお、以上の製造工程において、ｎ- 層２の表面
を酸化して形成されたゲート絶縁膜としてのゲート酸化
膜７の上に形成されたゲート電極８をマスクとして、い
わゆるＤＳＡ技術によりｐ層９とｎ+ 層（ソース領域）
６が自己整合的に形成され、これによりチャネルが形成
される。その後、層間絶縁膜１０を形成して、続いてｐ
層３及びｎ+ 層６及びｐ層４にオーミック接触を形成す
るために、上部の酸化膜にコンタクト孔を開口し、アル
ミニウムを数μｍ蒸着し、選択エッチングしてソース電
極１１、ゲート電極引き回し線１５、ソース電極引き回
し線１１ａを形成する。また、ｐ+ 層１の裏面に金属膜
を蒸着して、ドレイン電極１２を形成する。
【０００４】以上の断面構造を有する素子の平面パター
ンを図１４に示す。図１４において、図１３のソース電
極１１は平面においてストライプ形状の開口部パターン
２２を形成し、ｐ領域３及び９からなるｐウエル領域と
ともに所定の間隔で繰り返し配置されることによりセル
領域Ａを形成している。このセル領域Ａの前面にはソー
ス電極１１が形成されている。また、セル領域Ａの終端
部を囲むようにｐ領域４が配置され、この上部にソース
電極引き回し線１１ａ、ゲート電極引き回し線１５、ソ
ース電極パッド３０及びゲート電極パッド３１が形成さ
れている。図１３の２１、２５はソース電極引き回し線
１１ａ、ゲート電極引き回し線１５の絶縁開口部であ
る。なお、ソース電極引き回し線１１ａは、素子全体の
電位を固定し、動作時の電位の不均一さをなくすために
設けられている。
ンを図１４に示す。図１４において、図１３のソース電
極１１は平面においてストライプ形状の開口部パターン
２２を形成し、ｐ領域３及び９からなるｐウエル領域と
ともに所定の間隔で繰り返し配置されることによりセル
領域Ａを形成している。このセル領域Ａの前面にはソー
ス電極１１が形成されている。また、セル領域Ａの終端
部を囲むようにｐ領域４が配置され、この上部にソース
電極引き回し線１１ａ、ゲート電極引き回し線１５、ソ
ース電極パッド３０及びゲート電極パッド３１が形成さ
れている。図１３の２１、２５はソース電極引き回し線
１１ａ、ゲート電極引き回し線１５の絶縁開口部であ
る。なお、ソース電極引き回し線１１ａは、素子全体の
電位を固定し、動作時の電位の不均一さをなくすために
設けられている。
【０００５】ｐ領域４の外周に所定の間隔を有して、１
つないし複数のガードリング部５が配置されている。さ
らにガードリング領域（ガードリング部５が形成されて
いる領域）の外周にチャネルストッパ領域１３が配置さ
れている。このチャネルストッパ領域１３は、基板端部
に高電圧がかかる場合が生じてもそれによる空乏層の広
がりを抑え、それによる影響をなくすために設けられて
いる。１６はチャネルストッパ領域１３に電位を与える
ための等電位リングである。
つないし複数のガードリング部５が配置されている。さ
らにガードリング領域（ガードリング部５が形成されて
いる領域）の外周にチャネルストッパ領域１３が配置さ
れている。このチャネルストッパ領域１３は、基板端部
に高電圧がかかる場合が生じてもそれによる空乏層の広
がりを抑え、それによる影響をなくすために設けられて
いる。１６はチャネルストッパ領域１３に電位を与える
ための等電位リングである。
【０００６】
【発明が解決しようとする課題】上記構成において、ゲ
ート電極８への電圧印加によるチャネルの形成にてドレ
イン電極１２とソース電極１１の間に電流路が形成され
る。このような通常の動作に対し、ドレイン電極１２と
ソース電極１１の間に通常使用電圧以上のサージ電圧が
印加されることがある。このような場合、ｐウエル領域
とｎ- 層２とからなるｐｎ接合が逆バイアス状態にな
り、高抵抗のｎ- 層２に空乏層が広がる。ここでＡ領域
においては隣り合うｐウエル領域およびその間に位置す
るｎ- 層２に空乏層が伸び互いに重なることにより電界
の緩和が達成される。そしてｐウエル領域の底部のｐｎ
接合部で最大の電界値ＥA をとる。
ート電極８への電圧印加によるチャネルの形成にてドレ
イン電極１２とソース電極１１の間に電流路が形成され
る。このような通常の動作に対し、ドレイン電極１２と
ソース電極１１の間に通常使用電圧以上のサージ電圧が
印加されることがある。このような場合、ｐウエル領域
とｎ- 層２とからなるｐｎ接合が逆バイアス状態にな
り、高抵抗のｎ- 層２に空乏層が広がる。ここでＡ領域
においては隣り合うｐウエル領域およびその間に位置す
るｎ- 層２に空乏層が伸び互いに重なることにより電界
の緩和が達成される。そしてｐウエル領域の底部のｐｎ
接合部で最大の電界値ＥA をとる。
【０００７】一方、ｐウエル領域の終端部より外側に
は、ｐ層４が形成され、このｐ層４の終端部よりｎ- 層
２の終端部に至る領域（Ｂ領域）では上記電界緩和効果
がなくなり、ｐ層４の外周部，特にそのコーナー部ない
しその近傍のｎ- 層２表面で最大電界値ＥB をとる。こ
こで一般にＥA ＜ＥB となる。すなわち、ｐ層４のコー
ナー部におけるブレークダウンにより素子の耐圧が左右
されることになる。そのため、ＥB 値を減少させＥA 値
に近付けＢ領域の耐圧を向上させるために、繰り返し配
置されたガードリング部５を設け、Ｂ領域の最大電界値
ＥB を小さくし、素子の耐圧を向上させるようにしてい
る。
は、ｐ層４が形成され、このｐ層４の終端部よりｎ- 層
２の終端部に至る領域（Ｂ領域）では上記電界緩和効果
がなくなり、ｐ層４の外周部，特にそのコーナー部ない
しその近傍のｎ- 層２表面で最大電界値ＥB をとる。こ
こで一般にＥA ＜ＥB となる。すなわち、ｐ層４のコー
ナー部におけるブレークダウンにより素子の耐圧が左右
されることになる。そのため、ＥB 値を減少させＥA 値
に近付けＢ領域の耐圧を向上させるために、繰り返し配
置されたガードリング部５を設け、Ｂ領域の最大電界値
ＥB を小さくし、素子の耐圧を向上させるようにしてい
る。
【０００８】このガードリング領域での電界値ＥG は、
ドレイン電極１２にサージ電圧が印加された場合上昇
し、衝突イオン化による電子−正孔対がガードリング領
域内における最外周に位置するガードリング部の外側で
大量に発生する。この時ガードリング領域での電界値Ｅ
G も、ガードリング部５の平面パターンにおいて、直線
パターン部よりも、ある曲率半径で曲がっているコーナ
パターン部でより大きくなる。上記発生したキャリアの
うち正孔は近傍のソース電極１１あるいはソース電極引
き回し線１１ａに流れ出し、電子はｐ+ 層基板１に流れ
新たな正孔が注入される。この時電流は図１３中の矢印
で示される流れを発生する。このうち電流ａは、ｐ層４
に沿って引き回される細いソース電極引き回し線１１ａ
を介してソース電極パッド３０まで至るため、その配線
により抵抗が大きく、ソース電極１１に直接流れる電流
ｂに比べ量が少ない。これによりガードリング部を設け
たとしても、その曲線パターン部近傍のセル領域にはよ
り多くの電流が集中することになる。
ドレイン電極１２にサージ電圧が印加された場合上昇
し、衝突イオン化による電子−正孔対がガードリング領
域内における最外周に位置するガードリング部の外側で
大量に発生する。この時ガードリング領域での電界値Ｅ
G も、ガードリング部５の平面パターンにおいて、直線
パターン部よりも、ある曲率半径で曲がっているコーナ
パターン部でより大きくなる。上記発生したキャリアの
うち正孔は近傍のソース電極１１あるいはソース電極引
き回し線１１ａに流れ出し、電子はｐ+ 層基板１に流れ
新たな正孔が注入される。この時電流は図１３中の矢印
で示される流れを発生する。このうち電流ａは、ｐ層４
に沿って引き回される細いソース電極引き回し線１１ａ
を介してソース電極パッド３０まで至るため、その配線
により抵抗が大きく、ソース電極１１に直接流れる電流
ｂに比べ量が少ない。これによりガードリング部を設け
たとしても、その曲線パターン部近傍のセル領域にはよ
り多くの電流が集中することになる。
【０００９】この結果、ガードリング部の曲線パターン
部近傍のセル領域のｐ層９に大電流ａが流れ込み、電圧
降下の発生によりｎ+ 層６−ｐ層９間のｐｎ接合が順バ
イアスされ、寄生トランジスタの動作を誘発し電流集中
により破壊し易い。この破壊耐量を向上するためにはガ
ードリング部の耐圧を大きくすればよいが、ガードリン
グ領域の耐圧を向上するには、ガードリング領域に形成
する拡散層の深さを深くするか、拡散層の数を増やす必
要がある。しかし拡散層の深さを深くすることは横方向
の拡散距離も増加するため、ガードリング領域の面積が
増加する。さらに一般的にガードリング領域の拡散層
は、ホトマスク枚数を節約するためにセル領域の拡散層
と同時に形成されるため、セル領域の拡散層の幅も増加
しさらにチップ面積が増加するという問題が生ずる。ま
たガードリング領域に形成する拡散層の数を増やすこと
はやはりガードリング領域の増加を伴い、チップ面積の
増加につながる。
部近傍のセル領域のｐ層９に大電流ａが流れ込み、電圧
降下の発生によりｎ+ 層６−ｐ層９間のｐｎ接合が順バ
イアスされ、寄生トランジスタの動作を誘発し電流集中
により破壊し易い。この破壊耐量を向上するためにはガ
ードリング部の耐圧を大きくすればよいが、ガードリン
グ領域の耐圧を向上するには、ガードリング領域に形成
する拡散層の深さを深くするか、拡散層の数を増やす必
要がある。しかし拡散層の深さを深くすることは横方向
の拡散距離も増加するため、ガードリング領域の面積が
増加する。さらに一般的にガードリング領域の拡散層
は、ホトマスク枚数を節約するためにセル領域の拡散層
と同時に形成されるため、セル領域の拡散層の幅も増加
しさらにチップ面積が増加するという問題が生ずる。ま
たガードリング領域に形成する拡散層の数を増やすこと
はやはりガードリング領域の増加を伴い、チップ面積の
増加につながる。
【００１０】また、ＭＯＳＦＥＴにおいても、半導体基
板１がｎ型であることから、半導体基板１からの少数キ
ャリア（この場合正孔）の注入は発生しないが、ガード
リング領域での高電界発生時に衝突イオン化キャリアの
流れによりガードリング曲線パターン部近傍のセル領域
のｐ層９を大電流が流れ、電圧降下の発生によりｎ+層
６−ｐ層９間のｐｎ接合が順バイアスされ、寄生トラン
ジスタの動作を誘発し電流集中により破壊し易く、同様
の問題がある。
板１がｎ型であることから、半導体基板１からの少数キ
ャリア（この場合正孔）の注入は発生しないが、ガード
リング領域での高電界発生時に衝突イオン化キャリアの
流れによりガードリング曲線パターン部近傍のセル領域
のｐ層９を大電流が流れ、電圧降下の発生によりｎ+層
６−ｐ層９間のｐｎ接合が順バイアスされ、寄生トラン
ジスタの動作を誘発し電流集中により破壊し易く、同様
の問題がある。
【００１１】本発明は上記問題に鑑みてなされたもの
で、絶縁ゲート型電界効果トランジスタのチップ面積を
増加させることなく、サージ電圧が印加されたときの、
素子の破壊耐量を向上させるようにすることを目的とす
る。
で、絶縁ゲート型電界効果トランジスタのチップ面積を
増加させることなく、サージ電圧が印加されたときの、
素子の破壊耐量を向上させるようにすることを目的とす
る。
【００１２】
【課題を解決するための手段】本発明は上記課題を達成
するため、請求項１乃至９の何れかに記載の発明にかか
る絶縁ゲート型電界効果トランジスタにおいては、半導
体基板の一面側に、第１導電型のウエル領域を複数形成
してセル領域をなし、そのウエル領域の個々において、
ウエル領域内に第２導電型のソース領域を形成し、該ソ
ース領域と隣接する前記ウエル領域内の半導体基板表面
部をチャネル領域として少なくともこのチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、前記
セル領域内において前記個々のウエル領域のソース領域
に共通して接触するソース電極と、前記セル領域の外周
部に前記ゲート電極を延在させて共通に連結するゲート
電極引き回し線とを備え、さらに前記半導体基板の他面
側にドレイン電極を有し、前記セル領域の平面パターン
のコーナー部を囲むように、前記半導体基板の一面側に
第１導電型の抜き取り領域を形成し、前記セル領域内の
前記ソース電極を該抜き取り領域の第１接触部上方まで
延在させて、前記ソース電極を前記第１接触部にて前記
抜き取り領域へ直接接触させるとともに、その第１接触
部を前記コーナー部に対応する位置において前記コーナ
ー部に沿って広く延在させるようにしている。
するため、請求項１乃至９の何れかに記載の発明にかか
る絶縁ゲート型電界効果トランジスタにおいては、半導
体基板の一面側に、第１導電型のウエル領域を複数形成
してセル領域をなし、そのウエル領域の個々において、
ウエル領域内に第２導電型のソース領域を形成し、該ソ
ース領域と隣接する前記ウエル領域内の半導体基板表面
部をチャネル領域として少なくともこのチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、前記
セル領域内において前記個々のウエル領域のソース領域
に共通して接触するソース電極と、前記セル領域の外周
部に前記ゲート電極を延在させて共通に連結するゲート
電極引き回し線とを備え、さらに前記半導体基板の他面
側にドレイン電極を有し、前記セル領域の平面パターン
のコーナー部を囲むように、前記半導体基板の一面側に
第１導電型の抜き取り領域を形成し、前記セル領域内の
前記ソース電極を該抜き取り領域の第１接触部上方まで
延在させて、前記ソース電極を前記第１接触部にて前記
抜き取り領域へ直接接触させるとともに、その第１接触
部を前記コーナー部に対応する位置において前記コーナ
ー部に沿って広く延在させるようにしている。
【００１３】
【発明の作用効果】請求項１乃至９に記載の発明によれ
ば、サージ電圧が印加されてセル領域のコーナー部周辺
において電流集中が生じた時に、その電流を抜き取り領
域の広い第１接触部を介して広いセル領域のソース電極
へと直接バイパスするようにしているから、前記電流が
セル領域内のウエル領域へと流れ込んで該ウエル領域と
ソース領域間を順方向バイアスするのを抑制できる。従
って、サージ電圧が印加されたときの、素子の破壊耐量
を向上させることができるという効果を奏する。
ば、サージ電圧が印加されてセル領域のコーナー部周辺
において電流集中が生じた時に、その電流を抜き取り領
域の広い第１接触部を介して広いセル領域のソース電極
へと直接バイパスするようにしているから、前記電流が
セル領域内のウエル領域へと流れ込んで該ウエル領域と
ソース領域間を順方向バイアスするのを抑制できる。従
って、サージ電圧が印加されたときの、素子の破壊耐量
を向上させることができるという効果を奏する。
【００１４】
（第１実施形態）図１乃至図３に本発明の第１実施形態
を示す。この第１実施形態はｎチャネルＩＧＢＴに適用
したもので、全体の平面パターンは図１４に示すものと
同様であり、図１４のＣ領域（ガードリング領域コーナ
部で、４隅とも同一構成であるので、その内の１つを例
にとりＣ領域とする）において、図１に示す拡大図のよ
うな構成とした点で特徴を有する。図２、図３は、それ
ぞれ図１のａ−ａ’、ｂ−ｂ’断面図である。ただし、
それぞれの断面図は、ガードリング領域までを示した。
以下、全ての実施形態においても同様である。尚、従来
技術の図１３に示した構造と同一箇所には、同一符号を
付与する。
を示す。この第１実施形態はｎチャネルＩＧＢＴに適用
したもので、全体の平面パターンは図１４に示すものと
同様であり、図１４のＣ領域（ガードリング領域コーナ
部で、４隅とも同一構成であるので、その内の１つを例
にとりＣ領域とする）において、図１に示す拡大図のよ
うな構成とした点で特徴を有する。図２、図３は、それ
ぞれ図１のａ−ａ’、ｂ−ｂ’断面図である。ただし、
それぞれの断面図は、ガードリング領域までを示した。
以下、全ての実施形態においても同様である。尚、従来
技術の図１３に示した構造と同一箇所には、同一符号を
付与する。
【００１５】すなわち、図１３、図１４の従来技術と相
違する点は、図１のパターン平面図および図２の断面図
に示すように、ガードリング領域コーナ部近傍のセル領
域及びｐ領域４において、セル領域のソース電極１１が
外周に延在した領域１１ｂを設け、該領域１１ｂがｐ領
域４にコーナーに沿って広く開口する絶縁膜開口部２３
を介して接触する構成とした点である。
違する点は、図１のパターン平面図および図２の断面図
に示すように、ガードリング領域コーナ部近傍のセル領
域及びｐ領域４において、セル領域のソース電極１１が
外周に延在した領域１１ｂを設け、該領域１１ｂがｐ領
域４にコーナーに沿って広く開口する絶縁膜開口部２３
を介して接触する構成とした点である。
【００１６】このような構成において、ソース電極１１
に対してドレイン電極１２が正の電位となるようなサー
ジ電圧が印加される時、ガードリング領域コーナ部近傍
で高電界が発生し、衝突イオン化によりキャリアが発生
する。この発生したキャリアによる電流がセル領域のソ
ース電極１１に流れる時、セル領域のソース電極１１が
外周に延在しｐ領域４に接触する領域１１ｂから電流が
抜き取られ、セル領域へ流れ込む電流を減少させる。す
なわち、領域１１ｂは上記電流をセル領域のソース電極
１１に直接バイパスする電流バイパス部をなし、この作
用によって、上記電流によるｐウエル領域とソース領域
６間が順方向バイアスされるのを抑制してラッチアップ
を防ぎ、その結果、高電流まで破壊耐量を向上させるこ
とができる。
に対してドレイン電極１２が正の電位となるようなサー
ジ電圧が印加される時、ガードリング領域コーナ部近傍
で高電界が発生し、衝突イオン化によりキャリアが発生
する。この発生したキャリアによる電流がセル領域のソ
ース電極１１に流れる時、セル領域のソース電極１１が
外周に延在しｐ領域４に接触する領域１１ｂから電流が
抜き取られ、セル領域へ流れ込む電流を減少させる。す
なわち、領域１１ｂは上記電流をセル領域のソース電極
１１に直接バイパスする電流バイパス部をなし、この作
用によって、上記電流によるｐウエル領域とソース領域
６間が順方向バイアスされるのを抑制してラッチアップ
を防ぎ、その結果、高電流まで破壊耐量を向上させるこ
とができる。
【００１７】なお、この実施形態において、図２に示す
領域すなわちコーナ部領域１１ｂによる電流バイパス部
が形成されているが、図３に示す領域、すなわち直線部
には領域１５によるゲート電極引き回し線とゲート電極
８との接続部が形成されている。また、どちらの領域に
おいても最外周にソース電極引き回し線１１ａが形成さ
れ、絶縁膜開口部２１を介してｐ領域４に接触する構成
とされている。
領域すなわちコーナ部領域１１ｂによる電流バイパス部
が形成されているが、図３に示す領域、すなわち直線部
には領域１５によるゲート電極引き回し線とゲート電極
８との接続部が形成されている。また、どちらの領域に
おいても最外周にソース電極引き回し線１１ａが形成さ
れ、絶縁膜開口部２１を介してｐ領域４に接触する構成
とされている。
【００１８】（第２実施形態）図４乃至図６に本発明の
第２実施形態を示す。図４は図１と同じくＣ領域の拡大
図、図５、図６は、それぞれ図４のａ−ａ’、ｂ−ｂ’
断面図である。この実施形態においては、上記第１実施
形態と同様、セル領域のソース電極１１が外周コーナー
部に延在しその延在部分１１ｂにおいてｐ領域４に接触
するとともに、さらにソース電極１１は、少なくとも素
子コーナ部近傍のガードリング部５の平面パターンが直
線パターンを有する領域の内側に位置するｐ領域４上に
も延在し、絶縁膜開口部２６を介してｐ領域４に接触す
る構成とされている。そして、このセル領域のソース電
極１１がｐ領域４上に延在しｐ領域４に接触する領域２
６と、セル領域のゲート電極８がｐ領域４上に延在しゲ
ート引き回し線１５と接触する領域２７が、ガードリン
グ部５の直線パターン部内側に位置するｐ領域４上に沿
って交互に配置される構成とされている。
第２実施形態を示す。図４は図１と同じくＣ領域の拡大
図、図５、図６は、それぞれ図４のａ−ａ’、ｂ−ｂ’
断面図である。この実施形態においては、上記第１実施
形態と同様、セル領域のソース電極１１が外周コーナー
部に延在しその延在部分１１ｂにおいてｐ領域４に接触
するとともに、さらにソース電極１１は、少なくとも素
子コーナ部近傍のガードリング部５の平面パターンが直
線パターンを有する領域の内側に位置するｐ領域４上に
も延在し、絶縁膜開口部２６を介してｐ領域４に接触す
る構成とされている。そして、このセル領域のソース電
極１１がｐ領域４上に延在しｐ領域４に接触する領域２
６と、セル領域のゲート電極８がｐ領域４上に延在しゲ
ート引き回し線１５と接触する領域２７が、ガードリン
グ部５の直線パターン部内側に位置するｐ領域４上に沿
って交互に配置される構成とされている。
【００１９】これにより、電流抜き取り領域面積を面内
で増加させ、セル領域に流れ込む電流をより減少させ、
ラッチアップ発生を抑制し破壊耐量をさらに向上させる
ことができる。又、本実施形態のパターンをセル部終端
部全域に適用すれば、キャリア抜きとり電極１１ｂは、
コンタクト孔２６を介し、Ｐ領域４と、接触するため
に、外周電位固定の役目を同時に果たし、これよりソー
ス引き回し線１１ａは不要となり、領域４の面積が削減
できる。又、チャネル部反転層形成時動作において、チ
ャネルを介した電子電流の流れに対する、ｐ+ 層１から
注入される正孔を抜きとる効果があるため、正孔電流集
中を抑制し、ラッチアップ耐量を向上する効果もある。
で増加させ、セル領域に流れ込む電流をより減少させ、
ラッチアップ発生を抑制し破壊耐量をさらに向上させる
ことができる。又、本実施形態のパターンをセル部終端
部全域に適用すれば、キャリア抜きとり電極１１ｂは、
コンタクト孔２６を介し、Ｐ領域４と、接触するため
に、外周電位固定の役目を同時に果たし、これよりソー
ス引き回し線１１ａは不要となり、領域４の面積が削減
できる。又、チャネル部反転層形成時動作において、チ
ャネルを介した電子電流の流れに対する、ｐ+ 層１から
注入される正孔を抜きとる効果があるため、正孔電流集
中を抑制し、ラッチアップ耐量を向上する効果もある。
【００２０】（第３実施形態）図７乃至図９に本発明の
第３実施形態を示す。図７は図１と同じくＣ領域の拡大
図、図８、図９は、それぞれ図７のａ−ａ’、ｂ−ｂ’
断面図である。この実施形態においては、図７中の二点
鎖線で示すＤ領域において、図８に示すように、ガード
リング領域コーナ部近傍のセル領域において、ｎ+ ソー
ス領域６を形成しない、すなわち領域Ｄにおけるｐウエ
ル領域３を、ｎ+ ソース領域６を形成しないダミー層と
している。なお、他の構成は、セル領域のゲート電極８
がｐ層４上でゲート引き回し線１５と絶縁膜開口部２５
を介して接続する以外は、上記第２実施形態と同一の構
成とされている。
第３実施形態を示す。図７は図１と同じくＣ領域の拡大
図、図８、図９は、それぞれ図７のａ−ａ’、ｂ−ｂ’
断面図である。この実施形態においては、図７中の二点
鎖線で示すＤ領域において、図８に示すように、ガード
リング領域コーナ部近傍のセル領域において、ｎ+ ソー
ス領域６を形成しない、すなわち領域Ｄにおけるｐウエ
ル領域３を、ｎ+ ソース領域６を形成しないダミー層と
している。なお、他の構成は、セル領域のゲート電極８
がｐ層４上でゲート引き回し線１５と絶縁膜開口部２５
を介して接続する以外は、上記第２実施形態と同一の構
成とされている。
【００２１】この構成において、上述したようにサージ
電圧によりガードリング領域コーナ部近傍で高電界が発
生し、衝突イオン化により発生したキャリアによる電流
がセル領域のソース電極１１に流れる時、ｎ+ ソース領
域６が形成されていないため寄生トランジスタ構造が存
在せず、従って寄生トランジスタ動作が発生しないため
破壊耐量が向上する。
電圧によりガードリング領域コーナ部近傍で高電界が発
生し、衝突イオン化により発生したキャリアによる電流
がセル領域のソース電極１１に流れる時、ｎ+ ソース領
域６が形成されていないため寄生トランジスタ構造が存
在せず、従って寄生トランジスタ動作が発生しないため
破壊耐量が向上する。
【００２２】すなわち、本実施形態によれば、外周コー
ナー部のチャネル領域を無くしているためコーナー部に
おける電子電流の流入はなく、それに伴い、コーナー部
における正孔注入量を減らす効果があるとともに、抜き
とり面積は増加するために相乗効果により、コーナー部
のラッチアップ耐量向上効果が達成できる。又、Ｄ領域
のｐ領域３の形状ピッチは、セル領域と同一になるた
め、ドレイン電圧印加時の空乏層の広がり方、すなわち
電界分布は、Ｄ領域においてもセル領域と同一にでき、
チップ面内の電位分布が均一化できる。これによりdv/d
t の大きいサージに対しても、均一な接合電流が流れ、
電流集中が起こりにくい。なお、Ｄ領域のｐ領域３とセ
ル領域のｐ領域が分離してもよい。
ナー部のチャネル領域を無くしているためコーナー部に
おける電子電流の流入はなく、それに伴い、コーナー部
における正孔注入量を減らす効果があるとともに、抜き
とり面積は増加するために相乗効果により、コーナー部
のラッチアップ耐量向上効果が達成できる。又、Ｄ領域
のｐ領域３の形状ピッチは、セル領域と同一になるた
め、ドレイン電圧印加時の空乏層の広がり方、すなわち
電界分布は、Ｄ領域においてもセル領域と同一にでき、
チップ面内の電位分布が均一化できる。これによりdv/d
t の大きいサージに対しても、均一な接合電流が流れ、
電流集中が起こりにくい。なお、Ｄ領域のｐ領域３とセ
ル領域のｐ領域が分離してもよい。
【００２３】（第４実施形態）図１０乃至図１２に本発
明の第４実施形態を示す。図１０は図１と同じくＣ領域
の拡大図、図１１、図１２は、それぞれ図１０のａ−
ａ’、ｂ−ｂ’断面図である。この実施形態において
は、セル領域コーナー部においてセル領域とｐ領域４の
間にｐ領域２４を設け、ｐ領域２４に絶縁膜開口部２９
を介してソース電極１１に接触する構成としている。そ
の他の構成については、上記第２実施形態と同様であ
る。
明の第４実施形態を示す。図１０は図１と同じくＣ領域
の拡大図、図１１、図１２は、それぞれ図１０のａ−
ａ’、ｂ−ｂ’断面図である。この実施形態において
は、セル領域コーナー部においてセル領域とｐ領域４の
間にｐ領域２４を設け、ｐ領域２４に絶縁膜開口部２９
を介してソース電極１１に接触する構成としている。そ
の他の構成については、上記第２実施形態と同様であ
る。
【００２４】この構成において、上述したようにサージ
電圧によりガードリング領域コーナ部近傍で高電界が発
生し、衝突イオン化により発生したキャリアによる電流
がセル領域のソース電極１１に流れる時、ｐ領域２４は
絶縁膜開口部２９を介したキャリア抜き取り領域とな
り、この結果コーナ部セル領域への電流集中を抑制する
ため、セル部の寄生トランジスタ構造の動作を抑制し、
これにより破壊耐量が向上する。
電圧によりガードリング領域コーナ部近傍で高電界が発
生し、衝突イオン化により発生したキャリアによる電流
がセル領域のソース電極１１に流れる時、ｐ領域２４は
絶縁膜開口部２９を介したキャリア抜き取り領域とな
り、この結果コーナ部セル領域への電流集中を抑制する
ため、セル部の寄生トランジスタ構造の動作を抑制し、
これにより破壊耐量が向上する。
【００２５】すなわち、本実施形態によれば、ｐ領域コ
ンタクト面積を大きくとることにより、チャネル反転層
形成時の動作においても、チャネルを介した電子電流の
流れに対し、ｐ+ 層１から注入される正孔を抜きとる効
果が有効に働くため、セル領域周辺のセル部への正孔電
流集中を防止できる。また、抜きとり領域を扇形パター
ンとすることにより、コーナー部ガードリング領域の正
孔がセル部側へ流れる時、効率よく正孔電流を抜きとる
ことができる。なお、ｐ領域２４及び絶縁膜開口部２９
は、Ｘ，Ｙ方向に任意に拡張してもよい。また、ｐ領域
２４とＰ領域４が一体となってもよいし、その時絶縁膜
開口部２６が２９と一体となってもよい。
ンタクト面積を大きくとることにより、チャネル反転層
形成時の動作においても、チャネルを介した電子電流の
流れに対し、ｐ+ 層１から注入される正孔を抜きとる効
果が有効に働くため、セル領域周辺のセル部への正孔電
流集中を防止できる。また、抜きとり領域を扇形パター
ンとすることにより、コーナー部ガードリング領域の正
孔がセル部側へ流れる時、効率よく正孔電流を抜きとる
ことができる。なお、ｐ領域２４及び絶縁膜開口部２９
は、Ｘ，Ｙ方向に任意に拡張してもよい。また、ｐ領域
２４とＰ領域４が一体となってもよいし、その時絶縁膜
開口部２６が２９と一体となってもよい。
【００２６】以上詳述した第１実施形態乃至第４実施形
態では、セルパターンとしてストライプパターンをー例
として示したが、四角形、六角形、八角形等のセルパタ
ーンの素子においても同様の効果を達成できる。また、
上記実施形態を適宜組み合わせて設計することで、より
破壊耐量を向上させることも可能である。例えば、上記
第３または第４実施形態は、第２実施形態と組み合わせ
たものであり、第２実施形態の応用形と見なすことがで
きる。
態では、セルパターンとしてストライプパターンをー例
として示したが、四角形、六角形、八角形等のセルパタ
ーンの素子においても同様の効果を達成できる。また、
上記実施形態を適宜組み合わせて設計することで、より
破壊耐量を向上させることも可能である。例えば、上記
第３または第４実施形態は、第２実施形態と組み合わせ
たものであり、第２実施形態の応用形と見なすことがで
きる。
【００２７】さらに、ガードリング領域のコーナ部は曲
線パターンでなく角ばったものでも同様の効果を達成で
きる。また、ｎチャネル型ＩＧＢＴをー例として示した
が、導電型と逆となるｐチャネル型ＩＧＢＴにおいても
同様の効果が達成できる。さらに、第１半導体層をｎ+
層としたＭＯＳＦＥＴについても同様の効果が達成でき
る。
線パターンでなく角ばったものでも同様の効果を達成で
きる。また、ｎチャネル型ＩＧＢＴをー例として示した
が、導電型と逆となるｐチャネル型ＩＧＢＴにおいても
同様の効果が達成できる。さらに、第１半導体層をｎ+
層としたＭＯＳＦＥＴについても同様の効果が達成でき
る。
【図１】本発明の第１実施形態を示すＩＧＢＴの部分的
拡大平面パターン図である。
拡大平面パターン図である。
【図２】図１中のａ−ａ’断面図である。
【図３】図１中のｂ−ｂ’断面図である。
【図４】本発明の第２実施形態を示す部分的拡大平面パ
ターン図である。
ターン図である。
【図５】図４中のａ−ａ’断面図である。
【図６】図４中のｂ−ｂ’断面図である。
【図７】本発明の第３実施形態を示す部分的拡大平面パ
ターン図である。
ターン図である。
【図８】図７中のａ−ａ’断面図である。
【図９】図７中のｂ−ｂ’断面図である。
【図１０】本発明の第４実施形態を示す部分的拡大平面
パターン図である。
パターン図である。
【図１１】図１０中のａ−ａ’断面図である。
【図１２】図１０中のｂ−ｂ’断面図である。
【図１３】従来のＩＧＢＴを示す断面図である。
【図１４】従来のＩＧＢＴの平面パターン図である。
１ Ｐ+ 層 ２ ｎ- 層 ３ ｐ層 ４ ｐ層 ５ ガードリング部 ６ ｎ+ 層 ８ ゲート電極 ９ ｐ層 １１ ソース電極 １２ ドレイン電極 １５ ゲート電極引き回し線
Claims (9)
- 【請求項１】 半導体基板の一面側に、第１導電型のウ
エル領域を複数形成してセル領域をなし、そのウエル領
域の個々において、ウエル領域内に第２導電型のソース
領域を形成し、該ソース領域と隣接する前記ウエル領域
内の半導体基板表面部をチャネル領域として少なくとも
このチャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、前記セル領域内において前記個々のウエ
ル領域のソース領域に共通して接触するソース電極と、
前記セル領域の外周部に前記ゲート電極を延在させて共
通に連結するゲート電極引き回し線とを備え、さらに前
記半導体基板の他面側にドレイン電極を有する絶縁ゲー
ト型電界効果トランジスタにおいて、 前記セル領域の平面パターンのコーナー部を囲むよう
に、前記半導体基板の一面側に第１導電型の抜き取り領
域を形成し、前記セル領域内の前記ソース電極を該抜き
取り領域の第１接触部上方まで延在させて、前記ソース
電極を前記第１接触部にて前記抜き取り領域へ直接接触
させるとともに、その第１接触部を前記コーナー部に対
応する位置において前記コーナー部に沿って広く延在さ
せたことを特徴とする絶縁ゲート型電界効果トランジス
タ。 - 【請求項２】 前記抜き取り領域は、前記セル領域の外
周に沿って形成されるとともに、その上に前記ゲート電
極引き回し線を配置した請求項１に記載の絶縁ゲート型
電界効果トランジスタ。 - 【請求項３】 前記ゲート電極引き回し線は、前記コー
ナー部の前記抜き取り領域の前記ソース電極への前記第
１接触部より外周に配置されている請求項１又は２に記
載の絶縁ゲート型電界効果トランジスタ。 - 【請求項４】 前記セル領域の外周が直線状となる部分
において、前記セル領域内の前記ゲート電極と前記ゲー
ト電極引き回し線とを連結するゲート電極延在部と、前
記ソース電極と前記抜き取り領域とが直接接触する第２
接触部とが、交互に配置されている請求項１乃至３の何
れかに記載の絶縁ゲート型電界効果トランジスタ。 - 【請求項５】 前記第１接触部は前記第２接触部より広
く設定されている請求項４に記載の絶縁ゲート型電界効
果トランジスタ。 - 【請求項６】 前記コーナー部のセル領域と前記抜き取
り領域の間に、第１導電型の半導体領域を設け、この半
導体領域を前記セル領域の前記ソース電極に接続するよ
うにした請求項１乃至５のいずれかに記載の絶縁ゲート
型電界効果トランジスタ。 - 【請求項７】 前記コーナー部に位置するセル領域の前
記ウエル領域には、前記ソース領域を配置しないように
した請求項１乃至５のいずれかに記載の絶縁ゲート型電
界効果トランジスタ。 - 【請求項８】 前記ゲート電極引き回し線より外周側の
前記抜き取り領域上にソース電極引き回し線を配置し、
該ソース電極引き回し線を前記抜き取り領域に接触させ
るようにした請求項１乃至３のいずれかに記載の絶縁ゲ
ート型電界効果トランジスタ。 - 【請求項９】 前記半導体基板の前記ドレイン電極に接
触する領域は第１導電型である請求項１乃至８のいずれ
かに記載の絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17502698A JP3474776B2 (ja) | 1998-06-22 | 1998-06-22 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17502698A JP3474776B2 (ja) | 1998-06-22 | 1998-06-22 | 絶縁ゲート型電界効果トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6039874A Division JP2870402B2 (ja) | 1994-03-10 | 1994-03-10 | 絶縁ゲート型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313115A true JPH10313115A (ja) | 1998-11-24 |
| JP3474776B2 JP3474776B2 (ja) | 2003-12-08 |
Family
ID=15988927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17502698A Expired - Lifetime JP3474776B2 (ja) | 1998-06-22 | 1998-06-22 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474776B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116190A (ja) * | 2006-12-12 | 2007-05-10 | Toshiba Corp | 半導体素子およびその製造方法 |
| CN102479802A (zh) * | 2010-11-22 | 2012-05-30 | 大中积体电路股份有限公司 | 半导体组件 |
| WO2015049923A1 (ja) * | 2013-10-04 | 2015-04-09 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
-
1998
- 1998-06-22 JP JP17502698A patent/JP3474776B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116190A (ja) * | 2006-12-12 | 2007-05-10 | Toshiba Corp | 半導体素子およびその製造方法 |
| CN102479802A (zh) * | 2010-11-22 | 2012-05-30 | 大中积体电路股份有限公司 | 半导体组件 |
| WO2015049923A1 (ja) * | 2013-10-04 | 2015-04-09 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| US9543429B2 (en) | 2013-10-04 | 2017-01-10 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3474776B2 (ja) | 2003-12-08 |
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