KR101412292B1 - 자가-정렬된 금속 라인 상호연결들을 갖는 비아-없는 상호연결 구조 - Google Patents

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Abstract

본 개시는 반도체 디바이스를 제공한다. 반도체 디바이스는 기판 위에 배치된 제 1 도전성 라인을 포함한다. 제 1 도전성 라인은 제 1 상호연결 층에 위치되고 제 1 방향을 따라 연장한다. 반도체 디 는 제 1 방향과 상이한 제 2 방향을 따라 각각 연장하는 제 2 도전성 라인 및 제 3 도전성 라인을 포함한다. 제 2 도전성 라인및 제 3 도전성 라인은 제 1 상호연결 층과 상이한 제 2 상호연결 층에 위치된다. 제 2 도전성 라인및 제 3 도전성 라인은 제 1 도전성 라인 위에 또는 아래에 위치되는 간극에 의해 분리된다. 반도체 디바이스는 제 2 도전성 라인및 제 3 도전성 라인을 함께 전기적으로 결합하는 제 4 도전성 라인을 포함한다. 제 4 도전성 라인은 제 1 상호연결 층 및 상기 제 2 상호연결 층과 상이한 제 3 상호연결 층에 위치된다.

Description

자가-정렬된 금속 라인 상호연결들을 갖는 비아-없는 상호연결 구조{VIA-FREE INTERCONNECT STRUCTURE WITH SELF-ALIGNED METAL LINE INTERCONNECTIONS}
본 발명은 자가-정렬된 금속 라인 상호연결들을 갖는 비아-없는 상호연결 구조에 대한 것이다.
반도체 집적 회로(IC) 산업은 빠른 성장을 경험해왔다. IC 재료들 및 설계에 있어서 기술적인 진보들은 IC들의 세대들을 생성하였으며, 각각의 세대는 이전의 세대보다 더 작고 더 복잡한 회로들을 갖는다. 그러나 이 진보들은 IC들을 프로세싱 및 제조하는 복잡성을 증가시켰으며 이 진보들이 실현되기 위해 IC IC 프로세싱 및 제조에 있어서 유사한 발전들이 필요로 된다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 영역들 당 상호연결된 디바이스들의 수)는 일반적으로 증가한 반면, 지오메트리 크기(geometry size)(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용들을 추구하여 나노미터 기술 프로세스 노드들로 진행됨에 따라, 제조 및 설계 둘 다로부터의 도전과제들은 다중층(또는 3차원) 집적 디바이스들의 개발을 발생시켰다. 다중층 디바이스들은 다른 상호연결 층들로부터 도전성 라인들로 상호연결되는 하나 이상의 도전성 라인들을 각각 포함하는 복수의 상호연결 층들을 포함할 수 있다. 그러나 축소(scaling down)가 지속됨에 따라 이 도전성 라인들을 형성 및 정렬시키는 것은 어려운 것으로 판명되었다.
이에 따라 기존의 다중층 디바이스들 및 다중층 디바이스들을 제조하는 방법들은 일반적으로 그들의 의도된 목적들에 충분할지라도, 이들이 모든 면들에서 전체적으로 만족스러운 것은 아니다.
본 발명은 반도체 디바이스를 제공하며, 이 디바이스는 기판; 상기 기판 위에 배치된 제 1 도전성 라인 - 상기 제 1 도전성 라인은 상기 제 1 상호연결 층에 위치되고 제 1 방향을 따라 연장함 -; 상기 제 1 방향과 상이한 제 2 방향을 따라 각각 연장하는 제 2 도전성 라인 및 제 3 도전성 라인 - 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인은 상기 제 1 상호연결 층과 상이한 제 2 상호연결 층에 위치되고, 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인은 상기 제 1 도전성 라인 위에 또는 아래에 위치되는 간극(gap)에 의해 분리됨 -; 및 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인을 함께 전기적으로 결합시키는 제 4 도전성 라인 - 상기 제 4 도전성 라인은 상기 제 1 상호연결 층 및 상기 제 2 상호연결 층과 상이한 제 3 상호연결 층에 위치됨 -을 포함한다.
또한, 본 발명은 반도체 상호연결 구조를 제공하며, 이 구조는 기판 위에 형성된 제 1 금속 층 - 상기 제 1 금속 층은 제 1 방향으로 배향되는 제 1 금속 라인을 포함함 -; 상기 기판 위에 형성된 제 2 금속 층 - 상기 제 2 금속 층은 상기 제 1 금속 층과 상이하고 제 2 금속 라인, 제 3 금속 라인 및 상기 제 2 금속 라인과 상기 제 3 금속 라인을 분리하는 유전체 컴포넌트를 포함하고, 상기 제 2 금속 라인 및 상기 제 3 금속 라인은 상기 제 1 방향과 상이한 제 2 방향으로 배향됨 -; 및 상기 기판 위에 형성된 제 3 금속 층 - 상기 제 3 금속 층은 상기 제 1 금속 층 및 상기 제 2 금속 층과 상이하고, 상기 제 3 금속 층은 상기 유전체 컴포넌트 위에 또는 아래에 위치되고 상기 제 2 금속 라인과 상기 제 3 금속 라인을 브리지(bridge)하는 제 4 금속 라인을 포함함 -을 포함한다.
또한, 본 발명은 반도체 디바이스를 제조하는 방법을 제공하며, 이 방법은 기판 위에 제 1 금속 층을 형성하는 단계 - 상기 제 1 금속 층은 제 1 방향으로 연장하는 복수의 제 1 금속 라인들을 포함함 -; 상기 기판 위에 제 2 금속 층을 형성하는 단계 - 상기 제 2 금속 층은 상기 제 1 금속 층과 상이하고, 상기 제 2 금속 층은 상기 제 1 방향과 상이한 제 2 방향으로 연장하는 복수의 제 2 금속 라인들을 포함하고, 상기 제 2 금속 라인은 하나 이상의 유전체 컴포넌트들에 의해 분리되고, 상기 제 2 금속 라인들의 제 1 서브셋은 상기 제 1 금속 라인들의 제 1 서브셋 상에 직접 위치되고, 상기 제 2 금속 라인들의 제 2 서브셋을 분리하는 상기 유전체 컴포넌트들 중 하나는 상기 제 1 금속 라인들의 제 1 서브셋 상에 직접 위치됨 -; 및 상기 기판 위에 제 3 금속 층을 형성하는 단계 - 상기 제 3 금속 층은 상기 제 1 금속 층 및 상기 제 2 금속 층과 상이하고, 상기 제 3 금속 층은 상기 제 2 금속 라인들의 제 2 서브셋 위에 또는 아래에 그리고, 상기 제 2 금속 층의 유전체 컴포넌트 위에 또는 아래에 위치되는 적어도 하나의 제 3 금속 라인을 포함하고, 상기 제 2 금속 라인들의 제 2 서브셋은 상기 제 3 금속 라인에 의해 함께 전기적으로 결합됨 -를 포함한다.
본 개시의 양상들은 첨부 도면들과 함께 판독될 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 제 크기대로 그려지지 않는다는 것이 강조된다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 다양한 양상들에 따라 반도체 디바이스를 제조하는 방법을 예시하는 흐름도.
도 2 내지 도 5 및 도 8 내지 도 10은 본 개시의 다양한 양상들에 따라 다양한 제조 스테이지들에서의 반도체 디바이스의 개략적인 단편적 측면 단면도들.
도 6 내지 도 7 및 도 11은 본 개시의 다양한 양상들에 따라 다양한 제조 스테이지들에서의 반도체 디바이스의 개략적인 단편적 상면도들.
이하의 개시는 다양한 실시예들의 상이한 피처들을 구현하기 위해 다수의 상이한 실시예들, 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 이하에 기술된다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 기술된다. 이들은 물론, 단순한 예들이며 제한하는 것으로 의도되지 않는다. 예를 들어, 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않도록 부가적인 피처들이 제 2 및 제 2 피처들 사이에 개재되어 형성되는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 목적으로 하며 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 기술하지 않는다.
현대의 반도체 디바이스들은 외부 디바이스들과의 전기적 연결을 설정하기 위해 그리고 반도체 디바이스 상의 다양한 컴포넌트들 및 피처들 간의 전기적 라우팅(routing)을 수행하기 위해 상호연결 구조를 활용할 수 있다. 예를 들어, 상호연결 구조는 복수의 패터닝된 유전체 층들 및 상호연결된 도전성 층들을 포함할 수 있다. 이들 상호연결된 도전성 층들은 회로들, 입력/출력들, 및 반도체 기판에 형성된 다양한 도핑된 피처들 사이에서 상호연결들(예를 들어, 배선(wiring))을 제공한다. 더욱 상세히, 상호연결 구조는 금속 층들(예를 들어, M1, M2, M3 등)로서 또한 지칭되는 복수의 상호연결 층들을 포함할 수 있다. 상호연결 층들 각각은 금속 라인들로서 또한 지칭되는 복수의 상호연결 피처들을 포함한다. 상호연결 구조의 층간 유전체(interlayer dielectric; ILD)는 금속 라인들 사이에서 분리(isolation)를 제공한다.
상호연결 구조는 또한 상이한 상호연결 층들로부터 금속 라인들 간의 전기적 연결들을 제공하는 복수의 비아들/접촉들을 포함할 수 있다. 예를 들어, 비아는 수직으로 연장할 수 있고, 이에 따라 M1 층으로부터의 금속 라인이 M2 층으로부터의 다른 금속 라인에 전기적으로 연결되는 것을 허용할 수 있다. 반도체 디바이스 제조 기술들이 계속 진화함에 따라, 비아들 및 금속 라인들의 크기들을 포함하는 반도체 디바이스 상의 다양한 피처들의 크기들은 계속 작아진다. 이는 제조 도전과제들을 야기한다. 예를 들어, 비아들의 형성은 하나 이상의 리소그라피 및 에칭 프로세스들을 포함할 수 있다. 이 프로세스들과 연관된 변동들(예를 들어, 임계 치수 균일도 변동들 또는 리소그라피 오버레이 에러들)은 비아 정렬 문제들을 악화시킨다. 대안적으로 언급하자면, 디바이스 축소 프로세스는, 작은 시프트가 비아로 하여금 금속 라인들과 오정렬되게 할 수 있기 때문에, 비아와 그 위의 및/또는 그 아래의 상호연결 금속 라인들 간의 정밀한 정렬에 관한 요건들이 더욱 엄격하게 될 수 있다. 그러므로 이러한 비아 정렬 문제들을 겪지 않는 개선된 상호연결 구조가 요구된다.
본 개시의 다양한 양상들에 따라, 비아 없는 상호연결 구조가 개시된다. 비아 없는 상호연결 구조는 금속 라인들이 상이한 금속 층들로부터의 다른 금속 라인들에 직접 결합되고 그럼으로써 상호연결들을 수행하기 위한 비아들에 대한 요구를 제거하는 금속 층들을 포함한다. 즉, 금속 라인들을 자가-정렬(self-align)된다. 이러한 상호연결 구조의 다양한 양상들이 아래에서 보다 상세히 기술된다.
도 1은 본 개시의 상호연결 구조를 제조하기 위한 방법(20)의 흐름도이다. 방법(20)은 제 1 금속 층이 기판 위에 형성되는 블록(25)을 포함한다. 제 1 금속 층은 제 1 방향으로 연장하는 복수의 제 1 금속 라인들을 포함한다. 방법(20)은 제 2 금속 층이 제 1 금속 층 위에 형성되는 블록(30)을 포함한다. 제 2 금속 층은 제 1 방향과 상이한 제 2 방향으로 연장하는 복수의 제 2 금속 라인들을 포함한다. 제 2 금속 라인들은 하나 이상의 유전체 컴포넌트들에 의해 분리된다. 제 2 금속 라인들의 제 1 서브셋은 제 1 금속 라인들의 제 1 서브셋 상에 직접 위치된다. 제 2 금속 라인들의 제 2 서브셋을 분리하는 유전체 컴포넌트들 중 하나는 제 1 금속 라인들의 제 2 서브셋 상에 직접 위치된다. 방법(20)은 제 3 금속 층이 제 2 금속 층 위에 형성되는 블록(35)을 포함한다. 제 3 금속 층은 제 2 금속 라인들의 제 2 서브셋 위에 그리고 제 2 금속 층의 유전체 컴포넌트 위에 위치되는 적어도 하나의 제 3 금속 라인을 포함한다. 제 2 금속 라인들의 제 2 서브셋은 제 3 금속 라인에 의해 함께 전기적으로 결합된다. 몇몇 실시예들에서, 제 1 금속 층, 제 2 금속 층, 및 제 3 금속 층은 전기적 비아들이 없도록 형성된다.
도 2 내지 도 5는 본 개시의 다양한 양상들에 따른 제조의 다양한 스테이지들에서의 (상호연결 구조를 포함하는) 반도체 디바이스(40)의 개략적인 단편적 측면 단면도들이다. 도 2 내지 도 5는 본 개시의 독창성있는 개념들의 더 나은 이해를 위해 단순화되었음이 이해된다. 이에 따라 부가적인 프로세스들은 도 2 내지 도 5에 도시된 프로세스들 이전에, 그 중간에 및 그 이후에 제공될 수 있으며 몇몇 다른 프로세스들만이 여기서 간단히 기술될 수 있다는 것이 주의되어야 한다.
도 2를 참조하면, 반도체 디바이스(40)는 메모리 회로, 논리 회로들, 고주파수 회로들, 영상 센서들, 및 레지스터들, 커패시터들, 및 인덕터들과 같은 다양한 수동 및 능동 컴포넌트들, P-채널 전계 효과 트랜지스터들(P-channel field effect transistor; pFET), N-채널 FET(N-channel FET; nFET), 금속-산화물 반도체 전계 효과 트랜지스터들(metal-oxide semiconductor field effect transistors; MOSFET), 또는 보완적 금속-산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터들, 쌍극 접합 트랜지스터들(bipolar junction transistors; BJT), 측방향으로 확산되는 MOS(laterally diffused MOS; LDMOS) 트랜지스터들, 고전력 MOS 트랜지스터들, 또는 다른 타입의 트랜지스터들을 포함할 수 있는 반도체 집적 회로(IC) 칩, 시스템 온 칩(system on chip; SoC), 또는 그의 부분일 수 있다. 반도체 디바이스(40)의 몇몇 피처들은 CMOS 프로세스 흐름을 통해 제조될 수 있다는 것이 주의되어야 한다.
반도체 디바이스(40)는 기판(50)을 포함한다. 도시된 실시예에서, 기판(50)은 붕소와 같은 P-형 도펀트로 도핑되는 실리콘 기판이다. 다른 실시예에서, 기판(50)은 비소 또는 인과 같은 N-형 도펀트로 도핑되는 실리콘 기판이다. 기판은 대안적으로는, 다이아몬드 또는 게르마늄과 같은 임의의 다른 적합한 원소 반도체 재료; 실리콘 탄화물, 인듐 비화물, 또는 인듐 인화물과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체로 이루어질 수 있다. 또한, 몇몇 실시예들에서, 기판(50)은 에피택셜 층(epi 층)을 포함할 수 있고, 성능 강화를 위해 스트레인(strain)될 수 있고, 실리콘 온 절연체(SOI) 구조를 포함할 수 있다.
분리 구조들은 기판(50)에 형성된다. 몇몇 실시예들에서, 분리 구조들은 쉘로우 트랜치 분리(shallow trench isolation; STI) 디바이스들을 포함한다. STI 디바이스들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플루오르화물-도핑된 실리게이트(fluoride-doped silicate; FSG) 및/또는 당 분야에 알려진 저-k 유전체 재료일 수 있는 유전체 재료를 포함한다. STI 디바이스들은 기판(50)에 트랜치들을 에칭하고 그 후 트랜치들을 유전체 재료로 충전함으로써 형성된다. 다른 실시예들에서, 디프 트랜치 분리(deep trench isolation; DTI)는 또한 분리 구조들로서 STI 디바이스 대신(또는 조합하여) 형성될 수 있다. 단순성을 이유로, 분리 구조들은 여기서 구체적으로 언급되지 않는다.
복수의 마이크로 전자 컴포넌트(microelectronic component)들이 또한 기판에 형성된다. 예를 들어, FET 트랜지스터 디바이스들의 소스 및 드레인 영역들은 하나 이상의 이온 주입 및/또는 확산 프로세스들에 의해 기판(50)에 형성될 수 있다. 다른 예로서, 방사-감지 영상 화소(radiation-sensitive image pixel)들이 기판(50)에 형성될 수 있다. 단순성을 이유로, 이들 마이크로 전자 컴포넌트들 또한 구체적으로 언급되지 않는다.
상호연결 층(100)이 기판(50) 위에 형성된다. 상호연결 층(100)은 복수의 금속 라인들(110)을 포함하기 때문에 도전성 층 또는 금속 층으로서 또한 지칭될 수 있다. 금속 라인들(110)은 알루미늄 상호연결 라인들 또는 구리 상호연결 라인들일 수 있고, 알루미늄, 구리, 알루미늄 합금, 구리 합금, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드 또는 이들의 조합과 같이 도전성 재료들을 포함할 수 있다. 금속 라인들(110)은 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 스퍼터링, 도금, 에칭, 폴리싱 등을 포함하는(그러나 이것으로 제한되지 않음) 복수의 프로세스들에 의해 형성될 수 있다. 예를 들어, 금속 라인들(110)은 다마신 프로세스(damascene process)에 의해 형성될 수 있다.
상호연결 층(100)은 또한 금속 라인들(110) 간의 분리를 제공하는 유전체 재료(120)(층간 유전체, 또는 ILD로서 또한 지칭됨)를 포함한다. 유전체 재료(120)는 산화물 재료와 같은 유전체 재료를 포함할 수 있다. 대안적으로, 유전체 재료(120)는 실리콘 산질화물, 플루오르 첨가된 실리카 글래스(fluorinated silica glass; FSG), 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아, 산타클라라의 어플라이드 매터리얼스), 크세로겔, 에어로젤, 비정질 플루오르 첨가된 탄소, 파릴렌, BCB(bis-benzocyclobutenes), SiLK(미시간, 미드랜드, 도우 케미컬(Dow Chemical)), 폴리이미드와 같은 저-k 재료, 및/또는 다른 적합한 재료들을 포함할 수 있다. 유전체 재료(120)는 CVD, PVD, 스퍼터링, 고밀도 플라즈마 CVD(HDP-CVD), 스핀-온, 또는 다른 적합한 방법들을 포함하는 임의의 적합한 프로세싱에 의해 형성될 수 있다. CVD 프로세스는 예를 들어, 헥사클로로디실란(Hexachlorodisilane; HCD 또는 Si2Cl6), 디클로로실란(Dichlorosilane; DCS 또는 SiH2Cl2), 비스(TertiaryButylAmino), 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학물질을 이용할 수 있다.
더 높은 레벨 상호연결 층은 이어서 상호연결 층(100) 위에 형성된다. 더 높은 레벨 상호연결 층의 형성의 부분으로서, 유전체 층(150)이 우선 상호연결 층(100) 상에 형성된다. 유전체 층(150)은 실질적으로 유전체 재료(120)와 동일한 재료 조성물을 갖는다.
유전체 층(150)이 후속하여 에칭되는 영역들을 정의하기 위해 패터닝된 포토레지스트 층(160)이 이어서 유전체 층(150) 상에 형성된다. 패터닝된 포토레지스트 층(160)은 유전체 층(150)의 표면 상에 포토레지스트 재료의 층을 스핀 코팅(spin coating)하는 단계; 마스크 패턴에 포토레지스트 재료를 노출시키는 단계; 노출후 베이크 프로세스(post-exposure bake process)를 수행하는 단계; 포토레지스트 재료를 현상하고 그에 의해 패터닝된 포토레지스트 층(160)을 형성하는 단계를 포함할 수 있는 복수의 리소그라피 프로세스들에 의해 형성된다. 다른 실시예들에서, 패터닝은 또한 무마스크(maskless) 포토리소그라피, 전자-빔 라이팅(electron-beam writing), 이온-빔 라이팅, 및 분자 임프린트(molecular imprint)와 같은 다른 적합한 방법들에 의해 구현되거나 대체될 수 있다.
이제 도 3을 참조하면, 유전체 층(150)은 패터닝된 포토레지스트 층(160)에 의해 패터닝되고, 그럼으로써 상호연결 층(100)의 하나 이상의 라인들(110)의 최상부 표면을 노출시키는 하나 이상의 개구들(170)을 형성한다. 유전체 층(150)의 패터닝은 에칭될 영역을 정의하기 위해 마스크로서 패터닝된 포토레지스트 층(160)을 이용하는 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 단일의 단계 또는 다수의 단계 에칭 프로세스일 수 있다. 또한, 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 프로세스는 이방성 에칭 프로세스일 수 있다. 에칭 프로세스는 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적합한 프로세스를 이용할 수 있다. 일 예에서, 플루오르-함유 가스를 포함하는 화학작용(chemistry)을 포함하는 건식 에칭 프로세스가 유전체 층(150)을 에칭하는데 이용된다.
에칭 프로세스가 완료되고 유전체 층(150)이 정의된 이후, 포토레지스트 층(160)은 임의의 적합한 프로세스에 의해 제거될 수 있다. 예를 들어, 포토레지스트 층(160)은 레지스트(resist)가 아래 놓이는 층에 더 이상 부착되지 않도록 레지스트를 화학적으로 변화시키는 액체 "레지스트 스트라이퍼(resist stripper)"에 의해 제거될 수 있다. 대안적으로, 포토레지스트 층(160)은 포토레지스트 층을 산화시키는 플라즈마 함유 산소에 의해 제거된다.
이제 도 4를 참조하면, 적합한 증착 프로세스에 의해 개구(170)(도 3에 도시됨)를 충전하도록 도전성 재료(180)가 형성된다. 다양한 실시예들에서, 도전성 재료(180)는 구리, 알루미늄, 텅스텐, 또는 이들의 조합들과 같은 금속을 포함한다. 도 4에서 예시되는 바와 같이, 도전성 재료(180)의 일부는 금속 라인들(110) 중 바람직한 라인 상에 직접 형성된다. 따라서 도전성 재료(180)와 그 아래의 금속 라인(110) 간의 계면은 자가-정렬 상호연결 매커니즘들을 유효하게 구성한다. 자가-정렬에 대한 이유는 어떠한 비아도 금속 라인(110)과 도전성 재료(180) 사이에서 정의되거나 형성되도록 요구되지 않기 때문이다. 대신, 금속 라인(110) 및 도전성 재료(180)는 물리적으로 직접 접촉하고 이에 따라 서로 전기적으로 결합된다.
이제 도 5를 참조하면, 개구들(170) 밖의 도전성 재료(180)의 일부를 제거하고 유전체 재료(150) 및 도전성 재료(180)의 표면을 평탄화하기 위해 폴리싱 프로세스(190)가 수행된다. 몇몇 실시예들에서, 폴리싱 프로세스(190)는 화학-기계적-폴리싱(chemical-mechanical-polishing; CMP) 프로세스를 포함한다. 몇몇 실시예들에서, 포토레지스트 재료는 도전성 재료(180)가 개구들(170) 내에 증착되기 이전에 반드시 제거될 필요가 없고 포토레지스트 재료는 과도한 도전성 재료(180)와 함께 폴리싱 프로세스(190)에 의해 제거될 수 있다는 것이 이해된다.
이 제조 스테이지에서, 상호연결 층(200)이 형성된다. 상호연결 층(200)은 (금속 라인들(100)과 유사한) 금속 라인들인 도전성 재료(180)를 포함하고 금속 라인들로서 지칭될 수 있다. 상호연결 층(200)은 또한 금속 라인들(180)에 물리적 및 전기적 분리를 제공하는 유전체 층(150)을 포함한다. 다시 한번, 상호연결 층(100)으로부터의 금속 라인들(110) 중 하나 이상은 상호연결 층(200)으로부터의 금속 라인들(180) 중 하나 이상과 물리적으로 직접 접촉한다. 그럼으로써, 이 금속 라인들은 그들의 상호연결이 어떠한 전기적 비아들도 요구하지 않기 때문에 "자가-정렬" 된다. 상이한 상호연결 층들(100 및 200)로부터의 이러한 금속 라인들(110 또는 180) 간의 상호연결을 달성하기 위해, (금속 라인들(180)이 형성되는) 개구(170)의 위치 및 크기는 하위의 상호연결 층(100)으로부터의 바람직한 금속 라인(110)을 노출하도록 구성된다. 이러한 방식으로, 금속 라인들(110 및 180) 간의 직접적인 물리적 및 전기적 접촉이 보증될 수 있다.
위에서 논의된 라우팅(routing) 접근법은 상이한 인접한 상호연결 층들로부터의 금속 라인들 간의 계면 또는 상호연결이 자가-정렬된 비아들을 유효하게 구성하기 때문에 상호연결 구조의 실제 비아를 제거한다. 그러나 때때로, 이 라우팅 접근법은 "원하지 않는 비아"를 초래할 수 있다. 이 "원하지 않는" 비아 상황이 상호연결 구조의 단순화된 개략적인 단편적 상면도인 도 6에서 더 명확히 예시된다.
도 6에서 도시된 바와 같이, 금속 라인(110)은 하위 레벨 상호연결 층(100)(도 5)에 속하고, 다른 금속 라인들(180 및 210)은 상위 레벨 상호연결 층(200)(도 5)에 속한다. 도 6의 상면도로부터 금속 라인(110)은 Y-방향으로 연장(또는 배향)되고, 금속 라인들(180 및 210)은 각각 X-방향으로 연장한다. X-방향 및 Y-방향은 서로 수직이다. 금속 라인(110) 및 금속 라인들(180 및 210)은 이들이 중첩하거나 교차할 때마다 물리적으로 직접 접촉하기 때문에, "자가-정렬된 비아들"(220 및 230)이 금속 라인(110)과 금속 라인들(210 및 180) 간의 계면들 및 상호연결들에 의해 형성된다. 이들 "비아들"(220 및 230)들 중에서, 비아(220)는 바람직한 비아이지만, 비아(230)는 원하지 않는 또는 바람직하지 않는 비아라고 가정한다. 그러므로 의도되지 않는 전기적 결과들을 야기하지 않도록 원하는 않는 비아(230)가 제거되는 것을 보장하기 위한 조치들이 취해질 필요가 있다.
도 7은 본 개시의 다양한 양상들에 따라 위에서 논의된 원하지 않는 비아 이슈를 해결하는 라우팅 방식을 예시한다. 보다 상세히, 도 7은 원하지 않는 비아를 제거하는 상호연결 구조의 단순화된 개략적인 단편적 상면도를 예시한다. 도 7을 참조하면, 도 6의 원하지 않는 비아(230)를 야기할 수 있는 금속 라인(180)은 이제 금속 라인 세그먼트들(180A 및 180B)로 분해(물리적으로 분할)된다. 이를 행함으로써, 금속 라인(180)과 금속 라인(110) 간의 어떠한 중첩 또는 교차도 존재하지 않고, 그럼으로써 도 6의 원하지 않는 비아(230)를 제거한다. 그럼에도 불구하고, 원래의 레이아웃은 전기적 연속성(electrical continuity)을 갖는 단일의 금속 라인(180)을 요구할 수 있다. 그러므로 금속 라인 세그먼트들(180A 및 180B)을 함께 전기적으로 결합시키기 위한 금속 라인(250)이 다른 상호연결 층에서 형성된다. 금속 라인(250)은 금속 라인(250)이 금속 라인 세그먼트들(180A 내지 180B)를 함께 결합하기 위한 브리지(bridge)로서 기능하기 때문에 금속 라인 세그먼트들(180A 내지 180B)과 동일한 방향으로 연장한다. 금속 라인(250)이 상주하는 상호연결 층은 금속 라인 세그먼트들(180A 내지 180B)이 상주하는 상호연결 층(예를 들어, 도 5의 상호연결 층(200)) 보다 한 레벨 또는 몇 레벨 위에 위치될 수 있다. 특정한 실시예들에서, 금속 라인(250)은 대안적으로 상호연결 층(100) 아래의 상호연결 층에 상주할 수 있다는 것이 주의된다. 유사하게, 몇몇 실시예들에서, 바람직하지 않는 비아를 방지하기 위해 금속 라인(180)을 분해하는 대신, 금속 라인(110)이 또한 분해될 수 있고, "브리지" 금속 세그먼트는 금속 라인(180) 위의 상호연결 층(예를 들어, 상호연결 층(300))에, 또는 금속 라인(110) 아래의 상호연결 층(예를 들어, 상호연결 층(100) 아래의 상호연결 층)에 구현될 수 있다.
금속 라인(250)의 증착을 보다 명확히 예시하기 위해, 상호연결 구조(270)의 단순화된 개략적인 단편적 측면 단면도인 도 8을 이제 참조한다. 상호연결 구조(270)의 측면 단면도는 도 7의 상면도의 지점 A 내지 지점 B의 단면을 취함으로써 획득된다. 상호연결 구조(270)는 복수의 상호연결 층들(100, 200, 및 300)을 포함한다. 상호연결 층(100)은 하위 레벨 상호연결, 예를 들어, M1 층이다. 금속 라인(110)은 상호연결 층(100)에 위치되며 유전체 재료(120)에 의해 둘러싸인다. 상호연결 층(200)은 중간 레벨 상호연결 층, 예를 들어, M2 층이다. 금속 라인 세그먼트들(180A 내지 180B)은 상호연결 층(200)에 위치된다. 유전체 재료(150)는 금속 라인 세그먼트들(180A 내지 180B)을 분리하고 이에 따라 금속 라인 세그먼트들(180A 내지 180B) 사이에 "간극(gap)"을 구성한다. 상호연결 층(300)은 상위 레벨 상호연결 층, 예를 들어, M3 층이다. 금속 라인(250)은 상호연결 층(300)에 위치된다. 상호연결 층(300)의 유전체 재료(310)는 금속 라인(250)에 대한 분리를 제공한다.
위에서 논의된 바와 같이, 금속 라인 세그먼트들(180A 내지 180B)은 단일의 연속적인 금속 라인이 금속 라인(110)과 원하지 않는 계면(또는 원하지 않는 비아)를 초래할 수 있기 때문에 이들 2개의 별개의 세그먼트들로 분할된다. 금속 라인 세그먼트들(180A 내지 180B)이 여전히 함께 전기적으로 결합되는 것을 보장하기 위해, 금속 라인(250)이 브리지로서 기능하도록 그 위의 상호연결 층(300)에 형성된다. 도 8에서 도시된 바와 같이, 금속 라인(250)의 일부는 유전체 재료(150), 즉 금속 라인 세그먼트들(180A 내지 180B) 간의 간극 위에 배치된다. 금속 라인(250)의 단부들은 각각 금속 라인 세그먼트들(180A 내지 180B) 위에 배치되고 물리적으로 접촉한다. 이 방식으로, 금속 라인(110)은 금속 라인 세그먼트들(180A 내지 180B)에 더 이상 전기적으로 결합되지 않고, 그럼으로써 원하지 않는 비아를 제거하지만, 금속 라인 세그먼트들(180A 내지 180B)의 전기적 연속성은 금속 라인(250)에 의해 여전히 보존된다. 다시 한번, 도 8에 도시된 구성은 단지 바람직하지 않은 비아를 제거하기 위해 원하지 않는 상호연결을 우회(bypassing)하는 일 예이다. 다른 실시예들에서, 금속 라인(110) 또는 금속 라인(180) 중 어느 하나는 다른 것과 상호연결을 방지하기 위해 분해되고, "브리지" 금속 세그먼트가 금속 라인들(110 또는 180) 위의 또는 아래의 임의의 상호연결 층에 구현될 수 있다.
도 9는 상호연결 구조(270)의 다른 단순화된 개략적인 단편적 측면 단면도이다. 도 8과 동일한 엘리먼트들(예를 들어, 금속 라인들(180A 내지 180B) 또는 250))을 도시하는 것 외에, 도 9의 단면도는 보다 포괄적이며 상호연결 층(200)의 금속 라인(180C)에 물리적으로 직접 접촉하는 상호연결 층(100)의 금속 라인(110B)을 또한 도시한다. 즉, 금속 라인들(110B 및 180C) 간의 계면/상호연결은 바람직한 "자가-정렬된 비아"를 구성한다. 도 9의 상호연결 구조는 (원하는 않는 비아를 우회하는 방법은 물론 바람직한 "자가-정렬된 비아" 둘 다를 예시하기 때문에) 단순히, 본 개시를 더욱 상세히 나타내기 위해 제공되며 이에 따라 도 8의 상호연결 구조와 완전히 부합한다는 것이 이해된다.
도 10은 원하지 않는 비아 문제를 또한 극복하는 대안적인 실시예에 따라 상호연결 구조(350)의 단순화된 개략적인 단편적 측면 단면도를 예시한다. 상호연결 구조(350)는 복수의 상호연결 층들(100, 200, 300 및 400)을 포함한다. 상호연결 구조(350)의 상호연결 층들(100, 200, 및 300)은 실질적으로 도 8에 도시된 상호연결 구조(270)의 것들과 유사하다. 그러므로 이들 상호연결 층들 및 그들의 컴포넌트들의 상세들은 단순성을 이유로 재차 반복되지 않는다. 그러나 하나의 차이점은, 상호연결 층(300)은 상호연결 층(200)의 최상부에 직접 배치되지 않는다는 것이다. 대신, 다른 상호연결 층(400)이 상호연결 층들(200 및 300) 사이에 개재된다. 즉, 상호연결 층(300)이 (예를 들어, 도 8에서의) 이전에 M3 층이었던 반면에, 상호연결 구조(350)의 상호연결 층(300)은 M4 층이다. 상호연결 층(400)은 이제 M3 층을 구성한다.
상호연결 층(400)은 유전체 층(420)에 의해 분리되는 복수의 금속 라인들(410)을 포함한다. 금속 라인들(410)은 금속 라인(250)과 금속 라인 세그먼트들(180A 내지 180B)과 물리적으로 직접 접촉하고 금속 라인(250)과 금속 라인 세그먼트들(180A 내지 180B) 사이에 개재된다. 유전체 재료(420)는 금속 라인들(410) 사이의 간극을 제공한다. 금속 라인들(410)을 통해, 금속 라인 세그먼트들(180A 내지 180B)은 금속 라인(250)과 함께 전기적으로 결합된다. 즉, 도 10의 라우팅 방식은 금속 라인 세그먼트들(180A 내지 180B)이 함께 브리지되기 이전에 하나가 아니라 2개의 상호연결 레벨들을 건너뛴다.
상호연결 구조(350)에 의해 제공되는 라우팅 방식을 더 완전하게 예시하기 위해, 도 11은 상호연결 구조(350)의 단순화된 개략적인 단편적 상면도를 도시한다. 도 10에서 예시된 상호연결 구조(350)의 측면 단면도는 도 11의 상면도의 지점 A 내지 지점 B의 단면을 취함으로써 획득된다. 도 11에서 도시되는 바와 같이, 금속 라인들(410)은 금속 라인(110)과 동일한 방향, 즉 Y-방향을 따라 연장한다. 금속 라인들(410)은 금속 라인 세그먼트들(180A 내지 180B)과 금속 라인(250) 간의 전기적 결합을 제공한다.
위의 논의들에 기초하여, 본 개시의 실시예들이 이점을 제공한다는 것을 알게 될 수 있고, 상이한 실시예들이 상이한 이점들을 제공하며, 모든 이점들이 여기서 논의되는 것은 아니고 어떠한 특정한 이점들도 모든 실시예들에 대해 요구되는 것은 아니란 것이 이해된다. 본 개시의 특정한 실시예들의 다른 이점들 중 하나는 서로 물리적으로 접촉될 2개의 상이한 상호연결 층들로부터 금속 라인들을 형성함으로써 어떠한 비아들도 상호연결 구조에서 요구되지 않는다는 것이다. 중첩된 금속 라인들 간의 계면은 자가-정렬된 비아를 유효하게 구성한다. 실제 비아들의 제거는 프로세스 균일도의 결핍에 의해 또는 정렬 또는 오버레이 에러들에 의해 야기되는 제조 결함들을 감소시킨다.
본 개시의 실시예들의 다른 이점은 상이한 금속 층들로부터의 금속 라인들 간의 원하지 않는 상호연결들인 "원하지 않는 비아"의 제거이다. 바람직하지 않는 계면/상호연결을 형성하도록 2개의 금속 라인들이 중첩된 채로 내버려두기 보다는, 본 개시는 금속 라인들 중 하나를 별개의 금속 라인 세그먼트들로 분해한다. 이 금속 라인 세그먼트들은 이어서 상이한 상호연결 구조에 위치된 다른 금속 라인에 의해 함께 브리지된다. 이를 행함으로써, 원하지 않는 상호연결 또는 비아는 제거되며, 2개의 분할된 금속 라인 세그먼트들이 여전히 함께 전기적으로 연결되기 때문에 전기적 완전성이 여전히 유지된다.
본 개시에 따른 상호연결 구조가 전체적으로 비아가 없도록 형성될 수 있지만, 반드시 그 방식으로 구현될 필요는 없다는 것이 이해된다. 예를 들어, 몇몇 대안적인 실시예들에서, 몇몇 상호연결 층들은 본 개시의 라우팅 방식을 채택함으로써 비아가 없도록 형성될 수 있는 반면에, 다른 상호연결 층들은 그들의 금속 라인들을 상호연결하도록 실제 비아들을 여전히 활용할 수 있다. 상호연결 구조의 특정한 라우팅 방식은 설계 요건들 및 제조 문제들에 따라 구성되고 구현될 수 있다. 또한, 몇몇 전기적 접촉들은 전기적 연결들 또는 전기적 액세스를 웨이퍼 상에 형성된 반도체 피처들, 예를 들어, 트랜지스터 디바이스의 소스, 드레인, 및 게이트 영역들에 제공하도록 여전히 이용된다.
본 개시의 더 넓은 형태들 중 하나는 반도체 디바이스를 포함한다. 반도체 디바이스는 기판; 기판 위에 배치된 제 1 도전성 라인으로서, 상기 제 1 도전성 라인은 상기 제 1 상호연결 층에 위치되고 제 1 방향을 따라 연장하는, 상기 제 1 도전성 라인; 상기 제 1 방향과 상이한 제 2 방향을 따라 각각 연장하는 제 2 도전성 라인 및 제 3 도전성 라인으로서, 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인은 상기 제 1 상호연결 층과 상이한 제 2 상호연결 층에 위치되고, 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인은 상기 제 1 도전성 라인 위에 또는 아래에 위치되는 간극(gap)에 의해 분리되는, 상기 제 2 도전성 라인 및 제 3 도전성 라인; 및 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인을 함께 전기적으로 결합시키는 제 4 도전성 라인으로서, 상기 제 4 도전성 라인은 상기 제 2 상호연결 층과 상이한 제 3 상호연결 층에 위치되는, 제 4 도전성 라인을 포함한다.
몇몇 실시예들에서, 제 4 도전성 라인은 제 2 방향을 따라 연장한다.
몇몇 실시예들에서, 제 1 방향은 제 2 방향에 수직이다.
몇몇 실시예들에서, 제 4 도전성 라인은 제 2 도전성 라인 및 제 3 도전성 라인 사이의 간극 위에 배치된다.
몇몇 실시예들에서, 반도체 디바이스는 제 1 상호연결 층에 위치되는 제 5 도전성 라인 및 제 2 상호연결 층에 위치되는 제 6 도전성 라인을 더 포함하고, 제 5 도전성 라인 및 제 6 도전성 라인은 물리적으로 직접 접촉한다.
몇몇 실시예들에서, 반도체 디바이스는 제 2 도전성 라인과 제 4 도전성 라인 사이에 배치되는 제 5 도전성 라인 및 제 3 도전성 라인과 제 4 도전성 라인 사이에 배치되는 제 6 도전성 라인을 더 포함하고, 제 5 도전성 라인 및 제 6 도전성 라인은 제 2 상호연결 층과 제 3 상호연결 층 사이에 배치된 제 4 상호연결 층에 위치된다.
몇몇 실시예들에서, 제 5 도전성 라인 및 제 6 도전성 라인은 각각 제 1 방향을 따라 연장한다.
몇몇 실시예들에서, 제 1 상호연결 층, 제 2 상호연결 층, 및 제 3 상호연결 층 중 적어도 하나는 비아가 없다.
몇몇 실시예들에서, 제 2 도전성 라인과 제 3 도전성 라인들 간의 간극은 유전체 컴포넌트에 의해 충전된다.
본 개시의 더 넓은 형태들 중 다른 하나는 반도체 디바이스를 포함한다. 반도체 디바이스는 기판 위에 형성된 제 1 금속 층으로서, 상기 제 1 금속 층은 제 1 방향으로 배향되는 제 1 금속 라인을 포함하는, 상기 제 1 금속 층; 기판 위에 형성된 제 2 금속 층으로서, 상기 제 2 금속 층은 제 1 금속 층과 상이하고 제 2 금속 층은 제 2 금속 라인, 제 3 금속 라인 및 제 2 금속 라인과 제 3 금속 라인들을 분리하는 유전체 컴포넌트를 포함하고, 제 2 금속 라인 및 제 3 금속 라인은 제 1 방향과 상이한 제 2 방향으로 배향되는, 제 2 금속 층; 및 기판 위에 형성된 제 3 금속 층으로서, 상기 제 3 금속 층은 제 1 금속 층 및 제 2 금속 층과 상이하고, 제 3 금속 층은 유전체 컴포넌트 위에 또는 아래에 위치되고 제 2 금속 라인과 제 3 금속 라인을 브리지(bridge)하는 제 4 금속 라인을 포함하는, 상기 제 3 금속 층을 포함한다.
몇몇 실시예들에서, 제 4 금속 라인은 제 2 방향으로 배향되고, 제 1 방향은 제 2 방향에 수직이다.
몇몇 실시예들에서, 제 1 금속 층은 제 5 금속 라인을 더 포함하고, 제 2 금속 층은 제 5 금속 라인에 직접 접하는 제 6 금속 라인을 더 포함한다.
몇몇 실시예들에서, 반도체 디바이스는 제 2 금속 층과 제 3 금속 층 사이에 형성되는 제 4 금속 층을 더 포함하고, 제 4 금속 층은, 제 2 금속 라인과 제 4 금속 라인 사이에 형성되는 제 5 금속 라인; 및 제 3 금속 라인과 제 4 금속 라인 사이에 형성되는 제 6 금속 라인을 포함한다.
몇몇 실시예들에서, 제 5 금속 라인 및 제 6 금속 라인은 각각 제 1 방향으로 배향된다.
몇몇 실시예들에서, 제 1 금속 층, 제 2 금속 층, 및 제 3 금속 층 중 적어도 하나는 전기적 비아들이 없다.
본 개시의 더 넓은 형태 중 또 다른 하나는 반도체 디바이스를 제조하는 방법이다. 방법은 기판 위에 제 1 금속 층을 형성하는 단계로서, 상기 제 1 금속 층은 제 1 방향으로 연장하는 복수의 제 1 금속 라인들을 포함하는, 상기 제 1 금속 층을 형성하는 단계; 기판 위에 제 2 금속 층을 형성하는 단계로서, 상기 제 2 금속 층은 제 1 금속 층과 상이하고, 제 2 금속 층은 제 1 방향과 상이한 제 2 방향으로 연장하는 복수의 제 2 금속 라인들을 포함하고, 제 2 금속 라인은 하나 이상의 유전체 컴포넌트들에 의해 분리되고, 제 2 금속 라인들의 제 1 서브셋은 제 1 금속 라인들의 제 1 서브셋 상에 직접 위치되고, 제 2 금속 라인들의 제 2 서브셋을 분리하는 유전체 컴포넌트들 중 하나는 제 1 금속 라인들의 제 1 서브셋 상에 직접 위치되는, 제 2 금속 층을 형성하는 단계; 및 기판 위에 제 3 금속 층을 형성하는 단계로서, 제 3 금속 층은 제 1 금속 층 및 제 2 금속 층과 상이하고, 제 3 금속 층은 제 2 금속 라인들의 제 2 서브셋 위에 또는 아래에 그리고, 제 2 금속 층의 유전체 컴포넌트 위에 또는 아래에 위치되는 적어도 하나의 제 3 금속 라인을 포함하고, 제 2 금속 라인들의 제 2 서브셋은 제 3 금속 라인들에 의해 함께 전기적으로 결합되는, 제 3 금속 층을 형성하는 단계를 포함한다.
몇몇 실시예들에서, 제 1 금속 층을 형성하는 단계, 제 2 금속 층을 형성하는 단계, 및 제 3 금속 층을 형성하는 단계는 제 1 금속 층, 제 2 금속 층, 및 제 3 금속 층 중 적어도 하나가 전기적 비아가 없도록 수행된다.
몇몇 실시예들에서, 제 3 금속 라인은 제 2 방향으로 연장하고, 제 1 방향은 제 2 방향에 수직이다.
몇몇 실시예들에서, 방법은 제 2 금속 층과 제 3 금속 층 사이에 제 4 금속 층을 형성하는 단계를 더 포함하고, 제 4 금속 층은 제 3 금속 라인 및 제 2 금속 라인들의 제 2 서브셋을 함께 전기적으로 결합하는 복수의 제 4 금속 라인들을 포함한다.
몇몇 실시예들에서, 제 4 금속 라인들은 제 1 방향으로 연장한다.
앞서는 당업자들이 이어지는 상세한 설명을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술하였다. 당업자는 이들이 여기서 소개된 실시예들의 동일한 이점들을 달성하고 그리고/또는 동일한 목적들을 수행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 근간(basis)으로서 본 개시를 쉽게 이용할 수 있다는 것이 인지되어야 한다. 당업자들은 또한 이러한 등가의 구성물들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 이들이 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 대체들, 변화들을 가할 수 있다는 것이 인식되어야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 제 1 도전성 라인 - 상기 제 1 도전성 라인은 제 1 상호연결 층에 위치되고 제 1 방향을 따라 연장함 -;
    상기 제 1 방향과 상이한 제 2 방향을 따라 각각 연장하는 제 2 도전성 라인 및 제 3 도전성 라인 - 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인은 제 2 상호연결 층에 위치되고, 상기 제 2 도전성 라인과 상기 제 3 도전성 라인은 상기 제 1 도전성 라인 위에 또는 아래에 위치되는 간극(gap)에 의해 분리됨 -; 및
    상기 제 2 도전성 라인 및 상기 제 3 도전성 라인을 함께 전기적으로 결합시키는 제 4 도전성 라인 - 상기 제 4 도전성 라인은 제 3 상호연결 층에 위치됨 - 을
    포함하고,
    상기 제 2 상호연결 층은 상기 제 1 상호연결 층과 상이한 것이고,
    상기 제 3 상호연결 층은 상기 제 1 상호연결 층 및 상기 제 2 상호연결 층과 상이한 것인, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 4 도전성 라인은 상기 제 2 방향을 따라 연장하는 것인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 방향은 상기 제 2 방향에 수직인 것인, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 상호연결 층에 위치되는 제 5 도전성 라인; 및
    상기 제 2 상호연결 층에 위치되는 제 6 도전성 라인을
    또한 포함하고,
    상기 제 5 도전성 라인 및 상기 제 6 도전성 라인은 물리적으로 직접 접촉하는 것인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 제 1 도전성 라인 - 상기 제 1 도전성 라인은 제 1 상호연결 층에 위치되고 제 1 방향을 따라 연장함 -;
    상기 제 1 방향과 상이한 제 2 방향을 따라 각각 연장하는 제 2 도전성 라인 및 제 3 도전성 라인 - 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인은 상기 제 1 상호연결 층과 상이한 제 2 상호연결 층에 위치되고, 상기 제 2 도전성 라인과 상기 제 3 도전성 라인은 상기 제 1 도전성 라인 위에 또는 아래에 위치되는 간극(gap)에 의해 분리됨 -;
    상기 제 2 도전성 라인 및 상기 제 3 도전성 라인을 함께 전기적으로 결합시키는 제 4 도전성 라인 - 상기 제 4 도전성 라인은 상기 제 1 상호연결 층 및 상기 제 2 상호연결 층과 상이한 제 3 상호연결 층에 위치됨 -;
    상기 제 2 도전성 라인과 상기 제 4 도전성 라인 사이에 배치되는 제 5 도전성 라인; 및
    상기 제 3 도전성 라인과 상기 제 4 도전성 라인 사이에 배치되는 제 6 도전성 라인을
    포함하고,
    상기 제 5 도전성 라인 및 상기 제 6 도전성 라인은 상기 제 2 상호연결 층과 상기 제 3 상호연결 층 사이에 배치된 제 4 상호연결 층에 위치되는 것인, 반도체 디바이스.
  6. 반도체 상호연결 구조에 있어서,
    기판 위에 형성된 제 1 금속 층 - 상기 제 1 금속 층은 제 1 방향으로 배향되는 제 1 금속 라인을 포함함 -;
    상기 기판 위에 형성된 제 2 금속 층 - 상기 제 2 금속 층은 제 2 금속 라인, 제 3 금속 라인 및 상기 제 2 금속 라인과 상기 제 3 금속 라인을 분리하는 유전체 컴포넌트를 포함하고, 상기 제 2 금속 라인 및 상기 제 3 금속 라인은 상기 제 1 방향과 상이한 제 2 방향으로 배향됨 -; 및
    상기 기판 위에 형성된 제 3 금속 층 - 상기 제 3 금속 층은 상기 유전체 컴포넌트 위에 또는 아래에 위치되고 상기 제 2 금속 라인과 상기 제 3 금속 라인을 브리지(bridge)하는 제 4 금속 라인을 포함함 -을
    포함하고,
    상기 제 2 금속 층은 상기 제 1 금속 층과 상이한 것이고,
    상기 제 3 금속 층은 상기 제 1 금속 층 및 상기 제 2 금속 층과 상이한 것인, 반도체 상호연결 구조.
  7. 반도체 상호연결 구조에 있어서,
    기판 위에 형성된 제 1 금속 층 - 상기 제 1 금속 층은 제 1 방향으로 배향되는 제 1 금속 라인을 포함함 -;
    상기 기판 위에 형성된 제 2 금속 층 - 상기 제 2 금속 층은 상기 제 1 금속 층과 상이하고 제 2 금속 라인, 제 3 금속 라인 및 상기 제 2 금속 라인과 상기 제 3 금속 라인을 분리하는 유전체 컴포넌트를 포함하고, 상기 제 2 금속 라인 및 상기 제 3 금속 라인은 상기 제 1 방향과 상이한 제 2 방향으로 배향됨 -; 및
    상기 기판 위에 형성된 제 3 금속 층 - 상기 제 3 금속 층은 상기 제 1 금속 층 및 상기 제 2 금속 층과 상이하고, 상기 제 3 금속 층은 상기 유전체 컴포넌트 위에 또는 아래에 위치되고 상기 제 2 금속 라인과 상기 제 3 금속 라인을 브리지(bridge)하는 제 4 금속 라인을 포함함 -을
    포함하고,
    상기 제 4 금속 라인은 상기 제 2 방향으로 배향되고,
    상기 제 1 방향은 상기 제 2 방향에 수직인 것인, 반도체 상호연결 구조.
  8. 반도체 상호연결 구조에 있어서,
    기판 위에 형성된 제 1 금속 층 - 상기 제 1 금속 층은 제 1 방향으로 배향되는 제 1 금속 라인을 포함함 -;
    상기 기판 위에 형성된 제 2 금속 층 - 상기 제 2 금속 층은 상기 제 1 금속 층과 상이하고 제 2 금속 라인, 제 3 금속 라인 및 상기 제 2 금속 라인과 상기 제 3 금속 라인을 분리하는 유전체 컴포넌트를 포함하고, 상기 제 2 금속 라인 및 상기 제 3 금속 라인은 상기 제 1 방향과 상이한 제 2 방향으로 배향됨 -;
    상기 기판 위에 형성된 제 3 금속 층 - 상기 제 3 금속 층은 상기 제 1 금속 층 및 상기 제 2 금속 층과 상이하고, 상기 제 3 금속 층은 상기 유전체 컴포넌트 위에 또는 아래에 위치되고 상기 제 2 금속 라인과 상기 제 3 금속 라인을 브리지(bridge)하는 제 4 금속 라인을 포함함 -; 및
    상기 제 2 금속 층과 상기 제 3 금속 층 사이에 형성되는 제 4 금속 층을
    포함하고,
    상기 제 4 금속 층은,
    상기 제 2 금속 라인과 상기 제 4 금속 라인 사이에 형성되는 제 5 금속 라인; 및
    상기 제 3 금속 라인과 상기 제 4 금속 라인 사이에 형성되는 제 6 금속 라인을
    포함하는 것인, 반도체 상호연결 구조.
  9. 반도체 상호연결 구조에 있어서,
    기판 위에 형성된 제 1 금속 층 - 상기 제 1 금속 층은 제 1 방향으로 배향되는 제 1 금속 라인을 포함함 -;
    상기 기판 위에 형성된 제 2 금속 층 - 상기 제 2 금속 층은 상기 제 1 금속 층과 상이하고 제 2 금속 라인, 제 3 금속 라인 및 상기 제 2 금속 라인과 상기 제 3 금속 라인을 분리하는 유전체 컴포넌트를 포함하고, 상기 제 2 금속 라인 및 상기 제 3 금속 라인은 상기 제 1 방향과 상이한 제 2 방향으로 배향됨 -; 및
    상기 기판 위에 형성된 제 3 금속 층 - 상기 제 3 금속 층은 상기 제 1 금속 층 및 상기 제 2 금속 층과 상이하고, 상기 제 3 금속 층은 상기 유전체 컴포넌트 위에 또는 아래에 위치되고 상기 제 2 금속 라인과 상기 제 3 금속 라인을 브리지(bridge)하는 제 4 금속 라인을 포함함 -을
    포함하고,
    상기 제 1 금속 층, 상기 제 2 금속 층, 및 상기 제 3 금속 층 중 적어도 하나는 전기적 비아들이 없는 것인, 반도체 상호연결 구조.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제 1 금속 층을 형성하는 단계 - 상기 제 1 금속 층은 제 1 방향으로 연장하는 복수의 제 1 금속 라인들을 포함함 -;
    상기 기판 위에 제 2 금속 층을 형성하는 단계 - 상기 제 2 금속 층은 상기 제 1 금속 층과 상이하고, 상기 제 2 금속 층은 상기 제 1 방향과 상이한 제 2 방향으로 연장하는 복수의 제 2 금속 라인들을 포함하고, 상기 제 2 금속 라인들은 하나 이상의 유전체 컴포넌트들에 의해 분리되고, 상기 제 2 금속 라인들의 제 1 서브셋은 상기 제 1 금속 라인들의 제 1 서브셋 바로 위에 위치되고, 상기 제 2 금속 라인들의 제 2 서브셋을 분리하는 상기 유전체 컴포넌트들 중 하나는 상기 제 1 금속 라인들의 제 2 서브셋 바로 위에 위치됨 -; 및
    상기 기판 위에 제 3 금속 층을 형성하는 단계 - 상기 제 3 금속 층은 상기 제 1 금속 층 및 상기 제 2 금속 층과 상이하고, 상기 제 3 금속 층은 상기 제 2 금속 라인들의 제 2 서브셋 위에 또는 아래에 그리고, 상기 제 2 금속 층의 유전체 컴포넌트 위에 또는 아래에 위치되는 적어도 하나의 제 3 금속 라인을 포함하고, 상기 제 2 금속 라인들의 제 2 서브셋은 상기 제 3 금속 라인에 의해 함께 전기적으로 결합됨 -를
    포함하는, 반도체 디바이스를 제조하는 방법.
KR1020120089453A 2012-05-01 2012-08-16 자가-정렬된 금속 라인 상호연결들을 갖는 비아-없는 상호연결 구조 KR101412292B1 (ko)

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