KR101103947B1 - 유리계 ｓｏｉ 구조물 - Google Patents

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Abstract

본 발명은 산화 유리 또는 산화 유리-세라믹으로 구성된 지지 기판(20)에 부착된 실질적으로 단일-결정성 반도체(예를 들어, 도핑된 실리콘) 층으로 구성된 하나 이상의 영역을 갖는 큰 면적의 SOI 구조물을 포함하는 절연기판상의 반도체(SOI) 구조물을 제공한다. 상기 산화 유리 또는 산화 유리-세라믹은 바람직하게 투명하고 바람직하게 1000℃ 미만의 스트레인 점, 1016-㎝이하의 250℃에서 저항력을 가지며, 상승 온도(예를 들어, 300-1000℃)에서 전기장에 반응하는 유리 또는 유리-세라믹에서 이동할 수 있는 양이온(예를 들어, 알칼리 또는 알칼리-토 금속 이온)을 함유한다. 상기 반도체 층(15)과 지지기판(20)간의 결합 강도는 바람직하게 적어도 8joules/meter2이다. 상기 반도체 층(15)은 상기 반도체 물질이 유리 또는 유리-세라믹에서 유래한 산소 이온과 반응하는 하이브리드 영역(16)을 포함할 수 있다. 상기 지지 기판(20)은 바람직하게 상기 이동 양이온의 농도가 감소하는 고갈 영역(23)을 포함한다.

Description

유리계 ＳＯＩ 구조물{Glass-based SOI structures}
본 출원은 2003년 2월 18일 출원된 미국 가출원 제60/448,176호를 우선권으로 주장하며, 본 발명의 참조 문헌으로 포함한다.
본 발명은 절연기판상의 반도체(semiconductor-on-insulator)(SOI) 구조물에 관한 것이다. 좀 더 구체적으로, 본 발명은 1) 상기 구조물의 제조방법 및 2) 상기 구조물의 새로운 형태에 관한 것이다.
지금까지, 절연기판상의 반도체 구조물에서 가장 일반적으로 사용된 반도체 물질은 실리콘이었다. 이러한 구조물은 문자 그대로 절연기판상의 실리콘 구조물이라 하였으며 약어로는 "SOI"이다. 본 발명은 일반적으로, 절연기판상의 실리콘 구조물을 포함하는 절연기판상의 반도체 구조물에 관한 것이다.
보다 쉽게, 이하에서는 종종 절연기판상의 실리콘 구조물에 관하여 설명할 것이다. 본 발명의 설명을 용이하게 하기 위하여 절연기판상의 반도체 구조물의 특정 타입에 대하여 인용번호를 사용하였으나 이에 본 발명의 범주를 한정하고자 하는 것이 아니다.
SOI 약자는 이하, 이에 제한되는 것은 아니나, 절연기판상의 반도체 구조물을 포함하는 일반적인 절연기판상의 반도체 구조물을 지칭하기 위하여 사용하였다. 이와 유사하게, SOG는 이에 제한 되는 것은 아니나, 유리상의 실리콘 구조물을 포함하는 일반적인 유리상의 반도체(semiconductor-on-glass) 구조물을 지칭하기 위해 사용하였다. 상기 SOG 명칭은 또한 이에 제한되는 것은 아니나, 유리-세라믹상의 실리콘 구조물을 포함하는 유리-세라믹 상의 반도체 구조물을 포함하고자 한다. 상기 SOI는 SOGs를 포함한다.
절연기판상의 실리콘 기술은 고성능의 박막 트랜지스터, 태양전지 및 액티브 메트릭스 디스플레이등의 디스플레이 제조를 위해 중요도가 증가하고 있다. 절연기판상의 실리콘 웨이퍼는 절연 물질상에 실질적으로 단일 결정성인 실리콘 박막층(일반적으로 0.1 내지 0.3마이크론 두께이나, 때로는 5마이크론 두께)으로 이루어진다.
상기 웨이퍼를 제조하는 방법은 격자형 기판상에서 Si의 에피택시(epitaxial) 성장단계; 단일 결정성 실리콘 웨이퍼를 SiO2의 산화 층이 성장한 다른 실리콘 웨이퍼상에 결합시키고, 상층 웨이퍼를 예를 들어, 단일 결정성 실리콘의 0.1 내지 0.3마이크론 층 아래까지 연마 또는 엣칭시키는 단계; 또는 수소 또는 산소이온을 주입시켜서 산소 이온을 주입시킬 경우 Si가 탑재된(topped) 실리콘 웨이퍼에 내장된(buried) 산화층을 형성시키거나 수소 이온을 주입시키는 경우에는 다른 Si 웨이퍼와 산화층이 결합하여 박막 Si층이 분리(박리)되도록 이온 주입시키는 단계를 포함한다. 이러한 이온 주입법에 기초한 세 가지 접근법은 보다 상업적으로 실용화시키기 위해 이루어졌다. 구체적으로, 수소 이온 주입법(hydrogen ion implantation process)은 산소이온 주입법에 비하여 요구되는 주입 에너지가 산소 이온 주입시의 50% 미만이며 요구 용량(dasage)이 2배 낮은 장점이 있다.
수소 이온 주입법에 의한 박리법은 예를 들어, 비스터(Bister) 등의 "Ranges of the 0.3-2 MeVH+ and 0.7-2 MeVH2+ Ions in Si and Ge," Radiation Effects, 1982, 59:199-202에 처음 개시되었으며, 미셀 브루엘((Michel Bruel)등에 의해 더욱 발전하였다(브루엘, 미국특허 제5,374,564; 엠. 브루엘, Electronic Lett. 31, 1995, pp.1201-1202; 및 L. Dicioccio ,Y. Letiec, F. Letertre, C. Jaussad 및 M. Bruel, Electronic Lett. 32, 1996, pp1144-1145 참조).
통상적으로 상기 방법은 다음의 단계로 이루어진다. 열 산화층을 단일 결정성 실리콘 웨이퍼(wafer)상에 성장시킨다. 이후 상기 웨이퍼에 수소 이온을 주입하여 표면아래(subsurface)에 흠(flaws)을 생성시킨다. 상기 주입 에너지는 흠이 생긴 깊이를 결정하며 용량은 흠의 밀도를 결정한다. 상기 웨이퍼를 이후 상온에서 다른 실리콘 웨이퍼(지지 기판)와 접촉시켜서 임시 결합을 형성시킨다.
다음으로 상기 웨이퍼를 약 600℃의 온도로 열 처리시키고 실리콘 박막층을 Si 웨이퍼로 부터 분리시키는 데 사용할 수 있도록 표면 아래 흠을 성장시킨다. 이후 상기 최종 어셈블리를 1,000℃보다 높은 온도에서 가열처리하여 Si 필름과 하층의 SiO2를 완전하게 지지기판, 즉, 비주입 Si 웨이퍼에 결합시킨다. 상기 공정으로 산화 절연층이 사이에 있는 다른 실리콘 웨이퍼에 결합된 실리콘 박막 필름의 절연기판상의 실리콘 구조물을 형성된다.
SOI 구조물을 산업적으로 적용하기 위해서는 비용이 중요한 고려사항이다. 현재, 이러한 구조물의 비용은 주로 Si 박막 필름이 탑재된 산화층을 지지하는 실리콘 웨이퍼에 사용된다. 즉, 비용의 가장 큰 부분은 지지 기판에 사용된다.
지지기판으로 석영을 사용하는 다양한 특허(미국특허 제6,140,209호, 제6,211,041호, 제6,309,950호, 제6,323,108호, 제6,335,231호, 및 제6,391,740호)가 존재하나, 석영은 자체로 비교적 값비싼 물질이다. 지지 기판에 있어서, 상술한 참조문헌의 일부는 석영 유리, 유리 및 유리-세라믹을 언급하고 있다. 상기 문헌들에 기술된 다른 지지 기판 물질은 다이아몬드, 사파이어, 실리콘, 카바이드, 실리콘 나이트라이드, 세라믹, 금속, 및 플라스틱을 포함한다.
본 발명에 따르면, SOI 구조물에서 실리콘 웨이퍼를 보다 저렴한 물질로 제조된 웨이퍼로 교체시키는 것은 단순한 문제가 아니다. 구체적으로, 실리콘 웨이퍼를 저비용으로 대량 제조할 수 있는 유리 또는 유리-세라믹 타입으로 교체하는 것은 어려운데, 즉, 비용 효율적인 SOG 구조물을 제조하는 것은 쉽지 않다. 왜냐면, 본 발명의 이전 기술에서는 절연기판상의 반도체 구조물의 지지 기판으로 유리 또는 유리-세라믹을 사용하기 위한 실질적인 기술이 존재하지 않았기 때문이다.
본 발명의 제1 측면에 따르면 본 발명은 다음의 단계를 포함하는 절연기판상의 반도체, 구체적으로 SOG 구조물의 제조방법을 제공한다:
(A) 제1 및 제2 기판(10, 20)을 제공하는 단계:
여기서,
(1) 상기 제1 기판(10)은 제2 기판(제1 결합면)과 결합하기 위한 제1 외면(11), 상기 제1 기판에 힘을 가하기 위한 제2 외면(12)(제1 힘-적용면), 및 상기 제1 기판을 제1 부분(14) 및 제2 부분(15)으로 분리하기 위한 내부 구역(13)(상기 내부 구역(13)은 이하 "분리 구역"이라 하며, 예를 들어 이는 수소 이온 주입 구역일 수 있다)을 포함하며, 여기서:
(a) 상기 제1 결합면(11), 제1 힘-적용면(12), 및 분리 구역(13)은 실질적으로 서로 평행하며;
(b) 상기 제2 부분(15)은 상기 분리 구역(13)과 제1 결합면(11)사이이고;
(c) 상기 제1 기판(10)은 실질적으로 단일-결정성 반도체 물질임;
그리고,
(2) 상기 제2 기판(20)은 상기 제1 기판에 결합하기 위한 외면(제2 결합면) 및 상기 제2 기판에 힘을 가하기 위한 외면(제2 힘-적용면)의 두 외면(21, 22)을 포함하며, 여기서:
(a) 상기 제2 결합면(21) 및 제2 힘-적용면(22)은 실질적으로 서로 평행하고 간격(D2)으로 분리되어 있으며;
(b) 상기 제2 기판(20)은 산화 유리 또는 산화 유리-세라믹을 포함함;
(B) 상기 제1 및 제2 결합 면(11, 21)을 접촉시키는 단계(접촉시, 상기 제1 및 제2 결합면은 상기 제1 및 제2 기판 사이에 소위 "경계면"을 형성한다) ;
(C) 상기 제1 및 제2 결합 면(즉, 경계면에서)에서 제1 및 제2 기판이 서로 결합하기에 충분한 시간 동안,
동시에:
(1) 상기 제1 및 제2 결합면(12, 22)을 함께 누르기 위해서 상기 제1 및 제2 힘-적용면(11, 21)에 힘을 가하고;
(2) 상기 제1 및 제2 힘-적용면(12, 22)에서 각각 제1 및 제2 전압(V1 및 V2)으로 특징되는 전기장을 상기 제1 및 제2 기판(10, 20)에 부여하며, 여기서 상기 전기장이 제1 기판(10)에서 제2 기판(20)으로 향하도록 상기 면들에서 상기 전압은 일정하게 V2보다 V1이 높음;
(3) 제1 및 제2 힘-적용면(12, 22)에서 각각 제1 및 제2 온도(T1 및 T2)로 상기 제1 및 제2 기판(10, 20)을 가열시키는 단계, 여기서 상기 온도는 상기 면들에서 일정하며 상온으로 냉각되는 단계동안, 제1 및 제2 기판(10, 20)이 분리 구역(13)에서 제1 기판(10)이 약화되도록 차등 수축(differential contraction)되게 선택됨;
(D) 상기 결합된 제1 및 제2 기판(10, 20)을 냉각시키고 분리 구역(13)에서 상기 제1 및 제2 부분(14, 15)을 분리시키는 단계를 포함하며;
여기서 상기 산화 유리 또는 산화 유리-세라믹은 다음과 같은 특징을 하나 또는 둘 모두 갖는다:
(i) 상기 산화 유리 또는 산화 유리-세라믹은 1,000℃ 미만의 스트레인 점을 갖고 (C) 단계 동안 제2 결합면(21)으로부터 멀고 제2 힘-적용면(22)쪽으로 제2 기판(20) 내부에서 이동하는 양이온(예를 들어, 알칼리 또는 알칼리-토 금속 이온)을 포함하며; 및/또는
(ii) 상기 산화 유리 또는 산화 유리-세라믹은 (a) 비-브리징 산소 및 (b)(C) 단계 동안 제2 결합면(21)으로부터 멀고 제2 힘-적용면(22)쪽으로 제2 기판(20)내부에서 이동하는 양이온(예를 들어, 알칼리 또는 알칼리-토 이온)을 포함한다.
당 분야에서 알려진 바와 같이, 산화 유리-세라믹의 산화 유리 또는 유리 상의 비-브리징 산소는 유리의 비-네트워크 형성 성분에 의해 유리에 기여하는 산소이다. 예를 들어, CORNING INCORPORATED GLASS COMPOSITION NO. 1737 및 CORNING INCORPORATED GLASS COMPOSITION NO. EAGLE 2000TM과 같은 상업용 LCD 디스플레이 유리의 경우, 비-브리징 산소는 유리 조성물에 알칼리-토 산화물(예를 들어, MgO, CaO, SrO, 및/또는 BaO)을 도입시켜서 유리의 일부가 된 산소를 포함한다.
비록 특정 작동 이론에 한정되지 않더라도, 전기분해-타입 반응이 (C) 단계 동안 발생하는 것으로 여겨진다. 구체적으로, 상기 반도체 기판(제1 기판)은 전기분해-타입 반응을 위한 양극으로 제공되고 반응성 산소가 제1 및 제2 기판 사이의 경계 영역에서 생산되는 것으로 생각된다. 상기 산소는 인시츄(in situ)로, 산화 반도체의 하이브리드 영역(16)(예를 들어, 실리콘 계 반도체 물질용 실리콘 산화물 영역)을 형성하는 반도체 물질(예를 들어, 실리콘)과 반응하는 것으로 알려져 있다. 상기 하이브리드 영역은 상기 경계면에서 시작하여 제1 기판으로 확장된다. 제2 기판의 산화 유리 또는 산화 유리-세라믹내의 비-브리징 산소의 존재는 제1 기판의 반도체 물질과 반응하는 산소를 생성하는 역할을 할 것으로 여겨진다.
이러한 반응성 산소의 생성 및 이의 반도체 물질과의 결합은 제1 기판의 반도체 물질과 제2 기판의 산화 유리 또는 산화 유리-세라믹간에 본 발명이 얻을 수 있는 강한 결합원이며, 즉, 상기 제1 및 제2 기판간 결합이 적어도 일부분(및 가능하게는 전부)는 반도체 물질과 제2 기판에서 유래한 반응성 산소와의 반응을 통해서 이루어진다. 종래 기술과 달리, 중요한 것은, 상기 강한 결합은 고온 처리, 즉, 1,000℃보다 높은 온도에서의 열처리없이 얻을 수 있다는 것이다.
*이와 같이 고온 공정이 요구되지 않아서 상기 제2 기판은 저비용으로 대량 생산이 가능한 물질이 된다. 즉, 고온 공정이 제거되어, 본 발명은 실리콘, 석영, 다이아몬드, 사파이어등과 같은 값비싼 고온 물질로 구성된 지지 기판이 요구되지 않는다.
구체적으로, 고온 처리없이 강한 결합을 얻을 수 있다는 점은 본 발명의 일 실시예에 따른 산화 유리 또는 산화 유리-세라믹으로 구성된 제2 기판에서 상기 유리 또는 유리-세라믹이 1,000℃ 미만의 스트레인점을 나타나게한다. 보다 구체적으로, 디스플레이분야에서, 상기 산화 유리 또는 산화 유리-세라믹은 통상적으로 800℃ 미만의 스트레인점을 가지며, 보다 구체적으로는 700℃ 미만의 스트레인점을 갖는다. 전자공학 및 다른 분야에서, 상기 스트레인점은 바람직하게 1,000℃ 미만이다. 유리 제조분야에서 잘 알려진 바와 같이, 보다 낮은 스트레인점을 갖는 유리 및 유리-세라믹은 높은 스트레인점을 갖는 유리 및 유리-세라믹에 비해 제조가 용이하다.
결합을 촉진시키기 위해서, 상기 산화 유리 또는 산화 유리-세라믹은 최소한 어느정도는 전기 전도성이 있어야만 한다. 산화 유리 및 산화 유리-세라믹의 전도성은 그들의 온도에 좌우되므로 반도체 물질과 상기 산화 유리 또는 산화 유리-세라믹간에 강한 결합을 이루기 위해서는, 1) 유리 또는 유리-세라믹의 전도성; 2) (C) 단계에서 사용되는 온도(T1 및 T2), 3) (C) 단계 동안 제1 및 제2 기판에 적용되는 전기장의 강도, 및 4) (C) 단계 동안 수행시간 간에 균형을 이루어야한다.
일반적으로, 상기 산화 유리 또는 산화 유리-세라믹은 바람직하게 1016Ω-㎝이하의 250℃에서의 저항성(ρ)(즉, 10-16Siemens/㎝ 이상의 250℃에서의 전도성)을 갖는다. 보다 바람직하게는, 1013Ω-㎝이하의 250℃에서의 저항성(ρ), 및 가장 바람직하게는 1011.5Ω-㎝이하이다. 비록 석영이 1013.8Ω-㎝이하의 250℃에서의 저항성(ρ)을 가지나, (C) 단계 동안 이동할 수 있는 양이온이 부족하며, 따라서 석영은 상술한 방법에 따른 SOI 구조물의 제2 기판에 사용하기에는 부적합함을 인지해야만 한다.
제1 및 제2 기판의 구체적인 세트는 당업자라면, 본 발명에 기술된 내용으로 부터 (C) 단계 동안 시간, 온도, 및 전기장 강도를 적절하게 조합하여 결정할 수 있다. 구체적으로, 당업자는 후속 공정 및/또는 사용중 노출될 수 있는 다양한 힘 및 환경조건에서 SOI 구조물이 견딜 수 있도록 충분하게 강한 반도체 및 산화 유리 또는 산화 유리-세라믹 간의 결합을 생성하도록 상기 변수들을 조합을 선택할 수 있다.
상술한 결합의 역할뿐만 아니라, (C) 단계에서 제2 기판 내의 양이온(cation)이 제2 기판의 결합면(제2 결합면)에서 이의 힘-적용면(제2 힘-적용면)으로 이동하도록 전기장이 적용된다. 이러한 이동은 바람직하게 제2 및 제2 기판사이의 경계면에서 시작하여 제2 기판으로 확장된 고갈 영역(depletion)(23)을 형성하는데, 즉, 상기 고갈 영역은 제2 결합면에서 시작하여 제2 기판으로 제2 힘-적용면을 향해 확장된다.
이러한 고갈 영역의 형성은 산화 유리 또는 산화 유리-세라믹이 예를 들어, Li+1, Na+1, 및/또는 K+1 이온 등의 알칼리 금속 이온을 함유할 때 특히 바람직한데, 이러한 이온은 반도체 디바이스의 작동을 방해하는 것으로 알려져 있기 때문이다. 알칼리-토 금속 이온, 예를 들어, Mg+2, Ca+2, Sr+2, 및/또는 Ba+2는 또한 반도체 디바이스의 작동을 방해하므로 바람직하게 고갈영역이 이러한 이온의 농도를 감소시킨다.
한번 형성된 고갈영역은 (C) 단계와 비교되는 상승 온도, 심지어 그 보다 높은 온도에서 SOI 구조물을 가열하는 시간에 걸쳐 안정하다는 것이 중요하다. 상승 온도에서 형성되어서, 상기 고갈 영역은 SOI 구조물의 정상 작동시 및 형성시 특히 안정하다. 이러한 고려사항은 사용시 또는 후속 디바이스 공정동안 알칼리 및 알칼리-토 금속 이온이 산화 유리 또는 산화 유리-세라믹으로 부터 SOI 구조물의 반도체로 역 분산되지 않게 하며, 이는 (C) 단계의 결합 공정 일부로 전기장을 사용하여 얻을 수 있는 중요한 잇점이다.
강한 결합을 얻기위한 작동 변수를 선택함에 있어서, 당 분야의 당 업자라면 본 발명에 따라서 쉽게 바람직한 너비 및 고려해야하는 양이온 전체에 대해 양이온 농도가 바람직하게 감소되는 고갈 영역을 얻기 위해 요구되는 작동 변수들을 결정할 수 있다. 상기 고갈 영역은 본 발명의 방법에 따라 제조되는 SOI 구조물의 특징이다.
상기 고갈영역과 함께, 전기장의 사용을 또한 산화 유리 또는 산화 유리-세라믹에 함유된 하나 이상의 이동 양이온에 대한 "파일-업(pile-up) 영역이 생성된다. 상기와 같은 영역은 제1 및 제2 기판사이의 경계면으로 부터 가장 먼 고갈 영역의 측면(엣지) 또는 그 근처에 위치한다. 상기 파일-업 영역내부에서, 양이온은 이의 벌크 농도보다 높은 농도를 갖는다. 예를 들어, 원자 퍼센트로 측정시, 파일-업 영역에서 양이온의 피크 농도는 예를 들어, 벌크 농도의 최대 5배 이상이다. 고갈 영역과 유사하게, 파일-업 영역은 본 발명에 따른 방법으로 제조된 SOI 구조물의 특징이다.
(C) 단계 동안 제1 및 제2 기판의 온도, 즉 T1 및 T2의 값은 분리 구역(separation zone)에서 반도체 기판(제1 기판)을 약화(weakening)(예를 들어,균열(fracturing))시키는 중요한 기능을 수행하도록 선택되어 상기 제1 기판은 제1 및 제2 부분으로 나뉘며, 상기 제2 부분은 제2 기판에 결합된다. 이러한 방식으로, 바람직한 두께의 반도체 일부를 갖는 SOI 구조물을 얻을 수 있으며, 예를 들어, 상기 두께(Ds)는 10나노미터 내지 500나노미터이고, 어떤경우에는 최대 5마이크론이다.
비록 특정 작동 이론에 한정되는 것은 아니나, 분리 구역에서 반도체의 약화는 주로 (C) 단계 이후, 결합된 제1 및 제2 기판이 예를 들어 상온으로 냉각되면서 발생하는 것을 알려져 있다. 적절한 T1 및 T2의 선택을 통해서(하기 참조), 상기 냉각단계로 제1 및 제2 기판의 차등 수축(differentially contract)이 야기된다. 이러한 차등 수축은 분리 구역에서 제1 기판의 약화/균열 그 자체가 분명한 스트레스를 제1 기판에 적용한다. 하기에 나타낸 바와 같이, 바람직하게, 차등 수축은 제2 기판이 제1 기판보다 더욱 수축을 요한다.
본 발명에 따르면, "일반 온도로 냉각시 차등 수축(differential contraction upon cooling to a common temperature)"이라는 어구 및 이와 유사한 어구는 제1 및 제2 기판이 결합되지 않는다면 냉각시 서로 다른 정도로 수축한다는 의미이다. 그러나, 제1 및 제2 기판이 (C) 단계 동안 결합한 견고한 물질이므로, 실제 발생하는 각 기판의 수축량은 결합하지 않을 경우 일어나는 것과는 다르게 된다. 이러한 차이는 냉각결과 기판 중 하나가 장력(tension) 및 다른 압축이 일어나게 한다. "수축하려하다(seek to contract)"라는 어구 및 이와 유사한 어구는 본 발명에 따르면 결합시 기판의 수축이 일반적으로 비 결합 수축과 다르며, 예를 들어, 기판이 냉각결과 특정 정도로 수축하려고 하거나 수축하지 않을 수 있으며, 일반적으로는 다른 기판과 결합되어서 실제 그 정도로 수축되지 않는다는 사실을 반영한다.
(C) 단계에서 사용되는 온도(T1 및 T2) 값은 제1 및 제2 기판의 상대 열팽창계수에 좌우되며, 상기 온도 값은 기판 중 하나, 바람직하게는 제2 기판이 다른 기판, 바람직하게는, 제1 기판보다 큰 정도로 수축해서 냉각 단계 동안 분리 구역에 스트레스가 적용되어 약화되도록 선택한다.
일반적으로, 냉각 단계 동안 제1 기판보다 제1 기판의 수축 정도가 크기 위해서, 제1 및 제2 기판의 T1, T2 및 CTE(각각, CTE1 및 CTE2라 함)은 CTE2·T2 > CTE1·T1을 만족해야한다.
상기 CTE1은 실질적으로 단일-결정성 반도체 물질의 0℃ 열팽창계수이고 CTE2는 산화 유리 또는 산화 유리-세라믹의 0-300℃ 열팽창계수이다. 상기 관계식은 제1 및 제2 기판이 0℃의 일반적인 대조(reference) 온도로 냉각됨을 가정한다.
상기 관계식을 적용하는 데 있어서, 산화 유리 또는 산화 유리-세라믹은 바람직하게 5×10-7/℃≤CTE ≤75×10-7/℃를 만족하는 0-300℃ 열팽창계수를 가져야한다.
비교를 위해서, 실질적으로 단일-결정성 실리콘의 0℃ 열팽창계수는 대략 24×10-7/℃이며, 0-300℃ 평균 CTE는 약 32.3×10-7/℃이다. 75×10-7/℃ 이하인 제2 기판의 CTE가 보통 바람직하나, 어떤 경우, 제2 기판의 CTE는 75×10-7/℃보다 클 수 있는데, 예를 들어 태양 전지 분야에서 사용되는 소다 라임 유리의 경우이다.
CTE2·T2 > CTE1·T1에서, 산화 유리 또는 산화 유리-세라믹의 CTE(CTE2)는 반도체 물질의 CTE(CTE2)보다 작고, 냉각시 제1 기판보다 제2 기판이 더욱 수축되기 위해서는 보다 큰 T2 - T1 차가 요구된다. 반대로, 산화 유리 또는 산화 유리-세라믹의 CTE가 반도체 물질의 CTE보다 크면, 작은 T2 - T1 차가 요구된다. 또한, 산화 유리 또는 산화 유리-세라믹의 CTE가 반도체 물질의 CTE보다 충분히 높다면, T2 - T1 차는 0 또는 음의 값(negative)이 될수 있다. 그러나, 보통, 냉각시 제1 기판보다 제2 기판이 더욱 수축되도록 양의 T2 - T1 차가 필요하므로 산화 유리 또는 산화 유리-세라믹의 CTE는 반도체 물질의 CTE와 비교적 근접하게 선택된다. T2 > T1 또한 바람직한데 이는 산화 유리 또는 산화 유리-세라믹이 보다 활성화되는 경향이 있기 때문에 반도체 물질에 산화 유리 또는 산화 유리-세라믹의 결합을 도울 수 있기 때문이다. 또한, 제1 및 제2 기판 사이의 경계면으로부터 멀리 양이온이 이동하는 것을 촉진시키기 때문에 T2 > T1 이 바람직하다.
냉각시 제1 및 제2 기판 간의 차등 수축 및 분리 구역에서 제1 기판의 약화/균열 결과는 냉각시 제1 기판보다 제2 기판을 더욱 수축시키는 것 이외의 다른 방법으로도 얻을 수 있다. 구체적으로, 제2 기판보다 제1 기판을 수축시킬 수 있다. 다시 말해서, 상기 차등 수축은 제1 및 제2 기판의 CTE 및 온도를 통해 얻을 수 있다. 즉, 이 경우 CTE1·T1이 CTE2·T2 보다 클 필요가 있다.
제1 기판이 제2 기판보다 수축되면, 제1 기판, 구체적으로 제1 기판의 제2 부분은 냉각 단계 종료시 압축(compression)보다는 장력을 받게 된다. 보통, 최종 SOI 구조물에서 반도체 필름(제1 기판의 제2 부분)은 압축상태인 것이 바람직하므로, 냉각시 차등 수축으로 제1 기판보다 제2 기판이 보다 수축되는 것이 바람직하다. 그러나, 어떤 경우 장력하에 반도체 필름이 있는 것이 바람직할 수도 있다.
따라서, 요약하면, 본 발명에 실제 다른 조건을 사용할 수는 있으나, 바람직하게는 (C) 단계 동안 T2가 T1보다 높고 (C) 단계 동안 사용되는 상승 온도로부터 냉각시 제2 기판이 제1 기판보다 더욱 수축되는 것이 바람직하다.
다시 말해서, 본 발명의 모든 구체적인 적용(예를 들어 모든 구체적인 반도체 물질 및 산화 유리 또는 산화 유리-세라믹)을 위해서, 당 분야의 당업자는 바람직한 SOI 구조물을 제조하기 위해서 제1 기판의 제1 및 제2 부분이 서로 분리될 수 있도록 분리 구역을 충분히 약화시킬 수 있는 차등 수축 수준을 제공할 수 있는 본 발명에 따라서 T1 및 T2 값을 쉽게 선택할 수 있을 것이다.
이하, 도 1d를 참고하여 좀 더 구체적으로 설명하는 바와 같이, 분리구역에서 제1 및 제2 부분의 분리는 각 부분이 분리가 발생하는 '박리(exfoliation)"층을 갖게 한다. 당 분야에서 알려진 바와 같이, 초기 형성시, 즉 후속 표면 처리전에, 이러한 박리층은 일반적으로 적어도 0.5 나노미터와 유사하고(at least on the order of 0.5nanometer), 예를 들어 1 내지 100나노미터 범위인 표면 거칠기를 가지며, 사용되는 공정 조건에 따라서 통상적으로 분리 구역을 형성하는 데 사용되는 주입 이온, 예를 들어, 수소의 농도가 제1 또는 제2 부분의 몸체에 존재하는 것보다 높다. 초기에 형성된 상기 박리층은 또한 TEM에 의해 볼 수 있는 뒤틀린 결정 구조를 갖는다. 통상적인 분야에서, 상기 박리층은 이의 RMS면의 거칠기가 1나노미터 또는 그 미만, 예를 들어, 전자공학분야용으로 0.1나노미터와 유사한 RMS 면 거칠기로 감소되도록 사용 전에 연마된다. 본 발명에 따르면, "박리층"은 초기에 형성된 표면 및 모든 후속 처리 후의 표면을 포함한다.
(C) 단계 동안 제1 및 제2 기판에 적용되는 압력은 상기 기판들이 상기 단계의 열 및 전기장 처리를 겪는 동안 친밀하게 접촉되도록 한다. 이러한 방법으로 기판간의 강한 결합을 얻을 수 있다.
보통, 반도체 기판(제1 기판)은 유리 또는 유리-세라믹 기판(제2 기판)보다 높은 수준의 압력에 견딜 수 있다. 따라서, 제2 기판을 손상시키지 않고 기판 간에 친밀하게 접촉되도록 압력을 선택한다.
다양한 범위의 압력을 사용할 수 있다. 예를 들어, 제1 및 제2 기판의 제1 및 제2 힘-적용면에 적용되는 단위 면적당 힘(P)은 각각, 바람직하게 1psi≤P ≤100psi를 만족하고; 가장 바람직하게는 1psi ≤P ≤50psi이다.
다시 말해서, 본 발명에 따른 비압(specific pressure) 값은 본 발명을 통해서 당 분야의 당업자라면 쉽게 결정할 수 있다.
본 발명의 제1 측면은 단일 제1 기판 및 단일 제2 기판을 사용하여 실시할 수 있다. 대신, 본 발명의 방법은 단일 제2 기판상에 하나 이상의 SOI 구조물을 형성시키기 위해 사용할 수 있다.
예를 들어, (A) 내지 (D) 단계는 제2 기판의 전체 면적을 덮지않는 제1 SOI 구조물을 형성시키기 위해 사용할 수 있다. 이후, (A) 내지 (D) 단계를 반복하여 제1 SOI 구조물에 의해 덮히지 않는 면적의 전부 또는 일부를 덮는 제2 SOI 구조물을 형성시킨다. 상기 제2 SOI 구조물은 제1 SOI 구조물과 동일하거나 다를 수 있는데, 예를 들어, 제2 SOI 구조물은 제1 SOI 구조물제조시 사용한 제1 기판의 반도체 물질과 같거나 다른 실질적으로 단일-결정성 반도체 물질로 구성된 제1 기판을 사용하여 제조할 수 있다.
보다 구체적으로, (A) 단계에서 다수(즉, 1 또는 2)의 제1 기판을 제공하는 단계, (B) 단계에서 상기 모든 제1 기판을 단일한 제2 기판과 접촉시키는 단계, 및 상기 최종 다수의 제1 기판/단일 제2 기판 어셈블리상에서 (C) 및 (D)단계를 수행하여 단일한 제2 기판상에 다수의 SOI 구조물을 동시에 형성할 수 있다. (A) 단계에서 제공되는 다수의 제1 기판은 모두 같거나, 모두 다르거나, 일부가 같거나 일부가 다를 수 있다.
어떤 방법을 사용하건, 단일 산화 유리 또는 산화 유리-세라믹 기판상의 최종 다수 SOI 구조물은 본 발명에 따라서 인접하거나 또는 분리된다. 바람직하다면, 근접한 구조물의 일부 또는 모두사이의 갭을 예를 들어 반도체 물질로 채워서 모든 바람직한 크기의 산화 유리 또는 산화 유리-세라믹상에 하나 이상의 연속적인 반도체 층을 얻는다.
상술한 방법뿐만 아니라, 본 발명은 또한 새로운 SOI 구조물을 제공한다.
따라서, 본 발명의 제2 측면에 따르면, 본 발명은 서로 직접 또는 하나이상의 중간매개층을 통해서 서로 부착된 제1 및 제2 층(15, 20)을 포함하는 절연기판상의 반도체 구조물을 제공한다;
여기서,
(a) 상기 제1 층(15)은 실질적으로 단일-결정성 반도체 물질을 포함하며;
(b) 상기 제2 층(20)은 산화 유리 또는 산화 유리-세라믹을 포함하고;
(c) 상기 제1 및 제2 층간의 결합 강도는 적어도 8joules/meter2, 보다 바람직하게는 적어도 10joules/meter2, 및 가장 바람직하게는 적어도 15joules/meter2이다.
본 발명에 따르면, SOI 구조물의 반도체 층 및 유리 또는 유리-세라믹 층간의 결합 강도는 압흔(indentation) 공정을 통해서 결정된다. 이러한 공정은 박막 및 폴리머, 금속 및 부서지기 쉬운(brittle) 물질에 대한 코팅의 부착 특성을 평가하기 위해 보통 사용된다. 상기 기술은 경계 스트레인 에너지 해리율(interfacial strain energy release rate)의 형태로 부착성을 양적측정값으로 제공한다.
이하 기술한 실시예에서, 유리상의 실리콘 코팅의 압흔 측정은 Berkovich diamond indenter가 장착된 Nano Indenter II(MTS Systems Corporation, Eden Prairie, MN)를 사용하여 수행하였다. 물론 결합 강도값을 측정하기 위하여 다른 장치도 사용할 수 있다. 하기 실시예 12에 기술한 바와 같이, 적재범위를 덮도록 압흔을 만들고 압흔을 바로 둘러싼 영역의 층분리(delamination)의 증거를 위해 조사한다. 다음의 참고문헌에 따라서 결합 에너지를 산출한다. 하기 문헌은 본 발명의 참고문헌으로 포함시킨다: D.B. Marshall and A.G. Evans, Measurement of Adherence of Residually Stressed Thin Filmes by Indentation. I. Mechanics of Interface Delamination, J. Appl. Phys., 56[10]2632-2638(1984). 상기 문헌의 방법을 하기 기술한 청구항을 통해 나타낸 결합 에너지를 산출하는 데 사용할 수 있다.
본 발명의 제1 측면에 따른 방법으로 SOI 구조물을 제조할 때, 제1 층은 박리층인 제2 층으로부터 가장 먼 면(제2 면 13b)을 갖는다. 이 경우, 제2 층의 산화 유리 또는 산화 유리 세라믹은 바람직하게
(a) 5×10-7/℃≤CTE ≤75×10-7/℃, 및 ρ≤1016Ω-㎝을 만족하는 3 내지 300℃의 열팽창 계수(CTE) 및 250℃ 저항율(ρ)을 가지며:
(b) 1,000℃ 미만의 스트레인 점(Ts)을 갖는다.
산화 유리 또는 산화 유리-세라믹은 또한 산화 유리 또는 산화 유리-세라믹의 온도(T)가 다음 관계식을 만족할 때 전기장에 의해 상기 산화 유리 또는 산화 유리-세라믹내부에서 분포가 변화할 수 있는 양이온을 포함한다:
Ts - 350 ≤T ≤Ts + 350,
상기 Ts 및 T는 섭씨도이다.
고맙게도, 유리 또는 유리-세라믹층 및 여기에 부착된 반도체 층, 예를 들어 실리콘 층간의 결합 강도는 SOI 구조물의 중요한 특성이다. 높은 결합 강도 및 내구력은 SOI 구조물이 박막 트랜지스터 및 상기 구조물위 또는 내부의 다른 디바이스를 제조하는 것과 관련된 공정을 견디기 위해서 매우 중요하다. 예를 들어, 높은 결합 강도는 절단, 연마, 및 이와 유사한 공정 단계시 디바이스에 무결성(integrity)을 제공한다. 높은 결합 강도는 또한 박막 반도체 필름을 포함하는 유리 또는 유리-세라믹 기판에 부착되어서 다양한 두께의 반도체 필름을 조작할 수 있게 한다.
*SOI 구조물을 제조하기 위한 표준 열공정에서 Si-SiO2 결합의 결합 에너지는 어닐링 온도에 좌우되며 1100℃ 어닐링후에 1-4joules/meter2 범위이다. Semiconductor Wafer Bonding, Q.Y. Tong, U. Gosele, John Wiley & Sons Inc., New York, New York, page 108, (1994)를 참조한다. 하기 실시예에 나타낸바와 같이, 본 발명의 제2 측면에 따르면, 종래 얻었던 것보다 높은 SOI 구조물의 결합 강도를 제공하는데, 즉 적어도 8joules/meter2의 결합강도이다.
본 발명의 제3 측면에 따르면, 본 발명은 직접 또는 하나 이상의 중간매개층을 통해서 서로 부착된 제1 및 제2 층(15, 20)을 포함하는 절연기판상의 반도체를 제공하며, 여기서
(a) 상기 제1 층(15)은:
(i) 실질적으로 단일-결정성 반도체 물질을 포함하고;
(ii) 간격(Ds)으로 분리된 실질적으로 평행한 제1 및 제2 면(11, 13b)를 가지며, 상기 제1 면(11)은 제2 면(13b)보다 제2 층(20)에 근접하고;
(iii) 1) 상기 제1 층(15)내부에 있고, 2) 실질적으로 제1 면(11)에 평행하며, 3) 간격(Ds/2)으로 상기 면과 분리된 대조(reference) 면(17)을 가지며; 그리고
(iv) 제1 면(11)에서 시작하여 제2 면(13b)쪽으로 확장된 산소 농도가 증가되는 영역(16)을 가지며, 상기 영역은 δH ≤ 200나노미터를 만족하는 두께(δH )를 갖고:
여기서 상기 δH 는 상기 제1 면(11) 및 1) 상기 제1 층(15)내부에 있고, 2) 실질적으로 제1 면(11)에 평행하고, 3) CO(x)- Co/Ref ≥50퍼센트, 0 ≤x ≤δH를 만족하도록 제1 면(11)으로 부터 가장 멀리 있는 면 사이의 거리이고:
여기서, 상기 CO(x)는 제1 면(11)으로 부터의 거리(x)에 따른 산소의 농도이며, Co/Ref는 상기 대조면(17)에서의 산소 농도이고, CO(x) 및 Co/Ref는 원자 퍼센트이며;
(b) 상기 제2 층(20)은 산화 유리 또는 산화 유리-세라믹을 포함한다.
본 발명에 따른 상기 산소 농도가 증가된 영역은 결합전에 반도체 기판의 외부에 형성된 산화 층과 구별되어야 하며(예를 들어, 미국특허 제5,909,627호 참조), 즉, 본 발명의 상기 영역은 반도체 물질 내부이다. 구체적으로, SOI 구조물이 예를 들어, 본 발명의 제1 측면에 따라서 제조될 때, 상기 산소 농도 증가 영역은 반도체 층의 혼합물로 인 시츄(in situ)로 형성되고 산화 유리 또는 산화 유리-세라믹이 형성된다.
본 발명에 제4 측면에 따르면, 본 발명은 직접 또는 하나 이상의 중간매개층을 통해서 서로 부착된 제1 및 제2 층(15, 20)을 포함하는 절연기판상의 반도체를 제공하며, 여기서:
(a) 상기 제1 층(15)은 실질적으로 단일-결정성 반도체 물질을 포함하며, 상기 층은 발리층인 제2 층으로 부터 가장 먼 면(제2 면 (13b))을 가지며; 그리고
(b) 상기 제2 층(20)은:
(i) 간력(D2)으로 분리된 실질적으로 평행산 제1 및 제2 면(21, 22)을 가지며, 상기 제1 면(21)은 제2 면(22)보다 제1 층(15)에 근접하고;
(ii) 1) 제2 층(20) 내부에 있고, 2) 실질적으로 제1 면(21)에 평행하며, 3) 간격(D2/2)으로 상기 면과 분리된 대조면(24)을 갖고;
(iii) 한 타입 이상의 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹을 포함하며, 상기 양이온의 각 타입은 대조면에서 대조 농도(Ci / Ref)를 가지며;
(iv) 제1 면(21)에서 시작하여 대조면(24)쪽으로 확장된 상기 양이온의 적어도 한 타입이 그 이온에 대한 대조 농도(Ci / Ref)에 비례하여 고갈된 영역(23)(양이온 고갈 영역)을 갖는다.
본 발명의 제5 측면에 따르면, 본 발명은 직접 또는 하나 이상의 중간매개층을 통해서 서로 부착된 제1 및 제2 층(15, 20)을 포함하는 절연기판상의 반도체를 제공하며, 여기서:
(a) 상기 제1 층(15)은 실질적으로 단일-결정성 반도체 물질을 포함하며, 상기 층은 10마이크론 미만(바람직하게는 5마이크론 미만, 보다 바람직하게는 1마이크론)의 두께를 갖고; 그리고
(b) 상기 제2 층(20)은:
(i) 간격(D2)으로 분리된 실질적으로 평행산 제1 및 제2 면(21, 22)을 가지며, 상기 제1 면(21)은 제2 면(22)보다 제1 층(15)에 근접하고;
(ii) 1) 제2 층(20) 내부에 있고, 2) 실질적으로 제1 면(21)에 평행하며, 3) 간격(D2/2)으로 상기 면과 분리된 대조면(24)을 갖고;
(iii) 한 타입 이상의 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹을 포함하며, 상기 양이온의 각 타입은 대조면에서 대조 농도(Ci/Ref)를 가지며;
(iv) 제1 면(21)에서 시작하여 대조면(24)쪽으로 확장된 상기 양이온의 적어도 한 타입이 그 이온에 대한 대조 농도(Ci / Ref)에 비례하여 고갈된 영역(23)(양이온 고갈 영역)을 갖는다.
상기 측면에 따르면, 상기 (a)의 10마이크론 제한은 실질적으로 반도체 웨이퍼의 두께 미만이다. 예를 들어, 판매되는 실리콘 웨이퍼는 100마이크론보다 큰 두께를 갖는다.
제6 측면에 따르면, 본 발명은 직접 또는 하나 이상의 중간매개층을 통해 서로 부착된 제1 및 제2 층(15, 20)을 포함하는 절연기판상의 반도체 구조물을 제공하며, 여기서:
(a) 상기 제1 층(15)은 실질적으로 단일-결정성 반도체 물질을 포함하며; 그리고
(b) 상기 제2 층(20)은 한 타입 이상의 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹을 포함하며, 상기 산화 유리 또는 산화 유리-세라믹의 리튬, 소듐, 및 포타슘 이온의 농도 합은 산화물 기준으로 1.0중량% 미만 및, 바람직하게는 0.1중량% 미만(즉, LiO2 중량% + K2O 중량% + Na2O 중량% < 1.0중량%, 바람직하게, < 0.1중량%)이며,
여기서 상기 제1 층(15)은 10센티미터보다 큰 최대 치수(예를 들어, 원형 층인 경우 직경, 직사각형 층일 경우 대각선 등)를 갖는다.
본 발명의 제7 측면에 따르면, 본 발명은 직접 또는 하나 이상의 중간매개층을 통해서 서로 부착된 제1 및 제2 층(15, 20)을 포함하는 절연기판상의 반도체를 제공하며, 여기서:
(a) 상기 제1 층은 실질적으로 단일-결정성 반도체 물질을 포함하고; 그리고
(b) 상기 제2 층은:
(i) 간격(D2)으로 분리된 실질적으로 평행한 제1 및 제2 면을 가지며, 상기 제1 (21)면은 제2 면(22)보다 제1 층(15)과 근접하고;
(ii) 1) 상기 제2 층(20) 내부에 있고, 2) 실질적으로 상기 제1 면(21)에 평행하며, 3) 간격(D2/2)으로 상기 면과 분리된 대조 면(24)을 갖고;
(iii) 한 타입 이상의 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹을 포함하며, 상기 양이온의 각 타입은 대조면에서 대조 농도(Ci / Ref)를 갖고;
(iv) 상기 제1 면에서 시작되고 대조면으로 확장된 대조농도(Ci / Ref)에 대하여 적어도 한 타입의 양이온이 고갈된 영역(양이온 고갈 영역)을 갖고, 상기 영역은 말단 엣지(23a)(즉, 상기 엣지는 대조면에서 가장 가까움)를 가지며; 그리고
(v) 상기 양이온 고갈 영역(23)의 말단 엣지의 부근에 적어도 한 타입의 양이온 농도가 그 이온에 대한 대조 농도(Ci / Ref)에 비례하여 증가되는 영역(파일-업 영역)을 갖는다.
본 발명의 제8 측면에 따르면, 본 발명은 적어도 8joules/meter2, 바람직하게는 적어도 10joules/meter2, 및 가장 바람직하게는 15joules/meter2의 결합강도로 직접 도는 하나 이상의 중간매개층을 통해 서로 부착된 제1 및 제2 층(15, 20)을 포함하는 절연기판상의 반도체 구조물을 제공하며, 상기 제1 층(15)은 실질적을 단일-결정성 반도체 물질을 포함하고 상기 제2 층(20)은 산화 유리 또는 산화 유리-세라믹을 포함하고, 여기서 상기 제2 층(20)에 가장 인접한 제1 층(15)의 적어도 일부분은 비교적 서로 독립적으로 팽창 및 수축할 수 있는 실질적으로 고립된 영역(19)으로 상기 일부분이 분리되는 리세스(18)를 포함한다.
본 발명의 상기 측면에 대한 바람직한 일 실시예에서, 상기 리세스(18)는 제1 층(15)의 전체 두께(Ds)를 통해 확장된다.
본 발명의 제9 측면에 따르면, 본 발명은 서로 직접 결합된 제1 및 제2 층(15, 20)을 포함하는 절연기판상의 실리콘을 제공하며, 상기 제1 층(15)은 실질적으로 단일-결정성 실리콘 물질을 포함하고 상기 제2 층(20)은 실리콘 및 네트워크 형성재로 하나 이상의 다른 산화물(예를 들어, B2O3, Al2O3, 및/또는 P2O5)을 포함하며, 상기 제1 층(15)은 제2 층(20)과 접촉하는 영역(16)을 포함하고 실리콘 산화물(즉, SiOx, 1≤x ≤2)을 포함하나 하나 이상의 다른 산화물을 포함하지 않으며, 상기 영역은 200나노미터 이하의 두께를 갖는다.
본 발명의 제10 측면에 따르면, 본 발명은 실질적으로 단일-결정성 반도체 물질(물질 (S)) 및 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹(물질 (G))을 포함하는 절연기판상의 반도체 구조물을 제공하며, 여기서 상기 구조물의 적어도 일부는:
물질 (S);
증가된 산소 함량을 갖는 물질 (S);
적어도 한 타입의 양이온의 농도가 감소된 물질 (G);
적어도 한 타입의 양이온의 농도가 증가된 물질 (G); 및
물질 (G)의 순으로 포함한다.
본 발명의 상술한 측면에 따르면, 절연기판상의 반도체 구조물의 "절연체(insulatro)" 성분은 제2 기판으로 산화 유리 또는 산화 유리-세라믹을 사용하여 본 발명을 통해 자동적으로 제공된다. 유리 또는 유리-세라믹의 절연 기능은 제1 및 제2 기판(10, 20) 사이의 경계면(30)이 양이온 고갈 영역(23)을 포함할 때 더욱 강화된다. 일 실시예에 따르면, 상기 제10측면에 있어서, 물질 (G)는 모두 절연체이다. 또한, 산소 농도가 증가된 물질 (S)는 적어도 어느 정도는 산소 농도에 따라 절연체로 기능할 수 있다. 어떤 경우에는 물질 (S) 이후에 모두 SOI 구조물의 절연체로 구성된다.
본 발명에 따른 이러한 자동적인 절연 기능의 공급은 반도체 웨이퍼에 반도체 필름을 부착하는 종래 SOI 구조물과 대조되는 것이다. 절연 기능을 얻기 위해서, 절연층, 예를 들어, SiO2 층은 반도체 지름과 반도체 웨이퍼사이에 샌드위치(내장)되어 있어야 한다.
본 발명의 제1 측면에서 설명한 바와 같이, 본 발명의 방법은 단일 산화 유리 또는 산화 유리-세라믹 기판상에 다수의 SOI 구조물을 제조하는 데 사용되며, 상기 SOI 구조물은 모두 같거나, 모두 다르거나, 일부가 같거나 일부가 다를 수 있다. 유사하게, 본 발명의 제조물은 단일 제2 층(20)상에 다수의 제1 층(15)을 가질수 있으며, 다시 말해서, 상기 제1 층은 모두 같거나, 모두 다르거나, 일부가 같거나 일부가 다를 수 있다.
단일 제1 층 또는 다수의 제1 층이 사용되건, 최종 SOI 구조물은 한 종류 이상의 실질적으로 단일-결정성 반도체 물질에 (직접 또는 하나 이상의 중간매개층을 통해서)부착된 제2 층(20)의 제1 면(21)의 모두 또는 실질적으로 모두(즉, >95%)를 갖거나, 또는 실질적으로 단일-결정성 반도체 물질이 아닌 물질과 관련된 제1면의 실질적인 면(이하, "비-단일 결정성 반도체 면적")을 갖는다.
상기 비-단일 결정성 반도체 면적에서, 제1 면은 직접 또는 하나 이상의 중간매개 층을 통해서, 예를 들어, 무정형 및/또는 다결정성 반도체 물질, 예를 들어, 무정형 및/또는 다결정성 실리콘에 부착될 수 있다. 상기와 같이 가격이 저렴한 물질을 사용하면 실질적으로 단일-결정성 반도체 물질이 통상적으로 특히 디스플레이 공학의 특정 부분, 예를 들어, 주변 드라이버, 이미지 프로세서, 시간 조절기 및 이의 동등물등에서만 요구되는 디스플레이 분야에서 특히 이롭다. 당 분야에서 알려진 바와 같이, 다결정성 반도체 물질 및, 구체적으로 다결정성 실리콘은 무정형 물질을 LCD 유리 기판과 같은 기판에 적용한 후 열 결정화(예를 들어, 레이저계 열 결정화)를 통해서 얻을 수 있다.
물론 제2 층의 전체 제1 면은 실질적으로 단일-결정성 또는 비-단일 결정성 반도체 물질과 관련될 필요는 없다. 오히려, 특정 면적이 제2 층 그 자체(bare) 또는 하나 이상의 비-반도체 물질에 부착된 제2 층인 면적들 사이에 공간(spaces)을 갖는 반도체 물질을 갖는다. 상기 공간들은 본 발명의 적용에 따르 크거나 작을 수 있다. 예를 들어, 디스플레이 분야, 예를 들어, 액정 디스플레이의 경우, 유리 층의 다수(예를 들어, 약 75-80%보다 큼)가 통상적으로 실질적으로 단일-결정성 또는 비-단일 결정성 반도체 물질과 연관되지 않을 것이다.
단일 제2 층에 부착된 다수의 제1 층의 사용을 통해서, 실질적으로 단일-결정성 반도체 물질로 구성된 광대한 면적을 갖는 SOI 구조물을 얻을 수 있다. 따라서, 본 발명의 제11측면에 따르면, 본 발명은 서로 직접 부착되었거나 또는 하나 이상의 중간매개층을 통해 부착된 제1 및 제2 층을 포함하며:
여기서,
(a) 상기 제1 층(15)은 각각 실질적으로 단일-결정성 반도체 물질을 포함하는 다수의 영역을 포함하며;
(b) 상기 제2 층(20)은 산화 유리 또는 산화 유리-세라믹을 포함하고; 그리고
(c) 상기 영역은
Figure 112010069434270-pat00001
> AT, N > 1을 만족하는 표면적(Ai)을 가지며,
여기서 상기 영역이 원 둘레를 갖는다면 상기 AT = 750㎠이고 상기 영역이 원둘레를 갖지 않는다면 AT = 500㎠이다.
*상술한 바와 같이, 다양한 영역의 실질적으로 단일-결정성 반도체 물질은 모두 같거나, 모두 다르거나, 일부가 같거나 일부가 다를 수 있다. 유사하게, 하나 이상의 중간매개층을 사용하면, 이들은 다양한 영역에 대해서 모두 같거나, 모두 다르거나, 일부가 같거나 일부다 다를 수 있다. 구체적으로, 하나 이상의 영역은 하나 이상의 중간매개층을 통해서 제2 층에 부착된 실질적으로 단일-결정성 반도체 물질을 갖고, 반면 하나 이상의 다른 영역은 제2 층에 직접 부착된 반도체 물질을 가질 수 있다.
상술한 본 발명의 제2 내지 제11측면에 있어서, 상기 제1 및 제2 기판상에 하나 이상의 중간 매개층이 있다면, 바람직하게 100㎚ 미만, 보다 바람직하게는 50㎚ 미만, 및 가장 바람직하게는 30㎚ 미만의 결합두께를 갖는다.
상술한 본 발명의 각 측면에 더하여, 본 발명은 또한 상술한 측면들의 일부 및 전부의 결합을 포함한다. 예를 들어, 본 발명의 모든 실시예들은 바람직하게 적어도 8joules/meter2, 바람직하게 적어도 10joules/meter2, 및 가장 바람직하게 적어도 15joules/meter2의 결합 강도로 특징되는 SOI 구조물을 갖는다. 이와 유사하게, 상기 SOI 구조물은 바람직하게 적어도 하나의 박리 층, 적어도 하나의 양이온 고갈 영역, 적어도 하나의 파일-업 영역, 및/또는 10마이크론 미만의 두께를 갖는 반도체 층을 포함한다.
본 발명의 다양한 측면을 설명하기 위해 사용한 인용번호는 편리를 위해 사용하였으며 본 발명의 범주를 한정하기 위하여 사용된 것은 아니다. 보다 구체적으로, 전술한 전반적인 사항 및 이하 구체적인 사항은 단지 본 발명의 일례이며, 본 발명의 본질 및 특성을 이해할 수 있는 개요 또는 구성을 제공하고자 하는 것이다.
이하, 본 발명의 특징을 좀 더 구체적으로 설명하며, 이는 당 분야의 당 업자에게는 자명하다. 본 발명을 좀 더 구체적으로 설명하기 위하여 도면을 첨부하였다. 첨부된 도면은 본 발명의 요소의 스케일 및 비율을 한정하고자 하는 것은 아니다.
본 발명은 SOI 구조물용의 저렴한 기판을 제조하고자 하는 오랜 바램을 만족시킨다. 또한, 본 발명은 상기 구조물을 위한 새로운 형태를 제공한다. 본 발명은 광전자공학, RF 전자공학, 및 혼합 시그날(아날로그/디지탈) 전자공학뿐만 아니라, 예를 들어, LCDs 및 OLEDs와 같은 디스플레이분야에서 다양하게 적용되며, 무정형 및 다실리콘계 디바이스와 비교하여 매우 향상된 성능을 얻을 수 있다. 뿐만 아니라, 높은 효율성을 갖는 광전변환소자 및 태양전지를 얻을 수 있다. 본 발명의 새로운 공정 및 이를 통해 새로운 SOI 구조물은 SOI 구조물의 가격을 상당히 낮추어 저가격 디바이스용 반도체 분야의 계속적인 요구를 만족시킨다.
도 1a는 본 발명에 따른 SOI 구조물을 제조하는 방법의 (A) 단계를 개략적으로 나타낸 도면이다.
도 1b는 본 발명에 따른 SOI 구조물을 제조하는 방법의 (B) 단계를 개략적으로 나타낸 도면이다.
도 1c는 본 발명에 따른 SOI 구조물을 제조하는 방법의 (C) 단계를 개략적으로 나타낸 도면이다. 도면에 나타낸 바와 같이, T2는 바람직하게 T1보다 크다.
도 1d는 본 발명에 따른 SOI 구조물을 제조하는 방법의 (D) 단계를 개략적으로 나타낸 도면이다.
도 2a는 (D) 단계 이후 완전한 SOI 구조물을 나타내는 도면이다.
도 2b는 (C) 단계에 의해 제조된 제1 및 제2 기판사이의 경계 영역(30)을 확대한 개략적인 도면이다. 여기서, 대조 면(17 및 24)는 각각 도 2A의 1/2DS 및 1/2D2이다.
도 3은 서로 상대 고립되어 팽창 및 수축할 수 있는 영역을 만들기 위하여 제1 기판의 결합면에 리세스를 사용하는 개략적인 도면이다.
도 4는 도 3의 리세스 및 고립 영역을 나타낸 제1 기판의 결합면의 평면도이다.
도 5a 및 5b는 이동 양이온으로 Li+ 및 K+를 포함하는 제2 기판에 대해서 본 발명에 따라 제조된 SOI 구조물의 ToF0SIMS 깊이 프로파일을 나타낸다.
도 6a 및 6b는 재가열한 후 도 5에서 사용한 타입의 SOI 구조물의 ToF-SIMS 깊이 프로파일을 나타낸다.
도 7a 및 7b는 이동 양이온으로 필수적으로 단지 Na+만을 포함하는 제2 기판에 대하여 본 발명에 따라 제조된 SOI 구조물의 ToF-SIMS 깊이 프로파일을 나타낸다.
도 8a 및 8b는 재가열한 후 도 7에서 사용한 타입의 SOI 구조물이 ToF-SIMS 깊이 프로파일을 나타낸다.
상기 도 5a, 6a, 7a, 및 8a는 각각 SIMS 시그날 강도 데이타이고, 도 5B, 6B, 7B, 및 8B는 원자 퍼센트값으로 환산한 데이타이다.
도 9는 본 발명에 따른 SOI 구조물의 반도체층의 단일 결정의 성질을 나타내는 수렴성 빔 전자 회절 패턴이다. 이경 반도체 필름은 인-도핑된 실리콘(Si)이다.
도 10a 10b 및 10c는 이동 양이온으로 알칼리-토 금속 이온을 포함하는 제2 기판에 대한 본 발명에 따라 제조된 SOI 구조물의 ToF-SIMS 깊이 프로파일이다. 도 10a 및 10b는 SIMS 시그날 강도 데이타이고, 도 10c는 원자 퍼센트로 환산한 값이다.
도 11은 단일 제2 층상에 다수의 제1 층을 포함하는 SOI 구조물을 개략적으로 나타낸 도면이다.
도 12는 도 11의 SOI 구조물을 제조하는 바람직한 공정을 개략적으로 나타내는 도면이다.
도 13a 및 13b는 단일 제2 기판상에 다수의 제1 기판을 어셈블링하는 바람직한 방법을 개략적으로 나타낸 도면이다. 구체적으로, 도 13a는 기판 사이에 갭의 크기를 줄이기 위해 제1 기판의 엣지를 기계 가공하는 것을 나타내고, 도 13b는 제1 기판의 반복적인 사용을 단순화하도록 위하여 전도 백커상에 제1 기판의 어셈블리를 나타낸다.
도 14는 제1 기판 사이의 갭을 반도체 물질로 채운 다수의 제1 기판/단일 제2 기판 어셈블리를 개략적으로 나타내는 도면이다.
도 15는 박막 트랜지스터를 제조하는 종래 기술을 개략적으로 나타낸 도면이다.
도 16은 본 발명이 따른 방법의 바람직한 일 실시예를 개략적으로 나타내는 흐름도이다.
상기 도면들은 동일한 부분에 대하여 동일한 인용번호를 사용하였다. 각 인용번호에 상응하는 요소는 상기 표 1에 기술하였다.
상술한 바와 같이, 지지 기판으로 저렴한 물질을 사용하고, 구체적으로, 유리계 물질, 특히 산화 유리 및 산화 유리-세라믹을 지지기판으로 사용하는 가장 큰 문제는, 종래 유리계 웨이퍼에 1100℃의 결합 처리를 할 수 없었는데 이는 대부분의 유리들이 상기 온도 범위에서 견딜 수 없었기 때문이다. 유리계 층 및 반도체 물질, 예를 들어, 실리콘간이 공유 결합은 따라서 상당히 낮은 온도에서 얻어야 했다. 낮은 온도에 대한 요구는 또한 예를 들어, 수소 이온 주입법을 통해 형성된 분리 구역에서 반도체 웨이퍼가 부분으로 분리되는 문제가 있었다.
게다가, 지지 기판 물질로 실리콘을 유리계 물질로 교체하면, 지지기판으로 부터 반도체 층이 분리되지 않도록 유리계 물질의 팽창율이 SOI 구조물의 반도체 층의 팽창율과 맞아야만 한다. 일부 반도체의 팽창율과 유사한 팽창율을 갖는 유리계 물질, 예를 들어, 실리콘이 알려져 있으나, 정확하게 맞는 것을 얻기가 어렵다. 팽창율의 비일치(mismatch)는 스트레스가 상당히 높아서 반도체 층이 분리(debonding)되는 큰 웨이퍼에서 특히 문제다.
또 필요한 것은 유리계 기판과 반도체 물질간의 경계면이 반도체 구조물로 확산되어서 반도체 디바이스 기능에 심각한 문제를 야기하는 알칼리 금속 이온과 같은 이온이 없어야만 한다는 것이다. 반도체 물질, 예를 들어, 실리콘과 이상적으로 팽창율이 맞는 것으로 알려진 유리계 물질은 종종 알칼리 금속 이온을 함유한다.
따라서, 유리계 물질로 구성된 지지 기판을 사용하는 SOI 구조물을 공하기 위해서는 다양한 문제가 해결되어야 한다. 상술한 바와 같이, 본 발명은 종래 문제를 해결한 SOI 구조물의 제조방법을 제공한다. 도 1a, 1b, 1c 및 1d는 본 발명의 방법을 개략적으로 나타내다.
도 1a는 실질적으로 단일-결정성 반도체 물질을 포함하는 제1 기판(10)을 나타낸다. 상기 반도체 물질은 실리콘 계 반도체이거나 또는 III-V, II-IV, II-IV-V등의 다른 종류의 반도체일 수 있다.
제1 기판에 사용될 수 있는 실리콘 계 물질의 예로는 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 및 실리콘 카바이드(SiC) 등을 포함한다. 제1 기판용으로 적용가능한 다른 반도체의 예로는 Ge, GaAs, GaP 및 InP 물질을 포함한다.
제1 기판의 반도체는 실질적으로 단일-결정성 물질의 형태이다. "실질적으로"는 반도체 물질이 라틱스 결함(lattice defects) 또는 소수의 그레인 경계(grain boundaries)와 같은 고유하게 또는 일부러 첨가한 적어도 일부의 내부 또는 표면 결합을 정상적으로 함유한다는 사실을 고려하여 제1 기판을 설명하기 위해 사용한다. 상기 "실질적으로"는 또한 특정 도핑제가 뒤틀리거나 또는 벌크 반도체의 결정 구조에 영향을 줄 수 있다는 사실을 반영하는 것이다.
도 1a에 나타낸 바와 같이, 제1 기판(10)은 제1 외면(11), 제2 외면(12), 및 제1 기판을 제1 부분(14) 및 제2 부분(15)으로 분리하기 위한 내부 구역(13)을 가지며, 상기 제2 부분의 두께는 Ds이다. 상술한 바와 같이, 두께(Ds)는 통상적으로 10나노미터 내지 500나노미터 범위이고, 바람직하게는 10 나노미터 내지 150나노미터범위이다. 바람직하다면, 제2 부분은 500나노미터보다 두껍고, 예를 들어, 대략 1,000나노미터 이상이다. 유사하게, 비록 과도하게 얇은 반도체 층은 보통 반도체 디바이서 제조용 물질로 충분하지 않으나, 상기 제2 부분은 10나노미터보다 얇다. 얇은 반도체 층은 당분야에서 알려진 산화 또는 다른 방법을 통해 만들 수 있다.
외면(11 및 12) 및 분리 구역(13)은 바람직하게 서로 평행하다. 그러나, 약간의 각, 예를 들어 최대 1 내지 2도의 각이 하나 이상의 면 및/또는 구역 사이에 존재할 수 있다는 사실을 고려하면, 상기 표면들 및 구역은 완전하게 평행하고 약간 각을 갖는 경우를 포함하여 "실질적으로 평행한"이라고 표현한다. "실질적으로 평행한"은 또한 하나 이상의 표면 도는 구역이 완전 평면이 아닐 가능성을 포함한다.
분리 구역(13)은 이후 발전될 수 있거나 당 분야에서 현재 알려진 주입법/박리법을 통해 형성된다. 현재, 분리 구역은 바람직하게 본 발명의 참고문헌으로 포함시킨 상술한 문헌에 따른 수소 이온 주입법을 통해서 형성된다. 다른 방법들을 또한 분리 구역을 형성시키기 위해 사용할 수 있는데, 수소 및 헬륨 이온의 동시 주입법 또는 수소 및 붕소 이온의 동시 주입법 등이다. 어떠한 방법을 선택하건, 제1 기판은 (D) 단계 동안 분리 구역에서 제1 및 제2 부분으로 분리될 필요가 있다. 따라서, 상기 분리 구역은 제1 기판이 제1 및 제2 부분으로 분리되도록 약화되어서 열 처리/냉각 단계를 거칠 필요가 있다.
도 1a에 또한 나타낸 바와 같이, 제2 기판(20)은 제1 기판의 면 및 분리 구역처럼 실질적으로 서로 평행한 두 개의 외면(21 및 22)을 포함한다. SOI 구조물이 균일한 특성을 갖기 위해서는, 예를 들어, 원형 웨이퍼에 대한 반지름 방향, 예를 들어 제1 및 제2 기판 사이의 경계면에서 균일한 결합 강도, 외면(11, 12, 21, 및 22)으로부터의 모든 편차 및 분리 구역(13)이 바람직하게 최소로 유지된다.
상기 제2 기판은 1,000℃ 미만의 스트레인점을 갖는 산화 유리 또는 산화 유리-세라믹을 포함한다. 통상적인 유리 제조분야에 따르면, 스트레인 점은 1014.6퐈즈(poise)(1013,6Pa.s)의 점도를 갖는 유리 또는 유리-세라믹에서의 온도이다. 산화 유리 및 산화 유리 세라믹 사이에 있어서, 상기 유리는 현재 바람직한데 이들은 통상적으로 제조가 간단하므로 보다 광범위하게 사용할 수 있고 가격이 저렴하다.
도 1a에 나타낸 바와 같이, 상기 제2 기판은 바람직하게 0.1㎜ 내지 10㎜ 및 가장 바람직하게는 0.5㎜ 내지 1㎜ 범위의 두께(D2)를 갖는다. SOI 구조물의 사용에 있어서, 예를 들어, 실리콘/실리콘 다이옥사이드/실리콘 구조를 갖는 표준 SOI 구조물을 높은 진동수(frequencies)에서 작동할 때 발생할 수 있는 기생적인 용량 효과를 피하기 위해서 1마이크론 이상의 두께를 갖는 절연층이 바람직하다. 본 발명에 따르면, 1마이크론보다 두꺼운 절연층을 갖는 SOI 구조물은 1마이크론 이상의 두께를 갖는 제2 기판을 사용하여 쉽게 얻을 수 있다. 제2 기판의 두께에 대한 바람직한 최저 한계는 따라서 1마이크론이다.
일반적으로, 상기 제2 기판은 본 발명의 공정 및 SOI 구조물상에서 수행되는 후속 공정을 통해서 제1 기판을 충분히 지지할 수 있도록 두꺼워야한다. 제2 기판의 이론적인 두께의 최대 한계값은 없으나, 궁극적인 SOI 구조물에 적합하고 지지 기능을 수행하기 위해서 필요한 이상의 두께는 바람직하지 않은데, 제2 기판의 두께가 커지면, 동일하게 적용되는 전압 차이를 위한 (C) 단계 동안 기판내의 전기장 강도가 약해진다.
상기 산화 유리 또는 산화 유리-세라믹은 바람직하게 실리카계이다. 따라서, 산화 유리 또는 산화 유리-세라믹에서 SIO2의 몰%는 바람직하게 30몰%보다 크고, 가장 바람직하게는 40몰%보다 크다. 유리-세라믹의 경우, 결정상이 멀라이트, 코디어라이트, 애노타이트(anorthite), 스피넬 또는 당분야에서 유리-세라믹으로 알려진 다른 결정상일 수 있다. 상기 유리-세라믹의 유리상은 (C) 단계 동안 제1 및 제2 기판상의 경계면으로 부터 멀리 양이온이 이동할 수 있도록 충분해야만 한다.
비-실리카계 유리 및 유리-세라믹을 본 발명에서 사용할 수 있으나, 일반적으로 그들의 높은 가격 및 저급한 성능으로 인해 바람직하진 않다. 유사하게, 예를 들어, 실리콘계가 아닌 반도체 물질을 적용한 SOI 구조물에서, 산화물이 아닌, 예를 들어, 비산화 유리인 제2 기판이 바람직할 수 있으나, 고가이기 때문에 보통은 바람직하지 않다.
예를 들어, 디스플레이 분야에서, 유리 또는 유리-세라믹은 가시광선, UV, 및/또는 IR 파장 근처에서 바람직하게 투명하고, 예를 들어, 유리 또는 세라믹은 바람직하게 350㎚ 내지 2마이크론 파장 범위에서 투명하다.
상기 제2 기판의 유리 또는 유리-세라믹은 유리제조 분야에서 알려진 통상적인 방법을 통해서 제조할 수 있다.
상기 산화 유리 또는 산화 유리-세라믹은 (C) 단계 동안, 기판(20)내부에서 적용된 전기장의 방향으로, 즉, 표면(21)로 부터 멀리 표면(22) 쪽으로 이동하는 적어도 일부의 양이온을 포함한다. 알칼리 금속 이온, 예를 들어, Li+1, Na+1, 및/또는 K+1 이온이 이러한 목적의 양이온으로 적절한데 이들은 일반적으로 통상적으로 산화 유리 및 산화 유리-세라믹에 도입되는 다른 종류의 양이온, 예를 들어, 알킬라-토 금속 이온보다 이동성이 높기 때문이다. 그러나, 알칼리 금속 이온이외의 양이온을 갖는, 예를 들어, 알칼리-토 금속 이온을 갖는 산화 유리 및 산화 유리-세라믹을 본 발명에서 사용할 수 있다.
상기 알칼리 및 알칼리-토 금속 이온의 농도는 매우 다양하며, 보통 산화물 기준으로 0.1 내지 40중량% 범위이다. 바람직한 알칼리 및 알칼리-토 금속 이온 농도는 알칼리 금속 이온의 경우 산화물 기준으로 0.1 내지 10중량%이고, 알칼리-토 금속이온의 경우 산화물 기준으로 0 내지 25중량%이다.
비록 단일 유리 또는 유리-세라믹으로 구성된 제2 기판이 바람직하나, 적층구조도 사용할 수 있다. 적층 구조를 사용할 경우, 제2 기판에 가장 가까운 적층은 단일 유리 또는 유리-세라믹으로 구성된 제2 기판에 대해 기술한 특성을 가져야 한다. 제2 기판으로부터 가장 먼 층은 바람직하게 또한 이러한 특성을 가져야 하나, 이들은 직접 제1 기판과 상호작용하지 않으므로 적절한 특성을 가지면 된다. 후자의 경우, 제2 기판은 제2 기판에 특이적인 특성이 더 이상 만족스럽지 않을 때 끝에 있는 것이 고려된다.
이와 유사하게, 기판(10 및 20)중 하나 또는 둘다는 그들의 외면의 일부 또는 전부상에 표면층을 포함하는데, 예를 들어, 반도체상의 산화물 층이다. 기판(10)의 표면(11) 및/또는 기판(20)의 표면(21)에 존재할 때, 이러한 표면 층은 제1 및 제2 기판 사이에 강한 결합 형성을 방해하는 조성 및/또는 두께를 가지면 안된다. 구체적으로, 약 100나노미터보다 큰 두께를 갖는 반도체 기판상의 산화층은 약화되거나 유리 또는 유리-세라믹 기판과 결합하지 않을 수 있다.
특정 이론에 한정되고자 하는 것은 아니나, 두꺼운 두께를 갖는 산화 층은 전류 흐름에 높은 저항력을 갖게 되어 바람직하게 강한 결합을 생성시키는 것으로 알려진 제1 및 제2 기판 사이 경계면에서의 전지분해-타입 반응을 감소시키게 된다. 따라서, 산화 층이 제2 기판의 결합면에 존재할때, 절연층에 대립되는 패시베이션(passivation) 층으로 일차적으로 기능 해야 한다. 이와 같이, 제2 기판의 결합면에 형성된 산화 층은 전류를 방해해서는 안되고 따라서 통상적으로(및 바람직하게) 약 100나노미터 미만의 두께를 갖는다. 표면층이 기판(10 및/또는 20)의 결합면상에 존재하면, 이들은 최종 SOI 구조물의 제1 및 제2 기판 사이에 중간매개층을 구성한다.
특정한 제1 기판/제2 기판 조합을 위해서, 제2 기판(20)에 제1 기판의 제2 부분(15)을 결합시키는 전처리가 제1 기판(10)의 결합면(11)의 수소 농도를 줄이기 위해 바람직하다. 구체적으로, 수소 이온이 주입된 실리콘 웨이퍼에서 알칼리-토 이온을 함유하는 유리 기판, 즉, 예를 들어, 액상 디스플레이를 제조하기 위해 사용되는 CORNING INCORPORATED GLASS COMPOSITION NO. 1737 또는 CORNING INCORPORATED GLASS COMPOSITION NO. EAGLE 2000TM으로 제조된 기판으로 실리콘 필름을 이동시 특히 이러한 수소 농도의 감소가 중요하다. 수소 농도의 감소는 또한 높은 스트레인점 예를 들어, 850 내지 900℃ 범위의 스트레인점을 갖는, 와이어리스 및 다른 전자공학분야에서 RF용으로 요구될 것으로 기대되는 유리 및 유리 산화물에 또한 바람직하다.
구체적으로, 수소 이온 주입후, 주입된 실리콘 웨이퍼의 표면은 높은 수소 이온 농도를 갖는 것이 알려졌다. Si 표면에서 수소 종결(termination)은 결합공정을 방해하고 따라서 전술한 타입의 유리 웨이퍼에 전달되는 효과적인 Si층을 얻기위해서 온화한 산화 처리법을 사용하여 주입 Si 웨이퍼 표면상에 수소 농도를 감소시키는 것이 바람직하다. 수소 농도의 감소는 상기 주입 실리콘 웨이퍼가 보다 친수성이 되도록 하고 결합이 전압 및 열 적용시 발생할 수 있게 한다. 상기 공정중 형성된 강한 결합은 모 웨이퍼로 부터 Si 필름이 균일하게 분리되게 한다.
양적으로, 수소 감소 처리가 없을때, 유리 웨이퍼의 단지 약 10%만이 Si 필름으로 덮히게 되고 심지어 덮힌 면적에서, 상기 Si 필름이 불균일하게 되는 경향이 있음을 발견하였다. 그러나, Si의 표면에서 수소 농도가 산화 처리를 통해 감소하면, 균일한 Si 필름이 전체 면적에 걸쳐서 유리 웨이퍼에 부착하게 된다.
주입 웨이퍼의 표면상에서 수소 농도를 감소시키기 위해서 다양한 방법을 사용할 수 있다. 바람직한 방법으로는 산소 플라스마로 웨이퍼를 처리하거나, 과산화 수소 처리법, 과산화 수소 및 암모니아 처리법, 과산화 수소 및 암모니아 처리 후 과산화 수소 및 산 처리, 또는 이들 공정을 혼합하여 표면을 온화한 산처리할 수 있다. 산소 플라스마 처리법이 특히 상업적 세팅에서는 바람직하다. 특정 이론에 한정되고자 하지는 않으나, 이러한 처리 동안, 수소 종결 표면 그룹이 하이드록실 기로 산화되고, 차례로 실리콘 웨이퍼 표면이 친수성이 되는 것으로 알려져 있다. 상기 처리법들은 바람직하게 산소 플라스마는 상온에서 암모니아+ 과산화 또는 암모니아 + 과산화 이후 산 + 과산화 처리는 25 내지 100℃의 온도에서 수행되는 것이 바람직하다.
비록 상술한 내용이 실리콘 웨이퍼의 경우에 관한 것이나, 수소 농도의 감소는 실리콘 이외의 반도체 물질로 구성된 수소-주입 반도체 웨이퍼에 바람직하다.
*도 1b를 참조하면, 도 1b는 결합면(11 및 21)에서 제1 및 제2 기판(10 및 20)을 접촉시키는 본 발명의 (B) 단계를 나타낸다. 본 발명의 바람직한 일 실시예에 있어서, 제1 및 제2 기판은 (B) 단계전에 가열되며, 예를 들어서, 힘-적용면(12 및 22)가 각각 온도 (T1 및 T2)가 되도록 가열된다. 이러한 방식으로 (C) 단계의 결합 공정 동안 제1 및 제2 기판 사이의 다른 팽창을 피한다. 다르게는, 제1 및 제2 기판을 (B) 단계 전에 열 전처리 하지 않고, 결합면(11 및 21)이 접촉한 후 및 (C) 단계 시작 전 및/또는 실질적인 결합이 발생하기 전 (C) 단계 초기에 가열처리한다. 가열 전처리가 수행되면, 제1 및 제2 기판의 바람직한 온도에 도달하면 제거되는 스페이서를 통해서 결합면은 분리된다.
도 1c에 개략적으로 나타낸 프로세싱 챔버는 다양한 구조를 갖는다. 실험 목적으로 독일, 뮌헨의 SUSS MICROTEC에서 판매하는 타입의 결합제(bonder)를 프로세싱 챔버로 사용한다. 비록 동시에 다수의 제1 기판/제2 기판 어셈블리를 프로세싱가능한 장치가 보통은 바람직하나, 동일한 장치를 상업적 분야에 사용한다.
본 발명은 저온에서 일반적인 온도, 압력, 전기장 강도 및 진공 수준을 사용하기 때문에, 프로세싱 챔버로 만족할 만한 요구조건은 지나치지 않으며, 이는 또한 본 발명의 다른 중요한 장점인데, 즉, 본 발명은 비교적 저렴하고 광범위하게 이용할 수 있거나 또는 쉽게 소비자 목적에 다르 제조할 수 있는 장치를 사용한다.
도 1c는 공정의 중심 단계, 즉 제1 기판 및 제2 기판이 서로 결합하는 (C) 단계를 나타낸다. (C) 단계는 제1 및 제2 기판이 서로 제1 및 제2 결합면에서 결합하기 충분한 시간 동안 수행된다. 예를 들어, (C) 단계를 45 내지 90분 동안 수행한다. 물로, 보다 짧은 시간(예를 들어 30분 미만)이 보통 바람직하고 산업적인 세팅에서, (C) 단계를 수행하는 데 필요한 시간은 기판 물질의 최적화, 프로세싱 온도, 및 적용 전압을 통해서 5 내지 15분 또는 미만으로 단축시킬 수 있다.
(C) 단계는 바람직하게 온화한 진공 조건하에서 수행되는 데, 즉, 챔버(40)는 (C) 단계 수행동안 진공상태이다. 바람직하게, 챔버 내 압력은 1밀리바 이하이고, 가장 바람직하게는 10- 3밀리바 이하이다. 다르게는, (C) 단계는 불활성 분위기, 즉, 아르곤, 헬륨, 또는 이의 동등물하에서 수행된다.
도 1c에 나타내고 상술한 바와 같이, (C) 단계는 V1 > V2 및 바람직하게 T1 < T2에서 수행되고, 여기서 V1 및 T1은 힘-적용면(12)에서의 전압 및 온도이고, V2 및 T2는 힘-적용면(22)에서의 전압 및 온도이다. 이하 기술한 실시예에 있어서, 제2 기판은 도 1c에 나타낸 바와 같이 제1 기판의 아래 위치시켰으나, 반대 방향도 사용할 수 있다. 또한, 기판에 대해서 수직 또는 다른 방향을 필요에 따라 사용할 수 있다.
V1 및 V2는 바람직하게 100볼트/㎝ ≤ (V1 - V2)/D ≤ 40킬로볼트/㎝를 만족하며, 상기 D는 (C) 단계 동안 제1 및 제2 힘-적용면 사이의 거리이다. (V1 - V2)/D 비율의 바람직한 값은 약 5 - 20KV/㎝이다.
T1 및 T2는 바람직하게:
Ts - 350 ≤ T1 ≤ Ts + 350; 및
Ts - 350 ≤ T2 ≤ Ts + 350을 만족하며;
상기 Ts는 산화 유리 또는 산화 유리-세라믹의 스트레인점이고 Ts, T1, 및 T2는 섭씨도이다. 상술한 바와 같이, Ts는 1,000℃ 미만이고, 800℃ 미만일 수 있으며, 약 700℃미만일 수 있다.
통상적으로, T1 및 T2는 모두 300℃이상이고 800℃이하이나, 필요하면 보다 높거나 낮은 온도를 사용할 수 있다. 이러한 범위 내에서, 보다 낮은 온도가 보통 바람직한데, 예를 들어, 이하 실시예에서 사용하는 CORNING INCORPORATED GLASS COMPOSITIONS NOS. 7070 및 7740와 같은 유리의 경우 약 450℃의 온도가 바람직하다.
또한 상술한 바와 같이, 제1 및 제2 기판의 결합에서 이들의 역할에 더하여, T1 및 T2는 본 발명의 바람직한 일 실시예에서 제2 기판(20)이 제1 기판(10)보다 수축되어 분리구역(13)에서 제1 기판이 약화되고 장력에 대항하면서 압축하에 반도체 필름이 있는 SOI 구조물을 제조할 수 있도록 냉각시 제1 및 제2 기판에 차등 수축을 제공한다. 통상적이고 바람직하게, T2는 T1보다 크며, T1 및 T2는 다음을 만족한다:
5℃ ≤T2 -T1 ≤150℃,
및 바람직하게는 다음을 만족한다:
10℃ ≤T2 - T1 ≤150℃.
또한, 제1 및 제2 기판의 열팽창 계수 및 선택된 온도 차이는 다음의 관계식 중 적어도 하나 및 보다 바람직하게는 모두를 만족한다:
CTE1 - 20×10-7/℃ ≤CTE ≤CTE1 + 20×10-7/℃; 및/또는
(T2 - T1)·/CTE2 - CTE1 / ≤ 30×10-5, T2 > T1;
상기 CTE1은 실질적으로 단일-결정성 반도체 물질의 0℃ 열팽창계수이고 CTE2는 산화 유리 또는 산화 유리-세라믹의 0 - 300℃ 열팽창계수이다. 이러한 관계식을 적용하는데 있어서, 상기 산화 유리 또는 산화 유리-세라믹의 0-300℃ 열팽창계수(즉, CTE2)는 바람직하게 다음을 만족한다.;
5×10-7/℃≤CTE ≤75×10-7/℃.
상술한 바와 같이, (C) 단계 동안, 제1 기판내의 양이온(예를 들어, LI+1, Na+1, K+1, Cs+1, Mg+2, Ca+2, Sr+2, 및/또는 Ba+ 2이온(알칼리/알칼리-토 금속 이온))은 제1 및 제2 기판사이의 경계면으로부터 멀리 이동하여 인용번호 23으로 표시한 도 2b에 개략적으로 나타낸 고갈 영역을 형성한다. 이 영역의 두께 (δD)는 양이온에 대한 대조 농도로 정의된다.
알칼리/알칼리 금속 이온에 있어서, 산화 유리 또는 산화 유리-세라믹에 함유된 각각이 이온들은 1) 제2 기판 내부에 있고, 2) 실질적으로 제2 결합면(21)에 평행하며, 3) 간격(D2/2)으로 상기 표면과 간격을 유지하는 대조면(24)에서 대조 농도(Ci / Ref)를 갖는다. 양이온 고갈 영역에서 두께(δD)는 제2 결합면(21) 및 1) 제2 기판내에 있고, 2) 실질적으로 제2 결합면과 평행하며, 3) 산화 유리 또는 산화 유리-세라믹에 함유된 알칼리/알칼리-토 금속 이온의 적어도 하나에 대해서 다음의 식을 만족하는 제2 결합면으로부터 가장 먼 면(23a)사이의 거리이다:
Ci(x)/Ci / Ref ≤0.5, 0 ≤x ≤δD,
상기 Ci(x)는 제2 결합면으로 부터의 거리(x)에 따른 적어도 하나의 알칼리/알칼리-토 금속 이온의 농도이며, Ci(x) 및 Ci/Ref는 원자 퍼센트이다.
상기 정의를 이용하여 두께(δD)는 보통 다음을 만족하고:
δD ≥ 10나노미터,
및 종종 다음을 만족한다:
δD ≥ 1000나노미터.
상술한 바와 같이, (C) 단계동안 제2 기판에서 양이온의 이동은 또한 산화 유리 또는 산화 유리-세라믹에 함유된 하나 이상의 이동 양이온에 대하여 하나이상의 "파일-업" 영역을 생성시킨다. 이러한 파일-업 영역이 존재하면, 500나노미터 이상의 두께를 가지며 피크 양이온 농도(Ci/Peak)는 다음을 만족한다:
Ci / Peak/Ci / Ref ≥1.
여기서, 상기 Ci / Peak 및 Ci / Ref는 원자 퍼센트이고, Ci/Ref는 다음과 같이 정의된다. 어떤 경우, Ci / Peak/Ci / Ref는 2보다 크다(예를 들어, 도 5b의 K+ 파일-업 영역 참조).
하나 이상이 파일-업 영역은 x = δD 에 근접한 곳에 위치하는데, 즉, 이들은 δD로 겹치거나 δD의 내부 또는 외부이다. 구체적으로 파일-업 영역의 피크의 위치(xPeak)는 다음을 만족하며:
0.8·δD ≤ xPeak ≤ 1.2·δD ,
및 종종 다음을 만족한다:
0.9·δD ≤ xPeak ≤ 1.1·δD ,
상기 xPeak는 제2 결합 면으로부터의 피크 거리이고 δD는 상술한 정의와 같다.
알칼리-토 금속 이온을 함유한 산화 유리의 경우, (C) 단계에서 적용되는 프로세싱 온도, 시간 및/또는 전압을 줄임으로써, 유리 웨이퍼에 실리콘 필름의 결합을 필수적으로 관찰되는 이온 운동없이 이룰 수 있다. 그러나, 이러한 결합은 화학 결합에 대항하는 물리적 타입, 예를 들어, 반데르 발스 타입 결합이며, 최종 결합 강도는 이온 이동에 의한 것보다 낮다. 또한, 고갈 영역이 부족하기 때문에, 최종 구조물은 SOI 구조물의 후속 공정동안 상승 온도에서 실리콘 필름으로의 이온 이동을 겪게되고, 이는 실리콘 필름위 또는 안에 형성되는 전자 디바이스의 기능을 손상시킨다. 따라서, 본 발명의 바람직한 일 실시예에서는, 상기 공정을 고갈 영역의 제1 및 제2 기판 사이의 경계면에서 형성되도록 수행한다.
고갈 영역 및 하나 이상의 파일-업 영역뿐만 아니라, (C) 단계는 또한 표면(11)에서 시작되어서 분리구역(13)으로 확장된 산소 농도가 증가한 하이브리드 영역(16)을 만든다. 상기 영역의 두께(δH)는 실질적으로 단일-결정성 반도체 물질내부의 대조 면에서 산소에 대한 대노 농도로 정의된다.
적절한 대조면, 예를 들어, 도 2b의 표면(17)은 1) 제1 기판의 제2 부분내부에 있고, 2) 결합면(11)에 실질적으로 평행하며, 3) 간격(Ds/2)로 상기 면으로부터 분리되었으며, 상기 Ds는 제2 부분의 두께이다. 이러한 대조면을 사용하여, 하이브리드 영역의 두께(δH)는 통상적으로 다음을 만족한다:
δH ≤ 200나노미터,
상기 δH는 결합면(11)과 1) 제1 기판의 제2 부분 내부이고, 2) 실질적으로 결합면(11)에 평행하며, 3) CO(x)- Co / Ref ≥50퍼센트, 0 ≤x ≤δH를 만족하도록 결합 면(11)으로부터 가장 멀리 있는 면 사이의 거리이고, 여기서, 상기 CO(x)는 결합 면(11)으로부터의 거리(x)에 따른 산소의 농도이며, Co / Ref는 상기 대노면에서의 산소 농도이고, CO(x) 및 Co / Ref는 원자 퍼센트이다.
통상적으로, δH는 실질적으로 200나노미터보다 작고, 예를 들어, 50 내지 100나노미터와 유사하다. Co / Ref는 통상적으로 0이어서, 대부분 CO(x) ≥50퍼센트, 0 ≤x ≤δH까지 줄어듬을 인지해야한다.
실리콘 계 제1 기판 및 하나 이상의 다른 산화물을 함유하는 실리카계 유리 또는 유리-세라믹인 제2 기판의 경우, 예를 들어, 이러한 네트워크의 형성제로 B2O3, Al2O3, 및/또는 P2O5인 경우, 상기 하이브리드 영역은 실리콘 산화물, 예를 들어, 실리카(SiO2)를 함유하는 영역으로 특징되나, 하나 이상의 다른 실리카계 유리 또는 유리-세라믹의 산화물을 함유하지 않는다.
요약하면, (C) 단계는 표면(11)과 함께 결합면(11)을 바람직하게 하이브리드 영역(16) 및 고갈영역(23)을 포함하고, 또한 바람직하게 상기 고갈영역의 말단 dpt지 근처에 하나 이상의 양이온 파일-업 영역을 포함하는 경계 영역(30)과 결합시켜서 (B) 단계에서 형성된 제1 및 제2 기판사이의 경계면을 변형시킨다.
(C) 단계 이후, 결합된 제1 및 제2 기판을 예를 들어, 상온까지 냉각시키고, 상기 제1 기판의 제1 및 제2 부분(14, 15)을 서로 분리시킨다. 냉각동안 발생한 분리구역의 약화 때문에, 이러한 분리는 제2 부분과 제2 기판사이의 결합을 방해시키지 않거나 제2 부분 또는 제2 기판을 손상시키지 않고 수행한다. 많은 경우에, 상기 분리 과정은 단순히 제1 기판(10)의 제1 및 제2 부분(14, 15)을 서로 멀리 이동시키는 과정(예를 들어, 도 1d에 나타낸 제2 부분(14)을 위로 리프팅하는 단계)을 포함하는데, 왜냐면, 냉각 동안, 이들 부분이 완전하게 서로 자유롭게 되기 때문이다. 어떤 경우, 약간의 필링(peeling) 작용, 부드러운 물체로부터 가정용 플라스틱 랩을 제거하기 위해 사용되는 것과 같은 작용을 냉각단계 말단에 사용하여서 두 부분을 분리시키나, 제1 및 제2 기판의 차등 수축 및 분리구역의 약화 때문에 필요하지는 않다.
도 1d에 나타낸 바와 같이, 상기 분리 과정은 통상적으로 제1 기판의 제1 부분과 연결되어 마무리된 분리 구역(13)의 일부 및 제2 부분와 연결되어 마무리된 부분을 야기한다(도 1D의 13a 및 13b참조). 프로세싱 조건 및 최종 용도에 따라서, 상기 분리과정에 의해 생성된 제1 및 제2 부분의 외면, 즉, 박리면은 사용가능하고 또는 후속 공정, 예를 들어, 사용전 연마, 엣칭. 도핑등이 필요할 수 있다. 예를 들어, 전체 공정을 다시 반복하면서 제1 기판을 재사용하기 전에, 상기 제1 부분(14)의 박리면을 통상적인 접촉 연마를 수행하여서 새로운 제2 기판과 결합할 수 있도록 충분하게 부드러운 층을 제공한다. 이러한 연마 또는 다른 표면 처리는 또한 박막 트랜지스터 또는 다른 전자 디바이스제조에 사용하기 전에 제1 부분(15)의 박리 면을 위해서 적절하다.
비록 일반적으로 바람직하지는 않더라도, (C) 단계에 (D) 단계를 통합시킬 수 있는데, 예를 들어, 상기 기판을 상승 온도, 전기장 및 압력에 계속 유지시키면서, 부분적으로 제1 및 제2 기판을 냉각시키고 이후 분리 힘을 가하고, 예를 들어, 제1 및 제2 기판 서로에 대해서 트위스트시킨다. 예를 들어서, 이러한 분리 단계는 (C) 단계를 통해서 부분으로 시작될 수 있다. 산업적인 세팅에서, 이렇게 (C) 단계와 (D) 단계의 통합은 전체 공정을 단축시켜서 바람직한데, 특히 기판의 특정 세트 및 작동 조건을 위해서, 기판간의 결합은 (C) 단계가 추가된 공정이 계속되어서 바람직한 두께의 고갈 구역으로 발전되는 동안 제1 및 제2 부분의 분리를 위해 충분히 강하게 된다.
상술한 바와 같이, 제1 및 제2 부분이 분리되면, 최종 SOI 구조물, 즉, 제2 부분 및 제2 부분이 부착된 제2 기판은 구조물의 용도에 적절하게 후속 프로세싱을 거치게된다. 구체적으로, 표면(13b)은, 예를 들어, 분리 공정으로 야기된 모든 거칠기 또는 다른 불완전함을 제거하기 위해 처리된다. 유사하게, 제1 기판의 제1 부분(14)은 예를 들어 새로운(약간 두꺼운) 제1 기판으로 후속 사용되도록 처리된다.
도 3 및 4는 제1 및 제2 기판의 층분리(delamination)(de-bonding)가 고려되면 사용할 수 있는 제1 기판의 변형을 나타낸다. 구체적으로, 층분리는 반도체 물질 및 산화 또는 산화 유리-세라믹의 열팽창계수의 차이가 크면 발생할 수 있다. 또한 큰 표면을 갖는 SOI 구조물을 제조할 때 발생할 수 있다.
도 3 및 4에 나타낸 바와 같이, 이러한 문제를 해결하기 위해서, 리세스(18)를 결합면(11)에서 바람직하게 제2 부분(15)의 깊이보다 큰 길이로 제1 기판으로 확장된 제1 기판에 형성시킨다. 이렇게 형성된 리세스는 서로 비교적 독립적으로 팽창 및 수축하는 영역(19)을 분리한다. 이렇게, 높은 스트레스는 이들 기판이 결합 후, (C) 단계의 작동온도로부터 냉각되면서, 예를 들어, 이하 실시예에서 사용된 CORNING INCORPORATED GLASS COMPOSITION NOS. 7070 및 7740과 같은 유리의 경우 450℃에서 상온으로 냉각되면서 제1 및 제2 기판의 CTE 차이 때문에 발전하지는 않는다.
많은 분야에 있어서, 제1 기판은 실리콘계 반도체 물질이고 제2 기판은 알칼리-함유 유리이다. 이러한 경우, 본 발명의 공정은 다음과 같이 실시된다.
우선, 비교적 실리콘와 잘 맞는 팽창율을 갖는 소량의 알칼리 금속이온을 함유하는 유리를 선택한다. 산화물 층이 없거나 또는 얇은 산화물층(상기 참조)을 갖는 실리콘 웨이퍼에 수소 이온을 주입하여 표면밑(subsurface)에 결점(flaws)을 생성시킨다. 상기의 주입 웨이퍼를 사이에 스페이서를 놓고 유리 웨이퍼면 옆에 주입된 표면과 함께 놓는다.
상기 두 웨이퍼를 이후 챔버에 놓는다. 상기 웨이퍼 어셈블리를 다른 온도 구배하에서 가열시키는데, 실리콘 웨이퍼보다 높은 온도로 상기 유리 웨이퍼를 가열시킨다. 상기 웨이퍼간의 온도 차이는 적어도 10℃이나, 100 내지 150℃로 높을 수있다. 상기 온도 차이는 실리콘과 일치하는 CTE를 갖는 유리에는 결정적인데 온도 스트레스에 기인하여 Si 웨이퍼로부터 Si 필름의 분리를 보장하기 때문이다. 온도 구배의 적용없이, 상기 Si 층 분리는 SOI 구조물을 손상시키지 않고 수행될 수 없다. 웨이퍼사이의 온도 차이가 안정화되면, 스페이서를 제거하고 물리적 압력을 두-웨이퍼 어셈블리에 적용한다. 상기 바람직한 압력 범위는 1 내지 50psi이다. 높은 압력의 적용, 예를 들어, 100psi보다 높은 압력을 적용하는 것은 통상적으로 유리 웨이퍼의 파손을 야기한다.
양전극에서 Si 웨이퍼를 갖는 웨이퍼 어셈블리 및 음극의 유리 웨이퍼를 가로질러서 전압이 적용된다. 전위차(potential difference)가 있으면 알칼리 금속 이온이 Si/유리 경계면에서 유리 웨이퍼로 이동하게 된다. 이는 두 가지 기능을 하는데- 알칼 리가 없는 경계면이 형성되고 유리가 매우 반응성이 있게 되어서 저온 열처리와 함께 Si 웨이퍼에 강하게 결합한다.
상기 어셈블 리가 일정 시간(예를 들어, 약 1시간)동안 이러한 조건하에 유지된 후, 전압을 제거하고 웨이퍼 어셈블리를 상온으로 냉각시킨다. 상기 Si 웨이퍼 및 유리 웨이퍼를 이후 분리하며, 이는 이들이 완전하게 자유롭지않다면 필링 단계가 포함되어서 Si 박막 필름을 갖는 유리 웨이퍼, 즉, 바람직한 유리 SOI 웨이퍼를 얻을 수 있다.
상술한 바와 같이, 본 발명에 있어서, 다수의 SOI 구조물을 단일 제2 층상에 형성시킬 수 있다. 도 11은 이러한 제1 층/단일 제2 층 어셈블리(50)와 같은 구조를 나타내는데, 여기서 A1, A2, ...A6는 제1 층 형태를 나타내고 51은 밀접하게 간격을 유지한 제1 층간의 선택적인 갭이다. 상술한 바와 같이, 제1 층과 연결된 제2 층(20)의 일부를 무정형 및/또는 다결정성 반도체 물질용 지지체등과 같은 다양한 목적으로 사용할 수 있다.
도 12는 다수의 제1 층/단일 제2 층 어셈블리를 제조하는 본 발명의 공정을 나타낸다. 도면의 왼쪽부분에서 보는 바와 같이, 바람직한 형태 및 크기의 주입된 반도체 조각(10), 예를 들어, 수소-주입된 실리콘 조각을 초기 어셈블리 단계에서 유리 또는 유리-세라믹 기판(20)상에 어셈블리한다(본 발명에서는 제2 기판(20)의 전부보다는 단질 일부를 덮는 제1 기판(10)이 경우를 포함하여 "틸링(tiling)"이라함). 다수 반도체(예를 들어, 실리콘) 기판 및 단일 유리 또는 유리-세라믹 기판의 의 최종 어셈블리는 열 및 전위처리가 되어 상기 반도체와 유리 또는 유리 세라믹이 결합된다(도 12의 중간부분 참조). 모든 반도체 조각이 유리 또는 유리 세라믹에 결합되나 각 조각간에 연속적인 전기 접촉이 없을 수있다. 결합 사이클의 완결되면, 부착된 반도체 필름을 갖는 반도체 조각 및 유리 또는 유리 세라믹이 분리되어 바람직한 SOI 구조물이 제조된다(도 12의 오른쪽 부분참조; 도 12의 이 부분은 반도체 필름사이의 채워진 갭을 나타낸다(하기 참조)).
틸링 공정을 사용하는 장점은 크기의 제한없이 실질적으로 단일 결정성 반도체 필름을 큰 유리 또는 유리 세라믹 기판에 제공하는 능력을 포함한다. 디스플레이 분야에서, 필요한 유리 기판이 크기는 종종 반도체 웨이퍼의 300㎜보다 크다. 유사하게, 광전지분야도 큰 면적의 SOI 구조물을 요구한다.
틸링은 또한 실질적으로 단일 결정성 반도체 물질이 유리 또는 유리 세라믹 기판상의 바람직한 위치에 놓이게 한다. 이러한 능력은 반도체 필름의 고성능을 가능하게 하는 데, 예를 들어, 드라이버 및 메모리 회로가 위치하는 큰 기판 면적의 실리콘 필름의 고성능이 가능하여 반도체 필름으로 전체 기판을 덮지 않고, 따라서 가격이 절감된다.
다수의 반도체 기판을 단일 유리 또는 유리-세라믹 기판상에 틸트하면, 최종 SOI구조물의 반도체 필름 사이의 거리는 초기 어셈블리 동안 반도체 기판의 접근성(proximity)에 좌우된다. 상기 접근성은 서로 매우 밀접하게 맞도록 반도체 조각을 정교하게 기계 가공하여 조절할 수 있다. 도 13a는 반도체 웨이퍼의 엣지를 기계 가공하여 근접한 조각 사이의 갭을 최소화하는 한 방법을 나타낸다.
도 13b는 하나 이하의 반도체 웨이퍼(10)의 조각들을 바람직한 패턴으로 어셈블리하고 지지구조물로 작용하는 전도 기판(41)에 결합시키는 틸링 작업을 수행하는 다른 방법을 나타낸다. 상기 결합은 솔더링, 브레이징, 또는 내화전도 접착체를 사용하여 수행된다. 상기 지지구조물은 공정 온도를 견딜 수 있는 금속 호일 또는 다른 전도 기판일 수 있다. 전도 기판상의 반도체 조각은 이후, 예를 들어, 수소 이온등이 주입되고 유리 또는 유리 세라믹에의 결합이 상술한 바와 같이 수행된다. 반도체 조각 몸체로부터 반도체 필름을 분리한 후, 상기 전도 기판상의 반도체 조각의 노출된 박리 층을 연마하여서 표면 거질기를 제거하고, 다시 주입하고, 다른 유리 또는 유리 세라믹으로 결합 공정을 반복한다. 이렇게, 상기 반도체 조각은 SOI 구조물을 생산할 때마다 재어셈블리될 필요가 없다. 전도 지지체를 사용하는 틸링은 구체적으로 큰 면적의 SOI 구조물을 생산할 때 유용하다.
필요에 따라서, 반도체 조각사이의 작은 갭은 CVD 또는 다른 증착 공정을 사용하여 전도 기판상에 조각을 어셈블리한 후 반도체 물질로 채울 수 있다. 도 14는 최종 어셈블리를 보여주는데, 여기서 채워진 갭는 인용번호(52)로 나타내었다. 모든 갭을 채우는 것은 반도체 기판에서 모든 비전도 영역을 제거하는 것이다. 갭을 채운 후, 이온 주입, 결합, 및 분리 단계가 수행되어 무정형 반도체, 예를 들어, 무정형 실리콘으로 채워진 갭으로 분리된 두개 이상의 실질적으로 단일 결정성 반도체 영역을 갖는 연속적인 SOI 구조물을 얻는다. 도 12의 오른쪽 부분은 결합전에 갭을 채워서 얻은 연속적인 SOI 구조물을 나타낸다. 만약 증착 공정이 충분히 고온에서 수행되면, 무정형 반도체 물질은 결정화되어 어떠한 갭도 없이 유리 또는 유리 세라믹 기판상에 실질적으로 단일 결정성 반도체 필름을 만들 수 있다. 다시 말해서, 이러한 본 발명의 측면은 특히 큰 면적의 SOI 구조물을 제조할 때 유용하다.
이하, 실시예를 통해 본 발명을 좀 더 구체적으로 설명하나, 이에 본 발명의 범주를 한정하고자 하는 것이 아니다.
실시예 5 내지 8 및 13에 있어서, ToF-SIMS(time-of-flight secondary ion mass spectrometry)를 사용하여 구성요서의 깊이 프로파일을 나타내었다. 당 분야에서 알려진 바와 같이, ToF-SIMS는 표면의 최외 원자층으로부터 원자의 소수를 제거하기 위해 이온 빔을 사용하는 표면 분석기술이다.
대략적으로, 1차 이온의 짧은 펄스를 표면에 때리고, 스퍼터링 공정에서 생성된 2차 이온을 샘플 표면으로부터 추출하고 time-of-flight mass spectrometer로 보낸다. 이러한 2차 이온은 그들의 속도에 따라 시간에 따라 분산된다(질량/전하(charge) 비율 m/z에 비례함). 다른 질량의 이온의 분리 팩킷(packets)을 플라이트 튜브의 말단에서 시간에 따라 탐지한다. ToF-SIMS는 큰 질량 범위에서 이온을 탐지할 수 있고 0.15마이크론보다 우수한 공간 해상력으로 이들 2차 이온의 측면 분포 이미지를 만든다. 1차 빔의 펄스 작업은 절연 표면이 낮은 에너지 전자 빔을 사용하는 펄스사이에서 완전하게 중성화되게한다.
본 발명에 따라 제조된 SOI 구조물을 분석하기 위해 ToF-SIMS를 사용하는 이유는 이러한 분석법이 절연체 표면에서 어떠한 전하 축적(build-up)없이 수행할 수 있기 때문이다. 이중 빔 전략으로 2 이온 빔을 사용하는데, 하나는 간헐적인 스퍼터링을 위한것이고 다른 하나는 새롭게 생성된 표면 분석용이다. 상기 분석을 Physical Electronics, Inc., Eden Prairie, MN에서 제조한 TRIFT II 기구를 사용하여 수행하였다. 분석용 펄스 Ga 빔과 일치시키기 위해 저 에너지 Cs 빔을 스퍼터링에 사용하였다. 작은 조각 샘플을 잘라서 ToF-SIMS 샘플 홀더에 맞추었다(~1㎠). 5kV 133Cs+ 빔을 분석용 15kV, 600pA 69Ga+ 빔과 결합하여 스퍼터링에 사용하였다. 상기 Cs 빔은 샘플의 500□m×500□m 면적에 걸쳐 래스터(raster)되었고; Ga 빔은 Cs-스퍼터링된 영역의 중심에서 50□m×50□m 윈도우를 분석하였다.
실시예 5 내지 8 및 13의 각각에 있어서, 두 타입의 플롯(plots)이 존재하는데: 하나는 SIMS 시그날 강도의 변화량을 나타내고 다른 하나는 원자%인 이들 강도의 대략적인 정량을 나타낸다. 베이스 유리의 공칭(norminal) 조성물을 "상대 감도 인자(relative sensitivity factor)" 방법에 따라서 내부 표준으로 사용하였다. 프로파일의 말단을 향하는 이온 시그날을 벌크 유리에 일치시키면서 얻었다. 이온 강도의 비율(X+/Si+)을 사용하였고, X는 유리 성분이고 Si는 메트릭스 원소이다. Cs 빔의 스퍼터링 속도는 실험 종결시 클래터(crater) 깊이를 측정하여 정하였다. 이러한 측정법은 스퍼터가 분석 깊이에 걸쳐 균일하며, 각 층의 두께가 어느 정도 다를 수 있음을 가정한다. 따라서, 도 5b 내지 도 8b에 나타낸 바에 따르면, 깊이 뿐만 아니라 원자 퍼센트값도 단지 대략적인 값이다. 비록 도 10c에 정확하게 표시하지 않았으나, 이들 도면의 깊이 및 원자 퍼센트 값은 대략적이 값이다.
실시예5 내지 8 및 13의 각 프로파일은 다음의 일반적인 층 서열을 특징으로 한다.
(1) Si 표면상의 천연 산화물
(2) 실리콘 필름
(3) 경계 실리카 필름(하이브리드 영역)
(4) 알칼리-고갈 영역(또는 실시예 13의 경우 알칼리-토 고갈 영역)
(5) 알칼리 파일-업(또는 실시예 13의 경우 알칼리-토 파일-업 영역)
(6) 베이스 유리.
이러한 SIMS 깊이 프로파일에서, Si 필름보다 실리카 및 유리 영역같은 산화물로부터 보다 높은 원자(elemental) Si+ 시그날이 관찰된다. 이러한 SIMS 시그날의 강화는 산소 존재에 의한 것이고 또한 SIMS 정량법에서 "메트릭스 효과"로 잘 알려진 것이다. 이러한 효과는 원자 실리콘 필름이 100at% Si인 반면 산화물은 단지 33at% Sidlrl 때문에 직관에 반하는 것이다. 산화물의 SIMS 시그날은 크기 순 이상으로 상당히 크다. 표면에서 산소의 존재는 작업기능을 증가시키고 전자에 의한 이온의 중성화 가능성을 감소시킨다. 본 발명에서는 이러한 효과를 실리콘 산화물, 예를 들어, SiO2로부터 Si를 선을 그리기(delineate) 위해 사용하였다.
도 5b 내지 도 8b에 나타낸 그래프에서, Si 분포는 메트릭스 원소를 포함하지 않고 정량하지않았다. 따라서, 강도 그래프, 즉 도 5a 내지 도 8a는 분석 깊이에 걸쳐서 다양한 농도에 대한 보다 나은 선을 보여준다. 알칼리 고갈은 강도 분포도에 반영하는 바와 같이 이들 영역으로부터 보다 높은 B+, Al+, 및 Si+ 시그날이 보인다. 그러나, 이러한 알칼리-고갈 영역에 있어서, B, Al, 및 Si 농도사에 알칼리 원소의 손실을 바로잡기위한 어떠한 시도도 없다. 알칼리-토 금속 이온의 고갈 영역에 대해서도 마찬가지이다. 각 경계면은 스퍼터-유도 손상 때문에 약간 넓어졌다.
실시예1
0.525㎜두께를 갖는 4-인치 직경의 인-도핑된 실리콘 웨이퍼(이하, "실리콘 웨이퍼"라 함)에 상업적으로 이용가능한, 사온, 이온 주입법을 사용하여 6×1016이온/㎠의 농도로 69KeV에서 수소 이온을 주입하였다. 상기 인-도핑된 실리콘은 24×107/℃의 0℃ CTE를 갖고 38×107/℃의 300℃ CTE를 갖는다. 상기 웨이퍼는 SiliconSense Inc., Nashua, NH로부터 구입하였으며, 제조사에 의해 기재된바와 같이 1 내지 10 ohm·㎝의 저항력을 갖는다. 불소-도핑된 실리콘 웨이퍼를 인-도핑된 웨이퍼에 동등한 결과로 다양한 실시예에서 사용하였다.
1㎜ 두께의 4-인치 직경의 유리 웨이퍼를 세제에 세척하고, 증류수에서 린스하였으며, 1시간 동안 10% 질산(nitric acid)에 함침(soaked)시킨후, 마지막으로 증류수에 다시 린스하였다. 이후, 깨끗한 룸 후드에 놓고 건조시켰다.
CORNING INCORPORATED GLASS COMPOSITION NO. 7070으로 유리 웨이퍼를 제조하였다. 중량% 기준으로, 상기 유리는 72wt.% SiO2, 27wt% B2O3, 1.5wt% Li2O 및 0.5wt.% K2O를 포함한다. 또한 32×107/℃의 0-300℃ CTE 및 250℃에서 1011.2Ω-㎝ 및 350℃에서 109.1Ω-㎝의 저항력을 갖는다.
상기 유리 웨이퍼를 유리의 상층면에 위치한 스페이서와 함께 SUSS MICROTEC bonder(Model SB6)의 "네거티브(negative)" 지지체에 연결된 쳐크(chuck)상에 후속 고정시키기 위해서 픽스쳐(fixture)에 놓았다. 상기 스페이서는 브라스(brass)이고 약 0.1㎜의 두께를 갖는다. 상기 실리콘 웨이퍼를 유리쪽으로 수소-처리된 면을 갖는 스페이서의 상층에 놓았다. 상기 픽스쳐의 클램프(clamps)를 이후 두 웨이퍼에 채웠다.
상기 픽스쳐를 이후 본더(bonder)에 높고, 10-3밀리바 아래로 진공처리하였고, 상기 웨이퍼를 450℃로 가열하였다. 상기 웨이퍼들이 바람직한 온도에 도달하면, 상기 스페이서 및 클램프를 제거하고 램(ram) 압력(10psi)을 본더의 플런저(plunger)를 통해서 가였다. 이후, 상기 플런저를 통해서 웨이퍼에 전압을 주었다. 구체적으로, 상기 Si 웨이퍼의 상층과 유리 웨이퍼의 하층간 전위차는 100볼트였다. (V1-V2)/D는 따라서 6.55KV/㎝였다.
상기 웨이퍼를 1시간 동안 이러한 조건하에 유지시켰다. 최종적으로, 온도, 압력 및 전압을 모두 끄고 샘플을 2 내지 3시간 동안 냉각시켰다.
상기 Si 및 유리 에이퍼가 강하게 결합되었다. 그러나, 상기 실리콘 웨이퍼의 나머지로부터 얇은 Si 필름을 갖는 유리 웨이퍼를 바람직하게 분리하는 것은 두 웨이퍼가 분리과정동안 갈라지기 때문에 얻을 수 없었다.
상기 실험을 동일한 결과로 여려번 반복하였다. 상기 유리 및 실리콘 웨이퍼는 서로 강하게 결합하였으나 웨이퍼들을 분리하고자 하는 모든 시도는 두 웨이퍼에 모두 균열을 야기하였다. 냉각 기간을 다양하게 시도하였으나, 실패하였다.
실시예 2
2 웨이퍼, 유리 및 실리콘을 각각 450℃ 및 400℃의 온도로 유지시킨 것을 제외하고는 실시예1과 동일하게 수행하였다. 냉각후 실리콘 웨이퍼로부터 박막 실리콘을 분리하기 위해서 열 차이를 통해 생성된 열 스트레스를 이용하여 수행되었다. 차등 가열은 본더의 힘-적용 플런저의 온도를 선택하여 이루어졌다. 상기 450℃ 및 400℃의 온도는 플런저의 온도를 나타내고 따라서 유리 웨이퍼이 하부 및 실리콘 웨이퍼의 상층면에서이 각각 온도를 나타내며, 즉, 도 1c의 표면(22 및 12)의 온도이다.
이 경우, 0.4마이크론의 실리콘 층을 갖는 유리 웨이퍼(SOI 구성) 및 상기 Si 웨이퍼의 잔여부분을 쉽게 분리하였고, 따라서 SOI 유리 웨이퍼를 성공적으로 얻었다. 이 결과는 열 차등에 의해 생성된 열 스트레스가 유리계 SOI 구조물을 만드는데 필요함을 의미한다. 구체적으로, 열 차등에 의한 냉각을 통해 생성된 열 스트레스는 실리콘의 CTE와 일치하는 CTE를 갖는 유리 웨이퍼에 필요하다.
실시예 2를 통해 형성된 SOI 구조물은 전자, 디스플레이 및 태양전지 분야에서 사용하기 적합한다.
실시예 3
Si 웨이퍼를 서로 분리된 원형 아일랜드의 패턴으로 먼저 엣칭하였다. 상기 아일랜드는 약 150마이크론 직경이다. 상기 패턴된 웨이퍼를 이온 주입하고 실시예 2의 공정을 사용하여 상기 유리 웨이퍼상에 약 0.4마이크론 두께인 Si층을 이동시켰다. Si 층과 유리 웨이퍼상에 우수한 결합을 갖는 SOI 구조물을 만들었다.
상기 아일랜드법은 유리와 Si간의 열팽창이 맞지 않아 층분리 또는 SOI 구조물에 다른 손상이 일어나는 큰 웨이퍼를 만들때 특히 가치있을 것으로 기대된다.
상기 실리콘 웨이퍼에 엣칭되거나 형성된 패턴은 실리콘의 고립된(isolated) 아일랜드(island)를 제조하는 모든 형태의 패턴일 수 있다. 아일랜드간의 크기 및 거리는 필요에 따라 조절된다. 필요하다면, 실리콘의 얇은 층이 표준법을 통해 증착되어 아일랜드 모두 또는 일부 사이가 연결될 수 있다. 이러한 방법은 다른 타입의 반도체에도 사용될 수 있다.
실시예 4
웨이퍼를 가로질러서 전압을 적용하지 않은 것을 제외하고는 실시예 1과 동일하게 수행하였다. 이 경우, 두 웨이퍼는 전여 결합되지 않았는데 에이퍼를 가로질러 전압을 주는 것이 필수적인 부분임을 의미한다.
실시예 5
실시예 2에 따라 제조된 SOI 구조물을 상술한 ToF-SIMS 분석하였다. 그 결과는 도 5에 나타내었는데, 도 5는 깊이에 따른 SIMS 시그날 강도를 나타낸 그래프이고 도 5b는 원자 퍼센트로 변환된 동일한 결과를 나타낸다.
하이브리드 영역(16)뿐만 아니라 고갈 영역(23)을 K+ 파일-업 영역(25)과 함께 도5에 표시하였다. 약 4 마이크론의 깊이에서 시작하는, 곡선의 모든 부분은 벌크 유리 값으로 돌아왔다.
실시예 6
실시예 2에서 제조된 SOI 구조물을 진공(10-3밀리바)상태하에서 1시간 동안 500℃로 유지하였다. ToF-SIMS 분석을 이후 수행하였다. 그 결과는 도 6에 나타내었다.
도 5와 비교하면 Si, B, K 및 Li 곡선뿐만 아니라 고갈 및 하이브리드 영역이 재가열에 의해 실질적으로 변하지 않았다. 이는 본 발명의 SOI 구조물이 후속 공정 및 최종 사용동안 안정함을 나타내기 때문에 중요한 결과이다.
실시예 7
실시예 2의 실험을 CORNING INCORPORATED GLASS COMPOSITION NO. 7740 으로 제조된 유리 웨이퍼를 사용하여 반복하였다. 중량%로, 상기 유리는 81.3wt.% SiO2, 12.6wt% B2O3, 2.19wt% Al2O3 및 4.2wt.% Na2O를 포함하며 소량의 Fe2O3 및 K2O를 포함한다. 또한 32.6×107/℃의 0-300℃ CTE 및 250℃에서 108.5Ω-㎝ 및 350℃에서 106.6Ω-㎝의 저항력을 갖는다.
온도, 압력, 및 전압을 포함하는 공정 조건이 실시예 2와 동일하며 동일한 웨이퍼 치수를 사용하였다.
실시예 5처럼 ToF-SIMS 분석을 수행하였고 결과를 도 7에 나타내었다. 고갈 영역, 하이브리드 영역(도 7a에서 "실리카" 및 도 7b에서 "경계 실리카 층"으로 나타냄), 및 파일-업 영역을 도면에 나타내었다.
실시예 8
실시예7에 따라 제조된 SOI 구조물을 진공(10-3밀리바)상태하에서 1시간 동안 500℃로 유지하였다. ToF-SIMS 분석을 이후 수행하였다. 그 결과는 도 8에 나타내었고, 도 7과 동일한 명칭을 사용하였다.
도 7과 비교하면 각 농도 곡선뿐만 아니라 고갈, 하이브리드, 및 파일-업 영역이 실질적으로 재가열에 의해 변하지 않았다.
실시예 9
실시예 2에 따라 제조된 SOI 구조물의 반도체 층에 대해서 수렴 빔 전자 분포능(convergent beam electron distribution)(edf)을 얻었다. 도 9에 그 결과를 나타내었다. 도면에 나타낸바와 같이, Si의 단일 결정층이 질은 매우 우수하였다.
실시예 10
전압 또는 온도 차등을 사용하지 않고 열 결합을 통해서 유리 및 유리-세라믹 웨이퍼상의 단일 결정성 실리콘 필름을 얻을 수 있는 가능성을 평가하였다.
유리 또는 유리-세라믹 웨이퍼에 실리콘 웨이퍼를 결합시키는데 중요한 요점은 유리 또는 유리-세라믹으로부터 이동 이온으로 실리콘이 오염되는 문제이다. 예를 들어, 디스플레이 산업에서, 전자 디바이스에 필요한 실리콘 필름은 유리의 이온이 실리콘 필름으로 이동하는 것을 방지하기 위해서 실리콘 및 실리콘 나이트라이드 장벽층으로 기판을 코팅한 후에 유리 기판상에 증착된다.
유리 또는 유리-세라믹 웨이퍼에 실리콘의 직접 열 결합하는 것은 이온이 실리콘으로 이동하게 하며 실리콘 성능에 약영향을 주므로 바람직하지 않다. 이러한 문제에도 불구하고 이러한 결합 공정이 가능한가를 평가하기 위한 실험을 수행하였다.
본 실시예에서 사용된 유리 및 유리 세라믹은 그들의 조성에 따라서 다른 스트레인 점 온도를 갖는다. 디스플레이에서 사용되는 유리를 용인할 수 없는 치수 변화를 피하기 위해 그들의 스트레인 점 아래서 프로세싱하였다. 열 결합 실험은 따라서 평가된 특정 조성물의 스트레인 점으로 한정하였다. 이하 실시예를 통해 수행된 실험을 설명한다.
실시예 10A
알칼리-보로실리케이트 유리인 CORNING INCORPORATED GLASS COMPOSITION NO. 7070으로 유리 웨이퍼를 제조하였다. 상기 유리의 스트레인 점은 450℃이다.
1㎜ 두께인 100㎜ 직경 유리 웨이퍼를 0.1㎚ rms 의 표면 거칠기로 연마하엿다. 100마이크론 두께의 실리콘 웨이퍼를 상온에서 7×1016이온/㎠의 용량 및 100KeV의 주입 에너지로 수소이온 주입하였다. 두 웨이퍼를 유리 세척하는 표준방법, 즉 세제 세척, 증류수 린스, 질산 처리 및 최종 증류수 린스 및 상온에서 접촉시키는 방법으로 세척하였다.
상기 웨이퍼 어셈블리를 백금 플레이트사이에 높고 이후 450℃에서 열처리하고 1시간 동안 상기 온도에서 유지시켰다. 상기 시간 종결시, 로(furnace)를 냉각시키고 상기 플레이트를 제거하였다. 낮은 강도의 마찰 결합외 유리 및 실리콘 웨이퍼사이에 결합이 관찰되지 않았다. 상기 웨이퍼는 이들의 경계면에 레이저 블레이드(razor blade)를 삽입하여 쉽게 분리시킬 수 있다. 유리상에 어떠한 실리콘 필름도 없었다. 525℃에서 동일하게 수행하여 동일한 결과를 얻었는데, 즉, 유리 웨이퍼 상에 어떠한 실리콘 층도 없었다.
실시예 10B
알루미노-보로실리케이트 유리인 CORNING INCORPORATED GLASS COMPOSITION NO. 7740로 웨이퍼를 제조한 것을 제외하고는 실시예10A와 동일하게 수행하였다. 7740의 스트레인점은 540℃이고 따라서 결합 실험은 540℃에서 수행하였다.
결과는 실시예10A와 동일하며, 실리콘 필름의 유리로의 이동이 일어나지 않았다.
실시예 10C
알칼리-토 알루미노-보로실리케이트 조성물인, 디스플레이 산업에서 사용되는 CORNING INCORPORATED GLASS COMPOSITION NO. 1737를 사용하여 실시예10A를 반복하였다. 상기 유리의 스트레인 점은 660℃이고 따라서 실험은 660℃에서 수행하였다. 이 경우도 유리 웨이퍼에 실리콘 필름 이동이 관찰되지 않았다. 표면의 수소 농도를 감소시키기 위해서 실리콘 웨이퍼의 표면을 전처리하여 상기 실험을 반복하였다(실시예 11 참조). 역시 실리콘 필름 이동이 관찰되지 않았다.
실시예 10D
알칼리 및 알칼리-토 알루미노실리케이트 조성물을 갖는 유리-세라믹 웨이퍼를 사용하여 실시예 10A를 반복하였다. 상기 물질은 810℃의 스트레인 점을 갖고 따라서 810℃에서 실험을 수행하였다. 역시 유리-세라믹으로 실리콘 필름 이동이 관찰되지 않았다. 표면의 수소 농도를 감소시키기 위해서 실리콘 에이퍼를 전처리(실시예 11)하였으나 상기 결과와 동일하였다.l
실시예 11E
수소 이온 주입 전에 성장시킨 약 0.2마이크론두께를 갖는 산화물 층을 갖는 실리콘 웨이퍼를 사용하여 실시예11A 내지 10D를 반복하였다. 실시예 10A 내지 10D와 마찬가지로, 이 경우도 유리 또는 유리-세라믹으로 실리콘 필름 이동이 관찰되지 않았다.
이들 실험을 바탕으로, 수소 이온이 주입된 실리콘 웨이퍼의 실리콘 필름이 유리 또는 유리-세라믹 웨이퍼와 열 결합하는 것은 유리 또는 유리-세라믹의 스트레인점까지의 결합 온도에서는 일어나지 않는다는 결론을 얻었다. 보다 높은 결합 온도를 인정할 수 없는데 왜냐면 유리 또는 유리 세라믹의 변형, 예를 들어 물질의 새깅(sagging) 및/또는 뭉침(compaction)이 일어나기 때문이다. 게다가, 상술한 바와 같이, 이러한 이동이 상당히 높은 온도에서 일어난다면, 실리콘 필름의 이온 오염 문제가 해결되지 않는다.
실시예 11
유리 또는 유리-세라믹에 결합된 반도체 웨이퍼의 표면에서 감소된 수소 농도값을 확인하였다.
실시예 11A
100㎜ 직경 및 100마이크론 두께의 실리콘 웨이퍼에 8×1016이온/㎠의 용량 및 100KeV의 주입 에너지로 수소 이온을 주입하였다. 상기 웨이퍼상에서 측정한 접촉각은 매우 소수성인 표면을 나타내는 70도였다.
CORNING INCORPORATED GLASS COMPOSITION NO. 1737로 구성된 유리 웨이퍼를 초음파 배쓰에서 15분간 FISHER SCIENTIFIC CONTRAD 79 세제로 세척하고 상기 초음파 배쓰에서 15분간 증류수로 세척하였다. 이후, 상기 웨이퍼를 10% 질산에 세척하고 다른 증류수로 세척하였다. 상기 실리콘 웨이퍼는 웨이퍼 표면의 오염을 피하기 위해서 세제로 세척하지 않았다. 상기 두 웨이퍼를 깨끗한 방에서 증류수를 사용하여 스핀 워셔 드라이어로 최종 세척하였다.
상기 두 웨이퍼를 이후 실시예 2의 공정 단계 및 SUSS MICROTEC 본더를 사용하여 프로세싱하였다. 다음으로, 상기 유리 웨이퍼를 본더의 네거티브 플런저에 놓았고 실리콘 웨이퍼는 포지티프 플런저에 높았으며 상기 유리 웨이퍼와 스페이서로 떨어져 유지시켰다. 상기 두 웨이퍼를 525℃(실리콘 웨이퍼) 및 575℃(유리 웨이퍼)에서 가열시키고 접촉시켰다.
구체적으로 1750 볼트의 전위를 수분간 포지티브 플런저의 이동가능한 중심부를 사용하여 실리콘 웨이퍼의 중심에 적용시키고 이후 제거하였다. 상기 스페이서를 제거하고 웨이퍼 표면을 가로질러서 1750 볼트의 전위를 가하였다. 상기 전압을 전압이 0이 되는 종결시 20분간 주었고 상기 웨이퍼를 상온으로 냉각시켰다. 실시예 2와 같이, 결합은 진공 상태에서 수행하였다.
결합 공정의 종결시, 상기 웨이퍼를 쉽게 분리할 수 있었다. 그러나, 유리 기판으로 Si 필름의 일부분만이 이동하였다. 구체적으로, 단지 10%의 유리만이 Si 필름으로 덮혔고, 덮힌 부분에서도, Si 필름이 매우 불균일하였다. 따라서 상기 공정은 바람직하게 우수한 품질의 Si 필름을 제공하지 않았다.
실시예 11B
실리콘 웨이퍼를 다음과 같이 처리한 것을 제외하고는 실시예 11A와 동일하게 수행하였다.
우선, 실리쿤 웨이퍼를 찬 암모니아 : 과산화 수소 : 물 비율이 1 : 2 : 7인 용액에 놓았다. 이후 상기 용액을 점차적으로 70℃로 가열하였다. 상기 웨이퍼를 상기 용액에 15분간 상기 온도로 유지시킨 후, 상기 용액을 냉각시키고 웨이퍼를 증류수가 있는 초음파 배쓰에서 2.5분간 세척하였다. 이 시점에서 웨이퍼는 10도의 접촉각을 갖는 높은 친수성을 나타내었다. 상기 실리콘 웨이퍼를 이후 염산: 과산화 수소 : 물의 비율이 1 : 2 : 8인 용액에서 상기 암모니아 용액에서와 동일한 방식으로 세척하였다. 상기 처리된 실리콘 웨이퍼를 이후 증류수로 세척하였다.
상기 실리콘 웨이퍼를 실시예 11A에서처럼 세척된 1737 유리 웨이퍼에 결합시켰다. 실시예 11A에서와 동일한 공정 사이클을 사용하였다. 결합 사이클이후, 상기 유리 웨이퍼는 전체 표면에 걸쳐 부착된 우수하고, 균일한 Si 필름을 가졌다.
주입 후 실리콘 웨이퍼의 표면 처리가 알칼리-토 금속 이온을 함유하는 유리 조성물에 Si 층을 이동시키는데 필요함을 알 수 있다.
실시예 11C
웨이퍼를 암모니아와 과산화수소 용액으로 세척하였으나 실시예 11B에서 사용산 산 용액은 사용하지 않았다.
실리콘 웨이퍼를 다음과 같이 처리한 것을 제외하고는 실시예 11A와 동일하게 수행하였다.
우선, 실리콘 웨이퍼를 암모니아 : 과산화수소: 물이 1 : 2 : 7비율인 찬 용액에 놓고 상기 용액을 70℃로 점차 가열하였다. 상기 온도에서 15분간 웨이퍼를 용액에 유지시킨 후 상기 용액을 냉각시키고 웨이퍼를 2.5분간 증류수가 있는 초음파 배쓰에서 세척하였다. 이 시점에서 상기 웨이퍼는 접촉각이 10도로 높은 친수성을 나타내었다. 상기 실리콘 웨이퍼를 이후 증류수로 세척하였고 실시예 11A처럼 세척된 1737 유리 웨이퍼를 사용하여 동일한 공정 사이클을 통해 결합 공정을 수행하였다. 결합 사이클 후, 상기 유리 웨이퍼는 전체 표면에 걸쳐 부착된 우수하고, 균일한 Si 필름을 가졌다.
실시예 11D
암모니아 및 과산화 수소 처리대신 산소 플라스마 처리법을 표면 처리를 위해 사용하고 반도체 웨이퍼이 수소 이온 농도를 조절하였다.
실리콘 웨이퍼를 상온에서 10분간 산소 플라스마 처리하였다. 상기 처리법후 증류수로 린스하였다. 상기 웨이퍼를 이후 건조시키고 실시예 11A의 결합 공정을 수행하였다. 실시예 11B 및 실시예 11C처럼, 전체 유리 웨이퍼를 덮는 우수한 Si 필름을 얻었다.
실시예 11E
실시예 11A 내지 실시예 11D의 표면 처리 후 표면의 수소 이온 농도를 측정하였다. 실리콘 웨이퍼 표면상의 수소 농도를 ToF-SIMS 분석법으로 측정하였다. 총 스펙트럼 강도로 각 피크 강도를 나누고 10000을 곱하여 표준 강도값을 얻었다. 실시예 11A의 표면 처리 프로토콜을 위해서, 414값을 얻었다(이하, "주입될 때(as-implanted)" 수소 농도라 함).
상기 실시예들의 결과를 하기 표 2에 나타내었다. 표 2에 나타낸 바와 같이, 실시예 11B에 따라 처리된 실리콘 웨이퍼의 표준 시그날 강도는 102이며, 주입될 때 웨이퍼와 비교하여 75% 수소이온이 감소된 것이며, 반면 실시예11C 처리한 경우, 시그날 강도가 101 또는 주입될 때 값보다 76% 미만이었다. 산소 플라스마 처리 경우, 시그날 강도가 144 또는 주입될 때 웨이퍼와 비교하여 65% 감소되었다. 또한 실리콘 웨이퍼를 처리하기 위해 암모니아를 사용하지 않고 과산화 수소 수용액에서 실험을 수행하였다. 이 경우 표준화된 시그날 강도는 307 또는 주입될때 값의 26%이었다.
반도체 웨이퍼의 표면상의 수소 농도 감소는 알칼리-토 금속 이온을 함유한 기판에 결합시 개선된 필름 형성이 일어남을 보여주었다.
실시예 12.
CORNING INCORPORATED GLASS COMPOSITION NOS. 7070, 7740, 1737, 및 EAGLE 2000TM으로 구성된 유리 웨이퍼에 실리콘 필름을 이동시키기는 동안 본 발명에 따라 높은 결합 강도를 가질 수 있음을 확인하였다.
7070 및 7740 유리의 조성물을 실시예 1 및 7에 기술하였고, 각각; EAGLE 2000TM 및 1737 유리 조성물은 실시예 14와 일치하고 미국특허 제6,319,867호는 비교예에 일치한다.
실시예 2이 공정 단계를 사용하여 알칼리-토 금속 이온을 포함하는 1737 및 EAGLE 2000TM 유리를 위한 실리콘 웨이퍼의 수소 감소 전처리가 추가된 SOI 구조물을 제조하였다. 구체적으로, 이러한 유리들을 위한 실리콘 웨이퍼를 실시예 11B에 따라 처리하였으나, 실시예 11B 내지 11D 또는 표면 수소를 줄이기 위한 다른 처리법도 사용할 수 있다. 결합 에너지 값을 상술한 바와 같은 방법으로 측정하였고, 상술한 Marshall 및 Evans의 문헌에 따라 산출하였다.
구체적으로, 결합강도를 측정하기 위해서, 코팅된 표면이 인덴터 프로브(indenter probe)가 접근할 수 있도록 코팅 표면이 위로 가게 고정시킨다. 안정하고, 단단한 지지체를 제공하기 위해서, 상기 샘플을 양면 테이프를 사용하여 Nano Indenter II가 제공된 1.25" 직경의 알루미늄 샘플 스텁(stub)에 고정시켰다. 압흔(indentation) 적재(load) 범위를 사용하여 압흔 배열을 만들어서 샘플의 부착성을 평가하였다. 상기 배열은 적재에 따른 코팅 반응을 조사하기 위해 선택되었고 샘플에 걸쳐서 코팅 반응의 변이를 체크하기 위해 단일한 일만 위치이상에서 수행되었다. 표준 나노인덴테이션(nanoindentation) 프로토콜을 사용하여서, 테스트용의 적절한 영역을 확인하기 위해서 현미경을 사용하여 압흔의 위치를 미리 선택하였다. 구체적으로, 사익 위치는 오염 또는 조작 손상 증거를 나타내는 표면 영역을 피하기 위해서 선택되었다.
상기 테스트는 Berkovich geometry의 다이아몬드 인덴터를 사용하여 수행되었다. 인덴터의 로딩(loading)을 프로그램된 로딩 순서 및 비로딩 조건을 사용하여 컴퓨터로 조절하였다. 조건 순서는 다음과 같다.
(1) 접근 구획(approach segment)
(2) 적재 구획(최대 적재까지 0.1 sec-1의 일정한 스트레인 비율)
(3) 비적재 구획(비적재 비율 = 최대 로딩율의 90%)
(4) 유지(hold) 구획
(5) 비적재 구획
단계 2에서 피크 적재는 통상적으로 8.5mN, 37.6mN, 165mN 및 405mN의 피크 적재를 얻기위해 다양하다. 샘플상의 각각의 관심 영역에 있어서, 최소 2 압흔을 각 적재요으로 만들었다. 관찰된 반응에 따라서, 중간 적재에 추가 테스트를 하여 층분리를 유도하는 데 요구되는 결정적인 적재량을 확인하거나 적재 반응에 대한 층분리는 확인하였다.
압흔을 따라서, 저에서 고 확대력의 Nomarski DIC(differential interference contrast)광학 현미경을 사용하여 코팅 층 분리의 증거를 위햇 테스트 위치를 점검하였다. 존재하면, 압흔 시역주변의 필름 층분리는 통상적으로 버클링(buckling) 또는 다른 표면 불규칙성과 구별된다. Nomarski DIC는 매우 작은 높이 변화(수 옴스트롱정도)에 매우 민감하기 때문에 이러한 표면 분포에 특히 민감하다. 층분리가 존재한다면, 이들의 반경을 측정하였고 상술한 문헌에 언급된 Marshall 및 Evans의 모델을 사용하여 기판에 대한 코팅 부착의 기본적은 측량을 나타내는 결정적인 표면 파쇄(fracture) 에너지를 측정하였다. 층분리가 없는 경우, 본 발명에 따른 SOI 구조물에서 발생하는 것처럼, 압흔 자체의 크기보다 약간 큰(1 내지 2마이크론) 최소 층분리 영역을 가정하여 보다 낮은 경계면 파쇄 에너지에 대한 한계(bound)를 평가하였다.
경계면 파쇄 에너지를 결정하는 데 있어서, 테스트한 샘플에 어떠한 코팅 스트레스 잔여물이 없는 것으로 가정하였고(즉, 코팅이 스트레스가 없는 것을 가정함) 따라서 압흔 스트레스 필드(field)가 필름 층 분리의 유일한 원동력이었다. 이 경우, 스트레인 에너지 해리율(release rate)을 다음의 Marshall 및 Evans의 식 12를 사용하여 산출하였다:
G = (1-v2)tσi 2/2E (Marshall 및 Evans의 식 12)
여기서,
σi = ViE/2πta2(1-v) (Marshall 및 Evans의 식 10)
v = 코팅 물질의 퐈송비(Poisson's ratio)
t = 코팅 두께
E = 코팅의 영의 계수(Young's modulus)
a = 비결합 영역의 반경
Vi = 압흔의 부피(인덴트 크기 및 형태 기초)
본 발명의 실리콘계 필름에 있어서, v 및 E에 대해 다음의 값을 사용하였다: v = 0.25; E = 160GPa 0.25. Verkovich identer에 대한 Vi는 실험 변수이고 사용된 인덴터에 따라서 다르고 각 테스트/데이타점에 대해 다양하며, 반면 실리콘-계 필름(코팅)의 두께는 모든 경우 약 0.4마이크론이었다.
400℃에서 실리콘 웨이퍼를 갖는 450℃에서 가공된 7070 유리로 초기 실험을 수행하였다. 상기 7070 유리는 이동 알칼리 금속 이온으로 Li 및 K를 함유한다. 결합 에너지 테스트에서, Si 필름이 깨지기 전에 유리 웨이퍼는 실패하였다. 이러한 결과를 기초로 최소 결합 에너지는 15 내지 20J/㎡로 측정되었다.
비교를 위해서, 문헌적 데이터는 450℃에서 생성된 Si-SiO2 열 결합에 대한 결합 에너지는 1J/㎡였다. 따라서, 동일한 온도에서, 본 발명의 SOI 구조물은 열 공정보다 15 내지 20배 높은 결합 에너지를 갖는다.
상기 실험을 575℃에서 유지된 유리 웨이퍼 및 525℃에서 유지된 실리콘 웨이퍼를 갖는 EAGLE 2000TM 유리를 사용하여 반복하였다. 상기 유리는 어떠한 알칼리 금속 이온, 알칼리-토 금속 이온인 이동 이온, 즉, Ca, Ma 및 Sr을 함유하지 않는다. 결합 강도 측정은 상술한 바와 같이 수행하였고, 실리콘 필름 및 유리 웨이퍼사이 결합이 깨지기 전 유리 웨이퍼가 실패하였기 때문에 결합 강도상에 최소 한계(lpwer bound)를 얻게됨을 확인하였다. 상기 최소 한계는 다시 15 내지 20J/㎡였는데 이는 본 발명의 공정이 낮은 온도에서 매우 우수한 품질 및 높은 결합 강도를 생산함을 의미한다.
상기 결과와, 7740 및 1737에 대한 실험 결화를 하기 표 3에 나타내었다. 각 경우에서, 결합이 매우 강하였고 유리 웨이퍼가 유리로부터 필름의 어떠한 층 분리가 관찰되기전에 깨졌다. 따라서 깨진 지점에서 측정된 결합 에너지는 결합 에너지의 최소 한계였다.
실시예 13
CORNING INCORPORATED GLASS COMPOSITION NO. 1737을 사용하여 SOI 구조물을 상술한 바와 같이 제조하였다.
1737 유리의 웨이퍼(0.7㎜ 두께)를 상술한 바와 같이 세척하였다. 붕소 도핑된 500마이크론 두께의 실리콘 웨이퍼를 상온에서 7×1016이온/㎠의 용량 및 100KeV의 주입 에너지로 수소 이온 주입하였다. 상기 웨이퍼를 이후 실시예 11B와 같이 표면상의 수소 이온 농도가 감소하도록 처리하였으나, 표면 수소를 줄이기 위해서 실시예 11B 내지 11D 또는 다른 처리방법을 사용할 수 있다.
상기 두 웨이퍼를 스페이서에 의해 서로 분리시켜 지지체 상에 놓았다. 상기 어셈블리를 본더에 적재하고, 시스템에 진공을 가하고, 온도를 높혔다(상층 실리콘 웨이퍼는 525℃까지 높이고 다른 유리 웨이퍼는 575℃까지 높힘). 상기 웨이퍼를 접촉시키고 전압을 가하였다. 전압을 가하고 15분 후, 전압을 제거하고, 웨이퍼를 냉각시켰다. 상기 웨이퍼는 애각동안 둘로 분리되었는데, 즉, 박막 실리콘이 붙은 유리 웨이퍼 및 박막이 빠진 모(mother) 실리콘 웨이퍼이다.
상술한 바와 같이 ToF-SIMS 분석을 상기와 같이 얻은 SOI 구조물상에서 수행하였다. 결과를 도 10에 나타내었으며, 도 10a 및 10b 그래프는 깊이에 대한 시그날 강도 데이터이고 도 10c는 원자 퍼센트로 전환시킨 값이다.
바륨 고갈 및 파일-업 영역을 특히 도 10a 및 10b에 나타내었고 전체 알칼리-토(AE) 고갈 영역을 도 10b에 나타내었다. 실리콘 필름 및 유리 기판사이 경계면에서 하이브리드(실리카) 영역을 또한 도 10a 및 10b에 나타내었다. 약 0.6 마이크론의 깊이에서 시작하여서, 모든 곡선은 그들의 벌크 유리 값으로 돌아왔다.
도면에 나타낸 바와 같이, 실리콘 필름으로 이온이 이동하는 문제없이 전자 장치 제조에서 상기 구조물을 사용할 수 있도록 실리카 필름과 유리사이에 장벽(고갈) 층이 형성된다. 상기 장벽층의 안정성을 확인하기 위하여, 상술한 바와 같이 제조된 SOI 구조물을 진공하에서 2시간 동안 595℃에서 가열처리하였고 열처리된 구조물상에서 ToF-SIMS 분석을 수행하였다. 상기 분석을 통해서 열처리에 의한 이온 이동이 없고 장벽층이 영구적임을 확인하였다.
실시예 14
공정조건에 따른 고갈 및 파일-업 영역이 어떻게 형성되는지 확인하였다. CONRNING INCORPORATED GLASS COMPOSITION NO. EAGLE 2000TM을 사용하였다. 상술한 바와 같이 SOI 구조물을 제조하였고 실리콘 웨이퍼의 수소 감소 전처리를 하였다.
다음과 같은 공정 조건에 변화를 주었다: (1) 유리 온도, (2) 적용 전압, 및 (3) 결합 시간. 상기 실리콘 웨이퍼는 모든 경우에 유리 웨이퍼보다 50℃가 낮았다. 결정된 변수들은 고갈 영역(장벽 층)의 두께 및 분명한(clear) 파일-업 영역을 나타내는 이온의 동일성(identity)이었다.
결과를 표 4에 나타내었다. 하기 표 4에 나타낸 바와 같이, 시간 및 온도 확정범위(cutoffs)는 장벽층 및 파일-업 영역의 생성을 위해 존재하는 것으로 나타났다. 구체적으로, 이러한 결과로부터, 상기 유리에 대한 장벽층 및 파일-업 영역을 얻기 위해서 공정 시간은 2분보다 더 필요하고 공정 온도는 350℃보다 높은 온도가 요구됨을 알 수 있다. 800볼트미만이 전압을 시험하지 않았으나, 확정범위는 또한 공정 변화에 따라 존재할것으로 생각된다. 유사한 확정범위가 다른 유리에 대해 존재할 것이나, EAGLE 2000TM 유리에서 확인된 것과는 특정 값이 다를 것으로 기대된다.
실시예 15
유기 광-방출 다이오드(OLED) 디스플레이 및 액정 디스플레이(LCDs)를 포함하는 디스플레이용 박막 트랜지스터(TFTs)를 본 발명에 따라 제조하였다.
TFTs는 각 픽셀 요소의 스위칭(switching)을 조절하기 위해서 사용한다. 최적의 디스플레이 성등을 위해서, 또한 드파이버 전자공학의 통합을 가능하도록, TFT 물질은 높은 균일성으로 빠른 캐리어 이동성을 가져야한다. 현재 당 분야의 공정은 무정형 또는 다결정성 실리콘(poly-Si) 필름으로 제조된 TFTs에 의존적이다. 그러나, 이러한 물질로 제조된 디바이스의 캐리어 이동성은 최대 30%의 변이율을 가지면서, 벌크 실리콘 보다 1 내지 5배낮다. 벌크 실리콘은 TFTs 제조에 이상적인 물질이나 본 발명전에, 디스플레이 유리 기판상에 실질적으로 단일 결정성 실리콘 필름을 제조하기 위한 실제 공정이 개발되지 않았다.
*TFTs를 제조하기 위한 종래 공정은 SiNx 및 SiO2의 장벽 층 증착 시작 단계와 무정형 실리콘 증착 및 필름의 탈수소화등의 일련의 단계로 이루어진다. 탈수소화후, 실리콘 필름을 레이저 또는 열 결정화를 통해 결정화시켜서 약 100 내지 350㎠/V-sec의 전자 필드-효과 이동성을 갖는 폴리-Si를 얻는다. 이 필름으로부터 포토리소그라피, PECVD에 의한 게이트 산화물의 증착, 금속 게이트 증착, 및 우수한 성능을 얻기위한 후속 포토리소그리파 단계와 수소화단계(결정성 영역 사이의 패시베이팅 결손)로 이루어진 일련의 단계를 통해서 TFTs를 제조한다. Applied Surface Science, 9602, 1-13(2003) 참조.
도 15는 종래 LCD용의 통상적인 TFT 구조를 나타낸다. 도면에서, 60은 전체 TFT를 나타내고, 61은 유리 기판, 62는 금속 접촉물, 63은 금속 게이트, 64는 SiO2 게이트 절연체, 65는 폴리-Si 층, 및 66과 67은 실리콘 증착전에 증착이 필요한 두 장벽층(각각 SiO2 및 SiNx)이다.
상술한 바와 같이, 본 발명은 유리상의 실질적으로 단일 결정성 실리콘(SOG) 구조물을 얻기 위한 실용적인 방법을 제공한다. 상기 구조물은 특히 TFTs를 만들기 위한 후속 공정에 특히 적합하다. SOG는 실질적으로 단일 결정성 실리콘 필름을 포함하기 때문에, 본 발명에 따른 TFTs 제조공정은 종래와 다르다. 구체적으로, 본 발명의 공정은 현재 공정보다 간단하다. 하기 표 5는 본 발명을 통해서 생략할 수 있다는 종래 분야의 다양한 단계를 나타내고 있다.
구체적으로, 본 발명의 TFT 공정은, 탈수소화 및 결정화 단계가 요구되지 않는데 반도체 필름이 이미 실질적으로 단일 결정형태이기 때문이다. 이과 같이, 상기 필름은 600㎠/V·sec이사의 전자 이동성을 가질 수 있다. 종래는 재수소화 단계가 필수적이었으나 이 또한 필요하지 않다. 이러한 TFT 제조공정의 단순화로 인해 비용 및 작업 처리량뿐만 아니라 디바이스 성능이 고유하게 개선되었다.
본 발명에 따른 우수한 성능의 TFTs는 전자의 소형화, 보다 균일한 디스플레이 성능, 유리기판상의 드라이버 회로 통합, 및 완전한 디스플레이에 이후 상당량의 전력을 절약 가능하게 한다. 고성능의 최종 디스플레이는 팜 탑(palm tops), 휴대푠, 및 이와 동등물을 포함하는 다양한 제품으로 사용할 수 있다. 본 발명의 SOG 구조물을 절연기판상의 실리콘(SOI) 전자제품에서 사용할 수 있다.
실시예 16
단일한 제2 층(20)상의 다수의 제1 층(15)의 틸링을 수행하였다(도 11 참조).
1 내지 10ohm-㎝의 저항력을 갖는 붕소 도핑된 실리콘 웨이퍼(100㎜ 직경)에 8×1016이온/㎠ 용량 및 100KeV의 에너지로 수소 이온을 주입하였다. 100㎜ 직경의 알루미노-보로실리케이트 유리 웨이퍼(구체적으로, CORNING INCORPORATED GLASS COMPOSITION NO. 7740으로 구성된 웨이퍼)를 유리 세척을 위한 표준방법, 즉, 세제 세척, 증류수 린스, 질산 처리, 및 최종 증류수 린스하여 청소하였다. 상기 실리콘 웨이퍼를 두 조각으로 얻고 깨뜨렸다. 상기 조각을 이후 증류수, 암모니아 및 과산화 수소 용액에 세척하고 건조시키고 수동으로 유리 웨이퍼상에 어셈블리하여서 두 실리콘 조각사이의 갭을 최소화시켰다.
최종 어셈블리를 SUSS MICROTEC 본더에 놓았다. 상기 본더를 진공상태로 놓고 어셈블리를 유리 웨이퍼 말단상에서 450℃로 가열하고 실리콘 웨이퍼 말단상에서 400℃로 가열하였다. 상기 유리 웨이퍼를 음극에 위치시키고 실리콘을 양극에 위치시켰다. 바람직한 온도에 도달한 후, 10psi 압력을 가하여 웨이퍼 사이의 접촉이 우수하도록 하였다. 170볼트를 1분간 웨이퍼 중심에 적용하여 결합 공정을 시작하고 이후 전압을 제거하였다. 이 지점에서, 500볼트를 전체 웨이퍼에 적용하고 어셈블리를 이 조건에서 15분간 유지시켰다. 15분 후, 전위를 제거하고, 어셈블리를 상온으로 냉각시켰다.
전체 유리 웨이퍼상에 실리콘 박막 필름을 놔두고 상기 두 실리콘 조각을 쉽게 어셈블리로부터 제거할 수 있다. 두 실리콘 조각으로부터 필름간 거리는 약 10마이크론이었다.
상술한 과정을 실리콘 웨이퍼를 5조각으로 나누고 100㎜ 유리 웨이퍼 상에 어셈블리한 것을 제외하고 반복하였다. 상기 5 조각은 모두 공정 종결시 유리 웨이퍼상의 실리콘 필름 뒤에 남아있었다.
상술한 실시예를 포함한 본 발명에 대한 개략적인 기술로부터, 본 발명이 새로운 개선된 SOI 구조물을 제공하고 이러한 구조물을 제조할 수 있는 새로은 개선된 방법을 제공함을 쉽게 이해할 수 있다. 도 16은 SOG 구조물, 구체적으로, 유리 기판상의 실리콘을 본 발명의 다양한 특성을 사용하여 제조할 수 있는 본 발명의 바람직한 일 실시예의 개략적인 흐름도이다. 다른 것들 중에서, 상기 도면은 수소 이온 주입, 저압 및 열 결합에 의한 결합 단계, 냉각을 통한 분리, 및 원료 물질 비용을 절감하기 위한 실리콘 웨이퍼의 재사용등을 나타낸다.
본 발명의 구체적인 실시예를 설명하였으나, 당 분야의 당업자라면 본 발명의 범주를 벗어나지 않고 본 발명을 다양하게 변형가능함은 자명하다. 이하 청구항은 상술한 구체적인 실시예뿐만 아니라 본발명의 다양한 변형 및 이의 동등물을 모두 포괄하고자하는 의도이다.
번호 요소
10 제1 기판(즉, 실질적으로 단일-결정성 반도체 물질)
11 제1 결합면/제1층의 제1 면
12 제1 힘-적용면
13 분리구역
13a (D) 단계 이후 분리구역의 서브-포션(sub-portion)
13b (D) 단계 이후 분리구역의 서브-포션(sub-portion)/제1 층의 제2 면
14 제1 기판의 제1 부분
15 제1 기판/제1 층의 제2 부분
16 (C) 단계이후 제1 기판의 하이브리드 영역/제1 층의 하이브리드 영역
16a 말단 엣지/하이브리드 영역의 면을 한정하는 두께
17 대조면(reference surface), 예를 들어, 대조평면(reference plane)
18 제1 기판의 선택 리세스
19 제1 기판의 선택적인 고립 영역
20 제2 기판(즉, 산화 유리 또는 산화 유리-세라믹)/제2 층
21 제2 결합면/제2 층의 제1 면
22 제2 힘 적용 면/제2 층의 제2 면
23 (C) 단계후 제2 기판의 고갈 영역/제2 층의 고갈 영역
23a 말단 엣지/고갈영역의 면을 한정하는 두께
24 대조면, 예를 들어, 대조 평면
25 (C) 단계 후 제2 기판의 파일-업 영역/제2 층의 파일-업 영역
30 (C) 단계 후 제1 및 제2 기판사이의 경계 영역
40 프로세싱 챔버
41 전도 지지체
50 다수의 제1 층/단일 제2 층 어셈블리
51 밀접하게 공간이 유지된(closely-spaced) 제1 층사이의 갭
52 근접한 제1 기판사이의 채워진 갭
60 TFT
61 유리 기판
62 금속 접촉부
63 금속 게이트
64 SiO2 게이트 절연체
65 폴리-Si 층
66 SiO2 장벽(barrier) 층
67 SiNx 장벽 층
실시예 처리 표준화(normalized) H+ 강도 %reduction wrt implant
11A 주입법 414 0
11B NH4OH + H2O2 및 H2O2 + HCl 102 75
11C NH4OH + H2O2 101 76
11D O2 플라스마 144 65
유리/Si 시스
템		 전압(V) 공정온도(℃)1
 공정 시간(분) 결합 에너지(J/㎡)
7070/Si 1000 450 30 > 15
7740/Si 500 450 15 > 15
1737/Si 1750 575 15 > 15
EAGLE
2000TM/Si		 1750 575 10 > 15
1 유리 온도; 실리콘 웨이퍼 온도는 50℃ 보다 낮다.
유리 온도
(℃)		 전압(V) 공정시간(분) 장벽층 두께
(마이크론)		 파일-업 이온
350 1750 20 장벽층 없음 파일-업 없음
575 1200 20 0.08 Mg, Sr
575 800 20 0.046 Mg, Sr
575 1750 20 0.1 Mg, Sr
595 1750 10 0.08 Mg, Sr
575 1750 10 0.096 Mg, Sr
575 1750 5 0.064 Mg, Sr
575 1750 2 장벽층 없음 파일-업 없음
595 1750 2 장벽층 없음 파일-업 없음
종래 기술 본 발명
1) 개시 물질-비코팅 디스플레이 유리 개시 물질-유리상의 실리콘
2) PECVD에 위한 SiNx 장벽층의 증착 불필요
3) PECVD에 의한 SiO2 장벽층의 증착 불필요
4) 무정형 실리콘 층의 증착 불필요
5) 무정형 실리콘 층의 탈수소화를 위한 열처리 불필요
6) 실리콘 층의 레이저(ELA) 결정화 불필요
7) Si의 포토리소그라피 및 드라이 엣칭 Si의 리소그라피 및 드라이 엣칭
8) PECVD에 의한 게이트 산화물의 증착 PECVD에 의한 게이트 산화물의 증착
9) 스퍼터링에 의한 게이트 금속의 증착 스퍼터링에 의한 게이트 금속의 증착
10) 게이트의 포토리소그라피 및 드라이 엣칭 게이트의 포토리소그라피 및 드라이 엣칭
11) 이온 주입 및 도핑제 활성화 이온 주입 및 도핑제 활성화
12) PECVD에 의한 캡슐화된 산화물의 증착 PECVD에 의한 캡슐화된 산화물의 증착
13) 접촉 바이어스의 리소그라피 및 드리아 엣칭 접촉 바이어스의 리소그라피 및 드리아 엣칭
14) 스퍼터링에 의한 접촉 금속의 증착 스퍼터링에 의한 접촉 금속의 증착
15) 접촉의 리소그라피 및 드라이 엣칭 접촉의 리소그라피 및 드라이 엣칭
16) 폴리-Si 층의 재수소화 불필요

Claims (7)

  1. 서로 직접 부착되거나 하나 이상의 중간 매개층을 통해서 부착된 제1 및 제2 층을 포함하며,
    여기서:
    (a) 상기 제1 층은 단일-결정성 반도체를 포함하고;
    (b) 상기 제2 층은 한 타입 이상의 양이온을 포함하는 산화물 유리 또는 산화물 유리-세라믹을 포함하며, 상기 산화물 유리 또는 산화물 유리-세라믹의 리튬, 소듐 및 포타슘 이온의 총 농도는 산화물 기준으로 1.0중량% 미만이고; 그리고
    상기 제1 층은:
    (i) 간격(Ds)으로 분리된 평행한 제1 및 제2 면을 가지며, 상기 제1 층의 제1 면은 제1 층의 제2 면보다 제2 층에 근접하고;
    (ii) 1) 상기 제1 층 내부에 있고, 2) 상기 제1층의 제1 면에 평행하며, 그리고 3) 간격(Ds/2)으로 상기 면과 분리된 대조 면을 갖고;
    (iii) 제1 층의 제1 면에서 시작하여 제1 층의 제2 면으로 확장되는 산소 농도가 증가된 영역을 가지며, 상기 영역은 δH ≤200나노미터를 만족하는 두께(δH)를 가지고,
    여기서 상기 δH는 제1 층의 제1 면과, 1) 제1 층 내부에 있고, 2) 제1 층의 제1 면에 평행하며, 그리고 3) Co(x)- Co/Ref ≥50퍼센트, 0 ≤ x ≤δH를 만족하도록 제1 층의 제1 면으로부터 가장 멀리 있는 면 사이의 거리이고,
    여기서, 상기 Co(x)는 제1 층의 제1 면으로부터의 거리(x)에 따른 산소의 농도이며, Co/Ref는 제1 층 대조 면에서의 산소 농도이고, Co(x) 및 Co/Ref는 원자 퍼센트인 것을 특징으로 하는 절연기판상의 반도체 구조물.
  2. 제1항에 있어서, 상기 제1 및 제2 층간 결합강도는 적어도 8joules/meter2인 것을 특징으로 하는 절연기판상의 반도체 구조물.
  3. 제1항에 있어서, 상기 제1 층은 10 센티미터보다 큰 최대 치수를 갖는 것을 특징으로 하는 절연기판상의 반도체 구조물.
  4. 제1항에 있어서, 상기 제1 층은 10마이크론 미만의 두께를 갖는 것을 특징으로 하는 절연기판상의 반도체 구조물.
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