KR20090020612A - 절연체 구조 위에 반도체의 형성을 위한 방법 - Google Patents

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Abstract

직사각형 형태의 기판(22) 위에 얇은 반도체 필름을 결합하는 방법이 공개되었다. 상기 방법은 반도체 필름을 갖는 상기 기판의 효율적인 타일링의 제공에 의하여 직사각형 형태의 반도체 필름이 반도체 웨이퍼 전구체(precursor semiconductor wafer) 주변으로부터 박리를 가능케 한다. 상기 방법은 상기 웨이퍼의 이온 주입에 의한 전구체 웨이퍼(10)에서의 손상 부분(12)를 만드는 단계, 융기부(18)를 형성하기 위한 상기 웨이퍼의 일부(16)을 제거하는 단계, 상기 웨이퍼(10)의 융기부과 상기 기판(22)를 결합하는 단계, 및 상기 결합된 융기부을 벗겨내는 단계를 포함한다.
반도체, SOI 구조

Description

절연체 구조 위에 반도체의 형성을 위한 방법{METHOD FOR FORMING A SEMICONDUCTOR ON INSULATOR STRUCTURE}
본 발명은 절연체 구조 위에 반도체 형성의 방법, 특히 SOG(silicon-on-glass) 구조에서의 절연체 구조 위에 반도체 형성의 방법에 관한 것이다.
반도체 장치의 생산을 위해 사용되는 실리콘 웨이퍼의 경제적인 생산은 잘 알려져 있다. 모든 이러한 웨이퍼는 얇고 원형의 디스크이고, 반도체 생산 시스템은 얇고 원형의 디스크의 생산에 최적화되어 왔다. 실리콘 웨이퍼의 최근 표준 크기는 직경이 약 300 mm이다.
예를들어 액정 디스플레이(liquid crystal displays)이 생산에 사용되는 것들과 같은 평평한 디스플레이 유리 패널은 반도체 픽셀 스위치(semiconductor pixel switches)를 만들기 위하여 패널의 위에 증착(deposited) 시키기위한 실리콘의 얇은 필름이 요구된다. 이러한 증착 수행의 하나의 방법은 디스플레이 유리 위의 기초 실리콘 웨이퍼로부터 박리된 얇은 필름의 이동에 의한다.
박리 전에, 상기 웨이퍼에 마모된 상기 웨이퍼 표면 밑에 흠결 층을 만들기 위하여 이온이 주입된다. 상기 웨이퍼는 디스플레이 유리 및 이온 주입으로 형성된 균열 층으로부터 형성된 상기 얇은 필름과 결합된다.
박리 두께의 균일성은 중요하게 상기 이온 주입 전의 상기 웨이퍼 바깥 표면 조직 균일성에 의존한다. 기초 반도체의 웨이퍼 표면 마모의 질은 균일한 주입 및 벗겨짐을 위하여 요구된다.직사각형 형태의 디스플레이 패널의 제조가 가능한 실리콘의 면적을 최대화하기 위하여 상기 증착된 실리콘 필름은 또한 직사각형의 형태여야한다. 또한, 경제적으로 실용적이기 위하여, 필름이 증착된 상기 웨이퍼는 여러번 다시 사용하여야 한다. 이것은 다른 박리 공정을 위한 준비에서 재연마 및 재주입을 위하여 웨이퍼를 필요로한다.
반도체 장치는 일반적으로 정사각형 또는 직사각형의 형태이나, 그러나 항상 심각한 웨이퍼 손실을 일으키게되는 원형의 웨이퍼에서 제조된다. 손실의 수준은 상기 반도체 분야에서 직사각형 형태의 웨이퍼를 사용하는 경우의 재료 손실과 관련된 비용보다 더 중요한 원형 웨이퍼를 사용한 제조의 장점때문에 허용된다.
평면 패널 수율의 최대화를 위하여, 상기 직사각형의 반도체 필름은 반드시 가능한한 커야하고, 전형적으로 표준 웨이퍼로부터 만들수 있는 가장 큰 가능한 단일 타일(전형적으로 100 mm, 150 mm, 200 mm, 및 300 mm의 직경), 상기 평면 패널 기판의 표면 전체가 덮혀져있다. 이상적으로, 평면 패널 디스플레이 장치의 제조에 사용되는 상기 평면 유리 패널이 직사각형의 형태이므로, 상기 반도체 타일은 또한 직사각형의 형태이어야 한다. 그러나 비록 직사각형 형태의 반도체 웨이퍼가 가능하다고 하더라도, 마모된 표면의 균일성은 이루기 어렵다.
마모 균일성은 원형 웨이퍼에서 원형 마모 패드에 비례하여 원형 웨이퍼의 회전에 의하여 유지된다. 표면 텍스쳐(texture) 및 웨이퍼 두께 조절은 원형 패드 에 의해 마모된 원형 웨이퍼의 효과의 평균화에 의하여 유지된다.
만일 직사각형 형태의 웨이퍼가 마모된다면, 전체 표면에 걸쳐 마모 패드와 접촉하는 압력 및 시간은 원형 웨이퍼보다, 특히 상기 웨이퍼가 바람직하게 규격화되는(machined) 경향이 있는 코너에서, 더 가변적이다. 따라서 웨이퍼 두께 및 표면 텍스쳐의 불균일을 초래한다. 그러므로, 직사각형 형태의, 원형 반도체 웨이퍼로부터의 얇은 반도체 필름의 직사각형 유리 패널로의 형성 및 전달 방법이 필요하다.
본 발명에 따른 일 구체예에서, SOI 구조는 실리콘을 포함하는 웨이퍼의 준비, 상기 실리콘 웨이퍼에 이온 주입, 융기부의 형성을 위한 상기 실리콘 웨이퍼의 일부의 제거, 상기 융기부와 기판의 결합 및 기판 위에 반도체 필름을 형성하기위한 상기 웨이퍼로부터 상기 융기부의 분리에 의하여 형성된다.
다른 구체예에서, 기판 위에 반도체 필름을 형성하는 방법은 반도체 웨이퍼에 분리 영역을 형성하는 것, 융기부(raised portion)를 형성하기위한 상기 반도체 웨이퍼의 일부의 제거, 상기 융기부를 상기 유리 기판에 양극적으로 결합시키는 것을 포함하는 것으로 나타난다. 상기 결합은 상기 웨이퍼 엣지(edge)의 제한 및 상기 융기부와 상기 기판을 접촉시키는 압축(pressing)을 포함한다.
또 다른 구체예에서 SOI 구조는 다음에 의하여 형성된다:
a. 하나 이상의 실질적으로 평면인 첫번째 표면 및 첫번째 표면과 마주보는 두번째 기판을 포함하는 원형 반도체 웨이퍼를 준비하는 단계;
b. 이온 주입에 의하여 상기 웨이퍼의 첫번째 표면으로부터 소정의 깊이에서 상기 웨이퍼 안에 결함 경계(defect boundary)를 형성하는 단계;
c. 융기된, 직사각형의 웨이퍼부(18)을 형성하기 위한 상기 웨이퍼로부터 재료를 제거하는 단계;
d. 표면이 기판의 표면과 실질적으로 평행하기 위하여 상기 웨이퍼를 평면 기판 위에 위치시키는 단계;
e. 상기 웨이퍼의 엣지를 제한하는 단계;
f. 융기된 직사각형의 웨이퍼부와 상기 기판을 접촉시키는 단계;
g. 상기 융기된 직사각형의 웨이퍼부와 상기 기판을 양극적인 결합에 의해 결합시키는 단계; 및
h. 상기 웨이퍼의 상기 결함 경계를 따라 분리시키는 단계, 및 그것에 의한 상기 기판 위에 반도체 층을 형성하는 단계.
본 발명은 첨부된 도면을 참고하여 제한없는 아래에 이어지는 설명에 의하여 더 쉽게 이해될 것이고, 다른 목적, 특징, 상세한 설명 및 발명의 장점은 이 명확하게 될 것이다. 모든 추가적인 시스템, 방법의 특징 및 장점은 여기의 상세한 설명 안에 포함될 것이고, 본 발명의 범위에 속하며, 그리고 수바낳는 청구항에 으하여 보호될 것이다.
도 1은 기판과 결합되고 박리될 흠결 또는 분리 영역 및 웨이퍼의 랜드부를 보여주는 반도체 웨이퍼의 단면도이다.
도 2는 랜드부를 만들기 위하여 제거된 웨이퍼의 부분을 보여주는 도 1의 웨이퍼의 투시도이다.
도 3은 기판과 접촉하고 기판과 결합하는 도 2의 웨이퍼의 랜드부의 단면도이다.
도 4는 반도체 필름으로 기판을 덮기위해 도 3의 방법으로 기판과 결합된 추가적인 반도체 필름의 투시도이다.
다음의 상세한 설명에서, 살세한 설명에서 공개되는 설명의 목적으로, 제한 없는 실시예는 본 발명의 이해를 돕기위해 설명된다. 그러나, 본 공개의 이익을 갖는 종래 기술을 갖는 것은 본 명세서에서 공개된 상세한 설명으로부터 벗어난 본 발명의 다른 구체예에서 실시될 수 있는 것은 명백하다. 또한, 잘 알려진 장치, 방법 및 재료의 설명은 본 발명의 설명을 방해하지 않도록 생략한다. 마지막으로, 구성요소를 언급할때는 적절한 인용 숫자가 사용된다.
본 발명에 따른 구체예에 따르면, 원형 전구체 웨이퍼로부터 반도체 재료의 직사각형 모양의 웨이퍼로의 이동이 개시된다. 도 1-2에서 언급된 원형의 반도체 웨이퍼(10)에 원형 웨이퍼(10)의 첫번째 표면(14) 아래 소정의 깊이 δ에서 결함 경계(12)를 형성하기 위하여 공지된 기술에 따라서 이온이 주입된다. 상기 반도체 웨이퍼 재료의 부분(16)은 노출된 표면(20) 위에 높이 δ까지 확장된 재료가 제거되지 않은 상기 실리콘 웨이퍼의 부분(18)을 남기고 결함 바운더리(12)의 깊이 δ에 대응하는 깊이 δ에서 제거된다. 표면(14) 위로 확장된 부분은 이하에서 반도체 웨이퍼(10)의 랜드부(land portion)(18)로 부를 것이다. 도 3에 나타난 것처럼, 상기 이온 주입된 반도체 웨이퍼(10)은 그리고 나서 랜드부(18)의 표면(14)가 근접하고 실질적으로 유리 기판(22)의 표면(24)에 평행하게 하도록 하기 위하여 유리 기판(22)위에 위치시킨다. 반도체 웨이퍼(10)의 엣지가 제한되고, 열 소자(heating element)(26)은 웨이퍼(10)의 후면과 접촉한다. 열 소자(26)는 반도체 웨이퍼(10)의 랜드부(18)가 유리 기판(22)와 접촉하도록 웨이퍼(10)의 후면 두번째 표면에 비하여 더 낮다. 열, 압력, 전위(electrical potential)(열 소자/전극(26)에 의하여 또는 이를 통하여 전달된), 및 시간의 작용을 통하여, 랜드부(16)의 표면(14)는 유리 기판(22)의 표면(24)와 결합된다. 결합이 완료되면, 열 소자/전극(26)은 높아지게되고, 반도체 웨이퍼(10)의 랜드부(18)는 상기 유리 기판에 결합된 반도체 재료의 얇은 필름을 남기고 결함 바운더리(12)를 따라 분리된다. 본 구체예 및 다른 구체예의 상세한 설명은 아래에 자세하게 설명될 것이다.
비싸지 않은 지지 기판으로서 재료 및 특히 지지 기판으로서 유리를 기초로 한 재료의 사용의 주요 과제는 종래 기술에 쓰이는 유리-기초 웨이퍼를 포함하는 대부분의 유리는 1100 ℃의 결합 처리를 견디지 못한다는 것이다. 또한, 상기 유리-기초 층 및 예를 들어 실리콘과 같은 상기 반도체 재료의 공유 결합은 반드시 1100 ℃보다 충분히 낮은 온도에서 이루어져야 한다. 더 낮은 온도의 요구는 또한 상기 반도체 웨이퍼를 예를 들어 수소 이온 주입에 의하여 형성된 결함 경계 또는 분리 영역에서 부분들로 나누어 지도록 해야하는 과제를 지닌다.
또한, 유리-기초 재료가 지지 기판 재료로서 실리콘을 대체할때, 상기 유리- 기초 재료의 온도에 따른 팽창은 절연된 지지 기판으로 부터 반도체 층의 분리를 피하기 위하여 절연체 위의 상기 반도체(the semiconductor on insulator,SOI) 구조의 반도체 층의 온도에 따른 팽창과 일치하여야 한다. 비록 온도에 따른 팽창이 예를 들어 실리콘과 같은 반도체 재료의 온도에 따른 팽창과 근접한 일정 유리-기초 재료가 알려져 있지만, 그럼에도 불구하고 정확한 일치는 얻기 힘들다. 온도에 따른 팽창의 불일치는 특히 높은 압력이 반도체 층의 분리를 일으킬 수 있는 일정의 커다란 웨이퍼에서 문제를 일으킨다.
그러므로, 다수의 문제는 유리-기초 재료로 구성된 지지 기판을 사용하는 SOI 구조의 제공을 위하여 반드시 처리되어야하고, 극복되어야 한다. 이온 주입 및 반도체 재료의 유리-기초 기판과의 양극적인 결합은 상기 설명된 문제 중 일부를 처리를 위해 밝혀졌다. 반도체 재료의 양극적 결합을 위한 유용한 방법은 예를들어 전체가 여기서 참고문헌으로서 인용된 2004년 2월 12일에 출원된 미국 출원 제 10/779,582호에 설명된다. 설명의 명확화 하기위한 목적으로, 상기 유리-기초 재료는 이후에 유리-세마믹과 같은 다른 유리 기초 재료와 대조의 이해를 위하여 유기 기판(glass substrate)으로서 언급될 것이다.
종래의 기술에서 비효율적인 양극적 결합을 만드는 하나의 문제점은 만일 반도체 재료의 불(boules)을 만드는 모든 공정이 원통 형태의 불을 만들지 않는다면 미국 출원 제10/779,582호에서 설명된 것이 대부분이다. 실질적으로 상기 불로부터 잘린 반도체 웨이퍼는 그러므로 또한 원형이다. 상업적으로 가능한 반도체 웨이퍼는 적형적으로 직경이 약 100 mm 내지 300 mm의 범위이다. 반면에, 예를들어 컴퓨 터 모니터, 평면 패널 텔러비젼, 및 기타 이와 같은 것과 같은 디스플레이 장치는 늘 직사각형이고, 일정 경우에 수만 ㎠에 이르는 표면적을 갖는다. 수소 이온 주입 공정에서, 간단한 재생을 위하여, 수소 이온은 상기 반도체 웨이퍼에서 소정의 깊이로 주입되고, 상기 웨이퍼는 유리 기판과 접촉하고, 그리고 상기 웨이퍼는 그 이후에 기질로부터 떼어내 진다. 상기 웨이퍼 및 기질은 냉각되고, 상기 웨이퍼는 그 이후 기질로부터 떼어내 진다. 상기 웨이퍼는 이온 주입에 의하여 형성된 흠결 바운더리를 따라 부서지거나(fractures) 또는 분열(cleaves)된다. 상기 반도체의 얇은 반도체 필름으로부터 떨어져지는 분열은 가끔 박리(exfoliation)로 언급된다. 기판으로부터 떼어진 상기 반도체 웨이퍼는 그 이후 표면이 마무리되고, 상기 공정이 다시 시작될 수 있다. 다시말해서, 다수의 반도체 필름이 상기 기판 표면을 덮기위하여 상기 유리 기판의 표면 위에 전형적으로 "덮히게(tiled)"된다. 불행하게도, 단지 상기 기판 위에 반도체 재료의 원형 필름이 떨어져 나가는 것만 설명된 상기 주입 및 결합 공정은 완전하게 상기 유리 기판을 반도체 필름으로 덮는 것을 어렵게 한다.
타일링(tiling) 공정을 사용하는 것의 장점은 실질적으로 단일 크리스탈 반도체 필름과 크기의 제한없이 큰 유리 또는 유리-세라믹 기판을 생산하는 능력을 포함한다. 비슷하게 공전지으 적용이 큰 면적의 SOI 구조에 또한 요구된다.
타일링은 또한 실질적으로 단일 크리스탈 반도체 재료가 유리 또는 유리-세라믹 기판의 원하는 위치에 위치하도록 한다. 이러한 능력은 드라이버 및 메모리 회로가 위치하고 반도체 필름으로 전체의 기판이 넓혀야 하는 것을 회피하는 큰 기 판의 면적에서 예를들어 실리콘 필름과 같은 높은 고성능의 반도체 필름의 배치를 허용하고, 따라서 비용을 절감할 수 있다.
다수의 반도체 기판이 단일 유리 또는 유리-세라믹 기판위에 타일링될때(tiled), 완성된 SOI 구조의 상기 반도체 필름 사이의 거리는 최초 어셈블리동안 완성된 SOI 구조에 근접(proximity)한 것에 의존한다. 상기 근접은 근접한 피스사이의 간격을 최소화하기위한 반도체 웨이퍼의 엣지의 기계가공에 의한 것과 같은 정밀하게 서로 가깝게 일치시키기 위한 상기 반도체 피스의 미세한 기계가공에 의하여 조절될 수 있다. 예를들어, 상기 반도체 웨이퍼, 또는 이들의 불은 각각의 타일(tiles)이 가깝게 일치할 수 있도록 하기위하여 기계가공에 의한 것과 같이 원 형태(불의 경우에는 원통형)로부터 직사각형 형태로 형성될 수 있다.
타일링 공정에의 하나의 접근에서, 하나 이상의 반도체 웨이퍼 피스는 원하는 패턴으로 조립되고, 그 후 지지 구조로서 작용하는 전도성 기판과 결합될 수 있다. 상기 결합은 솔더링(soldering),브레이징(brazing), 또는 내화성(refractory)의 전도성 접착제의 사용에 의하여 이루어질 수 있다. 상기 지지 구조는 금속 박(metal foil) 또는 공정의 온도를 견딜 수 있는 다른 전도성 기판일 수 있다. 전도성 기판 위의 상기 반도체 피스는 그리고나서 예를들어, 수소 이온과 같은 것이 주입되고, 유리 또는 유리-세라믹과의 양극적 결합이 수행된다. 반도체 피스의 본체로부터의 반도체 필름의 분리 이후, 전도성 기판 위의 반도체 피스의 노출된 박리 표면은 표면의 거칠은 것의 제거를 위하여 연마(polished), 및 재주입이 될 수 있고, 그 이후에, 또 다른 유리 또는 유리-세라믹 기판과의 결합 공정이 반복될 수 있다. 이러한 방법으로, 상기 반도체 피스는 각각의 기간에 재조립되는 것이 필요없고, SOI 구조가 제조된다. 전도성 지지체를 사용한 타일링은 큰 면적의 SOI 구조가 제조되는 경우에 특히 유용하다.
본 발명의 구체예 및 도 1에서 묘사된 것에 따르면, 전형적으로 형성된 반도체 웨이퍼(10)는 결함 또는 분리 영역(12)의 형성을 위하여 전형적인 방법에 따라 이온이 주입된다. 상기 반도체 재료는 반도체의 III-V, II-IV, II-IV-V, 기타 분류와 같은 실리콘-기초 반도체 또는 반도체으 어떠한 다른 타입일 수 있다. 상기 반도체는 바람직하게는 실질적으로(substantially) 단일-결정 재료로 형성된다. "실질적으로(substantially)"란 용어는 반도체 재로가 일반적으로 격자 결함 또는 약간의 그레인 바운더리(grain boundary)와 같은 일정 이상의 내부 또는 표면의 고유의 결함 또는 고의로 더해진 결함을 포함하는 것을 고려하여 상기 반도체 웨이퍼를 설명하기 위하여 사용된다. "실질적으로"란 용어는 또한 일정 도판트(dopant)가 벌크 반도체의 결정구조를 일그러뜨리거나 또는 그렇지않으면 영향을 줄 수 있다는 사실을 반영한다.
분리 영역(12)은 당업자에 알려져있거나 이후에 개발될 주입/박리 기술의 사용에 의하여 형성된다. 현재, 분리 영역(24)는 바람직하게는 상기에 언급된 참고 문헌의 수소이온의 주입 기술의 사용으로 형성된다. 수소 및 헬륨 이온 또는 수소 및 붕소 이온의 공주입과 같은 다른 최근에 알려진 기술은 또한 상기 분리 영역의 형성을 위하여 사용될 수 있다. 어떤 기술이 선택되든, 상기 반도체 웨이퍼는 상기 분리 영역에서 첫번째 및 두번째 부분으로의 분리 가능하게 되는 것이 요구된다.
사용될 수 있는 적합한 주입 깊이(즉, 분리 영역(14)의 깊이)는 전형적으로 10nm 내지 900nm의 범위이다. 몇가지의 구체예에서, 바람직한 깊이는 200 nm 내지 900 nm의 범위이다. 다른 구체예에서는, 바람직한 깊이는 500 nm 내지 900 nm 범위이다. 주입 깊이 δ는 10 나노미터보다 더 얇을 수 있다. 그러나, 과도하게 얇은 반도체 층은 일반적으로 반도체 장치의 제조를 위한 충분한 재료를 제공할 수 없다. 더 얇은 반도체 층은 산화 또는 당 기술분야에 알려진 다른 방법을 통하여 만들어질 수 있다.
전형적으로, 이온 주입 깊이 δ는 단지 상기 반도체 웨이퍼 전체 두께의 매우 작은 부분이다. 결함/분리 영역과 가까운 웨이퍼 면에 있는 반도체 웨이퍼(10)의 부분(들)(16)이 제거되어 반도체의 랜드부(18)를 남기게된다.. 부분(16)은 포토리소그래피(photo-lithography), 부균열(sub aperture)의 결정적이고 선택적인 연마(polishing), 플라즈마 보조 화학적 에칭에 의한 부균열의 기계가공, 기타와 같은 방법에 의하여 제거될 수 있다. 랜드부(18)는 바람직하게는 직사각형 모양이고, 그러나 타일링에 요구되는 것처럼 다른 모양일 수 있다. 예를 들어 랜드부(18)는 팔각형의 모양일 수 있다. 그러나, 도 2에서 나타난 것과 같은 직사각형의 모양은 직사각형의 디스플레이 기판을 타일링할 목적에서 가장 효율적인 모양이다. 랜드부(18)의 노출된 표면(14)는 반도체 웨이퍼(10)의 결합된 표면이 될 것이다.
반도체 부분(16)이 랜드부(18)의 형성을 위하여 제거되고 나면, 웨이퍼(10)는 청결하게되고, 랜드부(18)의 표면(14)는 유리 기판(22)의 결합된 표면(24)와 근접하게, 실질적으로 평행하게 위치한다. 유리 기판(22)의 표면(24) 및 랜드부(18) 의 표면(14) 사이의 약간의 근소한 각, 예를들어 1-2 도에 이르는,이 있을 수 있는 것을 고려하여, 상기 표면은 완벽하게 평행한 것 및 근소하게 각진 겅우 모두를 포함하는 "실질적으로 평행한"으로 설명된다. "실질적으로 평행한"이란 말은 또한 표면의 하나 이상 또는 분리 영역이 완벽하게 평면이 아닌 것도 포함한다.
SOI 구조가 예를들어 원형 웨이퍼의 반지름 방향에서 예를들어 상기 반도체 재료와 상기 유리 기판 사이의 경계에서 균일한 결합 강도와 같은 균일한 성질을 가지는 것을 확보하기 위하여, 외부 표면(14),(24) 및 분리 영역(12)의 평행으로부터의 변형은 바람직하게는 최소화로 유지된다.
기판(22)는 바람직하게는 산화유리 또는 산화 유리-세라믹을 포함한다. 비록 요구되지 않는다고 하더라도, 여기에서 설명된 구체예는 1000 ℃ 이하의 스트레인(strain) 포인트를 보이는 산화 유리 또는 유리-세라믹을 포함한다. 유리 제조 기술에서 전통적인 것으로서, 스트레인 포인트는 유리 또는 유리-세라믹이 1014.6 poise (1013.6 Pa.s)의 점도를 가질때의 온도이다. 산화 유리 및 산화 유리-세라믹 사이에서, 상기 유리는 현재 전형적으로 쉽게 제조할 수 있고 따라서 더 크고 비싸지 않게 제조할 수 있어 바람직하다.
도 3에서 보이듯이, 기판(22)는 바람직하게는 0.1 mm 내지 10 mm 범위, 가장 바람직하게는 0.5 mm 내지 1 mm의 두께 D를 갖는다. SOI 구조의 몇가지 적용에서, 1 마이크론 이상의 두께를 갖는 절연층이 실리콘/실리콘 디옥사이드/실리콘 구성을 갖는 표준 SOI 구조가 높은 빈도로 조작되는 경우에 발생하는 플라스틱 캐패시티브 효과(plastic capacitive effect)를 피하기 위하여 요구된다. 과거에는, 이러한 두께를 갖도록하는 것이 어려웠다. 본발명에 따르면, 1 마이크론 이상의 두께의 절연층을 갖는 SOI 구조는 이미 간단하게 1 마이크론 이상의 두께를 가지는 기판(22)의 사용으로 달성된다. 상기 기판(22)의 두께에서 바람직한 하한은 1 마이크론이다.
일반적인 경우, 기판(22)는 본 발명의 공정 단계뿐 아니라 그다음의 SOI구조에서 수행되는 공정동안 반도체 웨이퍼(10)을 지지하기 위하여 충분한 두께를 갖는 것이 필요하다. 비록 기판(22)의 두께에 대한 이론상의 상한은 없다하더라도, 지지 기능을 위하여 요구되는 또는 최종 SOI 구조를 위하여 요구되는 것을 넘어선 두께는 기판의 두께가 클수록 동일한 전압 차이가 적용된 공정동안 상기 기판 내에서 전기장 세기가 낮아지기 때문에 일반적으로 바람직하지 않다.
산화 유리 또는 산화 유리-세라믹은 바람직하게는 실리카를 기초로한(silica-based) 것이다. 그러므로, 산화유리 또는 산화 유리-세라믹에서의 SiO2의 몰 퍼센트는 바람직하게는 30 몰%보다 더 크고, 가장 바람직하게는 40 몰%보다 더 크다. 유리-세라믹의 경우, 결정 상태(crystalline phase)가 뮬라이트(mullite), 코디어라이트(cordierite), 아노디트(anorthite), 스피넬(spinel), 또는 다른 유리-세라믹의 기술분야에 알려진 결정 상태일 수 있다. 상기 유리-세라믹의 유리 상태는 결합 공정동안 반도체 웨이퍼와 유리 기판 사이의 경계로부터 양이온이 이동하도록 하기위하여 충분하여야 한다.
실리카를 기초로 하지않은 유리 및 유리-세라믹은 본 발명의 실행에 사용될 수 있다.그러나 높은 비용 및/또는 열등한 수행 특성때문에 일반적으로 덜 바람직하다. 비슷하게, 몇몇의 적용에서, 예를들어 실리카를 기초로하지않은 반도체 재료가 사용된 SOI 구조에서, 예를들어, 비산화 유리와 같은 산화물을 기초로하지 않는 기판(22)이 바람직할 수 있다. 그러나 일반적으로 이것들의 높은 비용때문에 바람직하지 않다.
예를들어 디스플레이의 적용과 같은 일정한 적용의 경우, 유리 또는 유리-세라믹은 바람직하게는 가시광선, UV에 까까운, 및/또는 IR의 파장의 범위에서 투명하다. 예를들어 유리 또는 유리-세라믹은 바람직하게는 350 nm 내지 2마이크론의 파장의 범위에서 투명하다.
기판(22)의 상기 유리 또는 유리-세라믹은 유리 제조 분야에서 알려진 다양한 기술에서 사용되는 전통적인 원자재로부터 생산될 수 있다. 산화 유리 또는 산화 유리-세라믹은 일정 이상의 결합 공정동안 기판(22)안에서 전기장이 적용된 방향, 다시말해서 표면(24)에서 멀어지고 표면(30)을 향한 방향으로 움직이는 양이온을 포함한다. 알칼리 이온, 예를들어, Li+1, Na+1, 및/또는 K+1 이온은 예를들어, 알칼리-토류(alkaline-earth) 이온과 같은 산화 유리 및 산화 유리-세라믹에서 전형적으로 사용되는 양이온의 다른 타입보다 일반적으로 높은 이동성을 가지기때문에 이러한 목적을 위한 적합한 양이온이다. 그러나, 예를들어 단지 알칼리 토류 이온만을 갖는 산화 유리 및 산화 유리-세라믹과 같이 알칼리 이온 외의 양이온을 갖는 산화 유리 및 산화 유리-세라믹은 본 발명의 실시에 사용될 수 있다. 알칼리 및 알 칼리-토류 이온의 농도는 대표적인 농도가 산화물을 기초로 0.1 내지 40 중량%인 것처럼 넓은 범위에 걸쳐 다양하다. 바람직한 알칼리 및 알칼리-토류 이온의 농도는 알칼리 이온의 경우에 산화물을 기초로 0.1 내지 10 중량%이고, 알칼리-토류 이온의 경우 산화물을 기초로 0 내지 25 중량%이다.
비록 단일 유리 또는 유리-세라믹을 포함하는 기판(22)이 바람직하지만, 필요에 따라 라미네이트(laminated) 구조가 사용될 수도 있다. 라미네이트 구조가 사용되는 경우, 반도체 웨이퍼와 가까운 라미네이트의 층은 단일 유리 또는 유리-세라믹을 포함하는 기판(22)에 대하여 여기서 설명된 성질을 가져야한다. 반도체 웨이퍼(10)로부터 더 먼 층 또한 이러한 성질을 가지는 것이 바람직하나, 이것들은 직접적으로 웨이퍼(10)의 반도체 재료와 상호작용을 하지 않으므로 완화된 성질을 가질 수 도 있다. 후자의 경우, 상기 기판(22)은 기판(22)에 대하여 상술된 성질을 더이상 만족시키지 않을때 끝나는 것으로 간주된다.
이와 동일선 상에서, 반도체 웨이퍼(10) 및 유리 기판(22) 둘 중 하나 또는 양쪽 모두는 예를들어 반도체위의 산화층과 같은 외부 표면의 일부 또는 전부에 걸쳐 표면 층을 포함할 수 있다. 반도체 웨이퍼(10)의 표면 및/또는 기판(22)의 표면(24)에 존재하는 경우, 표면층은 웨이퍼(10) 및 기판(22) 사이의 강한 결합의 형성을 방해하는 구성(composition) 및/또는 두께를 가지지 않아야 한다. 특히, 100 나노미터 이상의 두께를 갖는 반도체 웨이퍼 위의 산화층은 유리 또는 유리-세라믹 기판과 약한 결합 또는 결합이 되지 않도록 할 수 있다.
비록 실시의 어떤 특별한 이론에 의하여 강제도는 것을 원치 않지만, 큰 두 께를 갖는 산화층은 전류 흐름의 높은 저항을 제공하고 그러므로 요구되는 강한 결합을 제공한다고 생각되는 반도체 웨이퍼(10) 및 기판(22) 사이의 접점에서 전기-타입(electrolysis-type) 반응을 감소시킨다고 생각된다. 따라서, 산화층은 반도체 웨이퍼(10)의 결합 표면에 존재할때, 우선 절연층에 마주하는 패시베이션(passivation)층으로서 기능하여야 한다. 마찬가지로, 기판(22)의 결합표면(24)위에 형성된 어떠한 산화층은 전류 흐름을 방해하지 않아야 하고, 따라서 전형적으로(그리고 바람직하게는) 약 100 나노미터이하의 두께를 가져야 한다. 표면 층이 반도체 웨이퍼(10) 및/또는 기판(22)의 결합 표면위에 존재하는 경우, 이들은 최종 SOI 구조에서 반도체 웨이퍼(10) 및 기판(22) 사이의 중간층을 형성한다.
일정 웨이퍼/기판 조합에서, 수소 농초를 줄이기위한 반도체 웨이퍼(10)의 결합 표면(14)의 전처리(pretreatment)는 기판(22)에 반도체 웨이퍼(10)의 랜드부(18)의 결합을 달성하는데 장점이 발견된다. 특히, 이러한 수소 농도의 감소는 수소 이온이 주입된 실리콘 웨이퍼로부터 예를들어 액정 디스플리이의 제조에 사용되는 코닝 인코포레이티드 유리 조합 No. 1737 또는 코닝 인코포레이티드 유리 조합 No. EAGLE 2000TM으로 만들어진 것과 같은 알칼리-토류 이온을 포함하는 유리 기판으로의 실리콘 필림의 이동에서 특별한 중요성을 갖는 것을 알아냈다. 수소 농도의 감소는 또한 예를들어 850 ℃ 내지 900 ℃ 범위와 같이 무선 및 다른 전기 어플리케이션에서 RF의 적용을 위하여 필요하다고 생각되는 높은 스트레인 포인트를 갖는 유리 및 유리 세라믹에서 장점을 갖는 것으로 여겨진다.
특히, 주입된 실리콘 웨이퍼의 표면이 높은 수소 농도를 갖는 것은 수소 이온의 주입이후에 발견된다. 예를들어 높은 수소 이온 농도를 갖는다. Si표면에서 수소 터미네이션(termination)은 결합 공정을 억제하고 따라서 Si 층의 효과적인 앞서말한 타입의 유리 기판으로의 이동을 얻기위하여 적당한 산화 처리의 사용에 의하여 주입된 Si 웨이퍼 표면에서 상기 수소 농도의 감소가 필요하다는 것이 발견된다. 수소 농도의 감소는 주입된 실리콘 웨이퍼를 더 친수성으로 만드는 결과를 초래하고, 전압 및 열의 작용동안 결합이 일어나도록 한다. 공정동안 형성된 강한 결합은 마더 웨이퍼(mother wafer)로부터의 Si 필름의 균일한 분리를 허용한다.
정량적으로, 수소 감소 처리의 부재의 경우 단지 유리 기판의 약 10%가 Si 필름으로 덮히고 심지어 덮힌 영역에서 Si 필름이 균일하지 않은 경향을 보이는 것이 발견된다. 그러나 수소 농도가 Si의 표면에서 산화 처리에의하여 감소될때, 균일한 Si 필름이 유리 기판 전체 표면에 접착된다.
주입된 웨이퍼 표면의 수소 농도의 감소를 위하여 다양한 접근이 사용될 수 있다.바람직한 접근은 산소 플라즈마를 이용한 웨이퍼의 처리, 과산화 수소, 과산화 수소 및 암모니아, 과산화 수소 및 산에 따른 과산화 수소 및 암모니아, 또는 이들 공정의 조합을 이용한 처리와 같은 표면의 마일드(mild) 산화 처리와 관련된다. 산소 플라즈마를 이용한 처리가 특히, 상업적 설정에서 바람직하다. 비록 일정의 특별한 작동 이론에 의하여 제한되는 것을 원치 않지만, 이러한 처리동안 실리콘 웨이퍼 표면을 친수성으로 만드는 수소 터미네이트된 표면 그룹이 히드록실 그룹(hydroxyl groups)으로 산화된다고 여겨진다. 상기의 처리는 산소 플라즈마의 경 우 상온에서, 암모니아 + 과산화물 또는 산 + 과산화물 처리에 이은 암모니아 + 과산화물의 경우는 25 내지 100 ℃ 사이의 온도에서 실행되는 것이 바람직하다.
비록 앞의 논의는 실리콘 웨이퍼에 관한 것이었지만, 수소 농도의 감소가 실리콘 이외의 반도체 재료를 포함하는 수소 주입 반도체 웨이퍼의 경우에도 장점을 가진다고 여겨진다.
도 3-4에서, 반도체 웨이퍼(10) 및 기판(18)이 그들의 접촉 표면(14) 및 (24)와 각각 접촉하는 본 발명의 공정을 나타낸다. 본 발명의 하나의 구체예에서, 상기에 설명된 것처럼 웨이퍼(10)는 표면(14)를 표면(24)와 근접하고 실질적으로 평행하게 기판(22)위에 약간 부유(suspended)시킨다.
웨이퍼(10)는 예를들어 엣지 제한장치 또는 장치들(25)(edge retainers)을 사용하여 웨이퍼(10)의 엣지를 지지 시킴으로써 부유된다. 예를들어, 4개의 엣지 제한장치(25)는 상기 웨이퍼 엣지의 기본적인 포인트에서 사용되고 위치한다. 즉, 상기 웨이퍼의 주변에 동일한 각도로(예를들어 0°, 90°, 180° 및 270°) 분리되어 위치한다. 비록 분리된 제한장치가 도 3에서 나타나지만, 제한장치(25)는 웨이퍼(10)의 주위를 둘러싸는 클램핑 메카니즘일 수 있다. 알려진 것처럼 적절한 다양한 다른 배치 및 메카니즘이 웨이퍼 엣지를 기판(22)의 표면(24)에 대하여 고정된 위치에 있도록 확보 및/또는 제한하기 위해 사용될 수 있다. 압축 전의 표면(14) 및 표면(24) 사이의 분리는 클 필요가 없고, 몇몇의 구체예에서는 약 10 ㎛보다 더 작다. 히터(26)는 랜드부(18)의 표면(14)가 기판(22)의 표면(24)에 접촉도록 웨이퍼(10)의 후면(28)에 압축된다. 히터/전극(26)이 랜드부(18)를 기판(22)대하여 압 축시키는 동안 기판(22)의 랜드부(18)와 동일한 크기 및 모양을 갖는 것과 랜드부(18)에 정밀하게 정렬시키는 것이 바람직하다.
본 발명에 따른 바람직한 구체예에서, 반도체 웨이퍼(10) 및 기판(22)은 예를들어 후면(28) 및 (30)이 각각 T1 및 T2이 되기 위하여 가열되는 것처럼 접촉전에 가열될 수 있다. 이러한 방법으로, 반도체 웨이퍼(10) 및 기판(22) 사이의 차이가 나는 팽창은 결합 공정동안 피해질 수 있다. 기존의 방식과 다르게, 반도체 웨이퍼(10) 및 기판(22)은 접촉 전에 가열되지 않은 채로 둘 수 있으나, 표면(14) 및(24)의 접촉에 의한 결합 이후 및 반도체 웨이퍼(10) 및 기판(22) 사이의 전압 적용의 시작 전, 및/또는 실질적 결합이 일어나기 전의 전압의 작용동안에 가열될 수 있다. 예열이 수행될때, 결합 표면은 반도체 웨이퍼 및 기판(22)의 원하는 온도에 도달하게되면 제거되는 스페이서(spacers)에 의하여 분리될 수 있다.
결합(나타나지 않은)의 수행을 위한 공정 챔버(chamber)는 다양한 배열을 가질 수 있다. 실험의 목적을 위하여, Suss Microtec of Munich, Germany에의해 판매되는 타입의 본더(bonder)가 공정 챔버로서 사용될 수 있다. 비록 다수의 웨이퍼/기판 조립(assemblies)의 동시적인 공정이 가능한 장치가 일반적으로 바람직하지만, 동일한 장치가 상업적 적용을 위하여 사용될 수 있다.
본 발명이 보통의 온도, 압력, 전기장 세기, 및 진공 수준보다 낮은 수준에서 사용되므로, 요구 조건을 만족시키기 위한 공정 챔버의 필요성이 요구되지 않는다. 이것은 본 발명의 다른 중요한 장점이다. 다시말해서, 본 발명은 상대적으로 비싸지 않고 넓은 범위에서 이용가능한 또는 일반적인 적용을 위하여 쉽게 제작되는 장치를 사용하여 실행 가능하다는 것이다.
결합 공정(예를들어 화살표(32)에 의해 나타나는 전압, 압력 및 온도의 적용)은 반도체 웨이퍼 결합 표면(14) 및 기판 결합 표면(24)가 서로 결합하기위한 충분한 시간동안 수행된다. 예를들어, 결합은 45 내지 90분 사이의 기간동안 수행된다. 짧은 시간동안의 기간은, 물론, 일반적으로 바람직하고(예를들어 30 분 이하의 시간), 상업적인 설정에서 반도체 웨이퍼(10) 및 기판(22)의 결합을 위해 요구되는 시간이 기판의 재료, 공정의 온도, 및 적용되는 전압을 통하여 5 내지 15분의 기간 또는 그 이하로 감소될 수 있다.
상기 웨이퍼와 기판의 결합은 결합이 일어나는 챔버 안에서 보통의 진공 상태 아래서 수행되는 것이 바람직하다. 바람직하게는, 상기 챔버 내의 압력은 1 밀리바 이하, 가장 바람직하게는 10-3 밀리바 이하이다. 선택적으로, 결합 공정은 아르곤, 헬륨, 또는 기타 이와 같은 것들과 같은 불활성 분위기에서 수행될 수 있다.
상기에 설명되고 도 3에서 나타난 것처럼, 결합은 V1 > V2 및 바람직하게는 T1 < T2, 여기서 V1 및 T1은 각각 표면(28)에서의 전압 및 온도이고, V2 및 T2는 각각 표면(30)에서의 전압과 온도이다.
V1 및 V2는 바람직하게는 다음의 관계를 만족한다:
100 volts/cm ≤ (V1 -V2)/D ≤40 kilovolts/cm,
여기서 D는 결합동안의 표면(28),(30) 사이의 거리이다. 바람직한 (V1 -V2)/D 비의 값은 5-20KV/cm이다.
T1 및 T2는 바람직하게는 다음의 관계를 만족한다:
Ts - 350 ≤ T1 ≤ Ts + 350; 및
Ts - 350 ≤T2 ≤ Ts + 350;
여기서 Ts는 산화 유리 또는 산화 유리-세라믹의 스트레인 포인드이고, Ts, T1, 및 T2는 섭씨의 단위이다. 상기에서 설명된 것처럼, Ts는 1000 ℃ 이하, 및 800 ℃ 이하일 수 있고, 또한 700 ℃ 이하일 수 있다.
전형적으로, 만일 원하는 경우에 비록 더 높거나 더 낮은 온도가 사용될수 있다하더라도, T1 및 T2 모두는 300 ℃ 이상 및 800 ℃ 이하일 수 있다. 이 범위 내에서, 예를들어 Corning Incorporated Glass Composition Nos. 7070 및 7740와 같은 유리를 위한 450 ℃ 근처의 온도와 같이 더 낮은 온도가 일반적으로 바람직하다.
반도체 웨이퍼(10) 및 기판(22)의 결합을 달성하기 위한 그들의 역할에 덧붙여서, 상기 언급된 것처럼, 장력에 대응하여 T2는 본 발명의 바람직한 구체예에서, 기판(22)이 분리 영역(12)에서 약해진 웨이퍼(10)및 반도체 필름이 압축된 SOI 구조를 제공하기위한 웨이퍼(10)보다 더 확장 냉각된 첫번째 및 두번째 기판의 다른 제한을 제공하기 위하여 선택된다. 전형적 및 바람직하게, T2는 T1보다 크고, T1 및 T2는 일반적으로 다음의 관계를 만족한다:
5 ℃ ≤ T2 - T1 ≤ 150 ℃,
그리고 바람직하게는 다음의 관계를 만족한다:
10 ℃ ≤ T2 - T1 ≤ 150 ℃.
또한, 웨이퍼(10) 및 기판(22)의 온도에 따른 팽창의 계수 및 선택된 온도 차이는 바람직하게는 다음의 관계 하나 이상, 가장 바람직하게는 다음의 관계 모두를 만족한다:
CTE1 - 20x10-7/℃ ≤ CTE2 ≤ CTE1 + 20x10-7/℃ ; 및/또는
(T2 - T1)·|CTE2 -CTE1| ≤ 30 x 10-5, T2 > T1;
여기서 CTE1는 실질적으로 단일 결정 반도체 재료의 온도에 따른 팽창의 0 ℃의 계수이고, CTE2는 산화 유리 또는 산화 유리-세라믹의 0-300 ℃의 계수이다. 이러한 관계의 적용에서, 산화 유리 또는 산화 유리-세라믹( 다시말해, CTE2)의 0-300 ℃의 CTE는 다음의 관계식을 만족하는 것이 바람직하다:
5x10-7/℃ ≤ CTE2 ≤ 75x10-7/℃.
표면(14) 및 (24)의 결합 이후에, 결합된 반도체 웨이퍼(10) 및 기판(22)은 냉각되고, 예를들어 상온으로, 그리고 랜드부(18)는 웨이퍼(10)의 잔여물 다시말해서 부분(34)으로부터 분리된다. 냉각동안 발생한 분리 영역(12)의 약화때문에, 분리는 랜드부(18) 및 기판(22) 사이의 결합의 방해 또는 랜드부(18) 또는 기판(22)의 손상없이 수행될 수 있다. 많은 경우에, 상기 분리는 단지 냉각동안 랜드부(18)가 웨이퍼 부분(34)로부터 완전히 자유롭게 될수 있는 것에의해 웨이퍼의 후면(28)에 작용하는 힘으로부터 벗어나는 것과 관련된다. 웨이퍼(10)가 실질직으로 강성이며(rigid) 탄력성이 있기때문에, 엣지를 제한하는 것 및 후면에 작용하는 힘에 의하여 웨이퍼(10)에 만들어진 굴곡은 또한 탄력적인 복원력을 만든다. 상기 웨이퍼(10)의 후면에 작용하는 힘이 제거될때, 복원력은 웨이퍼(10)의 남겨진 부분으로부터 랜드부(18)를 분리하기 위해 충분할 수 있다. 몇몇의 경우에, 매끄러운 물체로부터 가정용 플라스틱 랩(wrap)이 제거되기위해 사용되는 것과 같은 약간의 박리는 두 부분(18, 34)의 분리를 위한 냉각의 마지막에 행해질 수 있으나, 이 이상은 웨이퍼(10) 및 기판(22)의 수축의 차이 및 분리 영역의 약화를 일으키는 것때문에 필요치 않다.
웨이퍼 부분(34)로부터 랜드부(18)의 분리는 전형적으로 랜드부(18)의 끝에 있는 분리 영역(12)의 부분 및 웨이퍼 부분(34)의 남겨진 것의 끝부분에 위치한 부분에서 일어난다.
공정 조건 및 최종 용도에 의존하여, 랜드부(18)의 노출된 외부 표면 및 이러한 분리에 의하여 만들어진 웨이퍼 부분(34)은, 다시말해서 박리 표면은, 사용 전에 예를들어 폴리싱, 에칭, 도핑(dopoing), 기타와 같은 이어지는 처리가 필요한 또는 필요할 수 있는것으로서 사용가능할 수 있다. 예를들어, 전체 공정의 반복에서 도너(donor) 웨이퍼로서 재사용 전에, 웨이퍼 부분(34)의 박리된 표면은 새로운 기판과 결합을 위해 충분히 매끄러운 표면의 제공을 위하여 전통적인 접촉 연마(polishing)(예를들어 화학적 기계적 폴리싱)이 수행될 수 있다. 이러한 폴리싱 또는 다른 표면 처리는 또한 얇은 필름 트랜지스터 또는 다른 전기 장치의 제조에 사용되기 전에 결합된 랜드부(18)의 박리된 표면에 사용될 수 있다.
비록 일반적으로 바람직하진 않지만, 부분적인 웨이퍼(10) 및 기판(22)의 냉각 및 그 이후의 예를들어 웨이퍼 및 기판이 높여진 온도, 전기장 및 적용된 압력 처리를 유지하는 동안 웨이퍼(10) 및 기판(22)의 서로에 대한 비틀림과 같은 분리 힘의 적용을 생각할 수 있다. 이러한 분리는 예를들어 결합 공정을 통하여 부분에서 시작될 수 있다.
상기 언급된 설명된 것처럼, 랜드부(18)가 웨이퍼(10)의 남겨진 부분으로부터 분리되면, 결과로 생긴 SOI 구조, 다시말해서 랜드부(18) 및 접착된 기판(22)은 구조의 의도된 사용에 이용하기위한 것으로서 추가적인 공정이 더 수행될 수 있다. 특히, 결합된 부분(18)의 노출된 박리 표면은 예를들어 일정의 거칠기 또는 분리 공정으로부터의 도드라진 다른 결함의 제거를 위한 처리를 할 수 있다. 비슷하게, 웨이퍼 부분(34)의 노출된 박리 표면은 예를들어 새로운(약간 더 얇은) 웨이퍼로서의 이어지는 사용을 위하여 처리될 수 있다.
당업자에 의하여 상기에 설명된 공정이 여러번 반복될 수 있는 것은 명백하다. 즉, 반도체 웨이퍼에 이온이 주입되고, 웨이퍼의 부분이 융기부를 남기고 제거 되고, 압력, 전압 및 열이 적용되는 동안 상기 융기부가 이후에 웨이퍼의 엣지가 제한됨 및 융기부와 기판의 접촉을 위한 웨이퍼의 후면을 누르는 것에 의하여 기판과 결합되고, 이후에 이온 주입에 의하여 생긴 결함 바운더리를 따라 웨이퍼가 분리된다. 상기 웨이퍼는 그리고나서 박리된 표면의 웨이퍼 폴리싱, 다시 웨이퍼에 이온 주입, 및 전과 같은 공정에 의하여 재사용될 수 있다. 그러므로, 본 발명은 상기에 설명된 것 및 도 4에서 잘 나타나있는 것처럼 기판(22)의 표면을 덮어 사용할 수 있다. 비록 도 4는 미리 결합된 반도체 필름(36) 및 새롭게 결합된 반도체 필름의 간격을 크게 보여주지만, 이 거리는 단지 명확히하기위함이다. 실행에서 각각의 기판에 결합되고 기판에 박리된 반도체 필름의 부분이 피스들 사이의 간격이 최소화하기 위하여 앞선 반도체 필름 피스(예를들어 도 4에서 묘사된 필름(36))에 근접하게 일치시키는 것이 바람직하다. 또한, 하나의 기판은 실리콘 필름 피스로 덮히고, 실리콘 필름의 표면은 만일 원한다면 부드러움 및/또는 필름의 두께를 확보하기위하여 마모될수 있다. 만일 필요하다면, 간격은 전통적인 방법에 따라 폴리싱 전에 채워질 수 있다.
상기 설명된 본 발명의 구체예, 특히 "바람직한" 구체예는 단지 본 발명의 원리의 이해를 명확하게 하기위하여 설명한 단지 실행의 가능한 예일 뿐이라는 것이 강조된다. 많은 변형 및 변경이 본 발명의 사상 및 원리를 벗어나지 않고 본 발명의 상기 설명된 본 발명의 구체예에서 만들어 질 수 있다. 모든 이러한 변경 및 변형은 여기의 공개 및 본 발명의 범위에 포함되고,청구항에 의하여 보호된다.

Claims (19)

  1. 원형 반도체 웨이퍼(10)를 준비하는 단계;
    반도체 웨이퍼에 이온을 주입하는 단계;
    원형 웨이퍼 위에 융기된 직사각형의 웨이퍼부(18)를 형성하기 위하여 상기 원형 반도체 웨이퍼(10)의 일부(16)를 제거하는 단계;
    기판(22)에 상기 웨이퍼(10)의 융기된 직사각형의 웨이퍼부(18)을 결합하는 단계; 및
    상기 기판 위에 반도체 필름을 형성하기 위하여 상기 원형 웨이퍼(10)로부터 상기 융기된 직사각형의 웨이퍼부(18)를 분리시키는 단계;
    를 포함하는 기판(22) 위에 반도체 필름(36)을 형성하는 방법.
  2. 청구항 1에 있어서, 상기 결합 단계는 원형 웨이퍼의 엣지(edge)를 제한하는 단계(restraining) 및 상기 융기된 직사각형의 웨이퍼부(18)를 상기 기판과 접촉되게 압축시키는 단계를 포함하는 것을 특징으로 하는 반도체 필름을 형성하는 방법.
  3. 청구항 2에 있어서, 상기 제한 단계는 상기 원형 웨이퍼(10)의 주변(circumference)에 대하여 동일한 각도의 간격에서 상기 원형 웨이퍼 엣지를 제한하는 단계를 포함하는 것을 특징으로 하는 반도체 필름을 형성하는 방법.
  4. 청구항 1에 있어서, 상기 결합은 양극 결합(anodic bond)인 것을 특징으로 하는 반도체 필름을 형성하는 방법.
  5. 원형 반도체 웨이퍼(10) 내에 분리 영역(12)을 형성시키는 단계;
    융기된 직사각형의 웨이퍼부(18)를 형성하기 위하여 상기 원형 반도체 웨이퍼(10)의 일부(16)를 제거하는 단계;
    상기 융기된 직사각형의 웨이퍼부(18)를 유리 기판(22)에 양극적으로 결합(anodically bonding)시키는 단계; 및
    상기 원형 웨이퍼(10)으로부터 융기된 직사각형의 웨이퍼부(18)을 분리하는 단계;
    를 포함하고, 상기 결합 단계는 상기 원형 웨이퍼의 엣지를 제한하는 단계 및 상기 융기된 직사각형의 웨이퍼부를 상기 기판(22)에 접촉되도록 압축시키는 단계를 포함하는 것을 특징으로 하는 유리 기판(22)위에 반도체 필름을 형성하는 방법.
  6. 청구항 5에 있어서, 상기 방법은 상기 원형 웨이퍼(10) 및 상기 기판(22)을 결합 전에 가열하는 단계를 더 포함하는 것을 특징으로 하는 유리 기판(22)위에 반도체 필름을 형성하는 방법.
  7. 청구항 5에 있어서, 상기 원형 반도체 웨이퍼(10)는 실리콘을 포함하는 것을 특징으로 하는 유리 기판(22)위에 반도체 필름을 형성하는 방법.
  8. 청구항 5에 있어서, 상기 제거 단계는 포토-리소그래피(photo-lithography), 부균열(sub-aperture)의 결정적이고 선택적인 연마(polishing), 및 플라즈마 보조화학적 에칭에 의한 부균열의 기계가공(machining)으로 이루어진 그룹에서 선택된 방법을 포함하는 것을 특징으로 하는 유리 기판(22)위에 반도체 필름을 형성하는 방법.
  9. 청구항 5에 있어서, 상기 분리 영역의 형성 단계는 수소, 헬륨, 붕소, 및 이들의 혼합물로 이루어진 그룹으로부터 선택된 이온의 주입을 포함하는 것을 특징으로 하는 유리 기판(22)위에 반도체 필름을 형성하는 방법.
  10. 청구항 5에 있어서, 상기 방법은 상기 기판(22)을 다수의 반도체 필름(36)으로 타일링(tiling)하는 것을 더 포함하는 것을 특징으로 하는 유리 기판(22)위에 반도체 필름을 형성하는 방법.
  11. 청구항 5의 방법에 의하여 만들어진 반도체 또는 절연체 구조.
  12. a. 하나 이상의 실질적으로 평면인 첫번째 표면(14) 및 첫번째 표면과 마주 보는 두번째 기판(28)을 포함하는 원형 반도체(10)를 준비하는 단계;
    b. 이온 주입에 의하여 상기 원형 웨이퍼의 첫번째 표면으로부터 소정의 깊이에서 상기 원형 웨이퍼 안에 결함 경계(defect boundary)를 형성하는 단계;
    c. 융기된 직사각형의 웨이퍼부(18)가 형성되도록 상기 원형 웨이퍼로부터 물질을 제거하는 단계;
    d. 표면(14)이 기판의 표면과 실질적으로 평행하도록 융기된 직사각형의 웨이퍼부(18)을 평면 기판(22) 상에 위치시키는 단계;
    e. 상기 원형 웨이퍼의 엣지를 제한하는 단계;
    f. 융기된 직사각형의 웨이퍼부(18)를 상기 기판과 접촉시키는 단계;
    g. 상기 융기된 직사각형의 웨이퍼부(18)를 상기 기판(22)에 양극적인 결합에 의해 결합시키는 단계; 및
    h. 상기 웨이퍼의 상기 직사각형의 웨이퍼부(18)를 상기 원형 웨이퍼(10)로부터 결함 경계(12)에 따라 분리하여 상기 기판(22) 위에 반도체 층(36)을 형성시키는 단계;
    을 포함하는 SOI 구조를 형성하기 위한 방법.
  13. 청구항 12에 있어서, 상기 반도체는 실리콘을 포함하는 것을 특징으로 하는 SOI 구조를 형성하기 위한 방법.
  14. 청구항 12에 있어서, 상기 기판(22)은 유리 또는 유리-세라믹인 것을 특징으 로 하는 SOI 구조를 형성하기 위한 방법.
  15. 청구항 12에 있어서, 상기 기판(22)을 다수의 반도체 층(36)으로 타일링(tile)을 위하여 단계 b부터 단계 h까지를 반복하는 것을 더 포함하는 것을 특징으로 하는 SOI 구조를 형성하기 위한 방법.
  16. 청구항 15에 있어서, 단계 b부터 단계 h까지의 반복 전에 상기 원형 웨이퍼의 첫번째 표면(14)을 연마하는 단계를 더 포함하는 것을 특징으로 하는 SOI 구조를 형성하기 위한 방법.
  17. 청구항 15에 있어서, 상기 다수의 반도체 층(36)을 연마하는 것을 더 포함하는 것을 특징으로 하는 SOI 구조를 형성하기 위한 방법.
  18. 청구항 12에 있어서, 상기 제한 단계는 상기 원형 웨이퍼 주변(circumference)에 대하여 동일한 각도의 간격에서 원형 웨이퍼 엣지를 제한하는 단계를 포함하는 것을 특징으로 하는 SOI 구조를 형성하기 위한 방법.
  19. 청구항 12의 방법에 의하여 만들어진 절연체 구조 위의 반도체.
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