KR101441702B1 - 고순도 이온 샤워를 이용한 ｓｏｉ 구조의 제조 - Google Patents
고순도 이온 샤워를 이용한 ｓｏｉ 구조의 제조 Download PDFInfo
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Abstract
정제된 이온 샤워를 이용하여 이온을 도너 기판에 주입하여 SOI 및 SOG 구조를 만드는 방법이다. 상기 정제된 이온 샤워는 박리 필름에 손상을 최소화하면서 적절하고, 효율적이고, 낮은 비용 및 효과적인 이온 주입을 제공한다.
SOI, SOG, SiOI
Description
본 발명은 반도체-온-절연체(semiconductor-on-insulator, "SOI")구조를 만들기 위한 공정에 관한 것이다. 특히, 본 발명은 고순도 이온 샤워 주입법을 이용하여 SOI 구조를 만드는 공정에 관한 것이다. 본 발명은 예를들어 실리콘-온-절연체 구조와 같은 반도체-온-절연체 구조, 실리콘-온-유리 구조와 같은 반도체-온-유리 구조의 제조에 유용하고, 반도체 장치와 관련된다.
여기에 사용되는 것으로서, 약어 "SiOI"는 실리콘-온-절연체를 의미한다. 약어 "SOI"는 일반적으로 SiOI를 포함하나 이에 제한되지 않는 절연기판 상의 반도체를 의미한다. 약어 "SiOG"는 실리콘-온-유리를 의미한다. 약어 "SOG"는 일반적으로 SiOG를 포함하나 이에 제한되지 않는 반도체-온-유리를 의미한다. SOG는 반도체-온-세라믹 및 반도체-온-유리세라믹 구조를 포함하는 의미이다. 마찬가지로, SiOG는 실리콘-온-세라믹 및 실리콘-온-유리세라믹 구조를 포함하는 의미이다.
SiOI 기술은 액티브 매트릭스 디스플레이와 같은 고성능 박막(thin film) 트랜지스터, 태양 전지, 및 디스플레이에서 중요성이 중가하고 있다. 상기 SiOI 웨이퍼는 전형적으로 절연체 물질 상에 일반적으로 0.1-0.3 마이크론 두께의, 단 일정 경우에서는 5 마이크론의 두께의 실질적인 단결정 실리콘의 박막으로 이루어진다.
SiOI 웨이퍼를 얻기 위한 다양한 방법은 격자와 일치된 기판 상의 Si의 에피텍셜(epitaxial) 성장을 포함한다: 단결정 웨이퍼를 그 위에서 SiO2의 산화층이 성장된 다른 실리콘 웨이퍼와 결합하고, 예를들어, 웨이퍼 상단을 0.1 내지 0.3 마이크론의 층으로 연마 또는 에칭하는 단계; 또는 수소나 산소 이온이 주입되는 이온 주입 방법으로써, 산소이온 주입의 경우, Si으 로 덮인 실리콘 웨이퍼에 있는 매립되어 있는(buried) 산화층을 형성하고, 수소 이 온 주입의 경우, 산화층을 가진 또 다른 Si 웨이퍼를 접합을 위한 실리콘 웨이퍼로 부터 박막의 Si층을 분리(박리)시키기 위해 주입된다. 상기 3가지 접근 중, 이온 주입에 기초한 접근이 더 실질적으로 상업적인 거으로 알려져있다. 특히, 수소 이온 주입법은 산소 주입 공정보다 요구되는 주입 에너지가 산소 이온 주입의 경우보다 50%가 적고, 요구되는 첨가량이 20배 가량 적다.
수소 이온 주입법에 의한 박리는 예를들어, 비스터 등의 "Ranges of the 0.3-2 KeV H+ and 0.2-2 KeV H2+ Ions in Si and Ge," Radiation Effects, 1982, 59:199-202에서 최초로 생각되었고, Michel Bruel에 의하여 더 논의되었다. 이는 Bruel의 미국 특허 등록 제5,374,564; M. Bruel의 Electronic Lett., 31, 1995, 1201-02; 및 L. Dicioccio, Y. Letiec, F. Letertre, C. Jaussad 및 M. Bruel의 Electronic Lett., 32, 1996, 1144-45에 나타나있다.
상기 수소이온 주입법은 전형적으로 다음의 단계로 이루어진다. 열 산화물 층(thermal oxide layer)이 단결정 실리콘 웨이퍼에서 성장한다. 그리고 나서 수소 이온이 상기 웨이퍼로 주입되어 플로(flaw)를 발생시킨다. 상기 주입의 에너지는 결함이 발생되는 깊이에 따라 결정되고, 첨가량은 결함의 밀도에 따라 결정된다. 이러한 웨이퍼는 그 이후에 실온에서 다른 실리콘 웨이퍼(지지 기판, support substrate)와 접촉되게 배치되어 임시의 결합을 형성한다.
상기 웨이퍼는 그 이후에 약 600 ℃에서 열처리되어 Si 웨이퍼로부터 실리콘의 얇은 층을 분리하는데 사용되는 상기 기판 결함의 성장을 일으킨다. 상기 결과의 조립품은 그 이후에 1000 ℃ 이상의 온도로 가열되어 SiO2 하층을 갖는 Si 필름이 지지 기판, 즉 주입되지 않은 실리콘 웨이퍼와 완전히 결합된다. 이러한 공정은 이리하여 산화물 절연체 층을 갖는 다른 실리콘 웨이퍼와 결합된 실리콘의 박막을 갖는 SiOI 구조를 형성한다.
비용은 SOI 및 SiOI 구조의 상업적인 적용을 위한 중요한 고려사항이다. 현재, 상기의 구조의 비용의 주요 부분은 Si 박막에 의하여 덮힌 산화층을 지지하는 실리콘 웨이퍼의 비용, 즉 비용의 주요 부분은 지지 기판이다.
비록 지지 기판으로서 석영의 사용이 여러 특허에 언급되어있지만(미국 특허등록 제 6,140,209호, 제6,211,041호, 제6,309,950호, 제6,323,108호, 제6335,231호 및 제6,391,740호를 보라), 석영은 그자체로 상대적으로 비싼 물질이다. 지지 기판에 대한 논의에서, 상기 참고문헌의 일부는 석영 유리, 유리 및 유리-세라믹을 언급하고 있다. 상기 참고 문헌에 나타나 있는 다른 지지 기판 물질은 다이아몬드, 사파이어, 실리콘 카바이드, 질화 실리콘(silicon nitride), 세라믹, 금속, 및 플라스틱을 포함한다.
SOI 구조에서 덜 비싼 물질로 만들어진 웨이퍼를 갖는 실리콘 웨이퍼를 대체하기 위한 것은 전혀 간단한 문제가 아니다. 특히, 유리 또는 유리-세라믹 또는 낮은 비용으로 많은 양을 생산할 수 있는 형태의 세라믹을 갖는 실리콘 웨이퍼를 대체하는 것은 어려운 문제이다. 즉, SOG 및 SiOI 구조를 효과적인 비용으로 만드는 것은 어려운 일이다.
공동으로 계류중이며, 공동으로 양도된 US2004/0229444 A1으로서 공개된 미국 특허 출원 번호제 10/779,582는 SiOI 및 SOG 구조를 제조하는 기술 및 이러한 구조의 새로운 형태를 설명한다. 다수의 출원의 발명들은 광전자공학, FR 일렉트로닉스, 및 혼합 신호(mixed signal, analog/digital) 일렉트로닉스 뿐만아니라 디스플레이 어플리케이션, 예를들어 비결정 및 다실리콘계 장치와 비교하여 두드러지게 향상된 성능을 이룰 수 있는 LCDs 및 OLEDs와 같은 영역에 존재한다. 또한, 고효율을 갖는 광전 변환 소자(photovoltaics) 및 태양전지 역시 가능하다. 공정 기술 및 신규한 SOI 구조 자체는 SOI 구조의 비용을 충분히 낮춘다.
SOI, SiOI, SOG 및 SiOG 구조를 위한 이온 주입의 비용에 두드러지게 영향을 미치는 다른 요소는 이온 주입 공정의 효율이다. 전통적으로, 바람직하게는 더 높은 효율을 위하여 포머(former)를 사용한 수소 이온 주입 또는 산소 이온 주입이 사용되었다. 그러나, 이러한 전통적인 이온 주입 공정은 긴 주입 시간 및 높은 비용을 초래하는 좁은 이온 빔의 사용이 요구되었다. 결과적으로, 대체 이온 공급이 개발되었고, 종래기술에 개시되었다.
예를들어, 미국 특허등록 제6,027,988호는 실리콘 웨이퍼와 같은 상기 반도체 기판이 플라즈마 분위기 및 전기장에 놓이는 넓은 영역에서 동시에 이온 주입이 가능한 플라즈마 이온 이머젼 주입( "PⅢ")을 제안한다. 그러나 PⅢ은 면의 부하(charging) 및 플라즈마 에 의한 에칭에 의한 결점 및 더 높은 에너지에서 유연성의 부족, 정밀한 첨가량 조절의 부족, 및 이온 주입 영역의 두께 및 박리 필름의 두께의 정밀한 조절을 할 수 없는 결점을 지닌다.
좁은 면적의 이온 빔 주입의 다른 대안은 이온 샤워 주입(ion shower implantation, ISI)이다. 이온 샤워는 전형적으로 넓은 면적의 추출 전극 및 선택적인 후-가속 시스템에 의하여 플라즈마 소스로 부터 추출된 이온 빔이다. 이온 샤워는 원격의 플라즈마, 이온이 주입될 기판 주위의 필드-자유(field-free) 영역, 및 펄스 이온 빔 대신 연속적이라는 점에서 PⅢ과는 다르다. ISI 시스템의 이러한 특징은 PⅢ의 문제점인 상기 면의 부하 및 에칭을 제거하고, 정밀한 첨가량 조절을 가능하게 한다.
본 발명의 발명자들은, ISI가 빠른 이온 주입을 이룰 수 있게 하는 반면, SOG 구조의 생산에서 종래의 ISI의 사용이 기판으로부터 박막의 분리에서 박막의 용인될 수 없는 손상을 초래할 수 있다는 것을 발견하였다. 많은 반도체 장치의 생산에서, 박막의 결정 격자의 완전성이 이온 주입 및 기판으로부터 박막의 분리동안 실질적으로 유지되는 것이 중요하다.
그러므로, 반도체 물질의 박막의 분리를 위한 효율적, 효과적, 그러나 박막 의 요구되는 구조의 손상이 없는 공정이 여전히 해결되지 않은채 남아있다. 특히, 상기 이온 주입 공정이 효율적이고 유효하게 주입될 수 있는 SOG 구조를 만드는 공정이 여전히 해결되지 않고 남아있다.
본 발명은 이러한 오랜동안의 요구를 만족한다.
본 발명의 한 측면에 따르면, 본 발명은 다음의 단계를 포함하는 SOI 구조를 형성하는 공정을 제공한다:
제1도너 외부 면을 갖는 반도체 물질을 포함하는 도너 기판을 제공하는 단계; 및
상기 제1도너 외부 면을 통하여 제1종에 속하는 이온 다수를, 전자기적 분리에 의하여 정제된(purified) 제1이온 샤워(ion shower)를 이용하여 상기 제1도너 외부 면 아래의 깊이에 있는 이온 주입 영역에 주입하여, 상기 이온 주입 영역과 상기 제1도너 외부 면(박리 필름, exfoliation film) 사이에 끼워진 물질의 필름의 적어도 50 nm의 두께 부분의 구조, 일정 구체예에서는 적어도 100 nm의 두께 부분, 다른 일정 구체예에서는 적어도 150nm 의 두께 부분, 또 다른 구체예에서는 적어도 200nm 의 두께 부분은 본질적으로 손상되지 않게 하는 단계.
본 발명의 공정의 일정 구체예에서, 상기 박리 필름은 단결정 실리콘을 포함한다.
본 발명의 제1측면의 공정의 일정 구체예에서, 단계(II)에서 상기 이온 주입 영역의 깊이는 약 1000 nm 이하, 일정 구체예에서는 약 500nm 이하, 다른 일정 구체예에서는 약 300nm 이하, 또 다른 일정 구체예에서는 약 150 nm 이하, 또 다른 일정 구체예에서는 약 100 nm 이하 이다. 이 공정의 일정 구체예에서, 박리 필름의 손상되지 않은 부분의 두께는 상기 박리 필름의 전체 두께의 적어도 50%, 일정 구체예에서는 적어도 80%, 다른 일정 구체예에서는 적어도 90% 이다.
본 발명의 공정의 일정 구체예에서, 단계(II)에서 상기 이온 주입 영역은 약 1㎛이하, 일정 구체예에서는 약 500 nm 이하, 다른 일정 구체예에서는 약 300 nm 이하, 다른 일정 구체예에서는 약 200 nm 이하이다.
본 발명의 공정의 일정 구체예에서, 단계(II)에서 상기 제1 이온 샤워는 본질적으로 제1종에 속하는 이온으로 이루어진다. 일정 구체예에서, 상기 제1종에 속하는 이온은 H3 +, H+, H2 +, D2 +, D3 +, HD+, H2D+, HD2 +, He+, He2+, O+, O2 + O2 + 및 O3 +으로부터 선택된 하나의 이온 종이다. 일정 구체예에서, 상기 제1종에 속하는 이온은 본질적으로 인, 붕소, 비소, 탄소, 질소, 산소, 불소, 염소 및 금속이 없다.
본 발명의 공정의 일정 구체예는 단계(II)와 분리되고 독립적인 다음읜 단계(III)을 더 포함한다:
상기 제1 도너 외부 면을 통하여 제2종에 속하는 이온 다수를 전자기적 분리에 의하여 정제된 제2 이온 샤워를 이용하여 상기 제1 도너 외부 면 아래의 깊이에 있는 상기 이온 주입 영역에 주입하여 박리 필름의 적어도 50 nm 두께 부분, 일정 구체예에서는 적어도 100 nm 의 두께 부분, 다른 일정 구체예에서는 적어도 150 nm 두께 부분, 다른 일정 구체예에서는 200 nm 두께 부분의 구조가 본질적으로 손상되지 않게 하는 단계, 여기서 상기 제2종에 속하는 이온은 상기 제1종에 속하는 이온과는 다르다.
본 발명의 제1 측면의 일정 구체예에 따르면, 상기 이온 주입 영역은 상기 제1종 이온에 속하는 이온이 주입되는 제1 이온 주입 영역 및 상기 제2종 이온에 속하는 이온이 주입되는 제2 이온 주입영역을 포함하고, 상기 제1 이온 주입 영역과 상기 두번재 이온 주입 영역은 실질적으로 겹친다. 일정 구체에에서, 상기 종 이온의 피크 사이의 거리는 약 200 nm 이하, 일정 구체예에서는 약 150nm 이하, 다른 일정 구체예에서는 약 100 nm 이하, 또 다른 일정 구체예에서는 약 50 nm 이하이다.
본 발명의 공정의 특별한 구체예에서는, 상기 제1종에 속하는 이온은 H3 +이고, 상기 두번재 종에 속하는 이온은 He+이다. 일정 구체예에서, H3 +의 에너지와 He+의 에너지 비는 약 2:1이다. 본 공정의 특별한 일정 구체예에서, 상기 H3 +는 약 60KeV의 에너지를 가지고, He+는 약 30KeV의 에너지를 갖는다. 일정의 바람직한 구체예에서, 모두 상기 도너 기판의 이온 주입 영역 안에 있는 상기 H3 + 주입 영역 및 상기 He+ 주입 영역은 실질적으로 겹쳐진다.
본 발명의 제1 측면에 따른 공정의 일정 구체예는 단계(II)로부터 분리되고 독립적인 다음과 같은 단계(IIIA)를 더 포함한다:
(IIIA) 상기 제1 도너 외부 면을 통하여 빔-라인(beam-line) 주입기를 이용하여 다수의 이온을 상기 제1 도너 외부 면 아래의 깊이에 있는 상기 이온 주입 영역에 주입하는 단계.
본 발명의 제1 측면에 따른 공정의 일정 구체예는 단계(II)으로부터 분리되고 독립적인 다음과 같은 단계(IIIB)를 더 포함한다:
(IIIB) 상기 제1 도너 외부 면을 통하여 상기 제1 도너 외부 면 아래의 깊이에 있는 상기 이온 주입 영역에 종래의 이온 샤워를 이용하여 다수의 이온을 주입하는 단계.
본 발명의 제1 측면의 공정의 일정 구체예는 다음의 단계( IV)를 포함한다:
상기 제1 도너 외부 면을 레시피언트 기판(recipient substrate)에 결합시키는 단계.
본 발명의 제1 측면의 공정의 일정 구체예는 다음의 단계(V)를 포함한다:
상기 주입 영역 내의 위치에 있는 상기 주입 영역의 박리 필름의 적어도 일부 및 물질의 적어도 일부를 분리하는 단계.
본 발명의 제1 측면의 공정에 따른 일정 구체예는 다음의 단계(IV) 및 (V)를 포함한다.
(IV) 제1 도너 외부 면을 레시피언트기판에 결합시키는 단계; 및
(V) 상기 주입영역 내의 위치에 있는 상기 분리 영역의 박리 필름 및 물질의 적어도 일부를 분리시키는 단계.
본 발명의 제1 측면에 따른 일정 구체예에 따르면 상기 도너 기판은 상기 언급된 것처럼 레시피언트 기판에 결합되고, 상기 레시피언트 기판은 다음으로 이루어진 그룹으로부터 선택된다: 산화 표면층을 갖는 또는 가지지 않는 반도체 웨이퍼, 유리 플레이트, 및 유리-세라믹 플레이트.
본 발명의 첫번재 측면의 일정 구체예에 따르면 상기 도너 기판은 상기 언급된 것처럼 레시피언트기판에 결합되고, 여기서 상기 레시피언트 기판은 SiO2표면층을 갖는 실리콘 웨이퍼이고, 도너 기판의 상기 제1 도너 외부 면은 단계(IV)에서 상기 SiO2 면층과 결합된다.
본 발명의 제1 측면의 일정 구체예에 따르면 상기 도너 기판은 상기 언급된 것처럼 레시피언트 기판에 결합되고, 여기서 상기 레시피언트 기판은 SiO2유리 플레이트이다.
본 발명의 제1 측면의 일정 구체예에 따르면 상기 도너 기판은 상기 언급된 것처럼 레시피언트기판에 결합된다:
상기 레시피언트 기판은 산화 유리 또는 산화 유리-세라믹; 및
단계(IV)에서, 상기 결합은 (a) 상기 도너 및 레시피언트 기판이 눌려서 밀착되어 접촉되기 위하여 상기 도너 및 레시피언트 기판에 힘을 가하는 단계; (b) 상기 도너 및 레시피언트 기판에 전기장을 적용하여 상기 도너 기판의 저위가 상기 레시피언트 기판의 전위보다 높게 하는 단계; 및 (c)상기 도너 및 레시피언트 기판의 온도 기울기에 의하여 이루어 질 수 있다.
본 발명의 제1 측면의 일정 구체예에 따르면, 단계(II)에서, 상기 제1 이온 샤워의 전자기적 분리는 자기적 수단에 의하여 이루어진다. 본 발명의 제2 측면은 다음의 단계를 포함하는 SOI 구조의 형성을 위한 공정이다:면
(A1) 도너 기판 및 레시피언트 기판을 제공하는 단계, 여기서:
상기 도너 기판은 반도체 물질 및 상기 레시피언트 기판과 결합을 위한 제1 도너 외부 면(제1 결합 면)과 제2 도너 외부 면을 포함한다;
상기 레시피언트 기판은 산화 유리 또는 산화 유리-세라믹 및 (i)상기 제1 기판과 결합을 위한 제1 레시피언트 외부 면(제2 결합 면)과 제2 레시피언트 외부 면 두개의 외부 면을 포함한다;
(A2) 상기 제1 도너 외부 면을 통하여 전자기적 분리에 의하여 정제된 제1 이온 샤워를 이용하여 제1종에 속하는 이온 다수를 상기 제1 도너 면 아래의 깊이에 있는 상기 도너 기판의 이온 주입 영역에 주입하여 상기 주입 영역 과 상기 제1 도너 외부 면 사이에 끼워진 물질의 필름의 적어도 50 nm두께의 부분, 일정 구체예에서는 적어도 100 nm 두께의 부분, 다른 일정 구체예에서는 150 nm 두께의 부분, 다른 일정 구체예에서는 적어도 200 nm 두께의 부분의 내부 구조("박리 필름", exfoliation film)가 본질적으로 손상되지 않는 단계;
(B) 단계(A1) 및 (A2) 이후에, 상기 제1 및 제2 결합 면을 접촉시키는 단계;
(C) 충분한 시간동안 상기 도너 및 레시피언트 기판을 상기 제1 및 제2 결합 면에서 서로 결합시키는 단계, 동시에:
(1)상기 도너 기판 및/또는 상기 레시피언트 기판에 힘을 가하여 상기 제1 및 제2 결합 면이 눌려 접촉되도록 하는 단계;
(2) 상기 도너 및 레시피언트 기판을 사기 제2 레시피언트 외부 면에서 상기 제2 도너 외부 면으로의 일반적인 방향을 갖는 전기장에 노출시키는 단계; 및
(3) 상기 도너 및 레시피언트 기판을 가열하며, 여기서 상기 가열은 상기 제2 도너 및 레시피언트 외부 면이 각각 T1 및 T2의 평균 온도를 갖고, 상기 온도는 상온으로 냉각될때 상기 이온 주입 영역에서 도너 기판 및 레시피언트 기판의 차등적인 수축으로 상기 도너 기판을 약화시키는 단계; 및
(D) 상기 결합된 도너 및 레시피언트 기판을 냉각시키고, 상기 도너 기판을 상기 이온 주입 영역에서 스플리팅(splitting)시키는 단계;
여기서 상기 산화 유리 또는 산화 유리-세라믹은 상기 레시피언트 기판 내에서 단계(C) 동안 상기 제2 결합 면으로부터 상기 제2 레시피언트 외부 면으로의 방향에서 움직이는 양이온을 포함한다.
본 발명의 제2 측면의 일정 구체예에서는, 상기 박리 필름은 단결정 반도체 물질을 포함한다.
본 발명의 제2 측면의 공정의 일정 구체예에서는, 단계(A2)에서, 상기 이온 주입 영역의 깊이는 약 1000 nm 이하, 일정 구체예에서는 약 500 nm 이하, 다른 일정 구체예에서는 약 300 nm 이하, 다른 일정 구체예에서는 약 150 nm 이하, 다른 일정 구체예에서는 약 100 nm이하이다. 이 공정의 일정 구체예에서는, 상기 박리 필름의 손상되지 않은 부분의 두께는 상기 박리 필름 전체 두께의 적어도 50%, 일정 구체예에서는 적어도 60%, 다른 일정 구체예에서는 적어도 80%, 다른 일정 구체예에서는 적어도 90%이다.
본 발명의 제2 측면의 일정 구체예에서는, 상기 박리 필름은 단결정 실리콘을 포함한다.
본 발명의 제2 측면의 일정 구체예에서는, 단계(A2)에서, 상기 이온 주입 영역은 약 1 ㎛ 이하, 일정 구체예에서는 약 500 nm 이하, 다른 일정 구체예에서는 약 300 nm 이하, 다른 일정 구체예에서는 약 200 nm 이하의 두께를 갖는다.
본 발명의 제2 측면의 일정 구체예에서는, 단계(A2)에서, 상기 제1 이온 샤워는 본질적으로 제1종에 속하는 이온으로 이루어진다.
본 발명의 제2 측면의 일정 구체예에서는, 상기 제1종에 속하는 이온은 H3 +, H+, H2 +, D2 +, D3 +, HD+, H2D+, HD2 +, He+, He2+로부터 선택된 하나의 이온이다.
본 발명의 제2 측면의 일정 구체예에서는, 상기 제1종에 속하는 이온은 본질적으로 인(phosphorous), 붕소, 비소, 탄소, 질소, 산소, 불소, 염소, 및 금속이 없다.
본 발명의 제2 측면의 일정 구체예는 단계(A2)와 분리되고 독립적인 다음의 단계(A3)을 포함한다:
(A3) 상기 제1 도너 외부 면을 통하여 전자기적 분리에 의하여 정제된 제2 이온 샤워를 이용하여 상기 제1종에 속하는 이온과 다른 제2종에 속하는 이온 다수를 상기 제1 도너 외부 면 아래의 깊이에 있는 상기 이온 주입 영역으로 주입하여 상기 박리 필름의 50 nm 두께의 부분, 일정 구체예에서는 적어도 100 nm 두께의 부분, 다른 일정 구체예에서는 적어도 150 nm 두께의 부분, 다른 일정 구체예에서는 적어도 200 nm 두께의 부분의 구조가 본질적으로 손상되지 않도록 하는 단계, 여기서 상기 제2종에 속하는 이온은 상기 제1종에 속하는 이온과 다르다.
본 발명의 제2 측면의 일정 구체예에 따르면, 상기 이온 주입 영역은 상기 제1종 이온에 속하는 이온이 주입되는 제1 이온 주입 영역 및 상기 제2종 이온에 속하는 이온이 주입되는 제2 이온 주입 영역을 포함하고, 상기 제1 이온 주입 영역 및 상기 제2 이온 주입 영역은 실질적으로 겹쳐진다(overlap). 일정 구체예에서는, 이온의 상기 제1 및 제2종의 피크 사이의 거리가 약 200 nm 이하, 다른 일정 구체예에서는 약 150 nm 이하, 다른 일정 구체예에서는 약 100 nm 이하, 다른 일정 구체예에서는 약 50 nm 이하이다.
일정 구체예에서는, 상기 제1종에 속하는 이온은 H3 +이고 상기 제2종에 속하는 이온은 He+이다. H3 + 및 He+ 의 에너지는 주입을 위하여 선택되고, 본질적으로 이온 주입 영역에 기여한다. 일정 구체예에서는,H3 +의 에너지와 He+의 에너지 비가 약 2:1이다. 예를들어, H3 +이 약 60 KeV의 평균 에너지를 갖는다면, He+는 약 30KeV의 평균 에너지를 갖는다. 바람직한 일정 구체예에서는, 상기 H3 + 이온은 H3 + 이온 주입 영역에 주입되고, He+ 이온은 He+ 이온 주입 영역에 주입되며, H3 + 및 He+ 이온 주입 영역 모두는 상기 도너 기판의 이온 주입 영역 내에 있고, 실질적으로 겹쳐진다.
본 발명의 제2 측면의 일정 구체예에서는, 단계(A2)에서, 상기 제1 이온 샤워의 전자기적 분리는 자기적 수단에 의하여 이루어진다.
본 발명의 제2 측면의 일정 구체예에서는, 상기 제1 결합 면(사기 제1 도너 외부 면)은 이온 주입 이후 결합을 위한 상기 제1 레시피언트 외부 면(제2 결합 면)과의 접촉 전에수소 농도를 감소시키는 처리를 한다. 이런 수소-농도-감소의 방법은 산소 플라즈마 처리, 오존 처리, H2O2 처리, H2O2 및 암모니아 처리, H2O2 및 산 처리, 및 이들의 조합에서 선택된다.
본 발명의 제2 측면의 일정 구체예에서는, 공정의 말미에서, 상기 레시피언트 기판 및 박리 필름 사이의 결합 강도는 적어도 8 joules/cm2, 일정 구체예에서는 적어도 10 joules/cm2, 다른 일정 구체예에서는 적어도 15 joules/cm2이다.
본 발명의 제2 측면의 일정 구체예에서, 단계(A2)에서 상기 제1 이온 샤워의 전자기적 분리는 자기적 수단에 의하여 이루어진다.
본 발명의 제2 측면의 일정 구체예에서, SOI 구조를 형성하는 공정은 단계(A2)와 분리되고 독립적인 다음과 같은 단계(A3.1)을 더 포함한다:
(A3.1) 상기 제1 도너 면을 통하여 빔-라인 주입기에 의하여 다수의 이온을 상기 제1 도너 외부 면 아래의 깊이에 있는 상기 이온 주입 영역에 주입하는 단계.
본 발명의 제2 측면의 일정 구체예에서, SOI 구조를 형성하는 공정은 단계(A2)와 분리되고 독립적인 다음과 같은 단계(A3.2)을 더 포함한다:
(A3.2) 상기 제1 도너 외부 면을 통해 전통적인 이온 샤워에 의하여 다수의 이온을 상기 도너 외부 면 아래의 깊이에 있는 상기 이온 주입 영역에 주입하는 단계.
본 발명은 전통적인 비질량 분리된(non-mass-separated) 이온 샤워 이온 주입 기법의 장점 즉 넓은 영역에서 동시의 이온 주입, 낮은 또는 존재하지 않는 면 에칭, 높은 효율 및 낮은 비용을 갖는다. 정제된 이온 샤워를 사용함에 의하여, 본 발명은 전통적인 비질량 분리된 이온 샤워가 반도체 물질에 주입될때 야기될 수 있는 손상 및 오염을 더 피할 수 있다. 그러므로, 본 발명은 SiOI 구조를 포함하나 이에 한정되지 않는 다양한 SOI구조의 생산에 적합한 적절하고, 효율적이며 효과적인 이온 주입이 가능하다.
본 발명의 추가적인 특징 및 장점은 이어지는 상세한 설명에서 설명될 것이고, 이는 당업자에게 상세한 설명 및 청구항 뿐만아니라 도면에 의하여 명확히 이해될 것이다.
앞서 설명된 일반적인 설명 및 이어지는 상세한 설명은 단지 본 발명의 대표적인 것이고, 본 발명의 성질 또는 특성의 이해를 위한 개관 또는 개략적인 구성을 제공하기 위함이다.
첨부된 도면은 본 발명의 추가적인 이해를 돕기위해 포함되고, 본 명세서의 일부를 이룬다.
여기서 사용되는 것으로서, "반도체 물질(semiconductor material)"는 도핑(doping)과 같은 추가적이 변형을 갖거나 가지지 않는 반도체적인 성질을 나타내는 물질을 의미한다. 또한, 예를들어, 본 발명에서의 의미에서 상기 반도체 물질은 순수 단결정 실리콘 또는 인, 붕소, 비소 또는 다른 원소가 도핑된 실리콘일 수 있다. 상기 반도체 물질은 전형적으로 실질적으로 단결정 물질의 형태이다. 상기 "실질적으로"는 반도체 물질은 일반적으로 격자 결함 또는 약간의 그레인 바운더리와 같은 적어도 일정 내부 또는 면의 고유하거나 인위적인 결함을 포함한다는 사실을 고려하여 물질을 설명하기 위하여 사용된다. "실질적으로"란 단어는 또한 일정 도판트가 비틀리거나 또는 그렇지 않으면 벌크 반도체의 결정구조에 영향을 받는 다는 사실을 반영한다.
여기서 사용되는 것으로서, "제1 이온 주입 영역"은 주입에서 기판의 중앙에 위치한 단위 부피당 이온의 개수에 따른 제1종 이온에 속하는 주입된 이온의 국부 밀도(local density)의 피크를 가지고, 상기 제1종을 포함하는 주입된 이온의 50%를 포함하는 상기 도너 기판 내의 영역을 의미한다. "제2 이온 주입 영역"은 주입시에 기판의 중앙에 위치한 단위 부피당 이온이 개수에 따른 상기 제2종 이온에 속하는 주입된 이온의 국부 밀도 피크를 갖고, 상기 제2종을 포함하는 주입된 이온의 적어도 50%를 포함하는 상기 도너 기판 내의 영역을 의미한다.
"실질적으로 겹처진(substantially overlapping)"이란 상기 제1 이온 주입 영역 및 상기 제2 이온 주입 영역이 적어도 50%가 중복된다는 것이다. 단일 종의 이온으로 이온이 주입된 도너 기판에서, 전체 기판의 이온 주입 영역은 제1 이온 주입 영역이다. 제1 및 제2종, 그리고 심지어 그 이상의 종의 이온으로 이온 주입된 도너 기판에서, 전체 기판에서 이온 주입 영역은 제1 이온 주입 영역, 제2 이온 주입 영역, 및 만약 있다면 추가적인 이온 주입 영역이다. 전체 이온 주입 영역은 본 적용의 약간의 교습이 있는 당업자에 의하여 미리결정될 수 있다.
본 적용에 있어서, 이온의 종는 특유의 질량및 차지(charge)를 갖는다. 그러므로 질량 또는 차지가 다른 어떤 이온이든 다른 종이다. 예를들어, H+, H2 +, H3 +, D+, D2 +, D3 +, HD+, H2D+, HD2 +, He+, He2+ 는 본 적용에 있어서 모두 이온의 다른 종이다.
본 적용에서 전자기적 분리는 상기 이온을 전기장 및/또는 자기장에 노출시킴에 의하여 다른 종의 분리를 의미한다.
본 발명은 어떤 SOI 구조의 생산에도 적용될 수 있따. 본 발명의 다음에 이어지는 상세한 설명은 SiOI 생산을 예를 위하여 사용한다. 본 발명은 SiOI 구조의 생산에 한정되지 않는다는 것이 이해되어야한다.
본 발명은 어떤 SOG 구조의 생산에도 적용될 수 있다. 본 발명의 다음의 상세한 설명은 SiOI의 제조를 예의 목적으로 이용한다. 그러나, 본 발명은 SiOI 구조의 생산에 제한되지 않는다는 것이 이해되어야한다. 본 발명의 방법을 이용한 SiOI의 생산은 본 발명의 한 측면을 이룬다. 동시에 계류중이고, 양도된 US 2004/0229441 A1으로서 공개되고 그전체가 본 명세서의 참고문헌으로 인용된 미국 특허 출원 제10/779,582는 SOG구조, 특히 SiOI 구조를 생산하는 방법, 및 상기 구조의 신규한 형태를 설명한다.
이온 주입은 SOI 구조의 생산에서 가장 고가의 단계 중 하나이다. SOG 구조에서, 유리 및 유리-세라믹 물질과 같은 비싸지 않은 기판 물질은 상기 SOG의 전체 가격을 충분히 감소시킬 수 있다. SOG 구조의 생산에 있어서, US 2004/0229444 A1에서 공개된 것처럼, 수소이온 주입은 도너 기판으로부터 단결정 실리콘과 같은 반도체 물질 박막을 분리하는데 사용될 수 있다. 전통적인 빔-라인 이온 주입 방법 및 장치는 이러한 목적에 사용될 수 있다. 그러나, 전통적인 빔-라인 이온 주입 장치의 상용은 매우 비싸다. 사실, 이러한 필름 분리 공정은 일반적으로 많은 수소 이온의 투여량을 요구한다. 빔-라인 주입기에서, 워낳는 수준의 주입을 이루기 위하여는 종종 긴 시간이 걸린다. 이는 SOG 구조의 생산 비용을 두드러지게 증가시킨다. 또한, 빔 수소이온 주입의 사용은 전형적으로 요구되는 것보다 두꺼운 도너 기판과 분리되고 레시피언트 웨이퍼와 결합된 필름에서 일어난다. 추가적으로 두꺼운 필름의 씨닝(thinning) 및 연마를 포함하는 후처리는 전체 공정을 복잡하게 하고 생산성과 수율을 낮추는 많은 예정된 적용을 필요로하고, 따라서 최종 생산품의 가격을 증가시킨다.
상기 설명된 것처럼, 대안적인 이온 주입 방법 및 장비가 빔-라인 주입을 대신하여 종래기술에 제시되어 있다. 적절한 부분이 여기에 참고문헌으로서 인용된 미국 특허 제 6,027,988는 이러한 목적에 사용되는 플라즈마 이멀젼 이온 주입(PIII)의 사용을 개시한다. PIII 방법에서, 플라즈마가 발생되고, 상기 레시피언트 웨이퍼가 상기 플라즈마 및 전기장에 위치되어, 다수의 이온이 전기장에 의하여 가속되고 상기 도너 기판에 주입된다. 이러한 방법은 상기 도너 기판의 면 에칭 및 첨가량 조절의 어려움을 지닌다. 또한, 다수의 이온의 종가 플라즈마에서 발생되고 존재하는 것과 주입될때 이온이 넓은 에너지 준위 분포 및 주입 깊이를 갖는 경향이 있어서, 분리되는 필름의 두께의 조절이 어렵다. 여전히 또한, 플라즈마의 해로운 오염물 이온이 도너 기판에 주입되고, 원치않는 첨가 및 심지어 분리되는 필름의 손상을 일으킨다.
이온 샤워는 또한 적절한 부분이 여기의 참고 문헌으로 인용된 비질량 분리된 이온 주입 방법으로서 미국 특허 제6,027,988호에서 언급되었다. 그러나, 이 참고문헌은 이온 샤워의 상세한 설명이 없을 뿐 아니라, 이온 주입을 위한 이온 샤워의 사용의 어떠한 구체적인 예도 제시하고있지 않다. 이온 샤워 주입(ISI)는 예를 들어 추출 전극(extraction electrode)을 사용함에 의하여 플라즈마 소스로부터 유도된 넓은 영역의 이온 빔을 사용한다. 상기 이온은 주입전에 가속될 수 있다. 전형적인 이온 주입을 위한 이온 샤워의 사용은 예를들어, F. Krner등의 Phosphorus Ion Shower Implantation for Special Power IC Applications, Ion Implantation Technology (2000), 476-79에서 설명되어 있고, 여기의 적절한 부분은 본 명세서의 참고문헌으로 인용된다. 도 3은 개략적으로 이온 주입을 위한 종래의 이온 샤워의 사용을 나타낸다. 장치(301)에서, 두개의 분리된 챔버가 있다: 전극(303) 및 전극 그리드(305) 사이의 플라즈마(309)를 포함하는 플라즈마 챔버(307); 및 웨이퍼(315)가 위치한 주입 챔버(313). 선택적으로 더 가속된 상기 이온(311)은 이동하고 부분적으로 웨이퍼(315)에 들어간다. 그러므로 명백하게, 상기 종래의 이온 샤워는 다음의 특징을 갖는다: (i) 분리된 플라즈마 챔버에서 원격(remote) 플라즈마의 사용; (ii) 주입을 위한 웨이퍼가 전기장에 위치하지 않음; 및 (iii) PIII와 달리, 규칙적인(pulsed)것이 아닌 연속적인 이온 소스; 및 (iv) 질량-분리되지 않은 이온, 그러므로 주입되기위하여 웨이퍼에 침투하는 이온은 실제로 다양한 질량, 차지, 및 에너지를 갖는 다수의 종을 포함한다.
이온 샤워는 인 및 그와 같은 것들과 같은 큰 이온을 도핑과 같은 목적을 위하여 반도체 물질에 주입하는데 사용된다. 그러나, 미국 특허 제 6,027,988호와 같은 인용문헌의 개시가 빈약하여 도너 반도체 웨이퍼로부터 박막(thin film)을 성공적으로 분리하는데 사용될 수 있는지가 종래기술로부터 본 발명자들에게 불명확하다. 또한, 본 발명자들은 상기 빔라인 이온 주입 장치 및 이온 샤워를 사용한 집적회로와 같은 반도체 장치의 제조에 종래 기술에서 사용된 공정의 대체가 생각처럼 간단하고 쉽지 않은 것을 발견하였다. 실질적인 기술적 과제에 당면하였다.
앞서 설명한 것처럼, 본 발명자들은 비-질량-분리된 이온 샤워에 의하여, 상기 박리 필름의 결정구조에의 손상이 일어날 수 있음을 알아내었다. 상기 손상은 매우 심각하여 집적회로의 회로 기능과 같은 많은 마이크로일렉트로닉 구조의 생산에 사용할 수 없고, 그러므로 매우 바람직하지 않다.
어떠한 특별한 이론에 의하여 구속되지 않고, 본 발명자들은 상기 박리 필름의 결정 구조의 손상은 종래의 이온 샤워에서 불순물에 의하여 야기된다고 생각하였다. 종래의 이온 샤워의 이온 빔에서, 플라즈마 챔버에서, 다른 질량 및 차지를 갖는 다수의 이온이 동시에 발생되고, 상기 도너 기판에 침투하게 하며, 상기 도너 기판에 주입된다. 예를들어, 수소 이온 샤워가 사용되는 경우, 수소 플라즈마에서, H+, H2 + 및 H3 +와 같은 다른 종을 포함하는 다수의 이온은 다양한 비율로 만들어진다. 다른 크기 및 질량때문에, 이들 이온은 상기 도너 기판에서 다른 거리를 이동한다. 상기 이온들 중 일부는 이온 주입 영역에 도달하지 못하나 상기 박리 필름에 주입되어 바람직하지 않은 변형 및 손상을 초래한다. 또한, 사기 플라즈마는 상기 플라즈마 챔버의 오염에 의하여 P+, B+, 산소 이온, 탄소 이온, 불소 이온 및 염소 이온, 및 금속 이온과 같은 이온을 더 포함할 수 있다. 이들 크고 무거운 이온은 박리 필름에 더 많이 보유되게되고 손상을 야기시킨다.
그러므로, 본 발명자들은 PIII 및 빔 라인 이온 주입 방법과 같은 종래기술의 문제점 뿐만아니라 종래 이온 샤워 주입의 결점과 관련된 문제들을 해결하기 위한 발명을 만들었다.
본 발명의 제1 측면은 그러므로 광범위하게 다음의 단계를 포함하는 SOI 구조를 만드는 공정이다:
(I) 제1 도너 외부 면을 갖는 반도체 물질을 포함하는 도너 기판을 제공하는 단계; 및
(II) 상기 제1 도너 외부 면을 통하여 상기 도너 외부 면의 아래의 깊이에 있는 이온 주입 영역에 전자기적 분리에 의하여 정제된 제1 이온 샤워에 의하여 제1종에 속하는 이온을 주입하여 상기 이온 주입 영역 및 상기 제1 도너 외부 면("박리 필름") 사이에 끼워진 물질의 필름의 적어도 50 nm 두께의 부분, 일정 구체예에서는 적어도 100 nm 두께의 부분, 다른 일정 구체예에서는 150 nm 두께의 부분, 다른 일정 구체예에서는 200 nm 두께의 부분의 구조가 본질적으로 손상되지 않도록하는 단계.
상기 언급된 것처럼, 단계(I)에서, 상기 도너 기판은 실리콘계 반도체 물질 및 비-실리콘-계 반도체 물질과 같은 어떠한 반도체 물질도 포함할 수 있다. 상기 반도체 물질은 본질적으로 순수하고 단결정일 수 있고, 또는 미리 바람직한 도판트로 도핑되어 구조 및 전기 전도성을 변화시킬 수 있다. 최근 반도체 산업에서, 가장 넓게 사용되는 도너 기판은 단결정 실리콘계이고, 가장 널리 생산되는 구조는 산화된 실리콘 웨이퍼 상의 실리콘과 같은 SiOI구조이다. 본 발명은 이러한 공정에 바람직하게 적용될 수 있어 공정의 비용을 줄일 수 있다.
전형적인 반도체 공정에서, 사용된 상기 도너 기판은 정밀한 연마된, 매우 평평하고 매끄러운 면을 가진다. 많은 경우에, 상기 도너 기판은 본질적으로 평행한(parallel) 주면을 같는 웨이퍼이다. 본 발명은 이러한 상황에 적용될 수 있다. 그러나, 상기 도너 기판이 윤곽을 이루는 면을 갖거나 또는 하나 이상의 상기 박리 필름을 받는 레시피언트 기판의 면 토포그래피(topography) 또는 만들어질 SOI 구조의 예정된 용도에 의존하는 윤곽을 이루는 면을 갖는다는 것이 또한 이해되어야한다. 상기 도너 기판이 홈(grooves) 또는 다른 특성에 의한 특징을 갖는 외부 면을 갖는 것 또한 가능하다. 본 발명의 공정에 따른 정제된 이온 샤워의 사용은 이들 도너 기판에 적용될 수 있다.
당업자는 상기 SOI 구조의 예정된 용도 및 본 적용에 약간의 교습만으로도 상기 도너 기판에서 이온 주입 영역의 바람직한 깊이를 인식한다. 상기 제1 도너 외부 면 아래의 상기 이온 주입 영역의 깊이는 상기 박리 필름의 두께를 결정한다. 전형적으로, 상기 도너 기판으로부터 박리 필름의 제조의 목적에서, 상기 이온 주입 영역의 깊이는 약 1000 nm 이하, 일정 구체예에서는 약 500 nm 이하, 일정 구체예에서는 약 300 nm 이하, 일정 구체예에서는 약 150 nm 이하, 일정 구체예에서는 약 100 nm 이하이다. 일반적으로, 본 발명에 따른 이온 샤워의 사용, 특히 질량-분리된 이온 샤워의 사용은 이온 주입 영역의 얕은 깊이에서 일어나고, 따라서 종래 기술인 빔 라인 이온 주입을 사용한 것 보다 더 얇은 박리 필름을 만들며, 따라서 박리 필름의 다운스트림을 감소할 수 있다. 이온 주입의 다양한 운동 에너지에 의하여, 이온 주입 영역의 깊이가 변할 수 있다. 예를들어, 단결정 실리콘 도너 기판에 H3 + 이온을 주입하는 경우, 상기 이온의 에너지는 약 40 내지 70 KeV의 범위 내에서 선택되어 상기 박리 필름의 바람직한 두께를 얻을 수 있다.
상기 언급된 것처럼, 상기 이온 주입 영역에 이온을 주입하기 위하여, 이온 샤워를 포함하는 상기 이온이 순수한 것이 매우 바람직하다. 그러므로, H+, H2 +, H3 +, He+, He2+, 및 기타 이러한 것들과 같은 제1종에 속하는 이온은 적어도 90 mole%, 일정 구체예에서는 적어도 95 mole%, 일정 구체예에서는 적어도 99 mole%, 일정 구체예에서는 적어도 99.5 mole%, 일정 구체예에서는 적어도 99.9 mole%, 일정 구체예에서는 적어도 99.99 mole%의 순도를 갖는 것이 바람직하다.
다른 질량 및 차지를 갖는 이온은 이들을 교차하는 전기장 및/또는 자기장을 통과하여 이동 시킴에 의하여 분리할 수 있다는 것은 알려져있다. 상기 이온의 이동 경로는 로렌츠 힘에 의하여 다음의 방정식에 따라 각각의 질량 및 차지에 의존하는 다른 정도로 변경 될 수 있다:
여기서 
는 로렌츠 힘 벡터이고; 
는 전기장 세기 벡터이고; 
는 순간 속도 벡터이고; 
는 자기장 세기 벡터이고; 또한 q는 이온의 전기적 차지이다. 그러므로 상기 로렌츠 힘은 두개의 분리된 성분을 갖는다: 상기 전기적 힘 성분, 및 상기 자기적 힘 성분. 상기 자기적 힘은 오른손 법칙에 따라 벡터 
의 방향과 수직한다. 당업자는, 본 명세서의 개시에서, 이온 샤워에서 만들어진 각각의 이온과 고립되어, 바람직한 것을 선택하고 상기 도너 기판의 방향으로 만들고, 원치 않는 유해한 이온을 필터링하거나 또는 다른쪽 방향으로 만드는 데 사용되는 바람직한 자기장 
를 결정할 수 있다.
도 4는 개략적으로 본 발명의 공정을 위한 장치의 구성을 보여준다. 그러므로, 종래의 이온 샤워를 개략적으로 도시한 도 3과 비교하여, 자기 분석기(magneticanalyzer)(403)이 플라즈마 챔버(307) 및 이온 주입 영역(313) 사이에 위치한다. 자기장(405)는 이온 각각의 질량 및 차지에 따라 이온의 다른 종을 분리하는 분석기(403)에서 적용된다. 바람직한 종의 정제된 이온은 주입 챔버를 향하고 주입의 목적에 사용된다. 일반적으로, 종래의 이온 샤워 및 본 발명에 따른 질량-분리된 이온 샤워를 포함하는 이온 샤워가 이온 소스로서 사용될때, 이온이 주입될 상기 도너 기판은 전기장에 위치하지 않는다. 그러나, 일정 상황에서, 상기 이온, 여기된(exiting) 그리드 전극에서, 또는 전자기적 분석기 내에서 분리에서, 상기 이온이 상기 깊이로 주입되기 위한 원하는 에너지 준위를 갖기위하여 가속되거나 감속될 필요가 있을 수 있다. 이는 상기 이온을 추가적인 가속/감속 전기장에 적용시킴에 의하여 이룰 수 있다.
그러므로, 제1 측면에 따른 공정은 본질적으로 손상된 종 및 에너지 준위의 좁은 범위를 갖는 것에서 자유롭게 고순도 이온으로 이온 주입을 가능하게 한다. 이번에는 이것은 SOI 구조의 제조에서 매우 바람직한 이온 주입 영역의 깊이 및 두께의 정밀한 조절을 가능하게 한다.
도 1은 본 발명에 따른 질량-분리된 이온 샤워와 관련된 본 발명의 공정의 사용에 의하여 주입된 도너 기판(101)의 개략적인 구체예를 나타낸다. (103)은 사기 제1 도너 외부 면이고, (105)는 상기 제2 도너 외부 면이고, (113)은 H3 + 또는 He+와 같은 다수의 이온이 주입되는 이온 주입 영역이다. 상기 이온 주입 영역(113) 및 상기 제1 도너 외부 면(103) 사이에 끼워진 물질의 필름(115)는 박리 필름이다. 도 1의 (109)는 이온 주입 영역(113) 바로 아래 영역을 나타낸다. 상기 이온 주입 영역(113)은 t의 두께를 가지고, tf의 상기 제1 도너 외부 면 아래의 깊이를 갖는다. 상기 tf 는 또한 예정된 박리 필름(115)의 두께이다.
상기 논의 된 것처럼, 단일 이온 주입의 실시에 있어서, 이온 빔에 존재하는 이온의 다수 종는 일반적으로 바람직하지 않다. 그러나, 다수의 이온을 사용하는 이온 주입은 일정 SOI 구조의 제조에서 바람직할 수 있다. 본 발명자들은 일정 SOG 구조의 제조에 있어서, 다수의 이온 종을 사용하는 이온 주입은 실제로 원하는 박리을 달성하는데 필요한 주입된 이온의 전체 양을 낮추고 전체 주입 공정의 효율을 향상시킨다. 본 발명에 따르면, 이러한 다수의 이온 종의 주입은 예를들어, 제1 이온의 종을 상기 이온 주입 영역에 주입하는 것, 다음과같은 이온 주입의 제2 단계를 이용함에 의하여 이룰 수 있다:
(III) 상기 제1 도너 외부 면을 통하여 상기 제1 도너 외부 면 아래의 깊이에 있는 상기 이온 주입 영역에 전자기적 분리에 의하여 정제된 제2 이온 샤워를 이용하여 제2종을 포함하는 다수의 이온을 주입하여 물질의 박리 필름의 구조가 본질적으로 손상되지 않게 하는 단계, 여기서 상기 제2종에 속하는 이온은 상기 제1종에 속하는 이온과 다르다.
상기 제1 이온 주입 영역 및 제2 이온 주입 영역은 상기 도너 기판 내에서 약간 다를 수 있따. 그러나, 상기 언급된 것 처럼 본 발명의 공정의 조절가능성때문에, 본 적용의 약간의 교습을 받은 당업자는 제1, 제2 이온 주입 영역 모두가 상기 이온 주입 영역에 위치하도록 적합한 공정 파라미터를 선택할 수 있다. 사실, 두 이온 주입 영역 모두는 서로 실질적으로 겹쳐지기 위하여 조절될 수 있다. 일반적으로, 상기 제1 이온 주입 영역에서 제1종에 속하는 이온의 피크와 상기 제2 이온 주입 영역에서 제2종에 속하는 이온의 피크 사이의 거리 Dp는 300 nm 인 것이 바람직하다. 일정 구체예에서, Dp는 200 nm, 다른 일정 구체예에서는 Dp는 100 nm이다. 일정 구체예에서는, Dp는 50 nm이다.
도 2는 두 종의 이온으로 이온이 주입된 도너 기판(201)을 개략적으로 나타낸다. 전체 이온 주입 영역(113)에서, 두개의 실질적으로 겹쳐진 영역이 존재한다: 상기 제1 이온 주입 영역(111) 및 상기 제2 이온 주입 영역(115). 본 발명의 제1 측면에 따른 공정의 특별한 구체예에서, H3 + 및 He+는 주입을 위한 이온의 제1 및 제2종 또는 그 반대로 사용된다. 비록 일정 구체예에서는 H3 + 이온이 먼저 주입되는 것이 바람직하지만, H3 + 또는 He+ 의 제1 또는 제2 주입의 차수는 결정적이지 않다. 본 발명에 따른 H3 + 및 He+의 조합은 특히 실리콘 도너 기판의 주입과 박리에 유용하고 장점을 갖는다. 단결정 실리콘 기판에 주입하는 경우, H3 + 또는 He+ 모두를 위한 이온 주입 영역에 다다르기 위하여, He+ 의 필요한 에너지가 더 작다. 본 발명자들은 (i)단지 H3 + 이온의 주입을 이용한 경우 또는 (ii) H3 + 및 He+ 이온의 조합을 이용한 경우 실리콘 필름의 박리가 성공적으로 일어날 수 있음을 알아내었다. 그러나, (ii)의 전체 에너지가 더 낮고 더 높은 효율때문에, (i)에 비하여 바람직하다. (ii)의 특별한 하나의 구체예에서, 실리콘 필름의 우수한 박리를 위하여 He+ 이온의 에너지는 약 70 KeV이고, H3 + 의 에너지는 약 40 KeV이다.
상기 언급된 것처럼, 본 발명에 따른 공정을 이용하여 만들어진 박리 필름의 적어도 50 nm 두께의 부분, 일정 구체예에서는 적어도 100 nm 두께의 부분, 다른 일정 구체예에서는 적어도 150 nm 두께의 부분, 다른 일정 구체예에서는 적어도 200 nm 두께의 부분이 이온 주입 공정에 의하여 손상되지 않는다. 상기 박리 필름의 두께의 적어도 대부분(majority)의 구조는 손상 받지 않는 것이 바람직하다. "대부분"은 적어도 상기 박리 필름의 두께의 반이 손상되지 않는 것을 의미한다. "손상되지 않는(not damaged)"는 필름의 내부 구조 또는 손상되지 않은 부분이 상기 이온 주입 공정동안 박리 필름 또는 적절한 부분이 예정된 적용에 사용하기에 적합하지 않게 될 정도로 현저하게 변형되지 않는 것을 의미한다.
단일 주입된 이온 종 또는 다수의 주입된 이온 종을 포함하는 상기 이온 주입 영역의 두께는 본 발명의 공정에 따라 약 1000 nm 이하, 일정 구체예에서는 약 500 nm 이하, 다른 일정 구체예에서는 약 300 nm 이하, 다른 일정 구체예에서는 약 200 nm 이하로 조절될 수 있다.
이온 주입에서, 상기 박리 필름은 예를들어 미국 2004/0229444에서 설명된 방법에 의하여 상기 도너 웨이퍼의 레스트(rest)로부터 분리될 수 있다. 어떤 특별한 이론에 구애 받지 않고, 상기 주입된 이온은 예를들어 마이크로 가스 버블을 형성함에 의한 가열과 같은 추가적인 처리에서 상기 이온 주입 영역에 결함을 야기한다고 생각된다. 상기 영역에서의 결함의 높은 밀도는 주입 영역 내의 위치에서 분리 및 상기 도너 기판의 레스트로부터 박리 필름 및 주입 영역의 일부의 박리를 일으킨다.
실질적으로 독립적인 박리 필름은 다음의 단계(V)에서 이온의 주입으로 상기 도너 기판으로부터 박리 필름의 분리에 의하여 만들어질 수 있다:
상기 주입 영역 내의 위치에 있는 상기 도너 기판으로부터 박리 필름 및 상기 이온 주입 영역 내의 물질의 적어도 일부를 분리하는 단계.
상기 박막은 후에 절연체 레시피언트 기판과 결합에 의한 것과 같이 SOI 구조의 제조에서 다운 스트림 공정에 사용될 수 있다. 그러나, 박리 필름이 매우 얇기 때문에, 예비 결합된 지지체 없이는 다루는 것이 매우 어렵다. 그러므로, 전형적으로 본 발명의 제1 측면에 따른 SOI 구조를 만드는 공정에서, 단계(V)에서 박리 필름의 분리 전에, 다음의 단계(IV)가 수행된다:
(IV) 상기 제1 도너 외부 면을 레시피언트 기판에 결합하는 단계.
상기 도너 기판에 결합을 위한 상기 레시피언트 기판은 유리 플레이트, 결정 물질의 플레이트, 및 유리-세라믹 플레이트와 같은 산화 표면층을 가지거나 가지지 않는 반도체 웨이퍼일 수 있다. 일정 구체예에서는, 상기 레시피언트 기판은 예를들어 SiO2 층 및 이와 비슷한 것들의 열적 성장에 의하여 형성된 면 산화층을 갖는 단결정 실리콘 웨이퍼이다. 일정 구체예에서는, 상기 레시피언트 기판은 SiO2로 이루어진다. 일정 구체예에서는, 상기 레시피언트 기판은 고순도 SiO2 플레이트이다. 일정 구체예에서는, 상기 레시피언트 기판은 사파이어와 같은 결정 물질을 포함한다. 일정 구체예에서는, 상기 레시피언트 기판은 산화 유리 또는 산화 유리-세라믹 물질을 포함한다. US 2004/0229444 A1에서 설명되있는 것처럼, 일정 구체예에서는, 상기 레시피언트 기판은 금속 이온을 가진 산화 유리 또는 산화 유리-세라믹을 포함한다. 따라서, 본 발명의 제1 측면을 따른 공정은 (i) 과거의 빔 라인 이온 주입이 사용된 종래의 SOI 및 SiOI 구조, 및 (ii) US 2004/0229444 A1에 설명되어있는 SOG 및 SiOI 구조와 같은 새로운 SOI 구조의 생산에서 유리하게 사용될 수 있다.
반도체 산업에서 사용된 종래의 결합 방법은 웨이퍼 결합, 퓨전 결합, 및 어노딕(anodic) 결합이다.
US 2004/0229444 A1에서 설명된 상기 도너 기판을 유리 또는 유리-세라믹 레시피언트 기판에 결합시키는데 특히 유용한 방법은 (a) 두 기판이 눌려서 밀접하게 접촉되도록 상기 도너 및 레시피언트 기판에 힘을 주는 것; (b) 상기 도너 및 레시피언트 기판안에 전기장을 적용하여 상기 도너 기판의 전위가 레시피언트 기판의 전위보다 높게하는 것, 및 (c)상기 도너 및 레시피언트 기판 사이의 온도 구배를 적용하는 것과 관련된다.
상기 도너 기판의 이온 주입 후에, 그러나 상기 도너 기판을 상기 레시피언트 기판에 결합시키기 전에, 양 기판의 면 세척은 일반적으로 충분한 강도의 결합을 얻기위하여 필요하다. 예를들어, 실리콘 기판에 수소 이온 주입 이후에, 다수의 수소 그룹이 상기 박리 필름의 면에서 발생된다. 직접적으로 상기 박리 필름 면을 상기 레시피언트 기판에 수소 그룹의 감소 또는 제거 없이 결합시키는 것은 일반적으로 면 그룹에 의하여 야기된 반발때문에 충분히 높은 외부 힘의 사용이 요구된다. 그러므로, 단계는 일반적으로 상기 이온 주입 이후, 결합 전에 상기 기판으로부터 수소 그룹을 감소시키는 것이 필요하다. US 2004/0229444 A1에서 생각된 것처럼, 이런 수소 그룹의 감소는 그중에서도 특히 산소 플라즈마 처리, 오존 처리, H2O2처리, H2O2 및 암모니아 처리, 및 H2O2 및 산 처리에 의하여 이룰 수 있다.
반 발명의 두번재 측면은 질량-분리된 이온 샤워에 의하여 SOG 구조를 만드는 공정이다. 넓은 의미에서, 이는 다음의 단계를 포함한다:
(A1) 도너 기판 및 레시피언트 기판을 준비하는 단계, 여기서:
(1) 상기 도너 기판은 반도체 물질 및 레시피언트 기판과의 결합을 위한 제1 도너 외부 면(제1 결합 면) 및 제2 도너 외부 면을 포함하고;
(2) 상기 레시피언트 기판은 산화 유리 또는 산화 유리-세라믹 및 두개의 외부 면:(i) 상기 제1 기판과 결합을 위한 제1 레시피언트 외부 면(제2 결합 면); 및 (ii) 제2 레시피언트 외부 면;을 포함한다
(A2) 상기 제1 도너 외부 면을 통하여 상기 제1 도너 외부 면 아래의 깊이에 있는 상기 도너 기판의 이온 주입 영역에 전자기적 분리에 의하여 정제된 제1 이온 샤워에 의하여 제1종에 속하는 이온을 다수 주입하여 상기 이온 주입 영역 및 상기 제1 도너 외부 면("박리 필름") 사이에 끼워진 물질의 필름의 50 nm 이상의 두께 부분, 일정 구체예에서는 100 nm 이상의 두께 부분, 일정 구체예에서는 150 nm 이상의 두께 부분, 일정 구체예에서는 200 nm 이상의 두께 부분의 내부 구조가 본질적으로 손상되지 않도록 하는 단계
(B) 단계(A1) 및 (A2) 이후에, 상기 제1 및 제2 결합 면을 접촉시키는 단계;
(C) 충분한 시간동안 상기 도너 및 레시피언트 기판을 상기 제1 및 제2 결합 면에서 서로 결합시키는 단계, 동시에:
(1)상기 도너 기판 및/또는 상기 레시피언트 기판에 힘을 가하여 상기 제1 및 제2 결합 면이 눌려 접촉되도록 하는 단계;
(2) 상기 도너 및 레시피언트 기판을 사기 두전째 레시피언트 외부 면에서 상기 제2 도너 외부 면으로의 일반적인 방향을 갖는 전기장에 노출시키는 단계; 및
(3) 상기 도너 및 레시피언트 기판을 가열하는 단계, 여기서 상기 가열은 상기 제2 도너 및 레시피언트 외부 면이 각각 T1 및 T2의 평균 온도를 갖고, 상기 온도는 상온에서 냉각될때 상기 이온 주입 영역에서 도너 기판 및 레시피언트 기판의 차등적인 수축으로 상기 도너 기판을 약화시키는 단계; 및
(D) 상기 결합된 도너 및 레시피언트 기판을 냉각시키고, 상기 도너 기판을 상기 이온 주입 영역에서 스플리팅(splitting)시키는 단계;
여기서 산화 유리 또는 산화 유리-세라믹은, 상기 레시피언트 기판 내에서 단계(C) 동안 상기 제2 결합 면으로부터 상기 제2 레시피언트 외부 면으로의 방향에서 움직이는 양이온을 포함한다.
그러므로 제2 측면은 상기 일반적인 설명에서 설명된 본 발명의 제1 측면의 구체예이다. 따라서, 본 발명의 제1 측면은 제2 측면의 다음의 상세한 설명에의하여 더 설명될 것이다. 본 발명의 제1 측면의 상기 일반적인 설명은 또한 두번재 측면에 준용하깅 적합하다.
도 5 및 6은 본 발명의 제2 측면에 따른 공정의 구체예를 개략적으로 보여준다. 도 5에서, 도 1에서 보이는 반도체 도너 기판(101)은 제1 레시피언트 외부 면(503)(제2 결합 면) 및 제2 레시피언트 외부 면(505)를 갖는 유리 또는 유리-세라믹 레시피언트 기판(501)과 결합되도록 한다. 압력 P가 상기 제1 도너 외부 면(103)(제1 결합 면) 및 상기 첫번재 레시피언트 외부 면(503)(제2 결합 면)이 밀접하게 접촉되어 놓이기 위하여 적용된다. 상기 도너 기판(101)은 T1의 온도로 가열되고 V1의 전압이 가하진다. 상기 레시피언트 기판(501)은 T2의 다른 온도로 가열되고 더 낮은 V2의 전압이 가해진다. 따라서, 상기 도너 기판(101) 및 상기 레시피언트 기판(501) 사이의 결합은 외부 압력, 온도 구배 및 전기장의 적용에 의하여 이루어진다. 충분한 시간 동안의 결합 이후에, 상기 기판에 적용된 상기 전압 및 압력이 제거되고, 상기 기판은 상온(실온과 같은) T3으로 냉각된다. 양 기판의 다른 수축에 의하여(아래에서 더 자세히 설명된다), 상기 이온 주입 영역(113)은 약화되고 두 부분으로 분리된다: 상기 레시피언트 기판에 결합된 상기 박리 필름(115)에 결합되는 (113a), 및 상기 도너 기판의 레스트에 결합되는 (113b).
본 발명의 제2 측면을 따른 공정의 특유의 일정 구체예는 다음의 단계를 포함한다:
(A') 제1 및 제2 기판을 준비하는 단계 여기서:
(1) 상기 제1 기판은 상기 제2 기판과 결합을 위한 제1 외부 면(제1 결합 면), 상기 제1 기판에 힘을 가하기 위한 제2 외부 면(제1 힘적용 면), 및 상기 제1 기판을 제1 부분 및 제2 부분으로 분리하기 위한 내부 영역(상기 내부 영역은 이후에 "분리 영역(separation zone)"으로서 언급되고, 상기 설명된 본 발명의 제1 측면에 따른 정제된 이온 샤워 주입을 이용하여 형성된 이온 주입 영역이다), 여기서:
(a') 상기 제1 결합 면, 상기 제1 힘-적용 면, 및 분리영역은 실질적으로 서로 평행하다;
(b') 상기 제2 부분은 상기 분리 영역 및 상기 제1 결합 면 사이에 있다; 그리고
(c') 상기 제1 기판은 실질적으로 단결정 반도체 물질을 포함한다; 그리고
(2) 상기 제2 기판은 하나는 상기 제1 기판과 결합을 위한 면(제2 결합 면)이고 다른 하나는 제2 기판에 힘을 가하기 위한 면(제2 힘적용 면)인 두개의 외부 면을 포함하고, 여기서;
(a') 상기 두번재 결합 면 및 상기 제2 힘적용 면은 실질적으로 서로 평행하고, D2의 거리에 의하여 서로 떨어져 있고, 그리고
(b') 상기 제2 기판은 산화 유리 또는 산화 유리-세라믹을 포함한다;
(B') 상기 제1 및 제2 결합 면을 접촉 시키는 단계( 일단 접촉되면, 상기 제1 및 제2 결합 면은 첫번재 및 제2 기판 사이에 이후에 "접촉면(interface)"로서 언급되어지는 것을 형성한다);
(C') 상기 제1 및 제2 결합 면에서 상기 제1 및 제2 기판이 서로 결합하기에 충분한 시간동안, 동시에:
(1) 상기 제1 및 제2 힘적용 면에 상기 제1 및 제2 결합 면을 같이 누르기 위하여 힘을 적용하는 단계;
(2) 상기 제1 및 제2 기판을 제1 및 제2 힘-적용 면에서 각각 제1 및 제2 전압 V1 및 V2의 특징을 갖는 전기장을 가하는 단계, 여기서 상기 전압이 V1이 V2보다 높게 균일하게 하여 상기 전기장이 상기 제1 기판으로부터 상기 제2 기판으로의 방향이 되게 한다; 및
(3) 제1 및 제2 기판을 가열하는 단계, 여기서 상기 가열은 제1 및 제2 힘-적용 면에서 각각 제1 및 제2 온도 T1 및 T2의 특징을 갖고, 여기서 상기 온도는 상기의 면에서 균일하게 상온으로 냉각되어, 상기 제1 및 제2 기판은 서로 다른 수축에 의하여 분리 영역에서 상기 제1 기판을 약화시킨다; 그리고
(D') 결합된 제1 기판 및 제2 기판을 냉각시키는 단계(예를 들어, 실온과 같은 상온으로) 및 분리 영역에서 상기 제1 및 제2 부분을 분리하는 단계;
여기서 상기 산화 유리 또는 산화 유리-세라믹은 다음의 특징 하나 또는 모두를 갖는다:
(i) 상기 산화 유리 또는 산화 유리-세라믹은 1000 ℃ 이하의 스트레인 포인트를 갖고, 단계(C')동안 상기 제2 기판 내에서 상기 제2 결합 면에서 멀어지고 상기 제2 힘적용 면으로 향하는 방향으로 움직이는 양이온(예를 들어 알칼리 또는 알칼리-토 이온)을 포함한다; 및/또는
(ii) 상기 산화 유리 또는 산화 유리-세라믹은 (a') 비-브리징(non-bridging) 산소 및 (b') 단계 (C')동안 상기 제2 기판 내에서 상기 제2 결합 면에서 멀어지고 상기 제2 힘작용 면으로 향하는 방향으로 움직이는 이온(예를들어 알칼리 또는 알칼리-토 이온)을 포함한다.
당 기술 분야에서 알려진 것처럼, 산화 유리 또는 산화 유리-세라믹의 유리 상(phase)의 비-브리징 산소는 유리의 구성 성분의 비네트워크 형성에 으히ㅏ여 유리에 기여하는 산소이다. 예를 들어, Corning Incorporated Glass No. 1737 and Corning Incorporated Glass No. EAGLE 2000과 같은 상업적으로 가능한 LCD 디스플레이 유리의 경우, 비-브리징 산소는 유리 조성물에 알칼리-토 산화물의 혼합을 통한 유리의 부분인 산소(예를들어, MgO, CaO, SrO, 및/또는 BaO)를 포함한다.
비록 실시의 특정한 이론에 얽매이는 것을 원치 않았으나, 전기분해-타입 반응이 단계(C')동안 발생한다고 생각된다. 특히, 반도체 기판(제1 기판)은 전기 분해-타입 반응을 위한 양극으로서 제공되고 반응 산소는 상기 제1 및 제2 기판 사이의 중간층의 영역에서 만들어진다고 생각된다. 이러한 산소는 원위치에서 산화된 반도체의 하이브리드 영역(hybrid region)(예를들어 실리콘-계 반도체를 위한 실리콘 산화 영역)을 형성하는 상기 반도체 물질(예를들어 실리콘)과 반응한다고 생각된다. 이런 하이브리드 영역은 중간층에서 시작하여 상기 제1 기판으로 확장된다. 제2 기판의 상기 산화 유리 또는 산화 유리-세라믹에서 비-브리징 산소의 존재는 제1 기판의 상기 반도체 물질과 반응하는 산소의 발생에 역할을 하는 것으로 생각된다.
이러한 반응 산소의 발생 및 상기 반도체 물질과 반응 산소의 조합은 상기 상기 제1 기판의 반도체 물질과 상기 제2 기판의 산화 유리 또는 산화 유리-세라믹 사이의 강한 결합의 소스라고 생각된다. 다시 말해서, 상기 제1 및 제2 기판 사이의 결합의 적어도 부분(및 어쩌면 전부)는 제2 기판으로부터 발생한 반응 산소와 상기 반도체 물질의 반응을 거친다. 두드러지게, 종래 기술과 다르게, 높은 온도처리, 다시 말해서 1000℃ 이상의 온도처리의 필요 없이도 강한 결합이 달성된다.
이런 높은 온도 공정을 피하기 위한 능력은 상기 제2 기판을 낮은 비용으로 많은 양이 제조될 수 있는 물질가 되는 것을 가능하게 한다. 다시 말해서, 높은 온도 공정의 제거에 의하여, 본 발명은 실리콘, 석영, 다이아몬드, 사파이어, 기타와 같은 고가의 고온 물질로 구성된 지지 기판의 필요성을 제거하였다.
특히, 고온 처리의 필요 없이 강한 결합을 이룰 수 있는 능력은 상기 제2 기판이 하나의 구체예에서 유리 또는 유리-세라믹이 1000 ℃ 이하에서 스트레인 포인트를 보이는 산화 유리 또는 산화 유리-세라믹을 포함하는 것을 가능하게 한다. 더 특별하게, 디스플레이 어플리케이션에서, 상기 산화 유리 또는 산화 유리-세라믹은 전형적으로 800 ℃ 이하의 스트레인 포인트를 갖고, 추가적인 구체예에서는 700 ℃ 이하의 스트레인 포인트를 갖는다. 전자 제품 및 다른 제품의 경우, 스트레인 포인트는 1000 ℃ 이하인 것이 바람직하다. 유리 제조 분야에서 잘 알려진 것처럼, 낮은 스트레인 포인트를 갖는 유리 및 유리-세라믹은 높은 스트레인 포인트를 갖는 유리 및 유리-세라믹 보다 수비게 제조할 수 있다.
결합을 쉽게 하기 위하여, 상기 산화 유리 또는 산화 유리-세라믹은 적어도 어느 정도 전기 전도성을 가져야 한다. 상기 산화 유리 및 산화 유리-세라믹의 전도성은 그들의 온도에 의존하고, 따라서 상기 반도체 물질 및 상기 산화 유리 또는 산화 유리-세라믹 사이의 강한 결합을 달성하기 위해서, 이하의 것 사이의 균형이 존재한다: 1)상기 유리 또는 유리-세라믹의 전도성, 2)단계(C')에서 사용된 온도(T1 및 T2), 3) 단계(C')동안 상기 제1 및 두번재 기판에 적용된 전기장의 세기, 및 4) 단계(C')가 수행되는 동안의 시간의 양
일반적인 가이드라인으로서, 상기 산화 유리 또는 산화 유리-세라믹은 250℃에서 1016Ω cm 이하인 저항(다시 말해서, 250℃에서 1016 Siemens/cm 이상의 전도성) 를 갖는 것이 바람직하다 .더 바람직하게는, 250℃에서 는 1013 Ωcm 이하, 그리고 가장 바람직하게는, 1011.5 Ωcm 이하인 것이 바람직하다. 비록 석영은 250 ℃에서 1011.8 Ωcm의 필요한 저항을 갖지만, 단계(C')동안 이동하는 양이온이 부족하고, 따라서 석영은 상기 과정에 따른 SOI 구조의 제조에서 상기 제2 기판으로서 사용되기에 적합하지 않다.
일정의 제1 또는 제2 기판의 세트에서, 당업자는 본 발명에 개시된 것으로부터 단계(C')에 적합한 온도, 시간, 및 장의 세기를 결정할 수 있다. 특히, 당업자는 상기 반도체 및 상기 SOI 구조가 추가적이 공정 및/또는 사용하는 동안 노출될 다양한 힘 및 환경 조건을 견디기에 충분히 강한 상기 산화 유리 또는 산화 유리-세라믹 사이의 결합을 만드는 파라미터의 조합을 선택할 수 있다.
결합에서 상기 역할에 덧붙여서, 단계(C')에서 적용된 상기 전기장은 또한 상기 제2 기판의 결합 면(두번재 결합면)에서 힘적용 면(제2 힘적용 면)으로의 방향에서 상기 제2 기판 내에서 양이온(케이션, cations)을 움직인다. 이런 움직임은 바람직하게는 상기 제1 및 제2 기판 사이의 중간층에서 시작하여 상기 제2 기판으로 확장하는 공핍 영역(depletion region)(23)을 형성한다. 다시 말해서, 상기 공핍 영역은 상기 제2 결합 면에서 시작하여 상기 제2 기판으로 상기 제2 힘적용 면을 향하여 확장한다.
이러한 공핍 영역의 형성은 특히 상기 산화 유리 또는 산화 유리-세라믹이 알칼리 이온, 예를 들어, Li+1, Na+1, 및/또는 K+1 이온을 포함할 때 바람직하다. 이는 이러한 이온이 반도체 장치의 작동을 방해하는 것으로 알려져 있기 때문이다.알칼리-토 이온, 예를들어 Mg+2, Ca+2, Sr+2, 및/또는 Ba+2 는 또한 반도체 장치의 작동을 방해할 수 있고, 따라서 상기 공핍 영역 또한 상기 이온의 농도를 감소 시키는 것이 바람직하다.
중요하게, 일단 형성된 상기 공핍 영역은 비록 상기 SOI 구조가 단계(C')의 온도와 비교하여 상승된 온도 또는 단계(C')의 온도보다 일정 범위에서 높은 온도로 가열되더라도 시간이 지남에 따라 안정적이다. 상승된 온도에서 형성된 상기 공핍 영역은 특히 SOI 구조의 일반적인 작동 및 형성 온도에서 안정적이다. 이러한 고려는 알칼리 및 알카리-토 이온이 사용 또는 단계(c')의 결합 공정의 부분으로서 전기장의 사용으로부터 유도된 중요한 이점을 갖는 추가적인 장치의 공정동안 산화된 유리 또는 산화된 유리-세라믹으로부터 SOI 구조의 상기 반도체로 확산되지 않는 것을 보장한다.
강한 결합을 달성하기 위한 상기 작동 파라미터의 선택으로서, 원하는 너비 및 고려되는 양이온 모두의 원하는 양이온 농도의 감소를 달성하기 위하여 요구되는 상기 작동 파라미터는 본 발명의 개시로부터 당업자가 용이하게 결정할 수 있다.
현재, 상기 공핍 영역은 본 발명의 방법에 따라 제조된 SOI 구조의 성질을 특징으로 한다.
상기 공핍 영역에 추가적으로, 전기장의 적용은 또한 하나 이상의 상기 산화 유리 또는 산화 유리-세라믹에 이동가능한 양이온이 포함되는 "적층(pile-up)" 영역을 형성할 수 있다. 존재한다면, 이러한 영역은 상기 제1 및 제2 기판 사이의 경게층으로부터 가장 먼 공핍 영역의 가장자리(엣지)에 또는 그 근처에 위치한다. 적층 영역 내에서, 상기 양이온은 벌크 농도 이상의 농도를 갖는다. 예를 들어, 측정된 원자 퍼센트, 적층 영역에서 양이온의 농도 피크는, 예를 들어, 벌크 농도보다 5 배 이상 클 수 있다. 공핍 영역과 마찬가지로, 상기 적층 영역은, 존재하는 경우, 본 발명의 제2 측면에 따라 제조된 SOI 구조의 성질을 특징으로 한다.
단계(C') 동안 상기 제1 및 제2 기판의 온도, 다시 말해서, T1 및T2의 값은 상기 분리 영역에서 상기 반도체 기판(제1 기판)의 약화(예를들어 파손(fracturing))의 중요한 기능을 수행하기 위하여 선택되어 상기 제1 기판이 제1 및 제2 부분으로 나누어질 수 있게 하고, 여기서 상기 두번재 부분은 상기 제2 기판과 결합된다.
이러한 방식으로, 예를 들어 10 나노미터 및 500 나노미터 사이 및, 일정 경우 5 마이크론 이상의 두께 DS 와 같은 원하는 두께의 반도체 부분을 갖는 SOI 구조가 달성된다.
비록 실시의 일정 이론에 구속되는 것을 바라지 않았지만, 상기 분리 영역에서 상기 반도체 기판의 약화는 첫째로 상기 결합된 제1 및 제2 기판이 단계(c')이후에 예를들어 실온으로 냉각되는 것으로서 발생한다고 생각된다. 적절한 T1 및 T2 의 선택에 의하여(이하 참조), 이러한 냉각은 상기 제1 및 제2 기판이 다르게 수축하는 것을 야기시킨다. 이러한 다른 수축은 상기 분리 영역에서 상기 제1 기판의 약화/파손으로서 명백하게 상기 제1 기판에 스트레스로 작용한다. 이하에 언급되는 것처럼, 바람직하게는, 상기 서로 다른 수축은 상기 제2 기판이 상기 제1 기판보다 더 수축되는 것에서 찾아진다.
여기서 사용되는 것으로서, "상온으로 냉각 시 서로 다른 수축" 및 이와 비슷한 구절은 만일 제1 및 제2 기판이 결합되지 않았다면, 이러한 냉각에 의하여 다른 정도로 수축되었을 것이라는 것을 의미한다. 그러나, 상기 제1 및 제2 기판이 단계(C')동안 결합되고, 강직된 물질이기 때문에, 실제 발생하는 각각의 기판의 수축의 양은 만일 결합이 없는 경우에 발생하는 것과는 다르다. 이러한 차이는 기판 중 하나를 냉각의 결과로서 장력 및 다른 압축을 겪게 한다. "수축에 이르는(seeks to contract)" 및 이와 비슷한 구절은 결합된 기판의 수축이 일반적으로 결합되지 않은 기판의 수축과는 다르다는 점을 반영하여 사용된다. 예를 들어, 언급된 기판은 냉각의 결과로서 일정 범위의 수축에 이르거나, 일반적으로 실제로는 다른 기판과 결합되어 있는 결과로서 그정도의 범위로 수축되지 않는다.
단계 (c') 동안 사용된 T1 및 T2 의 값은 상기 제1 및 제2 기판의 온도 팽창의 상대적인 계수에 의존하고, 이러한 값을 선택하는 목적은 기판중의 하나, 바람직하게는 제2 기판이 다른 기판보다, 바람직하게는 제1 기판보다 더 넓은 양이 수축에 이르게 하여, 냉각동안 분리 영역에 스트레스를 적용하고 따라서 약화되게 하는 것이다.
일반적인 경우, 상기 제2 기판이 냉각 동안 제1 기판보다 많은 양이 수축에 이르기 위하여, 상기 제1 및 제2 기판의 T1, T2, 및 CTE's (CTE1 및 CTE2, 각각)는 다음의 관계를 만족한다:
CTE2T2 > CTE1T1,
여기서 CTE1는 실질적으로 단결정 반도체 물질의 온도 팽창의 0℃ 계수이고, CTE2 는 산화 유리 또는 산화 유리-세라믹의 온도 팽창의 0-300 ℃의 계수이다. 이러한 관계는 상기 제1 및 제2 기판이 0℃의 일반적으로 인용되는 온도로 냉각되는 것을 가정한다. 그리고 T1 및 T2는 ℃의 단위로 표현된다.
이러한 관계식의 적용에 있어서, 산화 유리 또는 산화 유리-세라믹은 바람직하게는 다음을 만족하는 CTE 온도팽창의 0-300℃ 계수를 갖는다는 것을 명심하여야 한다:
5x107/℃ ≤ CTE ≤ 75x107/℃.
대조적으로, 0-300℃의 평균CTE가 대략 32.3x107/C 임에 반하여 0℃의 실질적으로 단결정 실리콘의 열팽창 계수는 대략 24x107/℃이다.비록 75x107/℃ 이하인 제2 기판에 대한CTE가 일반적으로 바람직하지만, 예를 들어 태양 전지로서 사용되는 소다 라임 유리의 경우와 같은 일정경우에 제2 기판의 CTE가 75x107/℃ 이상일 수 있다.
CTE2T2 > CTE1T1 의 관계로부터 볼 수 있듯이, 산화 유리 또는 산화 유리-세라믹의 CTE(CTE2)는 반도체 물질의 CTE(CTE1)보다 낮은 경우, 더 큰 T2 - T1 차이가 상기 제2 기판이 냉각동안 상기 제1 기판보다 더 수축에 이르기 위하여 필요하다. 반면, 만일 산화 유리 또는 산화 유리-세라믹의 CTE가 상기 반도체 물질의 CTE보다 충분히 크다면, 상기 더 작은 T2-T1 차이가 필요할 수 있다. 물론, 만일 상기 산화 유리 또는 산화 유리-세라믹의 CTE가 상기 반도체 물질의 CTE보다 충분히 크다면, T2-T1 차이는 0 또는 음수가 될 수 있다. 그러나, 일반적으로, 산화 유리 또는 산화 유리-세라믹의 CTE가 상기 반도체 물질의 CTE와 상대적으로 가깝게 선택되어 T2-T1 차이는 제2 기판이 냉각동안 제1 기판보다 더 수축에 이르는 것을 보장한다. T2 > T1 를 갖는 것은 또한 산화 유리 또는 산화 유리-세라믹을 더 반응적으로 만들기 때문에 산화 유리 또는 산화 유리-세라믹을 상기 반도체 물질에 결합하는데 도움을 줄 수 있어서 바람직하다.
[0119] 냉각동안 제1 및 제2 기판 사이의 다른 수축 및 분리 영역에서 제1 기판의 약화/파손의 결과는 냉각동안 제1 기판보다 더 수축되는 제2 기판을 갖는 것 이외에 다른 접근에 의하여 달성할 수 도 있다. 특히, 상기 제1 기판이 상기 제2 기판보다 더 수축에 이르는 것도 가능하다. 다시, 이러한 서로 다른 수축은 제1 및 제2 기판의 CTE's 및 온도의 선택을 통하여 달성할 수 있다. 일반적으로, 이 경우에서, CTE1T1 는 CTE2T2 보다 더 클 필요가 있다.
상기 제1 기판이 제2 기판보다 더 수축에 이르는 경우, 상기 제1 및, 특히, 상기 제1 기판의 제2 부분은 냉각 말미에서 압축보다는 오히려 장력 하에서 끝난다. 일반적으로, 바람직하게 냉각동안 서로 다른 수축이 제1 기판보다 제2 기판을 더욱 수축에 이루게하는 것을 야기시키는 접근을 만드는 최종 SOI 구조에서 반도체 필름(제1 기판의 제2 부분)이 압축 하에 있는 것이 바람직하다. 그러나, 장력 하의 반도체 필름을 갖는 몇몇의 적용이 바람직할 경우도 있다.
그러므로, 요약하면, 비록 조건의 다른 세트가 본 발명의 실시예에 사용될 수 있으나, 본 발명의 바람직한 구체예에서는, 단계(c')동안 T2 가 T1 보다 크고 상기 제2 기판이 상기 제1 기판보다 단계(c')동안에 사용된 상승된 온도로부터 냉각하는 동안 더 수축에 이르게 된다.
다시, 본 발명의 일정 특별한 적용(예를들어, 일정 특별한 반도체 물질 및 일정 특별한 산화 유리 또는 산화 유리-세라믹)에서, 원하는 SOI 구조의 생산을 위하여 상기 제1 및 제2 기판이 서로 분리되기 위한 분리 영역의 충분한 약화를 위한 서로 다른 수축의 수분을 제공하는 US 2004/0229444 A1의 공개 및 본 공개를 기초로 T1 및 T2값을 당업자가 명확히 선택할 수 있다.
상기 분리 영역에서 제1 및 제2 부분의 분리는 분리가 일어난 "박리" 면을 갖는 각각의 부분을 만든다. 기술 분야에 알려진 것처럼, 초기 형태에서, 다시 말해, 수반되는 면처리 전에, 이러한 박리 면은 일반적으로 예를득어 1-100 나노미터 범위와 같은 적어도 1 나노미터 RMS 이하와 비슷하고 사용된 공정 조건에 의존하는 면 거칠기에 의한 특징을 가지며, 전형적으로 분리 영역 형성에 사용된 예를들어 수소, 헬륨, 및 이와 같은 것들과 같은 주입된 이온의 농도를 갖고, 상기의 것은 제1 또는 제2 부분의 본체에 존재한다. 전형적인 적용에서, 상기 박리 면은 사용 전에 연마되어 RMS 면 거칠기가 예를들어 RMS 면 거칠기가 가전제품을 위하여 0.1 나노미터 정도를 갖는 것처럼 1나노미터 이하로 감소된다. 여기서 사용된 것으로서, "박리 면"은 최초로 형성된 면 및 수반된 처리 이후의 면을 포함한다.
단계(C')동안 제1 및 제2 기판에 적용된 압력은 양 기판이 (c') 단계의 열 및 전기장 처리를 받는 동안 밀접하게 접촉되는 것을 보장한다. 이러한 방식으로, 상기 기판 사이의 강력한 결합이 달성될 수 있다.
일반적으로, 상기 반도체 기판(상기 제1 기판, 또한 상기 도너 기판)은 유리 또는 유리-세라믹 기판(제2 기판)보다 높은 수준의 적용된 압력을 견딜 수 있다. 따라서, 상기 압력은 제2 기판의 손상없이 기판사이의 밀접한 접촉을 제공하기위하여 선택된다.
압력의 넓은 범위가 사용될 수 있다. 예를 들어, 제1 및 제2 기판의 제1 및 제2 힘 적용 면에 적용된 단위 면적 당 힘P'는 각각 다음의 관계를 만족하는 것이 바람직하다:
1 psi ≤ P' ≤ 100 psi;
그리고 가장 바람직하게는, 다음의 관계를 만족한다:
1 psi ≤ P' ≤ 50 psi.
다시, 본 발명의 일정 특별한 적용을 위하여 사용되는 특별한 압력 값은 본 발명의 개시로부터 당업자에 의하여 명확하게 결정될 수 있다.
본 발명의 제2 측면은 단일 제1 기판 및 단일 제2 기판을 사용하여 실시될 수 있다. 선택적으로, 본 발명의 방법은 단일 두번ㅉ 기판 상에 하나 이상의 SOI 구조를 형성하는데 사용될 수 있다.
예를들어, 단계(A') 내지 (D')는 제2 기판의 전체 영역이 덮히지 않은 제1 SOI 구조를 형성하는데 사용될 수있다. 그리고난후, 단계(A') 내지 (D')는 제1 SOI구조에 의하여 덮히지 않은 면적 전부 또는 일부를 덮는 제2 SOI 구조를 형성하기 위하여 반복될 수 있다. 상기 제2 SOI 구조는 상기 제1 SOI 구조와 동일하거나 다를 수 있다. 예를들어 제2 SOI 구조는 상기 제1 SOI 구조의 생산에 사용된 상기 제1 기판의 반도체 물질과 동일하거나 다른 실질적으로 단결정 반도체 물질로 구성된 제1 기판을 사용하여 만들어질 수 있다.
더욱 바람직하게는, 다수의 SOI 구조가 단계(A')에서 다수(다시 말해 둘이상)의 제1 기판을 제공하는 것, 단계(B')에서 이들 제1 기판 모두를 단일 제2 기판과 접촉시키는 것, 및 그리고 나서 생산된 다수의 제1 기판/단일 제2 기판 조립품 상에 단계(C') 및 (D')를 수행하는 것에 의하여 단일 제2 기판 상에 동시에 형성된다. 단계(A')에서 제공된 상기 다수의 제1 기판은 모두 같거나, 모두 다르거나, 또는 일부는 같고 일부는 다를 수 있다.
어느 접근이 사용되더라도, 단일 산화 유리 또는 산화 유리-세라믹 기판 위의 다수 SOI 구조는 본 발명의 특별한 적용을 만족하는 것으로서 접촉되거나 또는 분리될 수 있다. 원한다면, 인접한 구조의 일부 또는 모두 사이의 간격이 일정 원하는 크기의 산화된 유리 또는 산화 유리-세라믹 위에 하나 이상의 접촉한 반도체 층을 얻기 위하여 예를 들어, 반도체 물질과 같은 것으로 채워질 수 있다.
본 발명의 제2 측면에 따라 생산된 SOI 구조는 바람직하게는 직접적으로 또는 하나 이상의 중간층을 통하여 서로 접합된 제1 및 제2 층을 포함하는 절연체 상의 반도체 구조이고, 여기서:
(a') 상기 제1 층은 실질적으로 단결정 반도체 물질을 포함하고
(b') 상기 제2 층은 산화 유리 또는 산화 유리-세라믹을 포함하고 그리고
(c') 상기 제1 및 제2 층 사이의 결합 강도는 적어도8 joules/meter2, 바람직하게는 적어도 10 joules/meter2, 그리고 가장 바람직하게는 적어도 15 joules/meter2이다.
본 발명의 상세한 설명 및 청구항 전체에 사용된 것처럼, SOI 구조의 반도체 층 및 유리 또는 유리-세라믹층 사이의 결합 세기는 인덴테이션 처리(indentation procedure)의 사용으로 결정된다. 상기 처리는 박막 및 중합(polymeric), 금속성 및 깨지기 쉬운 물질의 코팅의 접착 특성을 측정하는데 널리 이용된다. 상기 기술은 계면의 스트레인 에너지 릴리즈 비율의 형태로 접착의 양적인 측정을 제공한다.
미국 특허 출원 제 2004/0229444 A1의 실시예에서 공개된 것처럼, 유리 상의 실리콘 코팅의 인덴테이션 측정은 Berkovich 다이아몬드 인덴터가 구비된 나노 인덴터 II(MTS 시스템 코퍼레이션, Eden Prairie, MN)를 사용하여 수행될 수 있다. 물론, 다른 장비도 결합 세기 값을 측정하는데 사용될 수 있다. 미국 특허 출원 제2004/0229444 A1의 실시예12에서 자세히 논의된 것처럼, 인덴테이션은 로드(loads)의 범위를 커버하고 인덴테이션을 바로 둘러싼 영역은 박리(delamination)의 증거로 검토되었다. 결합 에너지의 계산은 적절한 부분이 여기에 참고문헌으로서 인용되는 다음의 참고문헌에 따라 이루어졌다: D. B. Marshall and A.G. Evans, Measurement of Adherence of Residually Stressed Thin Films by Indentation, I. Mechanics of Interface Delamination, J. Appl. Phys., 56 [10] 2632 2638 (1984). 이 참고문헌의 처리는 아래 명시한 청구항에 의하여 결합 에너지라 불리는 것의 계산에 사용된다.
SOI 구조가 본 발명의 제2 측면에 따른 공정을 이용하여 제조될 경우, 제1 층은 박리 면인 제2 층으로부터 가장 먼 면을 갖는 것이 바람직하다. 이 경우, 상기 제2 층의 상기 산화 유리 또는 산화 유리-세라믹은 또한 다음을 가지는 것이 바람직하다:
(a') 0-300C에서 CTE 온도 팽창 게수 및 250C에서 다음의 관계를 만족하는 저항 :
5x107/℃ ≤ CTE ≤ 75x107/℃, 및
ρ≤ 1016 Ωcm, 및
(b') 1000℃ 이하의 스트레인 포인트 Ts.
상기 산화 유리 또는 산화 유리-세라믹은 또한 상기 산화 유리 또는 산화 유리-세라믹 내의 양이온 분포가 상기 산화 유리 또는 산화 유리-세라믹의 온도 T가
Ts - 350 ≤ T ≤ Ts + 350,
여기서 Ts 및 T 는 ℃ 단위인 관계식을 만족할 때 전기장에 의하여 변형될 수 있는 양이온을 포함한다.
식별되는 것처럼, 상기 유리 또는 유리-세라믹 층 및 이에 접합하는 상기 반도체층, 예를들어 실리콘층 사이의 결합의 세기는 SOI구조의 관건적인 성질이다. 높은 결합 세기 및 내구성은 SOI 구조가 구조 위 또는 내에서 박막 트랜지스터의 제조와 관련된 공정 및 다른 장치를 견딜 수 있는 것을 보장하기 위하여 매우 중요하다. 예를들어, 높은 결합 세기는 커팅, 연마, 및 비슷한 공정단계 동안 장치의 보전을 제공하는데 중요하다. 높은 결합 세기는 또한 얇은 두께의 반도체 필름을 포함한 다양한 두께의 반도체 필름이 유리 또는 유리-세라믹 기판에 접합되는 동안 수행되게 한다.
SOI 구조를 만드는 표준 열 공정에서 Si-SiO2 결합의 결합 에너지는 어닐링 온도에 의존하고 1000 ℃의 어닐링후에 1-4 joules/meter2 의 범위에 있다. Semiconductor Wafer Bonding, Q. Y. Tong, U. Gosele, John Wiley & Sons Inc., New York, New York, page 108, (1994)를 참고하라. US 2004/0229444 A1에서 설명된 실시예에 의하여 설명되는 것처럼, 본 발명의 제2 측면에 따르면, SOI 구조에서 이미 달성된 것보다 훨씬 높은 다시 말해서, 적어도 joules/meter2의 결합 세기가 제공된다.
본 발명의 제2 측면의 공정에 따르면, 다음의 특성을 갖는 SOI 구조가 제공된다:
I: 직접적으로 또는 하나 이상의 중간층을 통하여 서로 접합된 제1 및 제2 층을 포함하는 절연체 상의 반도체 구조, 여기서:
(a') 상기 제1 층은:
(i) 실질적으로 단결정 반도체 물질을 포함하고;
(ii) 제1 면이 제2 면보다 상기 제2 층에 더 가까운 거리 Ds에 의하여 분리된 실질적으로 평행한 제1 및 제2 면을 갖고;
(iii) 1)상기 제1 층안에 있는 기준 면을 가지고, 2) 실질적으로 제1 면에 평행하고, 그리고 3) Ds/2 거리에 의하여 그 면으로부터 분리되고; 그리고
(iv) 제1 면에서 시작되어 제2 면으로 확장되는 향상된 산소 농도의 영역을 가지고, 상기 영역은 다음의 관계를 만족하는 두께 δH를 갖는다:
δH ≤200 nanometers,
여기서 δH는 제1 면 및 1)상기 제1 층 안에 있고, 2)실질적으로 상기 제1 면과 평행하고, 그리고 3)다음의 관계를 만족하는 상기 제1 면으로부터 가장 먼 면인 면 사이의 거리이다:
CO(x) - CO/Ref ≥ 50 percent, 0 ≤ x ≤ δH,
여기서:
CO(x)는 제1 면으로부터 거리 x의 함수로서 산소의 농도이고,
CO/Ref는 기준 면에서의 산소 농도이고, 그리고
CO(x) 및 CO/Ref는 원자 퍼센트이다; 그리고
(b') 산화 유리 또는 산화 유리-세라믹을 포함하는 제2층.
본 발명의 이러한 측면의 향상된 산소 농도 영역은 결합전에 반도체 기판의 외부에 형성된 산화층과 구별되어야한다는 것에 주의하여야한다(예를 들어, 미국 특허 제5,909,627호를 참고하라). 다시말해서 본 발명의 영역은 반도체 물질 안에 있다. 특히, SOI 구조가 본 발명의 제2 측면에 따른 공정을 이용하여 제조되는 경우, 향상된 산소 농도의 영역은 상기 반도체 층 및 상기 산화 유리 또는 산화 유리-세라믹의 합성물이 형성되는 위치에 형성된다.
II: 직접적으로 또는 하나 이상의 중간층을 통하여 서로 접합된 제1 및 제2 층을 포함하는 절연체 상의 반도체 구조, 여기서:
(a') 상기 제1 층은 실질적으로 단결정 반도체 물질을 포함하고, 상기 층은 박리 면인 제2 층으로부터 가장면 면을 가지며 그리고,
(b') 상기 제2층은:
(v) 거리 D2에 의하여 분리된 실질적으로 평행한 제1 및 제2 면을 가지고, 여기서 상기 제1 면은 제2 면보다 상기 제1 층과 더 가깝고;
(vi) 1) 상기 제2 층 내에 있고, 2) 상기 첫번재 면과 실질적으로 평행하며, 그리고 3) 거리 D2/2에 의하여 제1 면과 분리된 기준면을 가지고;
(vii) 각각의 이온이 기준면에서 기준 농도 Ci/Ref를 가지는 하나 이상의 유형의 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹을 포함하고; 그리고
(viii) 기준 농도 Ci/Ref에 비하여 상대적으로 하나 이상의 양이온의 농도가 공핍된 상기 제1 면에서 시작하여 기준 면으로 확장되는 영역(양이온 공핍 영역)을 가진다.
III: 직접적으로 또는 하나 이상의 중간층을 통하여 서로 결합된 제1 및 제2 층을 포함하는 절연체 상의 반도체, 여기서:
(a') 상기 제1 층은 실질적으로 단결정 반도체 물질을 포함하고, 여기서 상기 층은 10 마이크론 이하의 두께를 가지며(일정 구체예에서는 5마이크론 이하, 일정 구체예에서는 1 마이크론 이하); 및
(b') 상기 제2 층은:
(ix) 거리 D2에 의하여 분리된 실질적으로 평행한 제1 및 제2 면을 가지고, 여기서 상기 제1 면은 제2 면보다 상기 제1 층과 더 가깝고;
(x) 1) 상기 제2 층 내에 있고, 2) 상기 첫번재 면과 실질적으로 평행하며, 그리고 3) 거리 D2/2에 의하여 제1 면과 분리된 기준면을 가지고;
(xi) 각각의 이온이 기준 면에서 기준 농도 Ci/Ref를 가지는 하나 이상의 유형의 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹을 포함하고; 그리고
(xii) 기준 농도 Ci/Ref에 비하여 상대적으로 하나 이상의 양이온의 농도가 공핍된 상기 제1 면에서 시작하여 기준 면으로 확장되는 영역(양이온 공핍 영역)을 가진다.
이 SOI구조와 관련하여, 하위 패러그래프(a')의 10 마이크론의 제한은 실질적으로 반도체 웨이퍼의 두께 이하인 것을 명심하여야한다. 예를들어 상업적으로 가능ㅎㄴ 실리콘 웨이퍼는 일반적으로 100 마이크론 이상의 두께를 가진다.
IV: 직접적으로 또는 하나 이상의 중간층을 통하여 서로 결합된 제1 및 제2 층을 포함하는 절연체 상의 반도체, 여기서:
(a') 상기 제1 층은 실질적으로 단결정 반도체 물질을 포함하고; 그리고
(b') 상기 제2 층은 하나 이상의 유형의 양이온을 포함하는 산화유리 또는 산화 유리-세라믹을 포함하며, 여기서 산화 유리 또는 산화 유리-세라믹 내의 리튬, 나트륨, 및 칼륨 이온의 합이 1.0 중량% 및, 바람직하게는 0.1 중량% 이하이고(다시 말해서, Li2O wt.% + K2O wt.%+ Na2O wt.% < 1.0 wt.%, 바람직하게는 < 0.1 중량%),
여기서 상기 제1 층은 10 센티미터 이상의 최대 크기(예를들어, 원형 층의 경우 지름, 직사각형 층의 경우 대각선, 등)를 가진다.
V: 직접적으로 또는 하나 이상의 중간층을 통하여 서로 결합된 제1 및 제2 층을 포함하는 절연체 상의 반도체, 여기서:
(a') 상기 제1 층은 실질적으로 단결정 반도체 물질을 포함하고; 그리고
(b') 상기 제2 층은:
(xiii) 거리 D2에 의하여 분리된 실질적으로 평행한 제1 및 제2 면을 가지고, 여기서 상기 제1 면은 제2 면보다 상기 제1 층과 더 가깝고;
(xiv) 1) 상기 제2 층 내에 있고, 2) 상기 첫번재 면과 실질적으로 평행하며, 그리고 3) 거리 D2/2에 의하여 제1 면과 분리된 기준면을 가지고;
(xv) 각각의 이온이 기준 면에서 기준 농도 Ci/Ref를 가지는 하나 이상의 유형의 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹을 포함하고;
(xvi) 기준 농도 Ci/Ref에 비하여 상대적으로 하나 이상의 양이온의 농도가 공핍된 상기 제1 면에서 시작하여 기준 면으로 확장되는 영역(양이온 공핍 영역)을 가지고, 여기서 상기 영역은 말단 엣지(distal edge)를 가지며(다시 말해서 기준 면에 들어있는 엣지); 그리고
(xvii) 양이온의 하나 이상의 유형의 농도가 Ci/Ref에 비하여 향상된 양이온 공핍 영역의 말단 엣지의 근처에 있는 영역(적층 영역)을 가진다.
VI: 직접적으로 또는 하나 이상의 중간층을 통하여 적어도 8 joules/meter2 의, 일정 구체예에서는 적어도 10 joules/meter2 의, 그리고 다른 일정 구체예에서는 적어도 15 joules/meter2 의 결합 세기로 서로 결합된 제1 및 제2 층을 포함하는 절연체 상의 반도체, 여기서 상기 제1 층은 실질적으로 단결정 반도체 물질을 포함하고, 상기 제2 층은 적어도 제2 층에 가까운 제1 층의 일부가 다른 것과 상대적이고 독립적으로 팽창되고 수축될 수 있는 상기 부분을 실질적으로 고립된 영역으로 나누는 오목한 곳(recesses)을 포함하는 산화 유리 또는 산화 유리-세라믹을 포함한다.
이 SOI 구조의 일정 구체예에서는, 상기 오목한 곳은 상기 제1 층의 전체 두께(Ds)를 통하여 확장된다.
VII: 실질적으로 단결정 반도체 물질을 포함하는 제1 층, 네트워크 형성제(network formers)로서(예를들어 B2O3, Al2O3, 및/또는 P2O5) 실리카 및 하나 이상의 다른 산화물을 포함하는 유리 또는 유리-세라믹을 포함하는 제2 층(20)을 포함하고 , 여기서 상기 제1층은 제2 층과 접촉하고 실리콘 산화물(다시 말해, SiOx 여기서 1 ≤ x ≤ 2)을 포함하는 그러나 하나 이상의 다른 산화물을 포함하지 않는 영역을 가지고, 여기서 상기 영역은 200 나노미터 이하의 두께를 갖는 절연체 상의 실리콘 구조.
VIII: 실질적으로 단결정 반도체 물질(물질 S) 및 양이온을 포함하는 산화 유리 또는 산화 유리-세라믹(물질 G)를 포함하는 절연체 상의 반도체 구조, 여기서 구조의 적어도 일부는 다음을 순서대로 포함하는 절연체 상의 반도체 구조:
물질 S;
향상된 산소 함량을 갖는 물질 S;
하나 이상의 양이온 유형의 양이온 농도가 감소된 물질 G;
하나 이상의 양이온 유형의 향상된 양이온 농도를 갖는 물질 G; 및
물질 G.
본 발명의 제2 측면의 공정에 따라 생산 가능한 앞서 말한 I-VIII의 SOI구조 및 이하 설명된 추가적인 SOI 구조 각각과 관련하여, 절연체 상의 반도체 구조를 구성하는 "절연체"는 제2 기판으로서 산화 유리 또는 산화 유리-세라믹의 사용을 통하여 본 발명에 의하여 자동적으로 제공된다는 것에 유의하여야한다. 상기 유리 또는 유리-세라믹의 절연 기능은 심지어 제1 및 제2 기판 사이에 중간층(30)가 양이온 공핍 영역을 포함할 때 더 향상된다. 구체적인 예로서, VIII의 SOI구조에서, 물질 G의 모두는 절연체이다. 또한, 적어도 일정량의 산소 농도가 향상된 상기 물질 S는 달성된 산소 농도에 의존하는 절연체로서 기능할 수 있다. 이러한 경우, 물질 S 이후의 모두는 SOI 구조의 절연체를 구성한다. 단결정 반도체 물질은, 예를들어 반도체적 성질을 더하기 위한 목적으로, 또한 다양한 수준에서 도판트가 도핑될 수 있다.
본 발명에 따른 절연체 기능의 자동적인 제공은 반도체 필름이 반도체 웨이퍼에 접합되는 종래의 SOI 구조와는 대조적인 것에 유념하여야한다. 절연 기능을 달성하기 위하여, 예를 들어 SiO2층과 같은 절연층이 상기 반도체 필름 및 상기 반도체 웨이퍼 사이에 끼워질(넣어질) 필요가 있다. 본 발명의 제2 측면에 따르면, 본 발명의 방법은 단일 산화 유리 또는 산화 유리-세라믹 기판 위에 다수의 SOI 구조를 제조하는데 사용될 수 있다. 여기서, 상기 SOI 구조는 모두 깥거나, 모두 다르거나 또는 일부는 같고 일부는 다를 수 있다. 유사하게, 본 발명의 제2 측면으로부터 만들어진 생산품은 하나의 제2 층 위에 다수의 제1 층ㅇ르 가질 수 있다. 여기서, 다시, 상기 제1 층은 모두 같거나, 모두 다르거나, 또는 일부는 같고 일부는 다를 수 있다.
단일 제1 층 또는 다수의 제1층 중 어느 것이 사용되던지, 결과 SOI 구조는 하나 이상의 종의 실질적으로 단결정 반도체 물질에 부착된(직접적으로 또는 하나 이상의 중간층을 통하여) 제2 층의 제1 면의 실질적으로 모두(다시 말해 >95%)를 가질 수 있거나 또는 실질적으로 단결정 반도체 물질가 아닌 물질과 결합된 제1 면의 실제적 영역을 가질 수 있다(이후에, "비단결정 반도체 영역").
비단결정 반도체 영역에서, 상기 제1 면은 직접적으로 또는 하나 이상의 중간층을 통하여 예를 들어 비결정 및/또는 다결정 반도체 물질에, 예를들어 비결정 및/또는 다결정 실리콘에 부착될 수 있다. 이러한 비싸지 않은 물질의 사용은 실질적으로 단결정 반도체 물질가 전형적으로 단지 디스플레이 일렉트로닉스의 일정 부분, 예를들어 고성능 반도체가 요구되는 주변 드라이버(peripheral drivers), 이미지 프로세서(image processor), 타이밍 콘트롤러, 및 이와 같은 것들에만 필요한 디스플레이 어플리케이션에서 특히 이점을 가질 수 있다. 본 기술 분야에서 잘 알려진 것처럼, 다결정 반도체 물질 및, 특히, 다결정 실리콘은 이런 물질가 LCD 유리 기판과 같은 기판에 적용된 이후에 비결정 물질의 열적 결정화(예를들어, 레이져-계 열 결정화)에 의하여 얻을 수 있다.
제2 층의 제1 면 전체는, 물론, 실질적으로 단결정 또는 비결정 반도체 물질을 가지지 않는다. 오히려, 상술된 영역은 노출된 층 또는 하나 이상의 비결정 반도체 물질에 부착된 제2 층의 면적 사이의 간격을 갖는 반도체 물질을 가질 수 있다. 이러한 간격의 크기는 본 발명의 특별한 적용에 따라 적합한 것으로서 크거나 또는 작을 수 있다. 예를 들어, 예를 들어 액정표시 장치와 같은 디스플레이 어플리케이션의 경우, 상기 유리 층의 대부분(예를들어 거의 75-80% 이상)은 전형적으로 실질적으로 단결정 또는 비결정 반도체 물질과 관련되지 않는다.
단일 제2 층에 부착된 다수의 제1 층의 사용을 통하여, 실질적으로 단결정 반도체 물질을 포함하는 넓은 영역을 갖는 SOI 구조가 얻어질 수 있다. 따라서, 본 발명의 제2 측면의 공정에 따르면, 다음의 추가적인 SOI 구조가 제조될 수 있다:
IX. 직접적으로 또는 하나 이상의 중간층을 통하여 서로 접합된 제1 및 두버째 층을 포함하는 절연체 상의 반도체 구조, 여기서:
(a') 상기 제1 층은 각각이 실질적으로 단결정 반도체 물질을 포함하는 다수의 영역을 포함하고;
(b') 상기 두번층은 산화 유리 또는 산화 유리-세라믹을 포함하고; 그리고
(c') 상기 영역은 다음의 관계를 만족하는 면적 Ai를 가진다:
여기서 만일 어떤 영역이 원형의 주변을 갖는다면 AT= 750 ㎠이고 만일 원형의 주변을 가지지 않는 영역이라면 AT= 500 ㎠이다.
상기와 같이, 다양한 영역의 실질적으로 단결정 반도체 물질은 모두 동일하거나, 모두 다르거나, 또는 일부는 동일하고 일부는 다를 수 있다. 유사하게, 하나 이상의 중간층이 사용된다면, 중간층은 모두 동일하거나, 모두 다르거나, 또는 일부는 동일하고 일부는 다를 수 있다. 특히, 하나이상의 영역이 제2 층에 직접적으로 부착되는 반도체 물질을 갖는 반면에, 하나 이상의 영역이 하나 이상의 중간층을 통하여 상기 제2 층에 부착된 실질적으로 단결정 반도체 물질을 갖는다.
앞서 언급한 본 발명의 제2 측면의 공정에 따라 제조될 수 있는 I-IX의 SOI 구조와 관련하여, 만일 존재한다면, 상기 제1 및 제2 기판 사이의 상기 하나 이상의 중간층은 100 nm 이하, 일정 구체예에서는 50 nm 이하, 그리고 다른 일정 구체예에서는 30 nm 이하의 결합된 두께를 갖는 것이 바람직하다.
상기 열거된 각각의 I-IX의 SOI 구조에 덧붙여서, 본 발명의 제2 측면의 공정이 I-IX의특징의 조합의 일부 또는 전부를 포함하는 SOI 구조의 제조에 또한 사용될 수 있다. 예를 들어, SOI 구조의 일정 구체예에서는 바람직하게는 적어도 8 joules/meter2의 결합 강도, 일정 구체예에서는 바람직하게는 적어도 10 joules/meter2의 결합 강도, 그리고 다른 일정 구체예에서는 바람직하게는 적어도 15 joules/meter2의 결합 강도를 가질 수 있다. 유사하게, 상기 SOI 구조는 바람직하게 하나 이상의 박리 면, 하나 이상의 양이온 공핍 영역, 하나 이상의 적층 영역 및/또는 두께가 10 마이크론 이하인 반도체 층을 포함할 수 있다.
본 발명은 다음의 제한없는 실시예에서 더 설명될 것이다.
첨부된 도면에서,
도 1은 본 발명의 공정에 사용되는 이온이 주입된 도너 기판의 일구체예의 개략도이다.
도 2는 본 발명의 공정에 사용되는 이온이 주입된 도너 기판의 다른 구체예의 개략도이다.
도 3은 기판에 이온 주입을 하는데 사용되는 전통적인 비질량 분리된 이온 샤워의 개략도이다.
도 4는 이온 샤워가 자기적 수단에 의하여 정제되는 기판의 이온 주입을 위한 본 발명의 공정에서 사용되는 기구의 개략도이다.
도 5는 전기장, 온도 구배 및 압력의 존재에서 레시피언트 기판과 결합된 이온 주입된 도너 기판의 개략도이다.
도 6은 도 5의 구조가 T3의 온도로 냉각된 이후에 SOI 구조를 형성하기 위하여 도 5의 구조의 분리의 개략도이다.
도 7은 결정 구조의 손상을 보여주는 전통적인 비질량 분리된 이온 샤워에 의하여 얻어진 얇은 박리 실리콘 필름의 TEM 이미지이다.
실시예 1(비교예)
150 mm의 직경, 500 마이크론의 두께의 실리콘 웨이퍼는 H3 +이온/㎠ 2E16(다시 말해서, 2x1016)의 첨가량 및 변경되지 않은 표준 종래 이온 샤워 장치로 60 KeV의 주입 에너지로 H3 +이온이 주입되었다. 상기 웨이퍼는 그리고 나서 면 그룹의 산화를 위하여 산소 플라즈마에서 처리되었다. 직경이 100 mm인 Corning Incorporated Eagle 2000TM 유리 웨이퍼는 그리고 나서 Fischer scientific Contrad 70 detergent로 초음파 베스에서 15분 동안 증류수로 세척한 후 초음파 베스(bath)에서 15분동안 세척되었고, , 그리고 나서 다시 증류수 세척에 뒤이어서 10%의 질산에서 세척된다. 이 웨이퍼 둘 모두 마지막으로 무균실에서 증류수로 스핀 워셔 드라이어(spin washer dryer)에서 세척되었다.
두 웨이퍼는 그리고 나서 공기가 상기 웨이퍼 사이에 걸리지(trapped) 않도 록 접촉되고, 그리고 나서 상기 웨이퍼에 접착제가 도입되고 US 2004/0229444 A1에 나타난 것처럼 결합되었다. 상기 유리 웨이퍼는 음극 위에 위치되었고, 상기 실리콘 웨이퍼는 양극 위에 위치되었다. 상기 두 웨이퍼는 525℃(실리콘 웨이퍼) 내지 575℃(유리 웨이퍼)로 가열되었다. 1750 볼트의 전위가 상기 웨이퍼 면에 가해졌다. 상기 전압은 그 말미에서 전압이 0이되게 20분동안 가하여졌고, 상기 웨이퍼는 실온으로 냉각되었다. 상기 웨이퍼는 쉽게 분리될 수 있었다. TEM 이미지가 박리된 실리콘 필름의 단면에서 촬영되었다. 상기 실리콘 필름이 전자제품에 사용이 힘든 실리콘 필름을 만드는 두께 전체의 손상을 보여주는 이미지는 도 7에 나타나있다.
실시예 2(본 발명)
실시예 1의 실험이 질량 분리를 일으키는 자기 분석기를 포함하는 도구의 차이를 제외하고는 동일한 실험 파라미터에서 실시되었고, 따라서 단지 원하는 종 H3 +만을 주입시킬수 있다. 이는 전자 장치에 유용한 단지 연마 또는 에칭에 의하여 제거되어 손상되지 않은 실리콘 층이 나타나는 파손 영역에서 손상이 제한된 실리콘 필름을 만드는 것이 기대된다. 추가적으로 H3 +에 이어서 He+의 주입 실험에서도 비슷한 결과가 예상되었다.
다양한 변형 및 변경이 본 발명의 범위와 사상을 벗어나지 않고 이루어질 수 있음은 당업자에게 자명하다. 따라서, 첨부되는 청구항 및 이의 동등한 범위 내에서 이루어지는 본 발명의 이러한 변형 및 변경을 포함한다.
Claims (46)
- (I) 제1 도너 외부 면을 갖는 반도체 물질을 포함하는 도너 기판을 제공하는 단계; 및(Ⅱ) 제1 종에 속하는 다수의 이온을, 전자기적 분리에 의하여 정제된 제1 이온 샤워에 의하여 상기 제1 도너 외부 면을 통해서 상기 제1 도너 외부 면 아래 깊이에 있는 이온 주입 영역에 주입하여, 상기 이온 주입 영역 및 상기 제1 도너 외부면("박리필름(exfoliation film)") 사이에 끼워진 물질의 적어도 50 ㎚의 두께 부분의 구조가 손상받지 않도록 하는 단계를 포함하며,(Ⅲ) 제1 종에 속하는 이온과 다른 제 2종에 속하는 다수의 이온을, 전자기적 분리에 의하여 정제된 제2 이온 샤워에 의하여 상기 제1 도너 외부 면을 통해서 상기 제1 도너 외부 면 아래 깊이에 있는 이온 주입 영역에 주입하여, 상기 박리필름의 적어도 50 ㎚의 두께 부분의 구조가 손상받지 않도록 하는 단계; 및(IV) 상기 제1 도너 외부 면을 레시피언트 기판에 결합하는 단계를 더 포함하고,(1) 상기 레시피언트 기판은 산화 유리 또는 산화 유리-세라믹을 포함하고;(2) 단계 (Ⅳ)에서, 상기 결합은 (a) 두 기판이 눌려서 밀접하게 접촉되도록 상기 도너 및 레시피언트 기판에 힘을 가하고; (b) 상기 도너 및 레시피언트 기판안에 전기장을 적용하여 상기 도너 기판의 전위가 레시피언트 기판의 전위보다 높게하며; 그리고 (c) 상기 도너 및 레시피언트 기판 사이의 온도 구배를 적용시켜 유효한 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 1에 있어서, 상기 단계(Ⅱ)에서, 상기 박리 필름의 적어도 100 ㎚의 두께 부분이 손상받지 않는 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 1 또는 2에 있어서, 상기 박리 필름의 손상되지 않은 부분의 두께는 전체 박리 필름 두께의 적어도 50%인 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 1 또는 2에 있어서, 상기 단계(Ⅱ)에서, 상기 제1 이온 샤워는 H3 +, H+, H2 +, D2 +, D3 +, HD+, H2D+, HD2 +, He+, He2+, O+, O2 +, O2+ 및 O3 + 로부터 선택된 제1 종에 속하는 이온으로 이루어진 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 삭제
- 청구항 1에 있어서, 상기 이온 주입 영역은 상기 제1 종 이온에 속하는 이온이 주입된 제1 이온 주입 영역 및 상기 제2 종 이온에 속하는 이온이 주입된 제2 이온 주입 영역을 포함하고, 상기 제1 이온 주입 영역 및 제2 이온 주입 영역은 겹치는(overlap) 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 6에 있어서, 상기 제1 이온 주입 영역에서 이온의 제1 종의 밀도 피크 및 상기 제2 이온 주입 영역에서 이온의 제2 종의 밀도 피크 사이의 거리가 100 ㎚ 이하인 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 1에 있어서, 상기 제1 종에 속하는 이온은 H3 +이고, 상기 제2 종에 속하는 이온은 He+인 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 1에 있어서, 상기 방법은 하기 단계 (Ⅴ)를 더욱 포함하는 것을 특징으로 하는 SOI 구조를 형성하는 제조방법:(Ⅴ) 상기 주입 영역 안에 위치한 상기 도너 기판으로부터 박리 필름 및 상기 이온 주입 영역의 물질의 일부분 이상을 분리하는 단계.
- 삭제
- 청구항 1에 있어서, 상기 단계 (Ⅱ)에서, 상기 제1 이온 샤워의 전자기적 분리는 자기장을 사용하여 유효한 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 1에 있어서, 상기 제조방법은:(A1) 도너 기판 및 레시피언트 기판을 제공하는 단계, 여기서:(1) 상기 도너 기판은 반도체 물질 및 레시피언트 기판과의 결합을 위한 제1 도너 외부 면(제1 결합 면) 및 제2 도너 외부 면을 포함하고;(2) 상기 레시피언트 기판은 산화 유리 또는 산화 유리-세라믹 및 하기 두 개의 외부 면을 포함하며: (i) 상기 제1 기판과 결합을 위한 제1 레시피언트 외부 면(제2 결합 면); 및 (ⅱ) 제2 레시피언트 외부 면;(A2) 제1 종에 속하는 다수의 이온을 상기 제1 도너 외부 면을 통하여, 전자기적 분리에 의하여 정제된 제1 이온 샤워에 의하여 상기 제1 도너 외부 면 아래의 깊이에 있는 상기 도너 기판의 이온 주입 영역에 주입하여, 상기 이온 주입 영역 및 상기 제1 도너 외부 면("박리 필름") 사이에 끼워진 물질의 필름의 적어도 50 ㎚의 두께 부분의 내부 구조가 손상되지 않도록 하는 단계;(B) 단계 (A1) 및 (A2) 이후에, 상기 제1 및 제2 결합 면을 접촉시키는 단계;(C) 충분한 시간 동안 상기 도너 및 레시피언트 기판을 상기 제1 및 제2 결합 면에서 서로 결합시키는 단계, 동시에:(1) 상기 도너 기판, 상기 레시피언트 기판, 또는 상기 도너 기판 및 상기 레시피언트 기판에 힘을 가하여 상기 제1 및 제2 결합 면이 눌려 접촉되도록 하는 단계;(2) 상기 도너 및 레시피언트 기판을 상기 제2 레시피언트 외부 면으로부터 상기 제2 도너 외부 면으로의 일반적인 방향을 갖는 전기장에 적용시키는 단계; 및(3) 상기 도너 및 레시피언트 기판을 가열하며, 여기서 상기 가열은 상기 제2 도너 및 레시피언트 외부 면이 각각 T1 및 T2의 평균 온도를 갖고, 상기 온도는 상온으로 냉각될 때, 상기 이온 주입 영역에서 도너 기판 및 레시피언트 기판의 차등적인 수축으로 상기 도너 기판을 약화시키는 단계; 및(D) 상기 결합된 도너 및 레시피언트 기판을 냉각시키고, 상기 도너 기판을 상기 이온 주입 영역에서 스플리팅(splitting)시키는 단계;여기서, 상기 산화 유리 또는 산화 유리-세라믹은 상기 레시피언트 기판 내에서 단계 (C) 동안 상기 제2 결합 면으로부터 상기 제2 레시피언트 외부 면의 방향으로 움직이는 양이온을 포함하는 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 12에 있어서, 상기 단계 (A2) 후 단계(B) 전에 상기 도너 기판의 제1 결합 면은 수소 농도를 감소시키는 처리를 하는 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
- 청구항 13에 있어서, 상기 수소 농도 감소 처리는 산소 플리즈마 처리, 오존 처리, H2O2를 이용한 처리, H2O2 및 암모니아를 이용한 처리, H2O2와 산을 이용한 처리, 및 이들의 조합으로부터 선택된 것을 특징으로 하는 SOI 구조를 형성하는 제조방법.
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Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080248629A1 (en) * | 2007-04-06 | 2008-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor substrate |
| EP1986230A2 (en) * | 2007-04-25 | 2008-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing SOI substrate and method of manufacturing semiconductor device |
| US7825007B2 (en) * | 2007-05-11 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment |
| EP1993128A3 (en) * | 2007-05-17 | 2010-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing soi substrate |
| KR101404781B1 (ko) * | 2007-06-28 | 2014-06-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제조 방법 |
| US8431451B2 (en) | 2007-06-29 | 2013-04-30 | Semicondutor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| JP5486781B2 (ja) * | 2007-07-19 | 2014-05-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7795114B2 (en) * | 2007-08-10 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing methods of SOI substrate and semiconductor device |
| JP5463017B2 (ja) * | 2007-09-21 | 2014-04-09 | 株式会社半導体エネルギー研究所 | 基板の作製方法 |
| JP5527956B2 (ja) * | 2007-10-10 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 半導体基板の製造方法 |
| US8455331B2 (en) * | 2007-10-10 | 2013-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US8501585B2 (en) * | 2007-10-10 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP5490393B2 (ja) * | 2007-10-10 | 2014-05-14 | 株式会社半導体エネルギー研究所 | 半導体基板の製造方法 |
| JP2009135430A (ja) * | 2007-10-10 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7989305B2 (en) * | 2007-10-10 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate using cluster ion |
| JP5688203B2 (ja) * | 2007-11-01 | 2015-03-25 | 株式会社半導体エネルギー研究所 | 半導体基板の作製方法 |
| JP5548351B2 (ja) * | 2007-11-01 | 2014-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20090141004A1 (en) * | 2007-12-03 | 2009-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| JP5459900B2 (ja) * | 2007-12-25 | 2014-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP2075850A3 (en) * | 2007-12-28 | 2011-08-24 | Semiconductor Energy Laboratory Co, Ltd. | Photoelectric conversion device and manufacturing method thereof |
| JP5404064B2 (ja) | 2008-01-16 | 2014-01-29 | 株式会社半導体エネルギー研究所 | レーザ処理装置、および半導体基板の作製方法 |
| JP5503876B2 (ja) * | 2008-01-24 | 2014-05-28 | 株式会社半導体エネルギー研究所 | 半導体基板の製造方法 |
| EP2105957A3 (en) * | 2008-03-26 | 2011-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing soi substrate and method for manufacturing semiconductor device |
| SG160302A1 (en) * | 2008-09-29 | 2010-04-29 | Semiconductor Energy Lab | Method for manufacturing semiconductor substrate |
| US8741740B2 (en) * | 2008-10-02 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
| US20100213466A1 (en) * | 2009-02-26 | 2010-08-26 | Hirschman Karl D | Photosensors including semiconductor-on-insulator structure |
| JP2010239123A (ja) * | 2009-03-12 | 2010-10-21 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US8749053B2 (en) | 2009-06-23 | 2014-06-10 | Intevac, Inc. | Plasma grid implant system for use in solar cell fabrications |
| US8278187B2 (en) * | 2009-06-24 | 2012-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments |
| SG176602A1 (en) * | 2009-06-24 | 2012-01-30 | Semiconductor Energy Lab | Method for reprocessing semiconductor substrate and method for manufacturing soi substrate |
| US8318588B2 (en) * | 2009-08-25 | 2012-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate |
| SG178061A1 (en) * | 2009-08-25 | 2012-03-29 | Semiconductor Energy Lab | Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate |
| US8062956B2 (en) | 2009-08-26 | 2011-11-22 | Corning Incorporated | Semiconductor on insulator and methods of forming same using temperature gradient in an anodic bonding process |
| SG178179A1 (en) * | 2009-10-09 | 2012-03-29 | Semiconductor Energy Lab | Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate |
| US8367519B2 (en) * | 2009-12-30 | 2013-02-05 | Memc Electronic Materials, Inc. | Method for the preparation of a multi-layered crystalline structure |
| US20110207306A1 (en) * | 2010-02-22 | 2011-08-25 | Sarko Cherekdjian | Semiconductor structure made using improved ion implantation process |
| TWI469368B (zh) * | 2010-11-17 | 2015-01-11 | Intevac Inc | 在太陽能電池製造中供固態磊晶成長之直流電離子注入 |
| US8196546B1 (en) | 2010-11-19 | 2012-06-12 | Corning Incorporated | Semiconductor structure made using improved multiple ion implantation process |
| US8008175B1 (en) | 2010-11-19 | 2011-08-30 | Coring Incorporated | Semiconductor structure made using improved simultaneous multiple ion implantation process |
| US8558195B2 (en) | 2010-11-19 | 2013-10-15 | Corning Incorporated | Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process |
| DE102010060910A1 (de) * | 2010-11-30 | 2012-05-31 | Roth & Rau Ag | Verfahren und Vorrichtung zur Ionenimplantation |
| US8735263B2 (en) * | 2011-01-21 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
| US9123529B2 (en) | 2011-06-21 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate |
| DE112012004373T5 (de) * | 2011-10-18 | 2014-07-10 | Fuji Electric Co., Ltd | Verfahren zur trennung eines trägersubstrats von einem festphasengebundenen wafer und verfahren zur herstellung einer halbleitervorrichtung |
| MY175007A (en) | 2011-11-08 | 2020-06-02 | Intevac Inc | Substrate processing system and method |
| US9499921B2 (en) * | 2012-07-30 | 2016-11-22 | Rayton Solar Inc. | Float zone silicon wafer manufacturing system and related process |
| US9318332B2 (en) | 2012-12-19 | 2016-04-19 | Intevac, Inc. | Grid for plasma ion implant |
| US9524849B2 (en) | 2013-07-18 | 2016-12-20 | Varian Semiconductor Equipment Associates, Inc. | Method of improving ion beam quality in an implant system |
| CN107154379B (zh) * | 2016-03-03 | 2020-01-24 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
| CN107154347B (zh) * | 2016-03-03 | 2020-11-20 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
| CN107154378B (zh) * | 2016-03-03 | 2020-11-20 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
| CN108831856A (zh) * | 2017-08-09 | 2018-11-16 | 长鑫存储技术有限公司 | 隔离沟槽的填充设备以及填充方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077287A (ja) * | 1998-08-26 | 2000-03-14 | Nissin Electric Co Ltd | 結晶薄膜基板の製造方法 |
| JP2001511953A (ja) | 1997-12-11 | 2001-08-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | イオン注入処理方法 |
| WO2005029576A2 (en) | 2003-02-18 | 2005-03-31 | Corning Incorporated | Glass-based soi structures |
| WO2006032947A1 (en) * | 2004-09-21 | 2006-03-30 | S.O.I.Tec Silicon On Insulator Technologies | Thin layer transfer method wherein a co-implantation step is performed according to conditions avaoiding blisters formation and limiting roughness |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410563A (en) | 1987-07-02 | 1989-01-13 | Sumitomo Eaton Nova | Electric charging suppressor of ion implanter |
| DE69205098T2 (de) | 1991-07-23 | 1996-02-29 | Nissin Electric Co Ltd | Ionenquelle mit Massentrennvorrichtung. |
| JPH0676750A (ja) * | 1992-08-27 | 1994-03-18 | Ishikawajima Harima Heavy Ind Co Ltd | イオン源 |
| US5350926A (en) | 1993-03-11 | 1994-09-27 | Diamond Semiconductor Group, Inc. | Compact high current broad beam ion implanter |
| US6159824A (en) | 1997-05-12 | 2000-12-12 | Silicon Genesis Corporation | Silicon-on-silicon wafer bonding process using a thin film blister-separation method |
| US6027988A (en) | 1997-05-28 | 2000-02-22 | The Regents Of The University Of California | Method of separating films from bulk substrates by plasma immersion ion implantation |
| JP3449198B2 (ja) | 1997-10-22 | 2003-09-22 | 日新電機株式会社 | イオン注入装置 |
| JP3456521B2 (ja) | 1998-05-12 | 2003-10-14 | 三菱住友シリコン株式会社 | Ｓｏｉ基板の製造方法 |
| US6300227B1 (en) * | 1998-12-01 | 2001-10-09 | Silicon Genesis Corporation | Enhanced plasma mode and system for plasma immersion ion implantation |
| US20020100880A1 (en) * | 1999-10-15 | 2002-08-01 | Jin-Liang Chen | Apparatus for decelerating ion beams for reducing the energy contamination |
| US6458671B1 (en) | 2001-02-16 | 2002-10-01 | Applied Materials Inc. | Method of providing a shallow trench in a deep-trench device |
| JP4289837B2 (ja) | 2002-07-15 | 2009-07-01 | アプライド マテリアルズ インコーポレイテッド | イオン注入方法及びｓｏｉウエハの製造方法 |
| US7176108B2 (en) | 2002-11-07 | 2007-02-13 | Soitec Silicon On Insulator | Method of detaching a thin film at moderate temperature after co-implantation |
| JP2004288549A (ja) * | 2003-03-24 | 2004-10-14 | Mitsui Eng & Shipbuild Co Ltd | イオン注入装置 |
| CN100527416C (zh) | 2004-08-18 | 2009-08-12 | 康宁股份有限公司 | 应变绝缘体上半导体结构以及应变绝缘体上半导体结构的制造方法 |
-
2006
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-
2009
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001511953A (ja) | 1997-12-11 | 2001-08-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | イオン注入処理方法 |
| JP2000077287A (ja) * | 1998-08-26 | 2000-03-14 | Nissin Electric Co Ltd | 結晶薄膜基板の製造方法 |
| WO2005029576A2 (en) | 2003-02-18 | 2005-03-31 | Corning Incorporated | Glass-based soi structures |
| WO2006032947A1 (en) * | 2004-09-21 | 2006-03-30 | S.O.I.Tec Silicon On Insulator Technologies | Thin layer transfer method wherein a co-implantation step is performed according to conditions avaoiding blisters formation and limiting roughness |
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