KR101084592B1 - 반도체 장치 - Google Patents

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코이치 모치즈키
미노루 카와카미
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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 장치는, 반도체 기판(101)과, 절연막(14b)과, 반도체 소자(EL)와, 저항 소자(4t)를 가지고 있다. 반도체 기판(101)은 제1의 홈부(T1)를 가지고 있다. 절연막(14b)은 제1의 홈부(T1)의 내면을 피복하고 있다. 반도체 소자(EL)는 전극(13)을 가지고 있다. 저항 소자(4t)는, 전극(13)을 흐르는 전류에 대한 저항이 되도록 전극(13)과 전기적으로 접속되고, 절연막(14b)을 통해 제1의 홈부(T1) 안에 설치된다. 이에 따라 대전류를 높은 신뢰성으로 흐르게 할 수 있는 평면적이 작은 저항 소자를 가지는 반도체 장치를 얻을 수 있다.
반도체 기판, 절연막, 반도체 소자, 저항 소자

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로서, 특히, 반도체 기판의 일부로 이루어지는 채널 영역과, 전극을 가지는 반도체 소자를 구비한 반도체 장치에 관한 것이다.
반도체 장치로서, IGBT(Insulated Gate Bipolar Transistor)나 파워MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)등의 전력용의 반도체칩이 있다. 이들의 반도체칩에 있어서의 게이트의 구조로서는, 주로, 평면 게이트 구조와 트렌치 게이트 구조가 있다.
트렌치 게이트 구조에 있어서의 게이트 재료로서는, 종래, 예를 들면 다결정 실리콘이 이용되고 있었다. 최근, 트렌치 게이트의 비저항을 낮게 하기 위해 고융점 금속을 이용하는 방법이 제안되고 있다. 예를 들면, 일본국 공개특허공보 특개2001-044435호에 의하면, 트렌치 게이트 구조의 트렌치에 버퍼층인 다결정 실리콘층과, 고융점 금속이 형성된다.
또 게이트에 대하여 게이트 저항이라고 부르는 저항 소자가 접속되는 경우가 있다. 종래, 게이트 저항은 반도체칩에 외장형으로 배치되지만, 최근, 게이트 저항을 반도체칩에 내장하는 것이 제안되고 있다.
예를 들면, 일본국 공개특허공보 특개 2002-083964호에 의하면, 반도체칩에 내장된 게이트 저항(내장 게이트 저항)이 제안되고 있다. 이 공보에 의하면, 다결정 실리콘 등으로 이루어지는 내장 게이트 저항에 의해 반도체 소자의 병렬접속시에 있어서의 스위칭 동작이 안정화된다.
또한 예를 들면, 일본국 공개특허공보 특개 2003-197914호에 의하면, 게이트 외부접속 전극의 노출부인 게이트 패드 아래에 층간 절연막을 통해 다결정 실리콘 등으로 이루어지는 내장 게이트 저항을 설치하는 구성의 반도체 장치가 제안되고 있다. 이 공보에 의하면, 이 구성에 의해, 반도체 기판의 활성 영역의 면적이 줄어들지 않고, 큰 면적의 내장 게이트 저항을 가지고, 과도한 펄스 전류의 전류 밀도를 억제할 수 있는 반도체 장치를 얻을 수 있다.
상기의 게이트 저항이 외장으로 된 반도체 장치는 부품 점수가 많아진다는 문제가 있었다. 또 게이트 저항과 반도체칩의 접속 부분이 외부 노이즈에 의한 전위변화를 받기 쉬우며, 이 전위변화는 게이트 저항을 통하지 않고 반도체칩 내의 게이트에 직접 영향을 준다. 이 때문에, 반도체 장치의 오작동이나 발진이 생기기 쉽다는 문제가 있었다.
또한 예를 들면 IGBT의 수백에서 수만개의 게이트에 전류가 공급되는 경우와 같이 게이트 저항에 대전류가 흐를 경우, 신뢰성의 확보를 위해 게이트 저항에 있어서의 전류 경로의 단면적을 크게 할 필요가 있다. 상기의 일본국 공개특허공보 특개 2002-083964호의 반도체 장치에서는, 내장 게이트 저항의 폭 치수 또는 두께 치수가 커질 필요가 있다. 그러나 두께 치수가 커지면, 내장 게이트 저항이 되는 막의 성막에 필요한 시간이 길어지는 문제와, 이 성막후의 가공이 곤란하게 된다는 문제가 있다. 또 폭 치수가 커지게 되면, 내장 게이트의 면적이 커져, 반도체 칩의 면적이 커진다는 문제가 있다.
또 상기의 일본국 공개특허공보 특개 2003-197914호의 내장 게이트 저항에서는, 게이트 패드와 내장 게이트 저항이 겹쳐서 형성되므로 반도체칩의 면적 저감에 효과는 있지만, 그 저감 효과는 게이트 패드 면적 이하라는 문제가 있다.
본 발명의 하나의 목적은, 대전류를 높은 신뢰성으로 흐르게 할 수 있는 평면적이 작은 저항 소자를 가지는 반도체 장치를 제공하는 것이다.
또 본 발명의 다른 목적은, 저항값을 제어할 수 있는 저항 소자를 가지는 반도체 장치를 제공하는 것이다.
또 본 발명의 또 다른 목적은, 복수의 게이트 전극을 가지고, 각 게이트 전극으로의 전위신호 전달의 지연차가 억제된 반도체 장치를 제공하는 것이다.
또 본 발명의 또 다른 목적은 션트 저항을 갖는, 보다 소형의 반도체 장치를 제공하는 것이다.
또 본 발명의 또 다른 목적은, 기생 저항이 작은 배선을 가지는 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는, 반도체 기판과, 절연막과, 반도체 소자와, 저항 소자를 가지고 있다. 반도체 기판은 제1의 홈부를 가지고 있다. 절연막은 제1의 홈부의 내면을 피복하고 있다. 반도체 소자는, 전극을 가지고 있다. 저항 소자는, 전극을 흐르는 전류에 대한 저항이 되도록 전극과 전기적으로 접속되고, 절연막을 통해 제1의 홈부 안에 설치된다.
또 반도체 장치는, 이하의 특징을 가지는 것이어도 된다.
하나의 국면에 따르는 반도체 장치는, 반도체 기판과, 절연막과, 반도체 소자와, 저항 소자를 가지고 있다. 절연막은 반도체 기판의 적어도 일부를 피복하고 있다. 반도체 소자는, 전극을 가지고 있다. 저항 소자는, 전극을 흐르는 전류에 대한 저항이 되도록 전극과 전기적으로 접속되고, 절연막을 통해 반도체 기판 위에 설치되어 있다. 반도체 기판과 저항 소자 사이의 전위차에 의해 저항 소자 안에 공 핍층이 생긴다.
다른 국면에 따르는 반도체 장치는, 반도체 기판과, 반도체 소자와, 절연막과, 적어도 하나의 다이오드를 가지고 있다. 반도체 소자는, 전극을 가지고 있다. 절연막은 반도체 기판의 적어도 일부를 피복하고 있다. 다이오드는 절연막 위에 설치되어 전극을 흐르는 전류에 대한 저항이 되도록 전극과 전기적으로 접속되어 있다.
또 다른 국면에 따르는 반도체 장치는, 반도체 기판과, 반도체 소자와, 절연막과, 적어도 하나의 접합형 전계효과 트랜지스터를 가지고 있다. 반도체 기판은 제 1의 홈부를 가지고 있다.
반도체 소자는, 전극을 가지고 있다. 절연막은 반도체 기판의 적어도 일부를 피복하고 있다. 접합형 전계효과 트랜지스터는 절연막 위에 설치되어, 소스 및 드레인을 가지고 있다.
또 다른 국면에 따르는 반도체 장치는, 반도체 기판과, 반도체 소자와, 절연막과, 적어도 하나의 MIS형 전계효과 트랜지스터를 가지고 있다. 반도체 소자는 전극을 가지고 있다. 절연막은 반도체 기판의 적어도 일부를 피복하고 있다. MIS형 전계효과 트랜지스터는, 절연막 위에 설치되어, 소스 및 드레인을 가지고 있다. 전극을 흐르는 전류에 대한 저항이 되도록, 소스 및 드레인 중 어느 하나와, 전극이 전기적으로 접속되어 있다.
또 다른 국면에 따르는 반도체 장치는, 반도체 기판과, 반도체 소자와, 절연막과, 저항 소자를 가지고 있다. 반도체 소자는, 전극을 가지고 있다. 절연막은 반 도체 기판의 적어도 일부를 피복하고 있다. 저항 소자는, 절연막 위에 설치되어, 전극을 흐르는 전극에 대한 저항이 되도록 전극과 전기적으로 접속되고, 다이오드와 오믹 저항을 병렬로 갖는 적어도 하나의 영역을 포함하고 있다.
또 다른 국면에 따르는 반도체 장치는, 반도체 기판과, 반도체 소자와, 게이트 패드와, 게이트 배선과, 복수의 저항 소자를 가지고 있다. 반도체 소자는, 반도체 기판의 일부로 이루어지는 채널 영역과, 채널 영역을 제어하기 위한 복수의 게이트 전극을 가지고 있다. 게이트 패드는 복수의 게이트 전극과 전기적으로 접속되어 있다. 게이트 배선은, 복수의 게이트 전극의 적어도 하나와, 게이트 패드를 전기적으로 접속하고 있다. 저항 소자는 게이트 배선의 중간에 설치되어 있다. 게이트 패드에 비교적 먼 게이트 전극에 접속된 저항 소자의 저항값에 비해 게이트 패드에 비교적 가까운 게이트 전극에 접속된 저항 소자의 저항값은 크다.
또 다른 국면에 따르는 반도체 장치는, 반도체 기판과, 반도체 소자와, 절연막과, 제 1 및 제 2의 저항 소자를 가지고 있다. 반도체 소자는, 제1의 이미터 전극 및 제1의 소스 전극의 어느 하나와, 제2의 이미터 전극 및 제 2의 소스 전극의 어느 하나와, 게이트 전극을 가지고 있다. 절연막은 반도체 기판의 적어도 일부를 피복하고 있다. 제1의 저항 소자는 절연막 위에 설치되어, 제1의 이미터 전극 및 제1의 소스 전극의 어느 하나와, 제2의 이미터 전극 및 제2의 소스 전극의 어느 하나를 서로 전기적으로 접속하고 있다. 제2의 저항 소자는, 절연막 위에 설치되어 제1의 이미터 전극 및 제1의 소스 전극의 어느 하나와 게이트 전극을 제2의 이미터 전극 및 제2의 소스 전극의 어느 하나의 전위에 대응한 전기 저항을 수반하여 전기 적으로 접속하고 있다.
또 다른 국면에 따르는 반도체 장치는, 반도체 기판과, 반도체 소자와, 절연막과, 제1 및 제2의 배선을 가지고 있다. 반도체 기판은 홈부를 가지고 있다. 반도체 소자는, 반도체 기판의 일부로 이루어지는 채널 영역과, 전극을 가지고 있다. 절연막은 홈부의 내면을 피복하고 있다. 제1의 배선은, 전극과 전기적으로 접속되고, 절연막을 통해 홈부 안에 설치되어 있다. 제2의 배선은, 홈부 위에 설치되어, 제1의 배선과 전기적으로 병렬 접속되어 있다.
본 발명의 반도체 장치에서는 저항 소자는 제1의 홈부 안에 설치된다. 이에 따라 대전류를 높은 신뢰성으로 흐르게 할 수 있는 저항 소자의 평면적을 작게할 수 있다.
본 발명의 하나의 국면에 따르는 반도체 장치에서는, 저항 소자가 반도체 영역을 포함하고 있다. 이 반도체 영역의 반도체 특성이 이용됨으로써, 저항 소자의 저항값을 제어할 수 있다.
본 발명의 다른 국면에 따르는 반도체 장치에서는, 게이트 패드에 비교적 먼 게이트 전극에 접속된 저항 소자의 저항값에 비하여, 게이트 패드에 비교적 가까운 게이트 전극에 접속된 저항 소자의 저항값은 크다. 이에 따라 각 게이트 전극으로의 전위신호 전달의 지연차가 억제된다.
본 발명의 또 다른 국면에 따르는 반도체 장치에서는, 제1의 이미터 전극 및 제1의 소스 전극의 어느 하나와 제2의 이미터 전극 및 제2의 소스 전극의 어느 하나를 서로 전기적으로 접속하고 있는 제1의 저항 소자는 절연막 위에 설치된다. 이 에 따라 션트 저항을 가지는 반도체 장치를 소형화할 수 있다.
본 발명의 또 다른 국면에 따르는 반도체 장치에서는, 홈부 안에 설치된 제1의 배선과, 홈부 위에 설치된 제2의 배선이 병렬로 접속되어 있다. 이에 따라 배선의 기생 용량을 작게할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 이해될 것이다.
이하, 본 발명의 실시예에 대해 도면에 의거하여 설명한다.
[실시예 1]
최초에 본 실시예의 반도체 장치의 구성의 개략에 대하여 설명한다.
도 1a∼1c를 참조하여, 본 실시예의 IGBT칩은 전력용의 반도체 장치이며, 트렌치 게이트형의 반도체 소자인 저항 소자인 IGBT소자 EL과, 저항 소자인 트렌치형 내장 게이트 저항(4t)을 가지고 있다.
도 1a 및 도 1b를 참조하여, 트렌치형 내장 게이트 저항(4t)은 반도체 기판(101)에 설치된 제1의 홈부 T1 안에 절연막(14b)을 통해 형성되어 있다. 이에 따라 트렌치형 내장 게이트 저항(4t)은 제1의 홈부 T1가 깊어짐에 따라 전류 경로의 단면적이 커지는 구성을 가지고 있다.
도 1a 및 도 1c를 참조하여, IGBT소자 EL은 상기의 반도체 기판(101)의 일부를 채널 영역으로서 가지고 있다. 또 IGBT소자 EL은 이 채널 영역을 제어하기 위한 다수의 게이트 전극(13)을 가지고 있다. 게이트 전극(13)의 개수는, 예를 들면 몇 백∼몇만개다.
도 1a∼ 도 1c 및 도 2를 참조하여, IGBT소자 EL의 각 셀의 게이트 전극(13)은, 게이트 주배선(5)에 의해 서로 전기적으로 접속되어 있다. 이 게이트 주배선(5)은, 게이트 패드(1) 주변에 있어서 트렌치형 내장 게이트 저항(4t)을 통해 게이트 패드(1)와 전기적으로 접속되어 있다.
이에 따라 IGBT칩은, 게이트 패드(1)에 대한 입력이 트렌치형 내장 게이트 저항(4t)을 통해 IGBT소자 EL의 각 게이트 전극(13)에 전달되는 구성을 가지고 있다. 즉 게이트 전극(13)을 흐르는 전류에 대한 저항(게이트 저항)이 되도록 트렌치형 내장 게이트 저항(4t)이 게이트 전극(13)과 전기적으로 접속되어 있다. 이 게이트 저항은, 주로 게이트 전극(13)에 전달되는 전위를 지연시키거나, IGBT소자 EL의 스위칭시의 전류/전압의 상승 등을 조정하거나 하는 기능을 가지고 있다.
또한 게이트 주배선(5)은, 예를 들면 고농도로 불순물이 도프 된 게이트 재료인 n형 다결정 실리콘으로 이루어지는 다결정 실리콘층(12b)을 가진다. 또 게이트 주배선(5)은, 배선으로서의 저항이 저감되도록 주배선 금속층(10b)을 가지고 있다. 주배선측 콘택홀(9b)에 있어서 다결정 실리콘층(12b)과 주배선 금속층(10b)은 접촉하고 있으며 서로 전기적으로 접속되어 있다.
다시 도 1a를 참조하여, IGBT칩은, 기재(基材)로서 반도체 기판(101)을 가지고 있다. 또 IGBT칩은, 이 반도체 기판(101)의 일부를 포함하는 IGBT소자 EL을 가지고 있다. 또 IGBT칩은, 절연막(14b)과, 트렌치형 내장 게이트 저항(4t)과, 필드 산화막(7)과, 다결정 실리콘층(12a, 12b)과, 층간 절연막(11)과, 게이트 패드 금속 층(10a)과, 주배선 금속층(10b)을 가지고 있다.
또한 필드 산화막(7)은, 반도체 기판(101)과 다결정 실리콘층(12a, 12b)을 절연하고 있는 막으로, 예를 들면 LOCOS(Local Oxidation of Silicon)법 등으로 형성되어 있다. 또 게이트 패드 금속층(10a) 및 주배선 금속층(10b)은, 예를 들면 알루미늄 합금 등의 저저항의 도전체 재료로 이루어진다.
주로 도 1a, 도 1b 및 도 7을 참조하여, 반도체 기판(101)은 절연막(14b)에 의해 내면이 피복된 제1의 홈부 T1을 가지고 있다. 즉, 제1의 홈부 T1의 저면과 측면이 절연막(14b)에 의해 피복되어 있다. 이 절연막(14b)에 의해, 제1의 홈부 T1 안에 설치된 트렌치형 내장 게이트 저항(4t)과 반도체 기판(101)이 전기적으로 절연되어 있다.
제1의 홈부 T1의 치수는, 예를 들면 깊이 치수(도 1a의 세로방향의 치수) 약 10㎛, 폭 치수(도 1b의 가로방향의 치수) 1.2㎛이며, 도 7에 나타내는 바와 같이, 복수의 제1의 홈부 T1이 2.5㎛ 피치로 병렬로 연장하도록 형성되어 있다. 절연막(14b)은 제1의 홈부 T1의 치수에 비해 작은 막 두께 치수를 가지고 있다. 절연막(14b)의 막 두께는, 예를 들면 몇십부터 200nm이다.
또한 인접하는 트렌치형 내장 게이트 저항(4t)의 사이에는 복잡한 구조가 없기 때문에, 트렌치형 내장 게이트 저항(4t)을 위한 트렌치(제1의 홈부 T1)의 피치는, 게이트 전극(13)을 위한 트렌치(제2의 홈부 T2)의 피치보다도 작게 하는 것이 가능하다. 즉 제1의 홈부 T1의 피치는, 예를 들면 2.5㎛정도의 좁은 피치로 할 수도 있다.
트렌치형 내장 게이트 저항(4t)은 전기 저항체로서 이용되는 재료로 이루어지고, 예를 들면 1×1019/cm3이상의 고농도로 도프된 n형 다결정 실리콘으로 이루어진다. 트렌치형 내장 게이트 저항(4t)은, 예를 들면 게이트 전극(13)의 폭 치수 W1(도 6)과 동일한 폭 치수를 가지고, 길이방향(도 6의 가로방향)을 따라 흐르는 전류에 저항을 주는 기능을 가지고 있다. 트렌치형 내장 게이트 저항(4t)의 깊이 치수(도 1a 및 도 1b(세로방향의 치수)는, 예를 들면 5∼20㎛이다.
트렌치형 내장 게이트 저항(4t)의 저항값은, 트렌치형 내장 게이트 저항(4t)이 매립되는 트렌치의 치수나, 매립되는 n형 다결정 실리콘의 도핑 농도에 의존하는 값이다. 이 저항값은 트렌치형 내장 게이트 저항(4t)의 길이 1mm에 대하여, 예를 들면 몇백 Ω부터 몇 kΩ이다.
또 하나의 트렌치형 내장 게이트 저항(4t)은 몇십부터 몇백 mA의 전류를 흐르게 할 수 있는 신뢰성을 가지고 있다. 하나의 트렌치형 내장 게이트 저항(4t)은, 예를 들면 길이 1mm당 1kΩ의 저항값을 가지고, 최대 200mA의 전류를 흐르게 할 수 있는 신뢰성을 가지고 있다. 최대 5A의 전류가 흐르는 8Ω의 저항을 얻기 위해서는, 길이 200㎛의 트렌치형 내장 게이트 저항(4t)이 25개 병렬 접속되면 된다.
도 1a 및 도 1b를 참조하여, 제1의 홈부 T1에 매립되도록 형성된 트렌치형 내장 게이트 저항(4t)은, 제1의 홈부 T1의 개구측에 있어서는 층간 절연막(11)에 의해 피복되어 있다. 층간 절연막(11)에는, 게이트 패드측 콘택홀(9a) 및 주배선측 콘택홀(9b)이 형성되어 있다.
게이트 패드측 콘택홀(9a)에 있어서는, 게이트 패드 금속층(10a)이 다결정 실리콘층(12a)을 통해 트렌치형 내장 게이트 저항(4t)과 접속되어 있다. 주배선측 콘택홀(9b)에 있어서는, 주배선 금속층(10b)이 다결정 실리콘층(12b)을 통해 트렌치형 내장 게이트 저항(4t)과 접속되어 있다.
도 1a 및 도 3을 참조하여, 게이트 패드 금속층(10a)의 윗면측은 게이트 패드(1)로서의 기능을 가지고 있다. 즉 게이트 패드 금속층(10a)의 윗면측은, 와이어 본딩 등에 의해 외부로부터의 배선을 접속할 수 있도록 구성되어 있다. 주배선 금속층(10b)은 다결정 실리콘(12b)과 함께 게이트 주배선(5)을 구성하고 있다.
도 1a를 참조하여, IGBT소자 EL이 형성된 영역에 있어서 IGBT칩은, 반도체 기판(101)과, 게이트 절연막(14a)과, 게이트 전극(13)과, 다결정 실리콘층(12b)과, 층간 절연막(11)과, 이미터 패드(18)를 가지고 있다.
도 2를 참조하여, IGBT소자 EL은, 이미터 패드(18)가 형성된 영역에 있어서, 예를 들면 몇백부터 몇만개의 셀로 이루어지는 구조를 가지고 있다. IGBT 소자 EL은 각 셀에 게이트 전극(13)을 가지고 있다.
도 1a, 도 1c 및 도 7을 참조하여, 반도체 기판(101)은, n형 이미터 영역(15)과, 고농도 p형 영역(16)과, p형 채널 영역(17)과, 저농도 n형 드리프트 영역(8)과, n형 버퍼 영역(20)과, p형 콜렉터 영역(19)을 가지고 있다.
또 반도체 기판(101)은 게이트 절연막(14a)에 의해 내면이 피복된 제2의 홈부 T2를 가지고 있다. 즉, 제2의 홈부 T2의 저면과 측면이 게이트 절연막(14a)에 의해 피복되어 있다. 이 게이트 절연막(14a)에 의해, 제2의 홈부 T2 안에 설치된 게이트 전극(13)과 반도체 기판(101)이 전기적으로 절연되어 있다.
T2의 치수는, 예를 들면 깊이 치수(도 1a의 세로방향의 치수) 약 10㎛, 폭 치수(도 1c의 가로방향의 치수) 1.2㎛이며, 도 7에 나타내는 바와 같이, 복수의 제2의 홈부 T2가 5.0㎛피치로 병렬로 연장하도록 형성되어 있다. 게이트 절연막(14a)은 제2의 홈부 T2의 치수에 비해 작은 막 두께 치수를 가지고 있다. 예를 들면 절연막(14a)의 막 두께는, 예를 들면 몇십부터 200nm이다. 게이트 전극(13)은, 예를 들면 1×1019／cm3이상의 고농도로 도프된 n형 다결정 실리콘으로 형성되어 있다.
도 1a, 도 1c 및 도 5를 참조하여, 게이트 전극(13)에는 다결정 실리콘층(12b)이 접촉하고 있다. 이에 따라 게이트 전극(13)은 게이트 주배선(5)과 접속되어 있다.
도 1a, 도 1c를 참조하여, 제2의 홈부 T2에 매립되도록 형성된 게이트 전극(13)은, 제2의 홈부 T2의 개구측에 있어서는 층간 절연막(11)에 의해 피복되어 있다.
도 3 및 도 4를 참조하여, 층간 절연막(11)에는, 이미터용 콘택홀(9d)이 형성되어 있다. 이미터용 콘택홀(9d)을 통해, 이미터 패드(이미터 전극)(18)가, n형 이미터 영역(15)과, 고농도 p형 영역(16)과, p형 채널 영역(17)에 접속되어 있다.
상기의 구성에 있어서 바람직하게는, 도 1a에 나타내는 바와 같이, 게이트 패드측 콘택홀(9a)은 트렌치형 내장 게이트 저항(4t)의 제1의 홈부 T1의 개구측의 면과 중복 영역을 가지도록 형성되어 있다. 즉, 층간 절연막(11)은, 게이트 패드측 콘택홀(9a)의 일부로서, 트렌치형 내장 게이트 저항(4t)의 제1의 홈부 T1의 개구측에 있어서의 게이트 패드측 콘택홀 9aD를 가지고 있다.
또한 주배선측 콘택홀(9b)은 트렌치형 내장 게이트 저항(4t)의 제1의 홈부 T1의 개구측의 면과 중복 영역을 가지도록 형성되어 있다. 즉, 층간 절연막(11)은, 주배선측 콘택홀 9b의 일부로서, 트렌치형 내장 게이트 저항(4t)의 제1의 홈부 T1의 개구측에 있어서의 주배선측 콘택홀 9bD를 가지고 있다.
또한 도 1a 및 도 2에 나타내는 바와 같이, 게이트 패드(1)와 게이트 주배선(5)은 층간 절연막(11)에 의해 분리되고 있으며, 게이트 패드(1)와 게이트 전극(13) 사이의 전류 경로는 실질적으로 트렌치형 내장 게이트 저항(4t)을 경유하는 전류 경로뿐이다. 여기에서 실질적인 전류 경로는, 기생 용량이나 기생 인덕턴스에 기인하는 전류 경로나, 절연체 안을 흐르는 미소한 전류의 경로를 포함하지 않는 전류 경로다.
또한 도 1a∼도 1c 및 도 7에 나타내는 바와 같이, 반도체 기판(101)은, 절연막(14b)과 접촉하고, IGBT소자 EL의 저농도 n형 드리프트 영역(8)과 반대의 도전형을 가지는 p형 영역(21)을 포함하고 있다. 더 바람직하게는, p형 영역(21)을 저농도 n형 드리프트 영역(8)과 반대의 도전형으로 하기 위한 불순물 농도가, IGBT소자 EL의 p형 채널 영역(17)을 저농도 n형 드리프트 영역(8)과 반대의 도전형으로 하기 위한 불순물 농도보다도 높아지고 있다.
또 p형 영역(21)에 반전층이 형성되지 않도록 p형 영역(21)의 전위가 제어되고 있다. 이 제어가 행해지기 위해, 예를 들면 p형 영역(21)이 IGBT소자 EL의 n형 이미터 영역(15)과 전기적으로 접속되어 있다.
도 8 및 도 9를 참조하여, IGBT칩의 회로(100)는, 예를 들면 프린트 기판의 회로(200)에 삽입되어 사용된다. 프린트 기판은, 외부 이미터 패드(3e)와, 외부 게이트 패드(3g)와, 외부 콜렉터 패드(3c)를 가지고 있다. 외부 이미터 패드(3e)와, 외부 게이트 패드(3g)와, 외부 콜렉터 패드(3c), 예를 들면 알루미늄 합금 등의 저저항의 도전체 재료로 이루어진다.
IGBT칩의 게이트 패드(1)와, 프린트 기판의 외부 게이트 패드(3g)는, 알루미늄이나 금 등으로 이루어지는 와이어(2a)에 의해 접속된다. 또 IGBT칩의 n형 이미터 영역(15)(도 1c) 및 p형 콜렉터 영역(19)(도 1a)의 각각이, 외부 이미터 패드(3e) 및 외부 콜렉터 패드(3c)의 각각과 전기적으로 접속되어 있다. 외부 게이트 패드(3g)에는, 외부로부터 전위 Vg가 인가된다.
또한, 도 8에 있어서의 콘덴서의 기호 및 코일 기호의 각각은, IGBT칩에 있어서의 기생 용량 및 기생 인덕턴스의 각각을 나타내고 있다. 또 도 안의 화살표는, IGBT소자 EL의 콜렉터 및 이미터로부터의 출력이 기생 용량 및 기생 인덕턴스를 통해 게이트 전극으로 귀환하는 경로를 나타내고 있다.
또한 본 실시예의 반도체 장치는, 후술하는 실시예 2에 있어서의 반도체 장치의 제조 방법의 일부가 간략화된 방법에 의해 제조할 수 있다.
다음에 본 실시예에 있어서의 트렌치형 내장 게이트 저항(4t)의 구성의 변형예에 대하여 설명한다.
도 10을 참조하여, 트렌치형 내장 게이트 저항(4t)은, 게이트 패드측 콘택홀(9a)과 면하는 부분에 있어서, 층간 절연막(11)에 면하는 부분에 있어서의 최소폭과 같은 폭 치수 W1보다도 넓은 폭 치수 WE1을 가지는 부분을 포함하고 있다. 또 트렌치형 내장 게이트 저항(4t)은, 주배선측 콘택홀(9b)과 면하는 부분에 있어서, 층간 절연막(11)에 면하는 부분에 있어서의 최소폭인 폭 치수 W1보다도 넓은 폭 치수 WE1을 가지는 부분을 포함하고 있다.
본 변형예에 있어서의 트렌치형 내장 게이트 저항(4t)의 형상은 도 10에 도시하는 형상에 한정되는 것은 아니고, 예를 들면 도 11∼도 15에 도시하는 형상으로 할 수 있다. 또한, 도 11∼도 15에 있어서는, 트렌치형 내장 게이트 저항(4t)의 게이트 패드측 콘택홀(9a)과 면하는 부분의 근방에 대해 나타내지만, 주배선측 콘택홀(9b)과 면하는 부분에 대해서도 동일한 구성으로 할 수 있다.
다음에 제1의 비교예에 대하여 설명한다.
최초에 본 비교예에 있어서의 반도체 장치의 구성에 대하여 설명한다. 도 16을 참조하여, 본 비교예의 반도체 장치로서의 IGBT칩은, 서로 일체가 되어 형성되어 있는 게이트 패드 IC 및 게이트 주배선(5)을 가지고 있다. 게이트 패드 IC와 게이트 주배선(5)은 일체이기 때문에 양자 사이에는 게이트 저항으로서의 저항 소자가 존재하지 않는다.
도 17을 참조하여, IGBT칩과는 별도 부품으로서 외부 게이트 저항(4e)이 준비되고, 외부 게이트 패드(3g)에 접속된다. 게이트 전극의 전위를 제어하기 위해서 는 외부 게이트 저항(4e)을 통해 외부로부터 전위 Vg가 인가된다.
도 18을 참조하여, 콘덴서의 기호 및 코일 기호의 각각은, IGBT칩의 회로 100C에 있어서의 기생 용량 및 기생 인덕턴스의 각각을 나타내고 있다. 또 도 안의 화살표는, IGBT소자 EL의 콜렉터 및 이미터로부터의 출력이 기생 용량 및 기생 인덕턴스를 통해 게이트 전극으로 귀환하는 경로를 나타내고 있다.
외부 게이트 저항(4e)은 IGBT소자 EL의 게이트 전극과 외부 게이트 패드(3g) 사이에 설치되지 않는다. 즉 IGBT소자 EL의 콜렉터 및 이미터로부터의 출력이 게이트 전극으로 귀환하는 경로 상에 외부 게이트 저항(4e)이 존재하지 않는다.
이 때문에, 외부 게이트 패드(3g)의 전위가 외부로부터의 노이즈에 의해 변동하면, 그 전위변동이 기생 인덕턴스를 통해 IGBT소자 EL의 게이트 전극에 직접 전달된다. 이 결과, 게이트 전극이 노이즈의 영향을 받기 쉽다.
또한 상기 변동이 IGBT소자 EL을 앰프로서, 도 안의 화살표가 표시된 경로에 의해 IGBT소자 EL의 게이트 전극으로 되돌아올 때, 이하의 식으로 나타내는 Q값이 커진다.
[수 1]
Figure 112008035057811-pat00001
이 때문에, 게이트·이미터간 전압 Vge, 콜렉터·이미터간 전압 Vce, 콜렉터 전류 Ic 등에 발진이 발생하기 쉽다. 또한 상기의 식에 있어서 L은 기생 인덕턴스, C는 기생 용량, R은 게이트 저항을 나타낸다.
도 19 및 도 20을 참조하여, 본 비교예의 반도체 장치로서의 IGBT칩은, 게이트 패드(1)와 게이트 주배선(5) 사이에, 게이트 저항으로서 평면형 내장 게이트 저항(4p)을 가지고 있다. 평면형 내장 게이트 저항(4p)은, 필드 산화막(7) 위에 설치되고, 반도체 기판(101)의 기판면과 평행한 면을 가지는 평면형의 저항 소자다. 평면형 내장 게이트 저항(4p)은, 예를 들면 막 두께 몇백 nm정도의 다결정 실리콘 막이 패터닝 되어 형성되어 있다.
예를 들면 몇백부터 몇만의 IGBT소자 EL의 게이트 전극(13)에 전류가 공급될 경우, 평면형 내장 게이트 저항(4p)은 대전류에 견디는 신뢰성을 가질 필요가 있다. 이 때문에 전류밀도가 과도하게 높아지지 않도록 전류 경로에 대한 단면적이 커지게 된다. 단면적을 크게 하기 위해서는, 평면형 내장 게이트 저항(4p)의 막 두께 치수(도 20에 있어서의 세로방향의 치수)를 크게 하거나 또는 폭 치수(도 19에 있어서의 세로방향의 치수)를 크게 할 필요가 있다.
막 두께 치수를 크게 하기 위해서는, 막 형성에 필요한 프로세스 시간이 길어진다. 예를 들면 통상 이용되는 평면형 내장 게이트 저항(4p)의 두께인 몇백 nm의 두께로 다결정 실리콘이 퇴적되기 위해서는 몇 시간을 필요로 한다. 이 막 두께가 몇 ㎛까지 크게 될 경우, 퇴적 시간이 몇십 시간이 되고, 제조 비용이 증대한다. 또한 다결정 실리콘 막이 두꺼워짐에 따라 패터닝에 있어서의 사진제판시의 초점 심도(深度)의 확보나, 에칭시의 단차 부분에서의 잔류물의 제거 등이 곤란하게 된다.
평면형 내장 게이트 저항(4p)의 폭 치수가 커지게 되면, 반도체 기판(101)의 기판면에 있어서 평면형 내장 게이트 저항(4p)이 차지하는 면적이 커지고, 반도체 장치의 소형화의 요구에 적합하지 않게 된다.
도 20을 참조하여, 평면형 내장 게이트 저항(4p) 아래에 설치된 필드 산화막(7)은, 통상, 약 1㎛ 또는 그 이상의 두께를 가진다. 또 필드 산화막(7)은 산화막이기 때문에 열전도도가 작다. 즉 평면형 내장 게이트 저항(4p) 밑에는 열전도도가 작은 막이 두껍게 형성되어 있다. 이 때문에 평면형 내장 게이트 저항(4p)의 방열이 방해되어, 평면형 내장 게이트 저항(4p)의 온도상승이 생기고, 온도 의존성에 기인하는 저항값의 변화가 생기기 쉽다.
본 실시예에 의하면, IGBT소자 EL의 게이트 전극(13)이 트렌치형 내장 게이트 저항(4t)에 전기적으로 접속되어 있다. 이에 따라 트렌치형 내장 게이트 저항(4t)이 게이트 전극(13)의 게이트 저항으로서 기능할 수 있다.
또한 도 1a 및 도 1b에 나타내는 바와 같이, 트렌치형 내장 게이트 저항(4t)은 제1의 홈부 T1 안에 설치된다. 이 때문에 제1의 홈부 T1의 깊이 치수를 크게 함으로써 트렌치형 내장 게이트 저항(4t)의 깊이 방향의 치수도 크게 할 수 있다. 따라서, 반도체 기판(101)의 기판면에 있어서의 트렌치형 내장 게이트 저항(4t)의 평면적(도 6에 있어서의 면적)이 작게 유지된 상태로, 트렌치형 내장 게이트 저항(4t)의 전류밀도를 저감하여, 트렌치형 내장 게이트 저항(4t)의 신뢰성을 높일 수 있다.
또, 도 8에 나타내는 바와 같이, 게이트 패드(1)는 트렌치형 내장 게이트 저 항(4t)을 통해 게이트 전극(13)과 접속되어 있다. 이 때문에, 게이트 패드(1)나 게이트 패드(1)에 접속된 외부 게이트 패드(3g)에 가해진 노이즈에 의한 전위변화는, 게이트 전극(13)에 전달될 때에 트렌치형 내장 게이트 저항(4t)에 의해 억제된다.
또 바람직하게는, 게이트 패드(1)와 게이트 전극(13) 사이의 전류 경로는 실질적으로 트렌치형 내장 게이트 저항(4t)을 경유하는 전류 경로뿐이다. 이 때문에 트렌치형 내장 게이트 저항(4t)을 바이패스하는 전류 경로가 없어, 이 바이패스하는 전류 경로에 기인하여 실질적인 게이트 저항이 저하하거나, IGBT칩에 고장이 발생하거나 하는 것을 방지할 수 있다.
또한 도 1a에 나타내는 바와 같이, 층간 절연막(11)은, 트렌치형 내장 게이트 저항(4t)의 제1의 홈부 T1의 개구측에 있어서, 게이트 패드측 콘택홀 9aD를 가지고 있다. 이 때문에 게이트 패드(1)와 트렌치형 내장 게이트 저항(4t) 사이의 전기적 경로가 넓게 확보되어, 전류 집중에 의한 신뢰성 열화를 방지할 수 있다.
또 도 1a에 나타내는 바와 같이, 층간 절연막(11)은, 트렌치형 내장 게이트 저항(4t)의 제1의 홈부 T1의 개구측에 있어서, 제1의 홈부 T1의 개구측에 있어서의 주배선측 콘택홀 9bD를 가지고 있다. 이 때문에 게이트 주배선(5)과 트렌치형 내장 게이트 저항(4t) 사이의 전기적 경로가 넓게 확보되어, 전류집중에 의한 신뢰성 열화를 방지할 수 있다.
또한 도 1a 및 도 1c에 나타내는 바와 같이, 게이트 전극(13)이 제2의 홈부 T2안에 설치되므로, 게이트 전극(13)의 구조를 트렌치 게이트 구조로 할 수 있다. 이 제2의 홈부 T2는 제1의 홈부 T1과 동시에 형성할 수 있기 때문에, 트렌치 게이 트 형성을 위한 프로세스 비용을 억제할 수 있다.
또 도 1a 및 도 1b에 나타내는 바와 같이, 반도체 기판(101)은, 절연막(14b)과 접촉하고, IGBT소자 EL의 저농도 n형 드리프트 영역(8)과 반대의 도전형을 가지는 p형 영역(21)을 포함하고 있다. 이에 따라 IGBT 소자 EL의 콜렉터와 이미터 사이의 내압 열화를 방지할 수 있다.
또 더 바람직하게는, p형 영역(21)을 저농도 n형 드리프트 영역(8)과 반대의 도전형으로 하기 위한 불순물 농도가, IGBT소자 EL의 p형 채널 영역(17)을 저농도 n형 드리프트 영역(8)과 반대의 도전형으로 하기 위한 불순물 농도보다도 높아지고 있다. 이에 따라 p형 영역(21)을 n형으로 반전시키지 않고 p형 채널 영역(17)을 n형으로 반전시킬 수 있다. 또한 상기 제2의 비교예와 같이 게이트 저항과 p형 영역(21) 사이에 약 1㎛부터 2㎛의 비교적 두꺼운 필드 산화막(7)이 있을 경우에 비해, 본 실시예와 같이 몇십부터 200㎛정도의 얇은 절연막(14b)밖에 없는 경우에는, 비교적 용이하게 p형 영역(21)의 도전형의 반전이 일어난다. 따라서 전술한 불순물 농도의 설정에 의해 큰 효과를 얻을 수 있다.
또 p형 영역(21)에 반전층이 형성되지 않도록 p형 영역(21)의 전위가 제어되고 있다. 이 제어가 행해지기 위해, 예를 들면 p형 영역(21)이 IGBT소자 EL의 n형 이미터 영역(15)과 전기적으로 접속되어 있다. 이에 따라 IGBT소자 EL의 콜렉터와 이미터 사이의 내압 열화를 방지할 수 있다.
[실시예 2]
최초에 본 실시예의 반도체 장치로서의 IGBT칩의 구성에 대하여 설명한다.
도 21∼도 24를 참조하여, 본 실시예의 IGBT칩은 금속부(22)를 가지고 있다. 금속부(22)는, 제1의 홈부 T1에 매립된 금속부 22b1, 22b2와, 제2의 홈부 T2에 매립된 금속부 22a를 포함하고 있다. 금속부(22)의 재료는, 고농도 n형 다결정 실리콘 등의 반도체 재료보다도 낮은 비저항을 가지고 있다. 금속부(22)의 재료로서는, 예를 들면 텅스텐, 티타늄, 백금, 동 등의 고융점 금속을 사용할 수 있다.
도 24를 참조하여, 게이트 전극(13)은, 다결정 실리콘층(12g)과, 이 다결정 실리콘층(12g) 안에 매립된 금속부 22a를 가지고 있다.
도 22 및 도 23을 참조하여, 트렌치형 내장 게이트 저항(4t)은, 게이트 패드측 콘택홀 9aD에 면하는 부분에 있어서, 매립된 금속부 22b1을 가지고 있다. 또 트렌치형 내장 게이트 저항(4t)은, 주배선측 콘택홀 9bD에 면하는 부분에 있어서, 매립된 금속부 22b2를 가지고 있다.
트렌치형 내장 게이트 저항(4t)이 매립된 금속부 22b1, 22b2이외의 부분은, 다결정 실리콘층(12r)으로 형성되어 있다. 매립된 금속부 22b1, 22b2는 서로 다결정 실리콘층(12r)을 통해 전기적으로 접속되어 있다.
주로 도 21을 참조하여, 도면 안 파선으로 도시하는 게이트 패드측 콘택홀(9a)과 주배선측 콘택홀(9b) 사이에 있어서 트렌치형 내장 게이트 저항(4t) 위에는 층간 절연막(11)(도 23 및 도 24)이 설치된다. 트렌치형 내장 게이트 저항(4t)이 이 층간 절연막(11)에 면하는 부분에 있어서의 트렌치형 내장 게이트 저항(4t)의 최소폭은 폭 치수 W2이다. 또한 도 21은, 트렌치형 내장 게이트 저항(4t)이 층간 절연막(11)에 면하는 부분에 있어서의 트렌치형 내장 게이트 저항(4t)의 폭이 폭 치수 W2로 일정한 경우를 예시하고 있다.
또 트렌치형 내장 게이트 저항(4t)은 게이트 패드측 콘택홀(9a)에 면하는 부분에 있어서, 폭 치수 W2보다도 넓은 폭 치수 WE1을 가지는 부분을 포함하고 있다. 이 넓은 폭 치수 WE1을 가지는 부분은 폭 치수 W2보다도 큰 길이 치수 WE2를 가지고 있다.
도 22를 참조하여, 상기의 폭 치수 W2를 가지는 부분은 층간 절연막(11) 밑에 위치하고 있으며, 다결정 실리콘층(12r)에 의해 형성되어 있다. 또 상기 폭 치수 WE1을 가지는 부분은, 다결정 실리콘층(12r)보다도 낮은 비저항을 가지는 금속부 22b1을 포함하고 있다.
트렌치형 내장 게이트 저항(4t)은 주배선측 콘택홀(9b)에 면하는 부분에 있어서, 폭 치수 W2보다도 넓은 폭 치수 WE1을 가지는 부분을 포함하고 있다. 이 넓은 폭 치수 WE1을 가지는 부분은 폭 치수 W2보다도 큰 길이 치수 WE2를 가지고 있다.
도 23을 참조하여, 상기 폭 치수 WE1을 가지는 부분은, 다결정 실리콘층(12r)보다도 낮은 비저항을 가지는 금속부 22b2를 포함하고 있다.
도 21을 참조하여, 게이트 전극(13)은, 최대폭(도면 중 세로방향의 치수)으로서 폭 치수 W1을 가지고 있다. 이 폭 치수 W1은 상기 폭 치수 W2보다도 크다. 또한 도 21은, 게이트 전극(13)의 폭이 폭 치수 W1로 일정한 경우를 예시하고 있다.
도 24를 참조하여, 게이트 전극(13)이 상기의 폭 치수 W1을 가지는 부분은, 다결정 실리콘층(12g)보다도 낮은 비저항을 가지는 금속부 22a를 포함하고 있다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일 부호를 붙여, 그 설명을 생략한다.
다음에 본 실시예에 있어서의 트렌치형 내장 게이트 저항(4t)의 구성의 변형예에 대하여 설명한다.
도 25 및 도 26의 각각은, 본 발명의 실시예 2의 반도체 장치의 제1 및 제2의 변형예의 각각에 있어서의, 금속부가 매립된 저항 소자의 구성을 개략적으로 도시하는 부분 평면도다. 또한 도면 중 파선으로, 필드 산화막, 게이트 패드측 콘택홀 및 층간 절연막에 대한 저항 소자의 위치 관계를 개략적으로 나타낸다.
도 25를 참조하여, 제1의 변형예에 있어서는, 트렌치형 내장 게이트 저항(4t)은, 게이트 패드측 콘택홀(9a)과 면하는 부분에 있어서, 폭 치수 W2보다도 큰 폭 치수 WE1의 부분을 가지고 있다. 또 폭 치수 WE1의 부분은 폭 치수 W2보다도 큰 길이 치수 WE2의 부분을 가지고 있다. 트렌치형 내장 게이트 저항(4t)의 폭 치수 WE1의 부분은, 매립된 금속부 22b1을 가지고 있다.
도 26을 참조하여, 제2의 변형예에 있어서는, 트렌치형 내장 게이트 저항(4t)은, 게이트 패드측 콘택홀(9a)과 면하는 부분에 있어서, 폭 치수 W2보다도 넓은 폭 치수 WE1의 부분을 복수 가지고 있다. 또 폭 치수 WE1의 부분의 각각은, 폭 치수 W2보다도 큰 길이 치수 WE2의 부분을 가지고 있다. 트렌치형 내장 게이트 저항(4t)의 폭 치수 WE1의 부분의 각각은, 매립된 금속부 22b1을 가지고 있다.
또한 상기 제1 및 제2의 변형예에 있어서는 게이트 패드측 콘택홀(9a)과 면하는 부분에 금속부(22)의 일부가 매립된 구성에 대하여 설명했지만, 주배선측 콘 택홀(9b)과 면하는 부분에 대해서도 동일한 구성으로 할 수 있다.
다음에 본 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 27a 및 도 27b를 참조하여, 반도체 기판(101) 위에, 실리콘 산화막 등으로 이루어지는 층간 절연막 11a이 퇴적된다. 또한 층간 절연막 11a은 층간 절연막(11)의 일부가 되는 막이다.
다음에 사진제판법에 의해 층간 절연막 11a의 패터닝이 행해진다. 이 패터닝 된 층간 절연막 11a이 마스크가 되어, 반도체 기판(101)의 에칭이 행해진다. 이에 따라 제1의 홈부 T1과, 제2의 홈부 T2가 형성된다. 이 제1의 홈부 T1 및 제2의 홈부 T2의 각각의 내면에, 산화나 퇴적 등에 의해 절연막(14b) 및 게이트 절연막(14a)의 각각이 형성된다.
이에 따라 폭 치수 W2를 갖는 절연막(14b)에 피복된 제1의 홈부 T1이 형성된다. 또 폭 치수 W1을 갖는 게이트 절연막(14a)에 피복된 제2의 홈부 T2가 형성된다.
주로 도 28a 및 도 28b를 참조하여, 반도체 기판(101) 위에 고농도의 불순물이 도프 된 다결정 실리콘층(12)이 퇴적된다. 이 퇴적에 의해, 도 28a에 나타내는 바와 같이, 제1의 홈부 T1의 폭 치수 W2(도 27a)의 부분이 완전히 메워진다. 또 제1의 홈부 T1의 폭 치수가 WE1의 부분(도 22의 게이트 패드측 콘택홀 9aD에 면하는 부분)은 일부만이 메워진다. 또한 도 28b에 나타내는 바와 같이, 제2의 홈부 T2는 일부만이 메워진다.
도 29a 및 도 29b를 참조하여, 반도체 기판(101) 위에 고융점 금속 등으로 이루어지는 금속부(22)가 다결정 실리콘층(12) 위에 퇴적된다. 이에 따라 제1의 홈부 T1의 폭 치수가 WE1의 부분(도 22의 게이트 패드측 콘택홀 9aD에 면하는 부분)에 있어서 일부 잔존하고 있었던 홈이 완전히 메워진다. 또한 도 29b에 나타내는 바와 같이, 제2의 홈부 T2가 완전히 메워진다.
다음에 금속부(22)와, 다결정 실리콘층(12)이 순차로 에치백된다.
도 30a 및 도 30b를 참조하여, 상기 에치백에 의해 층간 절연막 11a가 노출된다.
도 31a 및 도 31b를 참조하여, 반도체 기판(101) 위에 층간 절연막 11b가 형성된다. 형성 방법으로서는, 예를 들면 BPSG(Boro-Phospho Silicate Glass)막이 퇴적되어, 열처리가 가해지는 것으로 절연막의 표면이 평탄화되는 방법이 이용된다. 또한 층간 절연막 11b는 층간 절연막 11의 일부가 되는 막이다.
주로 도 32a 및 도 32b를 참조하여, 층간 절연막 11a, 11b가 선택적으로 제거됨으로써, 이미터용 콘택홀(9d), 게이트 패드측 콘택홀(9a)(도 21) 및 주배선측 콘택홀(9b)(도 21)이 형성된다.
다음에 알루미늄이나 그 화합물과 같은 전극재료로 이루어지는 금속막이 퇴적되고, 이 퇴적된 금속막이 패터닝 된다. 이에 따라 이미터 패드(18), 게이트 패드 금속층(10a)(도 22) 및 주배선 금속층(10b)(도 23 및 도 24)이 형성된다.
이상에 의해, 본 실시예의 반도체 장치로서의 IGBT칩이 형성된다.
또한 반도체 기판(101)에 n형 이미터 영역(15), 고농도 p형 영역(16), p형 채널 영역(17) 등을 형성하는 공정은, 제1의 홈부 T1 및 제2의 홈부 T2의 형성 공 정 전후 중 어디에 있어서도 형성할 수 있다.
다음에 제3의 비교예에 있어서의 반도체 장치의 제조 방법에 대하여 설명한다. 또한 본 비교예는, 제2의 비교예의 구성에 대하여 금속부(22)가 부가된 구성이다.
주로 도 33a 및 도 33b를 참조하여, 본 실시예의 도 29a 및 도 29b까지의 공정과 유사한 공정이 행해지지만, 본 실시예와의 차이점으로서 제1의 홈부 T1의 형성은 행해지지 않는다. 그 결과, 도 33a에 나타내는 바와 같이, 본 실시예의 트렌치형 내장 게이트 저항(4t) 대신에, 반도체 기판(101)의 평탄한 기판면을 따라 평면형 내장 게이트 저항(4p)이 형성된다.
도 34a 및 도 34b를 참조하여, 반도체 기판(101) 위에 포토레지스트(31a)가 도포된다. 다음에 도 34a에 나타내는 바와 같이, 포토레지스트(31a)가 사진제판법에 의해 패터닝 된다. 이에 따라 평면형 내장 게이트 저항(4p) 위에 있어서 금속부(22)의 일부가 노출된다.
도 35a 및 도 35b를 참조하여, 금속부(22) 중 포토레지스트(31a)에 피복되지 않은 부분이 에칭된다. 이에 따라 도 35a에 나타내는 바와 같이, 금속부(22)가 복수의 영역으로 분리된다. 그 후에 포토레지스트(31a)가 제거된다.
주로 도 36a 및 도 36b를 참조하여, 반도체 기판(101) 위에 포토레지스트(31b)가 도포된다. 다음에 포토레지스트(31b)가 평면형 내장 게이트 저항(4p)이 형성된 영역을 덮고, 게이트 전극(13) 근방을 노출하도록, 포토레지스트(31b)가 사진제판법에 의해 패터닝 된다. 포토레지스트(31b)로 피복되지 않은 영역에 있어서, 층간 절연막 11a가 노출하도록, 금속부(22)와, 다결정 실리콘층(12)(도 35b)이 순차 에치백된다. 그 후에 포토레지스트(31b)가 제거된다.
도 37a 및 도 37b를 참조하여, 반도체 기판(101) 위에 층간 절연막 11b가 형성된다. 형성 방법으로서는, 예를 들면 BPSG(Boro-Phospho Silicate Glass)막이 퇴적되고, 열처리가 가해지는 것으로 절연막의 표면이 평탄화되는 방법이 이용된다.
도 38a 및 도 38b를 참조하여, 층간 절연막 11a, 11b가 선택적으로 에칭된다. 이에 따라 이미터용 콘택홀(9d)등의 콘택홀이 형성된다. 다음에 이미터 패드(18), 게이트 패드 금속층(10a) 및 주배선 금속층(10b)이 형성된다.
이상에 의해, 본 비교예의 반도체 장치가 형성된다. 본 비교예의 반도체 장치의 제조 방법에 있어서는, 도 34a 및 도 34b 내지 도 35a 및 도 35b에 걸친, 포토레지스트(31a)에 의한 마스크가 이용되어 금속부(22)가 일부 에칭되는 공정이 필요하게 되어, 제조 공정이 복잡하게 된다.
또 이 금속부(22)의 제거를 위한 에칭 시에, 오버에칭의 편차에 의해 평면형 내장 게이트 저항(4p)의 막 두께 편차가 생긴다. 그 결과, 평면형 내장 게이트 저항(4p)의 게이트 저항으로서의 저항값에 편차가 생긴다.
본 실시예에 의하면, 트렌치형 내장 게이트 저항(4t)의 폭 치수 WE1(도 21)을 가지는 부분은, 도 22에 나타내는 바와 같이, 트렌치형 내장 게이트 저항(4t)이 게이트 패드측 콘택홀 9aD에 면하는 부분에 있어서 다결정 실리콘층(12r)의 다른 금속부 22b1을 포함한다. 이 금속부 22b1은, 다결정 실리콘층(12r)의 비저항보다도 낮은 비저항을 가지는 부분이다. 따라서 게이트 패드(1)와 트렌치형 내장 게이트 저항(4t) 사이에서의 전류의 국소집중이 완화되어, IGBT 칩의 신뢰성이 높아진다.
또 트렌치형 내장 게이트 저항(4t)의 폭 치수 WE1(도 21)을 가지는 부분은, 도 23에 나타내는 바와 같이, 트렌치형 내장 게이트 저항(4t)이 주배선측 콘택홀 9bD에 면하는 부분에 있어서 다결정 실리콘층(12r) 외에 금속부 22b2를 포함한다. 이 금속부 22b2는, 다결정 실리콘층(12r)의 비저항보다도 낮은 비저항을 가진다. 따라서 게이트 주배선(5)과 트렌치형 내장 게이트 저항(4t) 사이의 전류의 국소집중이 완화되어, IGBT 칩의 신뢰성이 높아진다.
또한 도 21에 나타내는 바와 같이, 게이트 전극(13)의 폭 치수 W1이 트렌치형 내장 게이트 저항(4t)의 폭 치수 W2보다도 크다. 즉, 도 27a 및 도 27b에 나타내는 바와 같이, 트렌치형 내장 게이트 저항(4t) 형성을 위한 폭 치수 W2의 홈보다도, 게이트 전극(13) 형성을 위한 폭 치수 W1의 홈 쪽이 폭이 크다. 따라서, 이 폭 치수 W2의 홈 전체가 다결정 실리콘층(12)에 의해 메워지는 동시에, 폭 치수 W1이 완전히는 메워지지 않는 상태로 할 수 있다. 따라서, 도 30에 나타내는 바와 같이, 이 메워지지 않는 부분에 금속부 22a를 매립할 수 있다.
상기한 바와 같이 폭 치수 W2의 홈 전체가 비저항이 비교적 높은 다결정 실리콘층(12)에 의해 메워짐으로써, 충분히 저항값이 높은 트렌치형 내장 게이트 저항(4t)을 얻을 수 있다.
동시에, 게이트 전극(13)이 다결정 실리콘층(12)보다도 비저항이 낮은 금속부 22a를 포함함으로써, 게이트 전극(13)의 전기 저항을 억제할 수 있다. 따라서 게이트 전극(13)안에 있어서의 게이트 전위의 전파 지연의 편차가 억제된다. 따라 서 IGBT소자 EL의 스위칭 동작에 있어서의 온 영역과 오프 영역이 혼재하는 시간이 억제된다. 따라서 IGBT소자 EL의 콜렉터와 이미터 사이를 흐르는 전류가 일부의 온 영역에 집중하는 시간을 짧게 할 수 있다. 따라서 일부의 온 영역에 있어서의 국소적 발열이 억제되므로, IGBT칩의 신뢰성을 높일 수 있다.
[실시예 3]
최초에 본 실시예의 반도체 장치로서의 IGBT칩의 구성에 대하여 설명한다.
도 39를 참조하여, 본 실시예의 반도체 장치의 저항 소자인 트렌치형 내장 게이트 저항(4t)은, 주요부로서, 반도체영역인 n형 저농도 다결정 실리콘층(23a)을 가지고 있다. 또 트렌치형 내장 게이트 저항(4t)은, 게이트 패드측 콘택홀(9a) 및 주배선측 콘택홀(9b)과 접촉하는 부분에 설치된 n형 고농도 다결정 실리콘층(24a)을 가지고 있다.
본 실시예와 실시예 1 및 2에서 나타낸 반도체 장치와의 차이점은, 트렌치형 내장 게이트 저항(4t)에 매립된 물질의 주요부가 실시예 1 및 2에 비하여 농도가 낮은 다결정 실리콘층이며, 트렌치형 내장 게이트 저항(4t)과 그것에 접촉하는 p형 영역(21)의 전위차가 조정됨으로써, n형 저농도 다결정 실리콘층(23a)이 축적 상태, 공핍 상태 및 반전 상태 중, 적어도 2개의 상태를 얻을 수 있다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하므로 동일 또는 대응하는 요소에 대해 동일한 부호를 붙여, 그 설명을 생략한다.
다음에 본 실시예의 반도체 장치에 있어서의 저항 소자의 동작에 대하여 설 명한다. 도 43∼도 45를 참조하여, V23H, V23L의 각각은 n형 저농도 다결정 실리콘층(23a)의 전류 경로의 양단의 전위의 각각을 나타낸다. 또 V21은 반도체 기판(101)의 절연막(14b)측의 전위이며, 반도체 기판(101)이 p형 영역(21)을 가지는 경우에는 p형 영역(21)의 전위를 나타낸다.
도 43을 참조하여, V21이 V21 >V23 L>>V23H를 만족하도록 인가되었을 경우, n형 저농도 다결정 실리콘층(23a)은 축적 상태가 된다. 즉 n형 저농도 다결정 실리콘층(23a)의 절연막(14b) 측의 면에 전자의 축적층(32a)이 형성된다. 이 경우, n형 저농도 다결정 실리콘층(23a) 전체에 걸쳐 캐리어인 전자가 분포되므로, n형 저농도 다결정 실리콘층(23a) 전체가 트렌치형 내장 게이트 저항(4t)에 있어서의 전류 경로가 될 수 있다.
도 44를 참조하여, V21이 0> (V21-V23L)> (V23L에서의 Vth)를 만족하도록 인가되었을 경우, n형 저농도 다결정 실리콘층(23a)은 공핍 상태가 된다. 즉 n형 저농도 다결정 실리콘층(23a)의 절연막(14b)측의 면에 공핍층(32d)이 형성된다. 이 경우, 공핍층(32d)의 부분은 트렌치형 내장 게이트 저항(4t)에 있어서의 전류 경로가 되지 않기 때문에, 트렌치형 내장 게이트 저항(4t)의 저항값이 증대한다. 또한 상기 식에 있어서 Vth는, n형 저농도 다결정 실리콘층(23a)이 전류를 흐르게 할 수 있는 지 여부를 결정하는 임계값에 도달하는 전위이다.
도 45를 참조하여, V21이 0> (V23H에서의 Vth)> (V21-V23H)을 만족하도록 인가되 었을 경우, n형 저농도 다결정 실리콘층(23a)은 반전 상태가 된다. 즉 n형 저농도 다결정 실리콘층(23a)의 절연막(14b)측의 면에 공핍층(32d)과, 반전층(32i)이 형성된다. 이 경우, 공핍층(32d)의 부분은 트렌치형 내장 게이트 저항(4t)에 있어서의 전류 경로가 되지 않는다. 또 반전층(32i)의 부분은 공핍층(32d)에 의해 트렌치형 내장 게이트 저항(4t)의 전류 경로로부터 분리된다. 따라서 트렌치형 내장 게이트 저항(4t)의 저항값이 더욱 증대한다.
도 40을 참조하여, 본 실시예의 제1의 변형예의 반도체 장치의 저항 소자인 트렌치형 내장 게이트 저항(4t)은, 본 실시예와의 차이점으로서, 게이트 패드측 콘택홀(9a) 및 주배선측 콘택홀(9b)과 접촉하는 부분에 설치된 p형 고농도 다결정 실리콘층(24b)을 더 가지고 있다.
도 41을 참조하여, 본 실시예의 제2의 변형예의 반도체 장치의 저항 소자인 트렌치형 내장 게이트 저항(4t)은, 주요부로서, 반도체영역인 p형 저농도 다결정 실리콘층(23b)을 가지고 있다. 또 트렌치형 내장 게이트 저항(4t)은, 게이트 패드측 콘택홀(9a) 및 주배선측 콘택홀(9b)과 접촉하는 부분에 설치된 p형 고농도 다결정 실리콘층(24b)을 가지고 있다.
도 42를 참조하여, 본 실시예의 제3의 변형예의 반도체 장치의 저항 소자인 트렌치형 내장 게이트 저항(4t)은, 본 실시예의 제2의 변형예와의 차이점으로서, 게이트 패드측 콘택홀(9a) 및 주배선측 콘택홀(9b)과 접촉하는 부분에 설치된 n형 고농도 다결정 실리콘층(24a)을 더 가지고 있다.
또한 원하는 게이트 지연을 얻을 목적으로 공핍 상태의 게이트 저항이 매우 높을 경우에는, 실시예 1에 있어서의 트렌치형 내장 게이트 저항(4t)(도 1a)이나 실시예 2에 있어서의 트렌치형 내장 게이트 저항(4t)(도 22 및 도 23)과 병용되어도 좋다.
또한 게이트 전극(13)과 트렌치형 내장 게이트 저항(4t)이 별도의 공정으로 형성될 경우, 각 공정에 있어서 다른 농도로 다결정 실리콘이 도핑 되는 것이 가능하다. 이에 따라 게이트 전극(13)이나 게이트 주배선(5)의 도핑 농도가 높아짐으로써 저항이 낮아지면, IGBT칩의 지연이나 손실을 억제할 수 있다.
본 실시예에 의하면, p형 영역(21)과 트렌치형 내장 게이트 저항(4t) 사이의 전위차에 의해 트렌치형 내장 게이트 저항(4t)의 n형 저농도 다결정 실리콘층(23a)에 공핍층이 생기는 것에 의해 트렌치형 내장 게이트 저항(4t)의 저항값을 조정할 수 있다.
또 n형 고농도 다결정 실리콘층(24a)이 트렌치형 내장 게이트 저항(4t)의 콘택부에 형성되어 있기 때문에, IGBT소자 EL이 오프 동작할 때, 시간과 함께 게이트 저항이 커진다. 이에 따라 IGBT소자 EL의 서지를 작게할 수 있다.
또 본 실시예의 제1 및 제3의 변형예의 각각에 의하면, 트렌치형 내장 게이트 저항(4t)의 전기적 콘택부에 n형 고농도 다결정 실리콘층(24a)과 p형 고농도 다결정 실리콘층(24b)이 형성되어 있다. 이에 따라 축적 상태에서의 게이트 저항이 작아져, 특히 Vg <0V의 전위가 인가될 경우에 지연시간이 안정화된다.
[실시예 4]
최초에 본 실시예의 반도체 장치가 가지는 저항 소자의 구성에 대하여 설명한다.
도 46을 참조하여, 본 실시예의 IGBT칩은, 저항 소자로서 다이오드형 내장 게이트 저항(4d)을 가지고 있다. 다이오드형 내장 게이트 저항(4d)은, p형 고농도 다결정 실리콘층(24b)과, n형 저농도 다결정 실리콘층(23a)과, n형 고농도 다결정 실리콘층(24a)을 가지고 있다. n형 저농도 다결정 실리콘층(23a)은, p형 고농도 다결정 실리콘층(24b) 및 n형 고농도 다결정 실리콘층(24a)의 각각을 통해, 게이트 패드(1) 및 게이트 주배선(5)의 각각에 전기적으로 접속되어 있다.
상기 구성에 의해, 본 실시예의 다이오드형 내장 게이트 저항(4d)은, p형 고농도 다결정 실리콘층(24b)과 n형 저농도 다결정 실리콘층(23a)의 계면에 pn접합면을 가지는 다이오드(도면 중 다이오드 기호)를 포함하고 있다.
또한, 본 실시예에 있어서의 n형 저농도 다결정 실리콘층(23a)의 불순물 농도의 선택 범위는 실시예 3에 비해 넓다. 즉 실시예 3에 있어서의 n형 저농도 다결정 실리콘층(23a)의 불순물 농도는 전술한 바와 같이, 반전 상태, 축적 상태 및 공핍 상태 중 적어도 2개의 상태를 얻을 수 있도록 조정되지만, 본 실시예는 그러한 제약은 받지 않는다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 3의 구성과 거의 동일하므로 동일 또는 대응하는 요소에 대해 동일 부호를 붙여, 그 설명을 생략한다.
다음에 본 실시예의 반도체 장치에 있어서의 저항 소자의 동작에 대하여 설명한다. IGBT 소자 EL(도 46에 있어서 도시하지 않음)의 스위칭 동작의 초기 및 종 료기에 있어서는, 게이트 전극(13)(도 46에 있어서 도시하지 않음)의 게이트 저항인 다이오드형 내장 게이트 저항(4d)의 양단의 전위차는 작다. 또 다이오드는 애노드-캐소드 사이의 전위차가 작을 경우에 고저항이 되고, 반대로 양단의 전위차가 클 경우에 저저항이 된다. 이 때문에, 다이오드형 내장 게이트 저항(4d)은, 스위칭 동작의 중기에 비하여, 초기 및 종료기에 있어서 높은 저항값을 가진다.
다음에 본 실시예의 반도체 장치의 변형예에 대하여 설명한다.
도 47을 참조하여, 본 실시예의 제1의 변형예에 있어서는, 다이오드형 내장 게이트 저항(4d)은, p형 저농도 다결정 실리콘층(23b)과 n형 고농도 다결정 실리콘층(24a)의 계면에 pn접합면을 가지는 다이오드(도면 중 다이오드 기호)를 포함하고 있다.
도 48을 참조하여, 본 실시예의 제2의 변형예에 있어서는, 본 실시예와 달리, 다이오드형 내장 게이트 저항(4d)은 반도체 기판(101)의 홈 내에 매립되지 않고, 필드 산화막(7) 위에 형성되어 있다.
도 49를 참조하여, 본 실시예의 제3의 변형예에 있어서는, 상기 제2의 변형예에 있어서의 다이오드의 도전형이 교체되고 있다.
본 실시예에 의하면, 다이오드형 내장 게이트 저항(4d)은, IGBT소자 EL의 스위칭 동작의 중기에 비하여, 초기 및 종료기에 있어서 높은 저항값을 가진다. 따라서 서지의 발생이 억제된다. 이에 따라 손실이 작은 IGBT칩을 얻을 수 있다.
또한 펄스폭이 작고 급격하게 변화되는 노이즈 신호가 게이트 패드(1)에 가해졌을 경우에, 이 노이즈 신호에 대한 게이트 전극(13)의 전위의 응답을 둔화시 켜, IGBT 소자 EL의 오동작을 억제할 수 있다.
또한, 도 46에 있어서의 n형 저농도 다결정 실리콘층(23a)의 농도가 실시예 3의 경우와 같은 경우에는, 실시예 3과 동일한 효과도 기대할 수 있다.
또한 본 실시예의 다이오드형 내장 게이트 저항(4d)은, 실시예 1에서 나타낸 오믹 게이트 저항인 저항 소자나, 실시예 3에서 나타낸 p형 영역(21)과의 전위차에 의해 저항값이 변화되는 저항 소자, 혹은 종래의 저항 소자와 조합해도 된다. 이 조합은, 예를 들면 병렬 접속 등에 의해 행할 수 있다.
이 경우, 게이트 전위나 게이트 양단의 전위차에 의해 게이트 저항값이 세세하게 제어됨으로써, 스위칭 파형을 원하는 형태에 가깝게 할 수 있다.
[실시예 5]
본 실시예의 반도체 장치에 있어서의 반도체 소자는, 실시예 4(도 46)와 마찬가지로 다이오드를 가지고 있다. 단 본 실시예의 저항 소자가 포함하고 있는 다이오드는, n형 저농도 다결정 실리콘층(23a)의 불순물 농도가 높고, 역방향 내압이 낮은 제너 다이오드다. 즉 본 실시예의 저항 소자는 제너 다이오드형 게이트 저항이 된다. 이 제너 다이오드는, 역방향 특성이 이용되어 일정한 내압을 갖도록 설정된다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 4의 구성과 거의 동일하므로, 그 설명을 생략한다.
본 실시예에 의하면, 내압 이하의 노이즈가 게이트에 인가되었을 경우에 게이트 전극(13)으로의 충방전이 행해지지 않는다. 이에 따라 IGBT칩의 오동작을 억 제할 수 있다.
[실시예 6]
최초에 본 실시예의 반도체 장치가 가지는 저항 소자의 구성에 대하여 설명한다. 도 50 및 도 51을 참조하여, 도면 중 파선으로, 게이트 패드측 콘택홀(9a), 주배선측 콘택홀(9b) 및 층간 절연막(11)에 대한 저항 소자의 위치 관계를 개략적으로 나타낸다.
도 50을 참조하여, 본 실시예의 반도체 장치는, 게이트 패드측 콘택홀(9a)과 주배선측 콘택홀(9b) 사이에, 저항 소자로서 복수의 다이오드를 가지고 있다. 즉, 게이트 패드(1)(도 50에 있어서 도시하지 않음)와 게이트 주배선(5)(도 50에 있어서 도시하지 않음)이, 서로 전기적으로 병렬로 접속된 복수의 저항 소자를 가지고 있다.
이 복수의 다이오드는, 적어도 하나의 순방향의 다이오드형 내장 게이트 저항(4f)과, 적어도 하나의 역방향의 다이오드형 내장 게이트 저항(4r)을 포함하고 있다. 여기에서 순방향 및 역방향이라 함은, 게이트 패드(1)로부터 게이트 주배선(5)으로의 방향이 기준이 된 다이오드의 극성을 말한다.
바람직하게는, 트렌치형 내장 게이트 저항(4t)의 개수와, 역방향의 다이오드형 내장 게이트 저항(4r)의 개수는, 다른 개수가 된다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 4 또는 5의 구성과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일 부호를 붙여, 그 설명을 생략한다.
본 실시예에 의하면, IGBT소자 EL의 스위칭의 온 시 및 오프시에 있어서, 실시예 4 또는 실시예 5와 동일한 효과를 얻을 수 있다.
또 순방향의 다이오드형 내장 게이트 저항(4f)의 개수와 역방향의 다이오드형 내장 게이트 저항(4r)의 개수가 다른 개수가 되는 것으로, 상기 복수의 저항 소자는, 게이트 패드(1)와 게이트 주배선(5) 사이에서, 전류방향에 의해 상이한 저항값을 가지는 저항 소자로서 기능한다. 따라서, IGBT소자 EL의 온 시와 오프시에 다른 전기 저항을 가지는 저항 소자를 형성할 수 있다.
또한, 도 51의 변형예에 나타내는 바와 같이, 본 실시예의 저항 소자는, 실시예 1에서 나타낸 오믹 게이트 저항인 저항 소자나, 실시예 3에서 나타낸 p형 영역(21)의 전위차에 의해 저항값이 변화되는 저항 소자 혹은 종래의 저항 소자인 내장 게이트 저항(4i)을 포함해도 된다.
[실시예 7]
최초에 본 실시예의 반도체 장치가 가지는 저항 소자의 구성에 대하여 설명한다.
도 52를 참조하여, 본 실시예의 IGBT칩은, 접합형 전계효과 트랜지스터(JFET(Junction Field Effect Transistor))를 포함하는 저항 소자인 JFET형 내장 게이트 저항(4j)을 가지고 있다. JFET형 내장 게이트 저항(4j)은, 채널 영역이 되는 p형 저농도 다결정 실리콘층(23b)과, 소스/드레인 영역이 되는 한 쌍의 p형 고농도 다결정 실리콘층(24b, 24b)과, 게이트가 되는 n형 고농도 다결정 실리콘층(25)을 가지고 있다.
n형 고농도 다결정 실리콘층(25) 위에는, n형 고농도 다결정 실리콘층(25)과 전기적으로 접속된 전극(26)이 형성되어 있다. 전극(26)은 n형 고농도 다결정 실리콘층(25)의 전위를 제어하는 기능을 가지고 있다.
다음에 본 실시예의 저항 소자의 동작에 대하여 설명한다. 전극(26)에 의해 n형 고농도 다결정 실리콘층(25)의 전위가 제어된다. 이에 따라 공핍층(27)이 넓어지는 깊이 치수(도면 중 세로방향의 치수)가 제어되므로, JFET형 내장 게이트 저항 4j의 저항값이 제어된다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙여, 그 설명을 생략한다.
본 실시예에 의하면, 저항 소자의 외부로부터 전극(26)에 전위신호가 인가됨으로써, 저항 소자의 저항값을 바꿀 수 있다.
또한 상기에 있어서는 저항 소자로서 p채널형 JFET를 포함하는 JFET형 내장 게이트 저항(4j)에 대하여 설명했지만, n채널형 JFET를 포함하는 JFET형 내장 게이트 저항을 이용할 수도 있다.
또 상기에 있어서는 저항 소자로서 제1의 홈부 T1에 매립된 JFET형 내장 게이트 저항 4j에 대하여 설명했지만, 저항 소자는 평면형이어도 된다.
또한 실시예 6과 동일한 효과를 얻기 위해, 예를 들면 온 시와 오프 시에 n형 고농도 다결정 실리콘층(25)에 접속되는 전극(26)의 수를 바꾸어 접속해도 된다.
[실시예 8]
도 53을 참조하여, 본 실시예의 IGBT칩은, 저항 소자로서 접합 제어 다이오드형 내장 게이트 저항(4k)를 가지고 있다.
접합 제어 다이오드형 내장 게이트 저항(4k)은, p형 저농도 다결정 실리콘층(23b)과 n형 고농도 다결정 실리콘층(24a)의 계면에 pn접합면을 가지고 있다. 이에 따라 접합 제어 다이오드형 내장 게이트 저항(4k)은 다이오드를 포함하는 구성을 가지고 있다.
또한, 이외의 구성에 대해서는, 전술한 실시예 7(도 52)과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일 부호를 붙여, 그 설명을 생략한다.
본 실시예에 의하면, 저항 소자의 외부로부터 전극(26)에 전위신호가 인가됨으로써, 저항 소자의 저항값을 바꿀 수 있다. 또 실시예 4 및 실시예 5와 동일한 효과도 얻을 수 있다.
또한 저항 소자로서, 상기의 접합 제어 다이오드형 내장 게이트 저항(4k)의 도전형이 역으로 된 저항 소자를 사용할 수도 있다.
또한 도 53에는 제1의 홈부 T1에 매립된 접합 제어 다이오드형 내장 게이트 저항(4k)에 대해서 나타냈지만, 저항 소자는 평면형이어도 된다.
또한 실시예 6과 동일한 효과를 얻기 위해, 예를 들면 온 시와 오프 시에 n형 고농도 다결정 실리콘층(25)에 접속되는 전극(26)의 수를 바꾸어 접속해도 된다.
[실시예 9]
도 54를 참조하여, 본 실시예의 반도체 장치로서의 IGBT칩은, MIS(Metal Insulator Semiconductor)형 전계효과 트랜지스터를 포함하는 저항 소자인 MOS(Metal Oxide Semiconductor)형 게이트 저항(4m)을 가지고 있다. 또 IGBT칩은 MOS형 게이트 저항(4m)자체의 게이트 전위를 제어하기 위한 전극(26)을 가지고 있다.
MOS형 게이트 저항(4m)은, p형 저농도 다결정 실리콘층(23b)과, 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a)과, 내장 게이트 저항 제어 게이트 전극(28)과, 내장 게이트 저항 제어 게이트 절연막(29)을 가지고 있다.
p형 저농도 다결정 실리콘층(23b)은 MOS형 게이트 저항(4m)의 채널 영역을 형성하고 있다. 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a)은, 상기 채널 영역에 대한 소스/드레인 영역으로서의 기능을 가지고 있다. 내장 게이트 저항 제어 게이트 전극(28)은, 내장 게이트 저항 제어 게이트 전극(28)의 전위에 따라 상기 채널 영역의 캐리어 농도를 제어하는 기능을 가지고 있다. 내장 게이트 저항 제어 게이트 절연막(29)은, 내장 게이트 저항 제어 게이트 전극(28)과 p형 저농도 다결정 실리콘층(23b)을 절연하고 있다. 전극(26)은 내장 게이트 저항 제어 게이트 전극(28)의 전위를 제어하는 기능을 가지고 있다.
또한, 이외의 구성에 대해서는, 전술한 실시예 4의 제3의 변형예(도 49)와 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일 부호를 붙여, 그 설명을 생략한다.
본 실시예에 의하면, 저항 소자의 외부로부터 전극(26)에 전위신호가 인가됨으로써, 저항 소자의 저항값을 바꿀 수 있다. 또 실시예 4 및 실시예 5와 동일한 효과도 얻을 수 있다.
또한, 본 실시예의 설명은 n채널형의 MOS형 게이트 저항(4m)을 사용하여 행했지만, MOS형 게이트 저항(4m)은 p채널형이어도 된다.
또한 도 54에는 평면형의 MOS형 게이트 저항(4m)에 대해 나타냈지만, 저항 소자는 제1의 홈부 T1에 매립된 트렌치형이어도 된다.
또한 MOS형 게이트 저항(4m)이 포함하는 MOS트랜지스터는, 인핸스먼트(enhancement)형, 디프레션(depression)형의 어느 것이어도 된다.
또한 실시예 6과 동일한 효과를 얻기 위해, 예를 들면 온 시와 오프 시에 내장 게이트 저항 제어 게이트 전극(28)에 접속되는 전극(26)의 수를 바꾸어 접속해도 된다.
[실시예 10]
도 55를 참조하여, 본 실시예의 반도체 장치로서의 IGBT칩은, 저항 소자로서 게이트 제어 다이오드형 게이트 저항(4g)을 가지고 있다. 또 IGBT칩은, 게이트 제어 다이오드형 게이트 저항(4g)자체의 게이트 전위를 제어하기 위한 전극(26)을 가지고 있다.
게이트 제어 다이오드형 게이트 저항(4g)은, p형 저농도 다결정 실리콘층(23b)과, p형 고농도 다결정 실리콘층(24b)과, n형 고농도 다결정 실리콘층(24a)과, 내장 게이트 저항 제어 게이트 전극(28)과, 내장 게이트 저항 제어 게이트 절연막(29)을 가지고 있다.
또한, 이외의 구성에 대해서는, 전술한 실시예 9(도 54)와 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙여, 그 설명을 생략한다.
본 실시예에 의하면, 저항 소자의 외부로부터 전극(26)에 전위신호가 인가됨으로써, 저항 소자의 저항값을 바꿀 수 있다. 또 실시예 4 및 5와 동일한 효과도 얻을 수 있다. 또 실시예 4 및 실시예 5와 동일한 효과도 얻을 수 있다.
또한, 본 실시예의 설명은 n채널형의 게이트 제어 다이오드형 게이트 저항(4g)을 사용하여 행했지만, 게이트 제어 다이오드형 게이트 저항(4g)은 p채널형이어도 된다.
또한 도 55에는 평면형의 게이트 제어 다이오드형 게이트 저항(4g)에 대해 나타냈지만, 저항 소자는 제1의 홈부 T1에 매립된 트렌치형이어도 된다.
또한 실시예 6과 동일한 효과를 얻기 위해, 예를 들면 온 시와 오프 시에 내장 게이트 저항 제어 게이트 전극(28)에 접속되는 전극(26)의 수를 바꾸어 접속해도 된다.
[실시예 11]
최초에 본 실시예의 반도체 장치가 가지는 저항 소자의 구성에 대하여 설명한다.
도 56a를 참조하여, 본 실시예에 있어서의 반도체 장치는, 저항 소자로서, n형 저농도 다결정 실리콘층(23a)과, 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a)과, p형 고농도 다결정 실리콘층(24b)을 가지고 있다. 이 저항 소자는, 절연막 IL위에 형성되어 있다. 절연막 IL은, 필드 산화막(7) 또는 절연막(14b)이다. 또 반도체 장치는 저항 소자 위에 한 쌍의 금속층(10, 10)을 가지고 있다.
한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a)은 서로 n형 저농도 다결정 실리콘층(23a)을 통해 전기적으로 접속되어 있다. n형 고농도 다결정 실리콘층(24a)과 n형 저농도 다결정 실리콘층(23a)은 동일한 도전형이기 때문에, 한 쌍의 n형 저농도 다결정 실리콘층(23a, 23a) 사이는 오믹 저항인 내장 게이트 저항(4i)으로서의 기능을 가지고 있다.
p형 고농도 다결정 실리콘층(24b)은 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a) 사이에 설치된다. 한 쌍의 n형 고농도 다결정 실리콘층(24a) 중 한쪽(도면 중 좌측)의 n형 고농도 다결정 실리콘층(24a)과, p형 고농도 다결정 실리콘층(24b) 사이는 n형 저농도 다결정 실리콘층(23a)을 통해 전기적으로 접속되어 있다.
p형 고농도 다결정 실리콘층(24b)과 n형 저농도 다결정 실리콘층(23a)의 도전형이 서로 다르기 때문에, 양자의 계면에 pn접합이 형성되어 있다. 즉 p형 고농도 다결정 실리콘층(24b)과 n형 고농도 다결정 실리콘층(24a) 사이에, p형 고농도 다결정 실리콘층(24b)으로부터 n형 고농도 다결정 실리콘층(24a)을 향해 순방향이 되는 다이오드를 포함하는 다이오드형 내장 게이트 저항(4d)이 형성되어 있다.
상기의 구성에 의해, 본 실시예의 저항 소자는, 모놀리틱(monolithic)으로 형성된 다이오드와 오믹 저항을 병렬로 배치한 영역을 포함하고 있다.
한 쌍의 금속층(10, 10) 중 한쪽(도면 중 좌측)의 금속층(10)은, 한쪽(도면 중 좌측)의 n형 고농도 다결정 실리콘층(24a)위에, 서로 접촉하도록 형성되어 있다.
또 한 쌍의 금속층(10, 10) 중 다른 쪽(도면 중 우측)의 금속층(10)은, 다른쪽(도면 중 우측)의 n형 고농도 다결정 실리콘층(24a) 위에서 p형 고농도 다결정 실리콘층(24b) 위에 걸쳐 형성되어 있다. 다른 쪽의 금속층(10)은, 다른 쪽의 n형 고농도 다결정 실리콘층(24a) 및 p형 고농도 다결정 실리콘층(24b)의 각각과 접촉하도록 형성되어 있다. 또 다른 쪽의 금속층(10)과 n형 저농도 다결정 실리콘층(23a)은 층간 절연막(11)에 의해 전기적으로 절연되어 있다.
상기의 다른 쪽의 금속층(10)의 구성에 의해, 다른 쪽의 금속층(10)의 일부가 다른 쪽의 n형 고농도 다결정 실리콘층(24a)과 p형 고농도 다결정 실리콘층(24b) 사이에 병렬 접속된 오믹 저항(30)으로서의 기능을 가지고 있다.
또한, 이외의 구성에 대해서는, 전술한 실시예 1∼실시예 10과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙여, 그 설명을 생략한다.
다음에 본 실시예의 반도체 장치가 가지는 저항 소자의 동작의 개략에 대하여 설명한다.
p형 고농도 다결정 실리콘층(24b)측이 저전위인 경우, 저항 소자는, n형 저농도 다결정 실리콘층(23a)을 저항으로 한 일반적인 내장 게이트 저항(4i)으로서 기능한다.
p형 고농도 다결정 실리콘층(24b)측이 고전위인 경우, 병렬 접속된 저항(30)의 저항값과, n형 저농도 다결정 실리콘층(23a)의 불순물 농도의 관계가 적절히 조정됨으로써, 다이오드와 저항의 병렬 동작이 실현된다.
도 56b를 참조하여, 본 실시예의 변형예에 있어서는, p형 고농도 다결정 실 리콘층(24b)은, 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a) 중 한쪽(도면 중 좌측)의 n형 고농도 다결정 실리콘층(24a)과 함께, 다른 쪽(도면 중 우측)의 n형 고농도 다결정 실리콘층(24a)을 끼우는 위치에 설치된다. 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a) 중 한쪽(도면 중 좌측)의 n형 고농도 다결정 실리콘층(24a)과, p형 고농도 다결정 실리콘층(24b) 사이는 n형 저농도 다결정 실리콘층(23a)을 통해 전기적으로 접속되어 있다.
다음에 본 실시예의 반도체 장치가 가지는 저항 소자의 동작의 상세에 대해 설명한다.
도 57a 및 도 57b는, 본 발명의 실시예 11 및 그 변형예의 각각에 있어서의 반도체 장치의 저항 소자의 등가회로를 도시한 도면이다.
도 56a 및 도 57a를 참조하여, 본 실시예에 있어서는, 전위 V0는 한쪽(도면 중 좌측)의 금속층(10)의 전위다. 전위 V1은, 다른 쪽(도면 중 우측)의 금속층(10)의 다른 쪽(도면 중 우측)의 n형 고농도 다결정 실리콘층(24a)과 접촉하는 부분에 있어서의 전위다. 전위 VX는, 다른 쪽(도면 중 우측)의 금속층(10)의 p형 고농도 다결정 실리콘층(24b)과 접촉하는 부분에 있어서의 전위다.
저항 R0은, 내장 게이트 저항(4i)에 있어서의 한쪽(도면 중 좌측)의 n형 고농도 다결정 실리콘층(24a)과 p형 고농도 다결정 실리콘층(24b) 사이의 부분의 저항이다. 저항 R1은, 내장 게이트 저항(4i)에 있어서의 다른 쪽(도면 중 우측)의 n형 고농도 다결정 실리콘층(24a)과 p형 고농도 다결정 실리콘층(24b) 사이의 부분의 저항이다. 저항 R2는 저항(30)이다.
전류 i0, i1 및 i2의 각각은, 저항 R0, R1 및 R2의 각각을 흐르는 전류다.
도 56b 및 도 57b를 참조하여, 본 실시예의 변형예에 있어서는, 전위 V1은 다른 쪽(도면 중 우측)의 금속층(10)에 있어서의 p형 고농도 다결정 실리콘층(24b)과 접하는 부분에 있어서의 전위다. 전위 VX는, 다른 쪽(도면 중 우측)의 n형 고농도 다결정 실리콘층(24a)과 접하는 부분에 있어서의 전위다.
저항 R0은, 내장 게이트 저항(4i)에 있어서의 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a) 사이의 부분의 저항이다. 저항 R1은 저항(30)이다. 저항 R2는, 내장 게이트 저항(4i)에 있어서의 다른 쪽(도면 중 우측)의 n형 고농도 다결정 실리콘층(24a)과 p형 고농도 다결정 실리콘층(24b) 사이의 부분의 저항이다.
도 58a 및 도 58b를 참조하여, 그래프에 있어서의 세로 축은, 전류 i0, i1, i2의 각각을 나타낸다. 가로축은, 파선으로 나타낸 전류 i1, i2에 대해서는 V1-VX를 나타내고, 전류 i0에 대해서는 V1-V0을 나타낸다. φ는 다이오드의 전압-전류특성의 함수다.
저항성분의 일부인 저항 R1에 생기는 전압강하(V1-VX)에 의해 다이오드가 순 바이어스 되어 다이오드 전류가 흐르기 시작하기 위해서는, 소정의 전류 if 및 전압 Vf를 필요로 한다. 그 때 저항 소자 전체에는, V1-VX=Vf가 되도록 전압 V1-V0이 인가된다. 다이오드를 흐르는 전류가 전류 if이상인 경우, 저항성분의 일부인 저항 R1과 다이오드측의 저항 R2의 비에 의존한 전류가 흐른다. 단 다이오드에 전류가 흐르고 있을 때는 저항 R0 및 도 57b에 있어서의 저항 R2는 바이폴러 동작을 하므로 저항이 낮아진다.
R2 <R1 <R0인 경우, 큰 전류 If를 필요로 한다. 이 때문에, (V1-V0)이 어떠한 큰 값에 이를 때까지 i0=(V1-V0)/(R1+R0)의 전류가 흐르고, 그 후 다이오드가 온 하여 저항 R0이 낮아진다. 즉 부(負)저항을 나타내는 스냅 백 SB가 발생한다.
R1 >R2 >>R0의 경우, If가 작아도 다이오드가 온 하므로, 스냅 백 SB는 일어나지 않는다. 또한 (V1-V0) < 0일 때는 다이오드에 전류가 흐르지 않기 때문에, i0= (V1-V0)/ (R1+R0)의 전류가 흐른다.
본 실시예에 의하면, 저항 소자는 다이오드와 오믹 저항을 모놀리틱으로 병렬로 가지고 있다. 이 때문에 실시예 6의 변형예(도 51)에 도시하는 반도체 장치와 동일한 효과를 작은 면적으로 달성할 수 있다.
또 도 58a에 도시한 바와 같이, 스냅 백 SB에 의한 저항특성도 실현할 수 있다. 따라서, 저항 소자의 양단이 일정 전위차가 되었을 경우에, IGBT소자 EL의 게이트 전극(13)으로의 충방전을 스냅 백에 의해 가속하는 것이 가능하다. 또한 본 실시예에 비해 그 변형예 쪽이 저항(30)이 커지지 않는 한, 스냅 백 SB를 일으키기 쉽다.
또한, n형 저농도 다결정 실리콘층(23a)의 적어도 일부의 저항값을 바꾸기 위해서는, 다른 쪽의 n형 고농도 다결정 실리콘층(24a)과 p형 고농도 다결정 실리콘층(24b) 사이의 거리나 n형 저농도 다결정 실리콘층(23a)의 농도를 적어도 일부에서 바꾸는 것이 유효하다.
또 중간에 위치하는 고농도층이 전류 경로를 차단하지 않는 한, 저항 소자는 트렌치형이거나 평면형이어도 된다.
또한 본 실시예의 구성에 있어서의 도전형이 반전된 구성은, 본 발명과 실질적으로 동등한 구성이다.
[실시예 12]
최초에 본 실시예의 반도체 장치가 가지는 저항 소자의 구성에 대하여 설명한다.
도 59를 참조하여, 본 실시예에 있어서의 반도체 장치는, 저항 소자로서, n형 저농도 다결정 실리콘층(23a)과, 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a)과, 한 쌍의 p형 고농도 다결정 실리콘층(24b, 24b)을 가지고 있다. 이 저항 소자는, 절연막 IL위에 형성되어 있다. 절연막 IL은, 필드 산화막(7) 또는 절연막(14b)이다. 또 반도체 장치는 저항 소자 위에 한 쌍의 금속층(10, 10)을 가지고 있다.
한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a) 및 한 쌍의 p형 고농도 다결 정 실리콘층(24b, 24b)의 각 층은 n형 저농도 다결정 실리콘층(23a) 위에 형성되어 있다.
한쪽(도면 중 좌측)의 p형 고농도 다결정 실리콘층(24b)과, 다른 쪽(도면 중 우측)의 n형 고농도 다결정 실리콘층(24a)은, n형 저농도 다결정 실리콘층(23a)의 길이 치수 L1의 부분을 통해 전기적으로 접속되어 있다. 한편(도면 중 좌측)의 n형 고농도 다결정 실리콘층(24a)과, 다른 쪽(도면 중 우측)의 p형 고농도 다결정 실리콘층(24b)은, n형 저농도 다결정 실리콘층(23a)의 길이 치수 L2의 부분을 통해 전기적으로 접속되어 있다.
한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a)은, n형 저농도 다결정 실리콘층(23a)의 길이 치수 L3의 부분을 통해 전기적으로 접속되어 있다. n형 고농도 다결정 실리콘층(24a)과 n형 저농도 다결정 실리콘층(23a)은 동일한 도전형이기 때문에, 한 쌍의 n형 저농도 다결정 실리콘층(23a, 23a) 사이는 오믹 저항인 내장 게이트 저항(4i)으로서의 기능을 가지고 있다.
한쪽(도면 중 좌측)의 n형 고농도 다결정 실리콘층(24a)과 한쪽의 p형 고농도 다결정 실리콘층(24b)은, 한쪽의 금속층(10)에 의해 저항(30)을 따라서 전기적으로 접속되어 있다. 또 다른 쪽(도면 중 우측)의 n형 고농도 다결정 실리콘층(24a)과 다른 쪽의 p형 고농도 다결정 실리콘층(24b)은, 다른 쪽의 금속층(10)에 의해 저항(30)을 따라서 전기적으로 접속되어 있다.
한쪽(도면 중 좌측)의 p형 고농도 다결정 실리콘층(24b)과 n형 저농도 다결정 실리콘층(23a)의 계면 및 다른 쪽(도면 중 우측)의 p형 고농도 다결정 실리콘 층(24b)과 n형 저농도 다결정 실리콘층(23a)의 계면의 각각에는 pn접합이 형성되어 있다. 즉 한쌍의 pn접합 다이오드가 형성되어 있다.
한쪽(도면 중 좌측)의 금속층(10)으로부터, 한쪽의 p형 고농도 다결정 실리콘층(24b), n형 저농도 다결정 실리콘층(23a) 및 다른 쪽(도면 중 우측)의 p형 고농도 다결정 실리콘층(24b)을 경유하여 다른 쪽의 금속층(10)을 향하는 전류방향에 대하여, 상기 한 쌍의 다이오드 중 한쪽의 다이오드는 순방향의 극성을 가지고, 다른 쪽의 다이오드는 역방향의 극성을 가지고 있다.
상기의 구성에 의해, 본 실시예의 저항 소자는, 다이오드와 오믹 저항을 병렬로 갖는 영역을 한 쌍 포함하고 있으며, 이 한 쌍의 영역의 각각이 가지는 다이오드의 극성은 서로 다르다.
또한, 이외의 구성에 대해서는, 전술한 실시예 11과 거의 동일하므로, 동일 또는 대응하는 요소에 대해서 동일한 부호를 붙여, 그 설명을 생략한다.
다음에 본 실시예의 반도체 장치가 가지는 저항 소자의 동작에 대하여 설명한다.
한쪽(도면 중 좌측)의 금속층(10)의 측(도면 중 E1측)이 다른 쪽(도면 중 우측)의 금속층(10)의 측(도면 중 E2측)에 대하여 고전위가 되면, n형 저농도 다결정 실리콘층(23a)의 길이 치수 L1의 영역의 다이오드는 순방향의 전압이 인가되어 활성상태가 된다. 한편, n형 저농도 다결정 실리콘층(23a)의 길이 치수 L2의 영역의 다이오드는 역방향의 전압이 인가되어 불활성 상태가 된다.
반대로, E1측이 E2측에 대하여 저전위가 되면, n형 저농도 다결정 실리콘 층(23a)의 길이 치수 L1의 영역의 다이오드는 역방향의 전압이 인가되어 불활성 상태가 된다. 한편, n형 저농도 다결정 실리콘층(23a)의 길이 치수 L2의 영역의 다이오드는 순방향의 전압이 인가되어 활성 상태가 된다.
또한, n형 저농도 다결정 실리콘층(23a)의 길이 치수 L3의 저항은, E1측과 E2측 사이의 전위 관계에 관계없이 활성 상태가 된다.
본 실시예에 의하면, 길이 치수 L1, L2를 바꿈으로써, E1측과 E2측 사이의 전압방향 마다, 저항 소자의 저항값을 독립하여 조정할 수 있다. 따라서, IGBT소자 EL의 스위칭의 온 시와 오프 시의 게이트 저항을 독립하여 조정할 수 있다.
또 도 56a에 나타낸 실시예 11의 구조와 마찬가지로 저항 소자의 양단의 전위차가 일정한 값에 도달했을 때 스냅 백에 의한 부저항 특성을 실현할 수 있다. 이렇게 하기 위해서는, 병렬 접속된 금속층(10)의 저항(30)의 값이 커지거나, n형 저농도 다결정 실리콘층(23a)의 적어도 일부의 저항이 낮아지거나, 금속층(10)으로 서로 접속된 n형 고농도 다결정 실리콘층(24a)과 p형 고농도 다결정 실리콘층(24b) 사이의 거리가 줄어들거나 하면 된다.
또한, 실시예 11에서의 도 56a의 구조와 도 56b의 구조의 관계와 마찬가지로, 도 59의 n형 고농도 다결정 실리콘층(24a)과 p형 고농도 다결정 실리콘층(24b)의 배치를 바꾸어도 된다.
또한 중간에 위치하는 고농도층이 전류 경로를 차단하지 않는 한, 저항 소자는 트렌치형이거나 평면형이어도 된다.
또한 본 실시예의 구성에 있어서의 도전형이 반전된 구성은, 본 발명과 실질 적으로 동등한 구성이다.
[실시예 13]
최초에 본 실시예의 반도체 장치가 가지는 저항 소자의 구성에 대하여 설명한다.
도 60을 참조하여, 본 실시예에 있어서의 반도체 장치는, 저항 소자로서, p형 저농도 다결정 실리콘층(23b)과, 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a)과, 한 쌍의 p형 고농도 다결정 실리콘층(24b, 24b)과, 내장 게이트 저항 제어 게이트 절연막(29)과, 내장 게이트 저항 제어 게이트 전극(28)을 가지고 있다. 또 반도체 장치는, 저항 소자 위에 전극(26)과, 한 쌍의 금속층(10, 10)을 가지고 있다.
한 쌍의 p형 고농도 다결정 실리콘층(24b, 24b)은 p형 저농도 다결정 실리콘층(23b) 위에 설치되어 있고, 서로 p형 저농도 다결정 실리콘층(23b)을 통해 전기적으로 접속되어 있다. p형 고농도 다결정 실리콘층(24b)과 p형 저농도 다결정 실리콘층(23b)의 도전형은 동일하므로, 한 쌍의 p형 고농도 다결정 실리콘층(24b, 24b) 사이는 일반적인 내장 게이트 저항(4i)으로서의 기능을 가지고 있다.
한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a)은 p형 저농도 다결정 실리콘층(23b) 위에 설치된다. 한 쌍의 n형 고농도 다결정 실리콘층(24a, 24a) 사이에 위치하는 p형 저농도 다결정 실리콘층(23b) 위에는, 내장 게이트 저항 제어 게이트 절연막(29)과, 내장 게이트 저항 제어 게이트 전극(28)이, 이 순서로 설치된다. 이 구성에 의해 본 실시예의 저항 소자는 MIS형 구조를 가지고 있으며, 실시예 9의 MOS형 게이트 저항(4m)(도 54)과 동일한 구조를 포함하고 있다.
또한 상기의 MIS형 구조에 있어서의 p형 저농도 다결정 실리콘층(23b) 등의 반도체층은 절연막 IL 위에 설치된다. 즉 저항 소자는 SOI형의 구조를 가지고 있다.
또 IGBT칩은, MOS형 게이트 저항(4m)자체의 게이트 전위를 제어하기 위한 전극(26)을 가지고 있다.
본 실시예에 있어서의 내장 게이트 저항(4i) 상당부의 한쪽(도면 중 좌측) 단부와, MOS형 게이트 저항(4m) 상당부의 한쪽 단부는, 한쪽의 금속층(10)에 의해 전기적으로 접속되어 있다. 또한 내장 게이트 저항(4i) 상당부의 다른 쪽(도면 중 우측)단부와, MOS형 게이트 저항(4m) 상당부의 다른 쪽 단부는, 다른 쪽의 금속층(10)에 의해 전기적으로 접속되어 있다. 즉 저항 소자는, MOS형 게이트 저항(4m)과 내장 게이트 저항(4i)이 병렬 접속된 구성을 가지고 있다.
또한, 이외의 구성에 대해서는, 전술한 실시예 11과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙여, 그 설명을 생략한다.
다음에 본 실시예의 반도체 장치가 가지는 저항 소자의 동작에 대하여 설명한다.
전극(26)에 신호가 입력되면, 내장 게이트 저항 제어 게이트 전극(28)의 전위가 변화되고, p형 저농도 다결정 실리콘층(23b)의 내장 게이트 저항 제어 게이트 절연막(29) 측에 있어서의 채널의 제어가 행해진다. 이에 따라 MOS형 게이트 저항(4m) 상당부의 저항값이 외부로부터 제어된다.
채널이 없어지도록 전극(26)에 신호가 입력됨으로써, 저항 소자의 저항값은 최대화되어 내장 게이트 저항(4i)의 저항값이 된다.
반대로 반전층에 의한 채널이 형성되도록 전극(26)에 신호가 입력됨으로써, 저항 소자에는 MOS형 게이트 저항(4m) 상당부를 경유하는 전류 경로가 부가되어 저항값이 감소한다.
본 실시예에 의하면, 저항 소자는 내장 게이트 저항(4i) 상당부와 MOS형 게이트 저항(4m) 상당부가 병렬 접속되어 있다. 이에 따라 저항 소자의 저항값을 외부로부터 용이하게 바꿀 수 있다. 또 실시예 9(도 54)와 달리, 저항값의 최대값을 내장 게이트 저항(4i) 상당부의 저항값으로 할 수 있다. 또 내장 게이트 저항(4i) 상당부와 MOS형 게이트 저항(4m) 상당부가 반도체 기판(101)의 두께 방향에 겹쳐져 형성되고 있기 때문에, 반도체 기판(101) 위의 작은 면적에 저항 소자를 형성할 수 있다.
또한, 본 실시예의 설명은, n채널형의 MOS형 게이트 저항(4m)과 p형 반도체층으로 이루어지는 일반적인 내장 게이트 저항(4i)과의 병렬 구조에 대해 행해졌지만, MOS형 게이트 저항(4m) 및 일반적인 내장 게이트 저항(4i)의 도전형의 조합은 임의이다.
또한 MOS형 게이트 저항(4m)은, 인핸스먼트형 및 디프레션형의 어느 것이어도 된다.
또한 저항 소자는 평면형 및 트렌치형의 어느 것이어도 된다.
상기 실시예 11∼ 실시예 13에 있어서, 실시예 1 및 실시예 3∼실시예 10에 설명한 구조의 조합이 모놀리틱으로 형성될 경우에 대하여 설명했지만, 이 조합은 상기 설명에서 서술한 구조에 한정되는 것은 아니다.
예를 들면 다이오드형 내장 게이트 저항(4d)은, 실시예 5에서 설명한 제너 다이오드형 게이트 저항으로 치환할 수 있다. 또한 MOS형 게이트 저항(4m)은 JFET형 게이트 저항(4j)으로 치환할 수 있다. 또한 내장 게이트 저항(4i)은 실시예 3에서 설명한 바와 같이 불순물 농도가 조정되어도 된다.
또한 n형 고농도 다결정 실리콘층(24a)이나 p형 고농도 다결정 실리콘층(24b)은, 도시한 각 단면도의 수직 방향으로 평면적으로 이차원 배치되어도 된다. 예를 들면 실시예 12(도 59) 및 실시예 13(도 60)의 각각의 저항 소자는, 도 61a 및 도 61b에 나타내는 바와 같은 배치가 될 수 있다.
또한 하나의 저항 소자에는 n형 저농도 다결정 실리콘층(23a) 및 p형 저농도 다결정 실리콘층(23b) 중 어느 하나가 형성되어 있는 예에 대하여 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면 n형 고농도 다결정 실리콘층(24a) 및 p형 고농도 다결정 실리콘층(24b)의 각각과 금속층(10)의 전기적 접속을 위한 공통 콘택이 이용되는 등으로, n형 저농도 다결정 실리콘층(23a) 및 p형 저농도 다결정 실리콘층(23b)을 함께 가지는 실리콘층을 사용할 수도 있다.
[실시예 14]
실시예 1∼실시예 13에 있어서는, 주로, IGBT소자 EL에 접속된 게이트 저항인 저항 소자 자체에 대하여 설명했다. 실제의 IGBT칩에 있어서는, 게이트 주배선(5)이나 게이트 전극(13) 자체도 전기 저항을 가지고 있다. 따라서 게이트 주배 선(5)이나 게이트 전극(13)이 기생 게이트 저항으로서 작용하고 있다.
복수의 게이트 전극(13)을 가지는 IGBT소자 EL에 있어서 게이트 패드(1)로부터 먼 게이트 전극(13)은 게이트 패드(1)로부터의 배선 경로가 길어지므로 기생 게이트 저항의 영향을 보다 크게 받는다. 반대로 게이트 패드(1) 근방의 게이트 전극(13)은 기생 게이트 저항의 영향을 거의 받지 않는다.
이 때문에, 게이트 패드(1)로부터의 배선 경로의 길고 짧음에 기인하여, 각 게이트 전극(13)이 형성된 셀간에 있어서 IGBT소자 EL의 온/오프 동작의 시간차 발생한다. 이 결과, 일부의 셀에 전류가 집중하거나, 전술한 바와 같이 그 전류가 집중한 부분적인 앰프에 대한 Q값이 커져 발진을 일으키거나 한다.
도 62 및 도 63을 참조하여, 본 실시예의 반도체 장치로서의 IGBT칩은, 복수의 게이트 전극 13a∼13d를 가지고 있다. 게이트 패드(1)와 게이트 전극 13a∼13d의 각각을 전기적으로 접속하는 배선 경로의 길이는, 대체로, 게이트 전극 13a, 게이트 전극 13b, 게이트 전극 13c 및 게이트 전극 13d의 순으로 길어지고 있다.
또한 IGBT칩은, 저항 소자인 내장 게이트 저항 4ia와, 이 내장 게이트 저항 4ia보다도 저항값이 작은 저항 소자인 내장 게이트 저항 4ib를 가지고 있다. 게이트 패드(1)와 게이트 주배선(5)의 일부(도 63에 있어서의 상부)는 일체가 되어 형성되고 있으며, 서로 전기적으로 접속되어 있다.
게이트 전극 13a와 게이트 패드(1)는, 내장 게이트 저항 4ia를 통해 서로 전기적으로 접속되어 있다.
게이트 전극 13b의 게이트 패드(1)에 가까운 측과 게이트 패드(1)는, 내장 게이트 저항 4ia를 통해 서로 전기적으로 접속되어 있다. 또한 게이트 전극 13b의 게이트 패드(1)로부터 먼 측과 게이트 패드(1)는, 내장 게이트 저항 4ib를 통해 서로 전기적으로 접속되어 있다.
게이트 전극 13c의 게이트 패드(1)에 가까운 측과 게이트 패드(1)는, 내장 게이트 저항 4ib를 통해 서로 전기적으로 접속되어 있다. 또한 게이트 전극 13c의 게이트 패드(1)로부터 먼 측과 게이트 패드(1)는, 내장 게이트 저항을 통하지 않고 서로 전기적으로 접속되어 있다.
게이트 전극 13d의 게이트 패드(1)에 가까운 측 및 먼 측의 각각과 게이트 패드(1)는, 내장 게이트 저항을 통하지 않고 서로 전기적으로 접속되어 있다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 1∼실시예 13의 구성과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일 부호를 붙여, 그 설명을 생략한다.
본 실시예에 의하면, 게이트 패드(1)에 비교적 먼 게이트 전극 13b, 13c에 접속된 내장 게이트 저항 4ib의 저항값에 비하여, 게이트 패드(1)에 비교적 가까운 게이트 전극 13a에 접속된 내장 게이트 저항 4ia의 저항값이 커지고 있다. 또한 게이트 패드(1)로부터 대체로 가장 먼 게이트 전극 13d는, 내장 게이트 저항 4ia 및 4ib 중 어디도 통하지 않고 게이트 패드(1)와 접속되어 있다.
이에 따라 전술한 기생 게이트 저항의 편차를 어느 정도 상쇄하여, 게이트 패드(1)로부터의 배선 경로에 의존한 전기신호 지연의 정도 편차를 억제할 수 있다. 따라서, 게이트 패드(1)와 각 게이트 전극의 배선에 기인하는 각 게이트 전극 으로의 전위신호 전달의 지연차가 억제된다. 따라서 IGBT소자 EL에 있어서의 국소적인 온 영역으로의 전류집중이 잘 일어나지 않아, 발진에 대하여 내성이 있는 IGBT칩이 실현된다.
[실시예 15]
실시예 1∼실시예 14에 있어서는, 게이트 전극(13)과 전기적으로 접속되어 게이트 저항으로서 기능하는 저항 소자에 대해 서술했다. 그러나 본 발명의 저항 소자가 전기적으로 접속되는 전극은 게이트 전극(13)에 한정되는 것은 아니고, 다른 전극에 접속되거나, 배선층 간에 설치되어도 된다.
주로 도 64를 참조하여, 본 실시예의 반도체 장치로서의 IGBT칩은, 일반적인 이미터 전극(제1의 이미터 전극)인 이미터 패드(18)와, 센스 패드(제2의 이미터 전극)인 전극(26)을 가지고 있다. 또 IGBT칩은, 저항 소자로서, 션트 저항(제1의 저항 소자)(4s)과, MOS형 게이트 저항(제2의 저항 소자)(4m)을 가지고 있다. 또 IGBT칩은, 게이트 패드(1)로의 와이어 2a와, 이미터 패드(18)로의 와이어 2b와, 전기적 접속을 위한 콘택(9)을 가지고 있다.
도 66을 참조하여, 센스 패드(전극(26))는 이미터 전류가 예를 들면 1/100로 분류(分流)된 패드이다. 또한, 도면 중 S는 센스 단자, E는 이미터 단자, C는 콜렉터 단자를 나타내고 있다.
다시 도 64를 참조하여, 션트 저항(4s)은 이미터 패드(18)와 센스 패드(전극(26))를 서로 전기적으로 접속하고 있다. 이에 따라 션트 저항(4s)은, 이미터 패드(18)와 센스 패드(전극(26)) 사이에 션트 저항(4s)을 흐르는 전류에 따라 전위차 를 발생시키는 기능을 가지고 있다. 션트 저항(4s)의 구체적인 구성으로서는, 전술한 실시예 1∼실시예 13에서 설명한 저항 소자의 구성을 사용할 수 있다.
MOS형 게이트 저항(4m)은, 게이트 패드(1)와 이미터 패드(18)를 서로 전기적으로 접속하고 있다. MOS형 게이트 저항(4m)의 내장 게이트 저항 제어 게이트 전극(28)은 센스 패드(전극(26))와 전기적으로 접속되어 있다. 이에 따라 MOS형 게이트 저항(4m)은, 센스 패드(전극(26))의 전위에 대응한 전기 저항을 수반하여 게이트 패드(1)와 이미터 패드(18)를 전기적으로 접속하는 기능을 가지고 있다. 또한 내장 게이트 저항 제어 게이트 전극(28)과 전극(26)은 일체로 설치되어도 된다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 1∼실시예 14의 구성과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙여, 그 설명을 생략한다.
다음에 본 실시예의 IGBT칩이 가지는 저항 소자의 동작에 대하여 설명한다.
션트 저항(4s)에 고전류가 흐르면, 션트 저항(4s) 양단에 생긴 전위차가 커진다. 이에 따라 MOS형 게이트 저항(4m)이 예를 들면 인핸스먼트형 n채널 MOSFET인 경우에는, 게이트 패드(1)와 이미터 패드(18)가 단락된다. 또 MOS형 게이트 저항(4m)이 예를 들면 디프레션형 p채널 MOSFET인 경우에는, 게이트 패드(1)와 이미터 패드(18) 사이가 높은 전기 저항을 수반하여 접속된다.
도 65를 참조하여, 본 실시예의 변형예에 있어서는, MOS형 게이트 저항(4m)이 게이트 패드(1)와 주배선 금속층(10b)을 서로 전기적으로 접속하고 있다.
본 실시예에 의하면, IGBT칩의 외부에 션트 저항이 설치되는 경우와 달리, 센스 패드(전극(26))에 와이어가 접속될 필요가 없다. 이에 따라, 센스 패드(전극(26))의 면적을 작게 할 수 있어, IGBT칩을 소형화할 수 있다. 또 고속에서의 과전류 검출이 가능하게 된다.
또한, 도 64 및 도 65에서는, 센스 패드(전극(26))에 발생한 신호가 직접 MOS형 게이트 저항(4m)의 내장 게이트 저항 제어 게이트 전극(28)에 전달되는 예에 대해서 나타냈지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면 절연막 위에 퇴적된 아모퍼스 실리콘층에 레이저 등의 에너지 선이 조사되는 등으로 얻어진 반도체 기판(101)으로부터 전기적으로 분리된 반도체층에 논리회로가 형성되어, 이 논리회로의 결과출력이 내장 게이트 저항 제어 게이트 전극(28)에 공급되어도 된다.
또한 션트 저항(4s)으로서 실시예 5에서 나타낸 제너 다이오드형 내장 저항이 이용되면, 센스 패드에 발생하는 출력 전압을 거의 일정하게 할 수 있다.
[실시예 16]
실시예 1∼실시예 15에서는, 고립하는 복수의 도전체층 사이에 여러 가지의 저항 소자가 설치된 예에 대해 서술했다. 실시예 1∼실시예 3에 나타낸 전류 경로로서의 홈 모양 구조체는, 예를 들면 게이트 주배선의 기생 저항값을 작게 하는 데에도 유효하다.
도 67을 참조하여, 본 실시예의 게이트 주배선은, 주배선 금속층(10b)과, 금속부(22)과, 다결정 실리콘층(12)을 가지고 있다. 또 반도체 기판(101)은 절연막(14)에 의해 내면이 피복된 홈부 T3을 가지고 있다.
다결정 실리콘층(12) 및 금속부(22)로 이루어지는 배선(제1의 배선)의 적어도 일부는, 절연막(14)을 통해 홈부 T3 안에 설치된다. 주배선 금속층(10b)(제2의 배선)은, 홈부 T3 위에 설치된다. 주배선 금속층(10b)과 금속부(22)는, 게이트 주배선 내의 콘택홀 9c의 부분에서 접속됨으로써, 서로 전기적으로 병렬 접속된다. 즉, 제1 및 제2의 배선이 서로 전기적으로 병렬 접속되어 있다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 1∼ 실시예 15의 구성과 거의 동일하므로, 동일 또는 대응하는 요소에 대해 동일 부호를 붙여, 그 설명을 생략한다.
도 68 및 도 69는, 본 발명의 실시예 16의 제1 및 제2의 변형예의 각각에 있어서의 반도체 장치의 게이트 주배선 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 68을 참조하여, 제1의 변형예에 있어서는, 절연막(14)에 의해 내면이 피복된 홈부 T3 안에는 금속부(22)만이 매립되고 있다.
도 69를 참조하여, 제2의 변형예에 있어서는, 다결정 실리콘층(12)이 생략되고, 주배선 금속층(10b)과 금속부(22)가 콘택홀 9c의 부분에서 접속되어 있다.
본 실시예에 의하면, 게이트 주배선의 일부가 홈부 T3에 매립되어 형성되어 있기 때문에, 게이트 주배선(5)의 폭방향(도면 중 가로방향)의 치수가 동일한 평면 모양인 배선에 비하여, 기생 저항을 작게 할 수도 있다. 이에 따라 게이트 패드(1)와 각 게이트 전극(13)의 배선에 기인하는 각 게이트 전극(13)으로의 전위신호 전달의 지연차가 억제된다. 따라서 IGBT소자 EL에 있어서의 국소적인 온 영역으로의 전류집중이 잘 일어나지 않아, 발진에 대하여 내성이 있는 IGBT칩이 실현된다.
상기의 각 실시예에 있어서는, 반도체 소자로서 IGBT소자 EL을 가지는 반도체 장치에 대하여 설명했지만, 본 발명은 이에 한정되는 것은 아니고, 다른 스위칭 소자나 파워 MOSFET소자 등의 반도체 소자를 가지는 반도체 장치에 적용할 수도 있다. 또 반도체 소자는 이미터 전극 대신에 소스 전극을 사용해도 된다.
또한 금속층(10) 대신에, 내장 게이트 저항에 비해 충분히 저항이 낮은 반도체층을 사용할 수도 있다.
본 발명을 상세히 설명해 나타냈지만, 이것은 예시만을 위한 것으로, 한정하는 것은 아니며, 발명의 범위는 첨부한 청구범위에 의해 해석되는 것이 명백하게 이해될 것이다.
도 1a∼도 1c는 본 발명의 실시예 1에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 부분 단면도다.
도 2는 본 발명의 실시예 1에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 상면도다.
도 3은 도 2의 III부의 개략적인 부분 상면도다.
도 4는 도 3의 게이트 패드, 게이트 주배선 및 이미터 패드(이미터 전극)가 생략된 도다.
도 5는 도 4의 층간 절연막이 생략된 도다.
도 6은 도 5의 게이트 패드측 및 주배선측의 다결정 실리콘층이 생략된 도다.
도 7은 도 6의 게이트 산화막의 일부 및 절연막의 일부가 생략된 도다.
도 8은 본 발명의 실시예 1에 있어서의 반도체 장치가 프린트 기판에 실장된 상태의 개략적인 등가회로를 도시한 도면이다.
도 9는 본 발명의 실시예 1에 있어서의 반도체 장치의 게이트 패드와, 프린트 기판의 패드와의 접속 모양을 개략적으로 도시하는 설명도다.
도 10은 본 발명의 실시예 1의 반도체 장치의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 평면도다.
도 11은 본 발명의 실시예 1의 반도체 장치의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 부분 평면도다.
도 12는 본 발명의 실시예 1의 반도체 장치의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 부분 평면도다.
도 13은 본 발명의 실시예 1의 반도체 장치의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 부분 평면도다.
도 14는 본 발명의 실시예 1의 반도체 장치의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 부분 평면도다.
도 15는 본 발명의 실시예 1의 반도체 장치의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 부분 평면도다.
도 16은 제1의 비교예에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 상면도다.
도 17은 제1의 비교예에 있어서의 반도체 장치의 게이트 패드와, 프린트 기판의 패드와의 접속 모양을 개략적으로 도시하는 설명도다.
도 18은 제1의 비교예에 있어서의 반도체 장치가 프린트 기판에 실장된 상태의 개략적인 등가회로다.
도 19는 제2의 비교예에 있어서의 반도체 장치의 개략적인 부분 평면도다. 또한 도 19가 도시하는 위치는 도 5가 도시하는 위치와 대응하고 있으며, 도 5와 마찬가지로 게이트 패드, 게이트 주배선, 이미터 패드 및 층간 절연막이 생략되어 있다.
도 20은 도 19의 XX-XX선에 따른 개략적인 단면도다.
도 21은 본 발명의 실시예 2에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 부분 평면도다. 또한 도 21이 도시하는 위치는 도 6이 도시하는 위치와 대응하고 있다. 도 21에 있어서는 도 6과 마찬가지로 게이트 패드, 게이트 주배선, 이미터 패드 및 층간 절연막 및 게이트 패드측과 주배선측의 다결정 실리콘층이 생략되어 있다.
도 22는 도 21의 XXII-XXII선에 따른 개략적인 단면도다.
도 23은 도 21의 XXIII-XXIII선에 따른 개략적인 단면도다.
도 24는 도 21의 XXIV-XXIV선에 따른 개략적인 단면도다.
도 25는 본 발명의 실시예 2의 반도체 장치의 제1의 변형예에 있어서의 금속부가 매립된 저항 소자의 구성을 개략적으로 도시하는 부분 평면도다.
도 26은 본 발명의 실시예 2의 반도체 장치의 제2의 변형예에 있어서의 금속부가 매립된 저항 소자의 구성을 개략적으로 도시하는 부분 평면도다.
도 27a, 도 28a, 도 29a, 도 30a, 도 31a 및 도 32a는 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법의 제 1∼제 6공정의 각각을 도시하는 개략 단면도이며, 도 21의 XXXIIA-XXXIIA선에 대응하는 단면도다.
도 27b, 도 28b, 도 29b, 도 30b, 도 31b 및 도 32b는 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법의 제 1∼제 6공정의 각각을 도시하는 개략 단면도이며, 도 21의 XXXIIB-XXXIIB선에 대응하는 단면도다.
도 33a, 도 34a, 도 35a, 도 36a, 도 37a 및 도 38a는 제 3비교예에 있어서의 반도체 장치의 제조 방법의 제 1∼제 6공정의 각각을 도시하는 개략적인 부분 단면도이며, 도 19의 XX-XX선에 대응하는 단면 위치 중 평면형 내장 게이트 저항의 근방에 있어서의 부분 단면도다.
도 33b, 도 34b, 도 35b, 도 36b, 도 37b 및 도 38b는 제 3비교예에 있어서의 반도체 장치의 제조 방법의 제 1∼제 6공정의 각각을 도시하는 개략적인 부분 단면도이며, 도 21의 XXXIIB-XXXIIB선에 대응하는 단면 위치에 있어서의 부분 단면도다.
도 39는 본 발명의 실시예 3에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 40은 본 발명의 실시예 3의 제1의 변형예에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 41은 본 발명의 실시예 3의 제2의 변형예에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 42는 본 발명의 실시예 3의 제3의 변형예에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 43은 본 발명의 실시예 3에 있어서의 반도체 장치의 저항 소자의 동작을 설명하기 위한 설명도다.
도 44는 본 발명의 실시예 3에 있어서의 반도체 장치의 저항 소자의 동작을 설명하기 위한 설명도다.
도 45는 본 발명의 실시예 3에 있어서의 반도체 장치의 저항 소자의 동작을 설명하기 위한 설명도다.
도 46은 본 발명의 실시예 4에 있어서의 반도체 장치의 저항 소자 근방의 구 성을 개략적으로 도시하는 부분 단면도다.
도 47은 본 발명의 실시예 4의 반도체 장치의 제1의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 부분 단면도다.
도 48은 본 발명의 실시예 4의 반도체 장치의 제2의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 부분 단면도다.
도 49는 본 발명의 실시예 4의 반도체 장치의 제3의 변형예에 있어서의 저항 소자의 구성을 개략적으로 도시하는 부분 단면도다.
도 50은 본 발명의 실시예 6에 있어서의 반도체 장치의 저항 소자의 구성을 개략적으로 도시하는 평면도다.
도 51은 본 발명의 실시예 6의 변형예에 있어서의 반도체 장치의 저항 소자의 구성을 개략적으로 도시하는 평면도다.
도 52는 본 발명의 실시예 7에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 53은 본 발명의 실시예 8에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 54는 본 발명의 실시예 9에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 55는 본 발명의 실시예 10에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 56a는 본 발명의 실시예 11에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 56b는 본 발명의 실시예 11의 변형예에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 57a는 본 발명의 실시예 11에 있어서의 반도체 장치의 저항 소자의 등가회로를 도시한 도면이다.
도 57b는 본 발명의 실시예 11의 변형예에 있어서의 반도체 장치의 저항 소자의 등가회로를 도시한 도면이다.
도 58a는 본 발명의 실시예 11 및 그 변형예에 있어서의 반도체 장치의 저항 소자의 R2 <R1 <<R0인 경우의 전압-전류특성의 설명도다.
도 58b는 본 발명의 실시예 11 및 그 변형예에 있어서의 반도체 장치의 저항 소자의 R1 >R2 >>R0인 경우의 전압-전류특성의 설명도다.
도 59는 본 발명의 실시예 12에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 60은 본 발명의 실시예 13에 있어서의 반도체 장치의 저항 소자 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 61a는 본 발명의 실시예 12의 변형예에 있어서의 반도체 장치의 저항 소자의 구성을 개략적으로 도시하는 평면도다.
도 61b는 본 발명의 실시예 13의 변형예에 있어서의 반도체 장치의 저항 소자의 구성을 개략적으로 도시하는 평면도다.
도 62는 본 발명의 실시예 14에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 상면도다.
도 63은 도 62의 LXIII부의 개략적인 부분 평면도다.
도 64는 본 발명의 실시예 15에 있어서의 반도체 장치의 저항 소자 근방의 평면 레이아웃을 개략적으로 도시하는 부분 평면도이다. 또한 도면 안의 화살표는 전류가 흐르는 방향을 개략적으로 도시하고 있다.
도 65는 본 발명의 실시예 15의 변형예에 있어서의 반도체 장치의 저항 소자 근방의 평면 레이아웃을 개략적으로 도시하는 부분 평면도이다. 또한 도면 안의 화살표는 전류가 흐르는 방향을 개략적으로 도시하고 있다.
도 66은 본 발명의 실시예 15에 있어서의 반도체 장치의 센스 전극의 구성을 설명하기 위한 개략 단면도다.
도 67은 본 발명의 실시예 16에 있어서의 반도체 장치의 게이트 주배선 근방의 구성을 개략적으로 도시하는 부분 단면 사시도다.
도 68은 본 발명의 실시예 16의 제 1변형예에 있어서의 반도체 장치의 게이트 주배선 근방의 구성을 개략적으로 도시하는 부분 단면도다.
도 69는 본 발명의 실시예 16의 제 2변형예에 있어서의 반도체 장치의 게이트 주배선 근방의 구성을 개략적으로 도시하는 부분 단면도다.

Claims (10)

  1. 제1의 홈부를 가지는 반도체 기판과,
    상기 제1의 홈부의 내면을 피복하는 절연막과,
    전극을 가지는 반도체 소자와,
    상기 전극을 흐르는 전류에 대한 저항이 되도록 상기 전극과 전기적으로 접속되고, 상기 절연막을 통해 상기 제1의 홈부 안에 설치된 저항 소자와,
    상기 저항 소자의 상기 제1의 홈부의 개구측에 있어서 콘택홀을 가지는 층간 절연막을 구비하며;
    상기 저항 소자가 상기 콘택홀에 면하는 부분에 있어서, 상기 저항 소자가 상기 층간 절연막에 면하는 부분의 폭보다 큰 폭을 가지는 부분을 포함하고, 상기 층간 절연막에 면하는 부분의 폭보다 큰 폭을 가지는 부분에는 상기 저항 소자가 상기 층간 절연막에 면하는 부분의 폭을 가지는 부분의 비저항 보다도 낮은 비저항을 가지는 부분을 포함하며,
    상기 저항 소자가, 완전히 상기 제1의 홈부 안에 설치되며,
    상기 저항 소자의 양단이 쇼트되어 있지 않는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1의 홈부를 가지는 반도체 기판과,
    상기 제1의 홈부의 내면을 피복하는 절연막과,
    전극을 가지는 반도체 소자와,
    상기 전극을 흐르는 전류에 대한 저항이 되도록 상기 전극과 전기적으로 접속되고, 상기 절연막을 통해 상기 제1의 홈부 안에 설치된 저항 소자를 구비하며,
    상기 전극이 게이트 전극이며, 상기 반도체 기판이 제2의 홈부를 가지고, 상기 제2의 홈부의 내면을 게이트 절연막으로 피복하고, 상기 게이트 전극이 상기 게이트 절연막을 통해 상기 제2의 홈부 안에 설치되며, 상기 게이트 전극의 폭이 상기 저항 소자의 폭 보다도 크며,
    상기 게이트 전극은, 상기 저항 소자의 폭 부분의 비저항보다도 낮은 비저항을 가지는 부분을 포함하며,
    상기 저항 소자가, 완전히 상기 제1의 홈부 안에 설치되며,
    상기 저항 소자의 양단이 쇼트되어 있지 않는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 게이트 전극은, 상기 저항 소자가 최소폭을 가지는 부분의 비저항보다도 낮은 비저항을 가지는 부분을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1의 홈부를 가지는 반도체 기판과,
    상기 제1의 홈부의 내면을 피복하는 절연막과,
    전극을 가지는 반도체 소자와,
    상기 전극을 흐르는 전류에 대한 저항이 되도록 상기 전극과 전기적으로 접속되고, 상기 절연막을 통해 상기 제1의 홈부 안에 설치된 저항 소자를 구비하며,
    상기 반도체 소자는 이미터 전극 및 소스 전극의 어느 하나와, 게이트 전극과, 패드를 가지는 스위칭 소자이며,
    상기 전극은, 상기 이미터 전극, 상기 소스 전극 및 상기 게이트 전극의 어느 하나이며,
    상기 저항소자를 통해 상기 전극과 상기 패드가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1의 홈부를 가지는 반도체 기판과,
    상기 제1의 홈부의 내면을 피복하는 절연막과,
    전극을 가지는 반도체 소자와,
    상기 전극을 흐르는 전류에 대한 저항이 되도록 상기 전극과 전기적으로 접속되고, 상기 절연막을 통해 상기 제1의 홈부 안에 설치된 저항 소자를 구비하며,
    상기 반도체 소자가 이미터 전극 및 소스 전극의 어느 하나와 게이트 전극을 가지는 스위칭 소자이며,
    상기 전극이 상기 이미터 전극 및 소스 전극 중 어느 하나이며,
    상기 저항 소자를 통해 상기 이미터 전극 및 소스 전극의 어느 하나와 상기 게이트 전극이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제1의 홈부를 가지는 반도체 기판과,
    상기 제1의 홈부의 내면을 피복하는 절연막과,
    전극을 가지는 반도체 소자와,
    상기 전극을 흐르는 전류에 대한 저항이 되도록 상기 전극과 전기적으로 접속되고, 상기 절연막을 통해 상기 제1의 홈부 안에 설치된 저항 소자를 구비하며,
    상기 반도체 소자가 제1의 이미터 전극 및 상기 제1의 소스 전극의 어느 하나와, 제2의 이미터 전극 및 제2의 소스 전극의 어느 하나를 가지는 스위칭 소자이며,
    상기 전극이 상기 제1의 이미터 전극 및 상기 제1의 소스 전극의 어느 하나이며,
    상기 저항 소자를 통해 상기 제1의 이미터 전극 및 제1의 소스 전극의 어느 하나와, 상기 제2의 이미터 전극 및 제2의 소스 전극의 어느 하나가 서로 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판과,
    상기 반도체 기판의 일부로 이루어지는 채널 영역과, 상기 채널 영역을 제어하기 위한 복수의 게이트 전극을 가지는 반도체 소자와,
    상기 복수의 게이트 전극과 전기적으로 접속된 게이트 패드와,
    상기 복수의 게이트 전극의 적어도 하나와, 상기 게이트 패드를 전기적으로 접속하기 위한 게이트 배선과,
    상기 게이트 배선 중간에 설치된 복수의 저항 소자를 구비하고,
    상기 복수의 게이트 전극의 적어도 하나에 접속된 저항 소자의 저항값의 크기는 상기 게이트 패드에 가까울수록 큰 것을 특징으로 하는 반도체 장치.
  10. 홈부를 가지는 반도체 기판과,
    상기 반도체 기판의 일부로 이루어지는 채널 영역과, 전극을 가지는 반도체 소자와,
    상기 홈부의 내면을 피복하는 절연막과,
    상기 전극과 전기적으로 접속되고, 상기 절연막을 통해 상기 홈부 안에 설치된 제1의 배선과,
    상기 홈부 위에 설치되어, 상기 제1의 배선과 전기적으로 병렬 접속된 제2의 배선을 구비한 것을 특징으로 하는 반도체 장치.
KR1020080045888A 2007-05-25 2008-05-19 반도체 장치 KR101084592B1 (ko)

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