CN117012808A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其包含：半导体层；第一导电体，其配置在上述半导体层上；第二导电体，其与上述第一导电体分离地配置在上述半导体层上；中继部，其横跨第一导电体及上述第二导电体而形成在上述半导体层上，且由具有第一导电型区域及第二导电型区域的半导体构成；第一触点，其将上述第一导电型区域及上述第二导电型区域与上述第一导电体电连接；以及第二触点，其将上述中继部的上述第一导电型区域与上述第二导电体电连接，并与上述第二导电型区域绝缘。

Description

半导体装置
本发明是申请号为201980022568.4(国际申请号PCT/JP2019/014340)、发明名称为“半导体装置”、申请日为2019年3月29日的发明申请的分案申请。
技术领域
本发明涉及一种半导体装置。
背景技术
专利文献1公开了一种半导体装置，其包含：半导体基板；在半导体基板上形成的第一导电型的漂移层；在漂移层上形成的第二导电型的基体区域和第一导电型的源区；在被漂移层和源区夹持的基体区域的部分上配置的栅极绝缘膜；以隔着栅极绝缘膜与被漂移层和源区所夹持的基体区域的部分对置的方式配置的栅电极；在半导体基板上配置的源电极；以及在半导体基板上形成并通过栅极配线与栅电极电连接的栅极焊垫。
现有技术文献
专利文献
专利文献1:日本特开2017-143188号公报
发明内容
发明所要解决的课题
在对半导体装置进行电压控制时，在电压接通时发生的瞬变所引起的噪声的量与在电压关断时发生的瞬变所引起的噪声的量并不完全相同，有时希望仅使接通时和关断时的其中一方的噪声减轻。
例如参照专利文献1，当从栅极焊垫向栅电极施加电压时，容易在接通时发生瞬变而不易在关断时发生瞬变，因此优选仅使接通时的噪声减轻。
因此研究了如下方案，即：在半导体装置的外部设置将一对电阻相互并联地连接，并仅在一个电阻上串联地连接二极管而成的电路。由此，在相对于该并联电路而言流通二极管的正向电流时电流可在一对路径的任一中流通而能够减小电阻，另一方面，在流通二极管的反向电流时电流仅在一对路径的其中一方(未连接二极管的路径)中流通而能够增大电阻。因此，通过在容易发生瞬变的情况下选择性地增大电阻，从而能够改善希望仅使接通时和关断时的其中一方的噪声减轻的上述课题。
但是，除了半导体装置之外还需要至少一个芯片，必然会导致安装时的空间效率降低。
本发明的目的在于，提供一种半导体装置，其能够维持安装时的空间效率，并且能够以使得在沿着从第一导电体朝向第二导电体的方向流通电流时和沿着其相反侧的方向流通电流时电阻互不相同的方式来进行控制。
本发明的另一目的在于，提供一种半导体装置，其能够维持安装时的空间效率，并且能够对功能元件接通/关断时的栅极电流的状态适当地进行控制。
用于解决课题的方案
本发明一实施方式的半导体装置包含：半导体层；第一导电体，其配置在上述半导体层上；第二导电体，其与上述第一导电体分离地配置在上述半导体层上；中继部，其横跨第一导电体及上述第二导电体而形成在上述半导体层上，且由具有第一导电型区域及第二导电型区域的半导体构成；第一触点，其将上述第一导电型区域及上述第二导电型区域与上述第一导电体电连接；以及第二触点，其将上述中继部的上述第一导电型区域与上述第二导电体电连接，并与上述第二导电型区域绝缘。
例如，在第一导电型为p型且第二导电型为n型的情况下，第一导电体通过第一触点与p型区域和n型区域双方连接，第二导电体通过第二触点仅与p型区域连接。
当相对于第二导电体而言为正的电压施加于第一导电体时，则第一导电体与第二导电体之间的电流的流动是从第一导电体朝向第二导电体的方向。此时，在第一导电型区域(p型区域)与第二导电体型区域(n型区域)的pn结中流通反向电流。因此，就电流路径而言，限制在(1)第一导电体→第一触点→第一导电型区域(p型区域)→第二触点→第二导电体的路径中；在(2)第一导电体→第一触点→第二导电型区域(n型区域)→pn结→第一导电型区域(p型区域)→第二触点→第二导电体的路径中完全或者几乎不流通电流。
另一方面，当相对于第一导电体而言为正的电压施加于第二导电体时，则第一导电体与第二导电体之间的电流的流动是从第二导电体朝向第一导电体的方向。此时，在第一导电型区域(p型区域)与第二导电体型区域(n型区域)的pn结中流通正向电流。因此，作为电流路径，能够利用(3)第二导电体→第二触点→第一导电型区域(p型区域)→第一触点→第一导电体的路径、和(4)第二导电体→第二触点→第一导电型区域(p型区域)→pn结→第二导电型区域(n型区域)→第一触点→第一导电体的路径即共两条路径。
即，在前者的情况下电流路径为一条路径，能够相对地提高电阻；在后者的情况下电流路径为两条路径，与前者的情况相比能够相对地降低电阻。此外，在第一导电型为n型且第二导电型为p型的情况下，相对于第二导电体而言为正的电压施加于第一导电体时的电流路径为两条路径；相对于第一导电体而言为正的电压施加于第二导电体时的电流路径为一条路径。
这样，能够根据电压的正负方向来变更电流路径的数量，因此能够在沿着从第一导电体朝向第二导电体的方向流通电流时和沿着其相反侧的方向流通电流时使电阻互不相同。而且，能够在半导体装置的内部进行这样的电流控制，因此也能够维持安装半导体装置时的空间效率。
本发明一实施方式的半导体装置包含形成于上述半导体层的功能元件，上述第一导电体包含外部端子，该外部端子从外部被供给电力，上述第二导电体包含的配线，该配线将向上述第一导电体供给的电力供给至上述功能元件。
在本发明一实施方式的半导体装置中，可以是，上述功能元件是包含对流向上述功能元件的电流进行控制的栅电极的元件，上述外部端子包含栅极焊垫，该栅极焊垫供导电性的接合材料从外部接合，上述配线包含栅极配线，该栅极配线将向上述栅极焊垫供给的电力供给至上述栅电极，上述第一导电型区域是p型区域，上述第二导电型区域是n型区域。
根据该结构，在使功能元件接通时和关断时流通的各栅极电流的路径数量不同，从而使电阻不同。因此，能够对功能元件接通/关断时的栅极电流的状态适当地进行控制。
在本发明一实施方式的半导体装置中，可以是，上述栅极配线包含栅极指，该栅极指以围绕上述功能元件的方式配置在上述半导体层的外周部。
在本发明一实施方式的半导体装置中，可以是，上述中继部配置在比上述栅极焊垫及上述栅极配线靠上述半导体层侧，上述第一导电型区域及上述第二导电型区域以上述第一导电型区域及上述第二导电型区域的边界部与上述栅极焊垫及上述栅极配线交叉的方式，分别从上述栅极焊垫的下方区域向上述栅极配线的下方区域延伸。
在本发明一实施方式的半导体装置中，可以是，上述功能元件包含场效应晶体管，该场效应晶体管具有：基体区域，其选择性地形成在上述半导体层的表面部；源区，其形成在上述基体区域的内侧部；以及上述栅电极，其隔着栅极绝缘膜与上述基体区域的一部分对置。
在本发明一实施方式的半导体装置中，可以是，上述基体区域包含相互隔开间隔以条带状延伸的多个基体区域。
在本发明一实施方式的半导体装置中，可以是，上述中继部包含：作为上述第二导电型区域的第二导电型层；以及选择性地形成在上述第二导电型层的表面部的上述第一导电型区域。
在本发明一实施方式的半导体装置中，可以是，上述第二导电型层的厚度为0.1μm～10μm，上述第一导电型区域的距上述第二导电型层的表面的深度为0.1μm～10μm。
在本发明一实施方式的半导体装置中，可以是，上述中继部包含：作为上述第二导电型区域的第二导电型层；以及与上述第二导电型层相邻并且与上述第二导电型层相接的作为上述第一导电型区域的第一导电型层。
在本发明一实施方式的半导体装置中，可以是，包含缝隙，该缝隙形成在上述第二导电型层与上述第一导电型层的边界部的延长线上，并将上述第二导电型层与上述第一导电型层之间局部分离。
在本发明一实施方式的半导体装置中，可以是，上述第一触点形成为横跨上述中继部的上述第一导电型区域及上述第二导电型区域。
在本发明一实施方式的半导体装置中，可以是，上述第一触点包含：与上述中继部的上述第一导电型区域连接的一侧第一触点；以及与上述一侧第一触点分离并且与上述中继部的第二导电型区域连接的另一侧第一触点。
在本发明一实施方式的半导体装置中，可以是，上述第一导电型区域的杂质浓度为1.0×1019cm-3～1.0×1021cm-3，上述第二导电型区域的杂质浓度为1.0×1019cm-3～1.0×1021cm-3。
在本发明一实施方式的半导体装置中，可以是，上述第一导电体及上述第二导电体由铝构成，上述中继部由多晶硅构成。
在本发明一实施方式的半导体装置中，可以是，上述半导体层包含硅基板。
附图说明
图1是本发明一实施方式的半导体装置的示意俯视图。
图2是前述半导体装置的示意剖视图。
图3是图1的双点划线III所包围的区域的放大图。
图4是表示栅极焊垫的下方部的结构的示意剖面立体图。
图5是表示图3的V-V剖面的剖视图。
图6是表示图3的VI-VI剖面的剖视图。
图7是表示前述半导体装置的制造工序的一部分的流程图。
图8是表示与前述半导体装置的栅电极有关的等效电路(接通时)的图。
图9是表示与前述半导体装置的栅电极有关的等效电路(关断时)的图。
图10是表示前述半导体装置的栅电极的I-V特性(接通时)的图。
图11是表示前述半导体装置的栅电极的I-V特性(关断时)的图。
图12是表示前述半导体装置的变形例的图。
图13是表示前述半导体装置的变形例的图。
图14是表示前述半导体装置的变形例的图。
图15是在实施例中使用的测量电路图。
图16是表示实施例1的栅极焊垫的下方部的结构的示意俯视图。
图17是表示实施例2的栅极焊垫的下方部的结构的示意俯视图。
图18是表示实施例3的栅极焊垫的下方部的结构的示意俯视图。
图19是表示实施例4的栅极焊垫的下方部的结构的示意俯视图。
图20是表示实施例5的栅极焊垫的下方部的结构的示意俯视图。
图21是表示实施例6的栅极焊垫的下方部的结构的示意俯视图。
图22是表示实施例7的栅极焊垫的下方部的结构的示意俯视图。
图23是关于实施例1～3表示栅极电压接通/关断时的电流的历时变化的图。
图24是关于实施例2、4、5表示栅极电压接通/关断时的电流的历时变化的图。
图25是关于实施例2、6、7表示栅极电压接通/关断时的电流的历时变化的图。
图26是表示实施例8的栅极焊垫的下方部的结构的示意俯视图。
图27是表示实施例9的栅极焊垫的下方部的结构的示意俯视图。
具体实施方式
以下参照附图对本发明的实施方式具体地进行说明。
图1是本发明一实施方式的半导体装置1的示意俯视图。此外，在图1中为了清楚明了而对电极膜5、6标记影线进行表示。
半导体装置1包含俯视呈四边形的作为本发明的半导体层一例的半导体基板2。半导体基板2的第一方向的长度L1(在图1中为沿着半导体基板2的侧面2A和侧面2C的长度)例如可以是1.0mm～9.0mm，与该第一方向正交的第二方向的长度L2(在图1中为沿着半导体基板2的侧面2B和侧面2D的长度)例如可以是1.0mm～9.0mm。
半导体基板2俯视而言在其中央区域包含有源部3。有源部3是主要形成有后述的单位单元19的区域，且为当半导体装置1的源极-漏极间为导通状态时(接通时)沿着半导体基板2的厚度方向流通电流的区域。半导体基板2还在该有源部3的周围包含外周部4。
半导体装置1包含源电极膜5和栅电极膜6。该电极膜5、6通过共同的电极膜图案形成方式而相互分离地形成。
源电极膜5形成为将有源部3的大部分覆盖的俯视而言的大致四边形状。在源电极膜5的一侧部(在图1中为沿着半导体基板2的侧面2C的侧部)形成有朝向源电极膜5的内侧凹陷的凹部7。凹部7设置为用于有效地确保后述的第一导电膜9的配置空间。源电极膜5被表面绝缘膜31(参照图5、6)选择性地覆盖，其一部分作为源极焊垫8露出。在源极焊垫8连接例如键合线等接合部件。
栅电极膜6包括：作为本发明的第一导电体的一例的第一导电膜9、和作为本发明的第二导电体的一例的第二导电膜10。
第一导电膜9包含被表面绝缘膜31(参照图5、6)覆盖的栅电极膜6中的从该表面绝缘膜31选择性地露出的部分。在第一导电膜9连接键合线等接合部件。即，第一导电膜9作为半导体装置1的栅极侧的外部端子发挥功能。俯视下，第一导电膜9配置于源电极膜5的凹部7的内侧区域。
第二导电膜10形成为从第一导电膜9起沿着半导体基板2的侧面2A～2D的直线状。在该实施方式中，第二导电膜10形成为围绕源电极膜5的闭环状。第二导电膜10作为将向第一导电膜9供给的电力向后述的栅电极17供给的栅极配线(栅极指)发挥功能。此外，第二导电膜10不是必须形成为闭环状，也可以是一部分开放的形状。例如，第二导电膜10也可以是第一导电膜9的相反侧开放的形状。另外，第二导电膜10被表面绝缘膜31(参照图5、6)覆盖。
图2是半导体装置1的示意剖视图。图3是图1的双点划线III所包围的区域的放大图。图4是表示第一导电膜9的下方部的结构的示意剖面立体图。图5是表示图3的V-V剖面的剖视图。图6是表示图3的VI-VI剖面的剖视图。此外，在图2中省略了层间绝缘膜25上的结构。另外，在图5中，关于中继部21，为了方便而仅示出了p型区域23，并省略了p型区域23的下方的n型层22。
在该实施方式中，半导体装置1是作为本发明的功能元件的一例的n沟道型MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)。
半导体装置1包含：n+型漏极层11、n-型基极层12、p型基体区域13、n+型源区14、p+型基体接触区域15、栅极绝缘膜16、栅电极17、以及漏电极18。图1的半导体基板2也可以是组合了n+型漏极层11和n-型基极层12的概念。
n+型漏极层11可以由n+型的半导体基板(例如硅基板)构成。此外，也可以是SiC基板、GaN基板等通常用于晶体管的基板。n+型的半导体基板可以是掺杂n型杂质并进行了晶体生长的半导体基板。作为n型杂质，可以采用P(磷)、As(砷)、SB(锑)等。另外，n+型漏极层11的杂质浓度例如是1.0×1018cm-3～5.0×1020cm-3的程度。另外，n+型漏极层11的厚度例如是1μm～5μm。
n-型基极层12是注入了n型杂质的半导体层。具体而言，可以是在n+型漏极层11上注入n型杂质并进行了外延生长的n型外延层。作为n型杂质，可以采用前述的物质。另外，n-型基极层12的杂质浓度比n+型漏极层11低，例如是1.0×1010cm-3～1.0×1016cm-3的程度。另外，n-型基极层12的厚度例如是10μm～50μm。
p型基体区域13是注入了p型杂质的半导体层。具体而言，可以是通过向n-型基极层12的表面离子注入(插入)p型杂质而形成的半导体层。作为p型杂质，可以采用B(硼)、Al(铝)、Ga(镓)等。另外，p型基体区域13的杂质浓度例如是1.0×1015cm-3～1.0×1019cm-3的程度。
p型基体区域13在n-型基极层12的表面部选择性地形成。在该实施方式中，可以是如图2所示那样，多个p型基体区域13形成为相互平行的条带状，例如在沿着半导体基板2的侧面2A、2C的方向上延伸(参照图1)。此外，多个p型基体区域13也可以在n-型基极层12的表面部排列成矩阵状。各p型基体区域13的宽度例如是3μm～10μm。包含各p型基体区域13及其周围的n-型基极层12的区域形成了单位单元19。即，该半导体装置1在图2的布局中具有俯视而言排列成条带状的许多(多个)单位单元19。另外，在图2中，相邻的单位单元19的宽度(单元间距)例如是5μm～20μm。
n+型源区14形成于各单位单元19的p型基体区域13的内侧区域。在该区域中，n+型源区14在p型基体区域13的表面部选择性地形成。n+型源区14也可以通过向p型基体区域13选择性地离子注入n型杂质而形成。n型杂质例如是前述的物质。另外，n+型源区14的杂质浓度比n-型基极层12高，例如是1.0×1018cm-3～5.0×1020cm-3的程度。
n+型源区14在p型基体区域13内形成为从p型基体区域13的周缘(p型基体区域13与n-型基极层12的界面)向内侧偏移预定距离。由此，在包含n-型基极层12和p型基体区域13等的半导体层的表层区域，p型基体区域13的表面部夹设于n+型源区14与n-型基极层12之间，该夹设的表面部提供沟道区域20。
在该实施方式中，n+型源区14形成为条带状。沟道区域20与n+型源区14的形状对应地具有条带状的形状。
p+型基体接触区域15在p型基体区域13的表面部选择性地形成。p+型基体接触区域15可以通过向p型基体区域13选择性地离子注入p型杂质而形成。p型杂质例如是前述的物质。另外，p+型基体接触区域15的杂质浓度比p型基体区域13高，例如是5.0×1017cm-3～1.0×1019cm-3的程度。
p+型基体接触区域15通过n+型源区14朝向n+型漏极层11延伸至p型基体区域13的中途的位置。
栅极绝缘膜16例如可以由硅氧化膜、硅氮化膜、硅氧氮化膜、铪氧化膜、氧化铝膜、钽氧化膜等构成。参照图2，栅极绝缘膜16形成为至少覆盖沟道区域20的p型基体区域13的表面。在该实施方式中，栅极绝缘膜16形成为将n+型源区14的一部分、沟道区域20和n-型基极层12的表面覆盖。更具体而言，栅极绝缘膜16形成为在各单位单元19的p+型基体接触区域15和与该p+型基体接触区域15相连的n+型源区14的内缘区域具有开口的图案。另外，参照图5和图6，栅极绝缘膜16也形成于第一导电膜9的下方部。
栅电极17形成为隔着栅极绝缘膜16与沟道区域20对置。栅电极17例如可以由注入杂质而低电阻化的多晶硅构成。
参照图2，栅电极17在有源部3形成为与栅极绝缘膜16大致相同的图案，且覆盖了栅极绝缘膜16的表面。即，栅电极17在n+型源区14的一部分、沟道区域20和n-型基极层12的表面的上方配置。更具体而言，栅电极17形成为在各单位单元19的p+型基体接触区域15和与该p+型基体接触区域15相连的n+型源区14的内缘区域具有开口的图案。即形成为，栅电极17对多个单位单元19共同地进行控制。由此构成了平面栅极结构。
另一方面，参照图3～图6，在栅极绝缘膜16上以与第一导电膜9和第二导电膜10对置的方式形成有中继部21。中继部21对第一导电膜9与第二导电膜10的电连接进行中继。
参照图3，中继部21在第一导电膜9和第二导电膜10的下方部(具体而言，是第一导电膜9及第二导电膜10与n-型基极层12之间)横跨第一导电膜9和第二导电膜10形成。
参照图4，中继部21包含：形成为俯视呈四边形的作为本发明的第二导电型区域及第二导电型层的一例的n型层22、和在n型层22的表面部选择性地形成的作为本发明的第一导电型区域的一例的p型区域23。由此，在中继部21由n型层22与p型区域23的pn结在n型层22和p型区域23的边界部24形成了二极管34。
在该实施方式中，p型区域23以俯视下将n型层22在与半导体基板2的侧面2C正交的方向上分割为n型部分和p型部分的方式，从n型层22的该方向的一端部形成至另一端部。由此，n型层22和p型区域23以边界部24与第一导电膜9和第二导电膜10交叉的方式，分别从第一导电膜9的下方区域向第二导电膜10的下方区域延伸。
在该实施方式中，中继部21可以由与栅电极17相同的材料(例如多晶硅)构成。另外，n型层22的厚度例如是0.1μm～10μm。另一方面，p型区域23的从n型层22的表面起的深度例如是0.1μm～10μm。此外，在该实施方式中，参照图4，p型区域23在n型层22的表面部选择性地形成，n型层22的n型部分绕入p型区域23的下方，在p型区域23与栅极绝缘膜16之间配置有该n型部分。但是，p型区域23的范围不限于此，也可以如图4的虚线23′所示，从n型层22的表面到栅极绝缘膜16为止，沿着n型层22的整个深度方向形成。
另外，n型层22的杂质浓度例如是1.0×1019cm-3～1.0×1021cm-3，p型区域23的杂质浓度例如是1.0×1019cm-3～1.0×1021cm-3。此外，n型杂质和p型杂质例如是前述的物质。
在n-型基极层12上以覆盖栅电极17和中继部21的方式形成有层间绝缘膜25。层间绝缘膜25例如由硅氧化膜、硅氮化膜、TEOS(四乙氧基硅烷)等绝缘材料构成。
参照图2，在层间绝缘膜25形成有使各单位单元19的p+型基体接触区域15和n+型源区14露出的接触孔26。接触孔26以贯通层间绝缘膜25和栅极绝缘膜16的方式形成。
另外，参照图3、图5和图6，在层间绝缘膜25形成有使中继部21的与半导体基板2的侧面2C正交的方向上的内侧端部露出的接触孔27、以及使其相反侧的外侧端部露出的接触孔28。接触孔27横跨n型层22与p型区域23的边界部24形成，并使n型层22和p型区域23双方露出。另一方面，接触孔28仅使n型层22和p型区域23的其中一方(在该实施方式中为仅使p型区域23)露出。
源电极膜5由铝或其它金属构成。源电极膜5形成为将层间绝缘膜25的表面选择性地覆盖，并且埋入接触孔26。由此，源电极膜5与n+型源区14欧姆连接。因此，源电极膜5与多个单位单元19并联地连接，且构成为可流通多个单位单元19中流通的全部电流。另外，源电极膜5经由接触孔26与各单位单元19的p+型基体接触区域15欧姆连接，并且使p型基体区域13的电位稳定化。
栅电极膜6由铝或其它金属构成。参照图3～图6，第一导电膜9形成为将层间绝缘膜25的表面选择性地覆盖，并且埋入接触孔27。由此，第一导电膜9与n型层22和p型区域23双方电连接。即，第一导电膜9的埋入接触孔27的部分作为第一触点29横跨n型层22和p型区域23双方，并与n型层22和p型区域23电连接。另一方面，参照图3～图6，第二导电膜10形成为将层间绝缘膜25的表面选择性地覆盖，并且埋入接触孔28。由此，第二导电膜10仅与p型区域23电连接，并与n型层22物理绝缘。即，第二导电膜10的埋入接触孔28的部分作为第二触点30仅与p型区域23电连接。
此外，在该实施方式中，第一触点29和第二触点30分别由与第一导电膜9和第二导电膜10相同的材料一体地形成，但是也可以由不同的材料形成。作为第一触点29和第二触点30的其它材料，例如可以使用钛、氮化钛、钨等。
在半导体基板2的最外表面以将源电极膜5和栅电极膜6覆盖的方式形成有表面绝缘膜31。表面绝缘膜31例如由硅氮化膜、聚酰亚胺膜等绝缘材料构成。参照图5和图6，在表面绝缘膜31形成有使第一导电膜9的一部分作为栅极焊垫32露出的焊垫开口33。此外，虽然没有图示，在表面绝缘膜31形成有使源电极膜5的一部分作为源极焊垫8露出的焊垫开口。
漏电极18由铝或其它金属构成。漏电极18构成为与n+型漏极层11的背面相接。由此，漏电极18与多个单位单元19并联地连接，且构成为可流通多个单位单元19中流通的全部电流。
接下来，参照图7对半导体装置1的制造方法进行说明。
在制造半导体装置1时，例如通过外延生长在n+型漏极层11上形成n-型基极层12(S1)。
接下来，向n-型基极层12的表面选择性地注入p型离子并进行退火处理(1000℃～1200℃)，从而形成p型基体区域13(S2)。
接下来，向p型基体区域13的表面选择性地注入n型离子并进行退火处理(1000℃～1200℃)，从而形成n+型源区14(S3)。
接下来，向p型基体区域13的表面选择性地注入p型离子并进行退火处理(1000℃～1200℃)，从而形成p+型基体接触区域15(S4)。
接下来，在n-型基极层12上形成栅极绝缘膜16(S5)。栅极绝缘膜16可以通过半导体结晶表面的热氧化而形成。
接下来，在n-型基极层12上添加杂质(在该实施方式中为n型杂质)并沉积栅电极17和中继部21的材料(在该实施方式中为多晶硅)(S6)，之后使沉积的多晶硅层形成图案(S7)。由此，同时形成栅电极17和中继部21(n型层22)。
接下来，经由掩模向中继部21(n型层22)选择性地注入p型离子(S8)。由此，在n型层22的表面部形成p型区域23。
接下来，以将栅电极17和中继部21覆盖的方式形成层间绝缘膜25(S9)，在该层间绝缘膜25通过光刻形成接触孔26～28。
接下来，在层间绝缘膜25上作为表面金属而形成源电极膜5和栅电极膜6(S10)。
接下来，以将源电极膜5和栅电极膜6覆盖的方式形成表面绝缘膜31(S11)，在该表面绝缘膜31通过光刻形成焊垫开口33(S12)。
之后，在n+型漏极层11的背面形成漏电极18，从而能够获得前述的半导体装置1。
在该半导体装置1中，如果将漏电极18作为高电位侧，将源电极膜5作为低电位侧，并在源电极膜5和漏电极18之间连接电源，则会向p型基体区域13与n-型基极层12之间的pn结部(寄生二极管)施加反向偏压。此时，如果向栅电极17施加比预定的阈值电压低的控制电压，则不会在漏极-源极间形成任何的电流路径。即，半导体装置1成为关断状态。另一方面，如果向栅电极17施加阈值电压以上的控制电压，则电子被拉向沟道区域20的表面而形成翻转层(沟道)。由此，n+型源区14与n-型基极层12之间导通。即，形成从源电极膜5起依次通过n+型源区14、沟道区域20的翻转层、n-型基极层12而到达漏电极18的电流路径。即，半导体装置1成为接通状态。
在这样的接通/关断动作中，当从栅极焊垫32向栅电极施加电压时，容易在接通时发生瞬变而不易在关断时发生瞬变，因此优选仅使接通时的噪声减轻。
因此，在半导体装置1中设有中继部21，并且第一导电膜9(栅极焊垫)通过第一触点29与p型区域23和n型层22双方连接，第二导电膜10(栅极指)通过第二触点30仅与p型区域23连接。
当向第一导电膜9施加相对于第二导电膜10而言为正的电压时，则第一导电膜9与第二导电膜10之间的电流的流动是从第一导电膜9朝向第二导电膜10的方向。此时，在二极管34中流通反向电流。因此，就电流路径而言，如图4(实线箭头)和图8所示那样，限制在(1)第一导电膜9→第一触点29→p型区域23→第二触点30→第二导电膜10的路径中；在(2)第一导电膜9→第一触点29→n型层22→二极管34→p型区域23→第二触点30→第二导电膜10的路径中完全或者几乎不流通电流。
另一方面，当向第二导电膜10施加相对于第一导电膜9而言为正的电压时，则第一导电膜9与第二导电膜10之间的电流的流动是从第二导电膜10朝向第一导电膜9的方向。此时，在二极管34中流通正向电流。因此，作为电流路径，如图4(单点划线箭头)和图9所示那样，能够利用(3)第二导电膜10→第二触点30→p型区域23→第一触点29→第一导电膜9的路径、和(4)第二导电膜10→第二触点30→p型区域23→二极管34→n型层22→第一触点29→第一导电膜9的路径即共两条路径。
即，当接通时电流路径为一条路径，能够相对地提高电阻；当关断时电流路径为两条路径，与接通时相比能够相对地降低电阻。这样，在使MISFET接通时和关断时流通的各栅极电流的路径数量不同，从而使电阻不同。因此，能够对MISFET接通/关断时的栅极电流的状态适当地进行控制。而且，能够在半导体装置1的内部进行这样的电流控制，因此也能够维持安装半导体装置1时的空间效率。
接下来，在图4的结构中，通过仿真来调查：在第一触点29(pn)与第二触点30(p)之间向第一触点29施加正电压(pn→p为30V)时和向第二触点30施加正电压(p→pn为30V)时的栅电极的I-V特性。图10是表示接通时的I-V特性的图，图11是表示关断时的I-V特性的图。根据图10和图11的比较可知，接通时的电流的上升与关断时相比较为平滑，接通时与关断时的电阻差较大。
以上对本发明的实施方式进行了说明，但是本发明也可以通过其它方式来实施。
例如，参照图12，半导体装置1也可以具有超结结构，该超结结构包含在p型基体区域13的下方部形成的p型柱层35。此时，p型柱层35可以如图12所示那样与p型基体区域13相连地形成，也可以如图13所示那样以与p型基体区域13分离的方式配置。
另外，在前述的实施方式中，第二触点30仅与p型区域23电连接。这是由于，栅极电流容易在接通时发生瞬变而不易在关断时发生瞬变，因此优选仅使接通时的噪声减轻。但是，不限于栅极电流，在希望使接通时的电阻相对地降低、使关断时的电阻相对地提高的情况下，也可以如图14所示那样，第二触点30仅与n型层22电连接。
另外，在前述的实施方式中，中继部21在第一导电膜9和第二导电膜10的下方部配置，但是也可以在第一导电膜9和第二导电膜10的上方横跨它们之间形成。
另外，中继部21不限于多晶硅，例如也可以由铝、铜等形成。
另外，单位单元19的结构可以如前述的实施方式那样为平面栅极结构，也可以为沟槽栅极结构。
另外，也可以采用使半导体装置1的各半导体部分的导电型翻转而成的结构。例如可以是，在半导体装置1中，p型的部分为n型，n型的部分为p型。
此外，可以在权利要求书所述的事项范围内实施各种设计变更。
本申请对应于2018年3月29日向日本国特许厅提出的特愿2018-64795号专利申请并在此引用该申请的全部公开内容。
实施例
接下来，基于实施例对本发明进行说明，但是本发明不限于下述的实施例。
＜实施例1～7＞
首先，实施例1～7的半导体装置的测量用的电路如图15所示。图15中被双点划线A包围的部分与前述的半导体装置1对应。
接下来，参照图16～图22对实施例1～7的半导体装置的中继部39的结构具体地进行说明。图16是实施例1(图案A)，图17是实施例2(图案B)，图18是实施例3(图案C)，图19是实施例4(图案D)，图20是实施例5(图案E)，图21是实施例6(图案F)，图22是实施例7(图案G)。
实施例1～7的半导体装置共同地，与前述的中继部21不同，中继部39是由多晶硅层构成。中继部39具备：n型层36、和与n型层36相邻并且与n型层36相接的p型层37。另外，在中继部39上，在n型层36与p型层37的边界部24的延长线上，形成有使n型层36与p型层37之间部分地分离的缝隙38。
这样的结构的中继部39可以通过以下方式进行制造。首先，按照图7的步骤S6，在n-型基极层12上沉积栅电极17和中继部39的材料(多晶硅)。接下来，向多晶硅层的整个面注入p型离子(硼)，使多晶硅层p型化。接下来，按照图7的步骤S7，使多晶硅层形成图案。由此，同时形成栅电极17和中继部39。
接下来，在形成p型基体区域13时再次向中继部39注入p型离子(硼)。接下来，在形成n+型源区14时以多晶硅层选择性地被掩模(抗蚀剂)覆盖的状态注入n型离子(砷)。由此，在中继部39形成n型层36，并且在被掩模覆盖的部分形成p型层37。之后，将中继部39的一部分除去而形成缝隙38。
另外，在实施例1～7的半导体装置中，与前述的实施方式不同，接触孔27分为使p型层37露出的一侧接触孔27A、和使n型层36露出的另一侧接触孔27B。另外，第一触点29分为：经由一侧接触孔27A与p型层37连接的一侧第一触点29A、和经由另一侧接触孔27B与n型层36连接的另一侧第一触点29B。即，一侧第一触点29A和另一侧第一触点29B相互独立地形成。
将以上结构的实施例1～7的半导体装置装入图15的电路，对栅极电压接通/关断时的电流的历时变化进行验证。结果如图23～25所示。此外，在图23～图25中，“Ref”是不设置中继部39，并使第一导电膜9与第二导电膜10短路而成的结构。另外，以下将实施例2作为基准对图案进行了变更。
首先，通过图23对实施例1～3进行比较。如图16～图18所示，图案A、图案B和图案C的差别在于p型层37的面积的大小(一侧第一触点29A和另一侧第一触点29B的位置分别固定)。由此，一侧第一触点29A与第二触点30之间的p型层37的电阻值互不相同。
根据p型层37的面积的差别，确认了在栅极电压接通/关断时漏极电流如何变化。其结果是，在实施例1～3中均为：与Ref相比抑制了栅极电压接通时(-0.7μs附近、0.5μs附近)的瞬变。另一方面，如图4的单点划线箭头所示，在栅极电压关断时电流路径为两条路径，因此放电速度与Ref大致相同。
接下来，通过图24对实施例2、4、5进行比较。如图17、图19和图20所示，图案B、图案D和图案E的差别在于另一侧第一触点29B的位置(p型层37的面积的大小和一侧第一触点29A的位置分别固定)。由此，另一侧第一触点29B与第二触点30之间的n型层36的电阻值互不相同。
根据另一侧第一触点29B的位置的差别，确认了在栅极电压接通/关断时漏极电流如何变化。其结果是，在实施例4、5中均为：与Ref相比抑制了栅极电压接通时(-0.7μs附近、0.5μs附近)的瞬变。另一方面，如图4的单点划线箭头所示，在栅极电压关断时电流路径为两条路径，因此放电速度与Ref大致相同。
接下来，通过图25对实施例2、6、7进行比较。如图17、图21和图22所示，图案B、图案F和图案G的差别在于一侧第一触点29A的位置(p型层37的面积的大小和另一侧第一触点29B的位置分别固定)。由此，一侧第一触点29A与第二触点30之间的p型层37的电阻值互不相同。
根据一侧第一触点29A的位置的差别，确认了在栅极电压接通/关断时漏极电流如何变化。其结果是，在实施例6、7中均为：与Ref相比抑制了栅极电压接通时(-0.7μs附近、0.5μs附近)的瞬变。另一方面，如图4的单点划线箭头所示，在栅极电压关断时电流路径为两条路径，因此放电速度与Ref大致相同。
如上所述，在实施例1～7中均为：与Ref相比抑制了栅极电压接通时的瞬变。
另一方面，如图25所示，根据一侧第一触点29A的位置的变更，可发现特性的显著变化。即，一侧第一触点29A越靠近第二触点30，放电速度就越慢。与此相对，就p型层37的面积的大小和另一侧第一触点29B的位置的变更而言，特性没有显著变化。因此可知：在希望使特性显著变更的情况下，使一侧第一触点29A的位置变更；在希望微调特性的情况下，只要使p型层37的面积的大小、或者另一侧第一触点29B的位置变更即可。
＜实施例8、9＞
接下来，参照图26和图27对实施例8、9的半导体装置的中继部40、41的结构具体地进行了说明。图26是实施例8(图案H)，图27是实施例9(图案I)。
在实施例8中，中继部40具备两个多晶硅层42、43。一个多晶硅层42整体形成为p型层。该多晶硅层42与一侧第一触点29A和一侧第二触点30A连接。另一个多晶硅层43划分为n型层44和p型层45。p型层45与另一侧第二触点30B连接，n型层44与另一侧第一触点29B连接。
在实施例9中，中继部41包含n型层46和p型层47。n型层46在第一导电膜9和第二导电膜10的下方横跨第一导电膜9和第二导电膜10。p型层47围绕n型层46并且与n型层46相接。p型层47与一侧第一触点29A和第二触点30连接。n型层46与另一侧第一触点29B连接。
对于该实施例8、9也通过前述的图15的测量电路进行验证，其结果与实施例1～7同样地，相对于Ref而言抑制了栅极电压接通时的瞬变(未图示)。
符号说明
1—半导体装置；2—半导体基板；3—有源区域；4—外周部；6—栅电极膜；9—第一导电膜；10—第二导电膜；11—n+型漏极层；12—n-型基极层；13—p型基体区域；14—n+型源区；16—栅极绝缘膜；17—栅电极；19—单位单元；21—中继部；22—n型层；23—p型区域；24—边界部；29—第一触点；29A—一侧第一触点；29B—另一侧第一触点；30—第二触点；31—表面绝缘膜；34—二极管；36—n型层；37—p型层；38—缝隙；39—中继部；40—中继部；41—中继部；42—多晶硅层；43—多晶硅层；44—n型层；45—p型层；46—n型层；47—p型层。

Claims (19)

1.一种半导体装置，其特征在于，包含：
半导体层，其具有第一导电型区域及第二导电型区域；
第一导电体，其配置在上述半导体层上；
第二导电体，其与上述第一导电体分离地配置在上述半导体层上；
中继部，其与上述第一导电体及上述第二导电体接近地形成在上述半导体层上；
第一触点，其形成为横跨上述第一导电型区域及上述第二导电型区域，并将上述第一导电型区域及上述第二导电型区域与上述第一导电体电连接；以及
第二触点，其将上述第一导电型区域与上述第二导电体电连接，并与上述第二导电型区域绝缘。
2.根据权利要求1所述的半导体装置，其特征在于，
包含形成于上述半导体层的功能元件，
上述第一导电体包含外部端子，该外部端子从外部被供给电力，
上述第二导电体包含的配线，该配线将向上述第一导电体供给的电力供给至上述功能元件。
3.根据权利要求2所述的半导体装置，其特征在于，
上述功能元件是包含对流向上述功能元件的电流进行控制的栅电极的元件，
上述外部端子包含栅极焊垫，该栅极焊垫供导电性的接合材料从外部接合，
上述配线包含栅极配线，该栅极配线将向上述栅极焊垫供给的电力供给至上述栅电极，
上述第一导电型区域是p型区域，上述第二导电型区域是n型区域。
4.根据权利要求3所述的半导体装置，其特征在于，
上述栅极配线包含栅极指，该栅极指以围绕上述功能元件的方式配置在上述半导体层的外周部。
5.根据权利要求3所述的半导体装置，其特征在于，
上述中继部配置在比上述栅极焊垫及上述栅极配线靠上述半导体层侧，
上述第一导电型区域及上述第二导电型区域以上述第一导电型区域及上述第二导电型区域的边界部与上述栅极焊垫及上述栅极配线交叉的方式，分别从上述栅极焊垫的下方区域向上述栅极配线的下方区域延伸。
6.根据权利要求4所述的半导体装置，其特征在于，
上述中继部配置在比上述栅极焊垫及上述栅极配线靠上述半导体层侧，
上述第一导电型区域及上述第二导电型区域以上述第一导电型区域及上述第二导电型区域的边界部与上述栅极焊垫及上述栅极配线交叉的方式，分别从上述栅极焊垫的下方区域向上述栅极配线的下方区域延伸。
7.根据权利要求3～6中任一项所述的半导体装置，其特征在于，
上述功能元件包含场效应晶体管，该场效应晶体管具有：基体区域，其选择性地形成在上述半导体层的表面部；源区，其形成在上述基体区域的内侧部；以及上述栅电极，其隔着栅极绝缘膜与上述基体区域的一部分对置。
8.根据权利要求7所述的半导体装置，其特征在于，
上述基体区域包含相互隔开间隔以条带状延伸的多个基体区域。
9.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
上述第二导电型区域为第二导电型层，上述第一导电型区域选择性地形成在上述第二导电型层的表面部。
10.根据权利要求9所述的半导体装置，其特征在于，
上述第二导电型层的厚度为0.1μm～10μm，
上述第一导电型区域的距上述第二导电型层的表面的深度为0.1μm～10μm。
11.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
上述第二导电型区域为第二导电型层，上述第一导电型区域包含与上述第二导电型层相邻并且与上述第二导电型层相接的第一导电型层。
12.根据权利要求11所述的半导体装置，其特征在于，
包含缝隙，该缝隙形成在上述第二导电型层与上述第一导电型层的边界部的延长线上，并将上述第二导电型层与上述第一导电型层之间局部分离。
13.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
上述第一触点包含：与上述第一导电型区域连接的一侧第一触点；以及与上述一侧第一触点分离并且与上述第二导电型区域连接的另一侧第一触点。
14.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
上述第一导电型区域的杂质浓度为1.0×1019cm-3～1.0×1021cm-3，
上述第二导电型区域的杂质浓度为1.0×1019cm-3～1.0×1021cm-3。
15.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
上述第一导电体及上述第二导电体由铝构成，
上述中继部由多晶硅构成。
16.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
上述半导体层包含硅基板。
17.一种半导体装置，其特征在于，包含：
半导体层；
第一导电型的基体区域，其选择性地形成在上述半导体层的表面部；
第二导电型的源区，其形成在上述基体区域的内侧部；
栅电极，其隔着栅极绝缘膜与上述基体区域的一部分对置；
第一导电型的柱层，其与上述基体区域相连地形成在上述基体区域的下方部；
源极焊垫，其形成为覆盖上述半导体层，且形成有朝向上述源极焊垫的内侧凹陷的凹部；
栅极焊垫，其配置在上述源极焊垫的上述凹部的内侧区域；以及
栅极指，其形成为围绕上述源极焊垫的闭环状。
18.一种半导体装置，其特征在于，包含：
半导体层；
第一导电型的基体区域，其选择性地形成在上述半导体层的表面部；
第二导电型的源区，其形成在上述基体区域的内侧部；
栅电极，其隔着栅极绝缘膜与上述基体区域的一部分对置；
第一导电型的柱层，其与上述基体区域分离地形成在上述基体区域的下方部；
源极焊垫，其形成为覆盖上述半导体层，且形成有朝向上述源极焊垫的内侧凹陷的凹部；
栅极焊垫，其配置在上述源极焊垫的上述凹部的内侧区域；以及
栅极指，其形成为围绕上述源极焊垫的闭环状。
19.一种半导体装置，其特征在于，包含：
n±型漏极层；
n-型基极层，其形成在n+型漏极层上；
p型基体区域，其选择性地形成在上述n-型基极层的表面部；
n+型源区，其形成在上述p型基体区域的内侧部；
沟道区域，其由夹设于上述n+型源区与上述n-型基极层之间的上述p型基体区域的表面部构成；
栅极绝缘膜，其形成为至少覆盖上述沟道区域中的上述p型基体区域的表面；
栅电极，其隔着上述栅极绝缘膜与上述沟道区域对置；
漏电极，其形成为与上述n+型漏极层的背面相接；
第一导电膜，其作为从外部被供给电力的外部端子发挥功能；以及
第二导电膜，其将供给至上述第一导电膜的电力供给至上述栅电极，
若向上述第一导电膜施加相对于上述第二导电膜而言为正的电压，则在上述第一导电膜与上述第二导电膜之间形成从上述第一导电膜朝向上述第二导电膜的方向的电流路径，
若向上述第二导电膜施加相对于上述第一导电膜而言为正的电压时，则在上述第一导电膜与上述第二导电膜之间形成从上述第二导电膜朝向上述第一导电膜的方向的电流路径。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000307120A (ja) * 1999-04-23 2000-11-02 Matsushita Electric Works Ltd 半導体装置
JP2003197914A (ja) * 2001-12-28 2003-07-11 Fuji Electric Co Ltd 半導体装置
JP3944461B2 (ja) * 2002-03-27 2007-07-11 株式会社東芝 電界効果型トランジスタおよびその応用装置
JP5138274B2 (ja) 2007-05-25 2013-02-06 三菱電機株式会社 半導体装置
JP5370480B2 (ja) * 2009-04-30 2013-12-18 三菱電機株式会社 半導体装置及びその製造方法
WO2014024595A1 (ja) * 2012-08-09 2014-02-13 富士電機株式会社 半導体装置及びその製造方法
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
US9728529B2 (en) 2014-04-14 2017-08-08 Infineon Technologies Dresden Gmbh Semiconductor device with electrostatic discharge protection structure
JP6510310B2 (ja) 2014-05-12 2019-05-08 ローム株式会社 半導体装置
JP6274968B2 (ja) * 2014-05-16 2018-02-07 ローム株式会社 半導体装置
JP2017045797A (ja) 2015-08-25 2017-03-02 三菱電機株式会社 トランジスタ素子及び半導体装置
JP6622611B2 (ja) 2016-02-10 2019-12-18 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10522674B2 (en) * 2016-05-18 2019-12-31 Rohm Co., Ltd. Semiconductor with unified transistor structure and voltage regulator diode
US10305362B2 (en) 2016-06-28 2019-05-28 Fuji Electric Co., Ltd. Semiconductor device
JP2018007539A (ja) 2016-06-28 2018-01-11 富士電機株式会社 半導体装置
US10692863B2 (en) * 2016-09-30 2020-06-23 Rohm Co., Ltd. Semiconductor device and semiconductor package
JP6872951B2 (ja) * 2017-03-30 2021-05-19 エイブリック株式会社 半導体装置及びその製造方法

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