JP7152473B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献１は、半導体基板と、半導体基板に形成された第１導電型のドリフト層と、ドリフト層に形成された第２導電型のボディ領域および第１導電型のソース領域と、ドリフト層とソース領域とに挟まれるボディ領域の部分上に配置されたゲート絶縁膜と、ゲート絶縁膜を挟んで、ドリフト層とソース領域とに挟まれるボディ領域の部分に対向するように配置されたゲート電極と、半導体基板上に配置されたソース電極と、半導体基板上に形成され、ゲート配線を通してゲート電極に電気的に接続されたゲートパッドとを含む、半導体装置を開示している。
特開２０１７－１４３１８８号公報
半導体装置の電圧制御にあたって、電圧のオン時に発生するリンギングによるノイズの量と電圧のオフ時に発生するリンギングによるノイズの量とが全く同じであることはなく、オン時およびオフ時の一方のノイズのみを軽減したい場合がある。
たとえば、特許文献１を参照して、ゲートパッドからゲート電極に電圧を印加するときには、オン時にリンギングが発生し易い一方、オフ時にリンギングが発生し難いため、オン時のノイズのみを軽減することが好ましい。
そこで、一対の抵抗が互いに並列に接続され、一方の抵抗のみにダイオードを直列に接続した回路を半導体装置の外部に設けることが検討される。これにより、当該並列回路に対してダイオードの順方向電流が流れたときには電流が一対の経路のどちらにも流れるので抵抗を小さくできる一方、ダイオードの逆方向電流が流れるときには電流が一対の経路の一方（ダイオードが接続されていない経路）にのみ流れるので抵抗を大きくすることができる。したがって、リンギングが発生し易い場合に選択的に抵抗を大きくすることによって、オン時およびオフ時の一方のノイズのみを軽減したい上記の課題の改善が期待される。
しかしながら、半導体装置の他に少なくとも１つのチップが必要となり、実装時のスペース効率の低下を余儀なくされる。
本発明の目的は、実装時のスペース効率を維持しながら、第１導電体から第２導電体へ向かう方向に電流が流れる場合と、その反対側の方向に電流が流れる場合との間で互いに抵抗が異なるように制御することができる半導体装置を提供することである。
本発明の他の目的は、実装時のスペース効率を維持しながら、機能素子のオン／オフ時におけるゲート電流の挙動を適切に制御することができる半導体装置を提供することである。
本発明の一実施形態に係る半導体装置は、半導体層と、前記半導体層上に配置された第１導電体と、前記半導体層上において前記第１導電体から分離して配置された第２導電体と、前記半導体層上において第１導電体および前記第２導電体に跨って形成され、第１導電型領域および第２導電型領域を有する半導体からなる中継部と、前記第１導電型領域および前記第２導電型領域と前記第１導電体とを電気的に接続する第１コンタクトと、前記中継部の前記第１導電型領域と前記第２導電体とを電気的に接続し、前記第２導電型領域から絶縁された第２コンタクトとを含む。
たとえば、第１導電型がｐ型であり、第２導電型がｎ型である場合、第１導電体が第１コンタクトを通じてｐ型領域およびｎ型領域の両方に接続され、第２導電体が第２コンタクトを通じてｐ型領域のみに接続される。
第２導電体に対する正の電圧が第１導電体に印加されると、第１導電体と第２導電体との間の電流の流れは、第１導電体から第２導電体へ向かう方向となる。この場合、第１導電型領域（ｐ型領域）と第２導電体型領域（ｎ型領域）とのｐｎ接合には逆方向電流が流れることになる。したがって、電流経路は、（１）第１導電体→第１コンタクト→第１導電型領域（ｐ型領域）→第２コンタクト→第２導電体の経路に制限され、（２）第１導電体→第１コンタクト→第２導電型領域（ｎ型領域）→ｐｎ接合→第１導電型領域（ｐ型領域）→第２コンタクト→第２導電体の経路には、電流が全く若しくはほとんど流れない。
一方、第１導電体に対する正の電圧が第２導電体に印加されると、第１導電体と第２導電体との間の電流の流れは、第２導電体から第１導電体へ向かう方向となる。この場合、第１導電型領域（ｐ型領域）と第２導電体型領域（ｎ型領域）とのｐｎ接合には順方向電流が流れることになる。したがって、電流経路として、（３）第２導電体→第２コンタクト→第１導電型領域（ｐ型領域）→第１コンタクト→第１導電体の経路、および（４）第２導電体→第２コンタクト→第１導電型領域（ｐ型領域）→ｐｎ接合→第２導電型領域（ｎ型領域）→第１コンタクト→第１導電体の経路の合計２経路を利用することができる。
つまり、前者の場合には電流経路が１経路であり、相対的に抵抗を高くでき、後者の場合には電流経路が２経路であり、前者の場合に比べて相対的に抵抗を低くすることができる。なお、第１導電型がｎ型であり、第２導電型ｐ型である場合には、第２導電体に対する正の電圧が第１導電体に印加されたときの電流経路が２経路となり、第１導電体に対する正の電圧が第２導電体に印加されたときの電流経路が１経路となる。
このように、電圧の正負の向きによって電流経路の数を変更することができるので、第１導電体から第２導電体へ向かう方向に電流が流れる場合と、その反対側の方向に電流が流れる場合との間で互いに抵抗を異ならせることができる。しかも、このような電流制御を半導体装置の内部で行うことができるので、半導体装置を実装するときのスペース効率を維持することもできる。
本発明の一実施形態に係る半導体装置は、前記半導体層に形成された機能素子を含み、前記第１導電体は、外部から電力が供給される外部端子を含み、前記第２導電体は、前記第１導電体に供給された電力を前記機能素子に供給する配線を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記機能素子は、前記機能素子に流れる電流を制御するゲート電極を含む素子であり、前記外部端子は、外部から導電性の接合材が接合されるゲートパッドを含み、前記配線は、前記ゲートパッドに供給された電力を前記ゲート電極に供給するゲート配線を含み、前記第１導電型領域がｐ型領域であり、前記第２導電型領域がｎ型領域であってもよい。
この構成によれば、機能素子をオンするとき、およびオフするときに流れる各ゲート電流の経路数が異なり、抵抗が異なることになる。したがって、機能素子のオン／オフ時におけるゲート電流の挙動を適切に制御することができる。
本発明の一実施形態に係る半導体装置では、前記ゲート配線は、前記機能素子を取り囲むように前記半導体層の外周部に配置されたゲートフィンガーを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記中継部は、前記ゲートパッドおよび前記ゲート配線よりも前記半導体層側に配置され、前記第１導電型領域および前記第２導電型領域は、前記第１導電型領域および前記第２導電型領域の境界部が前記ゲートパッドおよび前記ゲート配線に交差するように、それぞれ、前記ゲートパッドの下方領域から前記ゲート配線の下方領域に延びていてもよい。
本発明の一実施形態に係る半導体装置では、前記機能素子は、前記半導体層の表面部に選択的に形成されたボディ領域と、前記ボディ領域の内方部に形成されたソース領域と、ゲート絶縁膜を介して前記ボディ領域の一部に対向する前記ゲート電極とを有する電界効果トランジスタを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ボディ領域は、互いに間隔を空けてストライプ状に延びる複数のボディ領域を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記中継部は、前記第２導電型領域としての第２導電型層と、前記第２導電型層の表面部に選択的に形成された前記第１導電型領域とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第２導電型層の厚さは０．１μｍ～１０μｍであり、前記第１導電型領域の、前記第２導電型層の表面からの深さは０．１μｍ～１０μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記中継部は、前記第２導電型領域としての第２導電型層と、前記第２導電型層に隣り合い、かつ前記第２導電型層に接する前記第１導電型領域としての第１導電型層とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第２導電型層と前記第１導電型層との境界部の延長線上に形成され、前記第２導電型層と前記第１導電型層との間を部分的に分離するスリットを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第１コンタクトは、前記中継部の前記第１導電型領域および前記第２導電型領域に跨って形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１コンタクトは、前記中継部の前記第１導電型領域に接続された一方側第１コンタクトと、前記一方側第１コンタクトから離れており、かつ前記中継部の第２導電型領域に接続された他方側第１コンタクトとを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第１導電型領域の不純物濃度は、１．０×１０１９ｃｍ－３～１．０×１０２１ｃｍ－３であり、前記第２導電型領域の不純物濃度は、１．０×１０１９ｃｍ－３～１．０×１０２１ｃｍ－３であってもよい。
本発明の一実施形態に係る半導体装置では、前記第１導電体および前記第２導電体は、
アルミニウムからなり、前記中継部は、ポリシリコンからなっていてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層は、シリコン基板を含んでいてもよい。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、前記半導体装置の模式的な断面図である。 図３は、図１の二点鎖線IIIで囲まれた領域の拡大図である。 図４は、ゲートパッドの下方部の構造を示す模式的な断面斜視図である。 図５は、図３のＶ－Ｖ断面を示す断面図である。 図６は、図３のＶＩ－ＶＩ断面を示す断面図である。 図７は、前記半導体装置の製造工程の一部を示すフロー図である。 図８は、前記半導体装置のゲート電極についての等価回路（オン時）を示す図である。 図９は、前記半導体装置のゲート電極についての等価回路（オフ時）を示す図である。 図１０は、前記半導体装置のゲート電極のＩ－Ｖ特性（オン時）を示す図である。 図１１は、前記半導体装置のゲート電極のＩ－Ｖ特性（オフ時）を示す図である。 図１２は、前記半導体装置の変形例を示す図である。 図１３は、前記半導体装置の変形例を示す図である。 図１４は、前記半導体装置の変形例を示す図である。 図１５は、実施例で使用した測定回路図である。 図１６は、実施例１のゲートパッドの下方部の構造を示す模式的な平面図である。 図１７は、実施例２のゲートパッドの下方部の構造を示す模式的な平面図である。 図１８は、実施例３のゲートパッドの下方部の構造を示す模式的な平面図である。 図１９は、実施例４のゲートパッドの下方部の構造を示す模式的な平面図である。 図２０は、実施例５のゲートパッドの下方部の構造を示す模式的な平面図である。 図２１は、実施例６のゲートパッドの下方部の構造を示す模式的な平面図である。 図２２は、実施例７のゲートパッドの下方部の構造を示す模式的な平面図である。 図２３は、実施例１～３に関して、ゲート電圧のオン／オフ時の電流の経時変化を示す図である。 図２４は、実施例２，４，５に関して、ゲート電圧のオン／オフ時の電流の経時変化を示す図である。 図２５は、実施例２，６，７に関して、ゲート電圧のオン／オフ時の電流の経時変化を示す図である。 図２６は、実施例８のゲートパッドの下方部の構造を示す模式的な平面図である。 図２７は、実施例９のゲートパッドの下方部の構造を示す模式的な平面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。なお、図１では、明瞭化のため、電極膜５，６にハッチングを付して示している。
半導体装置１は、平面視四角形状の本発明の半導体層の一例としての半導体基板２を含む。半導体基板２の第１方向の長さＬ１（図１では、半導体基板２の側面２Ａおよび２Ｃに沿う長さ）は、たとえば１．０ｍｍ～９．０ｍｍであり、当該第１方向に直交する第２方向の長さＬ２（図１では、半導体基板２の側面２Ｂおよび２Ｄに沿う長さ）は、たとえば１．０ｍｍ～９．０ｍｍであってもよい。
半導体基板２は、平面視において、その中央領域にアクティブ部３を含む。アクティブ部３は、主に、後述する単位セル１９が形成された領域であり、半導体装置１のソース－ドレイン間が導通状態のとき（オン時）に半導体基板２の厚さ方向に電流が流れる領域である。半導体基板２は、さらに、当該アクティブ部３の周囲に外周部４を含んでいる。
半導体装置１は、ソース電極膜５と、ゲート電極膜６とを含む。これらの電極膜５，６は、共通の電極膜のパターニングによって互いに分離されて形成される。
ソース電極膜５は、アクティブ部３の大部分を覆う平面視略四角形状に形成されている。ソース電極膜５の一つの側部（図１では、半導体基板２の側面２Ｃに沿う側部）には、ソース電極膜５の内方に向かって凹む凹部７が形成されている。凹部７は、後述する第１導電膜９の配置スペースを有効に確保するために設けられたものである。ソース電極膜５は、表面絶縁膜３１（図５，６参照）で選択的に覆われており、その一部がソースパッド８として露出している。ソースパッド８には、たとえばボンディングワイヤ等の接合部材が接続される。
ゲート電極膜６は、本発明の第１導電体の一例としての第１導電膜９と、本発明の第２導電体の一例としての第２導電膜１０とを含む。
第１導電膜９は、表面絶縁膜３１（図５，６参照）で覆われたゲート電極膜６のうち、当該表面絶縁膜３１から選択的に露出した部分を含む。第１導電膜９には、ボンディングワイヤ等の接合部材が接続される。つまり、第１導電膜９は、半導体装置１におけるゲート側の外部端子として機能する。第１導電膜９は、平面視において、ソース電極膜５の凹部７の内方領域に配置されている。
第２導電膜１０は、第１導電膜９から半導体基板２の側面２Ａ～２Ｄに沿う直線状に形成されている。この実施形態では、第２導電膜１０は、ソース電極膜５を取り囲む閉環状に形成されている。第２導電膜１０は、第１導電膜９に供給された電力を、後述するゲート電極１７に供給するゲート配線（ゲートフィンガー）として機能する。なお、第２導電膜１０は、閉環状に形成されている必要はなく、一部が開放された形状であってもよい。たとえば、第２導電膜１０は、第１導電膜９の反対側が開放された形状であってもよい。また、第２導電膜１０は、表面絶縁膜３１（図５，６参照）に覆われている。
図２は、半導体装置１の模式的な断面図である。図３は、図１の二点鎖線IIIで囲まれた領域の拡大図である。図４は、第１導電膜９の下方部の構造を示す模式的な断面斜視図である。図５は、図３のＶ－Ｖ断面を示す断面図である。図６は、図３のＶＩ－ＶＩ断面を示す断面図である。なお、図２では、層間絶縁膜２５上の構成を省略して示している。また、図５では、中継部２１に関して、便宜的にｐ型領域２３のみを示し、ｐ型領域２３の下方のｎ型層２２は省略している。
半導体装置１は、この実施形態では、本発明の機能素子の一例としてのｎチャンネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。
半導体装置１は、ｎ＋型ドレイン層１１と、ｎ－型ベース層１２と、ｐ型ボディ領域１３と、ｎ＋型ソース領域１４と、ｐ＋型ボディコンタクト領域１５と、ゲート絶縁膜１６と、ゲート電極１７と、ドレイン電極１８とを含む。図１の半導体基板２は、ｎ＋型ドレイン層１１およびｎ－型ベース層１２を合わせた概念であってもよい。
ｎ＋型ドレイン層１１は、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。その他、ＳｉＣ基板、ＧａＮ基板等、一般的にトランジスタに採用される基板であってもよい。ｎ＋型の半導体基板は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を適用できる。また、ｎ＋型ドレイン層１１の不純物濃度は、たとえば、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３程度である。また、ｎ＋型ドレイン層１１の厚さは、たとえば、１μｍ～５μｍである。
ｎ－型ベース層１２は、ｎ型不純物が注入された半導体層である。より具体的には、ｎ＋型ドレイン層１１上に、ｎ型不純物を注入しながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、前述のものを適用できる。また、ｎ－型ベース層１２の不純物濃度は、ｎ＋型ドレイン層１１よりも低く、たとえば、１．０×１０１０ｃｍ－３～１．０×１０１６ｃｍ－３程度である。また、ｎ－型ベース層１２の厚さは、たとえば、１０μｍ～５０μｍである。
ｐ型ボディ領域１３は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ－型ベース層１２の表面に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用できる。また、ｐ型ボディ領域１３の不純物濃度は、たとえば、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３程度である。
ｐ型ボディ領域１３は、ｎ－型ベース層１２の表面部に選択的に形成されている。この実施形態では、図２に示すように、複数のｐ型ボディ領域１３は、互いに平行なストライプ状に形成されており、たとえば、半導体基板２の側面２Ａ，２Ｃに沿う方向に延びていてもよい（図１参照）。なお、複数のｐ型ボディ領域１３は、ｎ－型ベース層１２の表面部において行列状に配列されていてもよい。各ｐ型ボディ領域１３の幅は、たとえば、３μｍ～１０μｍである。各ｐ型ボディ領域１３およびその周囲のｎ－型ベース層１２を含む領域は、単位セル１９を形成している。すなわち、この半導体装置１は、図２のレイアウトでは、平面視においてストライプ状に配列された多数（複数）の単位セル１９を有している。また、図２において、隣り合う単位セル１９の幅（セルピッチ）は、たとえば、５μｍ～２０μｍである。
ｎ＋型ソース領域１４は、各単位セル１９のｐ型ボディ領域１３の内方領域に形成されている。ｎ＋型ソース領域１４は、当該領域において、ｐ型ボディ領域１３の表面部に選択的に形成されている。ｎ＋型ソース領域１４は、ｐ型ボディ領域１３にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。また、ｎ＋型ソース領域１４の不純物濃度は、ｎ－型ベース層１２よりも高く、たとえば、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３程度である。
ｎ＋型ソース領域１４は、ｐ型ボディ領域１３の周縁（ｐ型ボディ領域１３とｎ－型ベース層１２との界面）から所定距離だけ内側に位置するようにｐ型ボディ領域１３内に形成されている。これにより、ｎ－型ベース層１２およびｐ型ボディ領域１３等を含む半導体層の表層領域において、ｎ＋型ソース領域１４とｎ－型ベース層１２との間には、ｐ型ボディ領域１３の表面部が介在し、この介在している表面部がチャネル領域２０を提供する。
この実施形態では、ｎ＋型ソース領域１４は、ストライプ状に形成されている。チャネル領域２０は、ｎ＋型ソース領域１４の形状に応じて、ストライプ状の形状を有している。
ｐ＋型ボディコンタクト領域１５は、ｐ型ボディ領域１３の表面部に選択的に形成されている。ｐ＋型ボディコンタクト領域１５は、ｐ型ボディ領域１３にｐ型不純物を選択的にイオン注入することによって形成されてもよい。ｐ型不純物の例は、前述のとおりである。また、ｐ＋型ボディコンタクト領域１５の不純物濃度は、ｐ型ボディ領域１３よりも高く、たとえば、５．０×１０１７ｃｍ－３～１．０×１０１９ｃｍ－３程度である。
ｐ＋型ボディコンタクト領域１５は、ｎ＋型ソース領域１４を通過してｐ型ボディ領域１３の途中の位置までｎ＋型ドレイン層１１に向かって延びている。
ゲート絶縁膜１６は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。ゲート絶縁膜１６は、図２を参照して、少なくともチャネル領域２０におけるｐ型ボディ領域１３の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜１６は、ｎ＋型ソース領域１４の一部、チャネル領域２０およびｎ－型ベース層１２の表面を覆うように形成されている。より端的には、ゲート絶縁膜１６は、各単位セル１９のｐ＋型ボディコンタクト領域１５およびこのｐ＋型ボディコンタクト領域１５に連なるｎ＋型ソース領域１４の内縁領域に開口を有するパターンで形成されている。また、図５および図６を参照して、ゲート絶縁膜１６は、第１導電膜９の下方部にも形成されている。
ゲート電極１７は、ゲート絶縁膜１６を介してチャネル領域２０に対向するように形成されている。ゲート電極１７は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。
図２を参照して、アクティブ部３において、ゲート電極１７は、ゲート絶縁膜１６とほぼ同じパターンに形成されており、ゲート絶縁膜１６の表面を覆っている。すなわち、ゲート電極１７は、ｎ＋型ソース領域１４の一部、チャネル領域２０およびｎ－型ベース層１２の表面の上方に配置されている。より端的には、ゲート電極１７は、各単位セル１９のｐ＋型ボディコンタクト領域１５およびこのｐ＋型ボディコンタクト領域１５に連なるｎ＋型ソース領域１４の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極１７は、複数の単位セル１９を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。
一方、図３～図６を参照して、ゲート絶縁膜１６上には、第１導電膜９および第２導電膜１０に対向するように中継部２１が形成されている。中継部２１は、第１導電膜９と第２導電膜１０との電気的接続を中継する。
中継部２１は、図３を参照して、第１導電膜９および第２導電膜１０の下方部（より具体的には、第１導電膜９および第２導電膜１０とｎ－型ベース層１２との間）において、第１導電膜９および第２導電膜１０に跨って形成されている。
中継部２１は、図４を参照して、平面視四角形状に形成された本発明の第２導電型領域および第２導電型層の一例としてのｎ型層２２と、ｎ型層２２の表面部に選択的に形成された本発明の第１導電型領域の一例としてのｐ型領域２３とを含む。これにより、中継部２１には、ｎ型層２２とｐ型領域２３とのｐｎ接合によって、ｎ型層２２およびｐ型領域２３の境界部２４にダイオード３４が形成されている。
ｐ型領域２３は、この実施形態では、平面視において、ｎ型層２２を、半導体基板２の側面２Ｃに直交する方向にｎ型部分とｐ型部分とに分割するように、ｎ型層２２の同方向の一端部から他端部まで形成されている。これにより、ｎ型層２２およびｐ型領域２３は、境界部２４が第１導電膜９および第２導電膜１０に交差するように、それぞれ、第１導電膜９の下方領域から第２導電膜１０の下方領域に延びている。
中継部２１は、この実施形態では、ゲート電極１７と同じ材料（たとえば、ポリシリコン）からなっていてもよい。また、ｎ型層２２の厚さは、たとえば、０．１μｍ～１０μｍである。一方、ｐ型領域２３の、ｎ型層２２の表面からの深さは、たとえば、０．１μｍ～１０μｍである。なお、この実施形態では、図４を参照して、ｐ型領域２３は、ｎ型層２２の表面部に選択的に形成され、ｐ型領域２３の下方にｎ型層２２のｎ型部分が回り込み、ｐ型領域２３とゲート絶縁膜１６との間に当該ｎ型部分が配置されている。しかしながら、ｐ型領域２３の範囲は、これに限らず、たとえば、図４に破線２３´で示すように、ｎ型層２２の表面からゲート絶縁膜１６に至るまで、ｎ型層２２の深さ方向全体に亘って形成されていてもよい。
また、ｎ型層２２の不純物濃度は、たとえば、１．０×１０１９ｃｍ－３～１．０×１０２１ｃｍ－３であり、ｐ型領域２３の不純物濃度は、たとえば、１．０×１０１９ｃｍ－３～１．０×１０２１ｃｍ－３である。なお、ｎ型不純物およびｐ型不純物の例は、前述のとおりである。
ｎ－型ベース層１２上には、ゲート電極１７および中継部２１を覆うように、層間絶縁膜２５が形成されている。層間絶縁膜２５は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなる。
層間絶縁膜２５には、図２を参照して、各単位セル１９のｐ＋型ボディコンタクト領域１５およびｎ＋型ソース領域１４を露出させるコンタクト孔２６が形成されている。コンタクト孔２６は、層間絶縁膜２５およびゲート絶縁膜１６を貫通して形成されている。
また、図３、図５および図６を参照して、層間絶縁膜２５には、中継部２１の、半導体基板２の側面２Ｃに直交する方向における内側端部を露出させるコンタクト孔２７と、その反対側の外側端部を露出させるコンタクト孔２８とが形成されている。コンタクト孔２７は、ｎ型層２２とｐ型領域２３との境界部２４に跨るように形成され、ｎ型層２２およびｐ型領域２３の両方を露出させている。一方、コンタクト孔２８は、ｎ型層２２およびｐ型領域２３の一方のみ（この実施形態では、ｐ型領域２３のみ）露出させている。
ソース電極膜５は、アルミニウムその他の金属からなる。ソース電極膜５は、層間絶縁膜２５の表面を選択的に覆い、かつコンタクト孔２６に埋め込まれるように形成されている。これにより、ソース電極膜５は、ｎ＋型ソース領域１４にオーミック接続されている。したがって、ソース電極膜５は、複数の単位セル１９に並列に接続されており、複数の単位セル１９に流れる全電流が流れるように構成されている。また、ソース電極膜５は、コンタクト孔２６を介して各単位セル１９のｐ＋型ボディコンタクト領域１５およびにオーミック接続されており、ｐ型ボディ領域１３の電位を安定化する。
ゲート電極膜６は、アルミニウムその他の金属からなる。第１導電膜９は、図３～図６を参照して、層間絶縁膜２５の表面を選択的に覆い、かつコンタクト孔２７に埋め込まれるように形成されている。これにより、第１導電膜９は、ｎ型層２２およびｐ型領域２３の両方に電気的に接続されている。つまり、第１導電膜９の、コンタクト孔２７に埋め込まれた部分は、第１コンタクト２９としてｎ型層２２およびｐ型領域２３の両方に跨り、ｎ型層２２およびｐ型領域２３に電気的に接続されている。一方、第２導電膜１０は、図３～図６を参照して、層間絶縁膜２５の表面を選択的に覆い、かつコンタクト孔２８に埋め込まれるように形成されている。これにより、第２導電膜１０は、ｐ型領域２３のみに電気的に接続されており、ｎ型層２２からは物理的に絶縁されている。つまり、第２導電膜１０の、コンタクト孔２８に埋め込まれた部分は、第２コンタクト３０としてｐ型領域２３のみに電気的に接続されている。
なお、この実施形態では、第１コンタクト２９および第２コンタクト３０は、それぞれ、第１導電膜９および第２導電膜１０と同じ材料で一体的に形成されているが、異なる材料で形成されていてもよい。第１コンタクト２９および第２コンタクト３０の他の材料としては、たとえば、チタン、窒化チタン、タングステン等を使用できる。
半導体基板２の最表面には、ソース電極膜５およびゲート電極膜６を覆うように、表面絶縁膜３１が形成されている。表面絶縁膜３１は、たとえば、シリコン窒化膜、ポリイミド膜等の絶縁材料からなる。表面絶縁膜３１には、図５および図６を参照して、第１導電膜９の一部をゲートパッド３２として露出させるパッド開口３３が形成されている。なお、図示しないが、表面絶縁膜３１には、ソース電極膜５の一部を、ソースパッド８として露出させるパッド開口が形成されている。
ドレイン電極１８は、アルミニウムその他の金属からなる。ドレイン電極１８は、ｎ＋型ドレイン層１１の裏面に接するように形成されている。これにより、ドレイン電極１８は、複数の単位セル１９に並列に接続されており、複数の単位セル１９に流れる全電流が流れるように構成されている。
次に、図７を参照して、半導体装置１の製造方法を説明する。
半導体装置１を製造するには、たとえば、エピタキシャル成長によって、ｎ＋型ドレイン層１１上に、ｎ－型ベース層１２が形成される（Ｓ１）。
次に、ｎ－型ベース層１２の表面に、選択的にｐ型イオンを注入し、アニール処理（１０００℃～１２００℃）を行うことによって、ｐ型ボディ領域１３が形成される（Ｓ２）。
次に、ｐ型ボディ領域１３の表面に、選択的にｎ型イオンを注入し、アニール処理（１０００℃～１２００℃）を行うことによって、ｎ＋型ソース領域１４が形成される（Ｓ３）。
次に、ｐ型ボディ領域１３の表面に、選択的にｐ型イオンを注入し、アニール処理（１０００℃～１２００℃）を行うことによって、ｐ＋型ボディコンタクト領域１５が形成される（Ｓ４）。
次に、ｎ－型ベース層１２上に、ゲート絶縁膜１６が形成される（Ｓ５）。ゲート絶縁膜１６は、半導体結晶表面の熱酸化によって形成されてもよい。
次に、ｎ－型ベース層１２上に、不純物（この実施形態では、ｎ型不純物）を添加しながらゲート電極１７および中継部２１の材料（この実施形態では、ポリシリコン）を堆積し（Ｓ６）、その後、堆積したポリシリコン層をパターニングする（Ｓ７）。これにより、ゲート電極１７および中継部２１（ｎ型層２２）が同時に形成される。
次に、マスクを介して、中継部２１（ｎ型層２２）に選択的にｐ型イオンが注入される（Ｓ８）。これにより、ｎ型層２２の表面部に、ｐ型領域２３が形成される。
次に、ゲート電極１７および中継部２１を覆うように、層間絶縁膜２５が形成され（Ｓ９）、この層間絶縁膜２５に、フォトリソグラフィによって、コンタクト孔２６～２８が形成される。
次に、層間絶縁膜２５上に、表面メタルとして、ソース電極膜５およびゲート電極膜６が形成される（Ｓ１０）。
次に、ソース電極膜５およびゲート電極膜６を覆うように、表面絶縁膜３１が形成され（Ｓ１１）、この表面絶縁膜３１に、フォトリソグラフィによって、パッド開口３３が形成される（Ｓ１２）。
この後、ｎ＋型ドレイン層１１の裏面にドレイン電極１８が形成されることによって、前述の半導体装置１を得ることができる。
この半導体装置１では、ドレイン電極１８を高電位側、ソース電極膜５を低電位側として、ソース電極膜５およびドレイン電極１８の間に電源を接続すると、ｐ型ボディ領域１３とｎ－型ベース層１２との間のｐｎ接合部（寄生ダイオード）には逆バイアスが与えられる。このとき、ゲート電極１７に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン－ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極１７に閾値電圧以上の制御電圧を与えると、チャネル領域２０の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース領域１４とｎ－型ベース層１２との間が導通する。すなわち、ソース電極膜５から、ｎ＋型ソース領域１４、チャネル領域２０の反転層、ｎ－型ベース層１２を順に通って、ドレイン電極１８に至る電流経路が形成される。すなわち、半導体装置１は、オン状態となる。
このようなオン／オフ動作において、ゲートパッド３２からゲート電極に電圧を印加するときには、オン時にリンギングが発生し易い一方、オフ時にリンギングが発生し難いため、オン時のノイズのみを軽減することが好ましい。
そこで、半導体装置１では、中継部２１が設けられており、第１導電膜９（ゲートパッド）が第１コンタクト２９を通じてｐ型領域２３およびｎ型層２２の両方に接続され、第２導電膜１０（ゲートフィンガー）が第２コンタクト３０を通じてｐ型領域２３のみに接続される。
第２導電膜１０に対する正の電圧が第１導電膜９に印加されると、第１導電膜９と第２導電膜１０との間の電流の流れは、第１導電膜９から第２導電膜１０へ向かう方向となる。この場合、ダイオード３４には逆方向電流が流れることになる。したがって、電流経路は、図４（実線矢印）および図８に示すように、（１）第１導電膜９→第１コンタクト２９→ｐ型領域２３→第２コンタクト３０→第２導電膜１０の経路に制限され、（２）第１導電膜９→第１コンタクト２９→ｎ型層２２→ダイオード３４→ｐ型領域２３→第２コンタクト３０→第２導電膜１０の経路には、電流が全く若しくはほとんど流れない。
一方、第１導電膜９に対する正の電圧が第２導電膜１０に印加されると、第１導電膜９と第２導電膜１０との間の電流の流れは、第２導電膜１０から第１導電膜９へ向かう方向となる。この場合、ダイオード３４には順方向電流が流れることになる。したがって、電流経路として、図４（一点鎖線矢印）および図９に示すように、（３）第２導電膜１０→第２コンタクト３０→ｐ型領域２３→第１コンタクト２９→第１導電膜９の経路、および（４）第２導電膜１０→第２コンタクト３０→ｐ型領域２３→ダイオード３４→ｎ型層２２→第１コンタクト２９→第１導電膜９の経路の合計２経路を利用することができる。
つまり、オンするときには電流経路が１経路であり、相対的に抵抗を高くでき、オフするときには電流経路が２経路であり、オンのときに比べて相対的に抵抗を低くすることができる。このように、ＭＩＳＦＥＴをオンするとき、およびオフするときに流れる各ゲート電流の経路数が異なり、抵抗が異なることになる。したがって、ＭＩＳＦＥＴのオン／オフ時におけるゲート電流の挙動を適切に制御することができる。しかも、このような電流制御を半導体装置１の内部で行うことができるので、半導体装置１を実装するときのスペース効率を維持することもできる。
次に、図４の構造において、第１コンタクト２９（ｐｎ）と第２コンタクト３０（ｐ）との間に、第１コンタクト２９に正電圧（ｐｎ→ｐに３０Ｖ）を印加した場合と、第２コンタクト３０に正電圧（ｐ→ｐｎに３０Ｖ）を印加した場合のゲート電極のＩ－Ｖ特性をシミュレーションによって調べた。図１０が、オン時のＩ－Ｖ特性を示す図であり、図１１が、オフ時のＩ－Ｖ特性を示す図である。図１０および図１１の比較から、オン時の電流の立ち上がりがオフ時に比べて滑らかであり、オン時とオフ時との間で電気抵抗の差が大きいことが分かった。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図１２を参照して、半導体装置１は、ｐ型ボディ領域１３の下方部に形成されたｐ型コラム層３５を含むスーパージャンクション構造を有していてもよい。この場合、ｐ型コラム層３５は、図１２に示すように、ｐ型ボディ領域１３に連なって形成されていてもよいし、図１３に示すように、ｐ型ボディ領域１３から分離された態様で配置されていてもよい。
また、前述の実施形態では、第２コンタクト３０は、ｐ型領域２３のみに電気的に接続されていた。これは、ゲート電流については、オン時にリンギングが発生し易い一方、オフ時にリンギングが発生し難いため、オン時のノイズのみを軽減することが好ましいためである。しかしながら、ゲート電流に限らず、オン時の抵抗を相対的に低く、オフ時の抵抗を相対的に高くしたい場合には、図１４に示すように、第２コンタクト３０がｎ型層２２のみに電気的に接続されていてもよい。
また、前述の実施形態では、中継部２１は、第１導電膜９および第２導電膜１０の下方部に配置されていたが、第１導電膜９および第２導電膜１０の上方において、これらの間に跨って形成されていてもよい。
また、中継部２１は、ポリシリコンに限らず、たとえば、アルミニウム、銅等で形成することもできる。
また、単位セル１９の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。
また、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
本出願は、２０１８年３月２９日に日本国特許庁に提出された特願２０１８－６４７９５号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
次に、本発明を実施例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
＜実施例１～７＞
まず、実施例１～７の半導体装置の測定用の回路は、図１５の通りである。図１５中、二点鎖線Ａで囲まれた部分が、前述の半導体装置１に対応する。
次に、実施例１～７の半導体装置における中継部３９の構造を、図１６～図２２を参照して具体的に説明する。図１６が実施例１（パターンＡ）であり、図１７が実施例２（パターンＢ）であり、図１８が実施例３（パターンＣ）であり、図１９が実施例４（パターンＤ）であり、図２０が実施例５（パターンＥ）であり、図２１が実施例６（パターンＦ）であり、図２２が実施例７（パターンＧ）である。
実施例１～７の半導体装置では共通して、前述の中継部２１とは異なり、中継部３９は、ポリシリコン層からなる。中継部３９は、ｎ型層３６と、ｎ型層３６に隣り合い、かつｎ型層３６に接するｐ型層３７とを備えている。また、中継部３９には、ｎ型層３６とｐ型層３７との境界部２４の延長線上に、ｎ型層３６とｐ型層３７との間を部分的に分離するスリット３８が形成されている。
このような構造の中継部３９は、次のように製造することができる。まず、図７のステップＳ６に倣って、ｎ－型ベース層１２上に、ゲート電極１７および中継部３９の材料（ポリシリコン）を堆積する。次に、ポリシリコン層の全面に、ｐ型イオン（ボロン）が注入され、ポリシリコン層がｐ型化される。次に、図７のステップＳ７に倣って、ポリシリコン層をパターニングする。これにより、ゲート電極１７および中継部３９が同時に形成される。
次に、ｐ型ボディ領域１３の形成時に、再度、ｐ型イオン（ボロン）が中継部３９に注入される。次に、ｎ＋型ソース領域１４の形成時に、ポリシリコン層が選択的にマスク（レジスト）で覆われた状態で、ｎ型イオン（ヒ素）が注入される。これにより、中継部３９にｎ型層３６が形成されると共に、マスクで覆われていた部分にｐ型層３７が形成される。その後、中継部３９の一部を除去することによって、スリット３８が形成される。
また、実施例１～７の半導体装置では、前述の実施形態とは異なり、コンタクト孔２７は、ｐ型層３７を露出させる一方側コンタクト孔２７Ａと、ｎ型層３６を露出させる他方側コンタクト孔２７Ｂとに分けられている。また、第１コンタクト２９は、一方側コンタクト孔２７Ａを介してｐ型層３７に接続された一方側第１コンタクト２９Ａと、他方側コンタクト孔２７Ｂを介してｎ型層３６に接続された他方側第１コンタクト２９Ｂとに分けられている。つまり、一方側第１コンタクト２９Ａおよび他方側第１コンタクト２９Ｂは、互いに独立して形成されている。
以上のような構造の実施例１～７の半導体装置を図１５の回路に組み込み、ゲート電圧のオン／オフ時の電流の経時変化を検証した。結果を図２３～２５に示す。なお、図２３～図２５において、「Ｒｅｆ」は、中継部３９を設けず、第１導電膜９と第２導電膜１０とを短絡させた構造である。また、以下では、実施例２を基準としてパターンを変更している。
まず、図２３では、実施例１～３を比較している。パターンＡ、パターンＢおよびパターンＣの違いは、図１６～図１８に示すように、ｐ型層３７の面積の大きさである（一方側第１コンタクト２９Ａおよび他方側第１コンタクト２９Ｂの位置はそれぞれ固定）。これにより、一方側第１コンタクト２９Ａと第２コンタクト３０との間のｐ型層３７の抵抗値が互いに異なっている。
ｐ型層３７の面積の違いにより、ゲート電圧のオン／オフ時にドレイン電流がどのように変化するかを確認した。結果として、実施例１～３のいずれにおいても、ゲート電圧のオン時（－０．７μｓ付近、０．５μｓ付近）のリンギングがＲｅｆに比べて抑制されていた。一方、ゲート電圧のオフ時は、図４の一点鎖線矢印で示すように、電流経路が２経路となるため、放電速度はＲｅｆとほぼ同じであった。
次に、図２４では、実施例２，４，５を比較している。パターンＢ、パターンＤおよびパターンＥの違いは、図１７、図１９および図２０に示すように、他方側第１コンタクト２９Ｂの位置である（ｐ型層３７の面積の大きさおよび一方側第１コンタクト２９Ａの位置はそれぞれ固定）。これにより、他方側第１コンタクト２９Ｂと第２コンタクト３０との間のｎ型層３６の抵抗値が互いに異なっている。
他方側第１コンタクト２９Ｂの位置の違いにより、ゲート電圧のオン／オフ時にドレイン電流がどのように変化するかを確認した。結果として、実施例４，５のいずれにおいても、ゲート電圧のオン時（－０．７μｓ付近、０．５μｓ付近）のリンギングがＲｅｆに比べて抑制されていた。一方、ゲート電圧のオフ時は、図４の一点鎖線矢印で示すように、電流経路が２経路となるため、放電速度はＲｅｆとほぼ同じであった。
次に、図２５では、実施例２，６，７を比較している。パターンＢ、パターンＦおよびパターンＧの違いは、図１７、図２１および図２２に示すように、一方側第１コンタクト２９Ａの位置である（ｐ型層３７の面積の大きさおよび他方側第１コンタクト２９Ｂの位置はそれぞれ固定）。これにより、一方側第１コンタクト２９Ａと第２コンタクト３０との間のｐ型層３７の抵抗値が互いに異なっている。
一方側第１コンタクト２９Ａの位置の違いにより、ゲート電圧のオン／オフ時にドレイン電流がどのように変化するかを確認した。結果として、実施例６，７のいずれにおいても、ゲート電圧のオン時（－０．７μｓ付近、０．５μｓ付近）のリンギングがＲｅｆに比べて抑制されていた。一方、ゲート電圧のオフ時は、図４の一点鎖線矢印で示すように、電流経路が２経路となるため、放電速度はＲｅｆとほぼ同じであった。
以上のように、実施例１～７のいずれにおいても、ゲート電圧のオン時のリンギングがＲｅｆに比べて抑制されていた。
一方で、図２５に示すように、一方側第１コンタクト２９Ａの位置の変更によって、特性に大きな変化が見られた。つまり、一方側第１コンタクト２９Ａを第２コンタクト３０に近づけるほど、放電速度が遅くなっていた。これに対し、ｐ型層３７の面積の大きさおよび他方側第１コンタクト２９Ｂの位置の変更では、特性に大きな変化はなかった。したがって、特性を大きく変更したい場合は、一方側第１コンタクト２９Ａの位置を変更し、特性を微調整したい場合には、ｐ型層３７の面積の大きさ、または他方側第１コンタクト２９Ｂの位置を変更すればよいことが分かった。
＜実施例８，９＞
次に、実施例８，９の半導体装置における中継部４０，４１の構造を、図２６および図２７を参照して具体的に説明する。図２６が実施例８（パターンＨ）であり、図２７が実施例９（パターンＩ）である。
実施例８では、中継部４０は、２つのポリシリコン層４２，４３を備えている。一方のポリシリコン層４２は、全体がｐ型層として形成されている。このポリシリコン層４２は、一方側第１コンタクト２９Ａおよび一方側第２コンタクト３０Ａに接続されている。他方のポリシリコン層４３は、ｎ型層４４とｐ型層４５とに区画されている。ｐ型層４５は、他方側第２コンタクト３０Ｂに接続され、ｎ型層４４は他方側第１コンタクト２９Ｂに接続されている。
実施例９では、中継部４１は、ｎ型層４６と、ｐ型層４７と含む。ｎ型層４６は、第１導電膜９および第２導電膜１０の下方において、第１導電膜９および第２導電膜１０に跨っている。ｐ型層４７は、ｎ型層４６を取り囲み、かつｎ型層４６に接している。ｐ型層４７は、一方側第１コンタクト２９Ａおよび第２コンタクト３０に接続されている。ｎ型層４６は、他方側第１コンタクト２９Ｂに接続されている。
これらの実施例８，９についても、前述の図１５の測定回路で検証した結果、実施例１～７と同様に、ゲート電圧のオン時のリンギングがＲｅｆに比べて抑制されていた（図示せず）。
１ 半導体装置
２ 半導体基板
３ アクティブ領域
４ 外周部
６ ゲート電極膜
９ 第１導電膜
１０ 第２導電膜
１１ ｎ＋型ドレイン層
１２ ｎ－型ベース層
１３ ｐ型ボディ領域
１４ ｎ＋型ソース領域
１６ ゲート絶縁膜
１７ ゲート電極
１９ 単位セル
２１ 中継部
２２ ｎ型層
２３ ｐ型領域
２４ 境界部
２９ 第１コンタクト
２９Ａ 一方側第１コンタクト
２９Ｂ 他方側第１コンタクト
３０ 第２コンタクト
３１ 表面絶縁膜
３４ ダイオード
３６ ｎ型層
３７ ｐ型層
３８ スリット
３９ 中継部
４０ 中継部
４１ 中継部
４２ ポリシリコン層
４３ ポリシリコン層
４４ ｎ型層
４５ ｐ型層
４６ ｎ型層
４７ ｐ型層

Claims (16)

  1. 半導体層と、
    前記半導体層上に配置された第１導電体と、
    前記半導体層上において前記第１導電体から分離して配置された第２導電体と、
    前記半導体層上において第１導電体および前記第２導電体に跨って形成され、第１導電型領域および第２導電型領域を有する半導体からなる中継部と、
    前記第１導電型領域および前記第２導電型領域と前記第１導電体とを電気的に接続する第１コンタクトと、
    前記中継部の前記第１導電型領域と前記第２導電体とを電気的に接続し、前記第２導電型領域から絶縁された第２コンタクトとを含む、半導体装置。
  2. 前記半導体層に形成された機能素子を含み、
    前記第１導電体は、外部から電力が供給される外部端子を含み、
    前記第２導電体は、前記第１導電体に供給された電力を前記機能素子に供給する配線を含む、請求項１に記載の半導体装置。
  3. 前記機能素子は、前記機能素子に流れる電流を制御するゲート電極を含む素子であり、
    前記外部端子は、外部から導電性の接合材が接合されるゲートパッドを含み、
    前記配線は、前記ゲートパッドに供給された電力を前記ゲート電極に供給するゲート配線を含み、
    前記第１導電型領域がｐ型領域であり、前記第２導電型領域がｎ型領域である、請求項２に記載の半導体装置。
  4. 前記ゲート配線は、前記機能素子を取り囲むように前記半導体層の外周部に配置されたゲートフィンガーを含む、請求項３に記載の半導体装置。
  5. 前記中継部は、前記ゲートパッドおよび前記ゲート配線よりも前記半導体層側に配置され、
    前記第１導電型領域および前記第２導電型領域は、前記第１導電型領域および前記第２導電型領域の境界部が前記ゲートパッドおよび前記ゲート配線に交差するように、それぞれ、前記ゲートパッドの下方領域から前記ゲート配線の下方領域に延びている、請求項３または４に記載の半導体装置。
  6. 前記機能素子は、前記半導体層の表面部に選択的に形成されたボディ領域と、前記ボディ領域の内方部に形成されたソース領域と、ゲート絶縁膜を介して前記ボディ領域の一部に対向する前記ゲート電極とを有する電界効果トランジスタを含む、請求項３～５のいずれか一項に記載の半導体装置。
  7. 前記ボディ領域は、互いに間隔を空けてストライプ状に延びる複数のボディ領域を含む、請求項６に記載の半導体装置。
  8. 前記中継部は、前記第２導電型領域としての第２導電型層と、前記第２導電型層の表面部に選択的に形成された前記第１導電型領域とを含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 前記第２導電型層の厚さは０．１μｍ～１０μｍであり、
    前記第１導電型領域の、前記第２導電型層の表面からの深さは０．１μｍ～１０μｍである、請求項８に記載の半導体装置。
  10. 前記中継部は、前記第２導電型領域としての第２導電型層と、前記第２導電型層に隣り合い、かつ前記第２導電型層に接する前記第１導電型領域としての第１導電型層とを含む、請求項１～７のいずれか一項に記載の半導体装置。
  11. 前記第２導電型層と前記第１導電型層との境界部の延長線上に形成され、前記第２導電型層と前記第１導電型層との間を部分的に分離するスリットを含む、請求項１０に記載の半導体装置。
  12. 前記第１コンタクトは、前記中継部の前記第１導電型領域および前記第２導電型領域に跨って形成されている、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 前記第１コンタクトは、前記中継部の前記第１導電型領域に接続された一方側第１コンタクトと、前記一方側第１コンタクトから離れており、かつ前記中継部の第２導電型領域に接続された他方側第１コンタクトとを含む、請求項１～１１のいずれか一項に記載の半導体装置。
  14. 前記第１導電型領域の不純物濃度は、１．０×１０１９ｃｍ－３～１．０×１０２１ｃｍ－３であり、
    前記第２導電型領域の不純物濃度は、１．０×１０１９ｃｍ－３～１．０×１０２１ｃｍ－３である、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 前記第１導電体および前記第２導電体は、アルミニウムからなり、
    前記中継部は、ポリシリコンからなる、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 前記半導体層は、シリコン基板を含む、請求項１～１５のいずれか一項に記載の半導体装置。
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